JPH07182872A

JPH07182872A - 半導体メモリ

Info

Publication number: JPH07182872A
Application number: JP5324825A
Authority: JP
Inventors: Miki Takeuchi; 幹竹内; Shinji Horiguchi; 真志堀口; Masakazu Aoki; 正和青木; Katsumi Matsuno; 勝己松野; Takeshi Sakata; 健阪田; Jun Eto; 潤衛藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-12-22
Filing date: 1993-12-22
Publication date: 1995-07-21
Anticipated expiration: 2017-04-30
Also published as: JP3279025B2; CN1112716A; KR950020705A; TW271008B; KR100343646B1; CN1047249C

Abstract

(57)【要約】【目的】ＤＲＡＭと強誘電体メモリとの内部での切り
換えを意識することなく、ＤＲＡＭと同様な取扱方法、
同様なピン配置でかつ不揮発のメモリを得る。さらに、
通常ＤＲＡＭとして動作させることにより、情報読み出
し時の分極反転がなく、膜疲労や読み出し速度の劣化の
ない高信頼性、高速のメモリが得る。【構成】少なくとも１つのトランジスタと１つの強誘
電体キャパシタとをメモリセルの構成要素とし、通常は
ＤＲＡＭ、電源オン時は強誘電体メモリとして用いる。
電源オンに伴い、強誘電体メモリモードを指示する信号
を内部で発生し、不揮発情報から揮発情報への変換動作
が終了したら、ＤＲＡＭモードを指示する信号を発生す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、分極反転疲労による速
度劣化がなく、かつＤＲＡＭと同じ扱いができ、しかも
不揮発メモリが得られる、強誘電体を用いた半導体メモ
リに関するものである。

【０００２】

【従来の技術】強誘電体を用いたメモリ、フェロ・エレ
クトリック・ランダム・アクセス・メモリ（ＦＥＲＡ
Ｍ：以下、強誘電体メモリと記す）は、強誘電体の分極
方向で記憶を行う不揮発メモリである。しかし、読み出
しと書き込みを行うと、分極が反転して分極反転疲労が
起るとともに、速度劣化が生じていた。一方、従来、強
誘電体メモリとＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）を共用する装置がある。これは、電源
がＯＮの時点でＦＥＲＡＭであり、中間の時点でＤＲＡ
Ｍとした後、電源がＯＦＦの時点でＦＥＲＡＭにするも
のであった。ＤＲＡＭで使用しているときには、読み出
し書き込みを行っても分極反転を行わないため、疲労が
なく、使用が終了したときにＦＥＲＡＭに戻すことによ
り、不揮発メモリとしていた。しかし、この装置におい
ては、ＤＲＡＭで使用している途中で電源が切断される
等、ＦＥＲＡＭに戻さないうちに終了すると、記憶情報
が全て消滅するという欠点があった。図１５は、従来の
強誘電体、ＤＲＡＭ共用メモリの一例を示す図である。
例えば、特開平３−２８３１７６号公報に記載されてい
るＦＥＲＡＭ／ＤＲＡＭ共用メモリのアレー構成は、図
１５に示すような構成である。これは、従来のＤＲＡＭ
と同様に、メモリセルは１トランジスタ１キャパシタか
らなる。所望のセルに不揮発情報を書き込むには、トラ
ンジスタを選択的にオン状態にして所望のキャパシタの
一方の電極をデータ線に接続した後、データ線を０Ｖま
たはＶｃｃにすればよい。一方、図１５に示すように、
強誘電体メモリのときには、プレート線はＶｃｃ／２の
電位にあるので、所望の強誘電体キャパシタに選択的に
電界がかかり、不揮発情報に対応する分極が生じる。こ
の分極方向は、強誘電体の特性として、電源を切っても
失われない。ここで、セルの不揮発情報を読出すには、
データ線を０Ｖに充電した後フローティング状態にし、
その後トランジスタを選択的にオン状態にする。その結
果、プレート線はＶｃｃ／２の電位にあるので、選択さ
れた強誘電体キャパシタに電界がかかる。この電界は常
に一定方向であり、不揮発情報に対応して、強誘電体の
分極方向をそのまま維持する場合と、反転させる場合と
がある。そして、分極が反転する場合には、メモリセル
への大きな電流の流れ込みがある。この流れ込み電流
を、例えば上記公報に述べられている方法で検知すれ
ば、不揮発情報を読み出すことができる。

【０００３】ところが、上記説明から明らかなように、
不揮発情報を読出す度に、強誘電体の分極方向は１方向
にそろうので、情報の再書き込みが必要である。そし
て、分極が反転する方向の記憶状態にある場合、読み出
し動作の度に２回の分極反転を必ず経る必要がある。一
方、強誘電体キャパシタは分極反転の度に劣化してい
き、最後には電圧が印加されていない時に分極を維持す
ることができなくなることが知られている。したがっ
て、強誘電体メモリが高信頼性の不揮発メモリであるた
めには、分極反転の回数はできるだけ少ない方が良い。
また、別の問題として、分極の反転には一定の時間を要
するため、その分読み出し速度が遅くなるという問題も
ある。分極反転に伴う強誘電体膜の劣化、および読み出
し速度の低下の問題を解決する方法として、上記特開平
３−２８３１７６号公報には、次の方法が提案されてい
る。すなわち、通常の動作時にはプレート線を、たとえ
ばＶｃｃにしてＤＲＡＭとして用い、電源をオフする前
に上記強誘電体メモリとしての書き込み動作により不揮
発情報として格納する。プレート線をＶｃｃにすれば、
蓄積部の電位０またはＶｃｃに対していずれの場合も情
報が反転することがなく、従って、強誘電体キャパシタ
の劣化の問題を回避でき、読み出し速度の低下もない。
次に、電源をオンするときに、上記強誘電体メモリ動作
により不揮発情報を読み出せば、実効的に不揮発メモリ
として機能させることができる。

【０００４】

【発明が解決しようとする課題】しかしながら、上述の
ような従来のＤＲＡＭ、強誘電体メモリ両用方式では、
電源ＯＮ時に強誘電体メモリにし、次にＤＲＡＭにして
読み出し書き込みを行い、終了後は再度、強誘電体メモ
リに戻す必要があるため、メモリのユーザにとって、Ｄ
ＲＡＭと強誘電体メモリとのモード切り換えを意識して
使用する必要があり、かつピン配置としては余分なＦ／
Ｄピンが必要となる等、それだけシステムが複雑化する
問題がある。ユーザにとっては、内部での複雑なモード
切り換えを意識することなく、ＤＲＡＭと同様な取扱方
法、およびピン配置でかつ不揮発という付加価値を持つ
メモリが望ましいことは明らかである。本発明の目的
は、このような従来の課題を解決し、ＤＲＡＭと同様な
取扱方法、ピン配置で、かつ不揮発のメモリを提供する
ことが可能な半導体メモリを提供することにある。ま
た、本発明の他の目的は、強誘電体キャパシタをメモリ
セルの構成要素としながら、情報読み出し時の分極反転
がなく、それに伴って強誘電体キャパシタの膜劣化が少
なく、分極反転に伴う読み出し速度劣化もない半導体メ
モリを提供することにある。さらに、本発明の他の目的
は、不意の事故によって電源がオフした場合でも、最新
の情報が不揮発情報として保持され、高信頼性かつ高速
動作の不揮発な半導体メモリを提供することである。

【０００５】

【課題を解決するための手段】上記各目的を達成するた
め、本発明の半導体メモリは、少なくとも、１つのトラ
ンジスタと１つの強誘電体キャパシタとから構成される
メモリセルを複数個有するメモリにおいて、通常は揮発
メモリ、つまりＤＲＡＭとして読み出し・書き込み動作
を行う。ただし、プレート電位はＶｃｃ／２とし、読み
出し時のデータ線プリチャージ電位も同じくＶｃｃ／２
とする。一方、電源オン時にかぎり、強誘電体キャパシ
タの分極方向を検知し、キャパシタノードの電位に変換
する動作を行う。すなわち、不揮発情報から揮発情報へ
の変換モード（強誘電体メモリモード）として動作させ
る。ＤＲＡＭモードと強誘電体メモリモードとの切り換
えは、内部で生成する強誘電体メモリ・ＤＲＡＭ切り換
え信号により行う。つまり、電源オン時にはこれを検知
し、上記切り換え信号を強誘電体メモリモードであるこ
とを示すレベル、たとえばロウレベルとする。一方、不
揮発情報から揮発情報への変換動作がすべてのメモリセ
ルについて終了したら、これを検知して上記切り換え信
号をＤＲＡＭモードであることを示すレベル、たとえば
ハイレベルとする。換言すれば、本発明では、ピン配置
はＤＲＡＭと同じようにＦ／Ｄピンは不要であって、電
源ＯＮと同時に強誘電体メモリモードとなり、このまま
の状態では読み出し書き込みを行うと分極反転を起す
が、内部の切り替え信号発生回路の制御により自動的に
ＤＲＡＭモードに変換される。ＤＲＡＭモード時には、
読み出し動作で分極非反転、書き込み動作で分極反転す
る。そしてＤＲＡＭモードで使用中にもし電源が切断さ
れても、その時点での強誘電体のキャパシタ膜分極方向
に対応した０ＶまたはＶｃｃの不揮発情報が保持され
る。

【０００６】

【作用】本発明においては、通常はＤＲＡＭモードとし
て動作させるので、情報読み出し時の分極反転がなく、
その結果、強誘電体膜の劣化、および読み出し速度の低
下の問題がない。特に、プレート電位およびデータ線プ
リチャージ電位をＶｃｃ／２に設定しているので、情報
読み出し時には上記効果が得られる一方、情報書き換え
時にはキャパシタノード電位としての揮発情報と強誘電
体膜の分極方向としての不揮発情報とが常に対応して書
き換えられる。この結果、本メモリのユーザは、強誘電
体メモリモードとＤＲＡＭモードとの切り換えを意識す
ることなく、電源をオフした時点の情報をメモリに保持
することができる。一方、電源オン時には、内部で発生
した信号により、まず強誘電体メモリモードとして起動
し、不揮発情報から揮発情報への変換が自動的に行わ
れ、変換動作終了後、内部で発生した信号によりＤＲＡ
Ｍモードとなる。従って、ユーザは、電源オン時にも両
モードの切り換えを意識する必要はない。すなわち、本
発明によれば、ＤＲＡＭと同様な取扱方法、ピン配置
で、情報読み出し回数、情報読み出し速度はＤＲＡＭと
ほぼ同等で、しかも不揮発のメモリが得られる。換言す
れば、本発明では、高集積・高信頼性・高速動作で、か
つ使い勝手の極めて良い不揮発メモリを提供することが
できる。なお、書き換え動作時には分極反転を伴うが、
その書換え回数の制限は、たとえばエレクトリカリ・イ
レイサブル・プログラマブル・リード・オンリ・メモリ
（ＥＥＰＲＯＭ）において考えられている制限、１０⁶
回よりはるかに大きい１０¹¹回以上と予想されるので、
多くのシステムに問題なく適用できる。

【０００７】

【実施例】図１は、本発明における強誘電体メモリモー
ド・ＤＲＡＭモード切り換え信号発生方法の第１実施例
を示す図である。図１に示すように、電源オン時には、
強誘電体メモリモード・ＤＲＡＭモード切り換え信号発
生回路Ｆ／ＤＳｉｇ．ＧＥＮは、モード切り換え信号Ｆ
／ＤＳｉｇを例えばローレベルにして、強誘電体メモリ
モードで動作させることを示す。この場合、強誘電体メ
モリ・ＤＲＡＭ両用メモリのメモリセルを順次アクセス
して、強誘電体キャパシタ膜の分極方向として記憶され
た不揮発情報からキャパシタノード電位としての揮発情
報への変換、すなわちリコール動作を行う。上記リコー
ル動作が終了したならば、モード切り換え信号Ｆ／ＤＳ
ｉｇを例えばハイレベルにして、ＤＲＡＭモードとして
動作させることを示す。ＤＲＡＭモードへの変換は、リ
コール動作終了に対応して内部の制御回路で発生する信
号により行う。本実施例によれば、本メモリのユーザ
が、強誘電体メモリモード・ＤＲＡＭモードの切り換え
を意識することなく、ＤＲＡＭと同様な取扱で、かつ不
揮発のメモリを得られる効果がある。しかも、通常ＤＲ
ＡＭとして用いるので、強誘電体膜の劣化や、情報読み
出し速度の劣化がなく、高信頼性、高速の不揮発メモリ
が得られるという効果がある。

【０００８】図２は、本発明における強誘電体メモリモ
ード・ＤＲＡＭモード切り換え信号発生方法の第２実施
例を示す図である。基本的には図１と同様であるが、図
２では、ＤＲＡＭ制御部の一部を用いてＤＲＡＭモード
への移行信号を発生する方法が示されている。すなわ
ち、強誘電体メモリモードにおける上記リコール動作時
のメモリセルのアクセスは、例えばＤＲＡＭにおけるオ
ートリフレッシュ動作と同様な方法で、クロックジェネ
レータＣＬＫＧのクロックに基づいて、ロウアドレスを
内部アドレスカウンタＡＣにより順次カウントアップし
ていくことにより行う。アドレスカウンタＡＣは、ＤＲ
ＡＭモードでのオートリフレッシュ動作時に用いられる
アドレスカウンタと兼用することができる。リコール動
作終了時には、ＡＣの最上位から桁上げ信号が出力され
るので、上記切り換え回路は該桁上げ信号を受けて、モ
ード切り換え信号Ｆ／ＤＳｉｇとして、ＤＲＡＭモード
として動作させることを示す出力、たとえばハイレベル
を発生する。他の方法としては、アドレスカウンタＡＣ
が最大の値になったことを検知して、ＤＲＡＭモードへ
の移行を行っても良い。なお、すべてのメモリセルのリ
コール動作が終了しないうちにＤＲＡＭモードへ移行す
る誤動作を防止するため、リコール動作の最初のアドレ
スが最も低次のアドレスになるように、電源オンととも
にアドレスカウンタを０にリセットすることは言うまで
もない。本実施例によれば、本メモリのユーザは、内部
での強誘電体メモリモードとＤＲＡＭモードとの切り換
えを意識することなく、不揮発で、かつＤＲＡＭと同様
な取扱ができるメモリが得られる効果がある。しかも、
通常はＤＲＡＭモードとして動作させるので、常に強誘
電体メモリモードとして情報読み出しの度に強誘電体キ
ャパシタ膜の分極を反転させる場合に比べ、強誘電体キ
ャパシタ膜の疲労が少なく、高信頼性のメモリが得られ
る効果がある。

【０００９】図３は、本発明における強誘電体メモリモ
ード・ＤＲＡＭモード切り換え信号発生方法の第３実施
例を示す図である。図３では、ＤＲＡＭモードへの移行
を指示する信号発生方法が、アドレスカウンタＡＣから
直接指示信号を送出せず、それを解読するデコーダＤｅ
ｃから指示信号を切り換え信号発生回路に送出する点で
図２と異なる。例えば、新しくダミーロウアドレスＤＲ
Ａを設けておいて、電源オン時に図２と同様に行うリコ
ール動作の最後のロウアドレスの次に、このダミーロウ
アドレスＤＲＡが発生するように設定しておく。例え
ば、リコール動作時には、クロックジェネレータＣＬＫ
ＧからのクロックによりアドレスカウンタＡＣを動作さ
せることにより、カウンタ出力をロウアドレスデコーダ
ＲＡＤｅｃでロウアドレスに解読し、そのロウアドレス
に対応する１つないし数個のワードドライバＷＤを活性
化する。しかし、ダミーロウアドレスＤＲＡが発生した
場合には、Ｆ／ＤＳｉｇ．ＧＥＮへ出力され、リコール
動作が終了したことを知らせる。なお、通常、ＤＲＡＭ
として情報読み出し・書き込みを行う場合には、スイッ
チを切り替えて、ロウアドレスバッファＲＡＢの外部ア
ドレスを取り込んで行う。本実施例によれば、本メモリ
のユーザは、内部での強誘電体メモリモードとＤＲＡＭ
モードとの切り換えを意識することなく、不揮発で、か
つＤＲＡＭと同様な取扱ができるメモリが得られる効果
がある。しかも、通常はＤＲＡＭモードとして動作させ
るので、常に強誘電体メモリモードとして情報読み出し
の度に強誘電体キャパシタ膜の分極を反転させる場合に
比べ、強誘電体キャパシタ膜の疲労が少なく、高信頼性
のメモリが得られる効果がある。

【００１０】図４は、本発明における強誘電体メモリモ
ード・ＤＲＡＭモード切り換え信号発生方法の第４実施
例を示す図である。図４では、ＤＲＡＭモードへの移行
を指示する信号発生方法が図２、図３と異なる。まず、
図１と同様に、電源オンを検知してＦ／ＤＳｉｇの信号
を強誘電体メモリモードとする。これと同時に、メモリ
内蔵のタイマーを動作させる。このタイマーは、例えば
擬似スタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）に用いられているのと同様な回路を用いて構成で
きる。リコール動作に要する時間は、あらかじめ判って
いるので、この時間にマージンを加えた時間が経過した
後、タイマーからの信号でＦ／ＤＳｉｇ．ＧＥＮにリコ
ール動作の終了を知らせる。これを受けて、Ｆ／ＤＳｉ
ｇ．ＧＥＮはＤＲＡＭモードを示す信号を発生する。ユ
ーザは、このタイマーで決められた時間内に、信号ＲＦ
ＳＨによりリコール動作を終了すること、およびこの時
間内には情報読出し、書き込み動作は行えないことなど
が、スペックとして与えられる。なお、信号ＲＦＳＨは
内部で自動生成するようにしておいてもよく、この場合
はリコール動作に要する時間はユーザの意図と無関係に
回路設計時に決まるので、それに基づいてタイマーから
ＤＲＡＭモード指定信号を発生するタイミングを決めれ
ばよい。本発明の実施例によれば、図２および３で述べ
たのと同様な効果が得られる。

【００１１】図５は、図２の実施例において、電源オン
時に不揮発情報から揮発情報への変換、すなわちリコー
ル動作を行うために、外部から与えるべき信号を示すタ
イムチャートである。電源オン時には、チップ非選択信
号ＣＥバーをハイレベルとする。電源オンの後、メモリ
内部電圧が定常状態に達するまでの時間Ｔ（ｗａｉｔ）
の間だけ待機する。この間に、Ｆ／ＤＳｉｇは安定して
ロウレベル、すなわち強誘電体メモリモードを与える状
態となり、プレート電位、ワード線電位、データ線電位
などもそれぞれに決められた初期状態となる。時間Ｔ
（ｗａｉｔ）が経過したならば、リフレッシュ動作信号
ＲＦＳＨをＮ（ｒｏｗ）回入力する。ただし、Ｆ／ＤＳ
ｉｇがロウレベルになっていることに対応して、ＲＦＳ
Ｈはリコール動作信号として作用する。ここで、Ｎ（ｒ
ｏｗ）は、すべてのメモリセルをアクセスするに要する
回数である。ＲＦＳＨは、外部から与えても良いし、あ
るいは、内部で作っても良い。Ｎ（ｒｏｗ）回目のＲＦ
ＳＨ信号の立ち下がりはアドレスカウンタを最大値から
０に戻し、桁上げ信号を発生する。図２において説明し
たように、この桁上げ信号はリコール動作の終了を示す
信号となり、Ｆ／ＤＳｉｇをハイレベルに変える。この
一連のリコール動作に要する時間Ｔ（ｓｔａｒｔ）後に
は、ＣＥバーをロウレベルにしてＤＲＡＭとまったく同
様な方法で情報の読出し、書き込みを行うことが許容さ
れる。

【００１２】なお、情報の読み出し、書き込みが禁止さ
れる時間Ｔ（ｓｔａｒｔ）は、スペックとしてユーザに
与えてもよいが、Ｆ／ＤＳｉｇがＤＲＡＭモードを示し
ている場合に限り、ユーザが本メモリにアクセスできる
ようにしてもよい。すなわち、強誘電体メモリモードに
おいては、たとえば本メモリのいずれかのピンから、メ
モリ使用禁止のフラグを出力するようにする。一方、電
源オンの間は、通常のＤＲＡＭと同様にリフレッシュ動
作を行う必要がある。これは、上記ＲＦＳＨ信号を入力
することにより行われ、Ｆ／ＤＳｉｇがハイレベルにな
っていることに対応して、ＲＦＳＨはリフレッシュ信号
として作用する。なお、擬似ＳＲＡＭと同様に、メモリ
内部で一定期間ごとにリフレッシュ動作を行うように
し、ユーザからは、完全に不揮発メモリとしてみえるよ
うにしてもよい。また、Ｆ／ＤＳｉｇのロウレベルから
ハイレベルへの変化は、Ｎ（ｒｏｗ）＋１回目のＲＦＳ
Ｈ信号に対応して行うようにしても良い。また、他の方
法として、図４で説明したように、タイマーを用いて一
定時間後自動的にＦ／ＤＳｉｇが変化するようにしても
良い。本実施例によれば、本メモリのユーザは、ＤＲＡ
Ｍにおけるオートリフレッシュ動作と同様な信号入力を
電源オン時に行うだけで、ＤＲＡＭと同様な取扱がで
き、かつ不揮発のメモリが得られる効果がある。また、
ＲＦＳＨ信号を、メモリ内部で発生するＦ／ＤＳｉｇ信
号に対応してリフレッシュ動作信号とリコール動作信号
との両方に用いることができるので、ＤＲＡＭと同様な
ピン配置で、ＤＲＡＭと同様な取扱方法の不揮発メモリ
が得られる効果がある。また、情報読み出しの度に強誘
電体キャパシタ膜の分極を反転させる必要がなく、膜疲
労が少ない高信性の不揮発メモリが得られる。

【００１３】図６は、本発明の一実施例を示す強誘電体
メモリモード・ＤＲＡＭモード切り換え回路の構成図で
あり、図７は、図６における電源電圧検知回路の出力特
性図であり、図８は、図６における電源電圧検知回路の
詳細構成図である。図６におけるモード切り換え回路Ｆ
／ＤＳｉｇ．ＧＥＮは電源電圧検知回路ＶＣＣＤｅｔを
含み、また電源電圧検知回路ＶＣＣＤｅｔは図７に示す
出力特性を持つ。電源電圧検知回路ＶＣＣＤｅｔの出力
は、電源電圧が一定値に達するまではほとんど０であ
り、一定値以上で電源電圧に一致する。この一定値は、
メモリ回路が安定に動作するのに必要な最低電圧程度と
する。図８には、電源電圧Ｖｃｃの下に接続された固定
抵抗とノードＶＮ８と３個の直列接続されたｎチャネル
電界効果トランジスタ、および直列接続された３個のイ
ンバータＩＮＶＡ，Ｂ，Ｃから構成された電源電圧検知
回路が示されている。電源オン時にノードＶＮ８の電位
は次第に上昇するが、３つ直列接続されたｎチャネル電
界効果トランジスタのしきい電圧Ｖｔｈの３倍程度に達
すると、それらは導通し始める。Ｖｃｃ側の抵抗に比べ
これらのｎチャネル電界効果トランジスタのオン抵抗を
十分小さく設計することにより、Ｖｃｃ電源によるノー
ドＶＮ８電位の昇圧量は、３×Ｖｔｈ以上では急激に小
さくなり、飽和傾向を示す。従って、電源電圧が０Ｖか
ら上昇し６×Ｖｔｈを越える付近で、インバータＩＮＶ
Ａの出力は、ロウレベルからハイレベルへと反転する。
３つのインバータＩＮＶＡ、ＩＮＶＢ、ＩＮＶＣを、チ
ャネル幅が後段になる程大きくして接続することによ
り、貫通電流が小さく駆動能力の大きな電源電圧検知回
路を実現することができる。このような電源電圧検知回
路ＶＣＣＤｅｔを設けることにより、以下に示すように
電源オンに対応して、モード切り替えＦ／ＤＳｉｇ信号
を安定して発生することができる。

【００１４】図６において、電源電圧が上記一定値を越
えると、ＶＣＣＤｅｔ出力が電源電圧まで上昇し、Ｖｓ
ｓと遅延回路に接続されたｎチャネル電界効果トランジ
スタはＯＦＦ状態であって、フリップフロップ回路の一
方のノード（イ）がキャパシタＣ６Ａを介して昇圧され
るので、Ｆ／ＤＳｉｇ信号を出力する側のノード（ロ）
が０Ｖにラッチされる。電源電圧検知回路ＶＣＣＤｅｔ
を設けた効果として、フリップフロップ回路が安定動作
する電圧に達してから、フリップフロップ回路がオン
し、キャパシタを介した一方のノード（イ）の昇圧が急
速に行われるので、Ｆ／ＤＳｉｇ信号を出力する側のノ
ード（ロ）が安定して０Ｖとなる効果がある。一方、リ
コール動作が終了すると、制御回路からのＤＲＡＭモー
ド指定信号がハイレベルとなり、フリップフロップ回路
のＶｃｃ電位にラッチされていた側のノード（イ）が、
ｎチャネル電界効果トランジスタのＯＮにより０Ｖに引
き落される。この結果、Ｆ／ＤＳｉｇ信号はハイレベル
となり、メモリはＤＲＡＭモードとなる。なお、電源オ
ン時にキャパシタＣ６Ａを介してフリップフロップ回路
の一方のノード（イ）を昇圧しているとき、ＤＲＡＭモ
ード指定信号線は寄生容量カップリング等により電位が
上昇しないように、キャパシタＣ６Ｂを介して抑えられ
る。これにより、フリップフロップ回路の一方のノード
（イ）を昇圧している間に、ＤＲＡＭモード指定信号線
電位が誤って上昇し、ｎチャネル電界効果トランジスタ
がオンして誤動作するのを防ぐことができる。さらに、
Ｆ／ＤＳｉｇ信号がハイレベルになった後、しばらくし
て、ＤＲＡＭモード指定信号線は０Ｖに引き落される。
これにより、次の電源オン時にＤＲＡＭモード指定信号
線に０Ｖより高い電位が残っていて、これにより誤動作
が起きる状態を防ぐことができる。図６〜図８の実施例
によれば、電源オンに対応して内部で強誘電体メモリモ
ード信号を発生し、リコール動作終了に対応してＤＲＡ
Ｍモードを発生することができる。従って、本メモリの
ユーザは、メモリ内部で強誘電体メモリモードとＤＲＡ
Ｍモードとが使い分けられていることを意識することな
く、ＤＲＡＭと同様な信号で動作する不揮発メモリとし
て容易に使うことができる。しかも、通常はＤＲＡＭモ
ードで動作させる結果、情報読み出しに伴う強誘電体キ
ャパシタの膜疲労が少なく、高信頼性のメモリが得られ
る利点がある。

【００１５】図９は、本発明の一実施例を示すメモリア
レーの構成図である。図９においては、メモリセルに接
続されたデータ線とそれらのデータ線の信号を増幅する
センス回路との両方に、それぞれ同一構成のＶｃｃ／２
プリチャージ回路とＶｓｓプリチャージ回路が設けられ
ており、Ｆ／ＤＳｉｇ信号によってメモリの動作モード
をいずれか１つのプリチャージ回路に切替え接続するこ
とによって簡単に切り替えられるようになっている。図
９に示すように、アレー構成は通常のＤＲＡＭとほとん
ど同様である。ただし、メモリセルのキャパシタ膜は強
誘電体で構成され、電源オフ時には強誘電体の自発分極
の方向として不揮発情報が保持される。電源オンの後に
は、この不揮発情報がキャパシタのデータ線側のノード
ＳＮ９（ｉ，ｊ）等の電位としての揮発情報に変換さ
れ、その後はＤＲＡＭと同様な動作が行われる。図９に
おいては、２つのトランジスタおよび２つのキャパシタ
によりメモリセルを構成し、２つのキャパシタの分極方
向及びノード電位を相補的に設定して、これを差動セン
スアンプＳＡ９（ｊ）等により検知する。なお、メモリ
セルをＤＲＡＭと同様に１つのキャパシタと１つのトラ
ンジスタとで構成しても良い。この場合、強誘電体メモ
リモードの場合にのみ、ダミーセルが必要となるので、
Ｆ／ＤＳｉｇにより、強誘電体メモリモードのときダミ
ーセルが活性状態となり、ＤＲＡＭモードの時には非活
性状態となるように、切り換えを行う。

【００１６】図９において、Ｆ／ＤＳｉｇがロウレベル
の時、すなわち強誘電体メモリモードの時は、センスア
ンプＳＡ９（ｊ）等のドライブ線およびデータ線ＤＬ９
（ｊ）等のプリチャージレベルは０Ｖとなる。一方、Ｆ
／ＤＳｉｇがハイレベルの時、すなわちＤＲＡＭモード
の時は、センスアンプＳＡ９（ｊ）等のドライブ線およ
びデータ線ＤＬ９（ｊ）等のプリチャージレベルはＶｃ
ｃ／２となる。以上の動作は、プリチャージ信号線ＰＣ
Ｌ９を、Ｆ／ＤＳｉｇのレベルに応じて、０Ｖプリチャ
ージ回路ＰＣＶＳ９（ｊ）等またはＶｃｃ／２プリチャ
ージ回路ＰＣＨＤ９（ｊ）等のいずれかに接続すること
により行われる。このメモリアレー構成を用いれば、後
述の図１１および図１３の動作波形で示すように、強誘
電体メモリモードにおいては不揮発情報から揮発情報へ
の変換が、ＤＲＡＭモードにおいては通常のＤＲＡＭ動
作が、まったく同じ動作で行われる。すなわち、本実施
例によれば、極めで簡単な回路構成、回路動作でＦ／Ｄ
Ｓｉｇによる動作モード切り換えが行える効果がある。
さらに、通常はＶｃｃ／２プレート、Ｖｃｃ／２データ
線プリチャージのＤＲＡＭで動作させる効果として、情
報読み出しに伴う強誘電体キャパシタ膜の分極反転がな
く、分極反転に伴う膜劣化や読み出し速度低下を避ける
ことができる効果がある。また、キャパシタノードの電
位と強誘電体キャパシタ膜の分極方向は常に対応してい
るので、揮発情報から不揮発情報への特別な退避動作を
行わず電源をオフしても、情報を残すことができ、不意
の電源オフに強いメモリが得られる効果がある。

【００１７】図１０は、図９と同様にＦ／ＤＳｉｇ信号
によってメモリの動作モードを簡単に切り替えることが
できるメモリアレー構成図である。図１０では、図９と
異なり、プリチャージ回路ＰＣ９（ｊ）は０Ｖプリチャ
ージとＶｃｃ／２プリチャージとで共通とし、プリチャ
ージレベルを与える電源線を、Ｆ／ＤＳｉｇにより０Ｖ
（Ｖｓｓ）またはＶｃｃ／２に切り替える。本実施例に
よれば、図９と同様な効果に加えて、プリチャージ回路
を共通化しているのでメモリアレーのより高密度化が可
能となる。なお、図９および図１０において、強誘電体
メモリモードのときは、Ｖｃｃプリチャージでも良いこ
とは言うまでもない。図１１は、図９または図１０のメ
モリアレーにおいて、電源オン時の強誘電体メモリモー
ドにおける不揮発情報から揮発情報への変換動作波形を
示すタイムチャートである。まず、電源がオンすると、
通常のＤＲＡＭと同様に、プレート電位ＰＬ９はＶｃｃ
／２のレベルになる。この間、ワード線ＷＬ９（０）等
の電位は０Ｖに抑えられるので、ＰＬ９の上昇に伴い強
誘電体キャパシタのデータ線側のノードＳＮ９（０，
ｊ）、ＳＮ９（０，ｊ）Ｂ等の電位もＶｃｃ／２近くま
で昇圧される。なお、ＳＮ９（０，ｊ）、ＳＮ９（０，
ｊ）Ｂ等はフローティング状態にあるので、ＰＬ９の上
昇に伴って強誘電体キャパシタに大きな電圧がかかるこ
とはなく、したがって膜の分極方向としての不揮発情報
が破壊されることはない。

【００１８】一方、プリチャージ信号線ＰＣＬ９はハイ
レベルとなり、Ｆ／ＤＳｉｇがロウレベルになっている
ことに対応して、センスアンプＳＡ９（ｊ）等のドライ
ブ線およびデータ線ＤＬ９（ｊ）等は０Ｖにプリチャー
ジされる。アドレスカウンタは、０に初期設定される。
各信号線、電源線およびアドレスカウンタが以上の初期
状態に安定化した時刻ｔ１において、図５に示したリコ
ール動作を開始する。すなわち、チップ非選択信号ＣＥ
バーがハイレベルの状態で、信号ＲＦＳＨをハイレベル
にする。これを受けて、信号線ＰＣＬ９はロウレベルと
なり、データ線は０Ｖのフローティング状態となる。次
にワード線、たとえばＷＬ９（０）をＶｃｃより高い電
位Ｖｃｈに設定する。データ線ＤＬ９（ｊ）、ＤＬ９
（ｊ）Ｂ等の電位は０Ｖ、キャパシタノードＳＮ９
（０，ｊ）、ＳＮ９（０，ｊ）Ｂ等はＶｃｃ／２近くの
電位にあるので、キャパシタ容量とデータ線寄生容量の
比に従って、データ線電位は０ＶとＶｃｃ／２との中間
値に上昇する。この時、２つの相補的なキャパシタの分
極方向が反対であることに起因して、データ線対ＤＬ９
（ｊ）、ＤＬ９（ｊ）Ｂ等の電位に差が生じる。この理
由は、プレートＰＬ９の電位はＶｃｃ／２なので、２つ
のキャパシタに同じ方向の電界がかかり、分極方向は最
終的に同じ方向に揃う。分極が反転する方のキャパシタ
には、この分極電荷を補償する電荷が余分に流れ込み、
実効的なキャパシタ容量が大きくなる。従って、分極が
反転する方のキャパシタに接続するデータ線の電位はＶ
ｃｃ／２により近くなる。相補データ線電位に微小電位
差が生じたら、これを差動センスアンプＳＡ９（ｊ）等
により検知する。すなわち、ドライブ線ＳＡＰ９をＶｃ
ｃに駆動し、データ線電位を０ＶとＶｃｃとに増幅す
る。増幅後にワード線ＷＬ９（０）の電位を０Ｖに戻せ
ば、キャパシタノードＳＮ９（０，ｊ）ＳＮ９（０，
ｊ）Ｂ等には、電源オン前のキャパシタ膜分極方向に対
応した０ＶまたはＶｃｃの揮発情報が保持される。

【００１９】最後に、センスアンプ駆動線ＳＡＰ９等の
電位を０Ｖに戻す。これで、１つのワード線ＷＬ９
（０）に接続するメモリセルについてのリコール動作が
時刻ｔ２には終了する。ＲＦＳＨをロウレベルに戻す
と、アドレスカウンタがカウントアップされる。次にＲ
ＦＳＨをハイレベルにすると、ＤＲＡＭにおけるオート
リフレッシュ動作と同様にして次のワード線ＷＬ９
（１）が選択され、ＷＬ９（１）につながるメモリセル
のリコール動作が行われる。このようにして、すべての
メモリセルについてリコール動作を行えば、不揮発情報
から揮発情報への変換が終了する。なお、最後の方にリ
コール動作が行われるメモリセルのキャパシタノードの
電位は、リーク電流によりＶｃｃ／２付近から次第に低
下するが、リコール動作に要する時間はオートリフレッ
シュ動作に要する時間と同程度であり、ＤＲＡＭがリフ
レッシュ動作なしに情報を保持できる時間の１００分の
１以下の短い時間なので、動作上問題ない。本実施例に
よれば、電源オン後にＤＲＡＭのオートリフレッシュ動
作と同様な手続きを行うだけでリコール動作が完了する
ので、極めて使い勝手の良い不揮発メモリが得られる利
点がある。

【００２０】図１２は、図９または図１０のメモリアレ
ーにおけるリコール動作終了時の、強誘電体メモリモー
ドからＤＲＡＭモードへの移行方法を示すタイムチャー
トである。最後のワード線ＷＬ９（ｎ）につながるメモ
リセルについてのリコール動作が終了したならば、ＷＬ
９（ｎ）をロウレベルに戻す。この後、プリチャージ信
号線ＰＣＬ９はハイレベルになる。この時、メモリはま
だ強誘電体メモリモードにあるので、センスアンプ駆動
線ＳＡＰ９、ＳＡＮ９およびデータ線対ＤＬ９（ｊ）、
ＤＬ９（ｊ）Ｂは０Ｖ（Ｖｓｓ）にプリチャージされ
る。リコール動作終了後、ＲＦＳＨをロウレベルに戻す
と、アドレスカウンタＡＣは最大値から０にリセットさ
れる。この結果、発生する桁上げ信号を受けて、Ｆ／Ｄ
Ｓｉｇはロウレベルからハイレベルとなり、メモリは強
誘電体メモリモードからＤＲＡＭモードに移行する。そ
して、センスアンプ駆動線ＳＡＰ９、ＳＡＮ９およびデ
ータ線対ＤＬ９（ｊ）、ＤＬ９（ｊ）ＢはＶｃｃ／２に
再プリチャージされる。この後は、ＤＲＡＭとしての動
作が行われ、ＣＥバーをロウレベルにして情報の読み出
し・書き込みを行うことが許容される。本実施例によれ
ば、強誘電体メモリモードからＤＲＡＭモードへの切り
換えが自動的に行われるので、本メモリのユーザにとっ
て、極めて使い勝手のよい不揮発メモリが得られる効果
がある。

【００２１】図１３は、図９又は図１０のメモリアレー
において、通常動作時のＤＲＡＭモードとしての動作波
形を示すタイムチャートである。Ｆ／ＤＳｉｇがＤＲＡ
Ｍモードであることを示すハイレベルに対応して、セン
スアンプのドライブ線ＳＡＰ９、ＳＡＮ９およびデータ
線対ＤＬ９（ｊ）、ＤＬ９（ｊ）Ｂ等はＶｃｃ／２にプ
リチャージされている。情報読み出し動作を行うには、
まずプリチャージ線ＰＣＬをロウレベルにして、ＳＡＰ
９、ＳＡＮ９およびＤＬ９（ｊ）ＤＬ９（ｊ）Ｂ等をフ
ローティング状態にする。次にワード線、たとえばＷＬ
９（ｉ）をＶｃｃより高い電圧Ｖｃｈにする。その結
果、キャパシタノードＳＮ９（ｉ，ｊ）、ＳＮ９（ｉ，
ｊ）Ｂ等に保持された電位に対応して、データ線対の電
位に微小電位差が生じる。この電位差を、スイッチＳＡ
ＰＷ９、ＳＡＮＷ９をオンしてセンスアンプＳＡ９
（ｊ）等を駆動することにより、Ｖｃｃおよび０Ｖに増
幅する。この後、Ｙ選択線ＹＳ９（ｊ）等をオンするこ
とにより入出力線ＩＯ９、ＩＯ９Ｂから情報を読出すこ
とができる。また、情報の書き換えを行うには、この段
階でＩＯ９、ＩＯ９Ｂからの入力によりセンスアンプを
反転させてやればよい。これにより、キャパシタノード
電位およびキャパシタ膜分極方向が一致して反転する。
動作を終了するには、ワード線ＷＬ９（ｉ）をロウレベ
ルに戻した後、プリチャージ信号線ＰＣＬ９をハイレベ
ルに戻して、センスアンプのドライブ線ＳＡＰ９、ＳＡ
Ｎ９およびデータ線対ＤＬ９（ｊ）ＤＬ９（ｊ）Ｂ等を
Ｖｃｃ／２のレベルに戻す。

【００２２】上記一連の動作波形から明らかなように、
Ｆ／ＤＳｉｇがハイレベルになっている点以外は、信号
の入力は図１１の強誘電体メモリモードの場合とまった
く同じである。オートリフレッシュ動作もＦ／ＤＳｉｇ
がハイレベルになっている時に、ＲＦＳＨをハイレベル
にするだけで自動的に行われることは、言うまでもな
い。以上、図９から図１３で示した本発明の各実施例に
よれば、強誘電体メモリモード・ＤＲＡＭモード切り換
え信号Ｆ／ＤＳｉｇを電源オン等に呼応して発生させる
内部回路、およびＦ／ＤＳｉｇに対応してデータ線等の
プリチャージレベルを変えるスイッチ回路という極めて
簡単な回路を設けるだけで、本メモリのユーザにとって
はＤＲＡＭと同様な取扱いができる不揮発メモリが得ら
れる効果がある。さらに、通常はＶｃｃ／２プレート、
Ｖｃｃ／２データ線プリチャージのＤＲＡＭとして動作
させる効果として、情報読み出しに伴う強誘電体キャパ
シタ膜の分極反転がなく、分極反転に伴う膜劣化や読み
出し速度低下を避けることができる効果がある。また、
キャパシタノードの電位と強誘電体キャパシタ膜の分極
方向は常に対応しているので、揮発情報から不揮発情報
への特別な動作を行わず電源をオフしても、情報を残す
ことができ、不意の電源オフに強いメモリが得られる効
果がある。すなわち、実施例によれば、設計が容易で、
信頼性も高く、使い勝手の良い不揮発メモリが得られる
効果がある。なお、図９から図１３では、強誘電体メモ
リモード時にデータ線等を０Ｖにプリチャージする方法
について説明したが、Ｖｃｃにプリチャージする方法で
も可能なことは言うまでもない。また、図９から図１３
では、プレートをＶｃｃ／２とする方式について述べた
が、強誘電体メモリモードでプレート線を駆動する従来
の方式あるいは、ＤＲＡＭモードでプレートをＶｃｃま
たはＶｓｓとする従来の方式を用いた場合でも、電源オ
ン等に呼応して内部回路で強誘電体メモリモード・ＤＲ
ＡＭモード切り換え信号Ｆ／ＤＳｉｇを発生させる本発
明の方法が有効であることは言うまでもない。

【００２３】図１４は、本発明の他の実施例を示す動作
タイムチャートであって、強誘電体メモリモードとＤＲ
ＡＭモードとを使い分けることにより、高信頼性の不揮
発メモリを得ることができる方法を示している。すなわ
ち、ＤＲＡＭモードとして使用している期間、例えばリ
フレッシュ動作時等に、ある一定周期毎に短時間だけ強
誘電体メモリモードに変える。これにより、分極反転の
回数を低減することができる。図１４に示すように、Ｄ
ＲＡＭモードで用いる場合、プレート線ＰＬ１４（ｉ）
の電圧をＶｃｃまたはＶｓｓとする。この結果、情報の
書き換えを行ってもノード電位としての揮発情報が書き
換えられるのみで、強誘電体キャパシタの分極方向とし
ての不揮発情報は変わらない。従って、書き換え時の分
極反転に伴う膜の劣化がない。しかし、このままでは揮
発情報と不揮発情報とが対応しなくなるので、周期的に
揮発情報から不揮発情報への変換を行う。すなわち、Ｄ
ＲＡＭモードでのリフレッシュ動作時に、データ線ＤＬ
１４（ｊ）等の電位を増幅し、揮発情報の再書き込みを
行っている段階で、プレート線ＰＬ１４（ｉ）の電位を
Ｖｃｃ（またはＶｓｓ）からＶｃｃ／２とする。あるい
は、ＰＬ１４（ｉ）をＶｃｃからＶｓｓへ変化させても
よい。これにより、揮発情報に対応した方向の電界が強
誘電体キャパシタに印加され、不揮発情報が分極方向と
して記憶される。このような、揮発情報から不揮発情報
への変換は、必ずしもリフレッシュ動作の度に行う必要
はなく、適当な周期で行えばよい。なお、プレート線駆
動に伴う揮発情報の破壊を防ぐため、プレート線は、す
べてのメモリセルについて共通ではなく、ワード線単位
に分離されている。本発明の実施例によれば、分極反転
の回数を低減でき、より高信頼性の不揮発メモリが得ら
れる効果がある。

【００２４】

【発明の効果】以上説明したように、本発明によれば、
ＤＲＡＭと同様な取扱ができ、ピン配置も同様で、情報
読み出し回数の制限および情報読み出し速度においてＤ
ＲＡＭと同等で、しかも不揮発のメモリが得られるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す強誘電体メモリモ
ード・ＤＲＡＭモード切り換え信号発生回路の接続図で
ある。

【図２】本発明の第２の実施例を示す強誘電体メモリモ
ード・ＤＲＡＭモード切り換え信号発生回路の接続図で
ある。

【図３】本発明の第３の実施例を示す強誘電体メモリモ
ード・ＤＲＡＭモード切り換え信号発生回路の接続図で
ある。

【図４】本発明の第４の実施例を示す強誘電体メモリモ
ード・ＤＲＡＭモード切り換え信号発生回路の接続図で
ある。

【図５】本発明において、電源オン時に不揮発情報から
揮発情報への変換を指定する外部信号の一例を示すタイ
ムチャートである。

【図６】本発明の一実施例を示す強誘電体メモリモード
・ＤＲＡＭモード切り換え信号発生回路の構成図であ
る。

【図７】図６における電源電圧検知回路の出力特性図で
ある。

【図８】図６における電源電圧検知回路の一例を示す図
である。

【図９】本発明の一実施例を示すプリチャージ回路の構
成図であって、Ｆ／ＤＳｉｇによる強誘電体メモリモー
ド・ＤＲＡＭモードの切り換え方法を示す。

【図１０】本発明の他の実施例を示すプリチャージ回路
の構成図であって、Ｆ／ＤＳｉｇによる強誘電体メモリ
モード・ＤＲＡＭモード切り換え方法を示す。

【図１１】図９または図１０のメモリアレーにおける電
源オン時の強誘電体メモリモード動作波形図である。

【図１２】図９または図１０のメモリセルアレーにおけ
るリコール動作終了時の、強誘電体メモリモードからＤ
ＲＡＭモードへの移行時の動作波形図である。

【図１３】図９または図１０のメモリアレーにおけるＤ
ＲＡＭモード動作波形図である。

【図１４】本発明の他の実施例を示す動作波形図であっ
て、揮発情報から不揮発情報への定期的な変換方法を示
す。

【図１５】従来の強誘電体メモリ・ＤＲＡＭ両用メモリ
の概略構成図である。

【符号の説明】

Ｆ／ＤＳｉｇ…強誘電体メモリ・ＤＲＡＭ切り換え信
号、Ｆ／ＤＳｉｇ．ＧＥＮ…強誘電体メモリ・ＤＲＡＭ
切り換え信号発生回路、ＣＥバー…チップ非選択信号、
ＲＦＳＨ…リフレッシュ動作信号、ＣＬＫＧ…クロック
ジェネレータ、ＡＣ…アドレスカウンタ、ＲＡＢ…ロウ
アドレスバッファ、ＲＡＤｅｃ…ロウアドレスデコー
ダ、ＷＤ…ワードドライバ、ＤＲＡ…ダミーロウアドレ
ス、Ｖｃｃ…電源電圧、ＴＭ…タイマー、ＶＣＣＤｅｔ
…Ｖｃｃ検知回路、Ｃ６Ａ、Ｃ６Ｂ…アドレス検知回
路、ＶＮ８…ノード、ＩＮＶＡ、ＩＮＶＢ、ＩＮＶＣ…
インバータ、ＤＬ９（ｊ）、ＤＬ９（ｊ）Ｂ…データ
線、ＷＬ９（ｉ）…ワード線、ＳＮ９（ｉ，ｊ）ＳＮ９
（ｉ，ｊ）Ｂ…蓄積ノード、ＰＬ９…プレート、ＰＣ
ＶＳ９（ｊ）…Ｖｓｓプリチャージ回路、ＰＣＨＤ９
（ｊ）…Ｖｃｃ／２プリチャージ回路、ＰＣＬ９…プリ
チャージ信号線、ＳＡＰ９、ＳＡＮ９…センスアンプド
ライブ線、ＳＡＰＷ９、ＳＡＮＷ９…センスアンプ駆動
スイッチ、ＳＡ９（ｊ）…センスアンプ、ＩＯ９、ＩＯ
９Ｂ…入出力線、ＹＳ９（ｊ）、ＹＳ９（ｊ＋１）…Ｙ
選択線、ＰＣ９（ｊ）…プリチャージ回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者松野勝己東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者阪田健東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者衛藤潤東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】強誘電体を絶縁膜とするキャパシタと電
界効果トランジスタとを少なくともそれぞれ１つ有する
メモリセルをデータ線とワード線との交点にマトリック
ス状に配置し、上記メモリセルは強誘電体膜の分極方向
により情報を記憶する強誘電体メモリモードと、キャパ
シタの一方のノードの電位により情報を記憶するダイナ
ミック・ランダム・アクセス・メモリ（ＤＲＡＭ）モー
ドとを有し、上記２つのモードを切り換えるための切り
換え信号を発生するための切り換え回路を具備し、該切
り換え回路は、メモリへの電源供給開始を検知して上記
切り換え信号を強誘電体メモリモードを示す第１の状態
に設定し、その後、上記切り換え信号を上記第１の状態
とは異なる、ＤＲＡＭモードを示す第２の状態に設定す
ることを特徴とする半導体メモリ。
【請求項２】上記強誘電体メモリモードにおいては、
強誘電体膜の分極方向としての不揮発情報をキャパシタ
の一方のノードの電位としての揮発情報に変換するリコ
ール動作を、所望のメモリセルについて内部の制御回路
で発生する信号により自動的に行うことを特徴とする請
求項１に記載の半導体メモリ。
【請求項３】上記強誘電体メモリモードにおいては、
外部からの入力信号に呼応して、強誘電体膜の分極方向
としての不揮発情報をキャパシタの一方のノードの電位
としての揮発情報に変換するリコール動作を、少なくと
も一部のメモリセルについて行うことを特徴とする請求
項１に記載の半導体メモリ。
【請求項４】請求項１に記載の強誘電体メモリモード
からＤＲＡＭモードへの切り換えは、電源供給開始から
一定時間経過後、内部のタイマからの信号により自動的
に行われることを特徴とする請求項２に記載の半導体メ
モリ。
【請求項５】請求項１に記載の強誘電体メモリモード
からＤＲＡＭモードへの切り換えは、内部のカウンタが
所定の状態になったことを検知して行われることを特徴
とする請求項２または３に記載の半導体メモリ。
【請求項６】請求項１に記載の強誘電体メモリモード
からＤＲＡＭモードへの切り換えは、上記内部カウンタ
の最上位の桁上げを検出して行われることを特徴とする
請求項５に記載の半導体メモリ。
【請求項７】外部から信号を与えることにより、上記
切り換え信号が上記第１の状態にあるときには、上記外
部信号に呼応して上記リコール動作を行い、上記第２の
状態にあるときには、上記外部信号に呼応して通常のＤ
ＲＡＭにおけるリフレッシュ動作を行うことを特徴とす
る請求項３に記載の半導体メモリ。
【請求項８】上記ＤＲＡＭモードでは、メモリセルの
２値の記憶情報に対応する２つの電位のほぼ中間電位を
データ線にプリチャージし、上記強誘電体メモリモード
では、上記中間電位とは異なる電位を該データ線にプリ
チャージする手段を有することを特徴とする請求項１に
記載の半導体メモリ。
【請求項９】上記キャパシタのプレートの電位は、少
なくともＤＲＡＭモードにおいては、上記中間電位に固
定されていることを特徴とする請求項８に記載の半導体
メモリ。
【請求項１０】上記キャパシタのプレートに、上記中
間電位を供給する手段を有することを特徴とする請求項
８に記載の半導体メモリ。
【請求項１１】上記強誘電体メモリモードにおいては
ダミーセルが活性化され、上記ＤＲＡＭモードにおいて
はダミーセルが非活性となることを特徴とする請求項１
に記載の半導体メモリ。
【請求項１２】強誘電体を絶縁膜とするキャパシタと
電界効果トランジスタとを少なくともそれぞれ１つ有す
るメモリセルがデータ線とワード線との交点にマトリッ
クス状に配置し、上記メモリセルは強誘電体膜の分極方
向により情報を記憶する強誘電体メモリモードと、キャ
パシタの一方のノードの電位により情報を記憶するＤＲ
ＡＭモードとを有し、該ＤＲＡＭモードでは、強誘電体
キャパシタの上記ノードとは異なる側のプレートに、通
常、メモリセルの２値の記憶情報に対応する２つの電位
のいずれか一方を供給し、一定期間ごとに、上記２つの
電位のほぼ中間電位を与えることを特徴とする半導体メ
モリ。