JPH0721784A - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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- JPH0721784A JPH0721784A JP5151917A JP15191793A JPH0721784A JP H0721784 A JPH0721784 A JP H0721784A JP 5151917 A JP5151917 A JP 5151917A JP 15191793 A JP15191793 A JP 15191793A JP H0721784 A JPH0721784 A JP H0721784A
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Abstract
(57)【要約】
【目的】 高集積・高信頼性かつ高速の強誘電体メモリ
を提供する。 【構成】 １トランジスタ１強誘電体キャパシタからな
るメモリセルＭ１を複数個有する強誘電体メモリにおい
て、通常動作時には、蓄積ノードＳＴ１の電圧を記憶情
報とする揮発メモリとして用いる。ただし、強誘電体キ
ャパシタのプレートＰＬ１の電位、およびデータ線ＤＬ
１（ｊ）のプリチャージ電位をＶｃｃ／２とする。電源
オフ時にはプレート電位を速やかに０Ｖに降下させる手
段（図示せず）を有する。
を提供する。 【構成】 １トランジスタ１強誘電体キャパシタからな
るメモリセルＭ１を複数個有する強誘電体メモリにおい
て、通常動作時には、蓄積ノードＳＴ１の電圧を記憶情
報とする揮発メモリとして用いる。ただし、強誘電体キ
ャパシタのプレートＰＬ１の電位、およびデータ線ＤＬ
１（ｊ）のプリチャージ電位をＶｃｃ／２とする。電源
オフ時にはプレート電位を速やかに０Ｖに降下させる手
段（図示せず）を有する。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体を用いた不揮
発性の半導体メモリに関し、特に最新の情報を不揮発情
報として保持でき、高集積・高信頼性かつ高速動作を実
現する強誘電体メモリに関する。
発性の半導体メモリに関し、特に最新の情報を不揮発情
報として保持でき、高集積・高信頼性かつ高速動作を実
現する強誘電体メモリに関する。
【０００２】
【従来の技術】強誘電体を用いたメモリ、フェロ・エレ
クトリック・ランダム・アクセス・メモリ（ＦＥＲＡ
Ｍ）は、強誘電体の分極方向で記憶を行う不揮発メモリ
である。図２は、このようなＦＥＲＡＭの一例として、
特開平３−２８３１７６号公報に述べられているアレー
構成を示したものである。従来のダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）と同様に、メモリセ
ルは１トランジスタ１キャパシタからなる。所望のセル
に不揮発情報を書き込むには、トランジスタを選択的に
オン状態にして所望のキャパシタの一方の電極をデータ
線、たとえばＤＬ（ｊ）に接続した後、ＤＬ（ｊ）を０
またはＶｃｃする。すると、プレート線はＶｃｃ／２の
電位にあるので、所望の強誘電体キャパシタに選択的に
電界がかかり、不揮発情報に対応する分極が生じる。こ
の分極方向は、強誘電体の特性として、電源を切っても
失われない。一方、セルの不揮発情報を読出すには、た
とえば、データ線ＤＬ（ｊ）を０Ｖに充電した後、フロ
ーティング状態にし、その後トランジスタを選択的にオ
ン状態にする。すると、プレート線はＶｃｃ／２の電位
にあるので、選択された強誘電体キャパシタに電界がか
かる。この電界は常に一定方向であり、不揮発情報に対
応して、強誘電体の分極方向をそのまま維持する場合
と、反転させる場合とがある。そして、分極が反転する
場合には、メモリセルへの大きな電流の流れ込みがあ
る。この流れ込み電流を、たとえば、特開平３−２８３
１７６号公報に述べられている方法で検知すれば、不揮
発情報を読み出すことができる。ところが、上記説明か
ら明らかなように、不揮発情報を読出す度に、強誘電体
の分極方向は１方向にそろうので、情報の再書き込みが
必要である。そして、分極が反転する方向の記憶状態に
ある場合、読み出し動作の度に２回の分極反転を必ず経
る必要がある。一方、強誘電体キャパシタは分極反転の
度に劣化していき、ついには、電圧が印加されていない
時に分極を維持することができなくなることが知られて
いる。したがって、ＦＥＲＡＭが高信頼性の不揮発メモ
リであるためには、分極反転の回数はできるだけ少ない
方が良い。また、別の問題として、分極の反転には一定
の時間を要するため、その分読み出し速度が遅くなると
いう問題もある。分極反転に伴う強誘電体膜の劣化、お
よび読み出し速度の低下の問題を解決する方法として、
特開平３−２８３１７６号公報には、次の方法が提案さ
れている。すなわち、通常の動作時にはプレート線を、
たとえばＶｃｃにしてＤＲＡＭとして用い、電源をオフ
する前に上記ＦＥＲＡＭ書き込み動作により不揮発情報
として格納する。プレート線をＶｃｃにすれば、蓄積部
の電位０またはＶｃｃに対していずれの場合も情報が反
転することがなく、したがって、強誘電体キャパシタの
劣化の問題を回避でき、読み出し速度の低下もない。次
に電源をオンするときに、上記ＦＥＲＡＭ動作により不
揮発情報を読み出せば、実効的に不揮発メモリとして機
能させることができる。
クトリック・ランダム・アクセス・メモリ（ＦＥＲＡ
Ｍ）は、強誘電体の分極方向で記憶を行う不揮発メモリ
である。図２は、このようなＦＥＲＡＭの一例として、
特開平３−２８３１７６号公報に述べられているアレー
構成を示したものである。従来のダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）と同様に、メモリセ
ルは１トランジスタ１キャパシタからなる。所望のセル
に不揮発情報を書き込むには、トランジスタを選択的に
オン状態にして所望のキャパシタの一方の電極をデータ
線、たとえばＤＬ（ｊ）に接続した後、ＤＬ（ｊ）を０
またはＶｃｃする。すると、プレート線はＶｃｃ／２の
電位にあるので、所望の強誘電体キャパシタに選択的に
電界がかかり、不揮発情報に対応する分極が生じる。こ
の分極方向は、強誘電体の特性として、電源を切っても
失われない。一方、セルの不揮発情報を読出すには、た
とえば、データ線ＤＬ（ｊ）を０Ｖに充電した後、フロ
ーティング状態にし、その後トランジスタを選択的にオ
ン状態にする。すると、プレート線はＶｃｃ／２の電位
にあるので、選択された強誘電体キャパシタに電界がか
かる。この電界は常に一定方向であり、不揮発情報に対
応して、強誘電体の分極方向をそのまま維持する場合
と、反転させる場合とがある。そして、分極が反転する
場合には、メモリセルへの大きな電流の流れ込みがあ
る。この流れ込み電流を、たとえば、特開平３−２８３
１７６号公報に述べられている方法で検知すれば、不揮
発情報を読み出すことができる。ところが、上記説明か
ら明らかなように、不揮発情報を読出す度に、強誘電体
の分極方向は１方向にそろうので、情報の再書き込みが
必要である。そして、分極が反転する方向の記憶状態に
ある場合、読み出し動作の度に２回の分極反転を必ず経
る必要がある。一方、強誘電体キャパシタは分極反転の
度に劣化していき、ついには、電圧が印加されていない
時に分極を維持することができなくなることが知られて
いる。したがって、ＦＥＲＡＭが高信頼性の不揮発メモ
リであるためには、分極反転の回数はできるだけ少ない
方が良い。また、別の問題として、分極の反転には一定
の時間を要するため、その分読み出し速度が遅くなると
いう問題もある。分極反転に伴う強誘電体膜の劣化、お
よび読み出し速度の低下の問題を解決する方法として、
特開平３−２８３１７６号公報には、次の方法が提案さ
れている。すなわち、通常の動作時にはプレート線を、
たとえばＶｃｃにしてＤＲＡＭとして用い、電源をオフ
する前に上記ＦＥＲＡＭ書き込み動作により不揮発情報
として格納する。プレート線をＶｃｃにすれば、蓄積部
の電位０またはＶｃｃに対していずれの場合も情報が反
転することがなく、したがって、強誘電体キャパシタの
劣化の問題を回避でき、読み出し速度の低下もない。次
に電源をオンするときに、上記ＦＥＲＡＭ動作により不
揮発情報を読み出せば、実効的に不揮発メモリとして機
能させることができる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記Ｄ
ＲＡＭ、ＦＥＲＡＭ両用方式では、揮発情報から不揮発
情報への変換動作が複雑であるという問題があった。す
なわち、すべてのメモリセルについて、まずＤＲＡＭ動
作で情報を読み出した後、その情報に対応してＦＥＲＡ
Ｍ動作で不揮発情報として格納する必要がある。特に、
不慮の事故によって電源がオフ状態となった場合、以上
の変換動作を速やかに終了させることは極めて困難であ
る。上記方式においてＤＲＡＭとして用いている期間に
は、強誘電体の分極はすべて１方向に揃っているので、
不慮の電源オフに伴い、記憶情報がすべて失われてしま
うことになる。また、携帯機器など、小規模なシステム
において本メモリを用いる場合、電源オフ時のバックア
ップ用電源等を用いた冗長な終了手続きは望ましくない
という問題もある。このような問題を解決する方法とし
て、スタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）とＦＥＲＡＭとを組み合わせた方法が、たとえば
特開平１−６６８９９号公報において提案されている。
この方法では、ＳＲＡＭの２つの記憶ノードそれぞれ
に、トランジスタを介して強誘電体キャパシタを接続す
る。通常動作時には、上記トランジスタをオフ状態にし
てＳＲＡＭとして動作させ、必要に応じてトランジスタ
をオン状態にして強誘電体キャパシタに接続し不揮発情
報として格納する。不意の事故によって電源がオフした
場合でも、少なくとも最も最近に格納した不揮発情報は
維持されているので、次の作業はその時点から再開すれ
ば良い。しかし、この方式においては、揮発メモリと不
揮発メモリとを分離するための余分のトランジスタが必
要であり、メモリセル面積の増大を招くという問題があ
った。本発明の目的は、このような問題点を改善し、Ｄ
ＲＡＭと同じ１トランジスタ１キャパシタからなる構成
でありながら、分極反転による強誘電体キャパシタの劣
化を緩和でき、かつ不意の事故によって電源がオフした
場合でも、最新の情報が不揮発情報として保持される、
高集積・高信頼性かつ高速動作の不揮発メモリ（強誘電
体メモリ）を提供することにある。また、ＳＲＡＭと同
様なメモリセル構成で、余分のトランジスタなしに高信
頼性かつ高速動作の不揮発メモリ（強誘電体メモリ）を
提供することにある。
ＲＡＭ、ＦＥＲＡＭ両用方式では、揮発情報から不揮発
情報への変換動作が複雑であるという問題があった。す
なわち、すべてのメモリセルについて、まずＤＲＡＭ動
作で情報を読み出した後、その情報に対応してＦＥＲＡ
Ｍ動作で不揮発情報として格納する必要がある。特に、
不慮の事故によって電源がオフ状態となった場合、以上
の変換動作を速やかに終了させることは極めて困難であ
る。上記方式においてＤＲＡＭとして用いている期間に
は、強誘電体の分極はすべて１方向に揃っているので、
不慮の電源オフに伴い、記憶情報がすべて失われてしま
うことになる。また、携帯機器など、小規模なシステム
において本メモリを用いる場合、電源オフ時のバックア
ップ用電源等を用いた冗長な終了手続きは望ましくない
という問題もある。このような問題を解決する方法とし
て、スタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）とＦＥＲＡＭとを組み合わせた方法が、たとえば
特開平１−６６８９９号公報において提案されている。
この方法では、ＳＲＡＭの２つの記憶ノードそれぞれ
に、トランジスタを介して強誘電体キャパシタを接続す
る。通常動作時には、上記トランジスタをオフ状態にし
てＳＲＡＭとして動作させ、必要に応じてトランジスタ
をオン状態にして強誘電体キャパシタに接続し不揮発情
報として格納する。不意の事故によって電源がオフした
場合でも、少なくとも最も最近に格納した不揮発情報は
維持されているので、次の作業はその時点から再開すれ
ば良い。しかし、この方式においては、揮発メモリと不
揮発メモリとを分離するための余分のトランジスタが必
要であり、メモリセル面積の増大を招くという問題があ
った。本発明の目的は、このような問題点を改善し、Ｄ
ＲＡＭと同じ１トランジスタ１キャパシタからなる構成
でありながら、分極反転による強誘電体キャパシタの劣
化を緩和でき、かつ不意の事故によって電源がオフした
場合でも、最新の情報が不揮発情報として保持される、
高集積・高信頼性かつ高速動作の不揮発メモリ（強誘電
体メモリ）を提供することにある。また、ＳＲＡＭと同
様なメモリセル構成で、余分のトランジスタなしに高信
頼性かつ高速動作の不揮発メモリ（強誘電体メモリ）を
提供することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明の強誘電体メモリは、少なくとも一つのトラ
ンジスタ一つの強誘電体キャパシタとから構成されるメ
モリセルを複数個有する半導体メモリにおいて、通常は
揮発メモリ、たとえばＤＲＡＭとして読み出し・書き込
み動作を行ない、電源オフ時にはプレート電位を速やか
にグラウンド電位（０Ｖ）にするための手段（プリチャ
ージ回路、電源電圧検知回路、プレート電位供給回路
等）を設けたことに特徴がある。ただし、プレート電位
はＶｃｃ／２とし、読み出し時のデータ線プリチャージ
電位も同じくＶｃｃ／２とする。また、より信頼性を向
上させるため、プレートが共通のワード線に接続されて
いるメモリセルに対してのみ共通とする構成（複数のプ
レート線を有する構成）としたり、あるいは上記手段を
ＳＲＡＭに持たせたことに特徴がある。なお、本メモリ
は、書替え回数に比べて、読み出し回数が多いシステ
ム、たとえばプログラムに基づいて計算を進める場合の
データやプログラム自身の格納などに適用する。
め、本発明の強誘電体メモリは、少なくとも一つのトラ
ンジスタ一つの強誘電体キャパシタとから構成されるメ
モリセルを複数個有する半導体メモリにおいて、通常は
揮発メモリ、たとえばＤＲＡＭとして読み出し・書き込
み動作を行ない、電源オフ時にはプレート電位を速やか
にグラウンド電位（０Ｖ）にするための手段（プリチャ
ージ回路、電源電圧検知回路、プレート電位供給回路
等）を設けたことに特徴がある。ただし、プレート電位
はＶｃｃ／２とし、読み出し時のデータ線プリチャージ
電位も同じくＶｃｃ／２とする。また、より信頼性を向
上させるため、プレートが共通のワード線に接続されて
いるメモリセルに対してのみ共通とする構成（複数のプ
レート線を有する構成）としたり、あるいは上記手段を
ＳＲＡＭに持たせたことに特徴がある。なお、本メモリ
は、書替え回数に比べて、読み出し回数が多いシステ
ム、たとえばプログラムに基づいて計算を進める場合の
データやプログラム自身の格納などに適用する。
【０００５】
【作用】本発明においては、読み出し動作は、揮発性メ
モリ、たとえばＤＲＡＭと同様に、蓄積ノードの電圧を
検知することで行われる。この電圧検知および増幅は、
プレート電位およびデータ線プリチャージ電位をＶｃｃ
／２に設定している効果として、分極反転を伴うことな
く行われるので、強誘電体膜の劣化、および読み出し速
度の低下の問題がない。しかも、その分極方向は、最も
最近に書換えられた最新の情報が保持されている。言い
替えれば、蓄積ノード電位としての揮発情報と強誘電体
膜の分極方向としての不揮発情報とが常に一致してい
る。書き換え動作時には分極反転を伴うが、その書換え
回数の制限は、たとえばエレクトリカリ・イレイサブル
・プログラマブル・リード・オンリ・メモリ（ＥＥＰＲ
ＯＭ）において考えられている制限、１０6回よりはる
かに大きい１０11回以上と予想されるので、多くのシス
テムに問題なく適用できる。たとえば、書換え回数に比
べて読み出し回数が一般的に多い、プログラムに基づい
て計算を進める場合のデータやプログラム自身の格納な
どに適用できる。電源オフ時には、蓄積ノードの電位
が、Ｖｃｃから０Ｖに降下する以前に、プレート電位を
速やかにＶｃｃ／２から０Ｖに降下させる手段を設ける
ことにより、分極方向が保持され、最も最近に書換えら
れた最新の不揮発情報を残すことができる。次に電源を
オンする時に、ＦＥＲＡＭの読み出し動作にしたがっ
て、強誘電体膜に分極方向として記憶された不揮発情報
をデータ線に増幅すれば、蓄積ノードの電位としての揮
発情報に変換することができる。すなわち、高集積・高
信頼性かつ高速動作の不揮発メモリを実現できる。
モリ、たとえばＤＲＡＭと同様に、蓄積ノードの電圧を
検知することで行われる。この電圧検知および増幅は、
プレート電位およびデータ線プリチャージ電位をＶｃｃ
／２に設定している効果として、分極反転を伴うことな
く行われるので、強誘電体膜の劣化、および読み出し速
度の低下の問題がない。しかも、その分極方向は、最も
最近に書換えられた最新の情報が保持されている。言い
替えれば、蓄積ノード電位としての揮発情報と強誘電体
膜の分極方向としての不揮発情報とが常に一致してい
る。書き換え動作時には分極反転を伴うが、その書換え
回数の制限は、たとえばエレクトリカリ・イレイサブル
・プログラマブル・リード・オンリ・メモリ（ＥＥＰＲ
ＯＭ）において考えられている制限、１０6回よりはる
かに大きい１０11回以上と予想されるので、多くのシス
テムに問題なく適用できる。たとえば、書換え回数に比
べて読み出し回数が一般的に多い、プログラムに基づい
て計算を進める場合のデータやプログラム自身の格納な
どに適用できる。電源オフ時には、蓄積ノードの電位
が、Ｖｃｃから０Ｖに降下する以前に、プレート電位を
速やかにＶｃｃ／２から０Ｖに降下させる手段を設ける
ことにより、分極方向が保持され、最も最近に書換えら
れた最新の不揮発情報を残すことができる。次に電源を
オンする時に、ＦＥＲＡＭの読み出し動作にしたがっ
て、強誘電体膜に分極方向として記憶された不揮発情報
をデータ線に増幅すれば、蓄積ノードの電位としての揮
発情報に変換することができる。すなわち、高集積・高
信頼性かつ高速動作の不揮発メモリを実現できる。
【０００６】
【実施例】以下、本発明の一実施例を図面により説明す
る。 （第１の実施例）図１は、本発明の第１の実施例におけ
る強誘電体メモリのアレー構成を示す図である。本実施
例のメモリセルＭ１は、１つのトランジスタと１つの強
誘電体キャパシタとからなる。強誘電体キャパシタのプ
レートＰＬ１の電位は、常にＶｃｃ／２に固定される。
一方、強誘電体キャパシタの蓄積ノードＳＴ１には、揮
発情報Ｖｃｃまたは０が保持される。データ線対ＤＬ１
（ｊ）およびＤＬ１（ｊ）Ｂの電位は、プリチャージ回
路ＰＣ１（ｊ）により、読み出し又は書き換え動作直前
まで、Ｖｃｃ／２に保持される。データ線対には、記憶
情報を検知、増幅するためのセンスアンプＳＡ１（ｊ）
が接続されている。本アレーは、電源オンの時に強誘電
体膜の分極方向を読出し、その不揮発性情報を揮発性情
報に変換するためのダミーセルＤＭ１を有する。また、
信号線ＧＷＬ１およびそれに接続するトランジスタは、
不揮発性情報の読み出し動作を行う際に、データ線対を
０Ｖにプリチャージするために用いる。
る。 （第１の実施例）図１は、本発明の第１の実施例におけ
る強誘電体メモリのアレー構成を示す図である。本実施
例のメモリセルＭ１は、１つのトランジスタと１つの強
誘電体キャパシタとからなる。強誘電体キャパシタのプ
レートＰＬ１の電位は、常にＶｃｃ／２に固定される。
一方、強誘電体キャパシタの蓄積ノードＳＴ１には、揮
発情報Ｖｃｃまたは０が保持される。データ線対ＤＬ１
（ｊ）およびＤＬ１（ｊ）Ｂの電位は、プリチャージ回
路ＰＣ１（ｊ）により、読み出し又は書き換え動作直前
まで、Ｖｃｃ／２に保持される。データ線対には、記憶
情報を検知、増幅するためのセンスアンプＳＡ１（ｊ）
が接続されている。本アレーは、電源オンの時に強誘電
体膜の分極方向を読出し、その不揮発性情報を揮発性情
報に変換するためのダミーセルＤＭ１を有する。また、
信号線ＧＷＬ１およびそれに接続するトランジスタは、
不揮発性情報の読み出し動作を行う際に、データ線対を
０Ｖにプリチャージするために用いる。
【０００７】図３は、図１のメモリセルアレーにおける
記憶情報読み出し動作を示すタイミングチャートであ
る。本実施例では、蓄積ノードＳＴ１の蓄積電圧を検知
するため、まず、プリチャージ制御線ＰＣＬ１の電位を
Ｖｃｃから０にする。この結果、データ線は電位Ｖｃｃ
／２のフローティング状態となる。次に、ワード線ＷＬ
１（ｉ）の電位を、０からＶｃｈに上げる。ここで、Ｖ
ｃｈはＶｃｃにくらべ少なくともトランジスタのしきい
電圧だけ高い電位である。この結果、蓄積ノードの電位
がＶｃｃであった場合には、データ線ＤＬ１（ｊ）の電
位がＤＬ１（ｊ）Ｂの電位すなわちＶｃｃ／２よりやや
高くなり、一方、０であった場合には、ＤＬ１（ｊ）の
電位はＤＬ１（ｊ）Ｂにくらべやや低くなる。この電位
差をセンスアンプＳＡ１（ｊ）で検知、増幅することに
より、ＤＬ１（ｊ）の電位は蓄積ノードの電位に一致し
てＶｃｃまたは０となる。ＤＬ１（ｊ）Ｂの電位はＤＬ
１（ｊ）と反対の電位になる。なお、センスアンプを動
作させるには、センスアンプｐチャネルトランジスタ制
御線ＳＡＰ１、センスアンプｎチャネルトランジスタ制
御線ＳＡＮ１をそれぞれＶｃｃおよび０にすれば良い。
以上の動作により、選択されたワード線ＷＬ１（ｉ）に
つながるすべてのメモリセルの情報が、それぞれに接続
されたデータ線に読み出される。このうち一つのメモリ
セルの情報を選択的にＩＯ線を介して外部に読出すため
には、センスアンプ選択線ＹＳ１（ｊ）の電位を０から
Ｖｃｈにし、所望のデータ線をＩＯ線に接続すれば良
い。読み出し動作を終了するには、ＹＳ１（ｊ）の電位
をＶｃｈから０に戻した後、ワード線ＷＬ１（ｉ）を０
に戻せば、蓄積ノードＳＴ１は情報が再書き込みされた
状態でデータ線から電気的に切り離される。ＰＣＬ１を
Ｖｃｃに、ＳＡＰ１、ＳＡＮ１をそれぞれ０およびＶｃ
ｃに戻せば、読み出し動作前の状態となり、動作が終了
する。本実施例によれば、読み出し動作前に蓄積ノード
の電位に対応して強誘電体膜に記憶されていた分極方向
は、読み出し動作中に反転することがない。なぜなら、
読み出し動作中に、分極を反転させる方向の電界が強誘
電体キャパシタにかかることがないからである。したが
って、読み出し動作に伴う、強誘電体膜の劣化を避ける
ことができる。また、分極反転に要する時間に起因し
た、読み出し速度の低下もない。しかも、記憶情報は、
蓄積ノードの揮発情報としてだけでなく、強誘電体膜の
分極方向に対応した不揮発情報としても常に保持され
る。したがって、いつ電源をオフしても情報が消失する
ことはない。このように、本実施例によれば、高集積、
高信頼性、高速の不揮発メモリが得られる。
記憶情報読み出し動作を示すタイミングチャートであ
る。本実施例では、蓄積ノードＳＴ１の蓄積電圧を検知
するため、まず、プリチャージ制御線ＰＣＬ１の電位を
Ｖｃｃから０にする。この結果、データ線は電位Ｖｃｃ
／２のフローティング状態となる。次に、ワード線ＷＬ
１（ｉ）の電位を、０からＶｃｈに上げる。ここで、Ｖ
ｃｈはＶｃｃにくらべ少なくともトランジスタのしきい
電圧だけ高い電位である。この結果、蓄積ノードの電位
がＶｃｃであった場合には、データ線ＤＬ１（ｊ）の電
位がＤＬ１（ｊ）Ｂの電位すなわちＶｃｃ／２よりやや
高くなり、一方、０であった場合には、ＤＬ１（ｊ）の
電位はＤＬ１（ｊ）Ｂにくらべやや低くなる。この電位
差をセンスアンプＳＡ１（ｊ）で検知、増幅することに
より、ＤＬ１（ｊ）の電位は蓄積ノードの電位に一致し
てＶｃｃまたは０となる。ＤＬ１（ｊ）Ｂの電位はＤＬ
１（ｊ）と反対の電位になる。なお、センスアンプを動
作させるには、センスアンプｐチャネルトランジスタ制
御線ＳＡＰ１、センスアンプｎチャネルトランジスタ制
御線ＳＡＮ１をそれぞれＶｃｃおよび０にすれば良い。
以上の動作により、選択されたワード線ＷＬ１（ｉ）に
つながるすべてのメモリセルの情報が、それぞれに接続
されたデータ線に読み出される。このうち一つのメモリ
セルの情報を選択的にＩＯ線を介して外部に読出すため
には、センスアンプ選択線ＹＳ１（ｊ）の電位を０から
Ｖｃｈにし、所望のデータ線をＩＯ線に接続すれば良
い。読み出し動作を終了するには、ＹＳ１（ｊ）の電位
をＶｃｈから０に戻した後、ワード線ＷＬ１（ｉ）を０
に戻せば、蓄積ノードＳＴ１は情報が再書き込みされた
状態でデータ線から電気的に切り離される。ＰＣＬ１を
Ｖｃｃに、ＳＡＰ１、ＳＡＮ１をそれぞれ０およびＶｃ
ｃに戻せば、読み出し動作前の状態となり、動作が終了
する。本実施例によれば、読み出し動作前に蓄積ノード
の電位に対応して強誘電体膜に記憶されていた分極方向
は、読み出し動作中に反転することがない。なぜなら、
読み出し動作中に、分極を反転させる方向の電界が強誘
電体キャパシタにかかることがないからである。したが
って、読み出し動作に伴う、強誘電体膜の劣化を避ける
ことができる。また、分極反転に要する時間に起因し
た、読み出し速度の低下もない。しかも、記憶情報は、
蓄積ノードの揮発情報としてだけでなく、強誘電体膜の
分極方向に対応した不揮発情報としても常に保持され
る。したがって、いつ電源をオフしても情報が消失する
ことはない。このように、本実施例によれば、高集積、
高信頼性、高速の不揮発メモリが得られる。
【０００８】図４は、図１のメモリセルアレーにおける
情報書き換え動作を示すタイミングチャートである。本
実施例における情報の書き換えでは、蓄積ノードＳＴ１
の電位反転と共に、強誘電体膜の分極反転を行う。図４
の書き換え動作において、信号線ＰＣＬ１をＶｃｈから
０に下げてからセンスアンプを動作させるまでは、図３
で説明した読み出し動作と同様である。次に、ＩＯ線に
準備した書き換え情報をメモリセルに書き込むため、信
号線ＹＳ１（ｊ）を０からＶｃｈに上げる。この結果、
データ線対ＤＬ１（ｊ）およびＤＬ１（ｊ）Ｂの電位が
反転する。ワード線ＷＬ１（ｉ）は活性化された状態に
あるので、上記データ線対電位反転にともなって、所望
のメモリセルの蓄積ノード電位および強誘電体膜の分極
方向が反転する。このようにして、情報の書き換えをお
こなった後、図３と同様な手順で書き換え動作を終了す
る。本発明の実施例によれば、揮発情報と不揮発情報と
が常に一致して書き換えられるので、いつ電源をオフし
ても情報が消失しない、高信頼性の不揮発メモリが得ら
れる効果がある。なお、センスアンプにラッチされた電
位を信号線ＹＳ１（ｊ）の活性化により容易に反転させ
るため、ワード線ＷＬ１（ｉ）を一旦非活性にしてデー
タ線の負荷を軽くしてからデータ線電位を反転し、その
後再度ワード線を活性化してメモリセル情報の反転を行
っても良い。
情報書き換え動作を示すタイミングチャートである。本
実施例における情報の書き換えでは、蓄積ノードＳＴ１
の電位反転と共に、強誘電体膜の分極反転を行う。図４
の書き換え動作において、信号線ＰＣＬ１をＶｃｈから
０に下げてからセンスアンプを動作させるまでは、図３
で説明した読み出し動作と同様である。次に、ＩＯ線に
準備した書き換え情報をメモリセルに書き込むため、信
号線ＹＳ１（ｊ）を０からＶｃｈに上げる。この結果、
データ線対ＤＬ１（ｊ）およびＤＬ１（ｊ）Ｂの電位が
反転する。ワード線ＷＬ１（ｉ）は活性化された状態に
あるので、上記データ線対電位反転にともなって、所望
のメモリセルの蓄積ノード電位および強誘電体膜の分極
方向が反転する。このようにして、情報の書き換えをお
こなった後、図３と同様な手順で書き換え動作を終了す
る。本発明の実施例によれば、揮発情報と不揮発情報と
が常に一致して書き換えられるので、いつ電源をオフし
ても情報が消失しない、高信頼性の不揮発メモリが得ら
れる効果がある。なお、センスアンプにラッチされた電
位を信号線ＹＳ１（ｊ）の活性化により容易に反転させ
るため、ワード線ＷＬ１（ｉ）を一旦非活性にしてデー
タ線の負荷を軽くしてからデータ線電位を反転し、その
後再度ワード線を活性化してメモリセル情報の反転を行
っても良い。
【０００９】図５は、図１のメモリセルアレーにおけ
る、電源オン時の不揮発性情報から揮発性情報への変換
動作を示すタイミングチャートである。本実施例では、
電源投入前には、すべての電位は０Ｖにある。電源オン
にともなって、プレートＰＬ１はＶｃｃ／２に、センス
アンプの信号線ＳＡＰ１、ＳＡＮ１は０およびＶｃｃに
初期化される。また、信号線ＰＣＬの電位は、０からＶ
ｃｃに立ち上がり、その結果、データ線対ＤＬ１
（ｊ）、ＤＬ１（ｊ）Ｂの電位はＶｃｃ／２にプリチャ
ージされる。この時、ワード線電位は０Ｖを保持し蓄積
ノードＳＴ１をフローティング状態として、プレート昇
圧時に強誘電体膜の分極方向が破壊されないようにす
る。プレートＰＬ１およびデータ線対ＤＬ１（ｊ）、Ｄ
Ｌ１（ｊ）Ｂの電位が確実にＶｃｃ／２の電位に安定化
したら、ワード線ＷＬ１（ｉ）（ｉ＝１，２，・・・
ｎ）を順次活性化し、蓄積ノードＳＴ１をプレートＰＬ
１と同じＶｃｃ／２の電位として、分極情報の保持をよ
り安定化する。以上の初期化動作に引き続き、不揮発性
情報から揮発性情報への変換動作に移行する。まず、ワ
ード線がすべて０Ｖの状態で、ＰＣＬ１の電位を０Ｖに
し、データ線をフローティング状態にする。次に、信号
線ＧＷＬ１を活性化して、データ線を０Ｖにプリチャー
ジし再びフローティング状態にする。その後、ワード線
ＷＬ１（ｉ）を活性化すれば、蓄積ノードＳＴ１からデ
ータ線に電流が流れ、データ線電位が上昇する。その上
昇量は強誘電体膜の分極方向に依存する。すなわち、デ
ータ線電位上昇後もプレート電位の方が高いので、分極
方向は１方向に揃う。上記ワード線活性化により分極の
反転を伴う場合の方が、反転を伴わない場合に比べて、
実効的な強誘電体キャパシタ容量が大きく、その結果、
データ線電位上昇量も大きい。このデータ線電位上昇量
から、強誘電体膜の初期の分極方向を知ることができ
る。具体的には、２つの分極状態に対応するデータ線電
位上昇量の中間値を相補データ線ＤＬ１（ｊ）Ｂに発生
するダミーセルＤＭ１を設け、データ線対ＤＬ１（ｊ）
・ＤＬ１（ｊ）Ｂの電位差をセンスアンプＳＡ１（ｊ）
により検知、増幅すれば良い。ダミーセルのキャパシタ
は、たとえば上記所望の電位上昇量を発生する適当な容
量の常誘電体キャパシタとする。センスアンプの働きに
よりデータ線電位がＶｃｃ又は０に充電される結果、蓄
積ノードＳＴ１には揮発性情報が書き込まれる。最後に
ワード線を非活性にした後、データ線電位をＶｃｃ／２
に戻して一連の動作を終了する。上記動作をワード線Ｗ
Ｌ１（ｉ）（ｉ＝１，２，・・・ｎ）について順次行え
ば、不揮発性情報から揮発性情報への変換動作が完了す
る。本実施例によれば、情報読み出し動作に伴う強誘電
体膜の分極の反転を、電源投入時だけにすることができ
るので、強誘電体膜の劣化を少なくできる。また、通常
使用時に、分極反転に要する時間に起因した読み出し速
度の低下もない。しかも、電源をオフした時点での情報
を記憶しており、次に電源をオンしたときにそれらの情
報を復活させることができる。このように、本実施例に
よれば、高信頼性、高速の不揮発メモリが得られる。
る、電源オン時の不揮発性情報から揮発性情報への変換
動作を示すタイミングチャートである。本実施例では、
電源投入前には、すべての電位は０Ｖにある。電源オン
にともなって、プレートＰＬ１はＶｃｃ／２に、センス
アンプの信号線ＳＡＰ１、ＳＡＮ１は０およびＶｃｃに
初期化される。また、信号線ＰＣＬの電位は、０からＶ
ｃｃに立ち上がり、その結果、データ線対ＤＬ１
（ｊ）、ＤＬ１（ｊ）Ｂの電位はＶｃｃ／２にプリチャ
ージされる。この時、ワード線電位は０Ｖを保持し蓄積
ノードＳＴ１をフローティング状態として、プレート昇
圧時に強誘電体膜の分極方向が破壊されないようにす
る。プレートＰＬ１およびデータ線対ＤＬ１（ｊ）、Ｄ
Ｌ１（ｊ）Ｂの電位が確実にＶｃｃ／２の電位に安定化
したら、ワード線ＷＬ１（ｉ）（ｉ＝１，２，・・・
ｎ）を順次活性化し、蓄積ノードＳＴ１をプレートＰＬ
１と同じＶｃｃ／２の電位として、分極情報の保持をよ
り安定化する。以上の初期化動作に引き続き、不揮発性
情報から揮発性情報への変換動作に移行する。まず、ワ
ード線がすべて０Ｖの状態で、ＰＣＬ１の電位を０Ｖに
し、データ線をフローティング状態にする。次に、信号
線ＧＷＬ１を活性化して、データ線を０Ｖにプリチャー
ジし再びフローティング状態にする。その後、ワード線
ＷＬ１（ｉ）を活性化すれば、蓄積ノードＳＴ１からデ
ータ線に電流が流れ、データ線電位が上昇する。その上
昇量は強誘電体膜の分極方向に依存する。すなわち、デ
ータ線電位上昇後もプレート電位の方が高いので、分極
方向は１方向に揃う。上記ワード線活性化により分極の
反転を伴う場合の方が、反転を伴わない場合に比べて、
実効的な強誘電体キャパシタ容量が大きく、その結果、
データ線電位上昇量も大きい。このデータ線電位上昇量
から、強誘電体膜の初期の分極方向を知ることができ
る。具体的には、２つの分極状態に対応するデータ線電
位上昇量の中間値を相補データ線ＤＬ１（ｊ）Ｂに発生
するダミーセルＤＭ１を設け、データ線対ＤＬ１（ｊ）
・ＤＬ１（ｊ）Ｂの電位差をセンスアンプＳＡ１（ｊ）
により検知、増幅すれば良い。ダミーセルのキャパシタ
は、たとえば上記所望の電位上昇量を発生する適当な容
量の常誘電体キャパシタとする。センスアンプの働きに
よりデータ線電位がＶｃｃ又は０に充電される結果、蓄
積ノードＳＴ１には揮発性情報が書き込まれる。最後に
ワード線を非活性にした後、データ線電位をＶｃｃ／２
に戻して一連の動作を終了する。上記動作をワード線Ｗ
Ｌ１（ｉ）（ｉ＝１，２，・・・ｎ）について順次行え
ば、不揮発性情報から揮発性情報への変換動作が完了す
る。本実施例によれば、情報読み出し動作に伴う強誘電
体膜の分極の反転を、電源投入時だけにすることができ
るので、強誘電体膜の劣化を少なくできる。また、通常
使用時に、分極反転に要する時間に起因した読み出し速
度の低下もない。しかも、電源をオフした時点での情報
を記憶しており、次に電源をオンしたときにそれらの情
報を復活させることができる。このように、本実施例に
よれば、高信頼性、高速の不揮発メモリが得られる。
【００１０】図６は、図１の強誘電体メモリアレーにお
ける、電源オン時にまず行うべき基本的な初期動作を示
すタイミングチャートである。本実施例では、電源オン
により電源電圧が一定レベル以上に上昇したことを検知
する。これが確認されたら、プレートＰＬ１の電圧をＶ
ｃｃ／２に上げ、たとえば図５で説明した不揮発情報か
ら揮発情報への変換作業にうつる。一方、電源がオンさ
れてから少なくともプレート電位供給が終了するまでの
間は、ワード線電位は０Ｖに保持される。本実施例によ
れば、プレート電圧を昇圧するとき、蓄積ノードは必ず
フローティング状態にあるので、強誘電体キャパシタに
分極方向を変化させるほどの電界がかかることがなく、
したがって電源をオンする前に強誘電体メモリに保持さ
れていた不揮発記憶情報が電源オンに伴う動作により破
壊されることがない。このように、本実施例によれば、
高信頼性の不揮発メモリが得られる。
ける、電源オン時にまず行うべき基本的な初期動作を示
すタイミングチャートである。本実施例では、電源オン
により電源電圧が一定レベル以上に上昇したことを検知
する。これが確認されたら、プレートＰＬ１の電圧をＶ
ｃｃ／２に上げ、たとえば図５で説明した不揮発情報か
ら揮発情報への変換作業にうつる。一方、電源がオンさ
れてから少なくともプレート電位供給が終了するまでの
間は、ワード線電位は０Ｖに保持される。本実施例によ
れば、プレート電圧を昇圧するとき、蓄積ノードは必ず
フローティング状態にあるので、強誘電体キャパシタに
分極方向を変化させるほどの電界がかかることがなく、
したがって電源をオンする前に強誘電体メモリに保持さ
れていた不揮発記憶情報が電源オンに伴う動作により破
壊されることがない。このように、本実施例によれば、
高信頼性の不揮発メモリが得られる。
【００１１】図７は、図１の強誘電体メモリアレーにお
ける、電源オフ時に行うべき基本的な終了動作を示すタ
イミングチャートである。本実施例では、電源が意図
的、あるいは不測の事態によってオフ状態になったと
き、電源電圧が一定レベル以下になったことを検知する
電源電圧検知回路が作動して、終了動作を開始する。ま
ず、すべてのワード線ＷＬ１（ｉ）を０Ｖにする。次
に、プレートＰＬ１の電圧をＶｃｃ／２から０Ｖへ速や
かに放電する。本実施例によれば、蓄積ノードがたとえ
ばＶｃｃであったとき、蓄積ノードの電位が接合リーク
電流等によって０Ｖへゆっくり放電される前にプレート
電位を０Ｖにすることができるので、強誘電体キャパシ
タに分極を反転させる方向の電界がかからず、したがっ
て、意図的あるいは不測の事態によって電源がオフして
も、不揮発記憶情報が破壊されることがない。このよう
に、本実施例によれば、簡単な終了動作で、高信頼性の
不揮発メモリが得られる。なお、一定時間電源電圧が降
下して再び回復するような、ある種のノイズに対しても
図７の動作が有効に機能し、高信頼性の強誘電体メモリ
が得られる効果のあることは言うまでもない。図６及び
図７の動作に用いる電源電圧検知回路としては、たとえ
ば図８の特性を持つ回路を使用すればよい。通常の使用
電圧Ｖｃｃより低い一定の電圧を境界として、その電圧
以下では電源電圧検知回路の出力Ｖｏｕｔはほぼ０Ｖと
なり、その電圧以上では電源電圧に等しくなる。具体的
回路としては、たとえば図９に示すように差動アンプを
利用して構成すれば良い。
ける、電源オフ時に行うべき基本的な終了動作を示すタ
イミングチャートである。本実施例では、電源が意図
的、あるいは不測の事態によってオフ状態になったと
き、電源電圧が一定レベル以下になったことを検知する
電源電圧検知回路が作動して、終了動作を開始する。ま
ず、すべてのワード線ＷＬ１（ｉ）を０Ｖにする。次
に、プレートＰＬ１の電圧をＶｃｃ／２から０Ｖへ速や
かに放電する。本実施例によれば、蓄積ノードがたとえ
ばＶｃｃであったとき、蓄積ノードの電位が接合リーク
電流等によって０Ｖへゆっくり放電される前にプレート
電位を０Ｖにすることができるので、強誘電体キャパシ
タに分極を反転させる方向の電界がかからず、したがっ
て、意図的あるいは不測の事態によって電源がオフして
も、不揮発記憶情報が破壊されることがない。このよう
に、本実施例によれば、簡単な終了動作で、高信頼性の
不揮発メモリが得られる。なお、一定時間電源電圧が降
下して再び回復するような、ある種のノイズに対しても
図７の動作が有効に機能し、高信頼性の強誘電体メモリ
が得られる効果のあることは言うまでもない。図６及び
図７の動作に用いる電源電圧検知回路としては、たとえ
ば図８の特性を持つ回路を使用すればよい。通常の使用
電圧Ｖｃｃより低い一定の電圧を境界として、その電圧
以下では電源電圧検知回路の出力Ｖｏｕｔはほぼ０Ｖと
なり、その電圧以上では電源電圧に等しくなる。具体的
回路としては、たとえば図９に示すように差動アンプを
利用して構成すれば良い。
【００１２】図１０は、図１の強誘電体メモリアレーに
おけるプレート電位供給回路を示す図である。本実施例
のプレートは、ｎチャネル電界効果トランジスタＴＲ1
を介して、Ｖｃｃ／２のレベルに接続されると同時に、
ｐチャネル電界効果トランジスタＴＲ2を介して、グラ
ンドレベル０Ｖに接続される。トランジスタの共通ゲー
トは、電源と同電位のレベルの端子か、あるいは電源電
圧検知回路の出力端子に接続される。電源オンの時には
上記ｐチャネルトランジスタのゲート電圧はＶｃｃとな
り、プレートはグランドレベルから電気的に切り離され
る。電源オフとともに上記ｎチャネルトランジスタのゲ
ート電圧は０Ｖになり、プレートはＶｃｃ／２のレベル
から電気的に切り離されると共に、上記ｐチャネルトラ
ンジスタのゲート電圧が０Ｖとなることにより、ｐチャ
ネルトランジスタがオンしてプレート電位は速やかに０
Ｖに降下する。ここで、上記ゲートに負荷する寄生容量
をできるだけ小さくし、電源オフと共に速やかに０Ｖに
なるようにする。本実施例によれば、簡単な回路で電源
オフ時にプレート電圧を速やかに０Ｖに降下させること
ができるので、不意の電源オフ時にも強誘電体膜の分極
が反転することが無く、したがって情報が破壊されるこ
とのない高信頼性の強誘電体メモリが得られる。
おけるプレート電位供給回路を示す図である。本実施例
のプレートは、ｎチャネル電界効果トランジスタＴＲ1
を介して、Ｖｃｃ／２のレベルに接続されると同時に、
ｐチャネル電界効果トランジスタＴＲ2を介して、グラ
ンドレベル０Ｖに接続される。トランジスタの共通ゲー
トは、電源と同電位のレベルの端子か、あるいは電源電
圧検知回路の出力端子に接続される。電源オンの時には
上記ｐチャネルトランジスタのゲート電圧はＶｃｃとな
り、プレートはグランドレベルから電気的に切り離され
る。電源オフとともに上記ｎチャネルトランジスタのゲ
ート電圧は０Ｖになり、プレートはＶｃｃ／２のレベル
から電気的に切り離されると共に、上記ｐチャネルトラ
ンジスタのゲート電圧が０Ｖとなることにより、ｐチャ
ネルトランジスタがオンしてプレート電位は速やかに０
Ｖに降下する。ここで、上記ゲートに負荷する寄生容量
をできるだけ小さくし、電源オフと共に速やかに０Ｖに
なるようにする。本実施例によれば、簡単な回路で電源
オフ時にプレート電圧を速やかに０Ｖに降下させること
ができるので、不意の電源オフ時にも強誘電体膜の分極
が反転することが無く、したがって情報が破壊されるこ
とのない高信頼性の強誘電体メモリが得られる。
【００１３】（第２の実施例）図１１は、本発明の第２
の実施例における強誘電体メモリのアレー構成を示す図
である。第１の実施例（図１）においてはプレートがす
べてのメモリセルに対して共通であるのに対し、図１１
では共通のワード線に接続されているメモリセルに対し
てのみ共通であり、複数のプレート線ＰＬ１０（ｉ）、
ＰＬ１０（ｉ＋１）から構成される。本実施例において
は、通常使用時には図３及び図４と同様な方法で揮発メ
モリとして用いる。一方、電源オン時の不揮発性情報か
ら揮発性情報への変換動作時には、以下に説明する動作
方法により、活性化されたワード線に接続するメモリセ
ルに対してそのプレート線のみを選択的に昇圧して不揮
発性情報を読出す。
の実施例における強誘電体メモリのアレー構成を示す図
である。第１の実施例（図１）においてはプレートがす
べてのメモリセルに対して共通であるのに対し、図１１
では共通のワード線に接続されているメモリセルに対し
てのみ共通であり、複数のプレート線ＰＬ１０（ｉ）、
ＰＬ１０（ｉ＋１）から構成される。本実施例において
は、通常使用時には図３及び図４と同様な方法で揮発メ
モリとして用いる。一方、電源オン時の不揮発性情報か
ら揮発性情報への変換動作時には、以下に説明する動作
方法により、活性化されたワード線に接続するメモリセ
ルに対してそのプレート線のみを選択的に昇圧して不揮
発性情報を読出す。
【００１４】図１２は、図１１のメモリセルアレーにお
ける、電源オン時の不揮発性情報から揮発性情報への変
換動作を示すタイミングチャートである。本実施例で
は、電源オン直後にはすべてのノードはグランドレベル
０Ｖにある。まず、信号線ＳＡＮ１０をＶｃｃにしてセ
ンスアンプを非活性にするとともに、接地用ワード線Ｇ
ＷＬ１０をＶｃｃにしてデータ線対の電位を確実に０Ｖ
にする。ＧＷＬ１０を０Ｖにもどしてデータ線対をフロ
ーティング状態にしたのち、ワード線ＷＬ１０（ｉ）を
活性化する。次に、上記ワード線に接続するメモリセル
群のプレート線をＶｃｃ／２に昇圧すると、強誘電体キ
ャパシタを介してデータ線が昇圧される。この電位昇圧
量は強誘電体キャパシタの分極方向に依存して異なるの
で、これを検知すれば不揮発情報を読出すことができ
る。この時、相補データ線ＤＬ１０（ｊ）Ｂ側には基準
となる電圧を発生するように、図５で説明したのと同様
なダミーセルを設けておく。データ線対の微小な電圧差
は、信号線ＳＡＮ１０、ＳＡＰ１０によりセンスアンプ
を活性化することにより、増幅される。最後に、ワード
線を非活性化し、センスアンプも非活性化すれば、不揮
発情報から揮発情報への変換動作が終了する。以上の変
換動作を、すべてのワード線ＷＬ１０（ｉ）（ｉ＝１，
２・・・ｎ）についておこなえば、すべての不揮発情報
を揮発情報に変換することができる。ただし、電源投入
後、２回目以降のワード線活性化においては、図１２に
おいて点線で示したように、信号線ＳＡＰ１０をＶｃｃ
から０に下げる必要がある。また、図１２においては、
１つのワード線についての変換動作の終了の度に、信号
線ＰＣＬ１０を活性化し、データ線をＶｃｃ／２にプリ
チャージしている。これにともない、２回目以降のワー
ド線活性化においては、図１２において点線で示したよ
うに、まず、ＰＣＬ１０を非活性化し、次にＧＷＬ１０
を活性化してデータ線電位をＶｃｃ／２から０に下げる
必要がある。しかし、１つのワード線についての変換動
作の終了の度に、必ずしも信号線ＰＣＬ１０を活性化す
る必要はない。本実施例によれば、プレート線を昇圧す
る際には、それにつながる強誘電体キャパシタの分極方
向を必ず検知することになるので、不揮発情報から揮発
情報への変換動作を安定に行える効果がある。すなわ
ち、ある強誘電体キャパシタの不揮発情報を読み出して
いる間に、非選択の強誘電体キャパシタの情報が破壊さ
れる心配がまったくない。
ける、電源オン時の不揮発性情報から揮発性情報への変
換動作を示すタイミングチャートである。本実施例で
は、電源オン直後にはすべてのノードはグランドレベル
０Ｖにある。まず、信号線ＳＡＮ１０をＶｃｃにしてセ
ンスアンプを非活性にするとともに、接地用ワード線Ｇ
ＷＬ１０をＶｃｃにしてデータ線対の電位を確実に０Ｖ
にする。ＧＷＬ１０を０Ｖにもどしてデータ線対をフロ
ーティング状態にしたのち、ワード線ＷＬ１０（ｉ）を
活性化する。次に、上記ワード線に接続するメモリセル
群のプレート線をＶｃｃ／２に昇圧すると、強誘電体キ
ャパシタを介してデータ線が昇圧される。この電位昇圧
量は強誘電体キャパシタの分極方向に依存して異なるの
で、これを検知すれば不揮発情報を読出すことができ
る。この時、相補データ線ＤＬ１０（ｊ）Ｂ側には基準
となる電圧を発生するように、図５で説明したのと同様
なダミーセルを設けておく。データ線対の微小な電圧差
は、信号線ＳＡＮ１０、ＳＡＰ１０によりセンスアンプ
を活性化することにより、増幅される。最後に、ワード
線を非活性化し、センスアンプも非活性化すれば、不揮
発情報から揮発情報への変換動作が終了する。以上の変
換動作を、すべてのワード線ＷＬ１０（ｉ）（ｉ＝１，
２・・・ｎ）についておこなえば、すべての不揮発情報
を揮発情報に変換することができる。ただし、電源投入
後、２回目以降のワード線活性化においては、図１２に
おいて点線で示したように、信号線ＳＡＰ１０をＶｃｃ
から０に下げる必要がある。また、図１２においては、
１つのワード線についての変換動作の終了の度に、信号
線ＰＣＬ１０を活性化し、データ線をＶｃｃ／２にプリ
チャージしている。これにともない、２回目以降のワー
ド線活性化においては、図１２において点線で示したよ
うに、まず、ＰＣＬ１０を非活性化し、次にＧＷＬ１０
を活性化してデータ線電位をＶｃｃ／２から０に下げる
必要がある。しかし、１つのワード線についての変換動
作の終了の度に、必ずしも信号線ＰＣＬ１０を活性化す
る必要はない。本実施例によれば、プレート線を昇圧す
る際には、それにつながる強誘電体キャパシタの分極方
向を必ず検知することになるので、不揮発情報から揮発
情報への変換動作を安定に行える効果がある。すなわ
ち、ある強誘電体キャパシタの不揮発情報を読み出して
いる間に、非選択の強誘電体キャパシタの情報が破壊さ
れる心配がまったくない。
【００１５】（第３の実施例）図１３は、本発明の第３
の実施例における強誘電体メモリのアレー構成を示す図
である。本実施例の強誘電体メモリに揮発情報を蓄える
ときには、１つのメモリセルを１つの記憶単位とするの
に対し、不揮発情報を蓄えるときは、２つのメモリセル
を１つの記憶単位とする。そして、２つのメモリセルの
強誘電体キャパシタには逆方向の分極が記録される。不
揮発情報の読み出しは、図５の動作方法と同様に行われ
る。ただし、ダミーセルは用いず、２つのメモリセルに
接続するワード線ＷＬ１２（ｉ）、ＷＬ１２（ｉ＋１）
を同時に活性化する。読み出された不揮発情報は揮発情
報として２つのメモリセルに相補的に変換される。すな
わち、それぞれの強誘電体キャパシタの分極方向に対応
した蓄積電圧となる。揮発メモリとしての通常動作時に
は、２つのうち１つのメモリセル記憶情報だけで十分な
ので、他の１つのメモリセルは、一時的な計算にのみ必
要で不揮発情報として残す必要がない記憶情報を蓄える
のに用いることができる。本実施例によれば、不揮発情
報を読出す際のダミーセルが不要であり、不揮発メモリ
としての動作をより安定に行える。
の実施例における強誘電体メモリのアレー構成を示す図
である。本実施例の強誘電体メモリに揮発情報を蓄える
ときには、１つのメモリセルを１つの記憶単位とするの
に対し、不揮発情報を蓄えるときは、２つのメモリセル
を１つの記憶単位とする。そして、２つのメモリセルの
強誘電体キャパシタには逆方向の分極が記録される。不
揮発情報の読み出しは、図５の動作方法と同様に行われ
る。ただし、ダミーセルは用いず、２つのメモリセルに
接続するワード線ＷＬ１２（ｉ）、ＷＬ１２（ｉ＋１）
を同時に活性化する。読み出された不揮発情報は揮発情
報として２つのメモリセルに相補的に変換される。すな
わち、それぞれの強誘電体キャパシタの分極方向に対応
した蓄積電圧となる。揮発メモリとしての通常動作時に
は、２つのうち１つのメモリセル記憶情報だけで十分な
ので、他の１つのメモリセルは、一時的な計算にのみ必
要で不揮発情報として残す必要がない記憶情報を蓄える
のに用いることができる。本実施例によれば、不揮発情
報を読出す際のダミーセルが不要であり、不揮発メモリ
としての動作をより安定に行える。
【００１６】（第４の実施例）図１４は、本発明の第４
の実施例における強誘電体メモリセルを示す図であり、
スタティック・ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）に類似の構成を持つ強誘電体メモリを構成するもの
である。本実施例では、フリップフロップで構成される
相補的な記憶ノード、ＳＴ１３およびＳＴ１３Ｂには、
それぞれ強誘電体キャパシタが接続される。強誘電体キ
ャパシタのプレート電圧は電源電圧のほぼ半分の値Ｖｃ
ｃ／２である。本実施例によれば、ＳＴ１３およびＳＴ
１３Ｂの電圧としての揮発情報を読出すときには、強誘
電体キャパシタの分極は反転しない。揮発情報を書き換
えるときに分極方向も同時に反転する。したがって、揮
発情報は強誘電体キャパシタの分極方向としての不揮発
情報と常に一致しており、電源をいつオフしても情報を
残すことができる利点がある。また、分極反転は情報書
替え時だけの最小限に抑えられるので、強誘電体膜の疲
労を少なくでき、高信頼性の強誘電体メモリが得られ
る。
の実施例における強誘電体メモリセルを示す図であり、
スタティック・ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）に類似の構成を持つ強誘電体メモリを構成するもの
である。本実施例では、フリップフロップで構成される
相補的な記憶ノード、ＳＴ１３およびＳＴ１３Ｂには、
それぞれ強誘電体キャパシタが接続される。強誘電体キ
ャパシタのプレート電圧は電源電圧のほぼ半分の値Ｖｃ
ｃ／２である。本実施例によれば、ＳＴ１３およびＳＴ
１３Ｂの電圧としての揮発情報を読出すときには、強誘
電体キャパシタの分極は反転しない。揮発情報を書き換
えるときに分極方向も同時に反転する。したがって、揮
発情報は強誘電体キャパシタの分極方向としての不揮発
情報と常に一致しており、電源をいつオフしても情報を
残すことができる利点がある。また、分極反転は情報書
替え時だけの最小限に抑えられるので、強誘電体膜の疲
労を少なくでき、高信頼性の強誘電体メモリが得られ
る。
【００１７】
【発明の効果】本発明によれば、高集積・高信頼性かつ
高速の強誘電体メモリが提供される。
高速の強誘電体メモリが提供される。
【図１】本発明の第１の実施例における強誘電体メモリ
のアレー構成を示す図である。
のアレー構成を示す図である。
【図２】従来の強誘電体メモリのアレー構成を示す図で
ある。
ある。
【図３】図１のメモリセルアレーにおける記憶情報読み
出し動作を示すタイミングチャートである。
出し動作を示すタイミングチャートである。
【図４】図１のメモリセルアレーにおける情報書き換え
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図５】図１のメモリセルアレーにおける、電源オン時
の不揮発性情報から揮発性情報への変換動作を示すタイ
ミングチャートである。
の不揮発性情報から揮発性情報への変換動作を示すタイ
ミングチャートである。
【図６】図１の強誘電体メモリアレーにおける、電源オ
ン時にまず行うべき基本的な初期動作を示すタイミング
チャートである。
ン時にまず行うべき基本的な初期動作を示すタイミング
チャートである。
【図７】図１の強誘電体メモリアレーにおける、電源オ
フ時に行うべき基本的な終了動作を示すタイミングチャ
ートである。
フ時に行うべき基本的な終了動作を示すタイミングチャ
ートである。
【図８】本発明の第１の実施例における電源電圧検知回
路の出力特性を示す図である。
路の出力特性を示す図である。
【図９】本発明の第１の実施例における電源電圧検知回
路の構成を示す図である。
路の構成を示す図である。
【図１０】本発明の第１の実施例におけるプレート電位
供給回路の構成を示す図である。
供給回路の構成を示す図である。
【図１１】本発明の第２の実施例における強誘電体メモ
リのアレー構成を示す図である。
リのアレー構成を示す図である。
【図１２】図１１のメモリセルアレーにおける、電源オ
ン時の不揮発性情報から揮発性情報への変換動作を示す
タイミングチャートである。
ン時の不揮発性情報から揮発性情報への変換動作を示す
タイミングチャートである。
【図１３】本発明の第３の実施例における強誘電体メモ
リのアレー構成を示す図である。
リのアレー構成を示す図である。
【図１４】本発明の第４の実施例における強誘電体メモ
リセルを示す図である。
リセルを示す図である。
ＤＬｎ（ｊ） データ線 ＷＬｎ（ｉ） ワード線 ＷＬｎ（ｉ）Ｂ 相補ワード線 ＤＷＬｎ ダミーワード線 ＤＷＬｎＢ 相補ダミーワード線 ＧＷＬｎ 接地用ワード線 ＰＣｎ（ｊ） プリチャージ回路 ＰＣＬｎ プリチャージ制御線 ＳＡｎ（ｊ） センスアンプ ＳＡＰｎ センスアンプｐチャネルトランジスタ制御線 ＳＡＮｎ センスアンプｎチャネルトランジスタ制御線 ＩＯｎ 入出力線 ＩＯｎＢ 相補入出力線 ＹＳｎ（ｊ） センスアンプ選択線 Ｍｎ メモリセル ＳＴｎ 蓄積ノード ＤＭｎ ダミーセル ＰＬ１０（ｉ） プレート線 ＤＰＬ１０ ダミープレート線 ＴＲ1 ｎチャネル電界効果トランジスタ ＴＲ2 ｐチャネル電界効果トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 正和 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (7)
- 【請求項１】 強誘電体を絶縁膜とするキャパシタと電
界効果トランジスタとを有するメモリセルを、データ線
とワード線との交点にマトリックス状に配置して構成し
た半導体メモリにおいて、上記キャパシタの一方の電極
にメモリセルの２値の記憶情報に対応する二つの電位の
中間電位を供給する手段と、該キャパシタの他方の電極
に該二つの電位のいずれかを与える手段と、読み出し動
作を指定する信号に呼応して、選択されたメモリセルに
接続するデータ線電位を該二つの電位の中間値にプリチ
ャージする手段とを備えたことを特徴とする強誘電体メ
モリ。 - 【請求項２】 上記メモリに供給される電源電圧が一定
値以下に降下したことを検知する回路、および該メモリ
への電源供給開始時に、メモリ内の電源電圧が一定値以
上に達したことを検知する回路の、いづれか一方もしく
は両方を備えたことを特徴とする請求項１記載の強誘電
体メモリ。 - 【請求項３】 上記メモリに供給される電源電圧が一定
値以下に降下した場合、まず、すべてのワード線電位を
０Ｖにし、その後、プレート電位を０Ｖに向かって降下
させる手段を有することを特徴とする請求項２記載の強
誘電体メモリ。 - 【請求項４】 上記メモリへの電源供給開始時に、メモ
リ内の電源電圧が一定値に達した後にプレート電位を上
記二つの電位の中間値に設定し、電源供給開始時から少
なくともプレート電位供給作業が終了するまでの期間は
ワード線電位を０Ｖに保持する手段を有することを特徴
とする請求項２記載の強誘電体メモリ。 - 【請求項５】 強誘電体を絶縁膜とするキャパシタと電
界効果トランジスタとを有するメモリセルを、データ線
とワード線との交点にマトリックス状に配置して構成し
た半導体メモリにおいて、上記キャパシタの一方の電極
にメモリセルの２値の記憶情報に対応する二つの電位の
中間電位を供給する手段と、該キャパシタの他方の電極
に該二つの電位のいずれかを与える手段と、読み出し動
作を指定する信号に呼応して、選択されたメモリセルに
接続するデータ線電位を該二つの電位の中間値にプリチ
ャージする手段と、上記メモリに供給される電源電圧を
検知する回路と、該電源電圧が一定値以下に降下した場
合、まず、すべてのワード線電位を０Ｖにし、その後、
プレート電位を０Ｖに向かって降下させる手段とを有す
ることを特徴とする請求項２記載の強誘電体メモリ。 - 【請求項６】 上記キャパシタの一方の電極に接続され
た複数のプレート線を有し、同一のプレート線に接続す
るメモリセルはすべて同一のワード線に接続されている
ことを特徴とする請求項１〜４記載の強誘電体メモリ。 - 【請求項７】 フロップフロップ回路で構成したメモリ
セルをデータ線とワード線との交点にマトリックス状に
配置した半導体メモリにおいて、該メモリセル毎に２個
の強誘電体キャパシタを設け、該メモリセルの相補的な
安定電位を保持する二つの記憶ノードのそれぞれに、該
キャパシタの一方の電極を接続し、他方の電極をメモリ
セルの２値の記憶情報に対応する二つの電位の中間値に
固定する手段を有することを特徴とする強誘電体メモ
リ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15191793A JP3278981B2 (ja) | 1993-06-23 | 1993-06-23 | 半導体メモリ |
| US08/257,542 US5455786A (en) | 1993-06-23 | 1994-06-09 | Ferroelectric memory |
| KR1019940013765A KR100290436B1 (ko) | 1993-06-23 | 1994-06-17 | 강유전체메모리 |
| US08/362,239 US5539279A (en) | 1993-06-23 | 1994-12-22 | Ferroelectric memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15191793A JP3278981B2 (ja) | 1993-06-23 | 1993-06-23 | 半導体メモリ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001033986A Division JP2001283584A (ja) | 2001-02-09 | 2001-02-09 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0721784A true JPH0721784A (ja) | 1995-01-24 |
| JP3278981B2 JP3278981B2 (ja) | 2002-04-30 |
Family
ID=15529026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15191793A Expired - Fee Related JP3278981B2 (ja) | 1993-06-23 | 1993-06-23 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5455786A (ja) |
| JP (1) | JP3278981B2 (ja) |
| KR (1) | KR100290436B1 (ja) |
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