JP3365595B2 - 半導体記憶装置及びその駆動方法 - Google Patents

半導体記憶装置及びその駆動方法

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JP3365595B2
JP3365595B2 JP27948595A JP27948595A JP3365595B2 JP 3365595 B2 JP3365595 B2 JP 3365595B2 JP 27948595 A JP27948595 A JP 27948595A JP 27948595 A JP27948595 A JP 27948595A JP 3365595 B2 JP3365595 B2 JP 3365595B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置及びその駆動方法に関し、特に情報を記憶するメ
モリセルのキャパシタ絶縁膜が強誘電体材料からなる不
揮発性半導体記憶装置及びその駆動方法に関する。
【０００２】
【従来の技術】ＰＺＴ（ＰｂＺｒＴｉＯ3）等の強誘電
体は、一旦電界を加えて分極を生じさせると、その後電
界を取り去ってもこの分極が残留分極として保持される
ヒステリシス特性を有する。この強誘電体のヒステリシ
ス特性を利用し、メモリセルのキャパシタ膜に強誘電体
を用い、この強誘電体膜の残留分極によって情報を不揮
発性記憶させる不揮発性半導体記憶装置が実用化されて
いる。
【０００３】このような不揮発性半導体記憶装置におい
ては、１ビットの情報を記憶するメモリセルに、強誘電
体膜を備えた２個のキャパシタと２個のスイッチング素
子（トランジスタ）とを用いる方式が一般的であるが、
チップ面積を小さくし、集積回路の高密度実装化を図る
ため、１個のキャパシタ及び１個のトランジスタを備え
たメモリセル（１Ｃ−１Ｔｒメモリセル）を用いた不揮
発性半導体記憶装置も提案されている（特開平５−７５
０７２号公報）。
【０００４】１個のキャパシタを用いたメモリセルに１
ビットの情報を記憶させる従来の不揮発性半導体記憶装
置の構成を説明する。図３１は、１Ｃ−１Ｔｒメモリセ
ルを用いた従来の不揮発性半導体記憶装置５００の一部
を示している。
【０００５】図３１に示されるように、不揮発性半導体
記憶装置５００において、各々が行方向沿って配線され
たビット線が、列方向に沿って多数配列されている。
【０００６】複数のワード線ＷＬ０〜ＷＬｎは、各々が
ビット線対ＢＬｉ及びＢＬｉバーに直交する方向（ｉ．
ｅ．列方向）に沿って配線されている。ワード線ＷＬ０
〜ＷＬｎは、読み出し動作時に行アドレスに基づいてい
ずれか１本が選択されてハイレベルとなる信号線であ
る。
【０００７】また、ワード線ＷＬ０〜ＷＬｎに平行に２
本のダミーワード線ＤＷＬ０及びＤＷＬ１が配線されて
いる。ダミーワード線ＤＷＬ０は、１本おき（偶数番
号）のワード線ＷＬ０，ＷＬ２，…のいずれかが選択さ
れた場合にハイレベルとなる信号線であり、ダミーワー
ド線ＤＷＬ１は、残りの奇数番号のワード線ＷＬ１，Ｗ
Ｌ３，…のいずれかが選択された場合にハイレベルとな
る信号線である。
【０００８】隣合う２本のビット線ＢＬｉ及びＢＬｉバ
ー（図３１には、ｉ＝１〜４について示されている）は
対をなしており、１対のビット線ＢＬｉ及びＢＬｉバー
には、センスアンプ１３、ビット線イコライズ回路１
１、複数のメモリセル６、及び４個のダミーセル７〜１
０が接続されている。各々のビット線対ＢＬｉ及びＢＬ
ｉバーについて、各メモリセル６は、一方のビット線Ｂ
Ｌｉと偶数番号のワード線ＷＬ０，ＷＬ２，…との交差
部、及び他方のビット線ＢＬｉバーと奇数番号のワード
線ＷＬ１，ＷＬ３，…との交差部に配設されている。そ
して、一方のビット線ＢＬｉ及びダミーワード線ＤＷＬ
１に対応して２個のダミーセル７及び８が配設され、他
方のビット線ＢＬｉバー及びダミーワード線ＤＷＬ０に
対応して２個のダミーセル９及び１０が配設されてい
る。
【０００９】次に、従来の不揮発性半導体記憶装置５０
０のより詳細な回路構成を説明する。図３２は、センス
アンプ１３及びビット線イコライズ回路１１の回路構成
を示している。図３２は、ビット線対ＢＬｉ（ｉ＝１〜
４）の場合について示している。図３２に示されるよう
に、センスアンプ１３は、４個のトランジスタＱ３１〜
Ｑ３４によってビット線ＢＬｉ及びＢＬｉバー間の微小
な電位差を差動増幅して信号レベルを確定する。これら
４個のトランジスタのうち、Ｑ３１及びＱ３２はＮチャ
ンネル形ＭＯＳ（Metal Oxide Semiconductor）・ＦＥ
Ｔ（Field Effect Transistor）であり、Ｑ３３及びＱ
３４はＰチャンネル形ＭＯＳ・ＦＥＴである。トランジ
スタＱ３１及びＱ３２は、ゲートがセンスアンプ駆動信
号線Ｓに接続されたＮチャンネル形ＭＯＳ・ＦＥＴＱ３
５を介してＧＮＤ電源に接続され、トランジスタＱ３３
及びＱ３４は、ゲートがセンスアンプ駆動信号線Ｓバー
に接続されたＰチャンネル形ＭＯＳ・ＦＥＴＱ３６を介
してＶｃｃ電源に接続されている。
【００１０】センスアンプ１３は、センスアンプ駆動信
号線Ｓ及びＳバーが、それぞれハイレベル（Ｖｃｃレベ
ル）及びローレベル（ＧＮＤレベル）になったときにの
み増幅動作を行う。センスアンプ駆動信号線Ｓ及びＳバ
ーは、後に説明するように、読み出し動作時に、メモリ
セル６とダミーセル７〜１０からビット線ＢＬｉ及びＢ
Ｌｉバーに微小な電位差が読み出された後に、制御回路
（図示せず）の動作によってそれぞれハイレベルとロー
レベルになる。
【００１１】ビット線イコライズ回路１１は、図３２に
示されるように、３個のＰチャンネル形ＭＯＳ・ＦＥＴ
Ｑ１１１〜Ｑ１１３によって構成されている。トランジ
スタＱ１１１のソースはＶＣＣ電源に接続され、ドレイ
ンは一方のビット線ＢＬｉに接続されている。トランジ
スタＱ１１２のソースはＶＣＣ電源に接続され、ドレイ
ンは他方のビット線ＢＬｉバーに接続されている。トラ
ンジスタＱ１１３のドレインは一方のビット線ＢＬｉに
接続され、ソースは他方のビット線ＢＬｉバーに接続さ
れている。また、トランジスタＱ１１１〜Ｑ１１３の各
ゲートはビット線イコライズ信号線ＢＥＱバーに接続さ
れている。ビット線イコライズ回路１１は、ビット線イ
コライズ信号線ＢＥＱバーがローレベル（ＯＮ）となっ
た場合に、トランジスタＱ１１１及びＱ１１２によって
ビット線ＢＬｉ，ＢＬｉバーをそれぞれ電源電圧ＶＣＣ
にプリチャージすると共に、トランジスタＱ１１３によ
ってビット線ＢＬｉ及びＢＬｉバーの電位を均一化（イ
コライズ）させる。そして、ビット線イコライズ信号線
ＢＥＱバーは、読み出し動作の直前に制御回路（図示せ
ず）の動作によって一時的にローレベルになる。
【００１２】各メモリセル６は、図３３に示すように、
電極間に強誘電体膜を有するキャパシタＣｓとＮチャン
ネル形ＭＯＳ・ＦＥＴＱｓとをそなえている。キャパシ
タＣｓの一方の電極はトランジスタＱｓのソース−ドレ
イン間を介して対応するビット線ＢＬｉ又はビット線Ｂ
Ｌｉバーに接続されている。キャパシタＣｓの他方の電
極は、電源電圧Ｖｃｃの２分の１の電圧が供給される共
通セルプレートに接続されている。トランジスタＱｓの
ゲートは、それぞれ対応するいずれかのワード線ＷＬ０
〜ＷＬｎに接続されている。
【００１３】４個のダミーセル７〜１０は、図３４に示
すように、メモリセル６と同様に、電極間に強誘電体膜
を有するダミーキャパシタＣＤとＮチャンネル形ＭＯＳ
・ＦＥＴＱＤとを備えている。ダミーキャパシタＣＤ
は、メモリセル６におけるキャパシタＣｓの２分の１の
容量を有するように形成されている。このダミーキャパ
シタＣＤの一方の電極は、トランジスタＱＤのソース−
ドレイン間を介して、各ダミーセル７〜１０が対応する
ビット線ＢＬｉ又はビット線ＢＬｉバーに接続されてい
る。ダミーキャパシタＣＤの他方の電極は、電源電圧Ｖ
ｃｃの２分の１の電圧が供給される共通セルプレートに
接続されている。トランジスタＱＤのゲートは、各ダミ
ーセル７〜１０が対応するダミーワード線ＤＷＬ０又は
ダミーワード線ＤＷＬ１に接続されている。
【００１４】ダミーセル８及び９において、ダミーキャ
パシタＣＤの一方の電極とトランジスタＱＤのソースと
の接続ノードは、Ｎチャンネル形ＭＯＳ・ＦＥＴＱＤＮ
を介してＧＮＤ電源に接地されている。トランジスタＱ
ＤＮのゲートは、共通のダミーセルプリチャージ線ＰＤ
ＵＭに接続されている。ダミーセル８及び９において
は、ダミーセルプリチャージ線ＰＤＵＭがハイレベルに
なると、ダミーキャパシタＣＤの一方の電極に接地電圧
ＧＮＤ（０Ｖ）が印加される。
【００１５】ダミーセル７及び１０において、ダミーキ
ャパシタＣＤの一方の電極とトランジスタＱＤのソース
との接続ノードは、Ｐチャンネル形ＭＯＳ・ＦＥＴＱＤ
Ｐを介してＶｃｃ電源に接続されている。トランジスタ
ＱＤＰのゲートは、ダミーセルプリチャージ線ＰＤＵＭ
バーに接続されている。ダミーセル７及び１０において
は、ダミーセルプリチャージ線ＰＤＵＭバーがローレベ
ルになると、ダミーキャパシタＣＤの一方の電極に電源
電圧Ｖｃｃが印加される。ダミーセルプリチャージ線Ｐ
ＤＵＭ及びＰＤＵＭバーは、上記ビット線イコライズ信
号線ＢＥＱバーがローレベルになると同時に、制御回路
（図示せず）の動作によってそれぞれハイレベルとロー
レベルになる。
【００１６】次に、従来の不揮発性半導体記憶装置５０
０におけるメモリセル６への書き込み動作と読み出し動
作とを説明する。以下の説明においては、ワード線ＷＬ
は、ワード線ＷＬ０〜ＷＬｎのうち、書き込み動作又は
読み出し動作の際に選択されたいずれかのワード線を示
し、ビット線ＢＬは、このとき同時に選択された１対の
ビット線ＢＬｉ及びＢＬｉバーのうち、選択されたワー
ド線ＷＬに接続されたメモリセル６が対応するビット線
を示すものとする。
【００１７】メモリセル６に“１”のデータを書き込む
場合には、図３５に示すように、ビット線ＢＬに電源電
圧Ｖｃｃを印加した状態でワード線ＷＬをハイレベルに
する。すると、トランジスタＱｓがオンとなり、キャパ
シタＣｓの一方の電極にビット線ＢＬの電源電圧Ｖｃｃ
が印加される。キャパシタＣｓの他方の電極には電源電
圧Ｖｃｃの２分の１の電圧が印加されているので、キャ
パシタＣｓの電極間には電源電圧Ｖｃｃの２分の１の電
圧が印加される（以下、この状態の電圧の極性を正とす
る）。キャパシタＣｓの電極間の強誘電体膜には、電源
電圧Ｖｃｃの２分の１の正電圧に対応する正の電界Ｅma
xが印加され、図３６に示すように、キャパシタＣｓに
は分極電荷Ｐsが蓄積される。
【００１８】その後、ワード線ＷＬがローレベルに戻り
トランジスタＱｓがオフになると、キャパシタの強誘電
体膜のリーク電流により、時間の経過に伴ってキャパシ
タＣｓの２つの電極の電位は等電位となる。この時、強
誘電体膜に印加される電界は０となるが、図３６に示す
ように、強誘電体膜には残留分極Ｐrが保持される。こ
の残留分極Ｐrは、不揮発性半導体記憶装置への電源電
圧の供給が遮断されキャパシタＣｓの他端に１／２Ｖｃ
ｃが印加されなくても保持される。従って、メモリセル
６には、“１”のデータがこの残留分極Ｐrによって不
揮発性情報として記憶される。
【００１９】メモリセル６に“０”のデータを書き込む
場合には、図３７に示すように、ビット線ＢＬに接地電
圧ＧＮＤ（以下、０Ｖとする）を印加した状態でワード
線ＷＬをハイレベルにする。トランジスタＱｓがオンと
なり、キャパシタＣｓの一方の電極に０Ｖが印加され
て、このキャパシタＣｓの電極間に電源電圧Ｖｃｃの２
分の１の電圧が上記とは逆の極性で印加される（以下、
この電圧の極性を負とする）。
【００２０】キャパシタＣｓの電極間の強誘電体膜に
は、図３８に示すように、電源電圧Ｖｃｃの２分の１の
負電圧に対応する電界−Ｅmaxが印加され、キャパシタ
Ｃｓには分極電荷−Ｐsが蓄積される。
【００２１】その後、ワード線ＷＬがローレベルに戻り
トランジスタＱｓがオフになると、キャパシタの強誘電
体膜のリーク電流により、時間の経過に伴ってキャパシ
タＣｓの２つの電極の電位は等電位となる。この時、強
誘電体膜に印加される電界は０となるが、強誘電体膜に
は残留分極−Ｐrが保持される。この残留分極−Ｐrは、
上述のように、電源電圧の供給が遮断されキャパシタＣ
ｓの他端に１／２Ｖｃｃが印加されなくても保持され
る。従って、メモリセル６には、“０”のデータがこの
残留分極−Ｐrによって不揮発性情報として記憶され
る。
【００２２】メモリセル６に記憶されたデータを読み出
すには、読み出し動作に先だって、ビット線ＢＬを電源
電圧Ｖｃｃにプリチャージ（電源電圧Ｖｃｃを印加し電
荷を十分に蓄積した後に電源から切り離す操作）する。
【００２３】メモリセル６に“１”のデータが記憶され
ている場合において、プリチャージされた状態でワード
線ＷＬをハイレベルにして、トランジスタＱｓをオンす
ると、図３９に示ように、ビット線ＢＬの電荷とキャパ
シタＣｓの強誘電体膜に保持されていた残留分極電荷Ｐ
rとがチャージシェアする。ビット線ＢＬの容量ＣBがキ
ャパシタＣｓの容量Ｃｓよりも十分に大きいとすると、
キャパシタＣｓの一方の電極には、電源電圧Ｖｃｃにほ
ぼ等しい電圧が印加される。従って、キャパシタＣｓの
電極間には電源電圧Ｖｃｃの２分の１にほぼ等しい正電
圧が印加されるので、図４０に示すように、強誘電体膜
にはこの正電圧に対応する電界Ｅmaxが印加され、強誘
電体膜には分極電荷Ｐsが蓄積される。ここで、図４０
からわかるように、強誘電体膜には分極反転が生じてい
ないので、ビット線ＢＬからキャパシタＣｓに移動する
電荷の量はわずかであり、Ｐs−Ｐrとなる。
【００２４】従って、データ“１”を読み出した場合の
ビット線ＢＬの電位の変化量ΔＶ１、即ちビット線ＢＬ
への読み出し電圧は、下記の式（１）で与えられる。ビ
ット線ＢＬの電位はわずかに低下するだけである。
【００２５】
【数１】
【００２６】メモリセル６にデータ“０”が記憶されて
いた場合の読み出し動作を図４１に示す。電源電圧Ｖｃ
ｃにプリチャージされた状態でワード線ＷＬをハイレベ
ルにして、トランジスタＱｓをオンする。これにより、
ビット線ＢＬの電荷とキャパシタＣｓの強誘電体膜に保
持されていた残留分極電荷−Ｐrとがチャージシェアす
る。通常、ビット線ＢＬの容量ＣBは、キャパシタＣｓ
の容量Ｃｓよりも十分に大きいので、キャパシタＣｓの
一方の電極には、電源電圧Ｖｃｃにほぼ等しい電圧が印
加される。従って、キャパシタＣｓの電極間には電源電
圧Ｖｃｃの２分の１にほぼ等しい正電圧が印加される。
従って、図４２に示すように、強誘電体膜にはこの正電
圧に対応する電界Ｅmaxが印加され、強誘電体膜には分
極電荷Ｐsが蓄積される。ここで、図４２からわかるよ
うに、強誘電体膜には分極反転が生じるため、ビット線
ＢＬからキャパシタＣｓに移動する電荷の量は比較的大
きく、Ｐs＋Ｐrとなる。
【００２７】従って、データ“０”を読み出した場合の
ビット線ＢＬの電位の変化量ΔＶ０、即ちビット線ＢＬ
への読み出し電圧は、下記の式（２）で与えられる。ビ
ット線ＢＬには、比較的大幅な電位の変化が生じる。
【００２８】
【数２】
【００２９】上述のように、読み出し動作においては、
メモリセル６に記憶されていたデータに応じて読み出し
電圧（ビット線ＢＬの電位変化）が異なる。この差異を
検出して増幅することにより、記憶されていたデータを
読み出すことができる。従来の不揮発性半導体記憶装置
５００では、以下に説明するように、１対のビット線Ｂ
Ｌｉ及びＢＬｉバーのうちのいずれか一方のビット線の
読み出し電圧（電位変化）を、ダミーセル７〜１０によ
る他方のビット線の電位変化と比較することにより、記
憶されていたデータの検出を行っている。
【００３０】次に、図４３を参照しながら従来の不揮発
性半導体記憶装置５００の読み出し動作の具体的手順を
説明する。
【００３１】まず、読み出し動作の直前の時刻ｔ２１に
ビット線イコライズ信号線ＢＥＱバーを一時的にローレ
ベルにし、（ｉ．ｅ．ローパルスを入力し）、ビット線
イコライズ回路１１を駆動する。即ち、Ｐチャンネルト
ランジスタＱ１１１〜Ｑ１１３をＯＮにし、全ビット線
ＢＬｉ及びＢＬｉバーを電源電圧Ｖｃｃにプリチャージ
する。また、これと同期して、時刻ｔ２１にダミーセル
プリチャージ線ＰＤＵＭを一時的にハイレベルにし
（ｉ．ｅ．ハイパルスを入力し）、ダミーセル８及び９
のダミーキャパシタＣＤの一方の電極に接地電圧ＧＮＤ
（０Ｖ）を印加する。同様に、ダミーセルプリチャージ
線ＰＤＵＭバーにローパルスを入力し、ダミーセル７及
び１０のダミーキャパシタＣＤの一方の電極に電源電圧
Ｖｃｃを印加する。
【００３２】ダミーキャパシタＣＤの一方の電極に０Ｖ
が印加されると、ダミーキャパシタＣＤの電極間には電
源電圧Ｖｃｃの２分の１の負電圧が印加され、メモリセ
ル６に“０”のデータを書き込む場合と同様に、強誘電
体膜は負方向に分極し、負の残留電荷が蓄積される。ま
た、ダミーキャパシタＣＤの一方の電極に電源電圧Ｖｃ
ｃが印加されると、このダミーキャパシタＣＤの電極間
には電源電圧Ｖｃｃの２分の１の正電圧が印加され、メ
モリセル６に“１”のデータを書き込む場合と同様に、
強誘電体膜は正方向に分極し、正の残留電荷が蓄積され
る。従って、１本のビット線（ＢＬｉ又はＢＬｉバー）
に接続される２個のダミーセル（７及び８、または９及
び１０）のダミーキャパシタＣＤの強誘電体膜は、互い
に逆方向に分極する。ここで、ダミーセル７〜１０の各
々のダミーキャパシタＣＤの容量は、メモリセル６のキ
ャパシタＣｓの容量の２分の１であるため、印加電圧が
等しい場合、ダミーキャパシタＣＤに保持される電荷
は、キャパシタＣｓに保持される電荷の半分となる。
【００３３】次に、読み出し動作の開始時である時刻ｔ
２２に、ワード線ＷＬ０〜ＷＬｎのうちのいずれか１本
のワード線ＷＬが選択されてハイレベルになり、ワード
線ＷＬに接続されたメモリセル６のトランジスタＱｓが
オンになる。メモリセル６に“１”のデータが記憶され
ていた場合には（図４０）、Ｐs−Ｐrに対応する電荷が
ビット線ＢＬからキャパシタＣｓに移動することによっ
て、ビット線ＢＬの電位は、式（１）に示した電位変化
ΔＶ１だけ電源電圧Ｖｃｃから低下する。メモリセル６
に“０”のデータが記憶されていた場合には（図４
２）、Ｐs＋Ｐrに対応する電荷の移動によって、メモリ
セル６に接続されたビット線ＢＬの電位は、式（２）に
示した電位変化ΔＶ０分だけ電源電圧Ｖｃｃから低下す
る。ここで、図４０及び図４２からも明らかなように、
電圧変化ΔＶ１は比較的小さく、電圧変化ΔＶ２はかな
り大きい値である。
【００３４】また、時刻ｔ２２において、選択されたワ
ード線ＷＬに対応するいずれか１本のダミーワード線Ｄ
ＷＬもハイレベルにされる。即ち、選択されたワード線
ＷＬに接続されるメモリセル６が一方のビット線ＢＬｉ
に接続されている場合には、他方のビット線ＢＬｉバー
に接続されたダミーセル９及び１０のダミーワード線Ｄ
ＷＬ０をハイレベルにする。メモリセル６が他方のビッ
ト線ＢＬｉバーに接続されている場合には、一方のビッ
ト線ＢＬｉに接続されたするダミーセル７及び８のダミ
ーワード線ＤＷＬ１をハイレベルにする。
【００３５】このようにしていずれかのダミーワード線
ＤＷＬがハイレベルになると、一対のダミーセル７及び
８、又は９及び１０の各々のトランジスタＱＤがオンに
なる。ダミーセル７及び１０ついてはメモリセル６に
“１”のデータが記憶されていた場合と同様の電荷の移
動が生じ、ダミーセル８及び９についてはメモリセル６
に“０”のデータが記憶されていた場合と同様の電荷の
移動が生じる。ただし、ダミーキャパシタＣＤの容量
は、メモリセル６のキャパシタＣｓの２分の１に設定さ
れているので、ビット線ＢＬからダミーセル７又は１０
のダミーキャパシタＣＤに移動する電荷量は（Ｐs−Ｐ
r）／２であり、ダミーセル８又は９のダミーキャパシ
タＣＤに移動する電荷量は（Ｐs＋Ｐr）／２である。従
って、ビット線ＢＬから１対のダミーセル７及び８また
は９及び１０に移動する総電荷量は、いずれもＰsとな
り、１対のダミーセルによるビット線ＢＬの電位の変化
量ΔＶＤは、下記の式（３）で示される一定の値とな
る。
【００３６】
【数３】
【００３７】この電位変化の様子は、図４３において２
点破線で示されている。
【００３８】従って、メモリセル６に“１”のデータが
記憶されていた場合には、時刻ｔ２２のしばらく後、１
対のビット線ＢＬｉ及びＢＬｉバー間には、式（１）と
式（３）との差から下記の式（４）で示される電位差Δ
Ｖdif１が生じる。この電位差ΔＶdif１がセンスアンプ
１３に入力されて増幅される（後述）。
【００３９】
【数４】
【００４０】同様に、メモリセル６に“０”のデータが
記憶されていた場合には、式（２）と式（３）との差か
ら、下記の式（５）で示される電位差ΔＶdif０が生じ
る。この電位差ΔＶdif０がセンスアンプ１３に入力さ
れて増幅される（後述）。
【００４１】
【数５】
【００４２】このように、１対のビット線ＢＬｉ及びＢ
Ｌｉバーの間には、メモリセル６に記憶されていたデー
タが“１”であるか“０”であるかに応じて、絶対値が
同じで極性が互いに逆の電位差が生じることになる。こ
の電位差を、下記のようにしてセンスアンプ１３によっ
て所定レベルまで増幅することにより、データ“１”及
び“０”の読み出し行うことができる。
【００４３】時刻ｔ２３にセンスアンプ駆動信号線Ｓ及
びＳバーがそれぞれハイレベルとローレベルになると、
センスアンプ１３が駆動されてこの電位差を差動増幅す
る。そして、電位差の極性に応じて１対のビット線ＢＬ
ｉ及びＢＬｉバーの電位をそれぞれ電源電圧Ｖｃｃと接
地電圧ＧＮＤに変化させて信号レベルを確定する。この
１対のビット線ＢＬｉ及びＢＬｉバーの信号レベルを読
み出すことにより、選択されたメモリセル６に記憶され
ていたデータを識別して出力することができる。即ち、
不揮発的に保持された２値情報を確実に読み出すことが
できる。
【００４４】なお、図４３に示されるように、ワード線
ＷＬとダミーワード線ＤＷＬとに印加されるハイレベル
の電圧は、電源電圧ＶｃｃよりもトランジスタＱｓとト
ランジスタＱＤのしきい値電圧Ｖｔｈ分だけ高く設定さ
れる。このことにより、キャパシタＣｓ及びダミーキャ
パシタＣＤ各々の一方の電極に、ビット線ＢＬの電源電
圧Ｖｃｃが確実に印加されるようにしている。
【００４５】また、上記特開平５−７５０７２号公報の
他にも、１個のキャパシタに１ビットの情報を記憶させ
る不揮発性半導体記憶装置が、特開平６−２４３６９０
号公報に開示されている。この文献に開示される従来の
不揮発性半導体記憶装置６００の回路の一部を図４４に
示す。不揮発性半導体記憶装置６００は、図４４に示さ
れるように、データ線選択手段が１つのデータ線ＤＬｆ
ｊ（ｊ＝１、２、・・・、ｎ）を選択した後、プリチャ
ージ手段ＰＣｆ０が選択された１つのデータ線ＤＬｆｊ
の電位を第１の電位に設定し、しかる後、ワード線選択
手段が１つのワード線ＷＬｆｉ（ｉ＝１、２、・・・、
ｍ）を活性化する。さらに、上記データ線選択手段が１
つのデータ線を選択する前に、上記プリチャージ手段は
複数のデータ線の電位を、メモリセルのキャパシタのプ
レート電極の電位と同一の第３の電位に設定するもので
ある。ただし、不揮発性半導体記憶装置６００におい
て、“データ線”と呼ぶ線は、これとワード線との交点
に複数のメモリセルが接続される線であり、この“デー
タ線”は、前述の特開平５−７５０７２号公報及び本明
細書では“ビット線”と呼ぶ線に対応している。本願明
細書において、以下、この線の呼称を特開平５−７５０
７２号公報の引用時も含めて“ビット線”に統一する。
【００４６】
【発明が解決しようとする課題】上述のように、従来の
不揮発性半導体記憶装置５００においては、メモリセル
６からのデータを読み出す時に、強誘電体膜に保持され
ていた残留電荷がビット線ＢＬの電荷とチャージシェア
される、いわゆる「破壊読み出し」である。即ち、デー
タの読み出しにおいて、キャパシタＣｓの強誘電体膜に
電界Ｅmaxが印加され、キャパシタＣｓには分極電荷Ｐs
が蓄積されるため、それまで“１”又は“０”のデータ
に対応して保持していた残留分極電荷Ｐr又は−Ｐrは失
われてしまう（図４０及び図４２）。
【００４７】従って、これらの読み出し動作の後には、
いずれもビット線ＢＬｉ及びＢＬｉバーの確定された信
号レベルを利用して、読み出したデータを再度メモリセ
ルに書き込むための再書き込み動作が必要となる。
【００４８】通常、半導体記憶装置は、特定の行アドレ
スのワード線を選択するための行デコーダと、特定の列
アドレスのビット線対を選択するための列デコーダとを
備えている。選択されたワード線とビット線対との交点
に対応して配置されたメモリセルが特定され（行及び列
アドレスが指定され）、そのメモリセルに対して書き込
み及び読み出しが行われる。
【００４９】従来の不揮発性半導体記憶装置５００にお
いては、いずれか１本のワード線ＷＬが選択されハイレ
ベルになると、選択されたワード線ＷＬに接続される全
てのメモリセル６のデータは、対応するそれぞれのビッ
ト線ＢＬまたはＢＬバー上に破壊読み出しされる。即
ち、データを読み出す必要のないメモリセルに対しても
読み出しに伴うデータ破壊が行われる。
【００５０】従って、記憶されていたデータを保持する
ためには、選択されたワード線ＷＬに接続される全ての
メモリセルに対して、読み出し動作及びビット線上に読
み出されたデータの再書き込み動作を行う必要がある。
そのためには、全てのビット線ＢＬ及びＢＬバーに接続
されるセンスアンプ１３を駆動しなければならない。デ
ータの読み出しを行う必要のない大半のビット線対に対
しても、増幅及び再書き込みを行うために、無駄な電力
を費やすため、消費電力が大きくなるという問題があっ
た。
【００５１】更に、上述の読み出し及び再書き込み動作
のため、従来の不揮発性半導体記憶装置５００において
は、全てのビット線対ＢＬ及びＢＬバーに対してセンス
アンプ３を備える必要がある。従って、これらの多数の
センスアンプによって不揮発性半導体記憶装置の面積が
増大していた。
【００５２】また、特開平６−２４３６９０号公報によ
る従来の不揮発性半導体記憶装置６００においては、読
み出し動作時に、ビット線選択手段が１つのビット線を
選択した後、プリチャージ手段が選択された１つのビッ
ト線の電位を第１の電位に設定し、しかる後、ワード線
選択手段が１つのワード線を活性化する。また、上記プ
リチャージ手段は、上記ビット線選択手段が１つのビッ
ト線を選択する前に、複数のビット線の電位をメモリセ
ルのキャパシタの他方の電極すなわちプレート電極の電
位と同一の第３の電位に設定する。従って、不揮発性半
導体記憶装置６００においては、読み出し時に選択され
なかったビット線の電位をキャパシタのプレート電極と
同電位にすることにより、選択されたメモリセル以外の
メモリセルのデータを破壊しないので、不揮発性半導体
記憶装置５００における課題を解決している。
【００５３】しかしながら、不揮発性半導体記憶装置６
００は、新たな課題として、読み出し動作に要する時間
が、特開平５−７５０７２号公報による不揮発性半導体
記憶装置５００よりも長くなるという欠点を有してい
る。すなわち、不揮発性半導体記憶装置５００における
読み出し動作開始後の単にワード線を活性化する動作に
比較して、不揮発性半導体記憶装置６００においては、
まずプリテャージ手段がビット線選択手段によって選択
された１つのビット線の電位を第１の電位に設定し、し
かる後にワード線を活性化する。従って、不揮発性半導
体記憶装置６００においては、読み出し動作に要する時
間が、プリチャージ手段が選択された１つのビット線の
電位を第１の電位に設定する時間だけ、不揮発性半導体
記憶装置５００よりも長くなるのである。
【００５４】本発明は、上記事情に鑑みてなされたもの
であり、その目的とするところは、（１）選択されたメ
モリセル以外のメモリセルのデータを破壊せずに、選択
されたメモリセルのデータを読み出すことができ、
（２）センスアンプを各ビット線対毎に必要としないた
め消費電力及び占有面積を低減でき、更に（３）読み出
し動作に要する時間が従来の不揮発性半導体記憶装置よ
り増大しない、半導体記憶装置及びその駆動方法を提供
することにある。
【００５５】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のワード線と、複数のビット線と、該複数のワ
ード線と該複数のビット線との交点に設けられたメモリ
セルであって、各々が、対応するワード線から与えられ
る信号に応じて導通する第１のスイッチング手段と、該
第１のスイッチング手段を介して該ビット線に接続さ
れ、該ビット線から与えられる電圧信号によってデータ
が書き込み／読み出しされるキャパシタと、を有する複
数のメモリセルと、を備えた少なくとも１つのメモリブ
ロックを有し、該装置は、所定の容量を有する容量手段
を備えた電気的ノードと、該ビット線を該電気的ノード
に接続する第２のスイッチング手段と、該複数のビット
線をプリチャージするビット線プリチャージ手段と、該
容量手段をプリチャージする容量手段プリチャージ手段
と、該第１のスイッチング手段を制御することにより、
読み出し動作時において選択されたワード線に接続され
た該メモリセルを対応するビット線に導通させ、該第２
のスイッチング手段を制御することにより、該読み出し
動作時において選択されたビット線をプリチャージされ
た該容量手段を備えた該電気的ノードに導通させ、この
ことにより該選択されたビット線の電位を変化させ、該
選択されたワード線と該選択されたビット線とに接続さ
れた該メモリセル（選択されたメモリセル）の該キャパ
シタに所定の電圧信号を印加して該キャパシタのデータ
に対応するデータ信号を該選択されたビット線及び該電
気的ノード上に読み出し、選択されないビット線は該電
気的ノードに導通させず、選択されなかったビット線
も、読み出し動作に先立って、該ビット線プリチャージ
手段によってキャパシタの他方の電極（第１の電位）と
同電位にする制御手段と、を有しており、そのことによ
り上記目的が達成される。
【００５６】本発明の半導体記憶装置の１つの実施の形
態において、前記容量手段を備えた前記電気的ノード
は、前記複数のビット線の各々に対して設けられてお
り、前記第２のスイッチング手段は、該複数のビット線
のうち選択されたビット線のみを対応する該電気的ノー
ドに接続する。
【００５７】本発明の半導体記憶装置の別の実施の形態
において、前記容量手段を備えた前記電気的ノードは、
前記複数のビット線に対して共通に設けられており、前
記第２のスイッチング手段は、該複数のビット線のうち
選択されたビット線のみを該電気的ノードに接続する。
【００５８】本発明の半導体記憶装置の１つの実施の形
態において、前記複数のメモリセルはマトリクス状に配
列され、前記キャパシタは１対の電極とその間に設けら
れた強誘電体膜とを有し、不揮発的にデータを記憶する
キャパシタであり、各メモリセルにおいて該キャパシタ
の一方の電極は前記第１のスイッチング手段を介して対
応する該ビット線に接続されており、前記ビット線プリ
チャージ手段は、該複数のビット線を該キャパシタの他
方の電極と同じ電位である第１の電位にプリチャージ
し、前記容量手段プリチャージ手段は、該容量手段を該
第１の電位と異なる第２の電位にプリチャージし、前記
制御手段は、該第１及び第２のスイッチング手段を制御
して、前記選択されたメモリセルの該キャパシタの該一
方の電極の電位を、該第１の電位と該第２の電位との中
間の値の第３の電位に変化させ、該キャパシタの該強誘
電膜に蓄積されていたデータに対応するデータ信号を該
選択されたビット線及び該容量手段に読み出し、そのこ
とにより上記目的が達成される。
【００５９】本発明の半導体記憶装置の１つの実施の形
態において、前記制御手段は、読み出し動作の前に、プ
リチャージされた前記共通データ線及びプリチャージさ
れた前記ビット線をフローティング状態にする。
【００６０】本発明の半導体記憶装置の１つの実施の形
態において、前記ビット線プリチャージ手段は、前記メ
モリブロックに含まれる全てのビット線を同時にプリチ
ャージする。
【００６１】本発明の半導体記憶装置の１つの実施の形
態において、前記制御手段は、前記第１のスイッチング
手段を行アドレスに基づいて制御し、前記第２のスイッ
チング手段を列アドレスに基づいて制御する。
【００６２】本発明の半導体記憶装置の１つの実施の形
態において、前記第３の電位は、前記選択されたメモリ
セルの前記キャパシタの前記一方の電極と、前記選択さ
れたビット線と、前記容量手段とが短絡して生じる電荷
シェアによって得られ、前記容量手段プリチャージ手段
は、好ましくは、前記第２の電位を、該第３の電位と前
記第１の電位との差が該キャパシタの前記強誘電体膜の
分極反転電圧よりも大きくなるように設定する。
【００６３】本発明の半導体記憶装置は、その１つの実
施の形態において、前記選択されたビット線及び前記共
通データ線上に読み出された前記データ信号を増幅する
手段を有する。
【００６４】本発明の半導体記憶装置は、その１つの実
施の形態において、前記データ信号の増幅と同時に、あ
るいは増幅の後に、該データ信号に応じた書き込みデー
タ信号を前記共通データ線上に供給し、該書き込みデー
タ信号に対応する電荷を前記選択されたメモリセルの前
記キャパシタに再び蓄積させるリストア手段を更に含ん
でいる。
【００６５】本発明の半導体記憶装置の１つの実施の形
態において、書き込みデータ信号のデータ“１”に対応
するハイレベルを第４の電位とし、前記制御手段は、前
記第１のスイッチング手段を制御する行デコーダ手段を
含んでおり、該行デコーダ手段は、該第４の電位より該
第１のスイッチング手段の閾値以上高い電位を有する信
号を、前記選択されたワード線を介して該第１のスイッ
チング手段に印加する。
【００６６】本発明の半導体記憶装置の１つの実施の形
態において、書き込みデータ信号のデータ“１”に対応
するハイレベルを第４の電位とし、前記制御手段は、前
記第２のスイッチング手段を制御する列デコーダ手段を
含んでおり、該列デコーダ手段は、該第４の電位より該
第２のスイッチング手段の閾値以上高い電位を有する信
号を、選択された該ビット線を介して該第２のスイッチ
ング手段に印加する。本発明の半導体記憶装置の１つの
実施の形態において、前記第２のスイッチング手段は相
補型の構成を有していてもよい。
【００６７】本発明の半導体記憶装置の１つの実施の形
態において、前記キャパシタの前記他方の電極は、前記
第１の電位に保持された共通セルプレートに接続されて
いてもよい。
【００６８】本発明の半導体記憶装置の１つの実施の形
態において、前記第４の電位は電源電位と等しく設定さ
れ、前記第１の電位は電源電位の１／２の電位に設定さ
れてもよい。
【００６９】本発明の半導体記憶装置の１つの実施の形
態において、前記第４の電位は電源電位よりも高い電位
に設定され、前記第１の電位は該第４の電位の１／２に
設定されてもよい。
【００７０】本発明の半導体記憶装置は、複数のワード
線と、複数のビット線と、該複数のワード線と該複数の
ビット線との交点に設けられたメモリセルであって、各
々が、対応するワード線から与えられる信号に応じて導
通する第１のスイッチング手段と、該第１のスイッチン
グ手段を介して該ビット線に接続され、該ビット線から
与えられる電圧信号によってデータが書き込み／読み出
しされるキャパシタと、を有する、複数のメモリセル
と、を備え、所定数のビット線を含む複数のサブマトリ
クスに分割された少なくとも１つのメモリブロック、を
有する半導体記憶装置であって、該装置は、該少なくと
も１つのメモリブロックの少なくとも１つのサブマトリ
クスに対して設けられ、第１の所定の容量を有する第１
の容量手段を備えた第１の電気的ノードと、各サブマト
リクスの該所定数のビット線を対応する該第１の電気的
ノードに選択的に接続する第２のスイッチング手段と、
該少なくとも１つのメモリブロック全体に対して設けら
れ、第２の所定容量を有する第２の容量手段を備えた第
２の電気的ノードと、該第１の電気的ノードを該第２の
電気的ノードに選択的に接続する第３のスイッチング手
段と、該複数のビット線をプリチャージするビット線プ
リチャージ手段と、該第１の容量手段をプリチャージす
る第１プリチャージ手段と、該第２の容量手段をプリチ
ャージする第２プリチャージ手段と、該第１のスイッチ
ング手段を制御することにより、読み出し動作時におい
て選択されたワード線に接続された該メモリセルを対応
するビット線に導通させ、該第２のスイッチング手段を
制御することにより、該読み出し動作時において選択さ
れたビット線をプリチャージされた該第１の容量手段を
備えた該第１の電気的ノードに導通させ、そのことによ
り該選択されたビット線の電位を変化させ、該選択され
たワード線と該選択されたビット線とに接続された該メ
モリセル（選択されたメモリセル）の該キャパシタに所
定の電圧信号を印加して、該キャパシタのデータに対応
するデータ信号を該選択されたビット線を経て該第１の
電気的ノード上に読み出し、該第３のスイッチング手段
を制御することにより、該第１の電気的ノード上に読み
出された該データ信号を、更に該第２の電気的ノード上
に読み出し、選択されないビット線は該電気的ノードに
導通させず、選択されなかったビット線も、読み出し動
作に先立って、該ビット線プリ チャージ手段によってキ
ャパシタの他方の電極（第１の電位）と同電位にする制
御手段と、を有しており、そのことにより上記目的が達
成される。
【００７１】本発明の半導体記憶装置の１つの実施の形
態において、前記ビット線プリチャージ手段は、前記メ
モリブロックに含まれるビット線のうち、所定数のビッ
ト線を同時にプリチャージする。
【００７２】本発明の半導体記憶装置の１つの実施の形
態において、前記複数のメモリセルはマトリクス状に配
列され、前記キャパシタは１対の電極とその間に設けら
れた強誘電体膜とを有し、不揮発的にデータを記憶する
キャパシタであり、各メモリセルにおいて該キャパシタ
の一方の電極は前記第１のスイッチング手段を介して対
応する該ビット線に接続されており、前記ビット線プリ
チャージ手段は、該複数のビット線を該キャパシタの他
方の電極と同じ電位である第１の電位にプリチャージ
し、前記第１及び第２の容量手段及び電気的ノードは、
前記データ信号を運ぶ第１及び第２のデータ線であり、
前記第１のプリチャージ手段は、該第１の共通データ線
を該第１の電位と異なる第２の電位にプリチャージする
第１のデータ線プリチャージ手段であり、前記第２のプ
リチャージ手段は、該第２の共通データ線を所定の電位
にプリチャージする第２のデータ線プリチャージ手段で
あり、前記制御手段は、該第１及び第２のスイッチング
手段を制御して、前記選択されたメモリセルの該キャパ
シタの該一方の電極の電位を、該第１の電位と該第２の
電位との中間の値の第３の電位に変化させ、該キャパシ
タの該強誘電膜に蓄積されていたデータに対応するデー
タ信号を該選択されたビット線を経て該第１のデータ線
上に読み出し、そのことにより上記目的が達成される。
【００７３】本発明の半導体記憶装置は、その１つの実
施の形態において、複数のメモリブロックを有し、前記
第１のデータ線は、該複数のメモリブロックにわたって
対応する複数のサブマトリクスに対して設けられてい
る。
【００７４】本発明の半導体記憶装置の１つの実施の形
態において、前記制御手段は、読み出し動作の前に、プ
リチャージされた前記第１及び第２のデータ線及びプリ
チャージされた前記ビット線をフローティング状態にす
る。
【００７５】本発明の半導体記憶装置の１つの実施の形
態において、前記制御手段は、前記第１のスイッチング
手段を行アドレスに基づいて制御し、前記第２のスイッ
チング手段を行アドレス及び列アドレスに基づいて制御
する。
【００７６】本発明の半導体記憶装置の１つの実施の形
態において、書き込みデータ信号のデータ“１”に対応
するハイレベルを第４の電位とし、前記制御手段は、前
記第１のスイッチング手段を制御する行デコーダ手段を
含んでおり、該行デコーダ手段は、該第４の電位より該
第１のスイッチング手段の閾値以上高い電位を有する信
号を、前記選択されたワード線を介して該第１のスイッ
チング手段に印加する。
【００７７】本発明の半導体記憶装置の１つの実施の形
態において、書き込みデータ信号のデータ“１”に対応
するハイレベルを第４の電位とし、前記制御手段は、前
記第２のスイッチング手段を制御する列デコーダ手段を
含んでおり、該列デコーダ手段は、該第４の電位より該
第２のスイッチング手段の閾値以上高い電位を有する信
号を、選択された該ビット線を介して該第２のスイッチ
ング手段に印加する。本発明の半導体記憶装置の１つの
実施の形態において、前記列デコーダ手段は、前記選択
されたビット線を含む所定数のビット線を前記複数のサ
ブマトリクスから選択する第１のデコーダと、前記複数
のサブマトリクスの中から該選択されたビット線を含む
１つのサブマトリクスを選択する第２のデコーダと、を
含んでいる。
【００７８】本発明の半導体記憶装置の１つの実施の形
態において、前記第２のスイッチング手段は、前記第１
のデコーダによって制御される第１の素子と、前記第２
のデコーダによって制御される第２の素子とを含んでい
てもよい。
【００７９】本発明の半導体記憶装置は、その１つの実
施の形態において、前記第１のデータ線上に読み出され
た前記データ信号を増幅する手段を更に含む。
【００８０】本発明の半導体記憶装置は、その１つの実
施の形態において、前記データ信号の増幅と同時に、あ
るいは増幅の後に、前記第１のデータ線上に読み出され
た該データ信号に応じた書き込みデータ信号を前記第１
のデータ線上に供給し、該書き込みデータ信号に対応す
る電荷を前記選択されたメモリセルの前記キャパシタに
再び蓄積させるリストア手段を更に含んでおり、該書き
込みデータ信号のデータ“１”に対応するハイレベルが
第４の電位である。
【００８１】本発明の半導体記憶装置は、その１つの実
施の形態において、前記第２のデータ線上に読み出され
た前記データ信号を増幅する手段を更に含む。
【００８２】本発明の半導体記憶装置の１つの実施の形
態において、前記ビット線プリチャージ手段は、読み出
し動作の際に、前記制御手段が前記第１のスイッチング
手段を導通させる前に、該ビット線のプリチャージを終
了する。
【００８３】本発明の半導体記憶装置の１つの実施の形
態において、前記第１及び第２のデータ線プリチャージ
手段は、読み出し動作の際に、前記制御手段が前記第１
及び第２のスイッチング手段を導通させる前に、各々前
記第１及び第２のデータ線のプリチャージを終了する。
【００８４】本発明の半導体記憶装置の１つの実施の形
態において、前記第３の電位は、前記選択されたメモリ
セルの前記キャパシタの前記一方の電極と、前記選択さ
れたビット線と、前記第１のデータ線とが短絡して生じ
る電荷シェアによって得られ、前記第１のデータ線プリ
チャージ手段は、前記第２の電位が、該第３の電位と前
記第１の電位との差が該キャパシタの前記強誘電体膜の
分極反転電圧よりも大きくなるように設定する。
【００８５】本発明の半導体記憶装置の１つの実施の形
態において、前記キャパシタの前記他方の電極は、前記
第１の電位に保持された共通セルプレートに接続されて
いてもよい。
【００８６】本発明の半導体記憶装置の駆動方法は、複
数のワード線と、複数のビット線と、該複数のワード線
と該複数のビット線との交点に設けられたメモリセルで
あって、各々が、対応するワード線から与えられる信号
に応じて導通する第１のスイッチング手段と、該第１の
スイッチング手段を介して該ビット線に接続され、該ビ
ット線から与えられる電圧信号によってデータが書き込
み／読み出しされる、キャパシタと、を有する複数のメ
モリセルと、を備えた少なくとも１つのメモリブロック
と、所定の容量を有する容量手段を備えた電気的ノード
と、該ビット線を該電気的ノードに接続する第２のスイ
ッチング手段と、を有する半導体記憶装置を駆動する方
法である。該方法は、該複数のビット線を第１の電位に
プリチャージするステップと、該容量手段を該第１の電
位と異なる第２の電位にプリチャージするステップと、
読み出し動作時において選択されたワード線に接続され
た該第１のスイッチング手段を導通させることにより、
対応する該メモリセルの該キャパシタを対応するビット
線に短絡するステップと、該読み出し動作時において選
択されたビット線を、該第２のスイッチング手段を導通
させることにより、プリチャージされた該容量手段を備
えた該電気的ノードに短絡するステップと、該第１及び
第２のスイッチング手段の導通の結果として、該選択さ
れたビット線の電位を変化させ、該選択されたワード線
と該選択されたビット線とに接続された該メモリセル
（選択されたメモリセル）の該キャパシタに所定の電圧
信号を印加するステップと、該キャパシタのデータに対
応するデータ信号を、該選択されたビット線及び該電気
的ノード上に読み出すステップと、を含み、選択されな
いビット線は該電気的ノードに導通させず、選択されな
かったビット線も、読み出し動作に先立って、該ビット
線プリチャージ手段によってキャパシタの他方の電極
（第１の電位）と同電位にし、そのことにより上記目的
が達成される。
【００８７】本発明の半導体記憶装置の駆動方法の１つ
の実施の形態において、前記容量手段を備えた前記電気
的ノードは、前記複数のビット線の各々に対して設けら
れており、前記第２のスイッチング手段を導通させるス
テップにおいて、該複数のビット線のうち選択されたビ
ット線は対応する該電気的ノードに接続される。
【００８８】本発明の半導体記憶装置の駆動方法の１つ
の実施の形態において、前記容量手段を備えた電気的ノ
ードは、前記複数のビット線に対して共通に設けられて
おり、前記第２のスイッチング手段を導通させるステッ
プにおいて、該複数のビット線のうち選択されたビット
線は該共通の電気的ノードに接続される。
【００８９】本発明の半導体記憶装置の駆動方法の１つ
の実施の形態において、前記複数のメモリセルはマトリ
クス状に配列され、前記キャパシタは１対の電極とその
間に設けられた強誘電体膜とを有し、不揮発的にデータ
を記憶するキャパシタであり、各メモリセルにおいて該
キャパシタの一方の電極は前記第１のスイッチング手段
を介して対応する該ビット線に接続されており、前記容
量手段及び電気的ノードは前記データ信号を運ぶ共通デ
ータ線であり、前記ビット線をプリチャージするステッ
プにおける前記第１の電位は、該キャパシタの他方の電
極と同じ電位であり、前記電圧信号を印加するステップ
において、前記選択されたメモリセルの該キャパシタの
該一方の電極の電位は、該第１の電位と前記第２の電位
との中間の値の第３の電位に変化され、前記読み出すス
テップにおいて、該キャパシタの該強誘電膜に蓄積され
ていたデータに対応するデータ信号が該選択されたビッ
ト線及び該共通データ線上に読み出される。
【００９０】本発明の半導体記憶装置の駆動方法は、そ
の１つの実施の形態において、読み出し動作の前に、プ
リチャージされた前記共通データ線及びプリチャージさ
れた前記ビット線をフローティング状態にするステップ
を含む。
【００９１】本発明の半導体記憶装置の駆動方法の１つ
の実施の形態において、前記ビット線をプリチャージす
るステップにおいて、前記メモリセルブロックに含まれ
る全てのビット線が同時にプリチャージされる。
【００９２】本発明の半導体記憶装置の駆動方法の１つ
の実施の形態において、前記第１のスイッチング手段を
導通させるステップは行アドレスに基づいて行われ、前
記第２のスイッチング手段を導通させるステップは列ア
ドレスに基づいて行われる。本発明の半導体記憶装置の
駆動方法の１つの実施の形態において、前記第３の電位
は、前記選択されたメモリセルの前記キャパシタの前記
一方の電極と、前記選択されたビット線と、前記共通デ
ータ線とが短絡して生じる電荷シェアによって得られ、
前記電気的ノード（共通データ線）をプリチャージする
ステップにおいて、前記第２の電位は、該第３の電位と
前記第１の電位との差が該キャパシタの前記強誘電体膜
の分極反転電圧よりも大きくなるように設定される。
【００９３】本発明の半導体記憶装置の駆動方法は、そ
の１つの実施の形態において、前記選択されたビット線
及び前記共通データ線上に読み出された前記データ信号
を増幅するステップを有する。
【００９４】本発明の半導体記憶装置の駆動方法は、そ
の１つの実施の形態において、前記増幅するステップと
同時に、あるいは、該増幅するステップの後に、読み出
された前記データ信号に応じた書き込みデータ信号を前
記共通データ線上に供給し、該書き込みデータ信号のデ
ータ“１”に対応するハイレベルが第４の電位である、
ステップと、該書き込みデータ信号に対応する電荷を前
記選択されたメモリセルの前記キャパシタに再び蓄積さ
せる（リストアする）ステップと、を更に含む。
【００９５】本発明の半導体記憶装置の駆動方法の１つ
の実施の形態において、書き込みデータ信号のデータ
“１”に対応するハイレベルを第４の電位とし、前記第
１のスイッチング手段を導通するステップにおいて、該
第４の電位より該第１のスイッチング手段の閾値以上高
い電位を有する信号が、前記選択されたワード線を介し
て該第１のスイッチング手段に印加される。
【００９６】本発明の半導体記憶装置の駆動方法の１つ
の実施の形態において、書き込みデータ信号のデータ
“１”に対応するハイレベルを第４の電位とし、前記第
２のスイッチング手段を導通させるステップにおいて、
該第４の電位より、前記第２のスイッチング手段の閾値
以上高い電位の信号が該第２のスイッチング手段に印加
される。
【００９７】本発明の半導体記憶装置の駆動方法の１つ
の実施の形態において、前記第４の電位は電源電位と等
しく設定され、前記第１の電位は電源電位の１／２の電
位に設定されてもよい。
【００９８】本発明の半導体記憶装置の駆動方法の１つ
の実施の形態において、前記第４の電位は電源電位より
も高い電位に設定され、前記第１の電位は該第４の電位
の１／２に設定されてもよい。
【００９９】本発明の半導体記憶装置の駆動方法は、複
数のワード線と、複数のビット線と、該複数のワード線
と該複数のビット線との交点に設けられたメモリセルで
あって、各々が、対応するワード線から与えられる信号
に応じて導通する第１のスイッチング手段と、該第１の
スイッチング手段を介して該ビット線に接続され、該ビ
ット線から与えられる電圧信号によってデータが書き込
み／読み出しされるキャパシタと、を有する、複数のメ
モリセルと、を備えたメモリブロックであって、所定数
のビット線を含む複数のサブマトリクスに分割された少
なくとも１つのメモリブロックと、該少なくとも１つの
メモリブロックの少なくとも１つのサブマトリクスに対
して設けられ、第１の所定の容量を有する第１の容量手
段を備えた第１の電気的ノードと、各サブマトリクスの
該所定数のビット線を対応する該第１の電気的ノードに
選択的に接続する第２のスイッチング手段と、該少なく
とも１つのメモリブロック全体に対して設けられ、第２
の所定容量を有する第２の容量手段を備えた第２の電気
的ノードと、該第１の電気的ノードを該第２の電気的ノ
ードに選択的に接続する第３のスイッチング手段と、を
有する半導体記憶装置を駆動する方法である。該方法
は、該複数のビット線を第１の電位にプリチャージする
ステップと、該第１の容量手段を該第１の電位と異なる
第２の電位にプリチャージするステップと、該第２の容
量手段を所定の電位にプリチャージするステップと、読
み出し動作時において選択されたワード線に接続された
該第１のスイッチング手段を導通させることにより、対
応する該メモリセルの該キャパシタを対応するビット線
に短絡するステップと、該読み出し動作時に選択された
ビット線を、該第２のスイッチング手段を導通させるこ
とにより、プリチャージされた該第１の容量手段を備え
た該第１の電気的ノードに短絡するステップと、該第１
及び第２のスイッチング手段の導通の結果として、該選
択されたビット線の電位を変化させ、該選択されたワー
ド線と該選択されたビット線とに接続された該メモリセ
ル（選択されたメモリセル）の該キャパシタに所定の電
圧信号を印加するステップと、該キャパシタのデータに
対応するデータ信号を、該選択されたビット線及び該第
１の電気的ノード上に読み出すステップと、該第３のス
イッチング手段を導通させて、該第１の電気的ノード上
に読み出された該データ信号を、更に該第２の電気的ノ
ード上に読み出すステップと、を含み、選択されないビ
ット線は該電気的ノードに導通させず、選択されなかっ
たビット線も、読み出し動作に先立って、該ビット線プ
リチャージ手段によってキャパシタの他方の電極（第１
の電位）と同電位にし、そのことにより上記目的が達成
される。
【０１００】本発明の半導体記憶装置の駆動方法の１つ
の実施の形態において、前記複数のメモリセルはマトリ
クス状に配列され、前記キャパシタは１対の電極とその
間に設けられた強誘電体膜とを有し、不揮発的にデータ
を記憶するキャパシタであり、各メモリセルにおいて該
キャパシタの一方の電極は前記第１のスイッチング手段
を介して対応する該ビット線に接続されており、前記第
１及び第２の容量手段及び電気的ノードは前記データ信
号を運ぶ第１及び第２のデータ線であり、前記ビット線
をプリチャージするステップにおける前記第１の電位
は、該キャパシタの他方の電極と同じ電位であり、前記
電圧信号を印加するステップにおいて、前記選択された
ワード線と前記選択されたビット線とに接続された該メ
モリセル（選択されたメモリセル）の該キャパシタの該
一方の電極の電位は、該第１の電位と前記第２の電位と
の中間の値の第３の電位に変化され、前記読み出すステ
ップにおいて、該キャパシタの該強誘電膜に蓄積されて
いたデータに対応するデータ信号が該選択されたビット
線及び該第１のデータ線上に読み出され、そのことによ
り上記目的が達成される。
【０１０１】本発明の半導体記憶装置の駆動方法は、そ
の１つの実施の形態において、読み出し動作の前に、プ
リチャージされた前記第１及び第２のデータ線及び前記
ビット線をフローティング状態にするステップを含む。
【０１０２】本発明の半導体記憶装置の駆動方法の１つ
の実施の形態において、前記ビット線をプリチャージす
るステップにおいて、前記メモリブロックに含まれるビ
ット線のうち、所定数のビット線が同時にプリチャージ
される。
【０１０３】本発明の半導体記憶装置の駆動方法の１つ
の実施の形態において、前記第２のスイッチング手段を
導通するステップは、行アドレス及び列アドレスに基づ
いて行われる。
【０１０４】本発明の半導体記憶装置の駆動方法の１つ
の実施の形態において、前記第２のスイッチング手段を
導通するステップは、前記選択されたビット線を含む所
定数のビット線を各サブマトリクスから選択する第１の
ステップと、前記複数のサブマトリクスの中から該選択
されたビット線を含む１つのサブマトリクスを選択する
第２のステップと、を含む。
【０１０５】本発明の半導体記憶装置の駆動方法は、そ
の１つの実施の形態において、前記第１のデータ線上に
読み出された前記データ信号を増幅するステップを更に
含む。
【０１０６】本発明の半導体記憶装置の駆動方法は、そ
の１つの実施の形態において、前記第２のデータ線上に
読み出された前記データ信号を増幅するステップを更に
含む。
【０１０７】本発明の半導体記憶装置の駆動方法は、そ
の１つの実施の形態において、前記増幅するステップと
同時に、あるいは、該増幅するステップの後に、前記第
１のデータ線上に読み出された該データ信号に応じた書
き込みデータ信号を該第１のデータ線上に供給し、該書
き込みデータ信号のデータ“１”に対応するハイレベル
が第４の電位である、ステップと、該書き込みデータ信
号に対応する電荷を前記選択されたメモリセルの前記キ
ャパシタに再び蓄積させる（リストアする）ステップ
と、を更に含む。
【０１０８】本発明の半導体記憶装置の駆動方法の１つ
の実施の形態において、前記複数のビット線をプリチャ
ージするステップは、前記第１のスイッチング手段を導
通させるステップの前に終了する。
【０１０９】本発明の半導体記憶装置の駆動方法の１つ
の実施の形態において、前記第１及び第２のデータ線を
プリチャージするステップは、前記第１及び第２のスイ
ッチング手段を導通させるステップの前に終了する。
【０１１０】本発明の半導体記憶装置の駆動方法の１つ
の実施の形態において、前記第３の電位は、前記選択さ
れたメモリセルの前記キャパシタの前記一方の電極と、
前記選択されたビット線と、前記第１のデータ線とが短
絡して生じる電荷シェアによって得られ、前記第１のデ
ータ線をプリチャージするステップにおいて、前記第２
の電位は、該第３の電位と前記第１の電位との差が該キ
ャパシタの前記強誘電体膜の分極反転電圧よりも大きく
なるように設定される。
【０１１１】
【発明の実施の形態】以下に、本発明の実施の形態を説
明する。
【０１１２】本発明による半導体記憶装置は、各メモリ
セルのキャパシタに電圧信号を与えることによって、情
報（データ）をキャパシタに書き込み、またキャパシタ
に記憶されたデータの読み出しを行う。特に、本発明の
実施の形態として、キャパシタの両電極間に備えられた
強誘電体膜に正または負の残留分極を保持させることに
よって、データを不揮発性記憶させる不揮発性半導体記
憶装置について説明する。以下、本願明細書において、
上記のようなキャパシタを強誘電体キャパシタと称す
る。尚、本発明は強誘電体キャパシタを有する不揮発性
半導体記憶装置に限られるものではなく、ビット線を介
して与えられる電圧信号を用いて各メモリセルのデータ
の書き込み／読み出しを行う記憶装置に応用可能であ
る。
【０１１３】メモリセルは、通常、一本ずつあるいは一
対ずつ組になった複数のビット線と複数のワード線との
各交点に対応して１個ずつ設けられ、マトリクス状に配
列される。ただし、メモリセルは、ビット線とワード線
との全ての組み合わせに対応して設けられるとは限らな
い。各メモリセルはキャパシタと第１のスイッチング素
子とを有している。キャパシタの一方の電極は第１のス
イッチング素子を介してビット線に接続されている。ま
た、ビット線は、第２のスイッチング素子を介して共通
データ線に接続されている。
【０１１４】なお、不揮発性半導体記憶装置は、上述の
ように構成されたビット線、ワード線、及びメモリセル
を備えたメモリブロック（メモリセルマトリクス）を複
数個有していてもよい。１つのメモリブロックに対し、
一組あるいは複数組のワード線が設けられる。本明細書
においては、そのうちの１つのメモリブロックについて
説明する。
【０１１５】読み出し動作においては、通常、１対のビ
ット線と１本のワード線とが選択される。一般的に、与
えられたアドレス信号を列デコーダによってデコードす
ることによりビット線が選択され、アドレス信号を行デ
コーダによってデコードすることによりワード線が選択
される。選択されたワード線は、その信号レベルがアク
ティブとなる。選択されたビット線は、共通データ線と
の間に設けられたスイッチング素子（第２のスイッチン
グ素子）が導通することによって共通データ線に短絡さ
れる。
【０１１６】メモリブロックのビット線は、まず、読み
出し動作に先立って、ビット線プリチャージ手段によっ
て、メモリセルのキャパシタの他方の電極と同電位であ
る第１の電位にプリチャージされる。また、共通データ
線は、読み出し動作に先立って、共通データ線プリチャ
ージ手段によって第１の電位と異なる第２の電位にプリ
チャージされる。
【０１１７】読み出し動作の際には、選択されたビット
線と共通データ線とはフローティング状態にされる。ワ
ード線が選択されてその信号レベルがアクティブになる
と、このワード線に対応するすべてのメモリセルの第１
のスイッチング素子が導通状態となり、これらのメモリ
セルのキャパシタと対応するビット線とが接続される。
同時に、選択されるべきビツト線と共通データ線との間
に設けられた第２のスイッチング素子を導通することに
よって、ビツト線が選択される。ここで、ワード線をア
クティブにするタイミング（第１のスイッチング素子の
導通）と、ビット線を共通データ線に短絡するタイミン
グ（第２のスイッチング素子の導通）とは、どちらが先
であっても或は同時であっても全く差しつかえない。
【０１１８】すると、選択されたビット線の電位は、第
２の電位にプリチャージされた共通データ線との電荷シ
ェアにより、読み出しの動作の前の第１の電位から、第
１の電位と第２の電位の中間の電位（第３の電位）に変
化する。従って、選択されたワード線及び選択されたビ
ツト線に対応するメモリセル（i.e.選択されたメモリセ
ル）においては、キャパシタの一方の電極に、第１の電
位とは異なる第３の電位が印加される。キャパシタの他
方の電極は第１の電位に設定されているので、このキャ
パシタの電極間に電圧が印加されるため、強誘電体膜の
分極状態が正負いずれかに移行する。この分極状態の移
行によってキャパシタとビット線との間で電荷の移動が
生じると、ビット線上には、移行前の強誘電体の分極状
態に応じてわずかな電位変化が生じる。従って、選択さ
れたビット線においては、この電位変化を用いて従来と
同様にメモリセルからのデータを読み出しすることがで
きる。読み出しが行われたメモリセルのデータは破壊さ
れるので、その後再書き込み動作を行う。
【０１１９】以上の説明では選択されたビット線をプリ
チャージされた共通データ線に短絡することによって、
選択されたビット線の電位を変化させている。この共通
データ線により、書き込み／読み出しのためのデータ信
号が運ばれる。しかし、本発明において、選択されたビ
ット線の電位を変化させるために用いるのは、共通デー
タ線に限られるものではない。例えば、選択されたビッ
ト線を、所定の容量を有する電気的ノード（あるいは所
定の容量のキャパシタ）に短絡することによっても、実
現できる。
【０１２０】例えば、図４５〜４８に示すような構成に
よって電気的ノードあるいはキャパシタを読み出し動作
の前に所定の電位にプリチャージしておき、このプリチ
ャージされた電気的ノードあるいはキャパシタに選択さ
れたビット線を短絡することにより、選択されたビット
線の電位を変化させることができる。
【０１２１】図４５は、容量手段（キャパシタ）４５ｃ
を備えた電気的ノード４５ｎが各ビット線ＢＬに対して
設けられている場合を模式的に示している。各電気的ノ
ード４５ｎ、第２のスイッチング素子４５ｂを介して対
応するビット線ＢＬに接続され、別のスイッチング素子
４５ｄを介して容量手段をプリチャージする第２の電位
４５ｅに接続される。また、各ビット線ＢＬは、スイッ
チング素子４５ｆを介してビット線をプリチャージする
第１の電位４５ｇに接続される。
【０１２２】図４６は、各容量手段４５ｃ及び各ビット
線ＢＬのプリチャージ時を示している。スイッチング素
子４５ａ及び４５ｂは非導通（オフ）状態、スイッチン
グ素子４５ｄ及び４５ｆは導通（オン）状態となり、各
容量手段４５ｃ及びビット線ＢＬは各々第２及び第１の
電位にプリチャージされる。図４６において、同電位の
部分は太線で示されている。プリチャージ終了後、スイ
ッチング素子４５ｄ及び４５ｆを非導通（オフ）状態に
することにより、電気的ノード４５ｃ及びビット線ＢＬ
は各々フローティング状態にされる。
【０１２３】図４７は、ワード線ＷＬ１及びビット線Ｂ
Ｌ１が選択された場合の読み出し時の様子を示してい
る。スイッチング素子４５ａ及び４５ｂを導通（オン）
状態にすることにより、選択されたメモリセルのキャパ
シタＣの一方の電極、選択されたビット線ＢＬ１、及び
対応する電気的ノード５４ｎが短絡され、第３の電位が
実現される。図４７において、電気的に接続された（同
電位の）部分を太線で示している。
【０１２４】図４８は、複数のビット線ＢＬに対して、
共通の容量手段（キャパシタ）４８Ｃを備えた電気的ノ
ード４８Ｎが設けられている場合を模式的に示してい
る。各ビット線ＢＬは、対応する第２のスイッチング素
子４８ｂを介して電気的ノード４８Ｎに接続されてい
る。電気的ノード４８Ｎは、別のスイッチング素子４８
ｄを介して容量手段をプリチャージする第２の電位４８
Ｅに接続される。また、各ビット線ＢＬは、スイッチン
グ素子４８ｆを介してビット線をプリチャージする第１
の電位４８ｇに接続される。
【０１２５】図４９は、容量手段４８Ｃ及び各ビット線
ＢＬのプリチャージ時を示している。スイッチング素子
４８ａ及び４８ｂは非導通（オフ）状態、スイッチング
素子４８ｄ及び４８ｆは導通（オン）状態となり、容量
手段４８Ｃ及びビット線ＢＬは各々第２及び第１の電位
にプリチャージされる。図４９において、同電位の部分
は太線で示されている。プリチャージ終了後、スイッチ
ング素子４８ｄ及び４８ｆを非導通（オフ）状態にする
ことにより、電気的ノード４８Ｎ及びビット線ＢＬは各
々フローティング状態にされる。
【０１２６】図５０は、ワード線ＷＬ１及びビット線Ｂ
Ｌ１が選択された場合の読み出し時の様子を示してい
る。スイッチング素子４８ａ及び４８ｂを導通（オン）
状態にすることにより、選択されたメモリセルのキャパ
シタＣの一方の電極及び選択されたビット線ＢＬ１が電
気的ノード４８Ｎに短絡され、第３の電位が実現され
る。図５０において、電気的に接続された（同電位の）
部分を太線で示している。尚、上記の各スイッチング素
子は、トランジスタであっても、その他のスイッチング
素子であってもよい。また、所定の容量は、意図的に形
成された容量であっても、寄生容量を利用しても良い。
【０１２７】以下の記載では、「共通データ線」あるい
は「第１及び第２のデータ線」によって説明する。この
場合、共通データ線をフローティング状態にすることに
より、共通データ線自体の電気的容量を利用しており、
共通データ線上の各ビット線への接続点が電気的ノード
に対応する。
【０１２８】一方、選択されなかったビット線も、読み
出し動作に先立って、ビット線プリチャージ手段によっ
てキャパシタの他方の電極（第１の電位）と同電位にさ
れている。読み出し動作の際に、選択されたワード線の
信号レベルかアクティブになると、選択されたワード線
に対応するメモリセルにおいてキャパシタとビット線と
が接続される。選択されなかったビット線は共通データ
線に短絡されないため、そのまま第１の電位に保持され
ている。従って、キャパシタの一方の電極には他方の電
極と同電位の第１の電位が印加され、結局キャパシタの
電極間には電圧が印加されない。このように、選択され
なかったビット線と選択されたワード線とに対応するメ
モリセル（i.e.選択されなかったメモリセル）において
は、キャパシタの強誘電体膜の分極状態は変化せずに保
持される。選択されなかったメモリセルにおいてはデー
タの破壊読み出しが行われないため、読み出し後の再書
き込みが不要となる。
【０１２９】選択されたビット線の電位は、第２の電位
にプリチャージされた共通データ線との電荷シェアによ
り、第３の電位になる。好ましくは、この第３の電位と
第１の電位との差を、キャパシタの強誘電体膜の分極反
転電圧よりも大きくなるように設定する。このことによ
り、選択されたメモリセルにおいて、キャパシタの一方
の電極とビット線及び共通データ線とが短絡された場合
に、強誘電体キャパシタの分極状態を正負いずれかに確
実に移行させて、データの読み出しを確実することがで
きる。
【０１３０】本発明の不揮発性半導体記憶装置において
は、データの読み出し時に、選択されたビット線は共通
データ線に短絡される。従って、選択されたビット線上
に読み出された信号レベルは、共通データ線上にも同じ
ように読み出されている。共通データ線に対応して増幅
回路（センスアンプ）を設け、共通データ線上に読み出
された信号レベル増幅することにより、従来各ビット線
あるいは各ビット線対毎に必要であったセンスアンプが
不要となる。センスアンプは各共通データ線あるいは共
通データ線対毎に１つずつ設けるだけでよい。
【０１３１】共通データ線リストア回路は、共通データ
線に読み出された信号レベルを増幅した後（あるいは増
幅と同時）に、共通データ線の電位を所定の書き込み信
号レベルに増幅してリストアさせる。この書き込み信号
レベルのうち、データ“１”に対応するハイレベルを第
４の電位とする。
【０１３２】また、選択されなかったメモリセルに対す
る再書き込みが不要であるため、従来各ビット線あるい
はビット線対毎に必要であったリストア回路あるいはセ
ンスアンプが不要となる。リストア回路は各共通データ
線あるいは共通データ線対毎に１つずつあればよい。な
お、従来の不揮発性半導体記憶装置５００では、センス
アンプ１３が増幅とリストアの機能を兼ねていたので、
これら各ビット線あるいは各ビツト線対毎に設けられて
いたセンスアンプが不要となる。
【０１３３】ワード線が選択された時に、第１のスイッ
チング素子のゲートには、第３の電位より第１のスイッ
チング素子の閾値以上高い電位が印加される。更に、ビ
ット線が選択された時に、第２のスイッチング素子のゲ
ートには、第４の電位より第２のスイッチング素子の閾
値以上高い電位が印加される。このことにより、選択さ
れたメモリセルのキャパシタの電極間に、確実に第４の
電位と第１の電位との差の電圧を印加し、キャパシタに
確実に分極電荷を蓄積することができる。
【０１３４】キャパシタの他方の電極を、第１の電位に
保持された共通セルプレートに接続することにより、不
揮発性半導体記憶装置の構成を単純化することができ、
そのため高集積化を図ることができる。
【０１３５】第４の電位を電源電位と等しくし、第１の
電位を電源電位の１／２の電位とすることにより、デー
タ“１”と“０”、すなわちハイレベルとローレベルの
いずれの書き込み時においても、選択されたメモリセル
のキャパシタの両電極間に電源電位の１／２の電圧を印
加することができるので、キャパシタに確実に分極電荷
を蓄積することができる。
【０１３６】また、第４の電位を電源電位よりも高い電
位に設定し、第１の電位を第４の電位の１／２に設定す
ることにより、選択されたメモリセルのキャパシタの両
電極間に電源電位の１／２よりも高い電圧を印加するこ
とができるので、キャパシタにより確実に分極電荷を蓄
積することができる。
【０１３７】読み出し動作の際に、第１のスイッチング
素子を導通させる前に選択されたビット線のプリチャー
ジを終了し、ビット線及び共通データ線をフローティン
グ状態にしてから選択されたメモリセルのキャパシタを
ビット線に接続する。このことにより、選択されたメモ
リセルのキャパシタから読み出される電荷がビット線以
外のノードへ漏れ出ることが無く、確実に読み出しを行
うことができる。
【０１３８】更に、読み出し動作の際に、第１及び第２
のスイッチング素子を共に導通させる前に、共通データ
線のプリチャージを終了させ、ビット線及び共通データ
線をフローティング状態にしてから、選択されたメモリ
セルのキャパシタをビット線及び共通データ線に接続す
る。このことにより、選択されたメモリセルのキャパシ
タから読み出される電荷がビット線および共通データ線
以外のノードへ漏れ出ることが無く、確実に読み出しを
行うことができる。
【０１３９】第１及び第２のスイッチング素子を同時に
導通させた場合に、第１の電位にプリチャージされたビ
ット線と第２の電位にプリチャージされた共通データ線
と選択されたメモリセルのキャパシタの一方の電極とが
短絡され、電荷シェアにより到達する電位（第３の電
位）と、キャパシタの他方の電極の電位（第１の電位）
との差が、キャパシタの強誘電体膜の分極反転電圧より
も大きくなるように、第２の電位を設定する。このこと
により、読み出し時に強誘電体キャパシタの分極状態を
正負いずれかに確実に移行させ、データの読み出しを確
実に行うことができる。
【０１４０】以下、図面を参照しながら、本発明を実施
の形態について説明する。以下の説明において、従来の
不揮発性半導体記憶装置５００の構成要素と同一の構成
要素には同一の参照符号を付している。
【０１４１】（実施の形態１）図１は、本実施の形態に
よる不揮発性半導体記憶装置２００の回路構成の一部を
示している。不揮発性半導体記憶装置２００のメモリセ
ル６は、１個のキャパシタに１ビットの情報を記憶させ
る１Ｃ−１Ｔｒタイプのメモリセルである。
【０１４２】図１に示されるように、不揮発性半導体記
憶装置２００において、各々が行方向沿って配線された
ｍ対のビット線ＢＬ１、ＢＬ１バー、ＢＬ２、ＢＬ２バ
ー、・・・、及びＢＬｍ、ＢＬｍバーが、列方向に沿っ
て配列されている。ｎ＋１本のワード線ＷＬ０〜ＷＬｎ
は、各々がビット線に直交する方向（ｉ．ｅ．列方向）
に沿って配線され、行方向に沿って配列されている。ワ
ード線ＷＬ０〜ＷＬｎは、読み出し動作時に行アドレス
に基づいていずれか１本が選択されてハイレベルとなる
信号線である。また、各ワード線に対し、行デコーダ２
が１個ずつ配設されている。図１はｎ＋１＝６４、ｍ＝
６４の場合について示している。
【０１４３】また、ワード線ＷＬ０〜ＷＬｎに平行に、
ダミーワード線ＤＷＬ０及びＤＷＬ１とダミーセルプリ
チャージ線ＰＤＵＭ及びＰＤＵＭバーとが配線されてい
る。ダミーワード線ＤＷＬ０は、１本おき（偶数番号）
のワード線ＷＬ０，ＷＬ２，…のいずれかが選択された
場合にハイレベルとなる信号線であり、ダミーワード線
ＤＷＬ１は、残りの奇数番号のワード線ＷＬ１，ＷＬ
３，…のいずれかが選択された場合にハイレベルとなる
信号線である。ダミーセルプリチャージ線ＰＤＵＭ及び
ＰＤＵＭバーは、ワード線の選択に先だって、図示しな
い制御回路の動作によってそれぞれローレベル及びハイ
レベルになり、また、選択されたワード線が再びローレ
ベルとなった後に、図示しない制御回路の動作によって
それぞれハイレベル及びローレベルになる。
【０１４４】隣合う２本のビット線ＢＬｉ及びＢＬｉバ
ー（図１には、ｉ＝１について示されている）は対をな
しており、１対のビット線ＢＬ及びＢＬｉバーには、ビ
ット線プリチャージ回路４、６４個のメモリセル６、及
び４個のダミーセル７〜１０が接続されている。各々の
ビット線対について、各メモリセル６は、一方のビット
線ＢＬｉと偶数番号のワード線ＷＬ０，ＷＬ２，…との
交差部、及び他方のビット線ＢＬｉバーと奇数番号のワ
ード線ＷＬ１，ＷＬ３，…との交差部に配設されてい
る。そして、一方のビット線ＢＬｉ及びダミーワード線
ＤＷＬ１に対応して２個のダミーセル７及び８が配設さ
れ、他方のビット線ＢＬｉバー及びダミーワード線ＤＷ
Ｌ０に対応して２個のダミーセル９及び１０が配設され
ている。各対のビット線ＢＬｉ及びＢＬｉバーは、それ
ぞれ、スイッチング素子であるトランジスタＱ１及びＱ
２を介して１対の共通データ線ＤＡＴＡ及びＤＡＴＡバ
ーに接続されている。更に、各ビット線対ＢＬｉ及びＢ
Ｌｉバーに対して、列デコーダ１が設けられている。各
ワード線に対して行デコーダ２が設けられている。更
に、１対の共通データ線ＤＡＴＡ及びＤＡＴＡバーに対
し、センスアンプ３、リストア回路５、共通データ線プ
リチャージ回路６０、及び書き込み回路５０が設けられ
ている。
【０１４５】１対のビット線ＢＬｉ及びＢＬｉバーと、
このビット線対に対応して設けられた上記の回路と、メ
モリセル及びダミーセルとを合わせ、セクション１００
とする。図１には数個のセクション１００が示されてい
る。なお、１個の列デコーダ１に対して複数対のビット
線ＢＬｉ及びＢＬｉバーを接続することもできるが、本
実施の形態においては、１個の列デコーダに対して１対
のビット線ＢＬｉ及びＢＬｉバーのみを対応させる場合
について説明する。
【０１４６】図１に示されるように、不揮発性半導体記
憶装置２００は、３組の行アドレスプリデコード線Ｘ１
〜Ｘ３及び３組の列アドレスプリデコード線Ｙ１〜Ｙ３
を有している。外部から入力される行アドレスプリデコ
ード信号は、行アドレスプリデコード線Ｘ１〜Ｘ３を介
して行デコーダ２に与えられる。同様に、外部から入力
される列アドレスプリデコード信号は、列アドレスプリ
デコード線Ｙ１〜Ｙ３を介して列デコーダ１に与えられ
る。
【０１４７】図２に示すように、行アドレスプリデコー
ド線Ｘ１〜Ｘ３の各々は４本のアドレス線からなり、外
部から供給されるプリデコード信号に応じて、４本の行
アドレス線のうちのいずれか１本が選択されてハイレベ
ルとなる。
【０１４８】例えば、行アドレスプリデコード線Ｘ１
は、４本のアドレス線Ｘ１（０，１，２，３）から構成
されており、プリデコード信号の行アドレスＡ６及びＡ
７の値に応じて、４本のアドレス線Ｘ１（０，１，２，
３）のうちのいずれか１本が必ずハイレベルとなる。同
様に、行アドレスプリデコード線Ｘ２は、４本のアドレ
ス線Ｘ２（０，１，２，３）から構成されており、プリ
デコード信号の行アドレスＡ８及びＡ９の値に応じて、
４本のアドレス線Ｘ２（０，１，２，３）のうちのいず
れか１本が必ずハイレベルとなる。行アドレスプリデコ
ード線Ｘ３についても、全く同様である。図２に示され
るＷＬＥは、行アドレスＡ６〜Ａ１１が確定した後で所
定のハイレベルとなるワード線活性化信号である。
【０１４９】尚、本実施の形態においては、所定のハイ
レベル電位をＶｐｐとしており、Ｖｐｐは、電源電位Ｖ
ｃｃよりも、少なくともトランジスタの閾値電圧以上高
く設定された電位である。即ち、トランジスタの閾値を
Ｖｔｈとすると、Ｖｐｐは、式 Ｖｐｐ＞Ｖｃｃ＋Ｖｔ
ｈ を満たすように設定されている。アドレス信号Ａ０
〜Ａ１１（図２及び図３）、行アドレスプリデコード線
Ｘ１〜Ｘ３の電位、列アドレスプリデコード線Ｙ１〜Ｙ
３の電位、及びワード線活性化信号ＷＬＥは、全てその
ハイレベルが電位Ｖｐｐである。アドレス信号Ａ０〜Ａ
１１については、図示しない電圧変換回路によって、そ
のハイレベルが電位Ｖｐｐになるように変換されている
ものとする。
【０１５０】また、図２、３、及び４に示される＊が付
けられた論理ゲートは、ハイレベル電位Ｖｐｐと、ロー
レベルであるＧＮＤ電位との間で動作するものである。
【０１５１】図２に示されるように、各行デコーダ２に
は、３組の行アドレスプリデコード線Ｘ１〜Ｘ３の各組
から１本ずつ、各々異なる組み合わせとなるように選ば
れた３本の行アドレス線が接続されている。３組の行ア
ドレスプリデコード線の各々の４本の行アドレス線から
１本ずつ選択する組み合わせは、４3＝６４通りあるの
で、６４の行アドレスを指定することができる。従っ
て、行アドレスプリデコード線Ｘ１〜Ｘ３には６４個の
行デコーダ２が接続されている。行デコーダ２は、接続
された３本の行アドレス線が全てハイレベル（Ｖｐｐ）
になったとき、その出力がハイレベル（Ｖｐｐ）にな
る。行デコーダ２の出力は、６４本のワード線ＷＬ０〜
ＷＬ６３にそれぞれ接続されており、ワード線ＷＬ０〜
ＷＬ６３は、プリデコード信号のアドレス指定に応じ
て、選択時にいずれか１本だけがハイレベル（Ｖｐｐ）
となる。
【０１５２】同様に、図３に示すように、列アドレスプ
リデコード線Ｙ１〜Ｙ３の各々も、４本のアドレス線か
らなり、外部から供給されるプリデコード信号に応じ
て、４本の列アドレス線のうちのいずれか１本が選択さ
れてハイレベルとなる。
【０１５３】例えば、列アドレスプリデコード線Ｙ１
は、４本のアドレス線Ｙ１（０，１，２，３）から構成
されており、プリデコード信号の列アドレスＡ０及びＡ
１の値に応じて、４本のアドレス線Ｙ１（０，１，２，
３）のうちのいずれか１本が必ずハイレベルとなる。同
様に、列アドレスプリデコード線Ｙ２は、４本のアドレ
ス線Ｙ２（０，１，２，３）から構成されており、プリ
デコード信号の列アドレスＡ２及びＡ３の値に応じて、
４本のアドレス線Ｙ２（０，１，２，３）のうちのいず
れか１本が必ずハイレベルとなる。行アドレスプリデコ
ード線Ｙ３についても、全く同様である。
【０１５４】図３に示されるように、各列デコーダ１に
は、３組の列アドレスプリデコード線Ｙ１〜Ｙ３の各組
から１本ずつ、各々異なる組み合わせとなるように選ば
れた３本の列アドレス線が接続されている。３組の列ア
ドレスプリデコード線の各々の４本の列アドレス線から
１本ずつ選択する組み合わせは、４3＝６４通りあるの
で、６４の列アドレスを指定することができる。従っ
て、列アドレスプリデコード線Ｙ１〜Ｙ３には６４個の
列デコーダ１が接続されている。列デコーダ１は、接続
された３本の列アドレス線が全てハイレベル（Ｖｐｐ）
になったとき、その出力がハイレベル（Ｖｐｐ）にな
る。各列デコーダ１の出力は、１対のビット線ＢＬｉ及
びＢＬｉバーに接続されており、プリデコード信号のア
ドレス指定に応じて、６４対のビット線ＢＬｉ及びＢＬ
ｉのうち、いずれか１対が選択されてハイレベル（Ｖｐ
ｐ）となる。
【０１５５】次に、不揮発性半導体記憶装置２００のよ
り詳細な回路構成を説明する。以下の説明において、各
信号（例えば、ビット線読み出し信号ＲＤ）及びその信
号を運ぶ信号線（例えば、ビット線読み出し信号線Ｒ
Ｄ）を同一の記号（ＲＤ）を用いて記載するが、当業者
は混乱を生じずに理解できるであろう。
【０１５６】各メモリセル６、ダミーセル７〜１０の構
成は、従来のものと同様である。各メモリセル６は、例
えば、図３３に示すように、電極間に強誘電体膜を有す
るキャパシタＣｓとＮチャンネル形ＭＯＳ・ＦＥＴＱｓ
とを備えている。キャパシタＣｓの一方の電極はトラン
ジスタＱｓのソース−ドレイン間を介してビット線ＢＬ
ｉ又はビット線ＢＬｉバーに接続されている。キャパシ
タＣｓの他方の電極は、電源電圧Ｖｃｃの２分の１の電
圧が供給される共通セルプレートに接続されている。更
に、メモリセル６のキャパシタＣｓの一方の電極に対す
る書込電圧は、Ｖｃｃ電位（データ“１”に対応）およ
びＧＮＤ電位（データ“０”に対応）であるとする。ト
ランジスタＱｓのゲートは、それぞれ対応するいずれか
のワード線ＷＬ０〜ＷＬｎに接続されている。
【０１５７】列デコーダ１は、図４に示すように、３入
力ＮＡＮＤゲート１ａ及びＮＯＲゲート１ｂを備えてい
る。列アドレスプリデコード線Ｙ１〜Ｙ３からの３本の
アドレス線は、３入力ＮＡＮＤゲート１ａの３つの入力
にそれぞれ接続されている。ＮＯＲゲート１ｂの入力に
は３入力ＮＡＮＤゲート１ａの出力とビット線選択信号
線ＲＤバーとが接続されている。ビット線選択信号線Ｒ
Ｄバーは、選択されたワード線ＷＬがハイレベルになる
のと同時に、図示しない制御回路の動作によってローレ
ベルになり、選択されたワード線ＷＬがローレベルにな
ると同時に、図示しない制御回路の動作によってハイレ
ベル（Ｖｐｐ）になる。また、このＮＯＲゲート１ｂの
出力は、ビット線読み出し信号線ＲＤに接続されてい
る。従って、ビット線読み出し信号ＲＤは、ビット線選
択信号ＲＤバーがローレベル、かつ３入力ＮＡＮＤゲー
ト１ａの出力がローレベルの時のみ、ハイレベル（Ｖｐ
ｐ）となる。
【０１５８】図４に示されるように、１対のビット線Ｂ
Ｌｉ及びＢＬｉバーのうち、ビット線ＢＬｉは、Ｎチャ
ンネルＭＯＳ・ＦＥＴＱ１のソース−ドレイン間を介し
て共通データ線ＤＡＴＡに接続され、ビット線ＢＬｉバ
ーはＮチャンネル形ＭＯＳ・ＦＥＴＱ２のソース−ドレ
イン間を介して共通データ線ＤＡＴＡバーに接続されて
いる。共通データ線ＤＡＴＡ及びＤＡＴＡバーは対をな
している。トランジスタＱ１及びトランジスタＱ２のゲ
ートは、列デコーダ１からのビット線読み出し信号線Ｒ
Ｄに接続されている。ビット線読み出し信号ＲＤがハイ
レベル（Ｖｐｐ）の時は、トランジスタＱ１を通じてビ
ット線ＢＬｉと共通データ線ＤＡＴＡとが接続され、ト
ランジスタＱ２を通じてビット線ＢＬｉバーと共通デー
タ線ＤＡＴＡバーとか接続される。このときＶｐｐの設
定値から明らかなように、Ｖｃｃ電位及びＧＮＤ電位及
びそれらの中間の電位が、トランジスタＱ１及びＱ２の
閾値の影響を受ける事なく伝達される。
【０１５９】ビット線プリチャージ回路４は、図４に示
されるように、ビット線対ＢＬｉ及びＢＬｉバーに接続
されている。ビット線プリチャージ回路４は、３個のＰ
チャンネル形ＭＯＳ・ＦＥＴＱ４１〜Ｑ４３を備えてい
る。トランジスタＱ４１のソースは電源電圧Ｖｃｃの２
分の１の電圧を供給する１／２Ｖｃｃ電源に接続され、
ドレインは一方のビット線ＢＬｉに接続されている。ま
た、トランジスタＱ４２のソースは１／２Ｖｃｃ電源に
接続され、ドレインは他方のビット線ＢＬｉバーに接続
されている。トランジスタＱ４３のドレインは一方のビ
ット線ＢＬｉに接続され、ソースは他方のビット線ＢＬ
ｉバーに接続されている。トランジスタＱ４１〜Ｑ４３
の各ゲートは全てビット線読み出し信号線ＲＤに接続さ
れている。
【０１６０】ビット線読み出し信号線ＲＤは、ビット線
対ＢＬｉ及びＢＬｉバーが選択されていない時にはロー
レベルになっている。従って、非選択時において（ある
いはビット線対の選択の前にビット線読み出し信号をロ
ーレベルにすることにより）、ビット線対ＢＬｉ及びＢ
Ｌｉバーは、トランジスタＱ４１及びＱ４２介し、ロー
レベルのビット線読み出し信号線ＲＤによって、それぞ
れ電源電圧Ｖｃｃの２分の１の電圧にプリチャージされ
る。同時に、トランジスタＱ４３によってこれらビット
線ＢＬｉ，ＢＬｉバーの電位が均一化される。また、ビ
ット線読み出し信号ＲＤは、ビット線対ＢＬｉ及びＢＬ
ｉバーが選択されている時にはハイレベルになり、その
時、トランジスタＱ４１〜Ｑ４３は非接続状態になる。
【０１６１】センスアンプ３は、図４に示すように、１
対の共通データ線ＤＡＴＡ及びＤＡＴＡバーに接続され
ている。センスアンプ３は、２個のＮチャンネル型ＭＯ
Ｓ・ＦＥＴＱ３１及びＱ３２によって共通データ線ＤＡ
ＴＡ及びＤＡＴＡバー間の微小な電位差を差動増幅して
信号レベルを確定する増幅回路である。この時、共通デ
ータ線ＤＡＴＡ及びＤＡＴＡバーのいずれかよリ低い方
の信号レベルはＧＮＤ電位になる。トランジスタＱ３１
及びＱ３２は、Ｎチャンネル形ＭＯＳ・ＦＥＴＱ３５を
介してＧＮＤ電位に接地されている。トランジスタＱ３
５のゲートはセンスアンプ駆動信号Ｓが入力される。セ
ンスアンプ駆動信号Ｓはビット線選択信号ＲＤバーから
４段の遅延インバータ列３０を通じて生成され、読み出
し動作時において、後に説明するようにメモリセル６と
ダミーセル７〜１０から共通データ線ＤＡＴＡ及びＤＡ
ＴＡバーに微小な電位差が読み出された後にハイレベル
になる。
【０１６２】リストア回路５は、図４に示すように、１
対の共通データ線ＤＡＴＡ及びＤＡＴＡバーに接続され
ている。リストア回路５は、Ｐチャンネル形ＭＯＳ・Ｆ
ＥＴＱ３３及びＱ３４によって、共通データ線ＤＡＴＡ
及びＤＡＴＡバーのうちのいずれかより高い方の信号レ
ベルを電源電位Ｖｃｃにリストアする。トランジスタＱ
３３及びＱ３４は、Ｐチャンネル形Ｍ０Ｓ・ＦＥＴＱ３
６を介して電源電位Ｖｃｃに接続されている。トランジ
スタＱ３６のゲートには、リストア回路駆動信号Ｒバー
が入力される。リストア回路駆動信号Ｒバーは、センス
アンプ駆動信号Ｓから３段の遅延インバータ列３１を通
して生成され、読み出し動作時において、センスアンプ
３により共通データ線ＤＡＴＡ及びＤＡＴＡバー間の微
小な電位差が増幅され信号レベルが確定された後にロー
レベルになる。
【０１６３】共通データ線プリチャージ回路６０は、図
４に示すように、１対の共通データ線に接続されてい
る。共通データ線プリチャージ回路６０は、３個のＰチ
ャンネル形ＭＯＳ・ＦＥＴＱ６１〜Ｑ６３を備えてい
る。トランジスタＱ６１のソースは所定の電圧ＶＤＰに
接続され、ドレインは一方の共通データ線ＤＡＴＡに接
続されている。また、トランジスタＱ６２のソースは所
定の電圧ＶＤＰに接続され、ドレインは他方の共通デー
タ線ＤＡＴＡバーに接続されている。トランジスタＱ６
３のドレインは一方の共通データ線ＤＡＴＡに接続さ
れ、ソースは他方の共通データ線ＤＡＴＡバーに接続さ
れている。
【０１６４】トランジスタＱ６１〜Ｑ６３のゲートは、
全て共通データ線プリチャージ信号線ＤＰＲバーに接続
されている。共通データ線プリチャージ信号ＤＰＲバー
は、選択されたワード線ＷＬがローレベルとなった後
に、図示しない制御回路の動作によってローレベルにな
り、また、ワード線の選択に先立って、図示しない制御
回路の動作によってハイレベル（ＶＤＰ）になる。従っ
て、共通データ線プリチャージ信号ＤＰＲバーが口ーレ
ベルになることによって、トランジスタＱ６１及びＱ６
２によって共通データ線ＤＡＴＡ及びＤＡＴＡバーがそ
れぞれ所定の電圧ＶＤＰにプリチャージされる。同時
に、トランジスタＱ６３によってこれら共通データ線Ｄ
ＡＴＡ及びＤＡＴＡバーの電位が均一化される。また、
共通データ線プリチャージＤＰＲバーがハイレベル（Ｖ
ＤＰ）になっているときは、トランジスタＱ６１〜Ｑ６
３は非接続状態になる。
【０１６５】共通データ線ＤＡＴＡ及びＤＡＴＡバーを
プリチャージする所定の電位ＶＤＰは、以下のように設
定されている。読み出し時において、共通データ線プリ
チャージ回路６０により電位ＶＤＰにプリチャージされ
た共通データ線と、ビット線プリチャージ回路４により
（１／２）Ｖｃｃにプリチャージされたビット線とが、
トランジスタＱ１及びＱ２によって短絡された時に到達
する電位をＶＤＰ２とする。ビット線ＢＬｉ及びビット
線ＢＬｉバーのそれぞれの容量をＣＢＬ、共通データ線
ＤＡＴＡ及び共通データ線ＤＡＴＡバーのそれぞれの容
量をＣＤＬとする。共通データ線と対応するビット線と
が短絡された時、共通データ線とビット線との間で電荷
の移動が起こり、ＶＤＰ２は以下の式で表される電圧に
到達する。
【０１６６】
【数６】
【０１６７】この時の電圧波形を模式的に図５に示す。
ただし、図５では、ビット線とメモリセルキャパシタと
の短絡の影響については省略している。ビット線読み出
し信号ＲＤがローレベルからハイレベル（Ｖｐｐ）に遷
移すると、トランジスタＱ１及びＱ２が導通し、共通デ
ータ線及びビット線の電位は共にＶＤＰ２となる。図６
は、キャパシタＣｓの強誘電体膜の分極特性、即ち分極
電荷−電圧依存性を示す。本発明ではキャパシタＣｓの
他方の電極の電位を（１／２Ｖｃｃ）に設定しているの
で、図６に示される分極特性は電圧（１／２Ｖｃｃ）を
境として対象な形に表されている。ここで、分極反転電
圧Ｖｃは、図６の分極特性において分極電荷が正から負
又は負から正に反転する時のキャパシタＣｓの両電極間
の電圧である。この時、ＶＤＰは以下の式を満たすよう
に十分高い電位に設定されている。
【０１６８】
【数７】
【０１６９】言い換えれば、式（７）及び図６に示され
るように、ＶＤＰ２とキャパシタＣｓの他方の電極の電
位（１／２）Ｖｃｃとの差が、キャパシタＣｓの分極反
転電圧Ｖｃよりも大きくなるようにＶＤＰが設定されて
いる。また、ここでは、図６に示されるようにＶＤＰ２
は電源電圧Ｖｃｃに対して、ＶＤＰ２≦Ｖｃｃとなるよ
うに設定されているものとする。
【０１７０】また、図４に示されるように、１対の共通
データ線ＤＡＴＡ及びＤＡＴＡバーには、書き込み回路
５０が接続されている。書き込み回路５０は、２個のＰ
チャンネル形ＭＯＳ・ＦＥＴＱ５１及びＱ５３と、２個
のＮチャンネル形ＭＯＳ・ＦＥＴＱ５２及びＱ５４と、
４個のＮＡＮＤゲートと、４個のインバータを備えてい
る。トランジスタＱ５１のソースは電源電圧Ｖｃｃに接
続され、ドレインは一方の共通データ線ＤＡＴＡに接続
されている。トランジスタＱ５２のソースはＧＮＤ電位
に接続され、ドレインは一方の共通データ線ＤＡＴＡに
接続されている。トランジスタＱ５３のソースは電源電
圧Ｖｃｃに接続され、ドレインは他方の共通データ線Ｄ
ＡＴＡバーに接続されている。トランジスタＱ５４のソ
ースは電源電圧Ｖｃｃに接続され、ドレインは他方の共
通データ線ＤＡＴＡバーに接続されている。トランジス
タＱ５１〜Ｑ５４のそれぞれのゲートには、書き込みデ
ータ信号ＷＤＡＴＡの値と書き込み信号ＷＥＮの値と組
み合わせに対応して、４個のＮＡＮＤゲートと４個のイ
ンバータとによって生成される信号が、接続されてい
る。
【０１７１】書き込み信号ＷＥＮがローレベルの時には
トランジスタＱ５１及びＱ５３のゲートがハイレベル
（Ｖｃｃ）になると共に、トランジスタＱ５２及びＱ５
４のゲートがローレベルになる。従って、４個のトラン
ジスタＱ５１〜Ｑ５４は全て非導通状態となるため、共
通データ接続ＤＡＴＡ及びＤＡＴＡバーには影響を及ぼ
さない。
【０１７２】書き込み信号ＷＥＮがハイレベル（Ｖｃ
ｃ）かつ書き込みデータ信号ＷＤＡＴＡがデータ“０”
に対応するローレベルの時には、トランジスタＱ５１及
びＱ５２のゲートがハイレベル（Ｖｃｃ）になると共
に、トランジスタＱ５３及びＱ５４のゲートがローレベ
ルになる。従って、共通データ線ＤＡＴＡがローレベル
に短絡されると共に、共通データ線ＤＡＴＡバーがハイ
レベル（Ｖｃｃ）に短絡されるので、共通データ線に対
してデータ“０”が書き込まれることになる。
【０１７３】また、書き込み信号ＷＥＮがハイレベル
（Ｖｃｃ）かつ書き込みデータ信号ＷＤＡＴＡがデータ
“１”に対応するハイレベル（Ｖｃｃ）の時には、トラ
ンジスタＱ５１及びＱ５２のゲートがローレベルになる
と共に、トランジスタＱ５３及びＱ５４のゲートがハイ
レベル（Ｖｃｃ）になる。従って、共通データ線ＤＡＴ
Ａがハイレベル（Ｖｃｃ）に短絡されると共に、共通デ
ー夕線ＤＡＴＡバーがローレベルに短絡されるので、共
通データ線に対してデータ“１”が書き込まれることに
なる。
【０１７４】次に、不揮発性半導体記憶装置２００にお
けるメモリセル６への書き込み動作と読み出し動作を説
明する。以下の説明においては、ワード線ＷＬは、ワー
ド線ＷＬ０〜ＷＬｎのうち、書き込み動作又は読み出し
動作の際に選択されたいずれかのワード線を示し、ビッ
ト線ＢＬは、このとき同時に選択された１対のビット線
ＢＬｉ及びＢＬｉバーのうち、選択されたワード線ＷＬ
に接続されたメモリセル６が対応するビット線を示すも
のとする。また、ビット線ＢＬバーは、対応する１対の
ダミーセルが接続された他方のビット線を示すものとす
る。
【０１７５】不揮発性半導体記憶装置２００の読み出し
動作の具体的手順を、図面を参照しながら説明する。メ
モリセル６には、後で説明する書き込み動作によって、
データ“１”又は“０”が既に書き込まれているものと
する。
【０１７６】まず、ビット線ＢＬ及びＢＬバーが選択さ
れた場合の読み出し動作について、図７のタイムチャー
トに基づいて説明する。
【０１７７】読み出し動作が行われる前に、ビット線選
択信号ＲＤバーをハイレベルにして、ビット線読み出し
信号ＲＤをローレベルにすることによって、ビット線プ
リチャージ回路４を駆動させ、ビット線ＢＬ及びＢＬバ
ーを電源電圧の２分の１の電圧にプリチャージする。ま
た、ダミーセルプリチャージ線ＰＤＵＭ及びＰＤＵＭバ
ーを各々ハイレベルとローレベルにして、ダミーセル７
〜１０におけるダミーキャパシタＣＤの強誘電体膜に正
あるいは負の残留電荷を蓄積させる。ダミーキャパシタ
ＣＤの残留電荷量は、従来の不揮発性半導体記憶装置５
００の場合と同様に、メセリセル６におけるキャパシタ
Ｃｓの残留電荷量の半分となる。これと同時に共通デー
タ線プリチャージ信号ＤＰＲバーをローレベルにするこ
とによって、共通データ線プリチャージ回路６０を駆動
させ、共通データ線ＤＡＴＡ及びＤＡＴＡバーを所定の
電圧ＶＤＰにする。
【０１７８】読み出し動作が行われる前に、アドレス信
号Ａ０〜Ａ１１は既に確定している。従って、読み出し
動作の開始時（時刻ｔ２１）においてワード線活性化信
号ＷＬＥがハイレベルになると、行アドレスプリデコー
ド信号Ｘ１（０，１，２，３）〜Ｘ３（０，１，２，
３）のうち、アドレス信号Ａ６〜Ａ１１に対応する信号
がハイレベルになることによって、選択されたワード線
ＷＬがハイレベルになる（時刻ｔ２２）。同様に、列ア
ドレスプリデコード信号Ｙ１（０，１，２，３）〜Ｙ３
（０，１，２，３）は、アドレス信号Ａ０〜Ａ５に対応
して各々ハイレベルまたはローレベルになる。
【０１７９】読み出し動作時において、ビツト線選択信
号ＲＤバーがローレベルになると、列デコーダ１によっ
て、列アドレスプリレコード信号Ｙ１〜Ｙ３に応じてビ
ット線対ＢＬ及びＢＬバーが選択され、対応するビット
線読み出し信号ＲＤがハイレベルになる（時刻ｔ２
２）。選択されたビット線対のビット線読み出し信号Ｒ
Ｄがハイレベルになと、共通データ線とビット線とが短
絡され、式（６）で表される電圧ＶＤＰ２になる。同時
に（時刻ｔ２２）、ワード線ＷＬがハイレベルになり、
メモリセル６のトランジスタＱｓがオンになり、データ
の読み出しが行われる。まず、メセリセル６に“１”の
データが記憶されている場合の読み出しについて説明す
る。図８に示すように、メモリセル６のトランジスタＱ
ｓが導通すると、共通データ線ＤＡＴＡに短絡されたビ
ット線ＢＬの電荷とキャパシタＣＳの強誘電体に保持さ
れていた正の残留電荷Ｐrとがチャージシェアする。通
常、ビット線ＢＬ及び共通データ線ＤＡＴＡの容量ＣBL
及びＣＤLはキャパシタＣｓの容量Ｃｓよりも十分に大
きいので、キャパシタＣｓの一方の電極には電圧ＶＤＰ
２とほぼ等しい電圧が印加される。従って、キャパシタ
Ｃｓの電極間にはこの正電圧に対応する分極電荷ＰＤＰ
２[１]が蓄積される（図９）。
【０１８０】この際、図９から明らかなように、強誘電
体膜には分極反転が生じないので、ビット線ＢＬからキ
ャパシタＣｓに移動する電荷量は、ＰＤＰ２[１]−Ｐr
で示されるわずかな量となる。また、このときのビット
線ＢＬの電位の変化量Ｖ１は下記の式（８）で示され、
ビット線ＢＬの電位はわずかに低下する。
【０１８１】
【数８】
【０１８２】次に、メセリセル６に“０”のデータが記
憶されていた場合の読み出しについて説明する。図１０
に示すように、メモリセル６のトランジスタＱｓが導通
すると、共通データ線ＤＡＴＡに短絡されたビット線Ｂ
Ｌの電荷とキャパシタＣＳの強誘電体に保持されていた
負の残留電荷−Ｐrとがチャージシェアする。この場合
も、データ“１”が保持されていた場合と同様に、キャ
パシタＣｓの電極間にＶＤＰ２−（１／２）Ｖｃｃの正
電圧が印加される。従って、図１１に示すように、強誘
電体膜には、この正電圧に対応する分極電荷ＰＤＰ２
[０]が蓄積される。
【０１８３】この際、図１１から明らかなように、強誘
電体膜には分極反転が生じるので、ビット線ＢＬからキ
ャパシタＣｓに移動する電荷量は、ＰＤＰ２[０]−（−
Ｐr）＝ＰＤＰ２[０]＋Ｐrで示される比較的大きなもの
となる。このときのビット線ＢＬの電位の変化量Ｖ０は
下記の式（９）で示され、ビット線ＢＬには比較的大幅
な電位の低下が生じる。
【０１８４】
【数９】
【０１８５】また、データの読み出し時には、選択され
たワード線ＷＬに対応する１本のダミーワード線ＤＷＬ
もハイレベルになり、２個１組のダミーセル７及び８又
はダミーセル９及び１０のトランジスタＱＤがオンにな
る。ダミーセル７及びダミーセル１０においては、メセ
リセル６に“１”のデータが記憶されていた場合（図
９）と同様の電荷の移動が生じる。ダミーセル８及びダ
ミーセル９においては、メセリセル６に“０”のデータ
が記憶されていた場合（図１１）と同様の電荷の移動が
生じる。ダミーキャパシタＣＤの容量は、メモリセル６
のキャパシタＣｓの２分の１に設定されているので、ビ
ット線からダミーセル７又はダミーセル１０のダミーキ
ャパシタＣＤに移動する電荷量は、（ＰＤＰ２[１]−Ｐ
r）／２で示される量となる。同様に、ダミーセル８又
はダミーセル９のダミーキャパシタＣＤに移動する電荷
量は、（ＰＤＰ２[０]＋Ｐr）／２で示される電荷量と
なる。
【０１８６】従って、ビット線ＢＬ（またはＢＬバー）
から、対応する１組のダミーセルに移動する電荷量は、
上記の値を加算した（ＰＤＰ２[１]＋ＰＤＰ２[０]）／
２となる。この時のビット線ＢＬ（またはＢＬバー）に
おける電位の変化量ＶＤは、下記の式（１０）で示され
る一定の値となる。
【０１８７】
【数１０】
【０１８８】従って、時刻ｔ２２の暫時後において、選
択されたメモリセル６及び対応する１組のダミーセルが
接続された１対のビット線ＢＬ及びＢＬバー間の電位差
は、以下のようになる。
【０１８９】メモリセル６に“１”のデータが記憶され
ていた場合には、上記の式（８）に示される変化量Ｖ１
と式（１０）に示される変化量ＶＤの差より、下記の式
（１１）で示される電位差Ｖdif１が生じる。
【０１９０】
【数１１】
【０１９１】メモリセル６に“０”のデータが記憶され
ていた場合には、上記の式（９）に示される変化量Ｖ０
と式（１０）に示される変化量ＶＤの差より、下記の式
（１２）で示される電位差Ｖdif０が生じる。
【０１９２】
【数１２】
【０１９３】従って、選択されたメモリセル６に対応す
る１対のビツト線ＢＬ及びＢＬバー間には、メモリセル
６に記憶されていたデータに応じて、絶対値が同じで極
性が逆の電位差が生じることになる。
【０１９４】なお、ワード線ＷＬとダミーワード線ＤＷ
Ｌのハイレベル電圧は、図７に示されるように、電源電
圧ＶｃｃよりもトランジスタＱｓ及びトランジスタＱＤ
の閾値電圧Ｖｔｈ分以上高い電圧Ｖｐｐに設定されてい
る。このことにより、ビット線ＢＬ（ＢＬバー）と共通
データ線ＤＡＴＡ（ＤＡＴＡバー）とを短絡して得られ
る電圧ＶＤＰ２（≦Ｖｃｃ）が、キャパシタＣｓ及びダ
ミーキャパシタＣＤの一方の電極に確実に印加される。
【０１９５】また、ビット線読み出し信号ＲＤのハイレ
ベル電圧は、図７に示されるように、電源電圧Ｖｃｃよ
りもトランジスタＱ１及びＱ２の閾値電圧Ｖｔｈ分以上
高い電圧Ｖｐｐに設定されている。このことにより、ビ
ット線ＢＬ（ＢＬバー）と共通データ線ＤＡＴＡ（ＤＡ
ＴＡバー）が確実に短絡されて電圧ＶＤＰ２が得られ
る。
【０１９６】ワード線ＷＬがハイレベルになるタイミン
グとビット線読み出し信号ＲＤがハイレベルになるタイ
ミングとは、どちらか一方が先であってもまた同時であ
っても全く差し仕えなく、いずれの場合でもメモリセル
６及びダミーセル７及び１０又は８及び９から、対応す
る１対のビット線ＢＬ及びＢＬバー間に読み出される電
位差には変わりがない。
【０１９７】データの読み出し時において、ビツト線Ｂ
Ｌ及び共通データ線ＤＡＴＡが短絡され、ビツト線ＢＬ
バー及び共通データ線ＤＡＴＡバーが短絡されているの
で、１対のビット線ＢＬ及びＢＬバー間に生じた電位差
は、同時に１対の共通データ線ＤＡＴＤ及びＤＡＴＡバ
ーにも読み出されている。
【０１９８】その後の時刻ｔ２３において、センスアン
プ駆動信号Ｓがハイレベルになることによりセンスアン
プ３が駆動され、１対の共通データ線ＤＡＴＡ及びＤＡ
ＴＡバーの電位差が作動増幅される。センスアンプ３
は、この電位差の極性に応じて、共通データ線ＤＡＴＡ
及びＤＡＴＡバーの低い方の電位をＧＮＤ電位に変化さ
せることによって信号レベルを確定する。この時、１対
の共通データ線ＤＡＴＡ及びＤＡＴＡバーの高い方の電
位は大幅に変化せず、センスアンプ３が駆動する以前の
電位（即ち、ＶＤＰ２−Ｖdif１）に近い電位に保たれ
る。従って、１対の共通データ線ＤＡＴＡ及びＤＡＴＡ
バーの電位差が十分に増幅されるので、この増幅された
信号レベルを読み出すことにより、選択されたメモリセ
ル６に記憶されていたデータが出力される。
【０１９９】そして、時刻ｔ２４において、リストア回
路駆動信号Ｒバーがローレベルになることにより、リス
トア回路５が駆動される。リストア回路５は、１対の共
通データ線ＤＡＴＡ及びＤＡＴＡバーのうちの高い方の
電位をＶｃｃに変化させる。この時、ビット線ＢＬ（Ｂ
Ｌバー）と共通デー夕線ＤＡＴＡ（ＤＡＴＡバー）とは
短絡されているので、１対のビット線ＢＬ及びＢＬバー
のうちの低い方の電位はＧＮＤになり、１対のビット線
ＢＬ及びＢＬバーのうちの高い方の電位はＶｃｃにな
る。
【０２００】従って、読み出し動作の前にメモリセル６
に“１”のデータが保持されていた場合には、読み出し
後にはキャパシタＣｓの一方の電極にＶｃｃ電位が印加
され、メモリセル６に“０”のデータが保持されていた
場合には、キャパシタの一方の電極にＧＮＤ電位が印加
される。その結果、キャパシタＣｓの電極間には、読み
出し動作の前に保持されていたデータに応じて正又は負
である絶対値が（１／２）Ｖｃｃの電圧が印加される。
従って、従来の不揮発性半導体記憶装置５００について
説明した書き込み動作（図３８）の場合と同様に、キャ
パシタＣｓの強誘電体膜には再び分極電荷Ｐｓ又は−Ｐ
ｓが蓄積される。このようにして、メモリセル６には読
み出し動作以前に保持されていたデータが再び書き込ま
れ、リストア動作が完了する。
【０２０１】なお、ワード線ＷＬのハイレベル電位及び
ビット線読み出し信号ＲＤのハイレベル電位は、図７に
示されるように、電源電圧ＶｃｃよりもトランジスタＱ
ｓ、Ｑ１、及びＱ２の閾値電圧Ｖｔｈ以上高い電圧であ
るＶｐｐに設定されている。このことにより、電源電圧
ＶｃｃがキャパシタＣｓの一方の電極に確実に印加され
る。
【０２０２】次に、ビット線ＢＬｉ及びＢＬｉバーが選
択されなかった場合の読み出し動作について説明する。
【０２０３】選択されなかったビット線ＢＬｉ及びＢＬ
ｉバーは、読み出し動作時においてビット線プリチャー
ジ回路４によって電源電圧Ｖｃｃの２分の１の電圧にプ
リチャージされ、その後もこの電圧に保たれる（図１６
参照）。
【０２０４】メモリセル６に“１”のデータが記憶され
ている場合は、図１２に示すように、キャパシタＣｓの
強誘電体膜に正の残留分極Ｐｒが保持されている。読み
出し動作の間、ビット線ＢＬの電位とキャパシタＣｓの
他方の電極の電位とは等しく、共に電源電圧Ｖｃｃの２
分の１の電圧になっている。従って、ワード線ＷＬがハ
イレベルになってトランジスタＱｓがオンになっても、
キャパシタＣｓの電極間に電圧が印加されることはない
ため、図１３に示すように、残留電荷Ｐｒはそのまま保
存される。即ち、メモリセル６に記憶された“１”のデ
ータはそのまま維持される。
【０２０５】メモリセル６に“０”のデータが記憶され
ている場合には、図１４に示すように、キャパシタＣｓ
の強誘電体膜には、データ“１”の場合と逆極性の残留
電荷−Ｐｒが保持されている。この場合にも、読み出し
動作の間、ビット線ＢＬの電位とキャパシタＣｓの他方
の電極の電位とは等しく、共に電源電圧Ｖｃｃの２分の
１の電圧になっている。従って、ワード線ＷＬがハイレ
ベルになってトランジスタＱｓがオンになっても、キャ
パシタＣｓの電極間に電圧が印加されることはないた
め、図１５に示すように、残留電荷−Ｐｒはそのまま保
存される。即ち、メモリセル６に記憶された“０”のデ
ータはそのまま維持される。
【０２０６】そして、上記のいずれの場合においてもビ
ット線ＢＬｉ（ＢＬｉバー）の電位は変化しない。
【０２０７】次に、ビット線ＢＬｉ及びＢＬｉバーが選
択されなかった場合の読み出し動作を、図１６を参照し
ながら具体的に説明する。
【０２０８】読み出し動作が行われる前に、ビット線選
択信号ＲＤバーをハイレベルにすることにより、ビット
線読み出し信号ＲＤをローレベルにする。このことによ
り、ビット線プリチャージ回路４を駆動し、ビット線Ｂ
Ｌ及びＢＬバーを電源電圧の２分の１の電圧にプリチャ
ージする。また、ダミーセルプリチャージ線ＰＤＵＭ及
びＰＤＵＭバーを各々ハイレベルとローレベルにして、
ダミーセル７〜１０におけるダミーキャパシタＣＤの強
誘電体膜に正あるいは負の残留電荷を蓄積させる。これ
と同時に共通データ線プリチャージ信号ＤＰＲバーをロ
ーレベルにすることによって、共通データ線プリチャー
ジ回路６０を駆動させ、共通データ線ＤＡＴＡ及びＤＡ
ＴＡバーを所定の電圧ＶＤＰにする。
【０２０９】読み出し動作の開始時（時刻ｔ２１）にお
いてワード線活性化信号ＷＬＥがハイレベルになり、ワ
ード線ＷＬは時刻ｔ２２においてハイレベルになる。読
み出し動作において、ビツト線選択信号ＲＤバーがロー
レベルになり、列デコーダ１が活性化されるが、メモリ
セル６は選択されていないため、列デコーダ１はメモリ
セル６が接続されたビット線対ＢＬ及びＢＬバーを選択
しない。従って、ビット線読み出し信号ＲＤはローレベ
ルのままである（時刻ｔ２２）。ビット線ＢＬｉ及びＢ
Ｌｉバーは、各々共通データ線ＤＡＴＡ及びＤＡＴＡバ
ーに接続されず、ビット線プリチャージ回路４は駆動さ
れたままであるため、選択されなかった１対のビット線
ＢＬｉ及びＢＬｉバーは（１／２）Ｖｃｃにプリチャー
ジされた状態が維持される。
【０２１０】従って、時刻ｔ２２にワード線ＷＬが選択
されてハイレベルになり、ワード線ＷＬに接続されたメ
モリセル６のトランジスタＱｓかオンになっても、図１
２〜図１５に示したように、選択されないメモリセル６
が接続されたビット線対の一方の電位は変化せず、上述
のようにメモリセル６に記憶されたデータはそのまま保
存される。また、時刻ｔ２２には、いずれか１本のダミ
ーワード線ＤＷＬもハイレベルになるため、２個１組の
ダミーセル７及び８又はダミーセル９及び１０のトラン
ジスタＱＤもオンになるが、メモリセル６の場合と同様
に、ダミーセルが接続された他方のビツト線の電位も変
化しない。
【０２１１】時刻ｔ２３において、センスアンプ駆動信
号Ｓがハイレベルとなってセンスアンプ３が駆動され、
その後の時刻ｔ２４においてリストア回路駆動信号Ｒバ
ーがローレベルとなってリストア回路５が駆動されるこ
とによって、共通データ線ＤＡＴＡ及びＤＡＴＡバーの
電位が変化する。しかし、選択されない１対のビット線
ＢＬｉ及びＢＬｉバーは、各々共通データ線ＤＡＴＡ及
びＤＡＴＡバーから切り離された状態が維持されるの
で、１対のビット線ＢＬｉ及びＢＬｉバーの電位は変化
しない。
【０２１２】上述のように、本実施の形態の不揮発性半
導体記憶装置２００によれば、選択されなかったビット
線ＢＬｉ（ＢＬｉバー）は、メモリセル６のキャパシタ
Ｃｓの他方の電極が接続された共通セルプレートの電位
（１／２）Ｖｃｃに等しく保持される。従って、ワード
線ＷＬが選択されてメモリセル６のトランジスタＱｓが
オンとなり、キャパシタＣｓの一方の電極がビット線Ｂ
Ｌｉ（ＢＬｉバー）に接続されても、キャパシタＣｓの
電極間には電圧が印加されず、強誘電体膜に記憶された
残留分極はそのまま保持される。従って、ワード線ＷＬ
が選択されていても、ビット線（ＢＬｉまたはＢＬｉバ
ー）が選択されなかったメモリセルについては読み出し
動作後の再書き込みが不要である。従って、従来の不揮
発性半導体記憶装置において、読み出しを行う必要がな
い多数のメモリセル６について読み出し動作と書き込み
動作を行うために消費されていた無駄な電力が不要とな
り、電力消費を飛躍的に低減することができる。
【０２１３】また、本実施の形態の不揮発性半導体記憶
装置２００によれば、図３１に示される従来の不揮発性
半導体記憶装置５００のようにビット線対毎にセンスア
ンプ１３を設ける必要がないため、例えば、装置のチッ
プ面積を大幅に消滅することができる。
【０２１４】次に、メモリセル６への書き込み動作を図
１７のタイムチャートを参照しながら説明する。時刻ｔ
２４のリストア動作までの動作は、図７を用いて説明し
たビット線が選択された場合の読み出し動作と同様であ
る。
【０２１５】その後、時刻ｔ２５において書き込み信号
ＷＥＮがハイレベルになると、書き込みデータ信号ＷＤ
ＡＴＡに対応して、共通データ線ＤＡＴＡ（ＤＡＴＡバ
ー）及びそれに短絡されているビット線ＢＬ（ＢＬバ
ー）の電圧が遷移する。書き込みデータ信号ＷＤＡＴＡ
がデータ“１”に対応するハイレベルの時には、共通デ
ータ線ＤＡＴＡ及びそれに短絡されているビット線ＢＬ
がハイレベルになると共に、共通データ線ＤＡＴＡバー
及びそれに短絡されているビット線ＢＬバーがローレベ
ルになる。また、書き込みデータ信号ＷＤＡＴＡがデー
タ“０”に対応するローレベルの時には、共通データ線
ＤＡＴＡ及びそれに短絡されているビツト線ＢＬがロー
レベルになると共に、共通データ線ＤＡＴＡバー及びそ
れに短絡されているビット線ＢＬバーがハイレベルにな
る。以下は、従来の不揮発性半導体記憶装置５００のの
書き込み動作と同様にして、メモリセル６に書き込みデ
ータＷＤＡＴＡに対応したデータが書き込まれる。
【０２１６】（実施の形態２）図１８は、実施の形態２
による不揮発性半導体記憶装置３００の回路構成の一部
を示している。以下の説明において、不揮発性半導体記
憶装置２００の構成要素と同一の構成要素には同一の参
照符号を付している。不揮発性半導体記憶装置３００の
全体的な構成は、図１に示される不揮発性半導体記憶装
置２００とほぼ同様であるので、本実施の形態の説明に
おいても図１を用いることにする。
【０２１７】不揮発性半導体記憶装置３００のメモリセ
ル６は、１個のキャパシタに１ビットの情報を記憶させ
る１Ｃ−１Ｔｒタイプのメモリセルである。本実施の形
態では、キャパシタのビット線に接続されていない他方
の電極は、所定の電圧Ｖｃｃｈの２分の１の電圧が供給
される共通セルプレートに接続されている。ここでＶｃ
ｃｈは電源電位Ｖｃｃよりも高い電位である。
【０２１８】以下、実施の形態１と異なる構成を有する
部分について説明する。図１８に示されるように、不揮
発性半導体記憶装置３００は、各ビット線対ＢＬｉ及び
ＢＬｉバーと共通データ線対ＤＡＴＡ及びＤＡＴＡバー
との間に配設されたトランジスタＱ１〜Ｑ４と、ビット
線読み出し信号線ＲＤにその入力が接続されたインバー
タ４１を有している。ビット線ＢＬｉはＮチャンネル形
ＭＯＳ・ＦＥＴＱ１のソース−ドレイン間を介して共通
データ線ＤＡＴＡに連結され、更にＰチャンネル形ＭＯ
Ｓ・ＦＥＴＱ３のソース−ドレイン間を介して共通デー
タ線ＤＡＴＡに連結されている。同様に、ビット線ＢＬ
ｉバーはＮチャンネル形ＭＯＳ・ＦＥＴＱ２のソース−
ドレイン間を介して共通データ線ＤＡＴＡバーに連結さ
れ、更にＰチャンネル形ＭＯＳ・ＦＥＴＱ４のソース−
ドレイン間を介して共通データ線ＤＡＴＡバーに連結さ
れている。トランジスタＱ１及びトランジスタＱ２のゲ
ートは、列デコーダ１からのビット線読み出し信号線Ｒ
Ｄに接続されている。トランジスタＱ３及びトランジス
タＱ４のゲートはインバータ４１の出力に接続されてい
る。
【０２１９】図１８からわかるように、ビット線ＢＬｉ
と共通データ線ＤＡＴＡiとの間のトランジスタＱ１及
びＱ３は相補形の構成になり、同様に、ビット線ＢＬｉ
バーと共通データ線ＤＡＴＡiバーとの間のトランジス
タＱ２及びＱ４は相補形の構成になっている。その他の
部分の接続については、実施の形態１と同じである。
【０２２０】また、本実施の形態においては、図１に示
される各信号のハイレベルは、以下のように設定されて
いる。ワード線ＷＬi、ダミーワード線ＤＷＬ０及びＤ
ＷＬ１、及びダミーセルプリチャージ線ＰＤＵＭ及びＰ
ＤＵＭバーのハイレベルは、所定の電圧Ｖｐｐｈに設定
され、列アドレスプリデコード信号Ｙ１〜Ｙ３、ビット
線読み出し信号ＲＤ、及びビット線選択信号ＲＤバーの
ハイレベルは、Ｖｃｃｈに設定されている。ここで、Ｖ
ｐｐｈ電位は、Ｖｃｃｈよりも少なくともトランジスタ
の閾値以上高く設定されている。また、共通データ線プ
リチャージ信号ＤＰＲバーのハイレベルも、後で説明す
るように実施の形態１の場合と異なっている。
【０２２１】また、本実施の形態においては、図１８に
示される各信号のハイレベルは、以下のように設定され
ている。列アドレスプリデコード信号Ｙ１〜Ｙ３、ビッ
ト線読み出し信号ＲＤ、及びビット線選択信号ＲＤバー
のハイレベル、リストア回路５のトランジスタＱ３６の
ソース及びインバータ列３１、センスアンプ３のインバ
ータ列３０、書き込み回路５０のトランジスタＱ５１及
びＱ５３ソースは、電位Ｖｃｃｈに設定されている。ビ
ット線プリチャージ回路４のトランジスタＱ４１及びＱ
４２のソースは（１／２）Ｖｃｃｈに設定され、共通デ
ータ線プリチャージ回路６０のトランジスタＱ６１及び
Ｑ６２のソースは後述する所定の電圧ＶＤＰｈに設定さ
れている。なお、図１８の中の構成要素のうち、＊が付
けられた論理ゲートは、Ｖｃｃｈをハイレベルとして動
作するものである。
【０２２２】ビット線読み出し信号ＲＤがハイレベル
（Ｖｃｃｈ）の時、トランジスタ対Ｑ１及びＱ２を通じ
てビット線ＢＬｉと共通データ線ＤＡＴＡとが接続さ
れ、トランジスタ対Ｑ３及びＱ４を通じてビット線ＢＬ
ｉバーと共通データ線ＤＡＴＡバーとが接続される。こ
の時、これらのトランジスタ対は各々相補形の構成にな
っているため、実施の形態１の場合と同じように、Ｖｃ
ｃｈ電位、ＧＮＤ電位、及びこれらの中間の電位は、ト
ランジスタＱ１〜Ｑ４の閾値の影響を受ける事なく伝達
される。
【０２２３】次に、共通データ線ＤＡＴＡ及びＤＡＴＡ
バーをプリチャージする電位ＶＤＰｈの設定について説
明する。
【０２２４】読み出し時において、共通データ線プリチ
ャージ回路６０によりＶＤＰｈにプリチャージされた共
通データ線ＤＡＴＡ（ＤＡＴＡバー）と、ビット線プリ
チャージ回路４により（１／２）Ｖｃｃｈにプリチャー
ジされたビット線ＢＬ（ＢＬバー）とが、トランジスタ
Ｑ１〜Ｑ４によって短絡された時に、電荷の移動によっ
て到達する電位をＶＤＰ２ｈとする。到達電位ＶＤＰ２
ｈは、以下の式（１３）で表される。
【０２２５】
【数１３】
【０２２６】この時、ＶＤＰｈは、以下の式（１４）を
満たすように十分高い電位に設定されている。
【０２２７】
【数１４】
【０２２８】即ち、実施の形態１において、式（７）及
び図６を用いて説明したのと同様に、ＶＤＰ２ｈとキャ
パシタＣｓの他方の電極の電位（１／２）Ｖｃｃｈとの
差が、キャパシタＣｓの分極反転電圧Ｖcよりも大きく
なるようにＶＤＰｈが設定されている。
【０２２９】不揮発性半導体記憶装置３００におけるメ
モリセル６ヘの書き込み動作と読み出し動作は、実施の
形態１の不揮発性半導体記憶装置２００の場合と信号の
レベル以外同様である。即ち、書き込み及び読み出し動
作のタイミングは、図７、図１６、及び図１７のタイム
チャートに示される通りである。
【０２３０】信号のレベルについては、メモリセル６へ
の書き込み電圧がＶｃｃよりも高い電圧Ｖｃｃｈとな
る。従って、キャパシタのＣｓ両電極間に印加される書
き込み電位差を、電源電圧Ｖｃｃの１／２よりも大きい
（１／２）Ｖｃｃｈとすることができる。
【０２３１】次に、本実施の形態による不揮発性半導体
記憶装置３００の効果について説明する。
【０２３２】強誘電体膜の分極特性即ち分極電荷−電圧
特性の例を図１９に示す。図１９には、同一の強誘電体
膜に対して、書き込み電圧をＶｍａｘ１〜Ｖｍａｘ４の
４通りに変えて印加した時のヒステリシス特性が示され
ている。図１９によれば、書き込み電圧ＶｍａｘをＶｍ
ａｘ１からＶｍａｘ４に下げていっても、分極反転電圧
ＶｃはＶｃ１からＶｃｃ４に示すように、あまり低下し
ない。一方、強誘電体膜に書き込みを確実に行うために
は、書き込み電圧はＶｍａｘが分極反転電圧Ｖｃよりも
十分に大きい必要がある。従って、コンピュータシステ
ムの電源の都合等によって不揮発性半導体記憶装置の電
源電圧Ｖｃｃをよリ低電圧で動作させたい場合があって
も、分極反転電圧Ｖｃが下がらないために、強誘電体膜
への書き込み電圧Ｖｍａｘを下げることはできないとい
う問題点があった。
【０２３３】本実施の形態によれば、強誘電体膜への書
き込み電圧Ｖmaxを（１／２）Ｖｃｃよりも大きい（１
／２）Ｖｃｃｈに設定しているので、電源電圧Ｖｃｃが
低い場合でも、強誘電体への書き込みを確実に行うこと
ができる。
【０２３４】（実施の形態３）図２０及び図２１は、実
施の形態３による不揮発性半導体記憶装置４００の回路
構成の一部を示している。図２０に示されるように、本
実施の形態による不揮発性半導体記憶装置４００は、実
施の形態１の不揮発性半導体記憶装置２００と同様に、
ビット線、ワード線、及びメモリセルアレイを有するメ
モリブロック（メモリセルマトリクス）を備えている。
不揮発性半導体記憶装置４００は、メモリブロックを複
数個有していてもよい。また、以下の説明において、不
揮発性半導体記憶装置２００の構成要素と同一の構成要
素には同一の参照符号を付している。
【０２３５】まず、本実施の形態の不揮発性半導体記憶
装置４００が実施の形態１の不揮発性半導体記憶装置２
００と異なる部分について簡単に説明する。
【０２３６】実施の形態１の不揮発性半導体記憶装置２
００では、１つのメモリブロック（メモリセルマトリク
ス）に対して１本または複数本の共通データ線ＤＡＴＡ
（ＤＡＴＡバー）が設けられているが、本実施の形態の
不揮発性半導体記憶装置４００においては、複数のビッ
ト線対ＢＬｉ及びＢＬｉバーを含むサブマトリクス４１
０の少なくとも１つに対して１本または複数本の共通デ
ータ線ＤＡＴＡ（ＤＡＴＡバー）が設けられている。１
つのメモリブロックに注目すれば（あるいはメモリブロ
ックが１つの場合）、各サブマトリクス４１０に対して
１本または複数本の共通データ線ＤＡＴＡ（ＤＡＴＡバ
ー）が設けられる。複数のメモリブロックの場合、１本
または複数本の共通データ線ＤＡＴＡ（ＤＡＴＡバー）
は複数のメモリブロックを横断して設けられ、１本また
は複数本の共通データ線ＤＡＴＡ（ＤＡＴＡバー）に複
数のサブマトリクス４１０が対応する（図２１参照）。
また、後述するように、共通データ線はスイッチング素
子で連結された第１及び第２の部分を有している。
【０２３７】また、不揮発性半導体記憶装置２００にお
いては、ビット線ＢＬｉ（ＢＬｉバー）と共通データ線
ＤＡＴＡ（ＤＡＴＡバー）との間に設けられたスイッチ
ング素子であるトランジスタＱ１（Ｑ２）は、列アドレ
スに応じて導通と遮断が制御される。一方、不揮発性半
導体記憶装置４００においては、ビット線ＢＬｉ（ＢＬ
ｉバー）と共通データ線ＤＡＴＡ（ＤＡＴＡバー）との
間に設けられたスイッチング素子は、行アドレスまたは
列アドレスに応じて導通と遮断が制御される。不揮発性
半導体記憶装置２００においては、読み出し動作を行う
前にメモリブロックに含まれる全てのビット線がプリチ
ャージされるが、不揮発性半導体記憶装置４００におい
ては、読み出し動作を行う前に所定のビット線対のみが
プリチャージされる。
【０２３８】本実施の形態による不揮発性半導体記憶装
置４００の書き込み動作及び書き込み動作に用いる回路
は、実施の形態１による不揮発性半導体記憶装置２００
と同様である。以下、本実施の形態の不揮発性半導体記
憶装置４００の読み出し動作及び読み出し動作に用いる
回路について説明する。
【０２３９】不揮発性半導体記憶装置４００のメモリセ
ル６は、上述の実施の形態と同様に、１個のキャパシタ
に１ビットの情報を記憶させる１Ｃ−１Ｔｒタイプのメ
モリセルである。また、本実施の形態では、メモリセル
６において、キャパシタＣｓのビット線に接続されてい
ない他方の電極は、電源電圧Ｖｃｃの２分の１の電圧が
供給される共通セルプレートに接続されている。更に、
メモリセル６のキャパシタＣｓの一方の電極に対する書
込電圧は、Ｖｃｃ電位（データ“１”に対応）およびＧ
ＮＤ電位（データ“０”に対応）であるとする。
【０２４０】不揮発性半導体記憶装置４００は複数のメ
モリブロックＭを有している。本実施の形態において
は、４つのメモリブロックＭ０〜Ｍ３を有する場合につ
いて説明する。
【０２４１】図２０に示されるように、不揮発性半導体
記憶装置４００の各メモリブロックＭにおいて、実施の
形態１の場合と同様に、各々が行方向沿って配線された
ｎ対のビット線ＢＬ１、ＢＬ１バー、ＢＬ２、ＢＬ２バ
ー、・・・、及びＢＬｍ、ＢＬｍバーが、列方向に沿っ
て配列されている。ｎ＋１本のワード線ＷＬ０〜ＷＬｎ
は、各々がビット線に直交する方向（ｉ．ｅ．列方向）
に沿って配線され、行方向に沿って配列されている。各
ワード線ＷＬに対し、行デコーダ２２が１個ずつ配設さ
れている。また、ワード線ＷＬ０〜ＷＬｎに平行に、ダ
ミーワード線ＤＷＬ０及びＤＷＬ１とダミーセルプリチ
ャージ線ＰＤＵＭ及びＰＤＵＭバーとが配線されてい
る。図２０は、メモリブロックＭ０について、ｎ＋１＝
６４の場合を示している。
【０２４２】図２１は、不揮発性半導体記憶装置４００
の全体的な構成を概略的に示している。図２１に示され
るように、４つのメモリブロックＭ０〜Ｍ３が行方向に
配置されている。４つのメモリブロック全体で、２５６
本のワード線ＷＬ０〜ＷＬ２５５が配線されている。メ
モリブロックＭ１〜Ｍ３の構成も上述のメモリブロック
Ｍ０と同様であり、図２１に示されるように、ワード線
ＷＬ６４〜ＷＬ１２７、ＷＬ１２８〜ＷＬ１９１、及び
ＷＬ１９２〜ＷＬ２５５に対して、各々、対応するダミ
ーワード線（例えば、ＤＷＬ３及びＤＷＬ２）及びダミ
ーセルプリチャージ線ＰＤＵＭ及びＰＤＵＭバー（図２
１には示されず）が配設されている。
【０２４３】図２０に示されるように、各メモリブロッ
クＭにおいて、１対のビット線ＢＬ及びＢＬｉバーに
は、ビット線プリチャージ回路４１、６４個のメモリセ
ル６、及び４個のダミーセル７〜１０が接続されてい
る。実施の形態１の場合と同様に、各々のビット線対に
ついて、各メモリセル６は、一方のビット線ＢＬｉと偶
数番号のワード線ＷＬ０，ＷＬ２，…との交差部、及び
他方のビット線ＢＬｉバーと奇数番号のワード線ＷＬ
１，ＷＬ３，…との交差部に配設されている。そして、
一方のビット線ＢＬｉ及びダミーワード線ＤＷＬ１に対
応して２個のダミーセル７及び８が配設され、他方のビ
ット線ＢＬｉバー及びダミーワード線ＤＷＬ０に対応し
て２個のダミーセル９及び１０が配設されている。
【０２４４】また、不揮発性半導体記憶装置４００は、
図２０に示すように、各メモリブロックＭに対して４個
ずつ設けられた第１の列デコーダ２１を有している。更
に、４対のビット線ＢＬｉ及びＢＬｉバー毎に、第２の
列デコーダ２３、センスアンプ／リストア回路１３０、
及び共通データ線プリチャージ回路６０が設けられてい
る。図２０及び図２１において、各メモリブロックＭに
おける４対のビット線ＢＬｉ及びＢＬｉバーに対応する
部分をサブマトリクス４１０として示している。本実施
の形態においては、１つのメモリブロックＭは１６個の
サブマトリクス４１０を有している。
【０２４５】図２０及び図２１に示されるように、４個
のメモリブロックを横断して１６対の第１データ線ＤＡ
ＴＡ及びＤＡＴＡバーが配設されている。１対の第１デ
ータ線ＤＡＴＡ及びＤＡＴＡバーは、各メモリブロック
Ｍ内で、４対のビット線ＢＬｉ及びＢＬｉバー（即ち、
サブマトリクス４１０）に対応している。第２の列デコ
ーダ２３、センスアンプ／リストア回路１３０、及び共
通データ線プリチャージ回路６０は、各第１のデータ線
対ＤＡＴＡ及びＤＡＴＡバーに対して設けられている。
【０２４６】また、図２０に示されるように、各第１デ
ータ線対ＤＡＴＡ及びＤＡＴＡバーは、スイッチング素
子（トランジスタＱ５及びＱ６）を介して第２のデータ
線対ＤＡＴＡ’及びＤＡＴＡ’バーに接続されている。
第２のデータ線ＤＡＴＡ’及びＤＡＴＡ’バーは、全メ
モリブロックに対して１対配設されている。１対の第２
のデータ線ＤＡＴＡ’及びＤＡＴＡ’バーに対して、セ
ンスアンプ３０、第２のデータ線プリチャージ回路６
１、及び書き込み回路５０が接続されている。
【０２４７】図２０、２２、及び２３に示されるよう
に、不揮発性半導体記憶装置４００は、各々４本のアド
レス線が１組となった行アドレスプリデコード信号線Ｘ
１〜Ｘ４及び列アドレスプリデコード信号線Ｙ１〜Ｙ３
を有している。
【０２４８】図２２に示すように、行アドレスプリデコ
ード信号線Ｘ１〜Ｘ４の各々は４本のアドレス線からな
り、外部から供給されるプリデコード信号に応じて、４
本の行アドレス線のうちのいずれか１本がハイレベルと
なる。例えば、行アドレスプリデコード信号線Ｘ１は、
４本のアドレス線Ｘ１（０，１，２，３）から構成され
ており、プリデコード信号の行アドレスＡ６及びＡ７の
値に応じて、４本のアドレス線Ｘ１（０，１，２，３）
のうちのいずれか１本が必ずハイレベルとなる。同様
に、行アドレスプリデコード信号線Ｘ２は、４本のアド
レス線Ｘ２（０，１，２，３）から構成されており、プ
リデコード信号の行アドレスＡ８及びＡ９の値に応じ
て、４本のアドレス線Ｘ２（０，１，２，３）のうちの
いずれか１本が必ずハイレベルとなる。行アドレスプリ
デコード線Ｘ３及びＸ４についても、全く同様である。
【０２４９】図２２に示されるＷＬＥは、行アドレスＡ
６〜Ａ１３が確定した後で所定のハイレベルＶｐｐとな
るワード線活性化信号である。また、図２２、２３、及
び２４に示される＊が付けられた論理ゲートは、ハイレ
ベル電位Ｖｐｐと、ローレベルであるＧＮＤ電位との間
で動作するものである。尚、本実施の形態においては、
所定のハイレベル電位をＶｐｐとしており、Ｖｐｐは、
電源電位Ｖｃｃよりも、少なくともトランジスタの閾値
電圧以上高く設定された電位である。即ち、トランジス
タの閾値をＶｔｈとすると、Ｖｐｐは、式 Ｖｐｐ＞Ｖ
ｃｃ＋Ｖｔｈを満たすように設定されている。アドレス
信号Ａ０〜Ａ１３（図２２〜２４）、行アドレスプリデ
コード信号Ｘ１〜Ｘ４、列アドレスプリデコード信号Ｙ
１〜Ｙ３、及びワード線活性化信号ＷＬＥは、全てその
ハイレベルが電位Ｖｐｐである。アドレス信号Ａ０〜Ａ
１３については、図示しない電圧変換回路によって、そ
のハイレベルが電位Ｖｐｐになるように変換されている
ものとする。
【０２５０】図２２に示されるように、各行デコーダ２
２には、４組の行アドレスプリデコード信号線Ｘ１〜Ｘ
４の各組から１本ずつ、各々異なる組み合わせとなるよ
うに選ばれた４本の行アドレス線が接続されている。４
組の行アドレスプリデコード信号線の各々の４本の行ア
ドレス線から１本ずつ選択する組み合わせは、４4＝２
５６通りあるので、２５６の行アドレスを指定すること
ができる。従って、行アドレスプリデコード信号線Ｘ１
〜Ｘ４には、４つのメモリブロックを合わせて、２５６
個の行デコーダ２２が接続されている。
【０２５１】ここで、行アドレスプリレコード線Ｘ４に
与えられる行アドレスプリデコード信号Ｘ４は、４個の
メモリブロックのうちからいずれか１個を選択するため
の信号である。行デコーダ２２は、接続された４本のア
ドレス線が全てハイレベル（Ｖｐｐ）となった場合に、
その出力をハイレベル（Ｖｐｐ）にする。そして、行デ
コーダ２２の出力は、２５６本のワード線ＷＬ０〜ＷＬ
２５５にそれぞれ接続されており、ワード線ＷＬ０〜Ｗ
Ｌ２５５は、プリデコード信号のアドレス指定に応じ
て、選択時にいずれか１本だけがハイレベル（Ｖｐｐ）
となる。
【０２５２】同様に、図２３及び２４に示すように、列
アドレスプリデコード線Ｙ１〜Ｙ３の各々も、４本のア
ドレス線からなり、外部から供給されるプリデコード信
号に応じて、４本の列アドレス線のうちのいずれか１本
が選択されてハイレベルとなる。例えば、列アドレスプ
リデコード線Ｙ１は、４本のアドレス線Ｙ１（０，１，
２，３）から構成されており、プリデコード信号の列ア
ドレスＡ０及びＡ１の値に応じて、４本のアドレス線Ｙ
１（０，１，２，３）のうちのいずれか１本が必ずハイ
レベルとなる。同様に、列アドレスプリデコード信号線
Ｙ２は、４本のアドレス線Ｙ２（０，１，２，３）から
構成されており、プリデコード信号の列アドレスＡ２及
びＡ３の値に応じて、４本のアドレス線Ｙ２（０，１，
２，３）のうちのいずれか１本が必ずハイレベルとな
る。行アドレスプリデコード信号線Ｙ３についても、全
く同様である。
【０２５３】図２０及び図２３に示すように、各第１の
列デコーダ２１には、行アドレスプリデコード信号線Ｘ
４及び列アドレスプリデコード信号線Ｙ１の各々の４本
のアドレス線のうちから、異なる組み合わせとなるよう
に１本ずつ選ばれた２本のアドレス線が接続されてい
る。行アドレスプリデコード信号線Ｘ４と列アドレスプ
リデコード信号線Ｙ１には、図示されていないが、各メ
モリブロックに対し４個ずつ合計１６個の第１の列デコ
ーダ２１が接続されている。
【０２５４】各第１の列デコーダ２１に対応して、いず
れか１つのメモリブロックＭにおける１６対のビット線
ＢＬｉ及びＢＬｉバーが配線されている。例えば、図２
０に示されるように、第１のビット線読み出し信号ＲＤ
01を出力する第１の列デコーダ２１に対して、メモリブ
ロックＭ０の各サブマトリクス４１０に１対ずつ、計１
６対のビット線ＢＬｉ及びＢＬｉバーが配線されてい
る。従って、第１のビット線読み出し信号ＲＤ01は、１
６対のビット線ＢＬｉ及びＢＬｉバーにそのソースが接
続された対応する１６対のトランジスタＱ１及びＱ２の
ゲートに入力される。
【０２５５】図２０及び図２４に示すように、各第２の
列デコーダ２３には、列アドレスプリデコード信号線Ｙ
２及びＹ３の各々の４本のアドレス線のうちから、異な
る組み合わせとなるように１本ずつ選ばれた２本のアド
レス線が接続されている。列アドレスプリデコード信号
線Ｙ２及びＹ３には、図示されていないが、合計１６個
の第２の列デコーダ２３が接続されている。
【０２５６】各第２の列デコーダ２３に対応して、各メ
モリブロックＭから４対ずつ、合計１６対のビット線Ｂ
Ｌｉ及びＢＬｉバーが配線されている。例えば、図２０
に示されるように、第２のビット線読み出し信号ＲＤ’
01を出力する第２の列デコーダ２３に対して、メモリブ
ロックＭ０においては１つのサブマトリクス４１０の４
対のビット線ＢＬｉ及びＢＬｉバーが配線されており、
４つのメモリブロックでは合計１６対のビット線ＢＬｉ
及びＢＬｉバーが配線されている。従って、第２のビッ
ト線読み出し信号ＲＤ’01は、各メモリブロックＭの１
つのサブマトリクス４１０に対応する合計４対のトラン
ジスタＱ３及びＱ４のゲートに入力される。各トランジ
スタ対Ｑ３及びＱ４には、トランジスタ対Ｑ１及びＱ２
を介して４対のビット線が接続されているため、結局、
１つの第２の列デコーダ２３に対して合計１６対のビッ
ト線が配線される。
【０２５７】図２０に示されるように、第２の列デコー
ダ２３に対応する４対のビット線ＢＬ及びＢＬバーのう
ち、各ビット線ＢＬｉは、ＮチャンネルＭＯＳ・ＦＥＴ
Ｑ１及びＱ３のソース−ドレイン間を介して第１のデー
タ線ＤＡＴＡに接続され、各ビット線ＢＬｉバーはＮチ
ャンネル形ＭＯＳ・ＦＥＴＱ２及びＱ４のソース−ドレ
イン間を介して第１のデータ線ＤＡＴＡバーに接続され
ている。第１のデータ線ＤＡＴＡ及びＤＡＴＡバーは対
をなしている。
【０２５８】トランジスタＱ１及びトランジスタＱ２の
ゲートは、第２の列デコーダ２３からの第２のビット線
読み出し信号線ＲＤ’に接続されている。また、トラン
ジスタＱ３及びＱ４のゲートは、第１の列デコーダ２１
からの第１のビット線読み出し信号線ＲＤに接続されて
いる。第１及び第２のビット線読み出し信号ＲＤ及びＲ
Ｄ’がハイレベル（Ｖｐｐ）の時は、トランジスタＱ１
〜Ｑ４を通じて、各ビット線ＢＬｉと第１のデータ線Ｄ
ＡＴＡとが接続され、ビット線ＢＬｉバーと第１のデー
タ線ＤＡＴＡバーとが接続される。このとき、上述のＶ
ｐｐの設定値から明らかなように、Ｖｃｃ電位及びＧＮ
Ｄ電位及びそれらの中間の電位が、トランジスタＱ１〜
Ｑ４の閾値の影響を受ける事なく伝達される。
【０２５９】次に、不揮発性半導体記憶装置４００のよ
り詳細な回路構成を説明する。本実施の形態の説明にお
いて、各信号（例えば、第１のビット線読み出し信号Ｒ
Ｄ）及びその信号を運ぶ信号線（例えば、第１のビット
線読み出し信号線ＲＤ）を同一の記号（ＲＤ）を用いて
記載するが、当業者は混乱を生じずに理解できるであろ
う。
【０２６０】各メモリセル６、ダミーセル７〜１０の構
成は、従来のものと同様であり、上述の実施の形態で説
明した通りである。
【０２６１】第１の列デコーダ２１は、図２３に示すよ
うに、３入力ＮＡＮＤゲート２１ａとインバータ２１ｂ
とを備えている。３入力ＮＡＮＤゲートの入力には、行
アドレスプリデコード信号Ｘ４と列アドレスプリデコー
ド信号Ｙ１と第１のビット線選択信号ＲＤ１バーの反転
信号とが入力される。３入力ＮＡＮＤゲートの出力はイ
ンバータの入力に接続され、インバータの出力は第１の
ビット線読み出し信号ＲＤに接続されている。従って、
第１のビット線読み出し信号ＲＤは、ＮＡＮＤゲートの
出力がローレベルである時に、第１のビット線選択信号
ＲＤ１バーがローレベルになることによってハイレベル
（Ｖｐｐ）になる。
【０２６２】第２の列デコーダ２３は、図２４に示すよ
うに、ＮＡＮＤゲート１ａ及びＮＯＲゲート１ｂ、１
ｃ、及び１ｄを備えている。列アドレスプリデコード線
Ｙ２及びＹ３からの２本のアドレス線はＮＡＮＤゲート
１ａに接続される。ＮＯＲゲート１ｂの入力には、ＮＡ
ＮＤゲート１ａの出力と第１のビット線選択信号ＲＤ１
バーとが接続されている。第１のビット線選択信号ＲＤ
１バーは、選択されたワード線ＷＬがハイレベルになる
のと同時に、図示しない制御回路の動作によってローレ
ベルになり、選択されたワード線ＷＬがロ一レベルにな
るのと同時に、図示しない制御回路の動作によってハイ
レベル（Ｖｐｐ）になる。
【０２６３】ＮＯＲゲート１ｂの出力は、第２のビット
線読み出し信号ＲＤ’に接続されている。従って、第２
のビット線読み出し信号ＲＤ’は、ＮＡＮＤゲート１ａ
の出力がローレベルの時において、第１のビット線選択
信号ＲＤ１バーがローレベルになることによってハイレ
ベル（Ｖｐｐ）となる。
【０２６４】第２のビット線読み出し信号ＲＤ’によっ
て、全メモリブロックの２５６対のビット線ＢＬ及びＢ
Ｌバーのうちから、１６対のビット線ＢＬ及びＢＬバー
が選択される。また、第１のビット線読み出し信号ＲＤ
と第２のビット線読み出し信号ＲＤ’とによって、全メ
モリブロックのうちから１対のビット線ＢＬ及びＢＬバ
ーが選択されることになる。
【０２６５】ＮＯＲゲート１ｃの入力にはＮＡＮＤゲー
ト１ａの出力と第２のビット線選択信号ＲＤ２バーとが
接続されている。第２のビット線選択信号ＲＤ２バー
は、選択されたビット線ＢＬ及びＢＬバーと第１のデー
タ線ＤＡＴＡ及びＤＡＴＡバーとが、トランジスタ（ト
ランスファゲート）Ｑ１、Ｑ２、Ｑ３、及びＱ４を介し
て短絡され、それぞれの電位が等しくなった後に、図示
しない制御回路の動作によってローレベルになる。トラ
ンスファゲートＱ１及びＱ２のゲートには、第１のビッ
ト線読み出し信号ＲＤが入力され、トランスファゲート
Ｑ３及びＱ４のゲートには、第２のビット線読み出し信
号ＲＤ’が入力される。また、第２のビット線選択信号
ＲＤ２バーは、選択されたワード線ＷＬがローレベルに
なるのと同時に、図示しない制御回路の動作によってハ
イレベル（Ｖｐｐ）になる。
【０２６６】ＮＯＲゲート１ｃの出力は、インバータを
介してセンスアンプ駆動信号線Ｓに、また直接リストア
信号線Ｒバーに接続されている。従って、センスアンプ
駆動信号Ｓは、ＮＡＮＤゲート１ａの出力がローレベル
の時のみ、選択されたビット線ＢＬ及びＢＬバーと第１
のデータ線ＤＡＴＡ及びＤＡＴＡバーとが短絡されそれ
ぞれの電位が等しくなった後に、ハイレベル（Ｖｃｃ）
になる。また、リストア信号Ｒバーは、ＮＡＮＤゲート
１ａの出力がローレベルの時のみ、選択されたビット線
ＢＬ及びＢＬバーと第１のデータ線ＤＡＴＡ及びＤＡＴ
Ａバーとが短絡されそれぞれの電位が等しくなった後
に、ローレベルになる。
【０２６７】ＮＯＲゲート１ｄの入力にはＮＡＮＤゲー
ト１ａの出力と第３のビット線選択信号ＲＤ３バーとが
接続されている。第３のビット線選択信号ＲＤ３バー
は、選択された第１のデータ線ＤＡＴＡ及びＤＡＴＡバ
ーの電位差がセンスアンプ／リストア回路１３０によっ
て増幅された後に、図示しない制御回路の動作によって
ローレベルになる。また、第３のビット線選択信号ＲＤ
３バーは、選択されたワード線ＷＬがローレベルになる
のと同時に、図示しない制御回路の動作によってハイレ
ベル（Ｖｐｐ）になる。
【０２６８】ＮＯＲゲート１ｄの出力は、第３のビット
線読み出し信号ＲＤ”に接続されている。従って、第３
のビット線読み出し信号ＲＤ”は、ＮＡＮＤゲート１ａ
の出力がローレベルの時のみ、選択された第１のデータ
線ＤＡＴＡ及びＤＡＴＡバーの電位差がセンスアンプ／
リストア回路１３０によって増幅された後に、ハイレベ
ル（Ｖｃｃ）になる。第３のビット線読み出し信号Ｒ
Ｄ”がハイレベルになると、図２０に示されるように、
第１のデータ線ＤＡＴＡ及びＤＡＴＡバーと第２のデー
タ線ＤＡＴＡ’及びＤＡＴＡ’バーとがトランスファゲ
ートＱ５及びＱ６を介して接続され、第１のデータ線Ｄ
ＡＴＡ及びＤＡＴＡバーの電位差が第２のデータ線ＤＡ
ＴＡ’及びＤＡＴＡ’バーに伝達される。
【０２６９】ビット線プリチャージ回路４１は、図２５
に示すように、１対のビット線ＢＬ及びＢＬバーに接続
されている。ビット線プリチャージ回路４１は、６個の
Ｐチャンネル形ＭＯＳ・ＦＥＴＱ１１１〜Ｑ１１６を備
えている。トランジスタＱ１１１及びＱ１１４のソース
は１／２Ｖｃｃ電位に接続され、ドレインはビット線Ｂ
Ｌに接続されている。トランジスタＱ１１２及びＱ１１
５のソースは１／２Ｖｃｃ電位に接続され、ドレインは
ビット線ＢＬバーに接続されている。トランジスタＱ１
１３及びＱ１１６のドレインはビット線ＢＬに接続さ
れ、ソースはビット線ＢＬバーに接続されている。これ
らのトランジスタＱ１１１〜Ｑ１１３のゲートは第１の
ビット線読み出し信号線ＲＤに接続され、他のトランジ
スタＱ１１４〜Ｑ１１６のゲートは第２のビット線読み
出し信号線ＲＤ’に接続されている。
【０２７０】第１のビット線読み出し信号ＲＤおよび第
２のビット線読み出し信号ＲＤ’のうち少なくとも一方
は、対応するビット線ＢＬ及びＢＬバーが選択されてい
ないときにはローレベルになっている。従って、第１の
ビット線読み出し信号ＲＤおよび第２のビット線読み出
し信号ＲＤ’のうち少なくとも一方がローレベルになる
ことによって、トランジスタＱ１１１〜Ｑ１１２又はＱ
１１４〜Ｑ１１５によってビット線ＢＬ及びＢＬバーが
それぞれ１／２Ｖｃｃプリチャージされると共に、トラ
ンジスタＱ１１３又はＱ１１６によってこれらビット線
ＢＬ及びＢＬバーの電位が均一化される。
【０２７１】また、第１のビット線読み出し信号ＲＤお
よび第２のビット線読み出し信号ＲＤ’は、対応するビ
ット線ＢＬ及びＢＬバーが選択されているときにはハイ
レベルになっており、その時、トランジスタＱ１１１〜
Ｑ１１６は非接続状態になる。
【０２７２】センスアンプ／リストア回路１３０は、図
２６に示すように、第１のデータ線ＤＡＴＡ及びＤＡＴ
Ａバーに接続されている。センスアンプ／リストア回路
１３０は、Ｎチャンネル形ＭＯＳ・ＦＥＴＱ３１及びＱ
３２、及びＰチャンネル形ＭＯＳ・ＦＥＴＱ３３及びＱ
３４を備えており、第１のデータ線ＤＡＴＡ及びＤＡＴ
Ａバー間の微少な電位差を増幅して信号レベルを確定す
る。この時、第１のデータ線ＤＡＴＡ及びＤＡＴＡバー
のいずれか低い方の信号レベルはＧＮＤ電位になり、よ
り高い方の信号レベルはＶｃｃ電位にされる。
【０２７３】２個のトランジスタＱ３１及びＱ３２は、
Ｎチャンネル形ＭＯＳ・ＦＥＴＱ３５を介してＧＮＤに
接地されている。トランジスタＱ３５のゲートはセンス
信号線Ｓに接続されている。センス信号Ｓは、読み出し
動作時において、後に説明するように、メモリセル６と
ダミーセル７〜１０から第１のデータ線ＤＡＴＡ及びＤ
ＡＴＡバーに微少な電位差が読み出された後にハイレベ
ルになる。また、２個のトランジスタＱ３３及びＱ３４
は、Ｐチャンネル形ＭＯＳ・ＦＥＴＱ３６を介してＶｃ
ｃ電位に接続されている。トランジスタＱ３６のゲート
はリストア信号Ｒバーに接続されている。リストア信号
Ｒバーは、読み出し動作時において、後に説明するよう
に、メモリセル６とダミーセル７〜１０から第１のデー
タ線ＤＡＴＡ及びＤＡＴＡバーに微少な電位差が読み出
された後にハイレベルになる。
【０２７４】データ線プリチャージ回路６０は、第１の
データ線ＤＡＴＡ及びＤＡＴＡバーに接続されている。
データ線プリチャージ回路６０の構成は実施の形態１で
説明した通りである。データ線プリチャージ回路６０か
ら出力されるデータ線プリチャージ信号ＤＰＲバーは、
選択されたワード線ＷＬがローレベルとなった後に、図
示しない制御回路の動作によってローレベルになる。ま
た、データ線プリチャージ信号ＤＰＲバーは、ワード線
ＷＬのうちの１本が選択されハイレベルになるのに先立
って、図示しない制御回路の動作によってハイレベル
（ＶＤＰ）になる。従って、データ線プリチャージ信号
ＤＰＲバーがローレベルになることによって、第１のデ
ータ線ＤＡＴＡ及びＤＡＴＡバーがそれぞれ所定の電圧
ＶＤＰにプリチャージされると共に、第１のデータ線Ｄ
ＡＴＡ及びＤＡＴＡバーの電位が均一化される。また、
データ線プリチャージ信号ＤＰＲバーがハイレベル（Ｖ
ＤＰ）になっているときは、第１のデータ線ＤＡＴＡ及
びＤＡＴＡバーはフローティング状態となる。
【０２７５】センスアンプ３０は、第２のデータ線ＤＡ
ＴＡ’及びＤＡＴＡ’バーに接続されている。センスア
ンプ３０の構成は実施の形態１で説明したセンスアンプ
３と同様である。センスアンプ３０は、読み出し動作時
において第３のビット線選択信号ＲＤ３バーがローレベ
ルになると、４段の遅延インバータ列の遅延時間分の後
に、第２のデータ線ＤＡＴＡ’及びＤＡＴＡ’バーの微
少な電位差を増幅して信号レベルを確定する。第３のビ
ット線選択信号ＲＤ３バーは、後に説明するように、第
１のデータ線ＤＡＴＡ及びＤＡＴＡバーから第２のデー
タ線ＤＡＴＡ’及びＤＡＴＡ’バーに電位差が読み出さ
れた後にハイレベルになる。
【０２７６】また、第２のデータ線プリチャージ回路６
１は、第２のデータ線ＤＡＴＡ’及びＤＡＴＡ’バーに
接続されている。第２のデータ線プリチャージ回路６１
は、図２７に示すように、データ線プリチャージ回路６
０と同様に３個のＰチャネル形ＭＯＳ・ＦＥＴＱ６１〜
Ｑ６３を有している。データ線プリチャージ回路６０と
第２のデータ線プリチャージ回路６１との違いは、デー
タ線プリチャージ回路６０ではトランジスタＱ６１及び
Ｑ６２のソースが所定の電位ＶＤＰに接続されているの
に対し、第２のデータ線プリチャージ回路６１ではトラ
ンジスタＱ６１及びＱ６２のソースがＶｃｃ電位に接続
されていることである。従って、データ線プリチャージ
信号ＤＰＲバーがローレベルになることによって、第２
のデータ線プリチャージ回路６１は、第２のデータ線Ｄ
ＡＴＡ’及びＤＡＴＡ’バーをそれぞれＶｃｃ電位にプ
リチャージすると共に、第２のデータ線ＤＡＴＡ’及び
ＤＡＴＡ’バーの電位を均一化する。データ線プリチャ
ージ信号ＤＰＲバーがハイレベル（ＶＤＰ）になってい
るとき、第２のデータ線ＤＡＴＡ’及びＤＡＴＡ’バー
はフローティング状態となる。
【０２７７】第１のデータ線ＤＡＴＡ及びＤＡＴＡバー
をプリチャージする所定の電位ＶＤＰは、第１の実施の
形態と同様に、以下のように設定されている。
【０２７８】ビット線ＢＬ（ＢＬバー）の容量をＣＢ
Ｌ、第１のデータ線ＤＡＴＡ（ＤＡＴＡバー）の容量を
ＣＤＬとする。読み出し時において、データ線プリチャ
ージ回路６０によりＶＤＰにプリチャージされた第１の
データ線ＤＡＴＡ（ＤＡＴＡバー）と、ビット線プリチ
ャージ回路４１により（１／２）Ｖｃｃにプリチャージ
されたビット線ＢＬ（ＢＬバー）とが、トランジスタＱ
３及びＱ４（図２０）によって短絡された時に到達する
電位をＶＤＰ２とすると、ＶＤＰ２は以下の式（１５）
で表される。
【０２７９】
【数１５】
【０２８０】この時、ＶＤＰは以下の式（１６）を満た
すように十分高い電位に設定される。
【０２８１】
【数１６】
【０２８２】第１の実施の形態と同様に、１対の第２の
データ線ＤＡＴＡ’及びＤＡＴＡ’バーには、書き込み
回路５０が接続されている。書き込み信号ＷＥＮがロー
レベルの時には、書き込み回路５０は第２のデータ線Ｄ
ＡＴＡ’及びＤＡＴＡ’バーに対して何も行わない。書
き込み信号ＷＥＮがハイレベル（Ｖｃｃ）かつ書き込み
データ信号ＷＤＡＴＡがデータ”０”に対応するローレ
ベルの時には、書き込み回路５０により、第２のデータ
線ＤＡＴＡ’がローレベルに短絡されると共に第２のデ
ータ線ＤＡＴＡ’バーがハイレベル（Ｖｃｃ）に短絡さ
れ、第２のデータ線ＤＡＴＡ’及びＤＡＴＡ’バーに対
してデータ”０”が書き込まれる。書き込み信号ＷＥＮ
がハイレベル（Ｖｃｃ）かつ書き込みデータ信号ＷＤＡ
ＴＡがデータ”１”に対応するハイレベル（Ｖｃｃ）の
時には、書き込み回路５０によって第２のデータ線ＤＡ
ＴＡ’がハイレベル（Ｖｃｃ）に短絡されると共に第２
のデータ線ＤＡＴＡ’バーがローレベルに短絡され、第
２のデータ線ＤＡＴＡ’及びＤＡＴＡ’バーに対してデ
ータ”１”が書き込まれる。
【０２８３】次に、本実施の形態による不揮発性半導体
記憶装置４００におけるメモリセル６からの読み出し動
作の具体的手順を説明する。なお、以下で説明するワー
ド線ＷＬは、読み出し動作の際に選択されたワード線Ｗ
Ｌ０〜ＷＬ２５５のいずれかを示すものとし、ビット線
ＢＬは、１対のビット線ＢＬｉ及びＢＬｉバーのうちの
選択されたワード線ＷＬに接続されたメモリセル６が対
応するビット線を示すものとする。ビット線ＢＬバー
は、対応するダミーセルが接続された他方のビット線を
示すものとする。また、メモリセル６には、実施の形態
１で説明した書き込み動作によって、データ“１”又は
“０”が既に書き込まれているものとする。
【０２８４】まず、ビット線ＢＬ及びＢＬバーが選択さ
れた場合の読み出し動作について、図２８のタイムチャ
ートに基づいて説明する。
【０２８５】読み出し動作が行われる前に、第１のビッ
ト線選択信号ＲＤ１バーをハイレベルにすることにより
第２のビット線読み出し信号ＲＤ’（図２０に示される
第２のビット線読み出し信号ＲＤ’01〜ＲＤ’16）をロ
ーレベルにし、全てのビット線プリチャージ回路４１を
駆動させ、全てのビット線ＢＬ及びＢＬバーを電源電圧
Ｖｃｃの２分の１の電圧にプリチャージする。例えば、
図２０において、第２のビット線読み出し信号ＲＤ’01
がローレベルになると、第２のビット線読み出し信号線
ＲＤ’01にスイッチング素子を介して接続されたビット
線プリチャージ回路４１によって、４つのサブマトリク
ス４１０（各メモリブロックＭから１つずつ）に含まれ
るビット線対がプリチャージされる。
【０２８６】また、ダミーセルプリチャージ線ＰＤＵＭ
及びＰＤＵＭバーを各々ハイレベルとローレベルにし
て、ダミーセル７〜１０におけるダミーキャパシタＣＤ
の強誘電体膜に正あるいは負の残留電荷を蓄積させる。
【０２８７】これと同時にデータ線プリチャージ信号Ｄ
ＰＲバーをローレベルにすることによって、データ線プ
リチャージ回路６０及び第２のデータ線プリチャージ回
路６１を駆動させ、第１のデータ線ＤＡＴＡ及びＤＡＴ
Ａバーを所定の電圧ＶＤＰにし、第２のデータ線ＤＡＴ
Ａ’及びＤＡＴＡ’バーをＶｃｃにする。
【０２８８】読み出し動作が行われる前に、アドレス信
号Ａ０〜Ａ１３は既に確定している。従って、読み出し
動作の開始時（時刻ｔ２１）においてワード線活性化信
号ＷＬＥがハイレベルになると、行アドレスプリデコー
ド信号Ｘ１（０，１，２，３）〜Ｘ４（０，１，２，
３）のうち、アドレス信号Ａ６〜Ａ１３に対応する信号
がハイレベルになることによって、選択されたワード線
ＷＬがハイレベルになる（時刻ｔ２２）。
【０２８９】また、列アドレスプリデコード信号Ｙ１
（０，１，２，３）は、アドレス信号Ａ０及びＡ１に対
応してハイレベルまたはローレベルになる。読み出し動
作時において、第１のビツト線選択信号ＲＤ１バーがロ
ーレベルになると、第１の列デコーダ２１は、選択され
たビット線対ＢＬ及びＢＬバーに対応する第１のビット
線読み出し信号ＲＤをハイレベルにする（時刻ｔ２
２）。また、列アドレスプリデコード信号Ｙ２（０，
１，２，３）及びＹ３（０，１，２，３）は、アドレス
信号Ａ２〜Ａ５に対応して各々ハイレベルまたはローレ
ベルになる。読み出し動作時において、第１のビツト線
選択信号ＲＤ１バーがローレベルになると、第２の列デ
コーダ２３は、選択されたビット線対ＢＬ及びＢＬバー
の第２のビット線読み出し信号ＲＤ’をハイレベルにす
る（時刻ｔ２２）。
【０２９０】この時刻ｔ２２とほぼ同時刻、又は若干前
後して、ワード線ＷＬがハイレベルになり、メモリセル
６のトランジスタＱｓがオンになる。すると、ビット線
ＢＬおよび第１のデータ線ＤＡＴＡ上の電荷とキャパシ
タＣｓの強誘電体に保持されていた残留電荷Ｐｒとがチ
ャージシェアする。この場合、ビット線の容量及び第１
のデ‐タ線の容量ＣＢＬ及びＣＤＬがキャパシタの容量
ＣＳよりも十分大きいとすると、キャパシタの一方の電
極には、ほぼ電圧ＶＤＰ２が印加される。
【０２９１】メモリセル６に“１”のデータが記憶され
ていた場合には、実施の形態１と同様に、ビット線の電
位の変化量Ｖ１は、図９に示されるＰＤＰ２[１]を用い
て下記の式（１７）で表される。式（１７）からわかる
ように、ビット線ＢＬの電位はわずかに低下する。
【０２９２】
【数１７】
【０２９３】また、メモリセル６に“０”のデータが記
憶されていた場合は、実施の形態１と同様に、ビット線
の電位の変化量Ｖ０は、図１１に示されるＰＤＰ２
［０］を用いて下記の式（１８）で表される。式（１
８）からわかるように、ビット線ＢＬには比較的大幅な
電位の低下が生じる。
【０２９４】
【数１８】
【０２９５】また、この時には、選択されたワード線Ｗ
Ｌに対応するいずれか１本のダミーワード線ＤＷＬもハ
イレベルになり、この時のビット線ＢＬバーにおける電
位の変化量ＶＤは、下記の式（１９）で示される一定の
値となる。
【０２９６】
【数１９】
【０２９７】従って、メモリセル６に“１”のデータが
記憶されていた場合は、時刻ｔ２２の暫く後の１対のビ
ット線ＢＬ及びＢＬバー間に、上記の値Ｖ１と値ＶＤの
差から、下記の式（２０）で示される電位差Ｖｄｉｆ１
が生じる。
【０２９８】
【数２０】
【０２９９】メモリセル６に“０”のデータが記憶され
ていた場合には、上記の値Ｖ０と値ＶＤの差から、下記
の式（２１）で示される電位差Ｖｄｉｆ０が生じる。
【０３００】
【数２１】
【０３０１】式（２０）及び（２１）からわかるよう
に、これら１対のビット線ＢＬ，ＢＬバー間には、メモ
リセル６に記憶されていたデータに応じて、絶対値が同
じで極正が逆の電位差が生じることになる。
【０３０２】なお、ワード線ＷＬ及びダミーワード線Ｄ
ＷＬのハイレベル電圧は、図２８に示されるように、電
源電圧ＶｃｃよりもトランジスタＱｓとトランジスタＱ
Ｄの閾値電圧Ｖｔｈ分以上高い電圧であるＶｐｐとして
いる。このことにより、ビット線ＢＬ（ＢＬバー）と第
１のデータ線ＤＡＴＡ（ＤＡＴＡバー）を短絡して生じ
る電圧ＶＤＰ２（≦Ｖｃｃ）が、キャパシタＣｓ及びダ
ミーキャパシタＣＤの一方の電極に確実に印加されるよ
うにしている。
【０３０３】また、第１及び第２のビット線読み出し信
号ＲＤ及びＲＤ’のハイレベルの電圧は、図２８に示さ
れるように、電源電圧ＶｃｃよりもトランジスタＱ１〜
Ｑ４の閾値電圧Ｖｔｈ分以上高い電圧であるＶｐｐとし
ている。このことにより、ビット線ＢＬ（ＢＬバー）と
第１のデータ線ＤＡＴＡ（ＤＡＴＡバー）を確実に短絡
し、所定の電圧ＶＤＰ２が得られるようにしている。
【０３０４】ワード線ＷＬがハイレベルになるタイミン
グと第１及び第２のビット線読み出し信号ＲＤ及びＲ
Ｄ’がハイレベルになるタイミングは、いずれかが先で
あってもまた同時であっても全く差し仕えなく、いずれ
の場合でもメモリセル６及びダミーセル７及び１０又は
８及び９から１対のビット線ＢＬ及びＢＬバー間に読み
出される電位差には変わりがない。
【０３０５】また、このとき、ビット線ＢＬ（ＢＬバ
ー）と第１のデータ線ＤＡＴＡ（ＤＡＴＡバー）は短絡
されているので、１対のビット線ＢＬ及びＢＬバー間に
生じた電位差は、同時に１対の第１のデータ線ＤＡＴＤ
及びＤＡＴＡバーにも読み出されている。
【０３０６】そして、その後第２のビット線選択信号Ｒ
Ｄ２バーがローレベルになると、センス信号Ｓがハイレ
ベルになると共にリストア信号Ｒバーがローレベルにな
り（時刻ｔ２３）、センスアンプ／リストア回路１３０
が駆動される。センスアンプ／リストア回路１３０は、
上記１対の第１のデータ線ＤＡＴＡ及びＤＡＴＡバー上
に読み出されている電位差を差動増幅し、そのときの電
位差の極性に応じて第１のデータ線ＤＡＴＡ及びＤＡＴ
Ａバーのうちの低い方の電位をＧＮＤ電位に変化させ、
高い方の電位をＶｃｃに変化させる。このことにより、
１対の第１のデータ線ＤＡＴＡ及びＤＡＴＡバーの電位
差が十分大きくなり、選択されたメモリセル６に記憶さ
れたデータが出力される。
【０３０７】また、この時、ビット線ＢＬ（ＢＬバー）
と第１のデータ線ＤＡＴＡ（ＤＡＴＡバー）は短絡され
ているので、１対のビット線ＢＬ及びＢＬバーのうちの
低い方の電位はＧＮＤになり、高い方の電位はＶｃｃに
なる。従って、読み出し動作の前にメモリセル６に
“１”のデータが保持されていた場合には、キャパシタ
の一方の電極にはＶｃｃ電位が印加され、読み出し動作
の前にメモリセル６に“０”のデータが保持されていた
場合には、キャパシタの一方の電極にはＧＮＤ電位が印
加される。その結果、キャパシタＣｓの電極間には、読
み出し動作の前に保持されていたデータに応じて、絶対
値が（１／２）Ｖｃｃで等しく符号が正又は負の電圧が
印加される。従って、従来の不揮発性半導体記憶装置５
００の書き込み動作（図３６）の場合と同様にして、キ
ャパシタCsの電極間の強誘電体膜には分極電荷Ｐｓ又は
−Ｐｓが再び蓄積される。このようにして、メモリセル
６には読み出し動作以前に保持されていたデータが再び
書き込まれる。
【０３０８】その後、第３のビット選択信号ＲＤ３バー
がローレベルになると、第３のビット線読み出し信号Ｒ
Ｄ”がハイレベルになる（時刻ｔ２４）。このことによ
り、トランジスタＱ５及びＱ６が導通し、第１のデータ
線ＤＡＴＡ及びＤＡＴＡバーの電位差が第２のデータ線
ＤＡＴＡ’及びＤＡＴＡ’バーに伝達される。また、第
３のビット線選択信号ＲＤ３バーがローレベルになって
から所定の遅延時間後、センスアンプ３が駆動されて、
第２のデータ線ＤＡＴＡ’及びＤＡＴＡ’バー上の電位
差が差動増幅される。この所定の遅延時間は、センスア
ンプ３の４段の遅延インバータ列によって与えられる。
第２のデータ線ＤＡＴＡ’及びＤＡＴＡ’バー上の増幅
された信号レベルを読み出すことにより、選択したメモ
リセル６に記憶されたデータを出力することができる。
【０３０９】なお、ワード線ＷＬ及び第１、第２、及び
第３のビット線読み出し信号ＲＤ、ＲＤ’、及びＲＤ”
のハイレベル電圧は、図２８に示されるように、電源電
圧ＶｃｃよりもトランジスタＱｓ及びＱ１〜Ｑ６の閾値
電圧Ｖｔｈ以上高い電圧であるＶｐｐとしている。この
ことにより、確実に電源電圧ＶｃｃがキャパシタＣｓの
一方の電極に印加されるようにしている。
【０３１０】次に、ビット線ＢＬｉ及びＢＬｉバーが選
択されなかった場合の読み出し動作について説明する。
【０３１１】選択されなかったビット線ＢＬｉ及びＢＬ
ｉバーは、読み出し動作時においてビット線プリチャー
ジ回路４１によって電源電圧Ｖｃｃの２分の１の電圧に
プリチャージされ、その後もこの電圧に保たれる（図２
９参照）。
【０３１２】メモリセル６に“１”のデータが記憶され
ている場合は、図１２に示すように、キャパシタＣｓの
強誘電体膜に残留分極が保持されている。読み出し動作
の間、ビット線ＢＬの電位とキャパシタＣｓの他方の電
極の電位とは等しく、共に電源電圧Ｖｃｃの２分の１の
電圧になっている。従って、ワード線ＷＬがハイレベル
になってトランジスタＱｓがオンになっても、キャパシ
タＣｓの電極間に電圧が印加されることはないため、図
１３に示すように、残留電荷Ｐｒはそのまま保存され
る。即ち、メモリセル６に記憶された“１”のデータは
そのまま維持される。
【０３１３】メモリセル６に“０”のデータか記憶され
ている場合には、図１４に示すように、キャパシタＣｓ
の強誘電体膜には、データ“１”の場合と逆極性の残留
電荷が保持されている。この場合にも、読み出し動作の
間、ビット線ＢＬの電位とキャパシタＣｓの他方の電極
の電位とは等しく、共に電源電圧Ｖｃｃの２分の１の電
圧になっている。従って、ワード線ＷＬがハイレベルに
なってトランジスタＱｓがオンになっても、キャパシタ
Ｃｓの電極間に電圧が印加されることはないため、図１
５に示すように、残留電荷−Ｐｒはそのまま保存され
る。即ち、メモリセル６に記憶された“０”のデータは
そのまま維持される。そして、上記のいずれの場合にお
いてもビット線ＢＬｉ（ＢＬｉバー）の電位は変化しな
い。
【０３１４】次に、ビット線ＢＬｉ及びＢＬｉバーが選
択されなかった場合の読み出し動作を、図２９を参照し
ながら具体的に説明する。
【０３１５】読み出し動作が行われる前に、第１のビッ
ト線選択信号ＲＤバーをハイレベルにすることによって
第１及び第２のビット線読み出し信号ＲＤ及びＲＤ’を
ローレベルにする。このことにより、ビット線プリチャ
ージ回路４１を駆動させ、ビット線ＢＬｉ及びＢＬｉバ
ーを電源電圧Vｃｃの２分の１の電圧にプリチャージす
る。また、ダミーセルプリチャージ線ＰＤＵＭ及びＰＤ
ＵＭバーを各々ハイレベルとローレベルにして、ダミー
セル７〜１０におけるダミーキャパシタＣＤの強誘電体
膜に正あるいは負の残留電荷を蓄積させる。これと同時
にデータ線プリチャージ信号ＤＰＲバーをローレベルに
することによって、第１及び第２のデータ線プリチャー
ジ回路６０及び６１を駆動させ、第１のデータ線ＤＡＴ
Ａ及びＤＡＴＡバーを所定の電圧ＶＤＰに、第２のデー
タ線ＤＡＴＡ’及びＤＡＴＡ’バーを電源電圧Ｖｃｃに
プリチャージする。
【０３１６】読み出し動作の開始時（時刻ｔ２１）にお
いてワード線活性化信号ＷＬＥがハイレベルになり、ワ
ード線ＷＬは時刻ｔ２２においてハイレベルになる。次
に、第１のビット線選択信号ＲＤ１バーがローレベルに
なるが、ビット線ＢＬｉ（ＢＬｉバー）は選択されてい
ないため、第１の列デコーダ２１および第２の列デコー
ダ２３において、第１のビット線読み出し信号ＲＤおよ
び第２のビット線読み出し信号ＲＤ’のうちの少なくと
も一方はローレベルのままである。従って、ビット線Ｂ
Ｌｉ（ＢＬｉバー）は第１のデータ線ＤＡＴＡ（ＤＡＴ
Ａバー）に接続されない。かつ、第１及び第２のビット
線読み出し信号ＲＤ及びＲＤ’のうちの少なくとも一方
がローレベルであるため、ビット線プリチャージ回路４
１は駆動されたままであり、１対のビット線ＢＬｉ及び
ＢＬｉバーは（１／２）Ｖｃｃにプリチャージされた状
態が維持される。従って、時刻ｔ２２に１本のワード線
ＷＬが選択されてハイレベルになり、このワード線ＷＬ
に接続されたメモリセル６のトランジスタＱｓがオンに
なっても、図１２〜図１５に示したように、メモリセル
６に接続される一方のビット線ＢＬｉ（ＢＬｉバー）の
電位は変化せず、メモリセル６に記憶されたデータはそ
のまま保存される。また、時刻ｔ２２には、いずれか１
本のダミーワード線ＤＷＬもハイレベルになるため、２
個１組のダミーセル７及び８又はダミーセル９及び１０
のトランジスタＱＤもオンになるが、メモリセル６の場
合と同様に、ダミーセルが接続された他方のビツト線の
電位も変化しない。
【０３１７】その後、時刻ｔ２３において、センスアン
プ駆動信号Ｓ及びリストア信号Ｒバーが各々ハイレベル
及びローレベルとなってセンスアンプ／リストア回路１
３０が駆動され、第１のデータ線ＤＡＴＡ及びＤＡＴＡ
バーの電位が変化する。しかし、選択されない１対のビ
ット線ＢＬｉ及びＢＬｉバーは、各々第１のデータ線Ｄ
ＡＴＡ及びＤＡＴＡバーから切り離された状態が維持さ
れるので、ビット線ＢＬｉ及びＢＬｉバーの電位は変化
しない。
【０３１８】上述のように、本実施の形態の不揮発性半
導体記憶装置４００によれば、選択されなかったビット
線ＢＬｉ（ＢＬｉバー）の電位は、メモリセル６のキャ
パシタＣｓの他方の電極が接続される共通セルプレート
の電位（１／２）Ｖｃｃに等しく保持される。従って、
ワード線ＷＬが選択されてメモリセル６のトランジスタ
Ｑｓがオンとなり、キャパシタＣｓの一方の電極がビッ
ト線ＢＬｉ（ＢＬｉバー）に接続されても、キャパシタ
Ｃｓの電極間には電圧が印加されず、強誘電体膜に記憶
された残留分極（即ち、データ）はそのまま保持され
る。従って、ワード線ＷＬが選択されていても、ビット
線（ＢＬｉまたはＢＬｉバー）が選択されなかったメモ
リセル６については読み出し動作後の再書き込みが不要
である。従って、従来の不揮発性半導体記憶装置５００
において、読み出しを行う必要がない多数のメモリセル
６について読み出し動作と書き込み動作を行うために消
費されていた無駄な電力が不要となり、電力消費を飛躍
的に低減することができる。また、本実施の形態の不揮
発性半導体記憶装置４００によれば、図３１に示される
従来の不揮発性半導体記憶装置５００のようにビット線
対毎にセンスアンプ１３を設ける必要がないため、例え
ば、装置のチップ面積を大幅に消滅することができる。
【０３１９】次に、メモリセル６への書き込み動作を図
３０のタイムチャートを参照しながら説明する。時刻ｔ
２４までの動作は、図２８を用いて説明したビット線Ｂ
Ｌ（ＢＬバー）が選択された場合の読み出し動作と同様
である。
【０３２０】その後、時刻ｔ２５において書き込み信号
ＷＥＮがハイレベルになると、書き込みデータ信号ＷＤ
ＡＴＡに対応して、第２のデータ線ＤＡＴＡ’（ＤＡＴ
Ａ’バー）、それに短絡されている第１のデータ線ＤＡ
ＴＡ及びＤＡＴＡバー、及びそれに短絡されているビッ
ト線ＢＬ（ＢＬバー）の電圧が遷移する。
【０３２１】書き込みデータ信号ＷＤＡＴＡがデータ
“１”に対応するハイレベルの時には、第２のデータ線
ＤＡＴＡ’、それに短絡されている第１のデータ線ＤＡ
ＴＡ、およびそれに短絡されているビット線ＢＬがハイ
レベルになる。同様に、第２のデータ線ＤＡＴＡ’バ
ー、それに短絡されている第１のデータ線ＤＡＴＡバ
ー、及びそれに短絡されているビット線ＢＬバーがロー
レベルになる。
【０３２２】また、書き込みデータ信号ＷＤＡＴＡがデ
ータ“０”に対応するローレベルの時には、第２のデー
タ線ＤＡＴＡ’、それに短絡されている第１のデータ線
ＤＡＴＡ、及びそれに短絡されているビツト線ＢＬがロ
ーレベルになると共に、第２のデータ線ＤＡＴＡ’バ
ー、それに短絡されている第１のデータ線ＤＡＴＡバ
ー、及びそれに短絡されているビット線ＢＬバーがハイ
レベルになる。その後の動作は、従来の不揮発性半導体
記憶装置５００のの書き込み動作と同様にして、メモリ
セル６に書き込みデータＷＤＡＴＡに対応したデータが
書き込まれる。
【０３２３】ここで、本発明が、上述の従来の不揮発性
半導体記憶装置６００における課題、即ち、読み出し動
作に要する時間が不揮発性半導体記憶装置５００よりも
長くなるという欠点を有しない点について説明する。
【０３２４】一般に、メモリセルの強誘電体キャパシタ
からデータを読み出すためには、キャパシタの両電極間
に電位差を印加する必要がある。電圧の印加されたキャ
パシタのデータは破壊されるため（いわゆる「破壊読み
出し」）、読み出し動作によってデータが失われないよ
うにするためには、電圧が印加されたキャパシタ全てに
対して再書き込み動作が必要となる。従って、選択され
たメモリセル以外のメモリセルに対するデータの破壊
（即ち、キャパシタに対する電圧の印加）を防止すれ
ば、再書き込み動作による電力の消費がおさえられ、不
揮発性半導体記憶装置の消費電力を低減することができ
る。
【０３２５】従って、本発明においては、選択されたビ
ット線の電位を、キャパシタの他方の電極と異なる電位
に設定している。上記の不揮発性半導体記憶装置６００
においても、選択されたビット線をキャパシタの他方の
電極と異なる電位に設定している。しかし、本発明によ
る不揮発性半導体記憶装置は、以下の点において従来の
不揮発性半導体記憶装置６００と異なっており、更に、
読み出し時間を増大させないという利点を有している。
【０３２６】従来の不揮発性半導体記憶装置６００は、
プリチャージ手段によって、選択されたメモリセルが接
続されているビット線（選択されたビット線）をキャパ
シタの他方の電極と異なる電位にプリチャージする。プ
リチャージ動作の間、ビット線はプリチャージされるべ
き電位（プリチャージ電源）に短絡されているため、プ
リチャージ動作を行っている間はワード線を活性化する
ことができない。なぜなら、プリチャージ時にワード線
を活性化すると、キャパシタから読み出された電荷がプ
リチャージ電源に流出し、読み出し電荷が失われてしま
うからである。従って、不揮発性半導体記憶装置６００
においては、まず選択されたビット線の電位をキャパシ
タの他方の電位と異なる電位に設定し、しかる後に、ワ
ード線を活性化するものである。
【０３２７】また、データを読み出すメモリセルが選択
されるまでは、どのビット線をプリチャージすべきか決
定できず、プリテャージ動作を行うことができない。従
って、不揮発性半導体記憶装置６００においては、読み
出し動作を開始してから選択されたビット線をプリチャ
ージし、プリチャージが終了した後にワード線を活性化
する必要があるため、各読み出し動作に要する時間が不
揮発性半導体記憶装置５００に比較して増大する。
【０３２８】本発明による不揮発性半導体記憶装置は、
データ線プリチャージ回路（共通データ線プリチャージ
回路あるいは第１及び第２のプリチャージ回路）によっ
て、メモリセルが接続されているビット線ではなく、デ
ータ線（共通データ線あるいは第１及び第２のデータ
線）をキャパシタの他方の電極と異なる電位にプリチャ
ージする。このプリチャージ電位の値は、上記実施の形
態１および３で説明した通りである。そして、選択され
たビット線は、プリチャージされたデータ線と短絡する
ことによって、キャパシタの他方の電極と異なる電位に
設定される（選択されたビット線のプリチャージ）。ビ
ット線をデータ線に短絡する時、ビット線及びデータ線
はフローティング状態にあるため、同時にワード線を活
性化しても、キャパシタから読み出された電荷がビット
線及びデータ線以外の経路に流出することはない。従っ
て、キャパシタからの読み出し電荷が失われることはな
い。また、本発明の不揮発性半導体記憶装置において
は、選択されたビット線を直接プリチャージするのでは
なくデータ線をプリチャージするので、プリチャージ動
作を読み出し動作に先立って行うことができる。従っ
て、ワード線の活性化と、デー夕線及びビット線の短絡
（選択されたビット線のプリチャージ）とを同時に行う
こともできる。このため、本発明によれば、不揮発性半
導体記憶装置６００のように読み出し動作を開始してか
らビット線をプリチャージするための期間を必要としな
いので、読み出し動作の時間を増大させない。
【０３２９】
【発明の効果】以上の説明から明らかなように、本発明
の半導体記憶装置によれば、選択されないビット線に対
応するメモリセルのデータは、読み出しの際に破壊され
ない。このため、ビット線総数の大半を占める選択され
ないビット線については、読み出し後の再書き込みを行
う必要がなくなるので、半導体記憶装置の消費電力を大
幅に削減することができる。
【０３３０】また、従来、各ビツト線対毎に設けられて
いたセンスアンプが不要となり、半導体記憶装置のチッ
プ面積を大幅に消滅することができる。
【０３３１】また、メモリセルのキャパシタの強誘電体
膜への書き込みを、電源電圧に依存せず電源電圧よりも
高い電圧を用いて行うことにより、半導体記憶装置の電
源電圧を下げることが可能となる。
【０３３２】更に、本発明の半導体記憶装置によれば、
読み出し動作に要する時間を増大させることなく、上記
の効果を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による不揮発性半導体記
憶装置の回路構成の一部を示すブロック図である。
【図２】図１に示される本発明の一実施の形態による不
揮発性半導体記憶装置の行デコーダ及び行アドレスプリ
デコード信号線の構成を示すブロック図である。
【図３】図１に示される本発明の一実施の形態による不
揮発性半導体記憶装置の列アドレスプリデコード信号線
の構成を示すブロック図である。
【図４】図１に示される本発明の一実施の形態による不
揮発性半導体記憶装置のより詳細な回路構成を示すブロ
ック図である。
【図５】本発明の一実施の形態による不揮発性半導体記
憶装置において、ビット線と共通データ線とを短絡した
ときの電圧波形を示す図である。
【図６】本発明の一実施の形態による不揮発性半導体記
憶装置におけるメモリセルのキャパシタの分極特性を示
す図である。
【図７】本発明の一実施の形態による不揮発性半導体記
憶装置における、選択されたビット線の読み出し動作を
示すタイムチャートである。
【図８】本発明の一実施の形態による不揮発性半導体記
憶装置における、“１”のデータ読み出し時のメモリセ
ルを示す回路図である。
【図９】本発明の一実施の形態による不揮発性半導体記
憶装置における、“１”のデータ読み出し時の強誘電体
の分極特性を示す図である。
【図１０】本発明の一実施の形態による不揮発性半導体
記憶装置における、“０”のデータ読み出し時のメモリ
セルを示す回路図である。
【図１１】本発明の一実施の形態による不揮発性半導体
記憶装置における、“０”のデータ読み出し時の強誘電
体の分極特性を示す図である。
【図１２】本発明の一実施の形態による不揮発性半導体
記憶装置における、“１”のデータ保存時のメモリセル
を示す回路図である。
【図１３】本発明の一実施の形態による不揮発性半導体
記憶装置における、“１”のデータ保存時の強誘電体の
分極状態を示す図である。
【図１４】本発明の一実施の形態による不揮発性半導体
記憶装置における、“０”のデータ保存時のメモリセル
を示す回路図である。
【図１５】本発明の一実施の形態による不揮発性半導体
記憶装置における、“０”のデータ保存時の強誘電体の
分極状態を示す図である。
【図１６】本発明の一実施の形態による不揮発性半導体
記憶装置における、選択されなかったビット線の読み出
し動作を示すタイムチャートである。
【図１７】本発明の一実施の形態による不揮発性半導体
記憶装置における、選択されたビット線の書き込み動作
を示すタイムチャートである。
【図１８】本発明の他の実施の形態による不揮発性半導
体記憶装置の回路構成を示す図である。
【図１９】本発明の他の実施の形態による不揮発性半導
体記憶装置における強誘電体膜のヒステリシス特性の一
例を示す図である。
【図２０】本発明のもう１つの実施の形態による不揮発
性半導体記憶装置の回路構成の一部を示すブロック図で
ある。
【図２１】本発明のもう１つの実施の形態による不揮発
性半導体記憶装置の全体的な構成を概略的に示すブロッ
ク図である。
【図２２】図２０に示される行デコーダ及び行プリデコ
ード信号線の構成を示す回路図である。
【図２３】図２０に示される第１の列デコーダ及び行及
び列プリデコード信号線の構成を示す回路図である。
【図２４】図２０に示される第２の列デコーダ及び列プ
リデコード信号線の構成を示す回路図である。
【図２５】図２０に示されるビット線プリチャージ回路
の具体的な回路構成を示す図である。
【図２６】図２０に示されるセンスアンプ／リストア回
路の具体的な回路構成を示す図である。
【図２７】第２のデータ線プリチャージ回路の具体的な
回路構成を示す図である。
【図２８】本発明のもう１つの実施の形態による不揮発
性半導体記憶装置における、選択されたビット線の読み
出し動作を示すタイムチャートである。
【図２９】本発明のもう１つの実施の形態による不揮発
性半導体記憶装置における、選択されなかったビット線
の読み出し動作を示すタイムチャートである。
【図３０】本発明のもう１つの実施の形態による不揮発
性半導体記憶装置における、選択されたビット線の書き
込み動作を示すタイムチャートである。
【図３１】従来の不揮発性半導体記憶装置の回路構成の
一部を示すブロック図である。
【図３２】図３１に示される従来の不揮発性半導体記憶
装置における、センスアンプとビット線イコライズ回路
のより具体的な回路構成を示す図である。
【図３３】図３１に示される従来の不揮発性半導体記憶
装置における、メモリセルのよリ具体的な回路構成を示
す図である。
【図３４】図３１に示される従来の不揮発性半導体記憶
装置における、ダミーセルのよリ具体的な回路構成を示
す図である。
【図３５】従来の不揮発性半導体記憶装置における、
“１”のデータ書き込み時のメモリセルを示す回路図で
ある。
【図３６】従来の不揮発性半導体記憶装置における、
“１”のデータ書き込み時の強誘電体の分極状態を示す
図である。
【図３７】従来の不揮発性半導体記憶装置における、
“０”のデータ書き込み時のメモリセルを示す回路図で
ある。
【図３８】従来の不揮発性半導体記憶装置における、
“０”のデータ書き込み時の強誘電体の分極状態を示す
図である。
【図３９】従来の不揮発性半導体記憶装置における、
“１”のデータ読み出し時のメモリセルを示す回路図で
ある。
【図４０】従来の不揮発性半導体記憶装置における、
“１”のデータ読み出し時の強誘電体の分極状態を示す
図である。
【図４１】従来の不揮発性半導体記憶装置における、
“０”のデー夕読み出し時のメモリセルを示す回路図で
ある。
【図４２】従来の不揮発性半導体記憶装置における、
“０”のデータ読み出し時の強誘電体の分極状態を示す
図である。
【図４３】従来の不揮発性半導体記憶装置における読み
出し動作を示すタイムチャートである。
【図４４】他の従来の不揮発性半導体記憶装置の回路構
成の一部を示すブロック図である。
【図４５】本発明の１つの実施の形態による半導体記憶
装置の回路構成の一部を模式的に示す図である。
【図４６】図４５に示される本発明の半導体記憶装置の
プリチャージ時を模式的に示す図である。
【図４７】図４５に示される本発明の半導体記憶装置の
データの読み出し時を模式的に示す図である。
【図４８】本発明のもう１つの実施の形態による半導体
記憶装置の回路構成の一部を模式的に示す図である。
【図４９】図４８に示される本発明の半導体記憶装置の
プリチャージ時を模式的に示す図である。
【図５０】図４８に示される本発明の半導体記憶装置の
データの読み出し時を模式的に示す図である。
【符号の説明】
１ 列レコーダ ２ 行レコーダ ３ センスアンプ ４ ビット線プリチャージ回路 ５ リストア回路 ６ メモリセル ７〜１０ダミーセル ６０ 共通データ線プリチャージ回路 ＢＬ ビット線 ＷＬ ワード線 ＤＡＴＡ 共通データ線

Claims (21)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のワード線と、 複数のビット線と、 該複数のワード線と該複数のビット線との交点に設けら
    れたメモリセルであって、各々が、対応するワード線か
    ら与えられる信号に応じて導通する第１のスイッチング
    手段と、該第１のスイッチング手段を介して該ビット線
    に接続され、該ビット線から与えられる電圧信号によっ
    てデータが書き込み／読み出しされるキャパシタと、を
    有する複数のメモリセルと、 を備えた少なくとも１つのメモリブロックを有する半導
    体記憶装置であって、該装置は、 所定の容量を有する容量手段を備えた電気的ノードと、 該ビット線を該電気的ノードに接続する第２のスイッチ
    ング手段と、 該複数のビット線をプリチャージするビット線プリチャ
    ージ手段と、 該容量手段をプリチャージする容量手段プリチャージ手
    段と、 該第１のスイッチング手段を制御することにより、読み
    出し動作時において選択されたワード線に接続された該
    メモリセルを対応するビット線に導通させ、該第２のス
    イッチング手段を制御することにより、該読み出し動作
    時において選択されたビット線をプリチャージされた該
    容量手段を備えた該電気的ノードに導通させ、このこと
    により該選択されたビット線の電位を変化させ、該選択
    されたワード線と該選択されたビット線とに接続された
    該メモリセル（選択されたメモリセル）の該キャパシタ
    に所定の電圧信号を印加して該キャパシタのデータに対
    応するデータ信号を該選択されたビット線及び該電気的
    ノード上に読み出し、選択されないビット線は該電気的
    ノードに導通させず、選択されなかったビット線も、読
    み出し動作に先立って、該ビット線プリチャージ手段に
    よってキャパシタの他方の電極（第１の電位）と同電位
    にする制御手段と、 を有する、半導体記憶装置。
  2. 【請求項２】 前記容量手段を備えた前記電気的ノード
    は、前記複数のビット線の各々に対して設けられてお
    り、 前記第２のスイッチング手段は、該複数のビット線のう
    ち選択されたビット線のみを対応する該電気的ノードに
    接続する、請求項１に記載の半導体記憶装置。
  3. 【請求項３】 前記容量手段を備えた前記電気的ノード
    は、前記複数のビット線に対して共通に設けられてお
    り、 前記第２のスイッチング手段は、該複数のビット線のう
    ち選択されたビット線のみを該電気的ノードに接続す
    る、請求項１に記載の半導体記憶装置。
  4. 【請求項４】 前記複数のメモリセルはマトリクス状に
    配列され、 前記キャパシタは１対の電極とその間に設けられた強誘
    電体膜とを有し、不揮発的にデータを記憶するキャパシ
    タであり、各メモリセルにおいて該キャパシタの一方の
    電極は前記第１のスイッチング手段を介して対応する該
    ビット線に接続されており、 前記ビット線プリチャージ手段は、該複数のビット線を
    該キャパシタの他方の電極と同じ電位である第１の電位
    にプリチャージし、 前記容量手段プリチャージ手段は、該容量手段を該第１
    の電位と異なる第２の電位にプリチャージし、 前記制御手段は、該第１及び第２のスイッチング手段を
    制御して、前記選択されたメモリセルの該キャパシタの
    該一方の電極の電位を、該第１の電位と該第２の電位と
    の中間の値の第３の電位に変化させ、該キャパシタの該
    強誘電膜に蓄積されていたデータに対応するデータ信号
    を該選択されたビット線及び該容量手段に読み出す、 請求項１に記載の半導体記憶装置。
  5. 【請求項５】 前記第３の電位は、前記選択されたメモ
    リセルの前記キャパシタの前記一方の電極と、前記選択
    されたビット線と、前記容量手段とが短絡して生じる電
    荷シェアによって得られ、 前記容量手段プリチャージ手段は、前記第２の電位を、
    該第３の電位と前記第１の電位との差が該キャパシタの
    前記強誘電体膜の分極反転電圧よりも大きくなるように
    設定する、 請求項４に記載の半導体記憶装置。
  6. 【請求項６】 複数のワード線と、 複数のビット線と、 該複数のワード線と該複数のビット線との交点に設けら
    れたメモリセルであって、各々が、対応するワード線か
    ら与えられる信号に応じて導通する第１のスイッチング
    手段と、該第１のスイッチング手段を介して該ビット線
    に接続され、該ビット線から与えられる電圧信号によっ
    てデータが書き込み／読み出しされるキャパシタと、を
    有する、複数のメモリセルと、 を備え、所定数のビット線を含む複数のサブマトリクス
    に分割された少なくとも１つのメモリブロック、を有す
    る半導体記憶装置であって、該装置は、 該少なくとも１つのメモリブロックの少なくとも１つの
    サブマトリクスに対して設けられ、第１の所定の容量を
    有する第１の容量手段を備えた第１の電気的ノードと、 各サブマトリクスの該所定数のビット線を対応する該第
    １の電気的ノードに選択的に接続する第２のスイッチン
    グ手段と、 該少なくとも１つのメモリブロック全体に対して設けら
    れ、第２の所定容量を有する第２の容量手段を備えた第
    ２の電気的ノードと、 該第１の電気的ノードを該第２の電気的ノードに選択的
    に接続する第３のスイッチング手段と、 該複数のビット線をプリチャージするビット線プリチャ
    ージ手段と、 該第１の容量手段をプリチャージする第１プリチャージ
    手段と、 該第２の容量手段をプリチャージする第２プリチャージ
    手段と、 該第１のスイッチング手段を制御することにより、読み
    出し動作時において選択されたワード線に接続された該
    メモリセルを対応するビット線に導通させ、該第２のス
    イッチング手段を制御することにより、該読み出し動作
    時において選択されたビット線をプリチャージされた該
    第１の容量手段を備えた該第１の電気的ノードに導通さ
    せ、そのことにより該選択されたビット線の電位を変化
    させ、該選択されたワード線と該選択されたビット線と
    に接続された該メモリセル（選択されたメモリセル）の
    該キャパシタに所定の電圧信号を印加して、該キャパシ
    タのデータに対応するデータ信号を該選択されたビット
    線を経て該第１の電気的ノード上に読み出し、該第３の
    スイッチング手段を制御することにより、該第１の電気
    的ノード上に読み出された該データ信号を、更に該第２
    の電気的ノード上に読み出し、選択されないビット線は
    該電気的ノードに導通させず、選択されなかったビット
    線も、読み出し動作に先立って、該ビット線プリチャー
    ジ手段によってキャパシタの他方の電極（第１の電位）
    と同電位にする制御手段と、 を有する、半導体記憶装置。
  7. 【請求項７】 複数のワード線と、複数のビット線と、
    該複数のワード線と該複数のビット線との交点に設けら
    れたメモリセルであって、各々が、対応するワード線か
    ら与えられる信号に応じて導通する第１のスイッチング
    手段と、該第１のスイッチング手段を介して該ビット線
    に接続され、該ビット線から与えられる電圧信号によっ
    てデータが書き込み／読み出しされる、キャパシタと、
    を有する複数のメモリセルと、を備えた少なくとも１つ
    のメモリブロックと、 所定の容量を有する容量手段を備えた電気的ノードと、 該ビット線を該電気的ノードに接続する第２のスイッチ
    ング手段と、 を有する半導体記憶装置を駆動する方法であって、該方
    法は、 該複数のビット線を第１の電位にプリチャージするステ
    ップと、 該容量手段を該第１の電位と異なる第２の電位にプリチ
    ャージするステップと、 読み出し動作時において選択されたワード線に接続され
    た該第１のスイッチング手段を導通させることにより、
    対応する該メモリセルの該キャパシタを対応するビット
    線に短絡するステップと、 該読み出し動作時において選択されたビット線を、該第
    ２のスイッチング手段を導通させることにより、プリチ
    ャージされた該容量手段を備えた該電気的ノードに短絡
    するステップと、 該第１及び第２のスイッチング手段の導通の結果とし
    て、該選択されたビット線の電位を変化させ、該選択さ
    れたワード線と該選択されたビット線とに接続された該
    メモリセル（選択されたメモリセル）の該キャパシタに
    所定の電圧信号を印加するステップと、 該キャパシタのデータに対応するデータ信号を、該選択
    されたビット線及び該電気的ノード上に読み出すステッ
    プと、 を含み、選択されないビット線は該電気的ノードに導通
    させず、選択されなか ったビット線も、読み出し動作に
    先立って、該ビット線プリチャージ手段によってキャパ
    シタの他方の電極（第１の電位）と同電位にする半導体
    記憶装置の駆動方法。
  8. 【請求項８】 前記容量手段を備えた前記電気的ノード
    は、前記複数のビット線の各々に対して設けられてお
    り、 前記第２のスイッチング手段を導通させるステップにお
    いて、該複数のビット線のうち選択されたビット線は対
    応する該電気的ノードに接続される、 請求項７に記載の半導体記憶装置の駆動方法。
  9. 【請求項９】 前記容量手段を備えた電気的ノードは、
    前記複数のビット線に対して共通に設けられており、 前記第２のスイッチング手段を導通させるステップにお
    いて、該複数のビット線のうち選択されたビット線は該
    共通の電気的ノードに接続される、 請求項７に記載の半導体記憶装置の駆動方法。
  10. 【請求項１０】 前記複数のメモリセルはマトリクス状
    に配列され、 前記キャパシタは１対の電極とその間に設けられた強誘
    電体膜とを有し、不揮発的にデータを記憶するキャパシ
    タであり、各メモリセルにおいて該キャパシタの一方の
    電極は前記第１のスイッチング手段を介して対応する該
    ビット線に接続されており、 前記容量手段及び電気的ノードは前記データ信号を運ぶ
    共通データ線であり、 前記ビット線をプリチャージするステップにおける前記
    第１の電位は、該キャパシタの他方の電極と同じ電位で
    あり、 前記電圧信号を印加するステップにおいて、前記選択さ
    れたメモリセルの該キャパシタの該一方の電極の電位
    は、該第１の電位と前記第２の電位との中間の値の第３
    の電位に変化され、 前記読み出すステップにおいて、該キャパシタの該強誘
    電膜に蓄積されていたデータに対応するデータ信号が該
    選択されたビット線及び該共通データ線上に読み出され
    る、 請求項７に記載の半導体記憶装置の駆動方法。
  11. 【請求項１１】 読み出し動作の前に、プリチャージさ
    れた前記共通データ線及びプリチャージされた前記ビッ
    ト線をフローティング状態にするステップを含む、請求
    項１０に記載の半導体記憶装置の駆動方法。
  12. 【請求項１２】 前記ビット線をプリチャージするステ
    ップにおいて、前記メモリセルブロックに含まれる全て
    のビット線が同時にプリチャージされる、請求項１０に
    記載の半導体記憶装置の駆動方法。
  13. 【請求項１３】 前記第１のスイッチング手段を導通さ
    せるステップは行アドレスに基づいて行われ、前記第２
    のスイッチング手段を導通させるステップは列アドレス
    に基づいて行われる、請求項１０に記載の半導体記憶装
    置の駆動方法。
  14. 【請求項１４】 前記第３の電位は、前記選択されたメ
    モリセルの前記キャパシタの前記一方の電極と、前記選
    択されたビット線と、前記共通データ線とが短絡して生
    じる電荷シェアによって得られ、 前記電気的ノード（共通データ線）をプリチャージする
    ステップにおいて、前記第２の電位は、該第３の電位と
    前記第１の電位との差が該キャパシタの前記強誘電体膜
    の分極反転電圧よりも大きくなるように設定される、請
    求項１０に記載の半導体記憶装置の駆動方法。
  15. 【請求項１５】 前記選択されたビット線及び前記共通
    データ線上に読み出された前記データ信号を増幅するス
    テップを有する、請求項１０に記載の半導体記憶装置の
    駆動方法。
  16. 【請求項１６】 前記増幅するステップと同時に、ある
    いは、該増幅するステップの後に、読み出された前記デ
    ータ信号に応じた書き込みデータ信号を前記共通データ
    線上に供給し、該書き込みデータ信号のデータ“１”に
    対応するハイレベルが第４の電位である、ステップと、 該書き込みデータ信号に対応する電荷を前記選択された
    メモリセルの前記キャパシタに再び蓄積させる（リスト
    アする）ステップと、 を更に含む、請求項１５に記載の半導体記憶装置の駆動
    方法。
  17. 【請求項１７】 書き込みデータ信号のデータ“１”に
    対応するハイレベルを第４の電位とし、 前記第１のスイッチング手段を導通するステップにおい
    て、該第４の電位より該第１のスイッチング手段の閾値
    以上高い電位を有する信号が、前記選択されたワード線
    を介して該第１のスイッチング手段に印加される、請求
    項１０に記載の半導体記憶装置の駆動方法。
  18. 【請求項１８】 書き込みデータ信号のデータ“１”に
    対応するハイレベルを第４の電位とし、 前記第２のスイッチング手段を導通させるステップにお
    いて、該第４の電位より、前記第２のスイッチング手段
    の閾値以上高い電位の信号が該第２のスイッチング手段
    に印加される、請求項１０に記載の半導体記憶装置の駆
    動方法。
  19. 【請求項１９】 前記第４の電位は電源電位と等しく設
    定され、前記第１の電位は電源電位の１／２の電位に設
    定される、請求項１６に記載の半導体記憶装置の駆動方
    法。
  20. 【請求項２０】 前記第４の電位は電源電位よりも高い
    電位に設定され、前記第１の電位は該第４の電位の１／
    ２に設定される、請求項１６に記載の半導体記憶装置の
    駆動方法。
  21. 【請求項２１】 複数のワード線と、複数のビット線
    と、該複数のワード線と該複数のビット線との交点に設
    けられたメモリセルであって、各々が、対応するワード
    線から与えられる信号に応じて導通する第１のスイッチ
    ング手段と、該第１のスイッチング手段を介して該ビッ
    ト線に接続され、該ビット線から与えられる電圧信号に
    よってデータが書き込み／読み出しされるキャパシタ
    と、を有する、複数のメモリセルと、を備えたメモリブ
    ロックであって、所定数のビット線を含む複数のサブマ
    トリクスに分割された少なくとも１つのメモリブロック
    と、該少なくとも１つのメモリブロックの少なくとも１
    つのサブマトリクスに対して設けられ、第１の所定の容
    量を有する第１の容量手段を備えた第１の電気的ノード
    と、 各サブマトリクスの該所定数のビット線を対応する該第
    １の電気的ノードに選択的に接続する第２のスイッチン
    グ手段と、 該少なくとも１つのメモリブロック全体に対して設けら
    れ、第２の所定容量を有する第２の容量手段を備えた第
    ２の電気的ノードと、 該第１の電気的ノードを該第２の電気的ノードに選択的
    に接続する第３のスイッチング手段と、 を有する半導体記憶装置を駆動する方法であって、該方
    法は、 該複数のビット線を第１の電位にプリチャージするステ
    ップと、 該第１の容量手段を該第１の電位と異なる第２の電位に
    プリチャージするステップと、 該第２の容量手段を所定の電位にプリチャージするステ
    ップと、 読み出し動作時において選択されたワード線に接続され
    た該第１のスイッチング手段を導通させることにより、
    対応する該メモリセルの該キャパシタを対応するビット
    線に短絡するステップと、 該読み出し動作時に選択されたビット線を、該第２のス
    イッチング手段を導通させることにより、プリチャージ
    された該第１の容量手段を備えた該第１の電気的ノード
    に短絡するステップと、 該第１及び第２のスイッチング手段の導通の結果とし
    て、該選択されたビット線の電位を変化させ、該選択さ
    れたワード線と該選択されたビット線とに接続された該
    メモリセル（選択されたメモリセル）の該キャパシタに
    所定の電圧信号を印加するステップと、 該キャパシタのデータに対応するデータ信号を、該選択
    されたビット線及び該第１の電気的ノード上に読み出す
    ステップと、 該第３のスイッチング手段を導通させて、該第１の電気
    的ノード上に読み出された該データ信号を、更に該第２
    の電気的ノード上に読み出すステップと、 を含み、選択されないビット線は該電気的ノードに導通
    させず、選択されなかったビット線も、読み出し動作に
    先立って、該ビット線プリチャージ手段によってキャパ
    シタの他方の電極（第１の電位）と同電位にする半導体
    記憶装置の駆動方法。
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