JP5703109B2 - メモリデータ読み出し回路 - Google Patents
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Description
本発明は、メモリデータ読み出し回路に関する。さらに詳しくは、本発明はスピントルクメモリ等の抵抗値変化で記憶させる不揮発メモリ等に使用できるメモリデータ読み出し回路に関する。
トンネル磁気抵抗（Tunneling Magneto Resistance, ＴＭＲと呼ぶ。）効果素子（非特許文献１参照）を用いたスピントルクメモリ（非特許文献２参照）は、書き込み耐性が高いこと、低電圧動作、従来の不揮発性メモリ（非特許文献３〜５参照）に比較してプロセスのスケーラビリティがよいこと、などのため次世代メモリとして有望である。トンネル磁気抵抗効果素子は、ＴＭＲ素子やＭＴＪ（Magnetic Tunnel Junction）素子と呼ばれている。
特許文献１には、スピントルクメモリの従来のメモリセル及びセンス回路が開示されている。
図１３は、特許文献１に記載された従来のスピントルクメモリ１００の回路図である。図１３に示すように、従来のスピントルクメモリ１００では、メモリデータの“１”、“０”に対応する抵抗値ＲＡＰ,ＲＰ（ＲＡＰ>ＲＰ）をそれぞれ持つＴＭＲ素子１０１とセルトランジスタ１０２とからなるメモリセル１０３と、このメモリセル１０３からの読み出し信号を増幅するセンスアンプ（Sense Amp,Ｓ／Ａ）１０５とを含んで構成されている。
図１３は、特許文献１に記載された従来のスピントルクメモリ１００の回路図である。図１３に示すように、従来のスピントルクメモリ１００では、メモリデータの“１”、“０”に対応する抵抗値ＲＡＰ,ＲＰ（ＲＡＰ>ＲＰ）をそれぞれ持つＴＭＲ素子１０１とセルトランジスタ１０２とからなるメモリセル１０３と、このメモリセル１０３からの読み出し信号を増幅するセンスアンプ（Sense Amp,Ｓ／Ａ）１０５とを含んで構成されている。
図１３に示すロウセレクタ制御回路１１１及びカラムセレクタ制御回路１１２により選択されたメモリセル１０３に着目する。このメモリセル１０３からのデータ読み出し動作を説明するため、選択されたメモリセル１０３に着目し、ロウセレクタ制御回路１１１及びカラムセレクタ制御回路１１２を省略して簡単化した回路図を図１４に示す。ここで、図１３と図１４において、互いに対応する節点は同じ記号を用いた。
図１４は、“１”、“０”に対する抵抗値ＲＡＰ、ＲＰをそれぞれ持つＴＭＲ素子１０１とセルトランジスタ１０２からなる対と、参照用抵抗素子１０６とセルトランジスタ１０７からなる対との二対からなる差動型メモリセルを示す回路図である。
図１４に示すように、従来のスピントルクメモリ１００におけるデータ読み出し動作は、負荷トランジスタＣＣ１から選択ビット線ＢＬ１を介して、メモリセル１０３へ電流Iｃｅｌｌを流す。このとき、負荷トランジスタＣＣ１とメモリセル１０３のオン抵抗比で決まるＢＬ１電位が、センスアンプへの入力となる。ＴＭＲ１０１の抵抗値が、ＲＡＰかＲＰかによってIｃｅｌｌが変わる。ここで、ＲＡＰ＞ＲＰである。このIｃｅｌｌの違いはビットＢＬ１電位の違いに反映する。そのＢＬ１電位の違いをセンスアンプ１０５が検知することにより、データ“１”とデータ“０”の判別を行っている。
図１４に示すように、従来のスピントルクメモリ１００におけるデータ読み出し動作は、負荷トランジスタＣＣ１から選択ビット線ＢＬ１を介して、メモリセル１０３へ電流Iｃｅｌｌを流す。このとき、負荷トランジスタＣＣ１とメモリセル１０３のオン抵抗比で決まるＢＬ１電位が、センスアンプへの入力となる。ＴＭＲ１０１の抵抗値が、ＲＡＰかＲＰかによってIｃｅｌｌが変わる。ここで、ＲＡＰ＞ＲＰである。このIｃｅｌｌの違いはビットＢＬ１電位の違いに反映する。そのＢＬ１電位の違いをセンスアンプ１０５が検知することにより、データ“１”とデータ“０”の判別を行っている。
特許文献１に記載されたスピントルクメモリ１００では、予め、等価的に“１”データと“０”データの中間の抵抗値が書き込まれた参照用抵抗素子１０６を利用して読み出し時に必要な参照信号を生成し、この参照用抵抗素子１０６の合成抵抗と選択セルとなるメモリセル１０３内のＴＭＲ素子１０１の抵抗とを比較することで、データの判別が行われる。
上記回路において、ビット線負荷である負荷トランジスタＣＣ１からビット線（ＢＬ）を介して、ＴＭＲ素子１０１の抵抗とセルトランジスタ１０２とからなるメモリセル１０３へ電流（Iｃｅｌｌ）を流す。このとき、ビット線負荷とメモリセル１０３のオン抵抗比で決まるＢＬ電位が、差動アンプ１０５への入力となる。ＴＭＲ素子１０１の抵抗における抵抗値の高低がデータ“１”とデータ“０”に対応しており、これによるIｃｅｌｌの違いをＢＬ電位の違いに変換している。
図１５は、メモリセル１０３で生じる抵抗を説明する回路図である。図１５から明らかなように、メモリセル１０３の抵抗（Ｒｔｏｔａｌ）は、ＴＭＲ素子１０１の抵抗ＲＴＭＲと、セルトランジスタ１０２の抵抗（Ｒｔｒ）との合成抵抗である。ＴＭＲ素子１０１の抵抗Ｒ１は、高抵抗（ＲH）又は低抵抗（ＲL）の何れかとなる。
S. Ikeda et al, Nature Materials, 2010, vol.9, no.9, pp.721-724
R. Takemura et al, IEEE J. Solid-State Circuits, vol.45, no.4, Apr. 2010, pp.869-879
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しかしながら、従来のスピントルクメモリの読み出し回路には次の課題がある。
先ず、ＢＬ電位の高い領域では、メモリセル１０３における総抵抗の“１”／“０”比が小さくなる。これは、セルトランジスタ１０２が飽和領域で動作、所謂定電流源となることにより、ＴＭＲ素子１０１の抵抗ＲＴＭＲが低いとき（データ“０”）にはセルトランジスタ１０２の抵抗Ｒｔｒが高くなる。
逆に、ＴＭＲ素子１０１の抵抗ＲＴＭＲが高いとき（データ“１”）にはセルトランジスタ１０２の抵抗Ｒｔｒが低くなるという効果による。すなわち、セルトランジスタ１０２が飽和領域で動作していることにより、セルトランジスタ１０２の抵抗Ｒｔｒは、ＴＭＲ素子１０１の抵抗ＲＴＭＲに対してメモリセル総抵抗（Ｒｔｏｔａｌ＝Ｒｔｒ＋ＲＴＭＲ）をキャンセルする方向で動作してしまう。
先ず、ＢＬ電位の高い領域では、メモリセル１０３における総抵抗の“１”／“０”比が小さくなる。これは、セルトランジスタ１０２が飽和領域で動作、所謂定電流源となることにより、ＴＭＲ素子１０１の抵抗ＲＴＭＲが低いとき（データ“０”）にはセルトランジスタ１０２の抵抗Ｒｔｒが高くなる。
逆に、ＴＭＲ素子１０１の抵抗ＲＴＭＲが高いとき（データ“１”）にはセルトランジスタ１０２の抵抗Ｒｔｒが低くなるという効果による。すなわち、セルトランジスタ１０２が飽和領域で動作していることにより、セルトランジスタ１０２の抵抗Ｒｔｒは、ＴＭＲ素子１０１の抵抗ＲＴＭＲに対してメモリセル総抵抗（Ｒｔｏｔａｌ＝Ｒｔｒ＋ＲＴＭＲ）をキャンセルする方向で動作してしまう。
一方、ビット線電位が低い領域では、ＴＭＲの“１”／“０”抵抗比は得られるものの、ビット線電位が低いこと自体が、差動アンプ１０５の入力電位差を小さくする。このトレードオフは、この従来型のセンス回路の動作範囲、即ちマージンを狭くしている。
本発明は、上記課題に鑑み、大きな読み出し信号が得られるメモリデータ読み出し回路を提供することを目的としている。
上記目的を達成するため、本発明は、記憶用抵抗素子と選択トランジスタとが接続されて構成される記憶用セルと、記憶用抵抗素子と選択トランジスタとが接続されて構成される参照用セルと、を備えるメモリセルに接続されるメモリデータ読み出し回路において、
上記メモリセルから読み出したデータを増幅する差動アンプと、
上記記憶用セルの上記記憶用抵抗素子に接続されるトランジスタと、上記参照用セルの上記記憶用抵抗素子に接続されるトランジスタとを備え、上記メモリセルにデータを書き込みまたは読み出しするビット線の動作点電位を設定する手段と、
上記差動アンプの入力の動作点電位を設定するための手段と、
上記ビット線と上記差動アンプの入力とを互いに接続する手段と、を備え、
上記ビット線と上記差動アンプの入力とを互いに接続する手段が、上記差動アンプの第１の入力に接続された第１のトランジスタと、上記第１のトランジスタに接続され上記記憶用セルの上記トランジスタ及び上記記憶用抵抗素子に接続される第２のトランジスタと、上記差動アンプの第２の入力に接続された第３のトランジスタと、上記第３のトランジスタに接続され上記参照用セルの上記トランジスタ及び上記記憶用抵抗素子に接続される第４のトランジスタと、を備える電流伝達回路であることを特徴とする。
上記メモリセルから読み出したデータを増幅する差動アンプと、
上記記憶用セルの上記記憶用抵抗素子に接続されるトランジスタと、上記参照用セルの上記記憶用抵抗素子に接続されるトランジスタとを備え、上記メモリセルにデータを書き込みまたは読み出しするビット線の動作点電位を設定する手段と、
上記差動アンプの入力の動作点電位を設定するための手段と、
上記ビット線と上記差動アンプの入力とを互いに接続する手段と、を備え、
上記ビット線と上記差動アンプの入力とを互いに接続する手段が、上記差動アンプの第１の入力に接続された第１のトランジスタと、上記第１のトランジスタに接続され上記記憶用セルの上記トランジスタ及び上記記憶用抵抗素子に接続される第２のトランジスタと、上記差動アンプの第２の入力に接続された第３のトランジスタと、上記第３のトランジスタに接続され上記参照用セルの上記トランジスタ及び上記記憶用抵抗素子に接続される第４のトランジスタと、を備える電流伝達回路であることを特徴とする。
前記構成において、前記第１のトランジスタは、前記差動アンプの第１の入力に接続されるドレインと、前記第２のトランジスタのドレインに接続されるソースと、前記第３のトランジスタのゲートに接続されてビット線選択信号が印加されるゲートと、を有し、
前記第２のトランジスタは、前記第１のトランジスタのソースに接続されかつ前記第４のトランジスタのゲートに接続されるドレインと、前記記憶用セルの前記記憶用抵抗素子に接続されるソースと、前記第３のトランジスタのソースに接続されるゲートと、を有し、
前記第３のトランジスタは、前記差動アンプの第２の入力に接続されるドレインと、前記第４のトランジスタのドレインに接続されるソースと、前記第１のトランジスタのゲートに接続されてビット線選択信号が印加されるゲートと、を有し、
前記第４のトランジスタは、前記第３のトランジスタのソースに接続されかつ第２のトランジスタのゲートに接続されるドレインと、前記参照用セルの前記記憶用抵抗素子に接続されるソースと、第２のトランジスタのドレインに接続されるゲートと、を有する。
前記第１のトランジスタは、前記差動アンプの第１の入力に接続されるドレインと、前記第２のトランジスタのドレインに接続されるソースと、前記第４のトランジスタのドレインに接続されるゲートと、を有し、
前記第２のトランジスタは、前記第１のトランジスタのソースに接続されるドレインと、前記記憶用セルの前記記憶用抵抗素子に接続されるソースと、前記第４のトランジスタのゲートに接続されビット線選択信号が印加されるゲートと、を有し、
前記第３のトランジスタは、前記差動アンプの第２の入力に接続されるドレインと、前記第４のトランジスタのドレインに接続されるソースと、前記第２のトランジスタのドレインに接続されるゲートと、を有し、
前記第４のトランジスタは、前記第３のトランジスタのソースに接続されるドレインと、前記参照用セルの前記記憶用抵抗素子に接続されるソースと、第２のトランジスタのゲートに接続されビット線選択信号が印加されるゲートと、を有する。
前記第１のトランジスタ乃至前記第４のトランジスタがｎＭＯＳＦＥＴであり、前記記憶用セル及び前記参照用セルの前記選択用トランジスタがｐＭＯＳＦＥＴである。
前記第１のトランジスタ乃至前記第４のトランジスタがｐＭＯＳＦＥＴであり、前記記憶用セル及び前記参照用セルの前記選択用トランジスタがｎＭＯＳＦＥＴである。
前記第１のトランジスタは、前記差動アンプの第１の入力に接続されるドレインと、前記第２のトランジスタのドレインに接続されるソースと、前記第３のトランジスタのゲートに接続されてビット線選択信号が印加されるゲートと、を有し、
前記第２のトランジスタは、前記第１のトランジスタのソースに接続されるドレインと、前記記憶用セルの前記記憶用抵抗素子に接続されるソースと、前記第２のトランジスタのドレインに接続されるゲートと、を有して、ダイオード接続されており、
前記第３のトランジスタは、前記差動アンプの第２の入力に接続されるドレインと、前記第４のトランジスタのドレインに接続されるソースと、前記第１のトランジスタのゲートに接続されてビット線選択信号が印加されるゲートと、を有し、
前記第４のトランジスタは、前記第３のトランジスタのソースに接続されるドレインと、前記参照用セルの前記記憶用抵抗素子に接続されるソースと、前記第４のトランジスタのドレインに接続されるゲートと、を有してダイオード接続されている。
ビット線の動作点電位は、差動アンプ入力の動作点電位よりも低く設定される。
前記第２のトランジスタは、前記第１のトランジスタのソースに接続されかつ前記第４のトランジスタのゲートに接続されるドレインと、前記記憶用セルの前記記憶用抵抗素子に接続されるソースと、前記第３のトランジスタのソースに接続されるゲートと、を有し、
前記第３のトランジスタは、前記差動アンプの第２の入力に接続されるドレインと、前記第４のトランジスタのドレインに接続されるソースと、前記第１のトランジスタのゲートに接続されてビット線選択信号が印加されるゲートと、を有し、
前記第４のトランジスタは、前記第３のトランジスタのソースに接続されかつ第２のトランジスタのゲートに接続されるドレインと、前記参照用セルの前記記憶用抵抗素子に接続されるソースと、第２のトランジスタのドレインに接続されるゲートと、を有する。
前記第１のトランジスタは、前記差動アンプの第１の入力に接続されるドレインと、前記第２のトランジスタのドレインに接続されるソースと、前記第４のトランジスタのドレインに接続されるゲートと、を有し、
前記第２のトランジスタは、前記第１のトランジスタのソースに接続されるドレインと、前記記憶用セルの前記記憶用抵抗素子に接続されるソースと、前記第４のトランジスタのゲートに接続されビット線選択信号が印加されるゲートと、を有し、
前記第３のトランジスタは、前記差動アンプの第２の入力に接続されるドレインと、前記第４のトランジスタのドレインに接続されるソースと、前記第２のトランジスタのドレインに接続されるゲートと、を有し、
前記第４のトランジスタは、前記第３のトランジスタのソースに接続されるドレインと、前記参照用セルの前記記憶用抵抗素子に接続されるソースと、第２のトランジスタのゲートに接続されビット線選択信号が印加されるゲートと、を有する。
前記第１のトランジスタ乃至前記第４のトランジスタがｎＭＯＳＦＥＴであり、前記記憶用セル及び前記参照用セルの前記選択用トランジスタがｐＭＯＳＦＥＴである。
前記第１のトランジスタ乃至前記第４のトランジスタがｐＭＯＳＦＥＴであり、前記記憶用セル及び前記参照用セルの前記選択用トランジスタがｎＭＯＳＦＥＴである。
前記第１のトランジスタは、前記差動アンプの第１の入力に接続されるドレインと、前記第２のトランジスタのドレインに接続されるソースと、前記第３のトランジスタのゲートに接続されてビット線選択信号が印加されるゲートと、を有し、
前記第２のトランジスタは、前記第１のトランジスタのソースに接続されるドレインと、前記記憶用セルの前記記憶用抵抗素子に接続されるソースと、前記第２のトランジスタのドレインに接続されるゲートと、を有して、ダイオード接続されており、
前記第３のトランジスタは、前記差動アンプの第２の入力に接続されるドレインと、前記第４のトランジスタのドレインに接続されるソースと、前記第１のトランジスタのゲートに接続されてビット線選択信号が印加されるゲートと、を有し、
前記第４のトランジスタは、前記第３のトランジスタのソースに接続されるドレインと、前記参照用セルの前記記憶用抵抗素子に接続されるソースと、前記第４のトランジスタのドレインに接続されるゲートと、を有してダイオード接続されている。
ビット線の動作点電位は、差動アンプ入力の動作点電位よりも低く設定される。
本発明のメモリデータ読み出し回路によれば、従来の読み出し回路に比較して大きな読み出し信号が得られる。
以下、図面を参照しながら本発明の実施形態を具体的に説明する。
図１は、本発明のメモリデータ読み出し回路１の基本構成を示す回路図であり、図２〜図４は、本発明のメモリデータ読み出し回路１の具体例を示す回路図である。
図１に示すように、本発明のメモリデータ読み出し回路１は、少なくとも１つの記憶用抵抗素子１３と少なくとも１つの選択トランジスタ１４と、を含むメモリセル１０から記憶されたデータを読み出すメモリデータ読み出し回路であって、メモリデータ読み出し回路１は、差動アンプ２０を含み、メモリセル１０にデータを書き込みまたは読み出しするビット線（ＢＬ１、ＢＬ２）の動作点電位を設定する手段３０と、メモリセル１０からの読み出しデータを増幅する差動アンプ２０の入力（Ｄ１、Ｄ２）の動作点電位を設定するための手段４０と、ビット線と上記差動アンプ２０の入力とを互いに接続する手段５０と、を備えている。
図１は、本発明のメモリデータ読み出し回路１の基本構成を示す回路図であり、図２〜図４は、本発明のメモリデータ読み出し回路１の具体例を示す回路図である。
図１に示すように、本発明のメモリデータ読み出し回路１は、少なくとも１つの記憶用抵抗素子１３と少なくとも１つの選択トランジスタ１４と、を含むメモリセル１０から記憶されたデータを読み出すメモリデータ読み出し回路であって、メモリデータ読み出し回路１は、差動アンプ２０を含み、メモリセル１０にデータを書き込みまたは読み出しするビット線（ＢＬ１、ＢＬ２）の動作点電位を設定する手段３０と、メモリセル１０からの読み出しデータを増幅する差動アンプ２０の入力（Ｄ１、Ｄ２）の動作点電位を設定するための手段４０と、ビット線と上記差動アンプ２０の入力とを互いに接続する手段５０と、を備えている。
メモリセル１０は、記憶用セル１１と参照用セル１２とから構成されている。記憶用セル１１は、記憶用抵抗素子１３と記憶用抵抗素子１３に接続される選択トランジスタ１４とから構成されている。選択トランジスタ１４のソースはソースライン（ＳＬ１）に接続されている。選択トランジスタ１４のドレインは記憶用抵抗素子１３の一端に接続されている。選択トランジスタ１４のゲートには選択信号（ＷＬ）が印加される。記憶用抵抗素子１３の他端は、ビット線（ＢＬ１）の動作点電位を設定する手段３０にビット線（ＢＬ１）を介して接続されている。
参照用セル１２は、参照用抵抗素子１５と参照用抵抗素子１５に接続される選択トランジスタ１６とから構成されている。選択トランジスタ１６のソースはソースライン（ＳＬ２）に接続されている。選択トランジスタ１６のドレインは参照用抵抗素子１５の一端に接続されている。選択トランジスタ１６のゲートには選択用信号（ＷＬ（ｒｅｆ））が印加される。参照用抵抗素子１５の他端は、ビット線（ＢＬ２）の動作点電位を設定する手段３０にビット線（ＢＬ２）を介して接続されている。
具体的には、メモリデータ読み出し回路１は、記憶用セル１１と参照用セル１２の抵抗側１３，１５に接続されるメモリセル動作点設定用負荷回路３０と、記憶用セル１１と参照用セル１２の抵抗側１３，１５に接続される電流伝達回路５０と、電流伝達回路５０に接続される差動アンプ動作点設定用負荷回路４０と、から構成されている。
ビット線（ＢＬ１、ＢＬ２）の動作点電位を設定する手段３０は、メモリセル動作点設定用負荷回路で構成することができ、記憶用セル１１に接続される選択トランジスタ１４，１６を線形領域で動作するように、ビット線、ワード線等のメモリセル１０に関する節点電位を設定する。
上記メモリセル１０からの読み出しデータを増幅する差動アンプ２０の入力（Ｄ１、Ｄ２）の動作点電位を設定するための手段４０は、例えば、差動アンプ動作点設定用負荷回路で構成することができる。差動アンプ動作点設定用負荷回路４０は、メモリセル１０からの読み出し信号の電位差を増幅する差動アンプ回路２０の入力電位を、この差動アンプ回路の増幅率が十分にとれるほど高い電位に設定する。メモリセル１０からの読み出し信号は、記憶用セル１１と参照用セル１２とから出力される信号である。差動アンプ２０は、センスアンプ回路とも呼ばれている。
電流伝達回路５０は、例えばトランジスタのソース−ドレイン間を流れる電流によってトランジスタのソースとドレインに接続される回路に電流を伝える回路からなる。電流伝達回路５０は、メモリセル動作点設定用負荷回路３０からの負荷電流をメモリセル１０側へ伝える作用を有している。
電流伝達回路５０は、仮想的な短絡となるＢＬ及びＢＬｒｅｆという二つの出力端子を有している。この機能によって、記憶用セル１１と参照用セル１２とからなる差動増幅器に対して大きな電圧を発生する。
一方、ＢＬ電圧は低いレベルとされるので、記憶用セル１１の抵抗値がＲＡＰのときのＲｔｏｔａｌと、ＲＰのときのＲｔｏｔａｌとの間には大きな差が得られる。
一方、ＢＬ電圧は低いレベルとされるので、記憶用セル１１の抵抗値がＲＡＰのときのＲｔｏｔａｌと、ＲＰのときのＲｔｏｔａｌとの間には大きな差が得られる。
記憶用セル１０の選択トランジスタ１４，１６を線形領域で動作させるために、本発明のメモリデータ読み出し回路１では、回路の電位設定例のひとつとして、記憶用セル１１内の記憶用抵抗素子１３が接続されるビット線の電位を低く設定し、その一方で、前記差動アンプ２０の入力における動作点電位をビット線の電位より高く設定するという方式がある。
図２は、本発明のメモリデータ読み出し回路１の具体例１を示す回路図である。
図２に示すように、本発明のメモリデータ読み出し回路１Ａは、ｐＭＯＳＦＥＴ３１，３２からなるメモリセル動作点設定用負荷回路３０Ａと、pＭＯＳＦＥＴ４１，４２からなる差動アンプ動作点設定用負荷回路４０Ａと、ｎＭＯＳＦＥＴ５１〜５４からなる電流伝達回路５０Ａとから構成されている。
図２に示すように、本発明のメモリデータ読み出し回路１Ａは、ｐＭＯＳＦＥＴ３１，３２からなるメモリセル動作点設定用負荷回路３０Ａと、pＭＯＳＦＥＴ４１，４２からなる差動アンプ動作点設定用負荷回路４０Ａと、ｎＭＯＳＦＥＴ５１〜５４からなる電流伝達回路５０Ａとから構成されている。
メモリセル動作点設定用負荷回路３０Ａは、記憶用セル１１の記憶用抵抗素子１３に接続される第１のｐＭＯＳＦＥＴ３１と参照用セル１２の参照用抵抗素子１５に接続される第２のｐＭＯＳＦＥＴ３２とから構成されている。ｐＭＯＳＦＥＴ３２は、ｐチャンネルの絶縁ゲートＭＯＳＦＥＴである。第１のｐＭＯＳＦＥＴ３１において、ドレインは記憶用抵抗素子１３に接続され、ソースは電源に接続されている。第２のｐＭＯＳＦＥＴ３２において、ドレインは参照用抵抗素子１５に接続され、ソースは電源に接続されている。第１のｐＭＯＳＦＥＴ３１のゲートと、第２のｐＭＯＳＦＥＴ３２のゲートとは、互いに接続され、第１の読み出し動作活性化信号ＲＥＢ１が印加される。
差動アンプ動作点設定用負荷回路４０Ａは、差動アンプ２０の第１の入力Ｄ１に接続される第１のｐＭＯＳＦＥＴ４１と差動アンプ２０の第２の入力Ｄ２に接続される第２のｐＭＯＳＦＥＴ４２とから構成されている。第１のｐＭＯＳＦＥＴ４１において、ドレインは差動アンプ２０の第１の入力Ｄ１に接続され、ソースは電源に接続されている。第２のｐＭＯＳＦＥＴ４２において、ドレインは差動アンプ２０の第２の入力Ｄ２に接続され、ソースは電源に接続されている。第１のｐＭＯＳＦＥＴ４１のゲートと、第２のｐＭＯＳＦＥＴ４２のゲートとは、互いに接続され、第２の読み出し動作活性化信号ＲＥＢ２が印加される。
電流伝達回路５０Ａは、差動アンプ２０の第１の入力Ｄ１に接続される第１のｎＭＯＳＦＥＴ５１及び第１のｎＭＯＳＦＥＴ５１に直列に接続される第２のｎＭＯＳＦＥＴ５２と、差動アンプ２０の第２の入力Ｄ２に接続される第３のｎＭＯＳＦＥＴ５３及びこの第３のｎＭＯＳＦＥＴ５３に直列に接続される第４のｎＭＯＳＦＥＴ５４と、から構成されている。ｎＭＯＳＦＥＴ５１〜５４は、ｎチャンネルの絶縁ゲートＭＯＳＦＥＴである。
第１のｎＭＯＳＦＥＴ５１のドレインは、差動アンプ２０の第１の入力Ｄ１に接続されると共に、差動アンプ動作点設定用負荷回路４０の第１のｐＭＯＳＦＥＴ４１のドレインに接続されている。第１のｎＭＯＳＦＥＴ５１のソースは、第２のｎＭＯＳＦＥＴ５２のドレインに接続されている。第１のｎＭＯＳＦＥＴ５１のゲートは、第３のｎＭＯＳＦＥＴ５３のゲートに接続され、ビット線選択信号ＳＥＬが印加されている。
第２のｎＭＯＳＦＥＴ５２のドレインは、第１のｎＭＯＳＦＥＴ５１のソースに接続されると共に、第４のｎＭＯＳＦＥＴ５４のゲートに接続されている。第２のｎＭＯＳＦＥＴ５２のソースは、記憶用セル１１の記憶用抵抗素子１３に接続されている。第２のｎＭＯＳＦＥＴ５２のゲートは、第３のｎＭＯＳＦＥＴ５３のソースに接続されている。
第３のｎＭＯＳＦＥＴ５３のドレインは、差動アンプ２０の第２の入力Ｄ２に接続されると共に、差動アンプ動作点設定用負荷回路４０の第２のｐＭＯＳＦＥＴ４２のドレインに接続されている。第３のｎＭＯＳＦＥＴ５３のソースは、第４のｎＭＯＳＦＥＴ５４のドレインに接続されている。第３のｎＭＯＳＦＥＴ５３のゲートは、第１のｎＭＯＳＦＥＴ５１のゲートに接続され、ビット線選択信号ＳＥＬが印加されている。
第４のｎＭＯＳＦＥＴ５４のドレインは、第３のｎＭＯＳＦＥＴ５３のソースに接続されると共に、第２のｎＭＯＳＦＥＴ５２のゲートに接続されている。第４のｎＭＯＳＦＥＴ５４のソースは、参照用抵抗素子１５に接続されている。第４のｎＭＯＳＦＥＴ５４のゲートは、第２のｎＭＯＳＦＥＴ５２のドレインに接続されている。
第１のｎＭＯＳＦＥＴ５１のドレインは、差動アンプ２０の第１の入力Ｄ１に接続されると共に、差動アンプ動作点設定用負荷回路４０の第１のｐＭＯＳＦＥＴ４１のドレインに接続されている。第１のｎＭＯＳＦＥＴ５１のソースは、第２のｎＭＯＳＦＥＴ５２のドレインに接続されている。第１のｎＭＯＳＦＥＴ５１のゲートは、第３のｎＭＯＳＦＥＴ５３のゲートに接続され、ビット線選択信号ＳＥＬが印加されている。
第２のｎＭＯＳＦＥＴ５２のドレインは、第１のｎＭＯＳＦＥＴ５１のソースに接続されると共に、第４のｎＭＯＳＦＥＴ５４のゲートに接続されている。第２のｎＭＯＳＦＥＴ５２のソースは、記憶用セル１１の記憶用抵抗素子１３に接続されている。第２のｎＭＯＳＦＥＴ５２のゲートは、第３のｎＭＯＳＦＥＴ５３のソースに接続されている。
第３のｎＭＯＳＦＥＴ５３のドレインは、差動アンプ２０の第２の入力Ｄ２に接続されると共に、差動アンプ動作点設定用負荷回路４０の第２のｐＭＯＳＦＥＴ４２のドレインに接続されている。第３のｎＭＯＳＦＥＴ５３のソースは、第４のｎＭＯＳＦＥＴ５４のドレインに接続されている。第３のｎＭＯＳＦＥＴ５３のゲートは、第１のｎＭＯＳＦＥＴ５１のゲートに接続され、ビット線選択信号ＳＥＬが印加されている。
第４のｎＭＯＳＦＥＴ５４のドレインは、第３のｎＭＯＳＦＥＴ５３のソースに接続されると共に、第２のｎＭＯＳＦＥＴ５２のゲートに接続されている。第４のｎＭＯＳＦＥＴ５４のソースは、参照用抵抗素子１５に接続されている。第４のｎＭＯＳＦＥＴ５４のゲートは、第２のｎＭＯＳＦＥＴ５２のドレインに接続されている。
図３は、本発明のメモリデータ読み出し回路１の具体例２を示す回路図である。
図３に示すように、本発明のメモリデータ読み出し回路１Ｂは、ｎＭＯＳＦＥＴ３３，３４からなるメモリセル動作点設定用負荷回路３０Ｂと、ｎＭＯＳＦＥＴ４３，４４からなる差動アンプ動作点設定用負荷回路４０Ｂと、ｐＭＯＳＦＥＴ５５，５６，５７，５８からなる電流伝達回路５０Ｂとから構成されている。本発明のメモリデータ読み出し回路１Ｂにおいて、メモリセル動作点設定用負荷回路３０Ｂ及び差動アンプ動作点設定用負荷回路４０Ｂが、ｎＭＯＳＦＥＴで構成さている点が、図２に示すメモリデータ読み出し回路１Ａとは異なっている。
図３に示すように、本発明のメモリデータ読み出し回路１Ｂは、ｎＭＯＳＦＥＴ３３，３４からなるメモリセル動作点設定用負荷回路３０Ｂと、ｎＭＯＳＦＥＴ４３，４４からなる差動アンプ動作点設定用負荷回路４０Ｂと、ｐＭＯＳＦＥＴ５５，５６，５７，５８からなる電流伝達回路５０Ｂとから構成されている。本発明のメモリデータ読み出し回路１Ｂにおいて、メモリセル動作点設定用負荷回路３０Ｂ及び差動アンプ動作点設定用負荷回路４０Ｂが、ｎＭＯＳＦＥＴで構成さている点が、図２に示すメモリデータ読み出し回路１Ａとは異なっている。
図４は、本発明のメモリデータ読み出し回路１の具体例３を示す回路図である。
図４に示すように、本発明のメモリデータ読み出し回路１Ｃが図２に示すメモリデータ読み出し回路１と異なるのは、電流伝達回路５０Ｃである。この電流伝達回路５０Ｃは、図２においてクロスカップルの接続がされるｎＭＯＳＦＥＴ５２，５４がダイオード接続されたｎＭＯＳＦＥＴ５２Ａ，５４Ａから構成されている。
図４に示すように、本発明のメモリデータ読み出し回路１Ｃが図２に示すメモリデータ読み出し回路１と異なるのは、電流伝達回路５０Ｃである。この電流伝達回路５０Ｃは、図２においてクロスカップルの接続がされるｎＭＯＳＦＥＴ５２，５４がダイオード接続されたｎＭＯＳＦＥＴ５２Ａ，５４Ａから構成されている。
（記憶用抵抗素子）
次に、メモリセル１０に使用する抵抗変化型の記憶用抵抗素子１３について説明する。
抵抗変化型の記憶用抵抗素子１３としては、ＭＴＪ素子、ＴＭＲ素子や相変化型の素子を用いることができる。電流だけでスピン注入磁化反転ができるＭＴＪ素子は、不揮発性、高速書き換えが可能で、原理的には無限の書き換え回数を有している。ＭＴＪ素子の書き込み電流は素子の微細化と共に縮小可能であり、Ｓｉ基板等上に形成されるＣＭＯＳ集積回路と共に同一基板上に製作できるという利点を有している。
次に、メモリセル１０に使用する抵抗変化型の記憶用抵抗素子１３について説明する。
抵抗変化型の記憶用抵抗素子１３としては、ＭＴＪ素子、ＴＭＲ素子や相変化型の素子を用いることができる。電流だけでスピン注入磁化反転ができるＭＴＪ素子は、不揮発性、高速書き換えが可能で、原理的には無限の書き換え回数を有している。ＭＴＪ素子の書き込み電流は素子の微細化と共に縮小可能であり、Ｓｉ基板等上に形成されるＣＭＯＳ集積回路と共に同一基板上に製作できるという利点を有している。
図５は、ＭＴＪ素子６０の構造を示す図であり、それぞれ、（Ａ）はＭＴＪ素子６０において固定層６２と自由層６３の磁化方向が平行状態の場合、（Ｂ）はＭＴＪ素子６０において固定層６２と自由層６３の磁化方向が反平行の場合、（Ｃ）は等価回路図である。図６は、ＭＴＪ素子６０の抵抗変化を示す図である。
図５（Ａ），（Ｂ）に示すように、ＭＴＪ素子６０は、トンネル障壁層６１で隔てられた強磁性体からなる固定層６２及び強磁性体からなる自由層６３によって構成されている。固定層６２は、図の矢印（↓）で示す磁化方向、つまりスピンの向きが固定されている層であり、強磁性固定層とも呼ばれている。自由層６３は磁化の向きが固定されていない層であり、強磁性自由層とも呼ばれている。トンネル障壁層６１は、ＭｇＯやＡｌ２Ｏ３の薄膜で形成され、固定層６２及び自由層６３は、鉄（Ｆｅ）やコバルト（Ｃｏ）等の強磁性体又はこれらの合金からなる単層や複数の層で形成される。さらに、図５に示すように、自由層６３には上部電極６４が、固定層６２には下部電極６５が形成されている。
図５（Ａ），（Ｂ）に示すように、ＭＴＪ素子６０は、トンネル障壁層６１で隔てられた強磁性体からなる固定層６２及び強磁性体からなる自由層６３によって構成されている。固定層６２は、図の矢印（↓）で示す磁化方向、つまりスピンの向きが固定されている層であり、強磁性固定層とも呼ばれている。自由層６３は磁化の向きが固定されていない層であり、強磁性自由層とも呼ばれている。トンネル障壁層６１は、ＭｇＯやＡｌ２Ｏ３の薄膜で形成され、固定層６２及び自由層６３は、鉄（Ｆｅ）やコバルト（Ｃｏ）等の強磁性体又はこれらの合金からなる単層や複数の層で形成される。さらに、図５に示すように、自由層６３には上部電極６４が、固定層６２には下部電極６５が形成されている。
ＭＴＪ素子６０の抵抗値は、固定層６２及び自由層６３の磁化方向の相対的向きによって変化する。この抵抗変化は、トンネル磁気抵抗効果と呼ばれている。この抵抗変化を評価するパラメータとして、トンネル磁気抵抗比（ＴＭＲ比）はＭＴＪ素子６０の重要なパラメータである。
図５（Ａ）に示すように、固定層６２と自由層６３の磁化の向きがそろっている状態を平行状態と呼び、このときのＭＴＪ素子６０の抵抗値が最小となり、ＲＰと表す。
図５（Ｂ）に示すように、固定層６２と自由層６３の磁化の向きが逆を向いている状態を反平行状態と呼び、このときのＭＴＪ素子６０の抵抗値が最大となり、ＲＡＰと表す。自由層６３の磁化の状態を固定層６２に対して平行又は反平行に制御することにより“０”、“１”の記録、つまり、書き込みができる。
ＴＭＲ比は、下記（１）式で表される。
ＴＭＲ比（％）＝（ＲＡＰ−ＲＰ）／ＲＰ×１００（％） （１）
ＴＭＲ比（％）＝（ＲＡＰ−ＲＰ）／ＲＰ×１００（％） （１）
次に、ＭＴＪ素子６０の動作原理について述べる。
図５（Ｃ）に示すように、反平行状態から平行状態に書き込むためには、自由層６３から固定層６２の向きで電流（Ｉ）を印加する。このとき、電子は電流と逆向きに流れる。これにより、固定層６２から自由層６３へ多数スピンの注入が起きる。スピン分極された電流が自由層６３の磁化に作用し、自由層６３の磁化が固定層６２と同じ向きに反転し、平行状態になる。
図５（Ｃ）に示すように、反平行状態から平行状態に書き込むためには、自由層６３から固定層６２の向きで電流（Ｉ）を印加する。このとき、電子は電流と逆向きに流れる。これにより、固定層６２から自由層６３へ多数スピンの注入が起きる。スピン分極された電流が自由層６３の磁化に作用し、自由層６３の磁化が固定層６２と同じ向きに反転し、平行状態になる。
逆に、平行状態から反平行状態に書き込むためには、固定層６２から自由層６３への向きで電流を流す。注入されたスピンは、自由層６３で相殺されるが、トンネル障壁層６１で反射した電子は、自由層６３と逆向きの磁化を持つ。トンネル障壁層６１で反射したスピンは自由層６３の磁化を反転させ、反平行状態になる。このように、スピン注入方式では、ＭＴＪ素子６０に流す電流の向きを反転することで自由層６３の磁化方向を反転させるので、スピン注入磁化反転とも呼ばれている。
図６に示すように、ＭＴＪ素子６０は流す電流の向きによって、自由層６３の磁化方向を固定層６２の磁化方向に対して反転させ、磁化の向きが互いに平行の場合には、磁気抵抗（ＲＰ）が小さくなる。
一方、自由層６３の磁化方向を固定層６２の磁化方向に対して互いに反平行状態になると、磁気抵抗（ＲＡＰ）が大きくなる。このように、ＭＴＪ素子６０は、自由層６３の磁化の状態によって異なる２値の抵抗を持つ可変抵抗素子である。
一方、自由層６３の磁化方向を固定層６２の磁化方向に対して互いに反平行状態になると、磁気抵抗（ＲＡＰ）が大きくなる。このように、ＭＴＪ素子６０は、自由層６３の磁化の状態によって異なる２値の抵抗を持つ可変抵抗素子である。
スピン注入方式以外に自由層６３の磁化を反転させる方法として、従来の磁界書き込み方式がある。磁界の印加は、ＭＴＪ素子６０の近傍に外部磁界を発生させる電流配線を配置して、この配線に電流を流して行うことができる。スピン注入方式は、ＭＴＪ素子６０に流す電流で自由層６３の磁化反転ができるので、外部磁場が不要である。このため、外部磁場を発生させる電流配線が不要となる。さらに、ＭＴＪ素子６０の面積を微細化すると、スピン注入による磁化反転に必要な電流も低下するので、例えばスピントルクメモリの高集積化が図れる。
次に、ＰＣＲＡＭ（Phase Change Random Access Memory、相変化メモリ）（非特許文献６参照）について説明する。
図７は、ＰＣＲＡＭのメモリセル７０の構造を示す断面図である。
図７に示すように、ＰＣＲＡＭのメモリセル７０は、下部電極７１と、ヒーター層７２と、カルコゲナイド層７３と、上部電極７４と、が順に積層されて構成されている。
図７は、ＰＣＲＡＭのメモリセル７０の構造を示す断面図である。
図７に示すように、ＰＣＲＡＭのメモリセル７０は、下部電極７１と、ヒーター層７２と、カルコゲナイド層７３と、上部電極７４と、が順に積層されて構成されている。
図８は、ＰＣＲＡＭのメモリセル７０の動作を示す図である。図８の横軸は時間（任意目盛）であり、縦軸はメモリセル７０の温度（任意目盛）である。
図８に示すように、ＰＣＲＡＭのメモリセル７０では、ヒーター層７２により温度を上昇させた後、急激に冷却するアモルファス化パルスが印加されると、カルコゲナイド層７３がアモルファスの高抵抗状態（ＲＥＳＥＴ）となる。
一方、ＰＣＲＡＭのメモリセル７０では、ヒーター層７２により温度を上昇させた後、ゆっくり冷やす結晶化パルスが印加されると、カルコゲナイド層７３が結晶の低抵抗状態（ＳＥＴ）となる。
このように、ＰＣＲＡＭのメモリセル７０は、図７に示されるＰＣＲＡＭのメモリセル７０のカルコゲナイド層７３がアモルファス化しているか結晶化しているかにより異なる抵抗値を”１”と”０”に対応させて記憶させる。
図８に示すように、ＰＣＲＡＭのメモリセル７０では、ヒーター層７２により温度を上昇させた後、急激に冷却するアモルファス化パルスが印加されると、カルコゲナイド層７３がアモルファスの高抵抗状態（ＲＥＳＥＴ）となる。
一方、ＰＣＲＡＭのメモリセル７０では、ヒーター層７２により温度を上昇させた後、ゆっくり冷やす結晶化パルスが印加されると、カルコゲナイド層７３が結晶の低抵抗状態（ＳＥＴ）となる。
このように、ＰＣＲＡＭのメモリセル７０は、図７に示されるＰＣＲＡＭのメモリセル７０のカルコゲナイド層７３がアモルファス化しているか結晶化しているかにより異なる抵抗値を”１”と”０”に対応させて記憶させる。
図９は、ＰＣＲＡＭのメモリセル７０の抵抗変化例を示す図である。
図９に示すように、ＰＣＲＡＭのメモリセル７０では、上記のカルコゲナイド層７３の高抵抗状態と低抵抗状態とを“１”と“０”に対応させて記憶させることができる。
図９に示すように、ＰＣＲＡＭのメモリセル７０では、上記のカルコゲナイド層７３の高抵抗状態と低抵抗状態とを“１”と“０”に対応させて記憶させることができる。
次に、ＲｅＲＡＭ（Resistance Random Access Memory、抵抗変化メモリ）（非特許文献７参照）について説明する。
図１０はＲｅＲＡＭのメモリセル８０の構造を示す断面図である。
図１０に示すように、ＲｅＲＡＭのメモリセル８０は、下部電極８１と、金属酸化物層８２と、上部電極８３と、が順に積層されて構成されている。
金属酸化物層８２としては、ＮｉＯ、ＦｅＯ、ＴｉＯ２等を用いる。下部電極８１及び上部電極８３は、Ｐｔ等を用いる。ＲｅＲＡＭのメモリセル８０では、下部電極８１と上部電極８３との間に電圧を印加したときの金属酸化物層８２の抵抗値が変わる現象を用いている。
図１０はＲｅＲＡＭのメモリセル８０の構造を示す断面図である。
図１０に示すように、ＲｅＲＡＭのメモリセル８０は、下部電極８１と、金属酸化物層８２と、上部電極８３と、が順に積層されて構成されている。
金属酸化物層８２としては、ＮｉＯ、ＦｅＯ、ＴｉＯ２等を用いる。下部電極８１及び上部電極８３は、Ｐｔ等を用いる。ＲｅＲＡＭのメモリセル８０では、下部電極８１と上部電極８３との間に電圧を印加したときの金属酸化物層８２の抵抗値が変わる現象を用いている。
図１１は、ＲｅＲＡＭのメモリセル８０の抵抗変化例を示す図である。
図１１に示すように、ＲｅＲＡＭのメモリセル８０は、２Ｖで１００ｎｓのパルス幅を有しているパルスを印加すると低抵抗（ＲＬ）状態となる。低抵抗（ＲＬ）状態は、−２Ｖで１００ｎｓのパルス幅を有しているパルスを印加すると、高抵抗（ＲＨ）状態に移行する。これにより、ＲｅＲＡＭのメモリセル８０は、図１０に示されるＲｅＲＡＭのメモリセル８０の金属酸化物層８２における高抵抗状態と低抵抗状態とを、“１”と“０”に対応させて記憶させることができる。
図１１に示すように、ＲｅＲＡＭのメモリセル８０は、２Ｖで１００ｎｓのパルス幅を有しているパルスを印加すると低抵抗（ＲＬ）状態となる。低抵抗（ＲＬ）状態は、−２Ｖで１００ｎｓのパルス幅を有しているパルスを印加すると、高抵抗（ＲＨ）状態に移行する。これにより、ＲｅＲＡＭのメモリセル８０は、図１０に示されるＲｅＲＡＭのメモリセル８０の金属酸化物層８２における高抵抗状態と低抵抗状態とを、“１”と“０”に対応させて記憶させることができる。
（メモリデータ読み出し回路のシミュレーション）
本発明の図２に示すメモリデータ読み出し回路１Ａのシミュレーションを、ソフトウェアとしてＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）を用いて行った。ｎチャネル及びｐチャネルのＭＯＳＦＥＴ３１，３２等は、９０ｎｍプロセスにおける標準トランジスタを用いた。標準トランジスタの寸法は、ゲート幅Ｗ／ゲート長Ｌ＝Ｗｍｉｎ／Ｌｍｉｎを、最少加工寸法が９０ｎｍプロセスで許容される最小サイズとした。これは、メモリセル１０が一般に高集積化するために小面積であることが要求されるためである。記憶用抵抗素子１３としては、ＴＭＲ素子を用いた。ＴＭＲ素子の抵抗状態としては、高抵抗ＲＨ（ＲＡＰ）＝４ｋΩ及び低抵抗ＲL（ＲＰ）＝２ｋΩと仮定した。
本発明の図２に示すメモリデータ読み出し回路１Ａのシミュレーションを、ソフトウェアとしてＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）を用いて行った。ｎチャネル及びｐチャネルのＭＯＳＦＥＴ３１，３２等は、９０ｎｍプロセスにおける標準トランジスタを用いた。標準トランジスタの寸法は、ゲート幅Ｗ／ゲート長Ｌ＝Ｗｍｉｎ／Ｌｍｉｎを、最少加工寸法が９０ｎｍプロセスで許容される最小サイズとした。これは、メモリセル１０が一般に高集積化するために小面積であることが要求されるためである。記憶用抵抗素子１３としては、ＴＭＲ素子を用いた。ＴＭＲ素子の抵抗状態としては、高抵抗ＲＨ（ＲＡＰ）＝４ｋΩ及び低抵抗ＲL（ＲＰ）＝２ｋΩと仮定した。
図１２は本発明の従来回路に対する効果を示す図である。すなわち、本発明の図２に示すメモリデータ読み出し回路１Ａのシミュレーション結果（実線）及び図１４に示す従来の回路のシミュレーション結果（点線）を示す図である。
図１４の従来回路は、図２の本発明のメモリデータ読み出し回路１Ａに対して、本発明の特徴であるｐＭＯＳＦＥＴ４１，４２からなる差動アンプ動作点設定用負荷回路４０ＡとｎＭＯＳＦＥＴ５１〜５４からなる電流伝達回路５０Ａを使用していない回路である。
図１２の横軸はビット線（ＢＬ１）電圧（Ｖ）であり、縦軸はシミュレーションにより求めた差動アンプ２０の入力電圧（Ｖ）である。図１２の横軸のビット線（ＢＬ１）電圧は設計パラメータであり、これを０Ｖ〜１Ｖ（電源電圧）の範囲で変化させたとき、最大の差動アンプ２０の入力電圧が、読み出し回路の動作マージン値に相当する。
図１２から明らかなように、９０ｎｍＣＭＯＳプロセスを想定した回路シミュレーションによれば、本発明のメモリデータ読み出し回路１Ａでは、読み出し信号電位差が約３７０ｍＶ、一方、従来回路に対しては約１２０ｍＶとなった。
上記した本発明及び比較例のメモリデータ読み出し回路のシミュレーション結果から、本発明のメモリデータ読み出し回路によれば、比較例の約３倍以上の信号電圧が得られることが判明した。
本発明は、上記実施の形態に限定されるものではなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。
１，１Ａ，１Ｂ，１Ｃ：メモリデータ読み出し回路
１０：メモリセル
１１：記憶用セル
１２：参照用セル
１３：記憶用抵抗素子
１４，１６：選択トランジスタ
１５：参照用抵抗素子
２０：差動アンプ
３０：ビット線（ＢＬ１，ＢＬ２）の動作点電位を設定する手段
３０Ａ，３０Ｂ：メモリセル動作点設定用負荷回路
３１，３２：ｐＭＯＳＦＥＴ
３３，３４：ｎＭＯＳＦＥＴ
４０：差動アンプの入力（Ｄ１、Ｄ２）の動作点電位を設定するための手段
４０Ａ，４０Ｂ：差動アンプ動作点設定用負荷回路
４１，４２：ｐＭＯＳＦＥＴ
４３，４４：ｎＭＯＳＦＥＴ
５０，５０Ａ，５０Ｂ，５０Ｃ：電流伝達回路
５１，５２，５３，５４：ｎＭＯＳＦＥＴ
５２Ａ，５４Ａ：ダイオード接続されたｎＭＯＳＦＥＴ
５５，５６，５７，５８：ｐＭＯＳＦＥＴ
６０：ＭＴＪ素子
６１：トンネル障壁層
６２：固定層
６３：自由層
６４：上部電極
６５：下部電極
７０：ＰＣＲＡＭのメモリセル
７１：下部電極
７２：ヒーター層
７３：カルコゲナイド層
７４：上部電極
８０：ＲｅＲＡＭのメモリセル
８１：下部電極
８２：金属酸化物層
８３：上部電極
１０：メモリセル
１１：記憶用セル
１２：参照用セル
１３：記憶用抵抗素子
１４，１６：選択トランジスタ
１５：参照用抵抗素子
２０：差動アンプ
３０：ビット線（ＢＬ１，ＢＬ２）の動作点電位を設定する手段
３０Ａ，３０Ｂ：メモリセル動作点設定用負荷回路
３１，３２：ｐＭＯＳＦＥＴ
３３，３４：ｎＭＯＳＦＥＴ
４０：差動アンプの入力（Ｄ１、Ｄ２）の動作点電位を設定するための手段
４０Ａ，４０Ｂ：差動アンプ動作点設定用負荷回路
４１，４２：ｐＭＯＳＦＥＴ
４３，４４：ｎＭＯＳＦＥＴ
５０，５０Ａ，５０Ｂ，５０Ｃ：電流伝達回路
５１，５２，５３，５４：ｎＭＯＳＦＥＴ
５２Ａ，５４Ａ：ダイオード接続されたｎＭＯＳＦＥＴ
５５，５６，５７，５８：ｐＭＯＳＦＥＴ
６０：ＭＴＪ素子
６１：トンネル障壁層
６２：固定層
６３：自由層
６４：上部電極
６５：下部電極
７０：ＰＣＲＡＭのメモリセル
７１：下部電極
７２：ヒーター層
７３：カルコゲナイド層
７４：上部電極
８０：ＲｅＲＡＭのメモリセル
８１：下部電極
８２：金属酸化物層
８３：上部電極
Claims (7)
- 記憶用抵抗素子と選択トランジスタとが接続されて構成される記憶用セルと、記憶用抵抗素子と選択トランジスタとが接続されて構成される参照用セルと、を備えるメモリセルに接続されるメモリデータ読み出し回路において、
上記メモリセルから読み出したデータを増幅する差動アンプと、
上記記憶用セルの上記記憶用抵抗素子に接続されるトランジスタと、上記参照用セルの上記記憶用抵抗素子に接続されるトランジスタとを備え、上記メモリセルにデータを書き込みまたは読み出しするビット線の動作点電位を設定する手段と、
上記差動アンプの入力の動作点電位を設定するための手段と、
上記ビット線と上記差動アンプの入力とを互いに接続する手段と、
を備え、
上記ビット線と上記差動アンプの入力とを互いに接続する手段が、上記差動アンプの第１の入力に接続された第１のトランジスタと、上記第１のトランジスタに接続され上記記憶用セルの上記トランジスタ及び上記記憶用抵抗素子に接続される第２のトランジスタと、上記差動アンプの第２の入力に接続された第３のトランジスタと、上記第３のトランジスタに接続され上記参照用セルの上記トランジスタ及び上記記憶用抵抗素子に接続される第４のトランジスタと、を備える電流伝達回路であることを特徴とする、メモリデータ読み出し回路。 - 前記第１のトランジスタは、前記差動アンプの第１の入力に接続されるドレインと、前記第２のトランジスタのドレインに接続されるソースと、前記第３のトランジスタのゲートに接続されてビット線選択信号が印加されるゲートと、を有し、
前記第２のトランジスタは、前記第１のトランジスタのソースに接続されかつ前記第４のトランジスタのゲートに接続されるドレインと、前記記憶用セルの前記記憶用抵抗素子に接続されるソースと、前記第３のトランジスタのソースに接続されるゲートと、を有し、
前記第３のトランジスタは、前記差動アンプの第２の入力に接続されるドレインと、前記第４のトランジスタのドレインに接続されるソースと、前記第１のトランジスタのゲートに接続されてビット線選択信号が印加されるゲートと、を有し、
前記第４のトランジスタは、前記第３のトランジスタのソースに接続されかつ第２のトランジスタのゲートに接続されるドレインと、前記参照用セルの前記記憶用抵抗素子に接続されるソースと、第２のトランジスタのドレインに接続されるゲートと、を有する、請求項１に記載のメモリデータ読み出し回路。 - 前記第１のトランジスタは、前記差動アンプの第１の入力に接続されるドレインと、前記第２のトランジスタのドレインに接続されるソースと、前記第４のトランジスタのドレインに接続されるゲートと、を有し、
前記第２のトランジスタは、前記第１のトランジスタのソースに接続されるドレインと、前記記憶用セルの前記記憶用抵抗素子に接続されるソースと、前記第４のトランジスタのゲートに接続されビット線選択信号が印加されるゲートと、を有し、
前記第３のトランジスタは、前記差動アンプの第２の入力に接続されるドレインと、前記第４のトランジスタのドレインに接続されるソースと、前記第２のトランジスタのドレインに接続されるゲートと、を有し、
前記第４のトランジスタは、前記第３のトランジスタのソースに接続されるドレインと、前記参照用セルの前記記憶用抵抗素子に接続されるソースと、第２のトランジスタのゲートに接続されビット線選択信号が印加されるゲートと、を有する、請求項１に記載のメモリデータ読み出し回路。 - 前記第１のトランジスタ乃至前記第４のトランジスタがｎＭＯＳＦＥＴであり、前記記憶用セル及び前記参照用セルの前記選択用トランジスタがｐＭＯＳＦＥＴである、請求項２に記載のメモリデータ読み出し回路。
- 前記第１のトランジスタ乃至前記第４のトランジスタがｐＭＯＳＦＥＴであり、前記記憶用セル及び前記参照用セルの前記選択用トランジスタがｎＭＯＳＦＥＴである、請求項３に記載のメモリデータ読み出し回路。
- 前記第１のトランジスタは、前記差動アンプの第１の入力に接続されるドレインと、前記第２のトランジスタのドレインに接続されるソースと、前記第３のトランジスタのゲートに接続されてビット線選択信号が印加されるゲートと、を有し、
前記第２のトランジスタは、前記第１のトランジスタのソースに接続されるドレインと、前記記憶用セルの前記記憶用抵抗素子に接続されるソースと、前記第２のトランジスタのドレインに接続されるゲートと、を有して、ダイオード接続されており、
前記第３のトランジスタは、前記差動アンプの第２の入力に接続されるドレインと、前記第４のトランジスタのドレインに接続されるソースと、前記第１のトランジスタのゲートに接続されてビット線選択信号が印加されるゲートと、を有し、
前記第４のトランジスタは、前記第３のトランジスタのソースに接続されるドレインと、前記参照用セルの前記記憶用抵抗素子に接続されるソースと、前記第４のトランジスタのドレインに接続されるゲートと、を有してダイオード接続されている、請求項１に記載のメモリデータ読み出し回路。 - 前記ビット線の動作点電位が、前記差動アンプ入力の動作点電位よりも低く設定されることを特徴とする、請求項１〜６の何れかに記載のメモリデータ読み出し回路。
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