JP2012190515A

JP2012190515A - 半導体記憶装置

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Publication number: JP2012190515A
Application number: JP2011054029A
Authority: JP
Inventors: Masahiro Takahashi; 橋政寛高; Yoshihiro Ueda; 田善寛上
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-03-11
Filing date: 2011-03-11
Publication date: 2012-10-04
Also published as: US8705270B2; US20120230090A1

Abstract

【課題】書き込みマージンの増加および回路面積の縮小を図ることが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１のビット線の一端に一端が接続された第１のスイッチ回路を備える。半導体記憶装置は、第２のビット線の一端に一端が接続された第２のスイッチ回路を備える。半導体記憶装置は、ワード線の電圧を制御するロウデコーダを備える。半導体記憶装置は、第１のスイッチ回路の他端に、書き込み電流を入出力するための第１の信号端子が接続された第１の書き込み回路を備える。半導体記憶装置は、第２のスイッチ回路の他端に、書き込み電流を入出力するための第２の信号端子が接続された第２の書き込み回路を備える。半導体記憶装置は、ワード線に制御端子が接続された選択トランジスタを備える。半導体記憶装置は、第１のビット線と第２のビット線との間で選択トランジスタと直列に接続され、流れる電流に応じてその抵抗値が変化する抵抗変化素子と、を備える。
【選択図】図１

Description

本発明の実施形態は、抵抗変化素子を有するＭＲＡＭ（ＭａｇｎｅｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等の半導体記憶装置に関する。

近年、抵抗変化素子（ｒｅｓｉｓｔａｎｃｅｃｈａｎｇｅｅｌｅｍｅｎｔ）をメモリセルとする半導体記憶装置が次世代メモリとして注目されている。その１つに磁気抵抗効果素子（ｍａｇｎｅｔｏｒｅｓｉｓｓｔｉｖｅｅｌｅｍｅｎｔ）をメモリセルとする磁気ランダムアクセスメモリ（ＭＲＡＭ：ＭａｇｎｅｔｏｒｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＰＲＡＭ（ＰｈａｓｅｃｈａｎｇｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ)、ＲｅＲＡＭ（ＲｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ)等がある。

例えば、ＭＲＡＭでは、記憶素子にＭＴＪ(ＭａｇｎｅｔｉｃＴｕｎｎｅｌＪｕｎｃｔｉｏｎ)素子と呼ばれる磁気抵抗素子を用いている。

このＭＴＪ素子は、反強磁性層により磁化方向が固定された固定層（ピン層）と磁化方向を自由に反転できる記録層（フリー層）及び、固定層と記録層に挟まれた絶縁膜（バリア層）を有している。ＭＴＪ素子は、磁気抵抗効果と呼ばれる、固定層に対する記録層の相対的な磁化方向による抵抗変化を利用している。

つまり、相対的な磁化方向によった抵抗の違いを利用して”１”又は”０”データの判別がなされている。

特に、書き込み方式に偏極スピン電流注入による磁化反転を利用したスピン注入型ＭＲＡＭが近年注目されている。スピン注入型ＭＲＡＭでは、磁化反転に必要な電流量(反転閾値電流)がＭＴＪ素子を流れる電流密度で規定されている。

そして、スピン注入型ＭＲＡＭの書き込み動作は、反転閾値電流以上の書き込み電流を流すことで行われる。

そして、データの極性(“０”又は”１”)はＭＴＪ素子に対する書き込み電流の注入方向によって決定される。

例えば、ＭＴＪ素子にある情報を書き込みする場合、ＭＴＪ素子の磁化反転の容易な方向があることや、セルトランジスタとＭＴＪ素子の位置関係などに起因して、どちらか一方の書き込み方向電流がその反転電流に対して過剰に流れ、もう一方の書き込み電流がその反転電流に対し不足する。

つまり、このような書き込み方向による特性の差異が存在する。

これにより、一方の過剰な書き込み方向電流によりＭＴＪ素子に過剰な負荷を与え、また、もう一方の不足した書き込み電流により書き込みマージンを減少させてしまう問題がある。

特開２００４−１０３２０２

書き込みマージンの増加および回路面積の縮小を図ることが可能な半導体記憶装置を提供する。

実施例に従った半導体記憶装置は、第１のビット線の一端に一端が接続された第１のスイッチ回路を備える。半導体記憶装置は、第２のビット線の一端に一端が接続された第２のスイッチ回路を備える。半導体記憶装置は、ワード線の電圧を制御するロウデコーダを備える。半導体記憶装置は、前記第１のスイッチ回路の他端に、書き込み電流を入出力するための第１の信号端子が接続された第１の書き込み回路を備える。半導体記憶装置は、前記第２のスイッチ回路の他端に、書き込み電流を入出力するための第２の信号端子が接続された第２の書き込み回路を備える。半導体記憶装置は、前記ワード線に制御端子が接続された選択トランジスタを備える。半導体記憶装置は、前記第１のビット線と前記第２のビット線との間で前記選択トランジスタと直列に接続され、流れる電流に応じてその抵抗値が変化する抵抗変化素子と、を備える。

前記第１のスイッチ回路は、前記第１のビット線の一端と前記第１の信号端子との間に接続された第１のｐＭＯＳトランジスタと、前記第１のビット線の一端と前記第１の信号端子との間で前記第１のｐＭＯＳトランジスタと並列に接続された第１のｎＭＯＳトランジスタとを有する。前記第１のｐＭＯＳトランジスタと前記第１のｎＭＯＳトランジスタとが同期してオン／オフが制御されるものである。

前記第２のスイッチ回路は、前記第２のビット線の一端と前記第２の信号端子との間に接続された第２のｐＭＯＳトランジスタと、前記第２のビット線の一端と前記第１の信号端子との間で前記第２のｐＭＯＳトランジスタと並列に接続された第２のｎＭＯＳトランジスタとを有する。前記第２のｐＭＯＳトランジスタと前記第２のｎＭＯＳトランジスタとが同期してオン／オフが制御されるものである。

前記第１のｐＭＯＳトランジスタのサイズは、前記第１のｎＭＯＳトランジスタのサイズよりも大きい。

図１は、実施例１に係る半導体記憶装置１００の構成の一例を示す図である。図２は、図１に示す選択トランジスタＴｒ１と抵抗変化素子ＭＴＪ１によりセルユニットの構成の具体例を示す図である。

以下、各実施例について図面に基づいて説明する。

図１は、実施例１に係る半導体記憶装置１００の構成の一例を示す図である。

図１に示すように、半導体記憶装置（スピン注入型ＭＲＡＭ）１００は、ロウデコーダ１と、第１の書き込み回路２ａと、第２の書き込み回路２ｂと、選択トランジスタＴｒ１と、選択トランジスタＴｒ２と、第１のビット線ＢＬ１と、第２のビット線ＢＬ２と、ワード線ＷＬ１、ＷＬ２と、第１のスイッチ回路ＳＷ１と、第２のスイッチ回路ＳＷ２と、抵抗変化素子ＭＴＪ１と、抵抗変化素子ＭＴＪ２と、を備える。

スイッチ回路ＳＷ１は、第１のビット線ＢＬ１の一端に一端が接続され、第１の信号端子２ａ１に他端が接続されている。この第１のスイッチ回路ＳＷ１は、例えば、トランスミッションゲートであり、制御信号ＮＢＬＳＷ１、ＰＢＬＳＷ１により、オン／オフが制御される。

すなわち、第１のスイッチ回路ＳＷ１は、第１のビット線ＢＬ１の一端と第１の信号端子２ａ１との間に接続された第１のｐＭＯＳトランジスタｐ１と、第１のビット線ＢＬ１の一端と第１の信号端子２ａ１との間で第１のｐＭＯＳトランジスタｐ１と並列に接続された第１のｎＭＯＳトランジスタｎ１とを有する。これらの第１のｐＭＯＳトランジスタｐ１と第１のｎＭＯＳトランジスタｎ１とは、制御信号ＮＢＬＳＷ１、ＰＢＬＳＷ１により、同期してオン／オフが制御される。

また、スイッチ回路ＳＷ２は、第２のビット線ＢＬ２の一端に一端が接続され、第２の信号端子２ａ２に他端が接続されている。この第２のスイッチ回路ＳＷ２は、例えば、トランスミッションゲートであり、制御信号ＮＢＬＳＷ２、ＰＢＬＳＷ２により、オン／オフが制御される。

すなわち、第２のスイッチ回路ＳＷ２は、第２のビット線ＢＬ２の一端と第２の信号端子２ｂ１との間に接続された第２のｐＭＯＳトランジスタｐ２と、第２のビット線ＢＬ２の一端と第２の信号端子２ｂ１との間で第２のｐＭＯＳトランジスタｐ２と並列に接続された第２のｎＭＯＳトランジスタｎ２とを有する。これらの第２のｐＭＯＳトランジスタｐ２と第２のｎＭＯＳトランジスタｎ２とが、制御信号ＮＢＬＳＷ２、ＰＢＬＳＷ２により、同期してオン／オフが制御される。

なお、第１のｐＭＯＳトランジスタｐ１のサイズは、第１のｎＭＯＳトランジスタｎ１のサイズよりも大きくなるように設定されている。例えば、第１のｐＭＯＳトランジスタｐ１のゲート幅が、第１のｎＭＯＳトランジスタｎ１のゲート幅よりも長い。

また、第１のｎＭＯＳトランジスタｎ１のサイズは、第２のｎＭＯＳトランジスタｎ２のサイズよりも小さくなるように設定されている。

また、第１のｐＭＯＳトランジスタｐ１のサイズは、第２のｐＭＯＳトランジスタｐ２のサイズよりも大きくなるように設定されている。

また、第２のｐＭＯＳトランジスタｐ２のサイズは、第２のｎＭＯＳトランジスタｎ２のサイズよりも小さくなるように設定されている。例えば、第２のｎＭＯＳトランジスタｎ２のゲート幅が、第２のｐＭＯＳトランジスタｐ２のゲート幅よりも長い。

ここで、制御信号ＮＢＬＳＷ１、ＮＢＬＳＷ２、ＰＢＬＳＷ１、ＰＢＬＳＷ２は、外部から入力されるアドレス信号をデコーダ（図示せず）によりデコードすることにより生成される。すなわち、第１、第２のスイッチ回路ＳＷ１、ＳＷ２は、外部から入力される該アドレス信号に応じて、制御される。

ロウデコーダ１は、ワード線ＷＬ１、ＷＬ２の電圧を制御するようになっている。

第１の書き込み回路２ａは、第１のスイッチ回路ＳＷ１の他端に、書き込み電流を入出力するための第１の信号端子２ａ１が接続されている。この第１の書き込み回路２ａは、書き込み動作時に、第１の信号端子２ａ１に所定の電圧（電流）を印加するようになっている。

第２の書き込み回路２ｂは、第２のスイッチ回路ＳＷ２の他端に、書き込み電流を入出力するための第２の信号端子２ｂ１が接続されている。この第２の書き込み回路２ｂは、書き込み動作時に、第２の信号端子２ｂ１に所定の電圧（電流）を印加するようになっている。

選択トランジスタＴｒ１は、ワード線ＷＬ１に制御端子（ゲート）が接続されたＭＯＳトランジスタである。

抵抗変化素子ＭＴＪ１は、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間で選択トランジスタＴｒ１と直列に接続されている。この抵抗変化素子ＭＴＪ１は、流れる電流に応じてその抵抗値が変化するようになっている。

なお、本実施例では、選択トランジスタＴｒ１の一端（ソース）は、第１のビット線ＢＬ１に接続されている。そして、抵抗変化素子ＭＴＪ１は、選択トランジスタＴｒ１の他端（ドレイン）と第２のビット線ＢＬとの間に接続されている。

これらの選択トランジスタＴｒ１と抵抗変化素子ＭＴＪ１により１つのセルユニットが構成される。

また、選択トランジスタＴｒ２は、ワード線ＷＬ１に制御端子（ゲート）が接続されたＭＯＳトランジスタである。

抵抗変化素子ＭＴＪ２は、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間で選択トランジスタＴｒ２と直列に接続されている。この抵抗変化素子ＭＴＪ２は、流れる電流に応じてその抵抗値が変化するようになっている。

なお、本実施例では、選択トランジスタＴｒ２の一端（ソース）は、第２のビット線ＢＬ２に接続されている。そして、抵抗変化素子ＭＴＪ２は、選択トランジスタＴｒ２の他端（ドレイン）と第３のビット線ＢＬ３との間に接続されている。

これらの選択トランジスタＴｒ２と抵抗変化素子ＭＴＪ２により１つのセルユニットが構成される。

ここで、抵抗変化素子ＭＴＪ１、ＭＴＪ２は、例えば、磁気抵抗素子（特に、ＭＴＪ素子）である。

すなわち、抵抗変化素子ＭＴＪ１、ＭＴＪ２は、例えば、第１の反転閾値電流以上の第１の極性の電流が流れた場合には、第１の抵抗値を有し、第２の反転閾値電流以上の電流が第１の極性と異なる第２の極性に流れた場合には、第２の抵抗値を有する。

なお、図１に示すように、第１の極性は、第１のビット線ＢＬ１から抵抗変化素子ＭＴＪ１、ＭＴＪ２を介して第２のビット線ＢＬ１に正電流が流れる向きである。また、第２の極性は、第２のビット線ＢＬ２から抵抗変化素子ＭＴＪ１、ＭＴＪ２を介して第１のビット線ＢＬ１に正電流が流れる向きである。

ここで、図２は、図１に示す選択トランジスタＴｒ１と抵抗変化素子ＭＴＪ１によりセルユニットの構成の具体例を示す図である。

図２に示すように、ＭＴＪ素子である抵抗変化素子ＭＴＪ１は、反強磁性層により磁化方向が固定された固定層ａと、磁化方向を自由に反転できる記録層ｂと、固定層ａと記録層ｂに挟まれた絶縁膜ｃとを有する。

自由層ｂは、第１のビット線ＢＬ１側に接続されている（選択トランジスタＴｒ１を介して第１のビット線ＢＬ１に接続されている）。

固定層ａは、第２のビット線ＢＬ２側に接続されている。

なお、選択トランジスタＴｒ２と抵抗変化素子ＭＴＪ２によりセルユニットの具体例は、図２と同様である。

ここで、図２に示すように接続された抵抗変化素子ＭＴＪ１において、第１の書き込み動作時において第１の極性方向に第１の書き込み電流が流れる場合の抵抗値は大きく、一方、第２の書き込み動作時において第２の極性方向に第２の書き込み電流が流れる場合の抵抗値は小さくなる傾向がある。

すなわち、第１の極性方向の第１の書き込み電流Ｉ１が不足し、第２の極性方向の第２の書き込み電流Ｉ２が過剰に流れる傾向がある。

そこで、既述のように、第１のｐＭＯＳトランジスタｐ１のサイズは、第１のｎＭＯＳトランジスタｎ１のサイズよりも大きくなるように設定される。また、第１のｐＭＯＳトランジスタｐ１のサイズは、第２のｐＭＯＳトランジスタｐ２のサイズよりも大きくなるように設定される。

これにより、第１の書き込み動作時において第１のｐＭＯＳトランジスタｐ１のオン抵抗が小さくなり、第１の書き込み電流Ｉ１を大きくすることができる。

さらに、第１のｎＭＯＳトランジスタｎ１のサイズは、第２のｎＭＯＳトランジスタｎ２のサイズよりも小さくなるように設定される。なお、この第１のｎＭＯＳトランジスタｎ１は、省略されてもよい。

これにより、第１のｐＭＯＳトランジスタｐ１のサイズを大きくすることによる回路面積の増大分を相殺することができる。さらに、第２の極性の過剰な第２の書き込み電流Ｉ２を抑えることもできる。

また、既述のように、第２のｐＭＯＳトランジスタｐ２のサイズは、第２のｎＭＯＳトランジスタｎ２のサイズよりも小さくなるように設定される。なお、この第２のｐＭＯＳトランジスタｐ２は、省略されてもよい。

これにより、第１の書き込み動作時において第２のｎＭＯＳトランジスタｎ２のオン抵抗が小さくなり、第１の書き込み電流Ｉ１を大きくすることができる。第２のｎＭＯＳトランジスタｎ２のサイズを大きくすることによる回路面積の増大分を相殺することができる。さらに、第２の極性の過剰な第２の書き込み電流Ｉ２を抑えることもできる。

すなわち、第１の書き込み動作時において、選択トランジスタＴｒ１、第１、第２のｐＭＯＳトランジスタｐ１および第１、第２のｎＭＯＳトランジスタｎ１、ｎ２がオンして、抵抗変化素子ＭＴＪ１に流れる第１の極性の書き込み電流Ｉ１が第１の反転閾値電流以上になるように、第１のｐＭＯＳトランジスタｐ１のサイズに対する第１のｎＭＯＳトランジスタｎ１のサイズの比が設定されている。

なお、同様の趣旨で、第２の書き込み動作時において、選択トランジスタＴｒ２、第１、第２のｐＭＯＳトランジスタｐ１、ｐ２および第１、第２のｎＭＯＳトランジスタｎ１、ｎ２がオンして、抵抗変化素子ＭＴＪ１に流れる第２の極性の書き込み電流Ｉ２が第２の反転閾値電流以上になるように、第２のｐＭＯＳトランジスタｐ２のサイズに対する第２のｎＭＯＳトランジスタｎ２のサイズの比が設定されている。

このようにして、第１の極性方向の書き込み電流を補い、第２の極性方向の過剰な書き込み電流を絞ることができ、書き込みマージンを増やし、抵抗変化素子への負担を軽減することが可能となる。

なお、第１のｐＭＯＳトランジスタｐ１の閾値電圧を、第２のｐＭＯＳトランジスタｐ２の閾値電圧よりも低く設定するようにしても同様の効果を得ることができる。

次に、以上のような構成を有する半導体記憶装置１００の書き込み動作の幾つかの例について説明する。

ここでは、一例として、半導体記憶装置１００の抵抗変化素子ＭＴＪ１に対する書き込み動作について説明する。すなわち、抵抗変化素子ＭＴＪ１が選択され、抵抗変化素子ＭＴＪ２が非選択である。

該第１の書き込み動作時において、初期状態では、該アドレス信号に応じて、制御信号ＮＢＬＳＷ１、ＮＢＬＳＷ２が“Ｌｏｗ”レベル（例えば、接地電位）に維持され、制御信号ＰＢＬＳＷ１、ＰＢＬＳＷ２が“Ｈｉｇｈ”レベル（例えば、電源電位）に維持されている。これにより、第１、第２のスイッチ回路ＳＷ１、ＳＷ２がオフしている。

さらに、ロウデコーダ１がワード線ＷＬ１、ＷＬ２に印加する電圧を制御する（“Ｌｏｗ”レベルにする）ことにより、選択トランジスタＴｒ１、Ｔｒ２をオフしている。

次に、第１および選択トランジスタＴｒ１、Ｔｒ２を継続してオフした状態で、該アドレス信号に応じて、制御信号ＮＢＬＳＷ１、ＮＢＬＳＷ２が“Ｈｉｇｈ”レベル（例えば、電源電位）に遷移するとともに、制御信号ＰＢＬＳＷ１、ＰＢＬＳＷ２が“Ｌｏｗ”レベル（接地電位）に遷移する。

これにより、第１、第２のスイッチ回路ＳＷ１、ＳＷ２がオンして、第１の信号端子２ａ１と第１のビット線ＢＬ１の一端との間、および、第２の信号端子２ｂ１と第２のビット線ＢＬ２の他端との間が導通する。

さらに、第１の書き込み回路２ａが第１の信号端子２ａ１に第１の電圧（電源電圧）を印加する。さらに、第２の書き込み回路２ｂが第２の信号端子２ｂ１に該第１の電圧と異なる第２の電圧（接地電圧）を印加する。

これにより、第１、第２のビット線ＢＬ１、ＢＬ２の電圧が、理想的には、それぞれ、該第１の電圧、該第２の電圧になる。

ここで、既述のように、抵抗変化素子ＭＴＪ１に流れる第１の極性の書き込み電流Ｉ１が第１の反転閾値電流以上になるように、第１のｐＭＯＳトランジスタｐ１のサイズに対する第１のｎＭＯＳトランジスタｎ１のサイズの比、および第２のｐＭＯＳトランジスタｐ２のサイズに対する第２のｎＭＯＳトランジスタｎ２のサイズの比が設定されている。

これにより、例えば、該第１の電圧と該第２の電圧との電位差により、選択セルである抵抗変化素子ＭＴＪ１に該第１の反転閾値電流以上の該第１の極性の第１の書き込み電流Ｉ１が流れる。すなわち、抵抗変化素子ＭＴＪ１の抵抗値が、該第１の抵抗値になる。

なお、上記第１の書き込み動作の間は、ロウデコーダ１がワード線ＷＬ２の電位を“Ｌｏｗ”レベルに維持するので、選択トランジスタＴｒ２はオフしたままであり、非選択セルである抵抗変化素子ＴＭＪ２には、電流が流れない。すなわち、非選択セルである抵抗変化素子ＴＭＪ２は、書き込みされない。

なお、第２の極性の第２の書き込み動作も同様である。

また、半導体記憶装置１００の抵抗変化素子ＭＴＪ２に対する書き込み動作は、抵抗変化素子ＭＴＪ１に対する書き込み動作と同様である。

以上のように、本実施例１に係る半導体記憶装置によれば、書き込みマージンの増加および回路面積の縮小を図ることができる。

なお、図１に示す半導体記憶装置１００の例では、２つのセルユニットによりメモリセルアレイが構成された例について示しているが、さらにセルユニットを備えたメモリセルアレイを備えた半導体記憶装置についても同様適用可能である。この場合も同様の作用効果を奏することができる。

１ロウデコーダ
２ａ第１の書き込み回路
２ｂ第２の書き込み回路
１００半導体記憶装置
ＳＷ１、ＳＷ２第１、第２のスイッチ回路
ＷＬ１、ＷＬ２ワード線
ＢＬ１、ＢＬ２第１、第２のビット線
Ｔｒ１、Ｔｒ２選択トランジスタ
ＭＴＪ１〜ＭＴＪ２抵抗変化素子

Claims

第１のビット線の一端に一端が接続された第１のスイッチ回路と、
第２のビット線の一端に一端が接続された第２のスイッチ回路と、
ワード線の電圧を制御するロウデコーダと、
前記第１のスイッチ回路の他端に、書き込み電流を入出力するための第１の信号端子が接続された第１の書き込み回路と、
前記第２のスイッチ回路の他端に、書き込み電流を入出力するための第２の信号端子が接続された第２の書き込み回路と、
前記ワード線に制御端子が接続された選択トランジスタと、
前記第１のビット線と前記第２のビット線との間で前記選択トランジスタと直列に接続され、流れる電流に応じてその抵抗値が変化する抵抗変化素子と、を備え、
前記第１のスイッチ回路は、前記第１のビット線の一端と前記第１の信号端子との間に接続された第１のｐＭＯＳトランジスタと、前記第１のビット線の一端と前記第１の信号端子との間で前記第１のｐＭＯＳトランジスタと並列に接続された第１のｎＭＯＳトランジスタとを有し、前記第１のｐＭＯＳトランジスタと前記第１のｎＭＯＳトランジスタとが同期してオン／オフが制御されるものであり、
前記第２のスイッチ回路は、前記第２のビット線の一端と前記第２の信号端子との間に接続された第２のｐＭＯＳトランジスタと、前記第２のビット線の一端と前記第２の信号端子との間で前記第２のｐＭＯＳトランジスタと並列に接続された第２のｎＭＯＳトランジスタとを有し、前記第２のｐＭＯＳトランジスタと前記第２のｎＭＯＳトランジスタとが同期してオン／オフが制御されるものであり、
前記第１のｐＭＯＳトランジスタのサイズは、前記第１のｎＭＯＳトランジスタのサイズよりも大きい
ことを特徴とする半導体記憶装置。
前記第１のｎＭＯＳトランジスタのサイズは、前記第２のｎＭＯＳトランジスタのサイズよりも小さく、
前記第１のｐＭＯＳトランジスタのサイズは、前記第２のｐＭＯＳトランジスタのサイズよりも大きく、
第２のｐＭＯＳトランジスタのサイズは、第２のｎＭＯＳトランジスタのサイズよりも小さい
ことを特徴とする請求項１に記載の半導体記憶装置。
前記抵抗変化素子は、
第１の反転閾値電流以上の第１の極性の電流が流れた場合には、第１の抵抗値を有し、第２の反転閾値電流以上の電流が第１の極性と異なる第２の極性に流れた場合には、第２の抵抗値を有する
ことを特徴とする請求項１または２に記載の半導体記憶装置。
第１の書き込み動作時において、前記選択トランジスタ、前記第１、第２のｐＭＯＳトランジスタおよび第１、第２のｎＭＯＳトランジスタがオンして、前記抵抗変化素子に流れる前記第１の極性の書き込み電流が前記第１の反転閾値電流以上になるように、前記第１のｐＭＯＳトランジスタのサイズに対する前記第１のｎＭＯＳトランジスタのサイズの比が設定されている
ことを特徴とする請求項３に記載の半導体記憶装置。
前記抵抗変化素子は、ＭＴＪ(ＭａｇｎｅｔｉｃＴｕｎｎｅｌＪｕｎｃｔｉｏｎ)素子であり、
前記ＭＴＪ素子は、反強磁性層により磁化方向が固定された固定層と、磁化方向を自由に反転できる記録層と、前記固定層と前記記録層に挟まれた絶縁膜と、を有し、
前記自由層は、前記第１のビット線側に接続され、
前記固定層は、前記第２のビット線側に接続され、
前記半導体記憶装置は、スピン注入型ＭＲＡＭであることを特徴とする請求項１ないし４のいずれか一項に記載の半導体記憶装置。