JP3808802B2 - 磁気ランダムアクセスメモリ - Google Patents
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Description
【発明の属する技術分野】
本発明は、トンネル型磁気抵抗(Tunneling Magneto Resistive)効果により“1”,“0”−情報を記憶するTMR素子を利用してメモリセルを構成した磁気ランダムアクセスメモリ(MRAM: Magnetic Random Access Memory)に関する。
【0002】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、Roy Scheuerlein et.al.によって提案されたトンネル型磁気抵抗(Tunneling Magneto Resistive: 以後、TMRと表記する。) 効果を利用したメモリがある(例えば、ISSCC2000 Technical Digest p.128「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」を参照)。
【0003】
磁気ランダムアクセスメモリは、TMR素子により“1”,“0”−情報を記憶する。TMR素子は、図41に示すように、2つの磁性層(強磁性層)により絶縁層(トンネルバリア)を挟んだ構造を有する。TMR素子に記憶される情報は、2つの磁性層のスピンの向きが平行か又は反平行かによって判断される。
【0004】
ここで、図42に示すように、平行とは、2つの磁性層のスピンの向き(磁化の方向)が同じであることを意味し、反平行とは、2つの磁性層のスピンの向きが逆向きであることを意味する(矢印の向きがスピンの向きを示している。)。
【0005】
なお、通常、2つの磁性層の一方側には、反強磁性層が配置される。反強磁性層は、一方側の磁性層のスピンの向きを固定し、他方側のスピンの向きのみを変えることにより情報を容易に書き換えるための部材である。
【0006】
スピンの向きが固定された磁性層は、固定層又はピン層と呼ばれる。また、書き込みデータに応じて、スピンの向きを自由に変えることができる磁性層は、自由層又は記憶層と呼ばれる。
【0007】
図42に示すように、2つの磁性層のスピンの向きが平行となった場合、これら2つの磁性層に挟まれた絶縁層(トンネルバリア)のトンネル抵抗は、最も低くなる。この状態が“1”−状態である。また、2つの磁性層のスピンの向きが反平行となった場合、これら2つの磁性層に挟まれた絶縁層(トンネルバリア)のトンネル抵抗は、最も高くなる。この状態が“0”−状態である。
【0008】
次に、図43を参照しつつ、TMR素子に対する書き込み動作原理について簡単に説明する。
【0009】
TMR素子は、互いに交差する書き込みワード線と書き込みビット線との交点に配置される。そして、書き込みは、書き込みワード線と書き込みビット線に電流を流し、両配線に流れる電流により作られる合成磁界を用いて、TMR素子のスピンの向きを平行又は反平行にすることにより達成される。
【0010】
例えば、TMR素子の磁化容易軸がX方向であり、X方向に書き込みワード線が延び、X方向に直交するY方向に書き込みビットが延びている場合、書き込み時には、書き込みワード線に、一方向に向かう電流を流し、書き込みビット線に、書き込みデータに応じて、一方向又は他方向に向かう電流を流す。
【0011】
書き込みビット線に一方向に向かう電流を流すとき、TMR素子のスピンの向きは、平行(“1”−状態)となる。一方、書き込みビット線に他方向に向かう電流を流すとき、TMR素子のスピンの向きは、反平行(“0”−状態)となる。
【0012】
TMR素子のスピンの向きが変わるしくみは、次の通りである。
【0013】
図44のTMR曲線に示すように、TMR素子の長辺(Easy-Axis)方向に磁界Hyをかけると、TMR素子の抵抗値は、例えば、17%程度変化する。この変化率、即ち、変化の前後の抵抗値の比は、MR比と呼ばれる。
【0014】
なお、MR比は、磁性層の性質により変化する。現在では、MR比が50%程度のTMR素子も得られている。
【0015】
TMR素子には、Easy-Axis方向の磁界HyとHard-Axis方向の磁界Hxとの合成磁界がかかる。図45の実線に示すように、Hard-Axis方向の磁界Hxの強さによって、TMR素子の抵抗値を変えるために必要なEasy-Axis方向の磁界Hyの強さも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線及び選択されたデータ選択線の交点に存在するTMR素子のみにデータを書き込むことができる。
【0016】
この様子をさらに図45のアステロイド曲線を用いて説明する。
TMR素子のアステロイド曲線は、例えば、図45の実線で示すようになる。書き込み時の磁界Hxの向きは、一定であり、書き込みデータは、磁界Hyの向きにより決定される。
【0017】
例えば、TMR素子の自由層の磁化の向きが図45内において下向きの場合に、Easy-Axis方向の磁界(上向き)HyとHard-Axis方向の磁界Hxとの合成磁界の強さを示す点がアステロイド曲線(実線)の外側(例えば、黒丸の位置)にあれば、TMR素子の自由層の磁化の向きを反転(下向き→上向き)させることができる。
【0018】
逆に、例えば、TMR素子の自由層の磁化の向きが図45内において上向きの場合に、Easy-Axis方向の磁界(下向き)HyとHard-Axis方向の磁界Hxとの合成磁界の強さを示す点がアステロイド曲線(実線)の内側(例えば、白丸の位置)にあれば、TMR素子の自由層の磁化の向きを反転させることができない。
【0019】
つまり、言い方を変えれば、Easy-Axis方向の磁界Hyの強さとHard-Axis方向の磁界Hxの強さを変え、合成磁界の強さのHx−Hy平面内における位置を変えることにより、TMR素子に対するデータの書き込みを制御することができる。
【0020】
なお、読み出しは、選択されたTMR素子に電流を流し、そのTMR素子の抵抗値を検出することにより容易に行うことができる。
【0021】
例えば、TMR素子に直列にスイッチ素子を接続し、選択された読み出しワード線に接続されるスイッチ素子のみをオン状態として電流経路を作る。その結果、選択されたTMR素子のみに電流が流れるため、そのTMR素子のデータを読み出すことができる。
【0022】
【発明が解決しようとする課題】
磁気ランダムアクセスメモリにおいては、上述のように、データ書き込みは、例えば、書き込みワード線と書き込みビット線に、それぞれ、書き込み電流を流し、これにより発生する合成磁界をTMR素子に作用させることにより行う。
【0023】
ここで、書き込み動作に関しては、TMR素子に常に正確に書き込みデータを書き込むこと、即ち、書き込み特性の安定化が要求される。書き込み特性の安定化は、特に、TMR素子に記憶されているデータ(TMR素子の状態)と書き込みデータとが異なる場合に重要となる。つまり、このような場合には、TMR素子の記憶層の磁化状態(スピンの向き)を安定して反転させなければならない。
【0024】
図45に示すように、アステロイド曲線がX軸及びY軸に対して対称の形を有している場合には、TMR素子の自由層(記憶層)の磁化の向きは、反転方向(上向き、下向き)にかかわらず、磁化反転に必要な一定の合成磁界により反転させることができる。
【0025】
しかし、例えば、製造される全てのチップ(同一又は異なるウェハから採取されるもの)、1チップ内の全てのメモリセルアレイ(ブロック)、又は、メモリセルアレイ内の全てのTMR素子に対して、TMR素子のアステロイド曲線を同じにする、即ち、X軸及びY軸に対して対称の形にすることは、現実的に不可能である。
【0026】
実際は、TMR素子のアステロイド曲線は、例えば、図46乃至図49に示すように、チップごと、メモリセルアレイごと、ワード線/ビット線ごと、又は、TMR素子ごとに、互いに異なっている(X軸及びY軸に対して非対称の形を有している)。
【0027】
この場合、磁化反転に使用する合成磁界Hx+Hyの強さが一定であると仮定すると、磁化の向きの反転方向によっては、合成磁界Hx+Hyの強さがアステロイド曲線の外側まで達することができず、TMR素子の磁化の向きを反転させることができない場合が生じる。
【0028】
TMR素子のアステロイド曲線がX軸及びY軸に対して非対称となる原因としては、製造プロセスにおける種々のばらつきが考えられる。その具体例として、以下のものがある。
【0029】
▲1▼ TMR素子の形状
設計上は、全てのTMR素子が同じ形状であったとしても、実際には、製造ばらつきにより、TMR素子の形状は、微妙に異なるものとなる。
【0030】
TMR素子の形状は、磁区の大きさや、反磁界(磁性体内で発生する磁界で、かつ、外部磁界の向きに対して逆向きの磁界)の強さを決定するため、TMR素子の形状が異なるということは、TMR素子ごとに、磁区の大きさや反磁界の強さが異なることを意味する。つまり、TMR素子の磁化の向きを反転させるために必要な磁界の強さが、TMR素子ごとに異なり、TMR素子のアステロイド曲線がX軸及びY軸に対して非対称となる。
【0031】
▲2▼ TMR素子の磁性層の厚さ/組成
TMR素子の磁性層(自由層、固定層)の厚さが増えると、磁化の向きを反転させるために必要な磁界の強さも大きくなる。つまり、TMR素子の磁性層の厚さのばらつきは、TMR素子のアステロイド曲線がX軸及びY軸に対して非対称となる原因となる。
【0032】
TMR素子の自由層(記憶層)を構成する磁性材料としては、鉄族(Fe,Ni,Coなど)からなる合金を使用することが一般的であるが、合金には、組成ばらつきが存在する可能性がある。
【0033】
TMR素子の自由層を構成する合金に組成ばらつきが存在すると、TMR素子ごとに、飽和磁化が異なってしまう。また、TMR素子の自由層を構成する合金は、多結晶構造となるのが一般的であるが、結晶軸の磁気異方性が大きくなると、全てのTMR素子のアステロイド曲線をX軸及びY軸に対して対称とすることは、非常に困難となる。
【0034】
なお、仮に、全てのTMR素子のアステロイド曲線がX軸及びY軸に対して対称であったとしても、書き込み線とTMR素子との位置関係がずれた場合には、書き込み不能、即ち、TMR素子に必要な合成磁界を与えても、TMR素子の自由層の磁化の向きが反転しない場合がある。
【0035】
即ち、設計段階において、理想的なTMR素子の形状及び理想的な書き込み線とTMR素子との位置関係に基づいて、磁化の向きの反転に必要な磁界を発生させる書き込み電流の最小値を求めたとしても、製造段階において、マスクの合せずれにより、書き込み線とTMR素子との位置関係などがずれた場合には、書き込み不能となることがある。
【0036】
このように、従来の磁気ランダムアクセスメモリにおいては、製造時に発生するTMR素子の形状のばらつきや、TMR素子の厚さ/組成のばらつきなどにより、アステロイド曲線がX軸及びY軸に対して対称とならないTMR素子が発生し、また、アステロイド曲線がX軸及びY軸に対して対称であっても、書き込み線とTMR素子との位置関係などがずれることにより、書き込み不能となる場合があった。このような現象は、特に、磁気ランダムアクセスメモリの開発当初において度々発生していた。
【0037】
本発明は、このような問題を解決するためになされたもので、その目的は、TMR素子の書き込み特性のばらつきに起因する書き込み不能という現象を、書き込み電流の大きさ(書き込み磁界の強さ)を制御することで、チップごと、メモリセルアレイごと、ワード線/ビット線ごと、又は、TMR素子ごとに、なくすことができる高信頼性、高歩留り及び低価格の磁気ランダムアクセスメモリを提供することにある。
【0038】
【課題を解決するための手段】
(1) 本発明の磁気ランダムアクセスメモリの書き込み方法は、困難軸及び容易軸を有する磁気抵抗効果素子の書き込み特性をテストし、前記書き込み特性に基づいて、前記磁気抵抗効果素子の磁化反転に必要な前記困難軸方向の磁界を発生させる第1書き込み電流の値、及び、前記容易軸方向の磁界を発生させる第2書き込み電流の値をそれぞれ独立に決定し、前記第1及び第2書き込み電流の値を設定データとしてプログラミングし、前記設定データに基づいて、前記第1及び第2書き込み電流を生成することにより、前記磁気抵抗効果素子に対してデータの書き込みを実行する、という一連のステップを備える。
【0039】
前記書き込み特性のテストは、前記困難軸方向及び前記容易軸方向の磁界の強さを独立に変化させたときの前記磁気抵抗効果素子の磁化反転の有無を確認することにより行う。
【0040】
前記困難軸方向及び前記容易軸方向の磁界の強さは、それぞれ入力データに基づいて独立に変化させる。
【0041】
前記第1及び第2書き込み電流の値は、チップごと、又は、メモリセルアレイごとに決定される。
【0042】
前記第1書き込み電流の値は、前記容易軸方向に延びる書き込み線ごとに決定され、前記第2書き込み電流の値は、前記困難軸方向に延びる書き込み線ごとに決定される。
【0043】
前記磁気抵抗効果素子の書き込み特性は、アステロイド曲線により把握する。前記アステロイド曲線が前記困難軸方向にずれている場合には、前記第1書き込み電流の値を設計値から変化させる。前記アステロイド曲線が前記困難軸方向にずれている場合には、前記第1及び第2書き込み電流の値をそれぞれ設計値から変化させてもよい。
【0044】
前記アステロイド曲線が前記容易軸方向にずれている場合には、前記第2書き込み電流の値を設計値から変化させる。前記アステロイド曲線が前記容易軸方向にずれている場合には、前記第1及び第2書き込み電流の値をそれぞれ設計値から変化させてもよい。
【0045】
前記第1及び第2書き込み電流の値は、互いに異なっていても、等しくなっていてもよい。
【0046】
前記第1書き込み電流の向きは、一定である。
【0047】
前記第2書き込み電流の向きは、前記磁気抵抗効果素子に対する書き込みデータの値を決定する。前記第2書き込み電流の値は、前記第2書き込み電流の向きに対して、独立に制御される。
【0048】
(2) 本発明の磁気ランダムアクセスメモリは、互いに交差する第1及び第2書き込み線と、前記第1及び第2書き込み線の交差点に配置される磁気抵抗効果素子と、前記第1書き込み線に第1書き込み電流を供給するための第1ドライバと、前記第2書き込み線に第2書き込み電流を供給するための第2ドライバと、前記第1書き込み電流の電流波形を制御するための第1設定データ及び前記第2書き込み電流の電流波形を制御するための第2設定データが登録される設定回路とを備える。
【0049】
前記第1ドライバは、前記第1設定データ又はこれをデコードしたデータにより制御され、前記第2ドライバは、前記第2設定データ又はこれをデコードしたデータにより制御される。
【0050】
前記第1及び第2書き込み電流の電流波形は、チップごと、又は、メモリセルアレイごとに決定される。
【0051】
前記第1書き込み電流の電流波形は、前記第1書き込み線に固有に決定され、前記第2書き込み電流の電流波形は、前記第2書き込み線に固有に決定されていてもよい。
【0052】
本発明の磁気ランダムアクセスメモリは、さらに、前記第1書き込み電流を吸収する第1シンカーと、前記第2書き込み電流を吸収する第2シンカーとを備える。前記第1シンカーの動作は、前記第1ドライバの動作が終了してから一定期間が経過した後に終了する。
【0053】
前記第2シンカーの動作は、前記第2ドライバの動作が終了してから一定期間が経過した後に終了する。
【0054】
前記第1設定データは、前記第1書き込み線に対する前記第1書き込み電流の値を決定するデータである。前記第2設定データは、前記第2書き込み線に対する前記第2書き込み電流の値を決定するデータである。
【0055】
前記第1書き込み電流の向きは、前記磁気抵抗効果素子に対する書き込みデータの値によらず、一定である。前記第2書き込み電流の向きは、前記磁気抵抗効果素子に対する書き込みデータの値に応じて変化する。
【0056】
前記第2書き込み電流の電流波形は、前記第2書き込み電流の向きに対して、独立に制御される。
【0057】
前記第1ドライバは、複数の電流供給源を有し、前記第1設定データは、前記複数の電流供給源の動作を制御するためのデータである。前記複数の電流供給源の電流供給能力は、互いに等しくても、異なっていてもよい。
【0058】
前記第2ドライバは、複数の電流供給源を有し、前記第2設定データは、前記複数の電流供給源の動作を制御するためのデータである。前記複数の電流供給源の電流供給能力は、互いに等しくても、異なっていてもよい。
【0059】
前記設定回路は、通常動作時に、前記第1及び第2設定データを出力する出力回路と、テスト動作時に、前記第1及び第2書き込み電流を制御する第1及び第2テストデータを転送する転送回路とを有する。
【0060】
前記設定回路は、前記第1及び第2設定データを半永久的に記憶するための記憶素子を有している。前記記憶素子は、レーザ溶断型ヒューズ、磁気抵抗効果素子、又は、磁気抵抗効果素子のトンネルバリアの破壊の有無によりデータを記憶するアンチヒューズである。
【0061】
本発明の磁気ランダムアクセスメモリは、さらに、前記第1及び第2設定データを前記アンチヒューズに電気的にプログラムするための回路を有する。
【0062】
前記磁気抵抗効果素子は、容易軸と困難軸を有し、前記容易軸は、前記第1書き込み線が延びる方向に平行で、前記困難軸は、前記第2書き込み線が延びる方向に平行である。前記第1書き込み線は、書き込みワード線であり、前記第2書き込み線は、書き込みビット線である。
【0063】
前記磁気抵抗効果素子は、2つの強磁性層と、前記2つの強磁性層の間に配置されるトンネルバリア層とを有するトンネル磁気抵抗効果素子である。
【0064】
本発明の磁気ランダムアクセスメモリは、互いに交差する複数の第1及び第2書き込み線と、前記複数の第1及び第2書き込み線の交差点に配置される複数の磁気抵抗効果素子と、前記複数の第1書き込み線に対応した複数の第1ドライバと、前記複数の第2書き込み線に対応した複数の第2ドライバと、前記複数の第1書き込み線に流れる第1書き込み電流を制御するための第1設定データ及び前記複数の第2書き込み線に流れる第2書き込み電流を制御するための第2設定データが登録される設定回路とを備える。
【0065】
前記第1設定データは、前記第1書き込み電流の電流波形を、前記複数の第1書き込み線の各々に対して独立に制御するデータであり、前記第2設定データは、前記第2書き込み電流の電流波形を、前記複数の第2書き込み線の各々に対して独立に制御するデータである。
【0066】
前記第2書き込み電流の向きは、前記磁気抵抗効果素子に対する書き込みデータの値に応じて変化し、前記第2書き込み電流の電流波形は、前記第2書き込み電流の向きに対して、独立に制御される。
【0067】
前記複数の第1書き込み線、前記複数の第2書き込み線、前記複数の磁気抵抗効果素子、前記複数の第1ドライバ、及び、前記複数の第2ドライバにより、1つのセルアレイユニットが構成される場合に、複数のセルアレイユニットは、半導体基板上に積み重ねられ、かつ、前記設定回路は、前記複数のセルアレイユニットに共有される。
【0068】
前記複数の第1書き込み線、前記複数の第2書き込み線、前記複数の磁気抵抗効果素子、前記複数の第1ドライバ、前記複数の第2ドライバ、及び、前記設定回路により、1つのセルアレイユニットが構成される場合に、複数のセルアレイユニットは、半導体基板上に積み重ねられる。
【0069】
【発明の実施の形態】
以下、図面を参照しながら、本発明の磁気ランダムアクセスメモリの例について詳細に説明する。
【0070】
1. 書き込み原理(TMR素子に対する磁界の印加方法)
まず、本発明の磁気ランダムアクセスメモリの書き込み原理、即ち、TMR素子(MTJ)に対する磁界Hx,Hyの印加方法について説明する。
【0071】
本発明に関わる書き込み原理では、まず、TMR素子のアステロイド曲線のずれ(X軸又はY軸に対する非対称性)のパターンを認識し、この後、そのアステロイド曲線(書き込み特性)のずれのパターンに応じて、書き込みワード/ビット線に流す書き込み電流の大きさ、即ち、磁界Hx,Hyの強さを決定する。
【0072】
(1) 原理1
本例の書き込み原理は、TMR素子のアステロイド曲線がHard-Axis方向にシフトしている場合を前提とする。
【0073】
▲1▼ 例1
まず、図1に示すように、理想的なアステロイド曲線(破線)に基づいて決定された磁化反転に必要な合成磁界を、H1+H2とする。H1は、X軸(Hard-Axis)方向の磁界であり、H2は、Y軸(Easy-Axis)方向の磁界である。この場合、合成磁界H1+H2の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【0074】
なお、理想的なアステロイド曲線とは、X軸及びY軸に対して対称の形を有するアステロイド曲線のことをいうものとする(以下、全ての例において同じ)。
【0075】
また、例1では、図1に示すように、実際に製造された磁気ランダムアクセスメモリのTMR素子のアステロイド曲線(実線)は、理想的なアステロイド曲線に対して、Hard-Axis方向の磁界の向きと同じ側にシフトしているものとし、かつ、そのシフト量(オフセット量)は、磁界の強さに換算して、Hoとする。
【0076】
この場合、合成磁界H1+H2の強さを示す点は、実際のアステロイド曲線(実線)の内側に位置することになるため、書き込み時、TMR素子に、合成磁界H1+H2を与えても、そのTMR素子の自由層(記憶層)の磁化の向きは、反転せず、結果として、書き込み不能の状態となる。
【0077】
そこで、例1では、書き込み時、Hard-Axis方向の磁界H1に、アステロイド曲線のずれに起因して発生したオフセット量Hoを加算し、(H1+Ho)を、Hard-Axis方向の磁界として、TMR素子に作用させる。
【0078】
この場合、合成磁界(H1+Ho)+H2の強さを示す点は、実際のアステロイド曲線(実線)の外側に位置することになるため、TMR素子の自由層(記憶層)の磁化の向きを、反転させることができる。
【0079】
なお、Hard-Axis方向の磁界(H1+Ho)は、Easy-Axis方向に延びる書き込みワード線に流れる書き込み電流(向きは一定)の値を所定量だけ増加させれば、容易に発生させることができる。
【0080】
この動作原理を実行するための回路方式については、後に詳述する。
【0081】
このように、本例の書き込み原理では、TMR素子のアステロイド曲線が理想の位置からずれ、X軸(Hard-Axis)又はY軸(Easy-Axis)に対して対称でなくなった場合に、そのずれた方向(本例では、Hard-Axis方向)の磁界の強さを制御することにより、理想的なアステロイド曲線と実際のアステロイド曲線とのオフセットをキャンセルしている。
【0082】
その結果、書き込み時に書き込み不能となる事態を回避でき、書き込み動作の信頼性を向上できる。
【0083】
▲2▼ 例2
例1では、アステロイド曲線がずれた方向(Hard-Axis方向)の磁界の強さのみをそのオフセット量に応じて制御する。これに対し、例2では、アステロイド曲線がずれた方向(Hard-Axis方向)によらず、そのオフセット量に応じて、Hard-Axis方向及びEasy-Axis方向の磁界の強さをそれぞれ制御し、書き込み動作の信頼性を向上させる技術を提案する。
【0084】
まず、図2に示すように、理想的なアステロイド曲線(破線)に基づいて決定された磁化反転に必要な合成磁界を、H1+H2とする。H1は、X軸(Hard-Axis)方向の磁界であり、H2は、Y軸(Easy-Axis)方向の磁界である。この場合、合成磁界H1+H2の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【0085】
また、例2では、図2に示すように、実際に製造された磁気ランダムアクセスメモリのTMR素子のアステロイド曲線(実線)は、理想的なアステロイド曲線に対して、Hard-Axis方向の磁界の向きと同じ側にシフトしているものとし、かつ、そのシフト量(オフセット量)は、磁界の強さに換算して、Hoとする。
【0086】
この場合、合成磁界H1+H2の強さを示す点は、実際のアステロイド曲線(実線)の内側に位置することになるため、書き込み時、TMR素子に、合成磁界H1+H2を与えても、そのTMR素子の自由層(記憶層)の磁化の向きは、反転せず、書き込み不能の状態となる。
【0087】
そこで、例2では、書き込み時、Hard-Axis方向の磁界H1に、アステロイド曲線のずれに起因して発生したオフセット量Hoのうちの一部H3(例えば、Ho/2)を加算し、(H1+H3)を、Hard-Axis方向の磁界として、TMR素子に作用させる。また、Easy-Axis方向の磁界H2に、オフセット量Hoのうちの一部H4(例えば、Ho/2)を加算し、(H2+H4)を、Easy-Axis方向の磁界として、TMR素子に作用させる。
【0088】
この場合、合成磁界(H1+H3)+(H2+H4)の強さを示す点は、実際のアステロイド曲線(実線)の外側に位置することになるため、TMR素子の自由層(記憶層)の磁化の向きを、反転させることができる。
【0089】
なお、Hard-Axis方向の磁界(H1+H3)は、Easy-Axis方向に延びる書き込みワード線に流れる書き込み電流(向きは一定)の値を所定量だけ増加させれば、容易に発生させることができる。
【0090】
また、Easy-Axis方向の磁界(H2+H4)は、Hard-Axis方向に延びる書き込みビット線に流れる書き込み電流(書き込みデータに応じて向きが変わる)の値を所定量だけ増加させれば、容易に発生させることができる。
【0091】
この動作原理を実行するための回路方式については、後に詳述する。
【0092】
このように、本例の書き込み原理では、TMR素子のアステロイド曲線が理想の位置からずれ、X軸(Hard-Axis)又はY軸(Easy-Axis)に対して対称でなくなった場合に、そのずれた方向(本例では、Hard-Axis方向)によらず、Hard-Axis方向及びEasy-Axis方向の磁界の強さをそれぞれ制御し、書き込み動作の信頼性を向上させている。
【0093】
従って、選択された書き込みワード線に沿って配置される非選択のTMR素子に対する誤書き込みの懸念を減らすことができる。
【0094】
即ち、磁気ランダムアクセスメモリのメモリセルアレイでは、選択されたTMR素子のみならず、非選択の複数のTMR素子が、選択された書き込みワード線に沿って配置される。
【0095】
この場合、理想的なアステロイド曲線と実際のアステロイド曲線とのオフセットをキャンセルするために、書き込みワード線に流れる書き込み電流のみを増やすと、その増加量も多くなり、選択された書き込みワード線に沿って配置される非選択のTMR素子に対する誤書き込みの懸念が生じる。
【0096】
そこで、アステロイド曲線がずれた方向(Hard-Axis方向)によらず、Hard-Axis方向及びEasy-Axis方向の磁界の強さをそれぞれ制御するようにすれば、書き込みビット線に流れる書き込み電流を増やした分だけ、書き込みワード線に流す書き込み電流の増加分を減らすことができる。
【0097】
つまり、選択された書き込みワード線に沿って配置される非選択のTMR素子に対する誤書き込みの懸念を減らすことができる。
【0098】
なお、選択された書き込みワード線に沿って配置される非選択のTMR素子に対する誤書き込みの懸念、及び、選択された書き込みビット線に沿って配置される非選択のTMR素子に対する誤書き込みの懸念を最大限に減らすためには、H3=H4にするのがよい(例えば、H1=H2,H3=H4=Ho/2)。
【0099】
▲3▼ 例3
例3は、例1と比べると、TMR素子のアステロイド曲線が、理想的なアステロイド曲線に対して、Hard-Axis方向の磁界の向きと反対側にシフトしている点が異なっている。
【0100】
まず、図3に示すように、理想的なアステロイド曲線(破線)に基づいて決定された磁化反転に必要な合成磁界を、H1+H2とする。H1は、X軸(Hard-Axis)方向の磁界であり、H2は、Y軸(Easy-Axis)方向の磁界である。この場合、合成磁界H1+H2の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【0101】
また、例3では、図3に示すように、実際に製造された磁気ランダムアクセスメモリのTMR素子のアステロイド曲線(実線)は、理想的なアステロイド曲線に対して、Hard-Axis方向の磁界の向きと反対側にシフトしているものとし、かつ、そのシフト量(オフセット量)は、磁界の強さに換算して、Hoとする。
【0102】
この場合、合成磁界H1+H2の強さを示す点は、実際のアステロイド曲線(実線)からその外側に大きく離れることになる。つまり、TMR素子の自由層(記憶層)の磁化の向きを反転させるための合成磁界H1+H2の値が大き過ぎるため、非選択のTMR素子に対する誤書き込みの懸念が生じる。
【0103】
そこで、例3では、書き込み時、Hard-Axis方向の磁界H1から、アステロイド曲線のずれに起因して発生したオフセット量Hoを減算し、(H1−Ho)を、Hard-Axis方向の磁界として、TMR素子に作用させる。
【0104】
この場合、合成磁界(H1−Ho)+H2の強さを示す点は、実際のアステロイド曲線(実線)の近傍で、その外側に位置することになるため、非選択のTMR素子に対する誤書き込みなく、選択されたTMR素子の自由層(記憶層)の磁化の向きのみを、反転させることができる。
【0105】
なお、Hard-Axis方向の磁界(H1−Ho)は、Easy-Axis方向に延びる書き込みワード線に流れる書き込み電流(向きは一定)の値を所定量だけ減少させれば、容易に発生させることができる。
【0106】
この動作原理を実行するための回路方式については、後に詳述する。
【0107】
このように、本例の書き込み原理では、TMR素子のアステロイド曲線が理想の位置からずれ、X軸(Hard-Axis)又はY軸(Easy-Axis)に対して対称でなくなった場合に、そのずれた方向(本例では、Hard-Axis方向)の磁界の強さを制御することにより、理想的なアステロイド曲線と実際のアステロイド曲線とのオフセットをキャンセルしている。
【0108】
その結果、書き込み時に書き込み不能となる事態を回避でき、書き込み動作の信頼性を向上できる。
【0109】
▲4▼ 例4
例1と例3の関係と同様に、例3に対して例4を提案する。
【0110】
例4では、アステロイド曲線がずれた方向(Hard-Axis方向)によらず、そのオフセット量に応じて、Hard-Axis方向及びEasy-Axis方向の磁界の強さをそれぞれ制御し、書き込み動作の信頼性を向上させる。
【0111】
まず、図4に示すように、理想的なアステロイド曲線(破線)に基づいて決定された磁化反転に必要な合成磁界を、H1+H2とする。H1は、X軸(Hard-Axis)方向の磁界であり、H2は、Y軸(Easy-Axis)方向の磁界である。この場合、合成磁界H1+H2の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【0112】
また、例4では、図4に示すように、実際に製造された磁気ランダムアクセスメモリのTMR素子のアステロイド曲線(実線)は、理想的なアステロイド曲線に対して、Hard-Axis方向の磁界の向きと反対側にシフトしているものとし、かつ、そのシフト量(オフセット量)は、磁界の強さに換算して、Hoとする。
【0113】
この場合、合成磁界H1+H2の強さを示す点は、実際のアステロイド曲線(実線)からその外側に大きく離れることになる。つまり、TMR素子の自由層(記憶層)の磁化の向きを反転させるための合成磁界H1+H2の値が大き過ぎるため、非選択のTMR素子に対する誤書き込みの懸念が生じる。
【0114】
そこで、例4では、書き込み時、Hard-Axis方向の磁界H1から、アステロイド曲線のずれに起因して発生したオフセット量Hoのうちの一部H3(例えば、Ho/2)を減算し、(H1−H3)を、Hard-Axis方向の磁界として、TMR素子に作用させる。また、Easy-Axis方向の磁界H2から、オフセット量Hoのうちの一部H4(例えば、Ho/2)を減算し、(H2−H4)を、Easy-Axis方向の磁界として、TMR素子に作用させる。
【0115】
この場合、合成磁界(H1−H3)+(H2−H4)の強さを示す点は、実際のアステロイド曲線(実線)の近傍で、その外側に位置することになるため、非選択のTMR素子に対する誤書き込みなく、選択されたTMR素子の自由層(記憶層)の磁化の向きのみを、反転させることができる。
【0116】
なお、Hard-Axis方向の磁界(H1−H3)は、Easy-Axis方向に延びる書き込みワード線に流れる書き込み電流(向きは一定)の値を所定量だけ増加させれば、容易に発生させることができる。
【0117】
また、Easy-Axis方向の磁界(H2−H4)は、Hard-Axis方向に延びる書き込みビット線に流れる書き込み電流(書き込みデータに応じて向きが変わる)の値を所定量だけ増加させれば、容易に発生させることができる。
【0118】
この動作原理を実行するための回路方式については、後に詳述する。
【0119】
このように、本例の書き込み原理では、TMR素子のアステロイド曲線が理想の位置からずれ、X軸(Hard-Axis)又はY軸(Easy-Axis)に対して対称でなくなった場合に、そのずれた方向(本例では、Hard-Axis方向)によらず、Hard-Axis方向及びEasy-Axis方向の磁界の強さをそれぞれ制御し、書き込み動作の信頼性を向上させている。
【0120】
従って、選択された書き込みワード線に沿って配置される非選択のTMR素子に対する誤書き込みの懸念を減らすことができる。
【0121】
なお、H1、H2、H3及びH4の関係については、例えば、H1=H2、H3=H4=Ho/2とするのがよい。
【0122】
(2) 原理2
本例の書き込み原理は、TMR素子のアステロイド曲線がEasy-Axis方向にシフトしている場合を前提とする。
【0123】
▲1▼ 例1
まず、図5に示すように、理想的なアステロイド曲線(破線)に基づいて決定された磁化反転に必要な合成磁界を、H1+H2とする。H1は、X軸(Hard-Axis)方向の磁界であり、H2は、Y軸(Easy-Axis)方向の磁界である。この場合、合成磁界H1+H2の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【0124】
なお、理想的なアステロイド曲線とは、X軸及びY軸に対して対称の形を有するアステロイド曲線のことをいうものとする(以下、全ての例において同じ)。
【0125】
また、例1では、図5に示すように、実際に製造された磁気ランダムアクセスメモリのTMR素子のアステロイド曲線(実線)は、理想的なアステロイド曲線に対して、Easy-Axis方向の磁界の向き(書き込みデータに応じて異なる)と同じ側にシフトしているものとし、かつ、そのシフト量(オフセット量)は、磁界の強さに換算して、Hoとする。
【0126】
この場合、合成磁界H1+H2の強さを示す点は、実際のアステロイド曲線(実線)の内側に位置することになるため、書き込み時、TMR素子に、合成磁界H1+H2を与えても、そのTMR素子の自由層(記憶層)の磁化の向きは、反転せず、結果として、書き込み不能の状態となる。
【0127】
そこで、例1では、書き込み時、Easy-Axis方向の磁界H2に、アステロイド曲線のずれに起因して発生したオフセット量Hoを加算し、(H2+Ho)を、Easy-Axis方向の磁界として、TMR素子に作用させる。
【0128】
この場合、合成磁界H1+(H2+Ho)の強さを示す点は、実際のアステロイド曲線(実線)の外側に位置することになるため、TMR素子の自由層(記憶層)の磁化の向きを、反転させることができる。
【0129】
なお、Easy-Axis方向の磁界(H2+Ho)は、Hard-Axis方向に延びる書き込みビット線に流れる書き込み電流(書き込みデータに応じて向きが変わる)の値を所定量だけ増加させれば、容易に発生させることができる。
【0130】
この動作原理を実行するための回路方式については、後に詳述する。
【0131】
このように、本例の書き込み原理では、TMR素子のアステロイド曲線が理想の位置からずれ、X軸(Hard-Axis)又はY軸(Easy-Axis)に対して対称でなくなった場合に、そのずれた方向(本例では、Easy-Axis方向)の磁界の強さを制御することにより、理想的なアステロイド曲線と実際のアステロイド曲線とのオフセットをキャンセルしている。
【0132】
その結果、書き込み時に書き込み不能となる事態を回避でき、書き込み動作の信頼性を向上できる。
【0133】
▲2▼ 例2
例1では、アステロイド曲線がずれた方向(Easy-Axis方向)の磁界の強さのみをそのオフセット量に応じて制御する。これに対し、例2では、アステロイド曲線がずれた方向(Easy-Axis方向)によらず、そのオフセット量に応じて、Hard-Axis方向及びEasy-Axis方向の磁界の強さをそれぞれ制御し、書き込み動作の信頼性を向上させる。
【0134】
まず、図6に示すように、理想的なアステロイド曲線(破線)に基づいて決定された磁化反転に必要な合成磁界を、H1+H2とする。H1は、X軸(Hard-Axis)方向の磁界であり、H2は、Y軸(Easy-Axis)方向の磁界である。この場合、合成磁界H1+H2の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【0135】
また、例2では、図6に示すように、実際に製造された磁気ランダムアクセスメモリのTMR素子のアステロイド曲線(実線)は、理想的なアステロイド曲線に対して、Easy-Axis方向の磁界の向き(書き込みデータに応じて異なる)と同じ側にシフトしているものとし、かつ、そのシフト量(オフセット量)は、磁界の強さに換算して、Hoとする。
【0136】
この場合、合成磁界H1+H2の強さを示す点は、実際のアステロイド曲線(実線)の内側に位置することになるため、書き込み時、TMR素子に、合成磁界H1+H2を与えても、そのTMR素子の自由層(記憶層)の磁化の向きは、反転せず、結果として、書き込み不能の状態となる。
【0137】
そこで、例2では、書き込み時、Easy-Axis方向の磁界H2に、アステロイド曲線のずれに起因して発生したオフセット量Hoのうちの一部H4(例えば、Ho/2)を加算し、(H2+H4)を、Easy-Axis方向の磁界として、TMR素子に作用させる。また、Hard-Axis方向の磁界H1に、オフセット量Hoのうちの一部H3(例えば、Ho/2)を加算し、(H1+H3)を、Hard-Axis方向の磁界として、TMR素子に作用させる。
【0138】
この場合、合成磁界(H1+H3)+(H2+H4)の強さを示す点は、実際のアステロイド曲線(実線)の外側に位置することになるため、TMR素子の自由層(記憶層)の磁化の向きを、反転させることができる。
【0139】
なお、Hard-Axis方向の磁界(H1+H3)は、Easy-Axis方向に延びる書き込みワード線に流れる書き込み電流(向きは一定)の値を所定量だけ増加させれば、容易に発生させることができる。
【0140】
また、Easy-Axis方向の磁界(H2+H4)は、Hard-Axis方向に延びる書き込みビット線に流れる書き込み電流(書き込みデータに応じて向きが変わる)の値を所定量だけ増加させれば、容易に発生させることができる。
【0141】
この動作原理を実行するための回路方式については、後に詳述する。
【0142】
このように、本例の書き込み原理では、TMR素子のアステロイド曲線が理想の位置からずれ、X軸(Hard-Axis)又はY軸(Easy-Axis)に対して対称でなくなった場合に、そのずれた方向(本例では、Easy-Axis方向)によらず、Hard-Axis方向及びEasy-Axis方向の磁界の強さをそれぞれ制御し、書き込み動作の信頼性を向上させている。
【0143】
従って、選択された書き込みビット線に沿って配置される非選択のTMR素子に対する誤書き込みの懸念を減らすことができる。
【0144】
なお、選択された書き込みビット線に沿って配置される非選択のTMR素子に対する誤書き込みの懸念、及び、選択された書き込みワード線に沿って配置される非選択のTMR素子に対する誤書き込みの懸念を最大限に減らすためには、H3=H4にするのがよい(例えば、H1=H2,H3=H4=Ho/2)。
【0145】
▲3▼ 例3
例3は、例1と比べると、TMR素子のアステロイド曲線が、理想的なアステロイド曲線に対して、Easy-Axis方向の磁界の向き(書き込みデータに応じて異なる)と反対側にシフトしている点が異なっている。
【0146】
まず、図7に示すように、理想的なアステロイド曲線(破線)に基づいて決定された磁化反転に必要な合成磁界を、H1+H2とする。H1は、X軸(Hard-Axis)方向の磁界であり、H2は、Y軸(Easy-Axis)方向の磁界である。この場合、合成磁界H1+H2の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【0147】
また、例3では、図7に示すように、実際に製造された磁気ランダムアクセスメモリのTMR素子のアステロイド曲線(実線)は、理想的なアステロイド曲線に対して、Easy-Axis方向の磁界の向きと反対側にシフトしているものとし、かつ、そのシフト量(オフセット量)は、磁界の強さに換算して、Hoとする。
【0148】
この場合、合成磁界H1+H2の強さを示す点は、実際のアステロイド曲線(実線)からその外側に大きく離れることになる。つまり、TMR素子の自由層(記憶層)の磁化の向きを反転させるための合成磁界H1+H2の値が大き過ぎるため、非選択のTMR素子に対する誤書き込みの懸念が生じる。
【0149】
そこで、例3では、書き込み時、Easy-Axis方向の磁界H2から、アステロイド曲線のずれに起因して発生したオフセット量Hoを減算し、(H2−Ho)を、Easy-Axis方向の磁界として、TMR素子に作用させる。
【0150】
この場合、合成磁界H1+(H2−Ho)の強さを示す点は、実際のアステロイド曲線(実線)の近傍で、その外側に位置することになるため、TMR素子の自由層(記憶層)の磁化の向きを、反転させることができる。
【0151】
なお、Easy-Axis方向の磁界(H2−Ho)は、Hard-Axis方向に延びる書き込みビット線に流れる書き込み電流(書き込みデータに応じて向きが変わる)の値を所定量だけ減少させれば、容易に発生させることができる。
【0152】
この動作原理を実行するための回路方式については、後に詳述する。
【0153】
このように、本例の書き込み原理では、TMR素子のアステロイド曲線が理想の位置からずれ、X軸(Hard-Axis)又はY軸(Easy-Axis)に対して対称でなくなった場合に、そのずれた方向(本例では、Easy-Axis方向)の磁界の強さを制御することにより、理想的なアステロイド曲線と実際のアステロイド曲線とのオフセットをキャンセルしている。
【0154】
その結果、書き込み時に書き込み不良となる事態を回避でき、書き込み動作の信頼性を向上できる。
【0155】
▲4▼ 例4
例1と例3の関係と同様に、例3に対して例4を提案する。
【0156】
例4では、アステロイド曲線がずれた方向(Easy-Axis方向)によらず、そのオフセット量に応じて、Hard-Axis方向及びEasy-Axis方向の磁界の強さをそれぞれ制御し、書き込み動作の信頼性を向上させる。
【0157】
まず、図8に示すように、理想的なアステロイド曲線(破線)に基づいて決定された磁化反転に必要な合成磁界を、H1+H2とする。H1は、X軸(Hard-Axis)方向の磁界であり、H2は、Y軸(Easy-Axis)方向の磁界である。この場合、合成磁界H1+H2の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【0158】
また、例4では、図8に示すように、実際に製造された磁気ランダムアクセスメモリのTMR素子のアステロイド曲線(実線)は、理想的なアステロイド曲線に対して、Easy-Axis方向の磁界の向きと反対側にシフトしているものとし、かつ、そのシフト量(オフセット量)は、磁界の強さに換算して、Hoとする。
【0159】
この場合、合成磁界H1+H2の強さを示す点は、実際のアステロイド曲線(実線)からその外側に大きく離れることになる。つまり、TMR素子の自由層(記憶層)の磁化の向きを反転させるための合成磁界H1+H2の値が大き過ぎるため、非選択のTMR素子に対する誤書き込みの懸念が生じる。
【0160】
そこで、例4では、書き込み時、Easy-Axis方向の磁界H2から、オフセット量Hoのうちの一部H4(例えば、Ho/2)を減算し、(H2−H4)を、Easy-Axis方向の磁界として、TMR素子に作用させる。また、Hard-Axis方向の磁界H1から、アステロイド曲線のずれに起因して発生したオフセット量Hoのうちの一部H3(例えば、Ho/2)を減算し、(H1−H3)を、Hard-Axis方向の磁界として、TMR素子に作用させる。
【0161】
この場合、合成磁界(H1−H3)+(H2−H4)の強さを示す点は、実際のアステロイド曲線(実線)の近傍で、その外側に位置することになるため、TMR素子の自由層(記憶層)の磁化の向きを、反転させることができる。
【0162】
なお、Hard-Axis方向の磁界(H1−H3)は、Easy-Axis方向に延びる書き込みワード線に流れる書き込み電流(向きは一定)の値を所定量だけ増加させれば、容易に発生させることができる。
【0163】
また、Easy-Axis方向の磁界(H2−H4)は、Hard-Axis方向に延びる書き込みビット線に流れる書き込み電流(書き込みデータに応じて向きが変わる)の値を所定量だけ増加させれば、容易に発生させることができる。
【0164】
この動作原理を実行するための回路方式については、後に詳述する。
【0165】
このように、本例の書き込み原理では、TMR素子のアステロイド曲線が理想の位置からずれ、X軸(Hard-Axis)又はY軸(Easy-Axis)に対して対称でなくなった場合に、そのずれた方向(本例では、Easy-Axis方向)によらず、Hard-Axis方向及びEasy-Axis方向の磁界の強さをそれぞれ制御し、書き込み動作の信頼性を向上させている。
【0166】
従って、選択された書き込みビット線に沿って配置される非選択のTMR素子に対する誤書き込みの懸念を減らすことができる。
【0167】
なお、H1、H2、H3及びH4の関係については、例えば、H1=H2、H3=H4=Ho/2とするのがよい。
【0168】
▲5▼ 例5
原理2は、アステロイド曲線がEasy-Axis方向にシフトする場合の例である。ここで、TMR素子のデータ値は、Easy-Axis方向における磁化の向きによって決定される。
【0169】
つまり、原理2においては、特定のTMR素子に対して、例1(又は例2)に示す状況が発生しているときは、その特定のTMR素子に対して、例3(又は例4)に示す状況も発生している。例えば、特定のTMR素子にデータ“1”を書き込むときに、例1(又は例2)に示す状況が発生しているときは、その特定のTMR素子にデータ“0”を書き込むときは、例3(又は例4)に示す状況が発生している。
【0170】
従って、例1と例3(又は例2と例4)を組み合せることも可能である。
【0171】
即ち、例えば、データ“1”を書き込むときは、合成磁界の強さがH1+(H2+Ho)又は(H1+H3)+(H2+H4)となるように、書き込みワード/ビット線の書き込み電流の大きさを制御し、データ“0”を書き込むときは、合成磁界の強さがH1+(H2−Ho)又は(H1−H3)+(H2−H4)となるように、書き込みワード/ビット線の書き込み電流の大きさを制御する。
【0172】
(3) 原理3
本例の書き込み原理は、TMR素子のアステロイド曲線がHard-Axis方向及びEasy-Axis方向にシフトしている場合を前提とする。
【0173】
▲1▼ 例1
まず、図9に示すように、理想的なアステロイド曲線(破線)に基づいて決定された磁化反転に必要な合成磁界を、H1+H2とする。H1は、X軸(Hard-Axis)方向の磁界であり、H2は、Y軸(Easy-Axis)方向の磁界である。この場合、合成磁界H1+H2の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【0174】
なお、理想的なアステロイド曲線とは、X軸及びY軸に対して対称の形を有するアステロイド曲線のことをいうものとする(以下、全ての例において同じ)。
【0175】
また、例1では、図9に示すように、実際に製造された磁気ランダムアクセスメモリのTMR素子のアステロイド曲線(実線)は、理想的なアステロイド曲線に対して、Hard-Axis方向の磁界の向きと同じ側及びEasy-Axis方向の磁界の向きと同じ側に、それぞれシフトしているものとし、かつ、そのシフト量(オフセット量)は、Hard-Axis方向に、Hox、Easy-Axis方向に、Hoyとする。
【0176】
この場合、合成磁界H1+H2の強さを示す点は、実際のアステロイド曲線(実線)の内側に位置することになるため、書き込み時、TMR素子に、合成磁界H1+H2を与えても、そのTMR素子の自由層(記憶層)の磁化の向きは、反転せず、結果として、書き込み不能の状態となる。
【0177】
そこで、例1では、書き込み時、Hard-Axis方向の磁界H1に、アステロイド曲線のずれに起因して発生したオフセット量Hoxを加算し、(H1+Hox)を、Hard-Axis方向の磁界として、TMR素子に作用させる。また、Easy-Axis方向の磁界H2に、アステロイド曲線のずれに起因して発生したオフセット量Hoyを加算し、(H2+Hoy)を、Easy-Axis方向の磁界として、TMR素子に作用させる。
【0178】
この場合、合成磁界(H1+Hox)+(H2+Hoy)の強さを示す点は、実際のアステロイド曲線(実線)の外側に位置することになるため、TMR素子の自由層(記憶層)の磁化の向きを、反転させることができる。
【0179】
なお、Hard-Axis方向の磁界(H1+Hox)は、Easy-Axis方向に延びる書き込みワード線に流れる書き込み電流(向きは一定)の値を所定量だけ増加させれば、容易に発生させることができる。
【0180】
また、Easy-Axis方向の磁界(H2+Hoy)は、Hard-Axis方向に延びる書き込みビット線に流れる書き込み電流(書き込みデータに応じて向きが変わる)の値を所定量だけ増加させれば、容易に発生させることができる。
【0181】
この動作原理を実行するための回路方式については、後に詳述する。
【0182】
このように、本例の書き込み原理では、TMR素子のアステロイド曲線が理想の位置からずれ、X軸(Hard-Axis)及びY軸(Easy-Axis)に対して対称でなくなった場合に、そのずれた方向(Hard-Axis方向及びEasy-Axis方向)の磁界の強さを制御することにより、理想的なアステロイド曲線と実際のアステロイド曲線とのオフセットをキャンセルしている。
【0183】
その結果、書き込み時に書き込み不能となる事態を回避でき、書き込み動作の信頼性を向上できる。
【0184】
▲2▼ 例2
例2は、例1と比べると、TMR素子のアステロイド曲線が、理想的なアステロイド曲線に対して、Hard-Axis方向の磁界の向きと反対側にシフトし、かつ、Easy-Axis方向の磁界の向きと反対側にシフトしている点が異なっている。
【0185】
まず、図10に示すように、理想的なアステロイド曲線(破線)に基づいて決定された磁化反転に必要な合成磁界を、H1+H2とする。H1は、X軸(Hard-Axis)方向の磁界であり、H2は、Y軸(Easy-Axis)方向の磁界である。この場合、合成磁界H1+H2の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【0186】
また、例2では、図10に示すように、実際に製造された磁気ランダムアクセスメモリのTMR素子のアステロイド曲線(実線)は、理想的なアステロイド曲線に対して、Hard-Axis方向の磁界の向きと反対側にシフトしているものとし、かつ、Easy-Axis方向の磁界の向きと反対側にシフトしているものとする。また、そのシフト量(オフセット量)は、Hard-Axis方向に、Hox、Easy-Axis方向に、Hoyとする。
【0187】
この場合、合成磁界H1+H2の強さを示す点は、実際のアステロイド曲線(実線)からその外側に大きく離れることになる。つまり、TMR素子の自由層(記憶層)の磁化の向きを反転させるための合成磁界H1+H2の値が大き過ぎるため、非選択のTMR素子に対する誤書き込みの懸念が生じる。
【0188】
そこで、例2では、書き込み時、Hard-Axis方向の磁界H1から、アステロイド曲線のずれに起因して発生したオフセット量Hoxを減算し、(H1−Hox)を、Hard-Axis方向の磁界として、TMR素子に作用させる。
【0189】
また、書き込み時、Easy-Axis方向の磁界H2から、アステロイド曲線のずれに起因して発生したオフセット量Hoyを減算し、(H2−Hoy)を、Easy-Axis方向の磁界として、TMR素子に作用させる。
【0190】
この場合、合成磁界(H1−Hox)+(H2−Hoy)の強さを示す点は、実際のアステロイド曲線(実線)の近傍で、その外側に位置することになるため、非選択のTMR素子に対する誤書き込みなく、選択されたTMR素子の自由層(記憶層)の磁化の向きのみを、反転させることができる。
【0191】
なお、Hard-Axis方向の磁界(H1−Hox)は、Easy-Axis方向に延びる書き込みワード線に流れる書き込み電流(向きは一定)の値を所定量だけ減少させれば、容易に発生させることができる。
【0192】
また、Easy-Axis方向の磁界(H2−Hoy)は、Hard-Axis方向に延びる書き込みビット線に流れる書き込み電流(書き込みデータに応じて向きが変わる)の値を所定量だけ減少させれば、容易に発生させることができる。
【0193】
この動作原理を実行するための回路方式については、後に詳述する。
【0194】
このように、本例の書き込み原理では、TMR素子のアステロイド曲線が理想の位置からずれ、X軸(Hard-Axis)及びY軸(Easy-Axis)に対して対称でなくなった場合に、そのずれた方向(Hard-Axis方向及びEasy-Axis方向)の磁界の強さを制御することにより、理想的なアステロイド曲線と実際のアステロイド曲線とのオフセットをキャンセルしている。
【0195】
その結果、書き込み時に書き込み不能となる事態を回避でき、書き込み動作の信頼性を向上できる。
【0196】
(4) 原理4
本例の書き込み原理は、TMR素子のアステロイド曲線の一部がEasy-Axis方向に広がった結果、そのアステロイド曲線がY軸(Easy-Axis)に対して非対称となる場合を前提とする。
【0197】
このようなアステロイド曲線のずれも、TMR素子の磁区構造や、不純物などの影響により発生し易い。
【0198】
▲1▼ 例1
まず、図11に示すように、理想的なアステロイド曲線(破線)に基づいて決定された磁化反転に必要な合成磁界を、H1+H2とする。H1は、X軸(Hard-Axis)方向の磁界であり、H2は、Y軸(Easy-Axis)方向の磁界である。この場合、合成磁界H1+H2の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【0199】
なお、理想的なアステロイド曲線とは、X軸及びY軸に対して対称の形を有するアステロイド曲線のことをいうものとする(以下、全ての例において同じ)。
【0200】
また、例1では、図11に示すように、実際に製造された磁気ランダムアクセスメモリのTMR素子のアステロイド曲線(実線)の一部は、理想的なアステロイド曲線に対して、Easy-Axis方向に広がっているものとする。
【0201】
この場合、合成磁界H1+H2の強さを示す点は、実際のアステロイド曲線(実線)の内側に位置することになるため、書き込み時、TMR素子に、合成磁界H1+H2を与えても、そのTMR素子の自由層(記憶層)の磁化の向きは、反転せず、結果として、書き込み不能の状態となる。
【0202】
そこで、例1では、書き込み時、Easy-Axis方向の磁界H2に、アステロイド曲線のずれに起因して発生したオフセット量Hoyを加算し、(H2+Hoy)を、Easy-Axis方向の磁界として、TMR素子に作用させる。
【0203】
この場合、合成磁界H1+(H2+Hoy)の強さを示す点は、実際のアステロイド曲線(実線)の外側に位置することになるため、TMR素子の自由層(記憶層)の磁化の向きを、反転させることができる。
【0204】
なお、Easy-Axis方向の磁界(H2+Hoy)は、Hard-Axis方向に延びる書き込みビット線に流れる書き込み電流(書き込みデータに応じて向きが変わる)の値を所定量だけ増加させれば、容易に発生させることができる。
【0205】
この動作原理を実行するための回路方式については、後に詳述する。
【0206】
このように、本例の書き込み原理では、TMR素子のアステロイド曲線の一部のX軸(Hard-Axis)方向又はY軸(Easy-Axis)方向の幅が広がり、そのアステロイド曲線がX軸又はY軸に対して対称でなくなった場合に、その幅が広がった方向(本例では、Easy-Axis方向)の磁界の強さを制御している。
【0207】
その結果、書き込み時に書き込み不能となる事態を回避でき、書き込み動作の信頼性を向上できる。
【0208】
▲2▼ 例2
例2では、アステロイド曲線の変形のパターンによらず、そのオフセット量に応じて、Hard-Axis方向及びEasy-Axis方向の磁界の強さをそれぞれ制御し、書き込み動作の信頼性を向上させる。
【0209】
まず、図12に示すように、理想的なアステロイド曲線(破線)に基づいて決定された磁化反転に必要な合成磁界を、H1+H2とする。H1は、X軸(Hard-Axis)方向の磁界であり、H2は、Y軸(Easy-Axis)方向の磁界である。この場合、合成磁界H1+H2の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【0210】
また、例2では、図12に示すように、実際に製造された磁気ランダムアクセスメモリのTMR素子のアステロイド曲線(実線)の一部は、理想的なアステロイド曲線に対して、Easy-Axis方向に広がっているものとする。
【0211】
この場合、合成磁界H1+H2の強さを示す点は、実際のアステロイド曲線(実線)の内側に位置することになるため、書き込み時、TMR素子に、合成磁界H1+H2を与えても、そのTMR素子の自由層(記憶層)の磁化の向きは、反転せず、結果として、書き込み不能の状態となる。
【0212】
そこで、例2では、書き込み時、Hard-Axis方向の磁界を(H1+H3)とし、この磁界(H1+H3)を、Hard-Axis方向の磁界として、TMR素子に作用させる。また、Easy-Axis方向の磁界を(H2+H4)とし、この磁界(H2+H4)を、Easy-Axis方向の磁界として、TMR素子に作用させる。
【0213】
この場合、合成磁界(H1+H3)+(H2+H4)の強さを示す点は、実際のアステロイド曲線(実線)の外側に位置することになるため、TMR素子の自由層(記憶層)の磁化の向きを、反転させることができる。
【0214】
なお、Hard-Axis方向の磁界(H1+H3)は、Easy-Axis方向に延びる書き込みワード線に流れる書き込み電流(向きは一定)の値を所定量だけ増加させれば、容易に発生させることができる。
【0215】
また、Easy-Axis方向の磁界(H2+H4)は、Hard-Axis方向に延びる書き込みビット線に流れる書き込み電流(書き込みデータに応じて向きが変わる)の値を所定量だけ増加させれば、容易に発生させることができる。
【0216】
この動作原理を実行するための回路方式については、後に詳述する。
【0217】
このように、本例の書き込み原理では、TMR素子のアステロイド曲線が変形した場合に、その変形のパターンによらず、Hard-Axis方向及びEasy-Axis方向の磁界の強さをそれぞれ制御し、書き込み動作の信頼性を向上させている。
【0218】
従って、選択された書き込みビット線に沿って配置される非選択のTMR素子に対する誤書き込みの懸念を減らすことができる。
【0219】
(5) 原理5
原理1〜4は、TMR素子のアステロイド曲線がずれたり、又は変形した場合を前提とし、これらのずれや変形に伴うアステロイド曲線のオフセットをキャンセルする技術について説明した。
【0220】
但し、本発明は、TMR素子のアステロイド曲線がX軸及びY軸に対して実質的に対称となっていても、TMR素子の書き込み特性が理想値(設計値)から変わる可能性がある場合、例えば、書き込みワード/ビット線とTMR素子との位置関係が変わった場合に、これを補正する手段として使用することができる。
【0221】
具体的には、マスクの合せずれなどの原因により、書き込みワード/ビット線とTMR素子との距離が、理想値よりも狭くなったり、又は、広くなったりする可能性がある。書き込みワード/ビット線とTMR素子との距離が狭くなると、TMR素子に加わる磁界は、強くなり、逆に、広くなると、TMR素子に加わる磁界は、弱くなる。
【0222】
このような現象による書き込み不能又は誤書き込みという不都合を防止するために、本発明による磁界の強さ(書き込み電流の大きさ)の制御は、非常に有効である。
【0223】
(6) その他
原理1〜5で説明した書き込み原理は、磁気ランダムアクセスメモリ(チップ又はセルアレイブロック)内のハードウェアにより実現される。これらの書き込み原理は、チップごと、セルアレイブロックごと、書き込みワード/ビット線ごと、又は、TMR素子ごとに設定される。
【0224】
書き込み原理の設定は、図13及び図14に示すように、まず、メモリセルアレイ内のTMR素子に対して書き込みテストを実施し、各TMR素子の書き込み特性(例えば、アステロイド曲線)を把握する(ステップST1)。
【0225】
この後、各TMR素子の書き込み特性のばらつきを考慮し、チップごと、セルアレイブロックごと、書き込みワード/ビット線ごと、又は、TMR素子ごとに、書き込みワード線電流及び書き込みビット線電流の電流波形(電流値など)を決定する(ステップST2)。
【0226】
なお、図13は、チップごと(又はセルアレイブロックごと)に、書き込みワード/ビット線電流の電流波形を決定する場合の例であり、図14は、書き込みワード/ビット線ごとに、書き込みワード/ビット線電流の電流波形を決定する例であり、図15は、TMR素子ごとに、書き込みワード/ビット線電流の電流波形を決定する例である。
【0227】
そして、最後に、チップごと、セルアレイブロックごと、書き込みワード/ビット線ごと、又は、TMR素子ごとに決定された書き込み原理、即ち、書き込みワード線電流及び書き込みビット線電流の電流波形をプログラミングする(ステップST3)。
【0228】
プログラミングは、チップ内の所定の箇所に設けられた設定回路に対して行う。回路方式の項目で説明するように、プログラミングは、例えば、レーザ溶断型ヒューズ、TMR素子(MTJ)や、TMR素子のトンネルバリアを破壊するアンチヒューズなどに対して行うことができる。
【0229】
テストモードにおいて、電気的に、設定回路内のプログラミング素子に対して、書き込みワード線電流及び書き込みビット線電流の電流波形をプログラミングできるような構成にしてもよい。また、テストモードにおいて、本発明の書き込み原理をテストするための機能を設けてもよい。
【0230】
実際の書き込み動作時には、設定回路内に記憶されたプログラミングデータに基づいて、書き込みワード線電流及び書き込みビット線電流の電流波形が決定される。
【0231】
書き込み電流は、書き込みワード/ビット線の一端に接続されるドライバから供給され、その他端に接続されるシンカーに吸収される。ここで、書き込み電流の遮断に際して、ドライバの機能を停止させた後、一定期間後に、シンカーの機能を停止させれば、書き込みワード/ビット線の電位を完全に0Vにすることができる。
【0232】
これらプログラミングに関する動作、テストに関する動作、及び、ドライバ/シンカーの動作に関しては、次の回路方式の項目において詳述する。
【0233】
2. 回路方式
以下では、上述の原理1〜5に関わる書き込み原理を実現するための磁気ランダムアクセスメモリの回路方式の例について説明する。
【0234】
(1) チップごと又はセルアレイごとに設定する場合
TMR素子の書き込み特性又はアステロイド曲線は、製造ばらつきにより、チップごと、又は、セルアレイ(ブロック)ごとに、互いに異なる場合がある。
【0235】
そこで、まず、このような書き込み特性のばらつき(例えば、アステロイド曲線のずれ)に対して、チップごと、又は、セルアレイごとに、書き込み電流の大きさ、即ち、TMR素子の自由層(記憶層)の磁化の向きを反転させるために必要な書き込み磁界の強さを設定するための回路(磁化の反転方向に対して個別に設定できる機能を含む)について説明する。
【0236】
▲1▼ 全体構成
図16は、本発明の一例に関わる磁気ランダムアクセスメモリの主要部の構成を示している。
【0237】
磁気ランダムアクセスメモリ(MRAM)11は、それ自体で1つのメモリチップを構成していてもよいし、また、特定機能を有するチップ内の1つのブロックであってもよい。メモリセルアレイ(データセル)12は、実際に、データを記憶する機能を有し、レファレンスセルアレイ13は、読み出し動作時に、読み出しデータの値を判定するための基準を決める機能を有する。
【0238】
メモリセルアレイ12及びレファレンスセルアレイ13からなるセルアレイのY方向(Easy-Axis方向)の2つの端部のうちの1つには、ロウデコーダ&ドライバ(ロウデコーダ&書き込みワード線ドライバ,ロウデコーダ&読み出しワード線ドライバ)14が配置され、他の1つには、書き込みワード線シンカー15が配置される。
【0239】
ロウデコーダ&ドライバ14は、書き込み動作時、例えば、ロウアドレス信号に基づいて、複数の書き込みワード線のうちの1つを選択し、かつ、選択された1つの書き込みワード線に、書き込み電流を供給する機能を有する。書き込みワード線シンカー15は、書き込み動作時、例えば、選択された1つの書き込みワード線に供給された書き込み電流を吸収する機能を有する。
【0240】
ロウデコーダ&ドライバ14は、読み出し動作時、例えば、ロウアドレス信号に基づいて、複数の読み出しワード線(書き込みワード線と一体化されていてもよい)のうちの1つを選択し、かつ、選択された1つの読み出しワード線に、読み出し電流を流す機能を有する。センスアンプ20は、例えば、この読み出し電流を検出して、読み出しデータを判定する。
【0241】
メモリセルアレイ12のX方向(Hard-Axis方向)の2つの端部のうちの1つには、カラムデコーダ&書き込みビット線ドライバ/シンカー16Aが配置され、他の1つには、カラムデコーダ&書き込みビット線ドライバ/シンカー(カラムトランスファゲート、カラムデコーダを含む)17Aが配置される。
【0242】
カラムデコーダ&書き込みビット線ドライバ/シンカー16A,17Aは、書き込み動作時、例えば、カラムアドレス信号に基づいて、複数の書き込みビット線(又はデータ選択線)のうちの1つを選択し、かつ、選択された1つの書き込みビット線に、書き込みデータに応じた向きを有する書き込み電流を流す機能を有する。カラムトランスファゲート及びカラムデコーダは、読み出し動作時、カラムアドレス信号により選択されたデータ選択線をセンスアンプ20に電気的に接続する機能を有する。
【0243】
レファレンスセルアレイ13のX方向の2つの端部のうちの1つには、レファレンスセル用カラムデコーダ&書き込みビット線ドライバ/シンカー16Bが配置され、他の1つには、レファレンスセル用カラムデコーダ&書き込みビット線ドライバ/シンカー(カラムトランスファゲート、カラムデコーダを含む)17Bが配置される。
【0244】
レファレンスセル用カラムデコーダ&書き込みビット線ドライバ/シンカー16B,17Bは、レファレンスセルアレイ13にレファレンスデータを記憶させる機能を有する。カラムトランスファゲート及びカラムデコーダは、読み出し動作時、レファレンスデータを読み出し、これをセンスアンプ20に転送する機能を有する。
【0245】
アドレスレシーバ18は、アドレス信号を受け、例えば、ロウアドレス信号を、ロウデコーダ&ドライバ14に転送し、カラムアドレス信号を、カラムデコーダ&書き込みビット線ドライバ/シンカー16A,17Aに転送する。データ入力レシーバ19は、書き込みデータを、カラムデコーダ&書き込みビット線ドライバ/シンカー16A,17Aに転送する。また、出力ドライバ21は、センスアンプ20で検出された読み出しデータを、磁気ランダムアクセスメモリ11の外部へ出力する。
【0246】
制御回路22は、/CE(Chip Enable)信号、/WE(Write Enable)信号及び/OE(Output Enable)信号を受け、磁気ランダムアクセスメモリ11の動作を制御する。
【0247】
例えば、制御回路22は、書き込み動作時、書き込み信号WRITEを、書き込み電流波形制御回路24に与える。書き込み電流波形制御回路24は、書き込み信号WRITEを受けると、書き込みワード線ドライブ信号WWLDRV、書き込みワード線シンク信号WWLSNK、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKを生成する。
【0248】
書き込みワード線ドライブ信号WWLDRVは、ロウデコーダ&ドライバ14に供給され、書き込みワード線シンク信号WWLSNKは、書き込みワード線シンカー15に供給される。書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKは、カラムデコーダ&書き込みビット線ドライバ/シンカー16A,17Aに供給される。
【0249】
設定回路23は、プログラミング素子を有しており、そのプログラミング素子には、書き込みワード/ビット線電流の電流波形を決定するための設定データがプログラムされる。プログラミング素子としては、例えば、レーザ溶断型ヒューズ、TMR素子(MTJ)や、TMR素子のトンネルバリアを破壊するアンチヒューズなどを使用することができる。
【0250】
設定回路23は、書き込み動作時、設定データに基づいて、書き込みワード線電流波形信号WS<0>〜WS<3>、及び、書き込みビット線電流波形信号BS<0>〜BS<7>を生成する。
【0251】
書き込みワード線電流波形信号WS<0>〜WS<3>は、書き込み電流波形制御回路24を経由して(書き込み電流波形制御回路24を経由しなくてもよい)、ロウデコーダ&ドライバ14に与えられる。
【0252】
書き込みビット線電流波形信号BS<0>〜BS<3>は、書き込み電流波形制御回路24を経由して、又は、経由しないで、カラムデコーダ&書き込みビット線ドライバ/シンカー16Aに与えられ、書き込みビット線電流波形信号BS<4>〜BS<7>は、書き込み電流波形制御回路24を経由して、又は、経由しないで、カラムデコーダ&書き込みビット線ドライバ/シンカー17Aに与えられる。
【0253】
ロウデコーダ&ドライバ14は、書き込みワード線ドライブ信号WWLDRVが“H”、書き込みワード線シンク信号WWLSNKが“H”のとき、書き込みワード線電流波形信号WS<0>〜WS<3>に基づいて、ロウアドレス信号により選択された書き込みワード線に流れる書き込み電流の値(大きさ)を決定する。
【0254】
同様に、書き込みワード線シンカー15及びカラムデコーダ&書き込みビット線ドライバ/シンカー16A,17Aは、書き込みビット線ドライブ信号WBLDRVが“H”、書き込みビット線シンク信号WBLSNKが“H”のとき、書き込みビット線電流波形信号BS<0>〜BS<7>に基づいて、カラムアドレス信号により選択された書き込みビット線に流れる書き込み電流の値(大きさ)を決定する。
【0255】
書き込みビット線電流波形信号BS<0>〜BS<3>は、カラムデコーダ&書き込みビット線ドライバ/シンカー16Aからカラムデコーダ&書き込みビット線ドライバ/シンカー17Aに向かう書き込み電流を流すときに、その書き込みビット線電流の値を決定する。
【0256】
書き込みビット線電流波形信号BS<4>〜BS<7>は、カラムデコーダ&書き込みビット線ドライバ/シンカー17Aからカラムデコーダ&書き込みビット線ドライバ/シンカー16Aに向かう書き込み電流を流すときに、その書き込みビット線電流の値を決定する。
【0257】
書き込み電流の電流吸収タイミングに関しては、例えば、シンク信号WWLSNK,WBLSNKが“H”から“L”になるタイミングを、ドライブ信号WWLDRV,WBLDRVが“H”から“L”になるタイミングよりも遅らせることにより、書き込みワード/ビット線の電位を完全に0Vにする、といった効果を得ることができる。
【0258】
磁気ランダムアクセスメモリのテストモードにおいては、例えば、データ入出力端子から入力される設定データD<j>に基づいて、TMR素子に対する書き込みテストを実施することもできる。この書き込みテストにより、メモリセルアレイ12内のTMR素子の書き込み特性を把握し、通常の書き込み動作時における書き込みワード/ビット線電流の値(合成磁界Hx,Hyの強さ)を決定する。
【0259】
なお、このテストモードにおいて、設定データD<j>は、アドレス端子から入力させるようにしてもよい。
【0260】
テストモードの結果を受けて、この後、設定データのプログラミング動作が行われる。このプログラミング動作は、テストモードの結果、即ち、書き込みワード/ビット線電流の値を、設定回路23内のプログラミング素子にプログラミングする動作のことである。
【0261】
プログラミング動作時には、プログラム信号PROGが“H”になる。そして、データ入出力端子又はアドレス端子から入力される設定データD<j>の値を制御し、通常の書き込み動作時における書き込みワード/ビット線電流の値を、設定回路23内のプログラミング素子にプログラミングする。
【0262】
▲2▼ ロウデコーダ&書き込みワード線ドライバ/シンカー
図17は、ロウデコーダ&書き込みワード線ドライバ/シンカーの回路例を示している。
【0263】
ロウデコーダ&書き込みワード線ドライバ(1ロウ分)14は、ANDゲート回路AD1、NANDゲート回路NDWS0〜NDWS3及びPチャネルMOSトランジスタWS0〜WS3から構成される。PチャネルMOSトランジスタWSi(i=0,1,2,3)のゲートは、NANDゲート回路NDWSiの出力端子に接続され、そのソースは、電源端子VDDに接続され、そのドレインは、書き込みワード線WWLi(i=1,・・・)の一端に接続される。
【0264】
NANDゲート回路NDWSiの2つの入力端子の一方には、書き込みワード線電流波形信号WS<i>が入力され、他方には、ANDゲート回路AD1の出力信号が入力される。ANDゲート回路AD1には、書き込みワード線ドライブ信号WWLDRV及び複数ビットから構成されるロウアドレス信号(ロウiごとに異なる)が入力される。
【0265】
書き込みワード線シンカー(1ロウ分)15は、NチャネルMOSトランジスタTN1から構成される。NチャネルMOSトランジスタTN1のソースは、接地端子VSSに接続され、そのドレインは、書き込みワード線WWLiの他端に接続される。NチャネルMOSトランジスタTN1のゲートには、書き込みワード線シンク信号WWLSNKが入力される。
【0266】
書き込み動作時、書き込みワード線ドライブ信号WWLDRVが“H”になると共に、選択されたロウiでは、ロウアドレス信号の全てのビットが“H”となる。即ち、選択されたロウiでは、アンド回路AD1の出力信号が“H”となるため、書き込みワード線電流波形信号WS<0>〜WS<3>の値に応じて、所定の値(大きさ)を有する書き込みワード線電流が書き込みワード線WWLiに供給される。
【0267】
書き込みワード線シンク信号WWLSNKが“H”になると、NチャネルMOSトランジスタTN1がオン状態となるため、書き込みワード線WWLiに流れる書き込み電流は、NチャネルMOSトランジスタTN1を経由して、接地点VSSに吸収される。
【0268】
このようなロウデコーダ&書き込みワード線ドライバ/シンカーによれば、書き込みワード線電流波形信号WS<0>〜WS<3>の値を制御することにより、選択されたロウi内の書き込みワード線WWLiに対する書き込み電流の大きさ(電流波形)を制御することができる。
【0269】
また、書き込みワード線ドライブ信号WWLDRVを“L”に設定した後、書き込みワード線シンク信号WWLSNKを“L”に設定すれば、書き込み動作後の書き込みワード線WWLiの電位を完全に0Vにすることができ、初期化に好都合である。
【0270】
なお、書き込みワード線電流の値(大きさ)を制御するに当たっては、第一に、複数のPチャネルMOSトランジスタWS0〜WS3のサイズ(チャネル幅)、即ち、駆動能力を、全て同じ値に設定し、書き込みワード線電流波形信号WS<0>〜WS<3>を用いて、オン状態のPチャネルMOSトランジスタWS0〜WS3の数を変える、という制御方法を使用できる。
【0271】
第二に、複数のPチャネルMOSトランジスタWS0〜WS3のサイズ(チャネル幅)、即ち、駆動能力を、互いに異なる値に設定し、書き込みワード線電流波形信号WS<0>〜WS<3>を用いて、複数のPチャネルMOSトランジスタWS0〜WS3のうちの1つを選択的にオン状態にする、という制御方法を使用できる。
【0272】
第三に、これら第一及び第二の方法を組み合せた制御方法、即ち、PチャネルMOSトランジスタWS0〜WS3のサイズを変え、かつ、オン状態のPチャネルMOSトランジスタWS0〜WS3の数を変えて、書き込み電流の値(大きさ)を制御する、という制御方法を使用できる。
【0273】
▲3▼ カラムデコーダ&書き込みビット線ドライバ/シンカー
図18は、カラムデコーダ&書き込みビット線ドライバ/シンカーの回路例を示している。
【0274】
カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)16Aは、NANDゲート回路NDBS0〜NDBS3、ANDゲート回路AD2,AD3、PチャネルMOSトランジスタBS0〜BS3及びNチャネルMOSトランジスタBN0から構成される。
【0275】
PチャネルMOSトランジスタBSi(i=0,1,2,3)のゲートは、NANDゲート回路NDBSiの出力端子に接続され、そのソースは、電源端子VDDに接続され、そのドレインは、共通に、書き込みビット線WBLi(i=1,・・・)の一端に接続される。
【0276】
NANDゲート回路NDBSi(i=0,1,2,3)の2つの入力端子の一方には、書き込みワード線電流波形信号BS<i>が入力され、他方には、ANDゲート回路AD2の出力信号が入力される。ANDゲート回路AD2には、書き込みビット線ドライブ信号WBLDRV、複数ビットから構成されるカラムアドレス信号(カラムiごとに異なる)及び書き込みデータDATAが入力される。
【0277】
NチャネルMOSトランジスタBN0のゲートは、ANDゲート回路AD3の出力端子に接続され、そのソースは、接地端子VSSに接続され、そのドレインは、書き込みビット線WBLi(i=1,・・・)の一端に接続される。ANDゲート回路AD3には、書き込みビット線シンク信号WBLSNK、複数ビットから構成されるカラムアドレス信号(カラムiごとに異なる)及び書き込みデータの反転信号bDATAが入力される。
【0278】
同様に、カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)17Aは、NANDゲート回路NDBS4〜NDBS7、ANDゲート回路AD4,AD5、PチャネルMOSトランジスタBS4〜BS7及びNチャネルMOSトランジスタBN1から構成される。
【0279】
PチャネルMOSトランジスタBSi(i=4,5,6,7)のゲートは、NANDゲート回路NDBSiの出力端子に接続され、そのソースは、電源端子VDDに接続され、そのドレインは、共通に、書き込みビット線WBLi(i=1,・・・)の他端に接続される。
【0280】
NANDゲート回路NDBSi(i=4,5,6,7)の2つの入力端子の一方には、書き込みワード線電流波形信号BS<i>が入力され、他方には、ANDゲート回路AD4の出力信号が入力される。ANDゲート回路AD4には、書き込みビット線ドライブ信号WBLDRV、複数ビットから構成されるカラムアドレス信号(カラムiごとに異なる)及び書き込みデータの反転信号bDATAが入力される。
【0281】
NチャネルMOSトランジスタBN1のゲートは、ANDゲート回路AD5の出力端子に接続され、そのソースは、接地端子VSSに接続され、そのドレインは、書き込みビット線WBLi(i=1,・・・)の他端に接続される。ANDゲート回路AD5には、書き込みビット線シンク信号WBLSNK、複数ビットから構成されるカラムアドレス信号(カラムiごとに異なる)及び書き込みデータDATAが入力される。
【0282】
書き込み動作時、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKが共に“H”となり、かつ、選択されたカラムiでは、カラムアドレス信号の全てのビットが“H”となる。
【0283】
従って、選択されたカラムiでは、書き込みビット線電流波形信号BS<0>〜BS<3>により、カラムデコーダ&書き込みビット線ドライバ/シンカー16Aからカラムデコーダ&書き込みビット線ドライバ/シンカー17Aに向かって流れる書き込み電流の値(大きさ)が決定される。
【0284】
また、書き込みビット線電流波形信号BS<4>〜BS<7>により、カラムデコーダ&書き込みビット線ドライバ/シンカー17Aからカラムデコーダ&書き込みビット線ドライバ/シンカー16Aに向かって流れる書き込み電流の値(大きさ)が決定される。
【0285】
書き込みビット線WBLiに流れる書き込み電流の向きは、書き込みデータDATAの値により決まる。
【0286】
例えば、書き込みデータDATAが“1”(=“H”)のときには、書き込みビット線電流波形信号BS<0>〜BS<3>により、少なくとも1つのPチャネルMOSトランジスタBS0〜BS3がオン状態になり、また、NチャネルMOSトランジスタBN1も、オン状態となる。このため、カラムデコーダ&書き込みビット線ドライバ/シンカー16Aからカラムデコーダ&書き込みビット線ドライバ/シンカー17Aに向かう書き込み電流が流れる。
【0287】
また、書き込みデータDATAが“0”(=“L”)のときには、書き込みビット線電流波形信号BS<4>〜BS<7>により、少なくとも1つのPチャネルMOSトランジスタBS4〜BS7がオン状態となり、また、NチャネルMOSトランジスタBN0がオン状態となる。このため、カラムデコーダ&書き込みビット線ドライバ/シンカー17Aからカラムデコーダ&書き込みビット線ドライバ/シンカー16Aに向かう書き込み電流が流れる。
【0288】
このようなカラムデコーダ&書き込みビット線ドライバ/シンカーによれば、書き込みビット線電流波形信号BS<0>〜BS<7>の値を制御することにより、選択されたカラムi内の書き込みビット線WBLiに対する書き込み電流の大きさ(電流波形)を制御することができる。
【0289】
また、書き込みビット線ドライブ信号WBLDRVを“L”に設定した後、書き込みビット線シンク信号WBLSNKを“L”に設定すれば、書き込み動作後の書き込みビット線WBLiの電位を完全に0Vにすることができ、初期化に好都合である。
【0290】
なお、書き込みビット線電流の値(大きさ)を制御するに当たっては、第一に、複数のPチャネルMOSトランジスタBS0〜BS7のサイズ(チャネル幅)、即ち、駆動能力を、全て同じ値に設定し、書き込みビット線電流波形信号BS<0>〜BS<7>を用いて、オン状態のPチャネルMOSトランジスタBS0〜BS7の数を変える、という制御方法を使用できる。
【0291】
第二に、複数のPチャネルMOSトランジスタBS0〜BS7のサイズ(チャネル幅)、即ち、駆動能力を、互いに異なる値に設定し、書き込みビット線電流波形信号BS<0>〜BS<7>を用いて、複数のPチャネルMOSトランジスタBS0〜BS7のうちの1つを選択的にオン状態にする、という制御方法を使用できる。
【0292】
第三に、これら第一及び第二の方法を組み合せた制御方法、即ち、PチャネルMOSトランジスタBS0〜BS7のサイズを変え、かつ、オン状態のPチャネルMOSトランジスタBS0〜BS7の数を変えて、書き込み電流の値(大きさ)を制御する、という制御方法を使用できる。
【0293】
▲4▼ 書き込み電流波形制御回路
次に、書き込みワード線ドライブ信号WWLDRV、書き込みワード線シンク信号WWLSNK、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKを生成する書き込み電流波形制御回路の例について説明する。
【0294】
図19は、書き込み電流波形制御回路の例を示している。
書き込み電流波形制御回路24は、WWLDRV生成回路25X、WWLSNK生成回路25Y、WBLDRV生成回路26X及びWBLSNK生成回路26Yから構成される。
【0295】
WWLDRV生成回路25Xは、インバータ回路IV0,IV1から構成され、書き込み信号WRITEに基づいて、書き込みワード線ドライブ信号WWLDRVを生成する。WWLSNK生成回路25Yは、NANDゲート回路ND1及び遅延回路27から構成され、書き込み信号WRITEに基づいて、書き込みワード線シンク信号WWLSNKを生成する。
【0296】
WBLDRV生成回路26Xは、インバータ回路IV2,IV3から構成され、書き込み信号WRITEに基づいて、書き込みビット線ドライブ信号WBLDRVを生成する。WBLSNK生成回路26Yは、NANDゲート回路ND2及び遅延回路28から構成され、書き込み信号WRITEに基づいて、書き込みビット線シンク信号WBLSNKを生成する。
【0297】
書き込み信号WRITEは、書き込み動作時に“H”となる信号である。書き込み信号WRITEが“L”から“H”に変化すると、書き込みワード/ビット線ドライブ信号WWLDRV,WBLDRV及び書き込みワード/ビット線シンク信号WWLSNK,WBLSNKが、ほぼ同時に“L”から“H”に変化する。
【0298】
遅延回路27,28は、書き込み信号WRITEが“H”から“L”に変化し、かつ、書き込みワード/ビット線ドライブ信号WWLDRV,WBLDRVが“H”から“L”に変化してから、書き込みワード/ビット線シンク信号WWLSNK,WBLSNKが“H”から“L”に変化するまでの時間(インターバル)を決定する。
【0299】
▲5▼ 設定回路
次に、書き込みワード線電流波形信号WS<0>〜WS<3>及び書き込みビット線電流波形信号BS<0>〜BS<3>を生成する設定回路について説明する。
【0300】
図20は、設定回路の例を示している。
設定回路23は、書き込みワード線電流波形信号WS<0>〜WS<3>を生成する第1部分と、書き込みビット線電流波形信号BS<0>〜BS<3>を生成する第2部分とから構成される。
【0301】
第1部分は、書き込みワード線電流の電流波形(大きさ)を決定する設定データがプログラムされるレジスタ<0>,<1>と、レジスタ<0>,<1>の出力信号TD<0>,TD<1>,bTD<0>,bTD<1>をデコードして、書き込みワード線電流波形信号WS<0>〜WS<3>を出力するデコーダWS<0>〜WS<3>とを有している。
【0302】
第2部分は、書き込みビット線電流の電流波形(大きさ)を決定する設定データがプログラムされるレジスタ<2>〜<4>と、レジスタ<2>〜<4>の出力信号TD<2>〜TD<4>,bTD<2>〜bTD<4>をデコードして、書き込みビット線電流波形信号BS<0>〜BS<7>を出力するデコーダBS<0>〜BS<7>とを有している。
【0303】
本例では、チップごと、又は、セルアレイごとに、書き込みワード線/ビット線電流を設定することを前提とする。チップごとに、書き込みワード線/ビット線電流を設定する場合には、チップ内には、設定回路23が1個だけ設けられる。チップ内に複数のセルアレイが存在し、セルアレイごとに、書き込みワード線/ビット線電流を設定する場合には、チップ内には、セルアレイの数と同じ数の設定回路23が設けられる。
【0304】
レジスタ<0>,<1>には、書き込みワード線電流の電流波形を決定する設定データがプログラムされる。書き込みワード線電流の電流波形は、図17に示すように、書き込みワード線電流波形信号WS<0>〜WS<3>により制御される。本例では、レジスタ<0>,<1>に登録される2ビットの設定データにより、書き込みワード線電流波形信号WS<0>〜WS<3>のうちの1つが“H”となる。
【0305】
つまり、図17のPチャネルMOSトランジスタWS0〜WS3のサイズを変えることにより、4通りの電流波形を実現できる。
【0306】
なお、レジスタ<0>,<1>に登録される2ビットの設定データにより、“H”となる書き込みワード線電流波形信号WS<0>〜WS<3>の数を制御するようにしてもよい。この場合、図17のPチャネルMOSトランジスタWS0〜WS3のサイズを同じにしても、4通りの電流波形を実現できる。
【0307】
D<0>,D<1>は、テストモード時に、磁気ランダムアクセスメモリ(チップ)の外部から入力される設定データである。テストモード時には、この設定データに基づいて、書き込みワード線電流の電流波形を決定し、TMR素子の特性をテストすることができる。
【0308】
また、D<0>,D<1>は、設定データの登録時に、磁気ランダムアクセスメモリ(チップ)の外部から入力される設定データでもある。設定データの登録時には、この設定データに基づいて、電気的に、レジスタ<0>、<1>内の記憶素子に設定データをプログラムすることができる。
【0309】
レジスタ<2>〜<4>には、書き込みビット線電流の電流波形を決定する設定データがプログラムされる。書き込みビット線電流の電流波形は、図18に示すように、書き込みビット線電流波形信号BS<0>〜BS<3>により制御される。本例では、レジスタ<2>〜<4>に登録される3ビットの設定データにより、書き込みビット線電流波形信号BS<0>〜BS<7>のうちの1つがH”となる。
【0310】
つまり、図18のPチャネルMOSトランジスタBS0〜BS3のサイズを変えることにより、書き込みビット線ドライバ16Aから書き込みビット線シンカー17Aに向かう書き込みビット線電流の電流波形を4通りだけ用意することができる。また、PチャネルMOSトランジスタBS4〜BS7のサイズを変えることにより、書き込みビット線ドライバ17Aから書き込みビット線シンカー16Aに向かう書き込みビット線電流の電流波形を4通りだけ用意することができる。
【0311】
なお、レジスタ<2>〜<4>に登録される3ビットの設定データにより、“H”となる書き込みビット線電流波形信号BS<0>〜BS<7>の数を制御するようにしてもよい。この場合、図18のPチャネルMOSトランジスタBS0〜BS7のサイズを同じにしても、書き込みビット線電流の各向きに対して、4通りの電流波形を実現できる。
【0312】
D<2>〜D<4>は、テストモード時に、磁気ランダムアクセスメモリ(チップ)の外部から入力される設定データである。テストモード時には、この設定データに基づいて、書き込みビット線電流の電流波形を決定し、TMR素子の特性をテストすることができる。
【0313】
また、D<2>〜D<4>は、設定データの登録時に、磁気ランダムアクセスメモリ(チップ)の外部から入力される設定データでもある。設定データの登録時には、この設定データに基づいて、電気的に、レジスタ<2>〜<4>内の記憶素子に設定データをプログラムすることができる。
【0314】
▲6▼ レジスタ<j>
図20の設定回路23内のレジスタ<j>の回路例について説明する。
【0315】
I. 回路例1
図21は、レジスタの回路例を示している。
レジスタ<j>(j=0,1,2,3,4)は、プログラムされた設定データを、出力信号TD<j>,bTD<j>として出力するためのプログラムデータ出力回路29と、磁気ランダムアクセスメモリの外部から入力された設定データを、出力信号TD<j>,bTD<j>として出力するための入力データ転送回路30とから構成される。
【0316】
プログラムデータ出力回路29は、設定データを記憶するためのレーザ溶断ヒューズ(laser blow fuse)29Aを有している。レーザ溶断ヒューズ29Aの切断の有無により、1ビットデータを記憶する。PチャネルMOSトランジスタP1とレーザ溶断ヒューズ29Aは、電源端子VDDと接地端子VSSの間に直列接続される。PチャネルMOSトランジスタP1のゲートは、接地端子VSSに接続されるため、PチャネルMOSトランジスタP1は、常に、オン状態となっている。
【0317】
PチャネルMOSトランジスタP1とレーザ溶断ヒューズ29Aの接続点は、インバータI9及びトランスファゲートTG4を経由して、インバータI7の入力端に接続される。インバータI7の出力信号は、bTD<j>となり、インバータI8の出力信号は、TD<j>となる。
【0318】
入力データ転送回路30は、トランスファゲートTG1〜TG3及びインバータI5,I6から構成される。インバータI5,I6とトランスファゲートTG3は、ラッチ回路を構成している。
【0319】
通常動作モードにおける書き込み動作時には、テスト信号VCTESTが“L”となり、テスト信号bVCTESTが“H”となる。このため、トランスファゲートTG4は、オン状態となり、トランスファゲートTG1,TG2は、オフ状態となる。
【0320】
従って、レーザ溶断ヒューズ29Aにプログラムされた設定データが、トランスファゲートTG4及びインバータI7〜I9を経由して、出力信号TD<j>,bTD<j>として出力される。
【0321】
テストモードにおける書き込み動作時には、テスト信号VCTESTが“H”となり、テスト信号bVCTESTが“L”となる。このため、トランスファゲートTG1,TG2は、オン状態となり、トランスファゲートTG3,TG4は、オフ状態となる。
【0322】
従って、外部端子(データ入力端子、アドレス端子など)から入力される設定データD<j>が、トランスファゲートTG1,TG2及びインバータI5〜I8を経由して、出力信号TD<j>,bTD<j>として出力される。
【0323】
テストモードにおけるスタンバイ時には、テスト信号VCTESTが“L”となり、テスト信号bVCTESTが“H”となる。このため、トランスファゲートTG1,TG2は、オフ状態となり、トランスファゲートTG3,TG4は、オン状態となる。
【0324】
従って、外部端子から入力された設定データD<j>は、トランスファゲートTG3及びインバータI5,I6からなるラッチ回路にラッチされる。この後は、ラッチ回路にラッチされた設定データに基づいて、書き込みテストを行うことができる。
【0325】
なお、設定データを記憶するための記憶素子としては、レーザ溶断ヒューズの他に、例えば、磁化状態によりデータを記憶するTMR素子(MTJ)や、トンネルバリアを絶縁破壊するか否かでデータを記憶するTMR素子などを使用することができる。
【0326】
II. 回路例2
図22は、レジスタの他の回路例を示している。
本例のレジスタ<j>は、図21のレジスタ<j>と比較すると、プログラムデータ出力回路29の構成に特徴を有する。即ち、図21のレジスタ<j>では、設定データを記憶するための素子として、レーザ溶断ヒューズ29を使用したが、本例のレジスタ<j>では、設定データを記憶するための素子として、TMR素子(MTJ)を使用する。
【0327】
プログラムデータ出力回路29は、設定データを記憶するためのTMR素子MTJを有している。ここで、TMR素子MTJには、設定データを、TMR素子の磁化状態、即ち、固定層の磁化方向と記憶層の磁化方向との関係(平行又は反平行)で記憶することができるが、本例では、そのような方法を用いない。
【0328】
なぜなら、設定データの値に関しては、一度、TMR素子MTJに書き込んだ後に、再び、それを書き換えるということがない。
【0329】
また、TMR素子MTJのMR比が20〜40%であることを考慮すると、パワーオンと同時に、TMR素子MTJのデータを出力する設定回路では、設定データの読み出し時に、TMR素子MTJの両端に大きな電圧が印加され、誤読み出しする可能性があるからである。
【0330】
TMR素子MTJは、TMR素子MTJの両端にかかるバイアス電圧が大きくなるにつれて、MR比が小さくなる、という特性を有している。このため、設定データをTMR素子の磁化状態で記憶した場合、大きな読み出し信号量を得るために、バイアス電圧を大きくすると、MR比(“1”データと“0”データの読み出し信号差)が小さくなり、誤読み出しの可能性が大きくなる。
【0331】
従って、設定データを記憶するためのTMR素子MTJに対しては、固定層の磁化方向と記憶層の磁化方向との関係ではなく、トンネルバリアを絶縁破壊するか否かで、設定データをプログラムする。
【0332】
TMR素子MTJの絶縁破壊を利用した設定データのプログラム方法では、半永久的に、設定データを記憶しておくことができる。
【0333】
TMR素子MTJの一端は、PチャネルMOSトランジスタP1及びNチャネルMOSトランジスタN1を経由して電源端子VDDに接続され、その他端は、NチャネルMOSトランジスタN2を経由して接地端子VSSに接続される。
【0334】
PチャネルMOSトランジスタP1のゲートは、接地端子VSSに接続され、NチャネルMOSトランジスタN2のゲートは、電源端子VDDに接続されるため、これらMOSトランジスタP1,N2は、常に、オン状態となっている。
【0335】
NチャネルMOSトランジスタN1のゲートには、クランプ電位Vclampが入力される。クランプ電位Vclampを適切な値に設定することにより、設定データの読み出し時に、TMR素子MTJの電極間に高電圧が印加されるのを防止することができる。
【0336】
なお、クランプ電位Vclampを生成するVclamp生成回路の例を、図23に示す。本例のVclamp生成回路31では、クランプ電位Vclampは、BGR回路の出力電圧を抵抗分割することにより得ている。クランプ電位Vclampは、0.3〜0.5Vとなる。
【0337】
NANDゲート回路ND4及びPチャネルMOSトランジスタP2は、TMR素子MTJの絶縁破壊を利用した設定データのプログラム方法を採用する場合に必要となる要素である。
【0338】
設定データのプログラム時には、プログラム信号PROGが“H”となる。そして、例えば、TMR素子MTJに設定データ“1”を書き込む場合には、外部端子(データ入力端子、アドレス端子、専用端子など)から、設定データD<j>として、“1”(=“H”)を入力する。
【0339】
この時、NANDゲート回路ND4の出力信号は、“L”となり、PチャネルMOSトランジスタP2は、オン状態となる。従って、TMR素子MTJの両端には、大きな電圧が印加され、TMR素子MTJのトンネルバリアが破壊され、結果として、TMR素子MTJに、設定データ“1”がプログラムされる。この場合、TD<j>は、“L”、bTD<j>は、“H”となる。
【0340】
一方、例えば、TMR素子MTJに設定データ“0”を書き込む場合には、外部端子(データ入力端子、アドレス端子、専用端子など)から、設定データD<j>として、“0”(=“L”)を入力する。
【0341】
この時、NANDゲート回路ND4の出力信号は、“H”となり、PチャネルMOSトランジスタP2は、オフ状態となる。従って、TMR素子MTJの両端には、大きな電圧が印加されることがないため、TMR素子MTJのトンネルバリアが破壊されずに、結果として、TMR素子MTJに、設定データ“0”がプログラムされる。この場合、TD<j>は、“H”、bTD<j>は、“L”となる。
【0342】
PチャネルMOSトランジスタP1とNチャネルMOSトランジスタN1の接続点は、インバータI9及びトランスファゲートTG4を経由して、インバータI7の入力端に接続される。インバータI7の出力信号は、bTD<j>となり、インバータI8の出力信号は、TD<j>となる。
【0343】
▲7▼ デコーダWS<0>〜WS<3>,BS<0>〜BS<7>
図20の設定回路23内のデコーダWS<0>〜WS<3>,BS<0>〜BS<7>の回路例について説明する。
【0344】
図24は、デコーダの回路例を示している。
デコーダWS<0>〜WS<3>,BS<0>〜BS<7>は、それぞれ、NANDゲート回路ND3及びインバータI10から構成される。
【0345】
NANDゲート回路ND3には、3つの入力信号A,B,Cが入力され、その出力信号は、インバータI10に入力される。インバータI10の出力信号Dは、書き込みワード/ビット線電流波形信号WS<0>〜WS<3>,BS<0>〜BS<7>となる。
【0346】
デコーダWS<0>〜WS<3>,BS<0>〜BS<7>のデコーディング表(入力信号と出力信号との関係)を、表1に示す。
【0347】
【表1】
【0348】
▲8▼ 動作波形例
図25は、図17の書き込みワード線ドライバ/シンカーの動作波形例を示している。
【0349】
書き込み信号WRITEが“H”になると、これを受けて、書き込みワード線ドライブ信号WWLDRV及び書き込みワード線シンク信号WWLSNKが“H”になる。この時、書き込みワード線電流波形信号WS<0>〜WS<3>の値に応じた電流波形を有する書き込みワード線電流が、書き込みワード線WWLiに流れる。
【0350】
書き込み信号WRITEが“L”になると、これを受けて、まず、書き込みワード線ドライブ信号WWLDRVが“L”になる。そして、それから図19の遅延回路27の遅延時間により決まる一定期間が経過した後、書き込みワード線シンク信号WWLSNKが“L”になる。この一定期間は、書き込み動作終了後、書き込みワード線WWLiの電位を0Vにするための期間である。
【0351】
図26は、図18の書き込みビット線ドライバ/シンカーの動作波形例を示している。
【0352】
書き込み信号WRITEが“H”になると、これを受けて、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKが“H”になる。この時、書き込みデータDATAの値に応じた向きを有し、かつ、書き込みビット線電流波形信号BS<0>〜BS<3>,BS<4>〜BS<7>の値に応じた電流波形を有する書き込みビット線電流が、書き込みビット線WBLiに流れる。
【0353】
書き込み信号WRITEが“L”になると、これを受けて、まず、書き込みビット線ドライブ信号WBLDRVが“L”になる。そして、それから図19の遅延回路28の遅延時間により決まる一定期間が経過した後、書き込みビット線シンク信号WBLSNKが“L”になる。この一定期間は、書き込み動作終了後、書き込みビット線WBLiの電位を0Vにするための期間である。
【0354】
▲9▼ まとめ
以上、説明したように、本例の磁気ランダムアクセスメモリによれば、書き込みワード/ビット線に対する書き込み電流の電流波形(大きさ)を、チップごと、又は、メモリセルアレイごとに、プログラミングにより設定できる。また、書き込みワード線電流の電流波形と書き込みビット線電流の電流波形を、互いに独立に、決定できる。さらに、書き込みビット線電流に関しては、書き込みデータの値(書き込み電流の向き)に対しても、個別に、書き込みビット線電流の電流波形を決定できる。
【0355】
これにより、例えば、上述の書き込み原理1〜5を実現可能にし、TMR素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図ることができる。
【0356】
(2) 書き込みワード/ビット線ごとに設定する場合
TMR素子の書き込み特性又はアステロイド曲線は、製造ばらつきにより、書き込みワード/ビット線ごとに、互いに異なる場合がある。
【0357】
そこで、このような書き込み特性のばらつき(例えば、アステロイド曲線のずれ)に対して、書き込みワード/ビット線ごとに、書き込み電流の大きさ、即ち、TMR素子の自由層(記憶層)の磁化の向きを反転させるために必要な書き込み磁界の強さを設定するための回路(磁化の反転方向に対して個別に設定できる機能を含む)について説明する。
【0358】
▲1▼ 全体構成
図27は、本発明の一例に関わる磁気ランダムアクセスメモリの主要部の構成を示している。
【0359】
磁気ランダムアクセスメモリ(MRAM)11は、それ自体で1つのメモリチップを構成していてもよいし、また、特定機能を有するチップ内の1つのブロックであってもよい。メモリセルアレイ(データセル)12は、実際に、データを記憶する機能を有し、レファレンスセルアレイ13は、読み出し動作時に、読み出しデータの値を判定するための基準を決める機能を有する。
【0360】
メモリセルアレイ12及びレファレンスセルアレイ13からなるセルアレイのX方向の2つの端部のうちの1つには、ロウデコーダ&ドライバ(ロウデコーダ&書き込みワード線ドライバ,ロウデコーダ&読み出しワード線ドライバ)14−1が配置され、他の1つには、書き込みワード線シンカー15が配置される。
【0361】
ロウデコーダ&ドライバ14−1は、書き込み動作時、例えば、ロウアドレス信号に基づいて、複数の書き込みワード線のうちの1つを選択し、かつ、選択された1つの書き込みワード線に、書き込み電流を供給する機能を有する。書き込みワード線シンカー15は、書き込み動作時、例えば、選択された1つの書き込みワード線に供給された書き込み電流を吸収する機能を有する。
【0362】
ロウデコーダ&ドライバ14−1は、読み出し動作時、例えば、ロウアドレス信号に基づいて、複数の読み出しワード線(書き込みワード線と一体化されていてもよい)のうちの1つを選択し、かつ、選択された1つの読み出しワード線に、読み出し電流を流す機能を有する。センスアンプ20は、例えば、この読み出し電流を検出して、読み出しデータを判定する。
【0363】
メモリセルアレイ12のY方向の2つの端部のうちの1つには、カラムデコーダ&書き込みビット線ドライバ/シンカー16A−1が配置され、他の1つには、カラムデコーダ&書き込みビット線ドライバ/シンカー(カラムトランスファゲート、カラムデコーダを含む)17A−1が配置される。
【0364】
カラムデコーダ&書き込みビット線ドライバ/シンカー16A−1,17A−1は、書き込み動作時、例えば、カラムアドレス信号に基づいて、複数の書き込みビット線(又はデータ選択線)のうちの1つを選択し、かつ、選択された1つの書き込みビット線に、書き込みデータに応じた向きを有する書き込み電流を流す機能を有する。カラムトランスファゲート及びカラムデコーダは、読み出し動作時、カラムアドレス信号により選択されたデータ選択線をセンスアンプ20に電気的に接続する機能を有する。
【0365】
レファレンスセルアレイ13のY方向の2つの端部のうちの1つには、レファレンスセル用カラムデコーダ&書き込みビット線ドライバ/シンカー16Bが配置され、他の1つには、レファレンスセル用カラムデコーダ&書き込みビット線ドライバ/シンカー(カラムトランスファゲート、カラムデコーダを含む)17Bが配置される。
【0366】
レファレンスセル用カラムデコーダ&書き込みビット線ドライバ/シンカー16B,17Bは、レファレンスセルアレイ13にレファレンスデータを記憶させる機能を有する。カラムトランスファゲート及びカラムデコーダは、読み出し動作時、レファレンスデータを読み出し、これをセンスアンプ20に転送する機能を有する。
【0367】
アドレスレシーバ18は、アドレス信号を受け、例えば、ロウアドレス信号を、ロウデコーダ&ドライバ14−1に転送し、カラムアドレス信号を、カラムデコーダ&書き込みビット線ドライバ/シンカー16A−1,17A−1に転送する。データ入力レシーバ19は、書き込みデータを、カラムデコーダ&書き込みビット線ドライバ/シンカー16A−1,17A−1に転送する。また、出力ドライバ21は、センスアンプ20で検出された読み出しデータを、磁気ランダムアクセスメモリ11の外部へ出力する。
【0368】
制御回路22は、/CE(Chip Enable)信号、/WE(Write Enable)信号及び/OE(Output Enable)信号を受け、磁気ランダムアクセスメモリ11の動作を制御する。例えば、制御回路22は、書き込み動作時、書き込み信号WRITEを、書き込み電流波形制御回路・設定回路14−2,16A−2,17A−2に与える。
【0369】
書き込み電流波形制御回路・設定回路14−2,16A−2,17A−2は、書き込み信号WRITEを受けると、書き込みワード/ビット線ごとに、例えば、設定回路に予めプログラムされた設定データに基づいて、書き込み電流の電流波形(大きさなど)を決定する。
【0370】
具体的には、書き込み電流波形制御回路・設定回路14−2は、書き込み動作時、ロウデコーダ&ドライバ14−1に、書き込みワード線ドライブ信号WWLDRV及び書き込みワード線電流波形信号WS<0>〜WS<3>を与え、書き込みワード線シンカー15に、書き込みワード線シンク信号WWLSNKを与える。書き込み電流波形制御回路・設定回路16A−2,17A−2は、カラムデコーダ&書き込みビット線ドライバ/シンカー16A−1,17A−1に、書き込みビット線ドライブ信号WBLDRV、書き込みビット線電流波形信号BS<0>〜BS<7>及び書き込みビット線シンク信号WBLSNKを与える。
【0371】
書き込みワード線電流波形信号WS<0>〜WS<3>は、書き込みワード線ごとに、個別に、書き込みワード線に対応して設けられるロウデコーダ&書き込みワード線ドライバに供給される。これにより、書き込みワード線ごとに、書き込み電流の電流波形を制御することができる。
【0372】
また、書き込みビット線電流波形信号BS<0>〜BS<7>は、書き込みビット線ごとに、個別に、書き込みビット線に対応して設けられるカラムデコーダ&書き込みビット線ドライバに供給される。これにより、書き込みビット線ごとに、書き込み電流の電流波形を制御することができる。
【0373】
書き込みビット線電流波形信号BS<0>〜BS<3>は、一方向へ向かう書き込みビット線電流の電流波形を決定し、書き込みビット線電流波形信号BS<4>〜BS<7>は、一方向とは逆向きの他方向へ向かう書き込みビット線電流の電流波形を決定する。従って、書き込みビット線ごと、及び、書き込みデータごとに、書き込み電流の電流波形を制御することができる。
【0374】
書き込み電流の電流吸収タイミングに関しては、例えば、シンク信号WWLSNK,WBLSNKが“H”から“L”になるタイミングを、ドライブ信号WWLDRV,WBLDRVが“H”から“L”になるタイミングよりも遅らせることにより、書き込みワード/ビット線の電位を完全に0Vにする、といった効果を得ることができる。
【0375】
書き込みワード線電流波形信号WS<0>〜WS<3>の値は、例えば、設定回路に予めプログラムされた設定データに基づいて決定され、書き込みビット線電流波形信号BS<0>〜BS<7>の値も、同様に、例えば、設定回路に予めプログラムされた設定データに基づいて決定される。
【0376】
設定データを記憶するためのプログラミング素子としては、例えば、レーザ溶断型ヒューズ、TMR素子(MTJ)や、TMR素子のトンネルバリアを破壊するアンチヒューズなどを使用することができる。
【0377】
磁気ランダムアクセスメモリのテストモードにおいては、例えば、データ入出力端子から入力される設定データD<j>に基づいて、TMR素子に対する書き込みテストを実施することもできる。
【0378】
この書き込みテストにより、メモリセルアレイ12内のTMR素子の書き込み特性を把握し、通常の書き込み動作時における書き込みワード/ビット線電流の値(合成磁界Hx,Hyの強さ)を決定する。設定データは、アドレス端子から入力させるようにしてもよい。
【0379】
テストモードの結果を受けて、この後、設定データのプログラミング動作が行われる。このプログラミング動作は、テストモードの結果、即ち、書き込みワード/ビット線電流の値を、例えば、設定回路内のプログラミング素子にプログラミングする動作のことである。
【0380】
プログラミング動作時には、プログラム信号PROGが“H”になる。そして、データ入出力端子又はアドレス端子から入力される設定データD<j>の値を制御し、通常の書き込み動作時における書き込みワード/ビット線電流の値を、例えば、設定回路内のプログラミング素子にプログラミングする。
【0381】
▲2▼ ロウデコーダ&書き込みワード線ドライバ/シンカー
図28は、ロウデコーダ&書き込みワード線ドライバ/シンカーの回路例を示している。
【0382】
ロウデコーダ&書き込みワード線ドライバ(1ロウ分)14−1は、ANDゲート回路AD1、NANDゲート回路NDWS0〜NDWS3及びPチャネルMOSトランジスタWS0〜WS3から構成される。PチャネルMOSトランジスタWSi(i=0,1,2,3)のゲートは、NANDゲート回路NDWSiの出力端子に接続され、そのソースは、電源端子VDDに接続され、そのドレインは、書き込みワード線WWLi(i=1,・・・)の一端に接続される。
【0383】
NANDゲート回路NDWSiの2つの入力端子の一方には、書き込みワード線電流波形信号WS<i>が入力され、他方には、ANDゲート回路AD1の出力信号が入力される。ANDゲート回路AD1には、書き込みワード線ドライブ信号WWLDRV及び複数ビットから構成されるロウアドレス信号(ロウiごとに異なる)が入力される。
【0384】
書き込みワード線シンカー(1ロウ分)15は、NチャネルMOSトランジスタTN1から構成される。NチャネルMOSトランジスタTN1のソースは、接地端子VSSに接続され、そのドレインは、書き込みワード線WWLiの他端に接続される。NチャネルMOSトランジスタTN1のゲートには、書き込みワード線シンク信号WWLSNKが入力される。
【0385】
書き込み動作時、書き込みワード線ドライブ信号WWLDRVが“H”になると共に、選択されたロウiでは、ロウアドレス信号の全てのビットが“H”となる。即ち、選択されたロウiでは、アンド回路AD1の出力信号が“H”となるため、書き込みワード線電流波形信号WS<0>〜WS<3>の値に応じて、所定の値(大きさ)を有する書き込みワード線電流が書き込みワード線WWLiに供給される。
【0386】
書き込みワード線シンク信号WWLSNKが“H”になると、NチャネルMOSトランジスタTN1がオン状態となるため、書き込みワード線WWLiに流れる書き込み電流は、NチャネルMOSトランジスタTN1を経由して、接地点VSSに吸収される。
【0387】
このようなロウデコーダ&書き込みワード線ドライバ/シンカーによれば、書き込みワード線電流波形信号WS<0>〜WS<3>の値を制御することにより、選択されたロウi内の書き込みワード線WWLiに対する書き込み電流の大きさ(電流波形)を制御することができる。
【0388】
また、書き込みワード線ドライブ信号WWLDRVを“L”に設定した後、書き込みワード線シンク信号WWLSNKを“L”に設定すれば、書き込み動作後の書き込みワード線WWLiの電位を完全に0Vにすることができ、初期化に好都合である。
【0389】
なお、書き込みワード線電流の値(大きさ)を制御するに当たっては、第一に、複数のPチャネルMOSトランジスタWS0〜WS3のサイズ(チャネル幅)、即ち、駆動能力を、全て同じ値に設定し、書き込みワード線電流波形信号WS<0>〜WS<3>を用いて、オン状態のPチャネルMOSトランジスタWS0〜WS3の数を変える、という制御方法を使用できる。
【0390】
第二に、複数のPチャネルMOSトランジスタWS0〜WS3のサイズ(チャネル幅)、即ち、駆動能力を、互いに異なる値に設定し、書き込みワード線電流波形信号WS<0>〜WS<3>を用いて、複数のPチャネルMOSトランジスタWS0〜WS3のうちの1つを選択的にオン状態にする、という制御方法を使用できる。
【0391】
第三に、これら第一及び第二の方法を組み合せた制御方法、即ち、PチャネルMOSトランジスタWS0〜WS3のサイズを変え、かつ、オン状態のPチャネルMOSトランジスタWS0〜WS3の数を変えて、書き込み電流の値(大きさ)を制御する、という制御方法を使用できる。
【0392】
▲3▼ カラムデコーダ&書き込みビット線ドライバ/シンカー
図29は、カラムデコーダ&書き込みビット線ドライバ/シンカーの回路例を示している。
【0393】
カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)16A−1は、NANDゲート回路NDBS0〜NDBS3、ANDゲート回路AD2,AD3、PチャネルMOSトランジスタBS0〜BS3及びNチャネルMOSトランジスタBN0から構成される。
【0394】
PチャネルMOSトランジスタBSi(i=0,1,2,3)のゲートは、NANDゲート回路NDBSiの出力端子に接続され、そのソースは、電源端子VDDに接続され、そのドレインは、共通に、書き込みビット線WBLi(i=1,・・・)の一端に接続される。
【0395】
NANDゲート回路NDBSi(i=0,1,2,3)の2つの入力端子の一方には、書き込みワード線電流波形信号BS<i>が入力され、他方には、ANDゲート回路AD2の出力信号が入力される。ANDゲート回路AD2には、書き込みビット線ドライブ信号WBLDRV、複数ビットから構成されるカラムアドレス信号(カラムiごとに異なる)及び書き込みデータDATAが入力される。
【0396】
NチャネルMOSトランジスタBN0のゲートは、ANDゲート回路AD3の出力端子に接続され、そのソースは、接地端子VSSに接続され、そのドレインは、書き込みビット線WBLi(i=1,・・・)の一端に接続される。ANDゲート回路AD3には、書き込みビット線シンク信号WBLSNK、複数ビットから構成されるカラムアドレス信号(カラムiごとに異なる)及び書き込みデータの反転信号bDATAが入力される。
【0397】
同様に、カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)17A−1は、NANDゲート回路NDBS4〜NDBS7、ANDゲート回路AD4,AD5、PチャネルMOSトランジスタBS4〜BS7及びNチャネルMOSトランジスタBN1から構成される。
【0398】
PチャネルMOSトランジスタBSi(i=4,5,6,7)のゲートは、NANDゲート回路NDBSiの出力端子に接続され、そのソースは、電源端子VDDに接続され、そのドレインは、共通に、書き込みビット線WBLi(i=1,・・・)の他端に接続される。
【0399】
NANDゲート回路NDBSi(i=4,5,6,7)の2つの入力端子の一方には、書き込みワード線電流波形信号BS<i>が入力され、他方には、ANDゲート回路AD4の出力信号が入力される。ANDゲート回路AD4には、書き込みビット線ドライブ信号WBLDRV、複数ビットから構成されるカラムアドレス信号(カラムiごとに異なる)及び書き込みデータの反転信号bDATAが入力される。
【0400】
NチャネルMOSトランジスタBN1のゲートは、ANDゲート回路AD5の出力端子に接続され、そのソースは、接地端子VSSに接続され、そのドレインは、書き込みビット線WBLi(i=1,・・・)の他端に接続される。ANDゲート回路AD5には、書き込みビット線シンク信号WBLSNK、複数ビットから構成されるカラムアドレス信号(カラムiごとに異なる)及び書き込みデータDATAが入力される。
【0401】
書き込み動作時、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKが共に“H”となり、かつ、選択されたカラムiでは、カラムアドレス信号の全てのビットが“H”となる。
【0402】
従って、選択されたカラムiでは、書き込みビット線電流波形信号BS<0>〜BS<3>により、カラムデコーダ&書き込みビット線ドライバ/シンカー16A−1からカラムデコーダ&書き込みビット線ドライバ/シンカー17A−1に向かって流れる書き込み電流の値(大きさ)が決定される。
【0403】
また、書き込みビット線電流波形信号BS<4>〜BS<7>により、カラムデコーダ&書き込みビット線ドライバ/シンカー17A−1からカラムデコーダ&書き込みビット線ドライバ/シンカー16A−1に向かって流れる書き込み電流の値(大きさ)が決定される。
【0404】
書き込みビット線WBLiに流れる書き込み電流の向きは、書き込みデータDATAの値により決まる。
【0405】
例えば、書き込みデータDATAが“1”(=“H”)のときには、書き込みビット線電流波形信号BS<0>〜BS<3>により、少なくとも1つのPチャネルMOSトランジスタBS0〜BS3がオン状態になり、また、NチャネルMOSトランジスタBN1も、オン状態となる。このため、カラムデコーダ&書き込みビット線ドライバ/シンカー16A−1からカラムデコーダ&書き込みビット線ドライバ/シンカー17A−1に向かう書き込み電流が流れる。
【0406】
また、書き込みデータDATAが“0”(=“L”)のときには、書き込みビット線電流波形信号BS<4>〜BS<7>により、少なくとも1つのPチャネルMOSトランジスタBS4〜BS7がオン状態となり、また、NチャネルMOSトランジスタBN0がオン状態となる。このため、カラムデコーダ&書き込みビット線ドライバ/シンカー17A−1からカラムデコーダ&書き込みビット線ドライバ/シンカー16A−1に向かう書き込み電流が流れる。
【0407】
このようなカラムデコーダ&書き込みビット線ドライバ/シンカーによれば、書き込みビット線電流波形信号BS<0>〜BS<7>の値を制御することにより、選択されたカラムi内の書き込みビット線WBLiに対する書き込み電流の大きさ(電流波形)を制御することができる。
【0408】
また、書き込みビット線ドライブ信号WBLDRVを“L”に設定した後、書き込みビット線シンク信号WBLSNKを“L”に設定すれば、書き込み動作後の書き込みビット線WBLiの電位を完全に0Vにすることができ、初期化に好都合である。
【0409】
なお、書き込みビット線電流の値(大きさ)を制御するに当たっては、第一に、複数のPチャネルMOSトランジスタBS0〜BS7のサイズ(チャネル幅)、即ち、駆動能力を、全て同じ値に設定し、書き込みビット線電流波形信号BS<0>〜BS<7>を用いて、オン状態のPチャネルMOSトランジスタBS0〜BS7の数を変える、という制御方法を使用できる。
【0410】
第二に、複数のPチャネルMOSトランジスタBS0〜BS7のサイズ(チャネル幅)、即ち、駆動能力を、互いに異なる値に設定し、書き込みビット線電流波形信号BS<0>〜BS<7>を用いて、複数のPチャネルMOSトランジスタBS0〜BS7のうちの1つを選択的にオン状態にする、という制御方法を使用できる。
【0411】
第三に、これら第一及び第二の方法を組み合せた制御方法、即ち、PチャネルMOSトランジスタBS0〜BS7のサイズを変え、かつ、オン状態のPチャネルMOSトランジスタBS0〜BS7の数を変えて、書き込み電流の値(大きさ)を制御する、という制御方法を使用できる。
【0412】
▲4▼ 書き込み電流波形制御回路・設定回路
次に、書き込みワード線ドライブ信号WWLDRV、書き込みワード線シンク信号WWLSNK、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKを生成する書き込み電流波形制御回路・設定回路の例について説明する。
【0413】
図30は、図27における書き込み電流波形制御回路・設定回路14−2の例を示している。
同図では、書き込み電流波形制御回路・設定回路14−2の1ロウ分についてのみ示す。よって、実際は、図30に示す要素(書き込みワード線ドライバ/シンカー・トリガ回路25及び設定回路23A)が、ロウの数だけ存在する。
【0414】
書き込み電流波形制御回路・設定回路14−2は、書き込みワード線ドライバ/シンカー・トリガ回路25及び設定回路23Aから構成される。
【0415】
書き込みワード線ドライバ/シンカー・トリガ回路25は、書き込み信号WRITEに基づいて、書き込みワード線ドライブ信号WWLDRV及び書き込みワード線シンク信号WWLSNKを生成する。
【0416】
設定回路23Aは、設定データに基づいて、書き込みワード線電流波形信号WS<0>〜WS<3>を出力する。設定データは、プログラム信号PROG、アドレス信号(ロウi)及び入力データD<0>〜D<3>に基づいて、予め、設定回路23A内のプログラミング素子(ヒューズ素子、TMR素子など)にプログラムされる。
【0417】
なお、本例では、設定データのプログラムは、ウェハ状態、アセンブリ後の製品状態など、どのような時期に行ってもよい。アセンブリ後に、設定データのプログラムを行う場合には、入力データD<0>〜D<3>は、例えば、データ入力ピン、アドレスピンや、専用ピンなどから入力し、設定回路23Aに設定データを登録することができる。
【0418】
書き込み信号WRITEは、書き込み動作時に“H”となる信号である。
【0419】
書き込みワード線ドライバ/シンカー・トリガ回路25は、書き込み信号WRITEが“H”になると、書き込みワード線ドライブ信号WWLDRV及び書き込みワード線シンク信号WWLSNKを“H”にする。
【0420】
設定回路23Aは、常に、設定データに基づく書き込みワード線電流波形信号WS<0>〜WS<3>を出力している。書き込みワード線電流波形信号WS<0>〜WS<3>は、書き込みワード線電流の電流波形を決める。
【0421】
図31は、図27における書き込み電流波形制御回路・設定回路16A−2の例を示している。
同図では、書き込み電流波形制御回路・設定回路16A−2の1カラム分についてのみ示す。よって、実際は、図31に示す要素(書き込みビット線ドライバ/シンカー・トリガ回路26−1及び設定回路23B−1)が、カラムの数だけ存在する。
【0422】
書き込み電流波形制御回路・設定回路16A−2は、書き込みビット線ドライバ/シンカー・トリガ回路26−1及び設定回路23B−1から構成される。
【0423】
書き込みビット線ドライバ/シンカー・トリガ回路26−1は、書き込み信号WRITEに基づいて、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKを生成する。
【0424】
設定回路23B−1は、設定データに基づいて、書き込みビット線電流波形信号BS<0>〜BS<3>を出力する。設定データは、プログラム信号PROG、アドレス信号(カラムi)及び入力データD<0>〜D<3>に基づいて、予め、設定回路23B−1内のプログラミング素子(ヒューズ素子、TMR素子など)にプログラムされる。
【0425】
なお、本例では、設定データのプログラムは、ウェハ状態、アセンブリ後の製品状態など、どのような時期に行ってもよい。アセンブリ後に、設定データのプログラムを行う場合には、入力データD<0>〜D<3>は、例えば、データ入力ピン、アドレスピンや、専用ピンなどから入力し、設定回路23B−1に設定データを登録することができる。
【0426】
書き込み信号WRITEは、書き込み動作時に“H”となる信号である。
【0427】
書き込みビット線ドライバ/シンカー・トリガ回路26−1は、書き込み信号WRITEが“H”になると、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKを“H”にする。
【0428】
設定回路23B−1は、常に、書き込みビット線電流波形信号BS<0>〜BS<3>を出力している。書き込みビット線電流波形信号BS<0>〜BS<3>は、書き込みビット線電流の電流波形を決定する。
【0429】
図32は、図27における書き込み電流波形制御回路・設定回路17A−2の例を示している。
同図では、書き込み電流波形制御回路・設定回路17A−2の1カラム分についてのみ示す。よって、実際は、図32に示す要素(書き込みビット線ドライバ/シンカー・トリガ回路26−2及び設定回路23B−2)が、カラムの数だけ存在する。
【0430】
書き込み電流波形制御回路・設定回路17A−2は、書き込みビット線ドライバ/シンカー・トリガ回路26−2及び設定回路23B−2から構成される。
【0431】
書き込みビット線ドライバ/シンカー・トリガ回路26−2は、書き込み信号WRITEに基づいて、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKを生成する。
【0432】
設定回路23B−2は、設定データに基づいて、書き込みビット線電流波形信号BS<4>〜BS<7>を出力する。設定データは、プログラム信号PROG、アドレス信号(カラムi)及び入力データD<4>〜D<7>に基づいて、予め、設定回路23B−2内のプログラミング素子(ヒューズ素子、TMR素子など)にプログラムされる。
【0433】
なお、本例では、設定データのプログラムは、ウェハ状態、アセンブリ後の製品状態など、どのような時期に行ってもよい。アセンブリ後に、設定データのプログラムを行う場合には、入力データD<4>〜D<7>は、例えば、データ入力ピン、アドレスピンや、専用ピンなどから入力し、設定回路23B−2に設定データを登録することができる。
【0434】
書き込み信号WRITEは、書き込み動作時に“H”となる信号である。
【0435】
書き込みワード線ドライバ/シンカー・トリガ回路26−2は、書き込み信号WRITEが“H”になると、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKを“H”にする。
【0436】
設定回路23B−2は、常に、書き込みビット線電流波形信号BS<4>〜BS<7>を出力している。書き込みビット線電流波形信号BS<4>〜BS<7>は、書き込みビット線電流の電流波形を決定する。
【0437】
▲5▼ 書き込みワード線ドライバ/シンカー・トリガ回路
図33は、図30の書き込みワード線ドライバ/シンカー・トリガ回路の例を示している。
【0438】
書き込みワード線ドライバ/シンカー・トリガ回路25は、書き込み電流の電流供給/遮断タイミングを決定する電流供給/遮断タイミング決定回路25Xと、書き込み電流の電流吸収タイミングを決定する電流吸収タイミング決定回路25Yとから構成される。
【0439】
電流供給/遮断タイミング決定回路25Xは、複数(本例では、2つ)のインバータIV0,IV1から構成される。電流供給/遮断タイミング決定回路25Xは、書き込み信号WRITEの“H”又は“L”のタイミングに応じて、書き込みワード線ドライブ信号WWLDRVの“H”又は“L”のタイミングを決定する。
【0440】
電流吸収タイミング決定回路25Yは、NANDゲート回路ND1及び遅延回路27から構成される。電流吸収タイミング決定回路25Yは、書き込み信号WRITEが“H”になるとほぼ同時に、書き込みワード線シンク信号WWLSNKを“H”にし、書き込み信号WRITEが“L”になった後、遅延回路27により決まる遅延時間後に、書き込みワード線シンク信号WWLSNKを“L”にする。
【0441】
このように、書き込み信号WRITEを“L”にした後、一定のインターバルを経た後に、書き込みワード線シンク信号WWLSNKを“L”にすることにより、書き込み動作の終了後に、書き込みワード線WWLiを完全に0Vにすることができる。
【0442】
▲6▼ 書き込みビット線ドライバ/シンカー・トリガ回路
図34は、図31の書き込みビット線ドライバ/シンカー・トリガ回路の例を示している。
【0443】
書き込みビット線ドライバ/シンカー・トリガ回路26−1は、書き込み電流の電流供給/遮断タイミングを決定する電流供給/遮断タイミング決定回路26Xと、書き込み電流の電流吸収タイミングを決定する電流吸収タイミング決定回路26Yとから構成される。
【0444】
電流供給/遮断タイミング決定回路26Xは、複数(本例では、2つ)のインバータIV0,IV1から構成される。電流供給/遮断タイミング決定回路26Xは、書き込み信号WRITEの“H”又は“L”のタイミングに応じて、書き込みビット線ドライブ信号WBLDRVの“H”又は“L”のタイミングを決定する。
【0445】
電流吸収タイミング決定回路26Yは、NANDゲート回路ND2及び遅延回路28から構成される。電流吸収タイミング決定回路26Yは、書き込み信号WRITEが“H”になるとほぼ同時に、書き込みビット線シンク信号WBLSNKを“H”にし、書き込み信号WRITEが“L”になった後、遅延回路28により決まる遅延時間後に、書き込みビット線シンク信号WBLSNKを“L”にする。
【0446】
このように、書き込み信号WRITEを“L”にした後、一定のインターバルを経た後に、書き込みビット線シンク信号WBLSNKを“L”にすることにより、書き込み動作の終了後に、書き込みビット線WBLiを完全に0Vにすることができる。
【0447】
図35は、図32の書き込みビット線ドライバ/シンカー・トリガ回路の例を示している。
【0448】
書き込みビット線ドライバ/シンカー・トリガ回路26−2は、書き込み電流の電流供給/遮断タイミングを決定する電流供給/遮断タイミング決定回路26Xと、書き込み電流の電流吸収タイミングを決定する電流吸収タイミング決定回路26Yとから構成される。
【0449】
電流供給/遮断タイミング決定回路26Xは、複数(本例では、2つ)のインバータIV0,IV1から構成される。電流供給/遮断タイミング決定回路26Xは、書き込み信号WRITEの“H”又は“L”のタイミングに応じて、書き込みビット線ドライブ信号WBLDRVの“H”又は“L”のタイミングを決定する。
【0450】
電流吸収タイミング決定回路26Yは、NANDゲート回路ND2及び遅延回路28から構成される。電流吸収タイミング決定回路26Yは、書き込み信号WRITEが“H”になるとほぼ同時に、書き込みビット線シンク信号WBLSNKを“H”にし、書き込み信号WRITEが“L”になった後、遅延回路28により決まる遅延時間後に、書き込みビット線シンク信号WBLSNKを“L”にする。
【0451】
このように、書き込み信号WRITEを“L”にした後、一定のインターバルを経た後に、書き込みビット線シンク信号WBLSNKを“L”にすることにより、書き込み動作の終了後に、書き込みビット線WBLiを完全に0Vにすることができる。
【0452】
▲7▼ 設定回路
図36は、図30の設定回路23Aの例を示している。
設定回路23Aは、設定データを記憶するためのTMR素子MTJを有している。本例では、TMR素子MTJのトンネルバリアの破壊の有無により、1ビットデータを記憶する。なお、TMR素子MTJの磁化状態(平行又は反平行)により、1ビットデータを記憶するようにしてもよい。
【0453】
TMR素子MTJの一端は、NチャネルMOSトランジスタN2を経由して、接地点VSSに接続される。NチャネルMOSトランジスタN2は、そのゲートに電源電位VDDが印加されているため、常に、オン状態である。
【0454】
TMR素子MTJの他端は、NチャネルMOSトランジスタN1及びPチャネルMOSトランジスタP1を経由して、電源電位VDDに接続される。PチャネルMOSトランジスタP1は、そのゲートに接地電位VSSが印加されているため、常に、オン状態である。NチャネルMOSトランジスタN1のゲートには、クランプ電位Vclampが印加される。
【0455】
ゲートにクランプ電位Vclampが入力されるNチャネルMOSトランジスタN1は、通常動作時、即ち、書き込みに際して設定回路23Aから書き込みワード線電流波形信号WS<0>〜WS<3>を出力する時に、TMR素子MTJに大きな電圧が印加されない(TMR素子MTJが破壊されない)ようにする機能を有する。
【0456】
なお、クランプ電位Vclampを生成するVclamp生成回路は、図23に示すような回路により構成することができる。
【0457】
NANDゲート回路ND4及びPチャネルMOSトランジスタP2は、TMR素子MTJに、書き込み電流の電流波形を決めるための設定データを書き込むときに使用される。
【0458】
即ち、上述したように、本例では、設定データは、トンネルバリアの破壊の有無として、半永久的に、TMR素子MTJに記憶される。ここで、TMR素子MTJのトンネルバリアを破壊する際には、PチャネルMOSトランジスタP2をオン状態にして、TMR素子MTJの両端に大きな電圧を与えればよい。
【0459】
プログラム信号PROGは、設定データの書き込み時に、“H”となる信号である。例えば、プログラム信号PROGは、アセンブリ後に、データ入力ピンやアドレスピンなどから供給することができる。また、専用ピンから、プログラム信号PROGを与えてもよい。
【0460】
ロウi内の設定回路23Aに設定データを書き込む場合には、アドレス信号(ロウi)の全てのビットが“H”となる。
【0461】
このため、設定データの書き込み時、ロウi内の設定回路23Aでは、入力データD<0>〜D<3>の値に応じて、NANDゲート回路ND4の出力信号の値が変化する。
【0462】
例えば、入力データD<0>が“1”(=“H”)のときは、NANDゲート回路ND4の出力信号は、“L”となる。このため、PチャネルMOSトランジスタP2は、オン状態となり、TMR素子MTJのトンネルバリアが破壊され、TMR素子MTJに、“1”が記憶される。この場合、書き込みワード線電流波形信号WS<0>は、“H”となる。
【0463】
また、入力データD<0>が“0”(=“L”)のときは、NANDゲート回路ND4の出力信号は、“H”となる。このため、PチャネルMOSトランジスタP2は、オフ状態となり、TMR素子MTJのトンネルバリアは破壊されず、TMR素子MTJに、“0”が記憶される。この場合、書き込みワード線電流波形信号WS<0>は、“L”となる。
【0464】
このように、入力データD<0>〜D<3>により、設定回路23Aに、設定データを書き込むことができ、書き込みワード線ドライブ信号WS<0>〜WS<3>の値が決定される。
【0465】
図37は、図31の設定回路23B−1の例を示している。図38は、図32の設定回路23B−2の例を示している。
図37及び図38の設定回路23B−1,23B−2の構成は、共に、上述した図36の設定回路23Aと全く同じである。設定データは、TMR素子MTJのトンネルバリアの破壊の有無により、半永久的に記憶される。
【0466】
プログラム信号PROGは、設定データの書き込み時に、“H”となる。カラムi内の設定回路23B−1,23B−2に設定データを書き込む場合には、アドレス信号(カラムi)の全てのビットが“H”となる。
【0467】
このため、設定データの書き込み時、カラムi内の設定回路23B−1,23B−2では、入力データD<0>〜D<7>の値に応じて、NANDゲート回路ND4の出力信号の値が変化する。
【0468】
例えば、入力データD<0>が“1”(=“H”)のときは、NANDゲート回路ND4の出力信号は、“L”となる。このため、PチャネルMOSトランジスタP2は、オン状態となり、TMR素子MTJのトンネルバリアが破壊され、TMR素子MTJに、“1”が記憶される。
【0469】
この場合、書き込みビット線電流波形信号BS<0>は、“H”となる。
【0470】
また、入力データD<0>が“0”(=“L”)のときは、NANDゲート回路ND4の出力信号は、“H”となる。このため、PチャネルMOSトランジスタP2は、オフ状態となり、TMR素子MTJのトンネルバリアは破壊されず、TMR素子MTJに、“0”が記憶される。
【0471】
この場合、書き込みビット線電流波形信号BS<0>は、“L”となる。
【0472】
このように、入力データD<0>〜D<7>を、設定データとして、設定回路23B−1,23B−2に書き込むことにより、書き込みビット線電流波形信号BS<0>〜BS<3>の値、及び、書き込みビット線電流波形信号BS<4>〜BS<7>の値が決定される。
【0473】
なお、入力データD<0>〜D<3>は、一方向に向かう書き込みビット線電流の電流波形を決定し、入力データD<4>〜D<7>は、一方向とは逆向きの他方向に向かう書き込みビット線電流の電流波形を決定する。
【0474】
各書き込みビット線において、書き込みデータ、即ち、書き込みビット線電流の向きによらず、書き込みビット線電流の電流波形を同じとする場合には、図38の設定回路23B−2を省略できる。この場合、書き込みビット線ドライバ/シンカー16A−1,17A−1は、共に、書き込みビット線電流波形信号BS<0>〜BS<3>により制御される。
【0475】
▲8▼ まとめ
以上、説明したように、本例の磁気ランダムアクセスメモリによれば、書き込みワード/ビット線に対する書き込み電流の電流波形(大きさ)を、書き込みワード線ごと、及び、書き込みビット線ごとに、プログラミングにより設定できる。また、書き込みビット線電流に関しては、書き込みデータの値(書き込み電流の向き)に対しても、個別に、書き込み電流の電流波形を決定できる。
【0476】
これにより、例えば、上述の書き込み原理1〜5を実現可能にし、TMR素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図ることができる。
【0477】
(3) TMR素子ごとに設定する場合
上述の(2) の書き込みワード/ビット線ごとに、書き込み電流の電流波形を設定する回路方式の変形例として、TMR素子ごとに、書き込み電流の電流波形を設定する回路方式を実現することができる。
【0478】
この場合、図36乃至図38の設定回路23A,23B−1,23B−2を、それぞれ、TMR素子の数だけ用意し、かつ、これらを、ロウアドレス信号及びカラムアドレス信号により選択すればよい。設定回路23A,23B−1,23B−2の数が大幅に増えるが、理論的には、実現可能である。
【0479】
(4) メモリセルアレイを積み重ねる場合
近年では、メモリセル(TMR素子)の高集積化を実現するため、半導体基板(チップ)上にメモリセルアレイを複数段に積み重ねるセルアレイ構造が数多く提案されている。
【0480】
本発明に関わる書き込み原理及びこれを実現する回路方式については、上述した通りであるが、これらを、複数段に積み重ねられたメモリセルアレイを有する磁気ランダムアクセスメモリに適用することも可能である。
【0481】
▲1▼ チップごと又はセルアレイごとに設定する場合
まず、書き込みワード/ビット線電流の電流波形をチップごと又はセルアレイごとに設定する場合の例について説明する。
【0482】
図39は、複数段に積み重ねられたメモリセルアレイを有する磁気ランダムアクセスメモリの概略を示している。
【0483】
これは、上述の「 (1) チップごと又はセルアレイごとに設定する場合」の回路例を、複数段に積み重ねられたメモリセルアレイを有する磁気ランダムアクセスメモリに適用した場合に相当する。
【0484】
半導体基板(磁気ランダムアクセスメモリチップ)11A上には、n(nは、複数)段に、メモリセルアレイ12−1,12−2,・・・12−nが積み重ねられている。ここで、メモリセルアレイ12−1,12−2,・・・12−nは、それぞれ、周辺回路の一部、例えば、ロウデコーダ&書き込みワード線ドライバ/シンカー、カラムデコーダ&書き込みビット線ドライバ/シンカーなどを含んでいるものとする。
【0485】
入力データは、データ入力レシーバ19を経由して、セレクタ34に入力される。セレクタ34は、入力データを、選択されたメモリセルアレイ12−iに転送する。なお、セレクタ34の代わりに、デマルチプレクサを用いてもよい。
【0486】
出力データは、メモリセルアレイ12−1,12−2,・・・12−nのセンスアンプ20から、セレクタ35を経由して、データ出力ドライバ21に転送される。セレクタ35は、選択されたメモリセルアレイ12−iのセンスアンプ20からの出力データを、データ出力ドライバ21に転送する。なお、セレクタ35の代わりに、マルチプレクサを用いてもよい。
【0487】
設定回路23には、書き込みワード/ビット線電流の電流波形を決定する設定データが記憶される。また、書き込み電流波形制御回路24は、制御回路22からの書き込み信号WRITE及び設定回路23からの設定データに基づいて、実際に、書き込みワード/ビット線電流の電流波形を決定する。
【0488】
電流波形は、全てのメモリセルアレイで共通であってもよいし(チップごとの設定)、メモリセルアレイごとに異なるようにしてもよい(メモリセルアレイごとの設定)。後者の場合には、例えば、設定回路23及び書き込み電流波形制御回路24は、メモリセルアレイごとに設けられる。
【0489】
▲2▼ 書き込みワード/ビット線ごとに設定する場合
次に、書き込みワード/ビット線電流の電流波形を書き込みワード/ビット線ごとに設定する場合の例について説明する。
【0490】
図40は、複数段に積み重ねられたメモリセルアレイを有する磁気ランダムアクセスメモリの概略を示している。
【0491】
これは、上述の「 (2) 書き込みワード/ビット線ごとに設定する場合」の回路例を、複数段に積み重ねられたメモリセルアレイを有する磁気ランダムアクセスメモリに適用した場合に相当する。
【0492】
半導体基板(磁気ランダムアクセスメモリチップ)11A上には、n(nは、複数)段に、メモリセルアレイ12−1,12−2,・・・12−nが積み重ねられている。ここで、メモリセルアレイ12−1,12−2,・・・12−nは、それぞれ、周辺回路の一部、例えば、ロウデコーダ&書き込みワード線ドライバ/シンカー、カラムデコーダ&書き込みビット線ドライバ/シンカーなどを含んでいるものとする。
【0493】
入力データは、データ入力レシーバ19を経由して、セレクタ34に入力される。セレクタ34は、入力データを、選択されたメモリセルアレイ12−iに転送する。なお、セレクタ34の代わりに、デマルチプレクサを用いてもよい。
【0494】
出力データは、メモリセルアレイ12−1,12−2,・・・12−nのセンスアンプ20から、セレクタ35を経由して、データ出力ドライバ21に転送される。セレクタ35は、選択されたメモリセルアレイ12−iのセンスアンプ20からの出力データを、データ出力ドライバ21に転送する。なお、セレクタ35の代わりに、マルチプレクサを用いてもよい。
【0495】
制御回路22からの書き込み信号WRITEは、メモリセルアレイ12−1,12−2,・・・12−nに供給される。メモリセルアレイ12−1,12−2,・・・12−nは、それぞれ、書き込み電流波形制御回路・設定回路を有している。
【0496】
書き込み電流波形制御回路・設定回路内の設定回路には、書き込みワード/ビット線電流の電流波形を決定する設定データが記憶される。また、書き込み電流波形制御回路・設定回路は、書き込み信号WRITE及び設定データに基づいて、書き込みワード/ビット線ごとに、実際に、書き込みワード/ビット線電流の電流波形を決定する。
【0497】
▲3▼ まとめ
以上、説明したように、本発明に関わる書き込み原理及びそれを実現する回路方式は、複数段に積み重ねられたメモリセルアレイを有する磁気ランダムアクセスメモリにも適用可能である。
【0498】
従って、このような複数段に積み重ねられたメモリセルアレイを有する磁気ランダムアクセスメモリにおいても、書き込みワード/ビット線に対する書き込み電流の電流波形を、書き込みワード/ビット線ごとに、プログラミングにより設定できる。これにより、TMR素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図ることができる。
【0499】
3. その他
本発明の書き込み原理及びそれを実現する回路方式は、セルアレイ構造のタイプにかかわらず、いかなる磁気ランダムアクセスメモリにも適用できる。
【0500】
例えば、図43に示すようなクロスポイント型のセルアレイ構造を有する磁気ランダムアクセスメモリは、もちろんのこと、1つ又はそれ以上のTMR素子に1つの読み出し選択スイッチ(MOSトランジスタ)を接続したセルアレイ構造を有する磁気ランダムアクセスメモリにも、本発明の書き込み原理及びそれを実現する回路方式を適用できる。
【0501】
また、クロスポイント型ではないが、読み出し選択スイッチを有しない磁気ランダムアクセスメモリ、読み出しビット線と書き込みビットを別々に設けた磁気ランダムアクセスメモリや、1つのTMR素子に複数ビットを記憶させるようにした磁気ランダムアクセスメモリなどにも、本発明の書き込み原理及びそれを実現する回路方式を適用できる。
【0502】
【発明の効果】
以上、説明したように、本発明の磁気ランダムアクセスメモリによれば、TMR素子の書き込み特性のばらつきを考慮し、チップごと、メモリセルアレイごと、又は、書き込みワード/ビット線ごとに、書き込みワード/ビット線電流の電流波形を決定している。また、書き込み特性のばらつきが発生しているときに、書き込みワード線電流の値及び書き込みビット線電流の値を個別に制御し、その影響をなくしている。その結果、TMR素子の記憶層の磁化反転を確実に行うことができ、書き込み特性の向上、歩留りの向上、さらには、製造コストの低減などの効果を得ることができる。
【図面の簡単な説明】
【図1】本発明に関わる書き込み原理1の例1を示す図。
【図2】本発明に関わる書き込み原理1の例2を示す図。
【図3】本発明に関わる書き込み原理1の例3を示す図。
【図4】本発明に関わる書き込み原理1の例4を示す図。
【図5】本発明に関わる書き込み原理2の例1を示す図。
【図6】本発明に関わる書き込み原理2の例2を示す図。
【図7】本発明に関わる書き込み原理2の例3を示す図。
【図8】本発明に関わる書き込み原理2の例4を示す図。
【図9】本発明に関わる書き込み原理3の例1を示す図。
【図10】本発明に関わる書き込み原理3の例2を示す図。
【図11】本発明に関わる書き込み原理4の例1を示す図。
【図12】本発明に関わる書き込み原理4の例2を示す図。
【図13】本発明に関わる書き込み方法Iを示す図。
【図14】本発明に関わる書き込み方法IIを示す図。
【図15】本発明に関わる書き込み方法IIIを示す図。
【図16】本発明の一例に関わるMRAMの全体構成を示す図。
【図17】書き込みワード線ドライバ/シンカーの例を示す図。
【図18】書き込みビット線ドライバ/シンカーの例を示す図。
【図19】書き込み電流波形制御回路の例を示す図。
【図20】設定回路の例を示す図。
【図21】設定回路内のレジスタの例を示す図。
【図22】設定回路内のレジスタの例を示す図。
【図23】Vclamp生成回路の例を示す図。
【図24】設定回路内のデコーダの例を示す図。
【図25】書き込みワード線電流の電流波形の例を示す図。
【図26】書き込みビット線電流の電流波形の例を示す図。
【図27】本発明の一例に関わるMRAMの全体構成を示す図。
【図28】書き込みワード線ドライバ/シンカーの例を示す図。
【図29】書き込みビット線ドライバ/シンカーの例を示す図。
【図30】書き込み電流波形制御回路・設定回路の例を示す図。
【図31】書き込み電流波形制御回路・設定回路の例を示す図。
【図32】書き込み電流波形制御回路・設定回路の例を示す図。
【図33】書き込みワード線ドライバ/シンカー・トリガ回路の例を示す図。
【図34】書き込みビット線ドライバ/シンカー・トリガ回路の例を示す図。
【図35】書き込みビット線ドライバ/シンカー・トリガ回路の例を示す図。
【図36】設定回路の例を示す図。
【図37】設定回路の例を示す図。
【図38】設定回路の例を示す図。
【図39】本発明に関わる回路方式を複数段に積み重ねられたメモリセルアレイを有するMRAMに適用した場合の例1を示す図。
【図40】本発明に関わる回路方式を複数段に積み重ねられたメモリセルアレイを有するMRAMに適用した場合の例2を示す図。
【図41】TMR素子の構造例を示す図。
【図42】TMR素子の2つの状態を示す図。
【図43】磁気ランダムアクセスメモリの書き込み動作原理を示す図。
【図44】TMR曲線を示す図。
【図45】アステロイド曲線を示す図。
【図46】アステロイド曲線のずれのパターンの例を示す図。
【図47】アステロイド曲線のずれのパターンの例を示す図。
【図48】アステロイド曲線のずれのパターンの例を示す図。
【図49】アステロイド曲線のずれのパターンの例を示す図。
【符号の説明】
11 :磁気ランダムアクセスメモリ、
12,12−1〜12−n :メモリセルアレイ、
13 :レファレンスセルアレイ、
14,14−1 :ロウデコーダ&書き込みワード線ドライバ、
14−2,16A−2,17A−2 :書き込み電流波形制御回路・設定回路、
15 :書き込みワード線シンカー、
16A,16A−1,17A,17A−1 :カラムデコーダ&書き込みビット線ドライバ/シンカー、
16B,17B :レファレンスセル用カラムデコーダ&書き込みビット線ドライバ/シンカー、
18 :アドレスレシーバ、
19 :データ入力レシーバ、
20 :センスアンプ、
21 :データ出力ドライバ、
22 :制御回路、
23,23A,23B−1,23B−2 :設定回路、
24 :書き込み電流波形制御回路、
25 :書き込みワード線ドライバ/シンカー・トリガ回路、
25X,26X :電流供給/遮断タイミング決定回路、
25Y,26Y :電流吸収タイミング決定回路、
26,26−1,26−2 :書き込みビット線ドライバ/シンカー・トリガ回路、
27,28 :遅延回路、
29 :プログラムデータ出力回路、
30 :入力データ転送回路、
31 :Vclamp生成回路。
Claims (30)
- 困難軸及び容易軸を有する磁気抵抗効果素子に対して、
通常動作モードでは、設定回路に半永久的にプログラムされる第1設定データに基づいて、前記困難軸に平行な第1磁界を発生させるための第1書き込み電流の値と前記容易軸に平行な第2磁界を発生させるための第2書き込み電流の値とをそれぞれ電流源としてのMOSトランジスタの数により独立に決定し、前記磁気抵抗効果素子に対する第1データ書き込みを実行し、
テストモードでは、前記第1設定データによらず、外部端子から入力される第2設定データに基づいて、前記困難軸に平行な第3磁界を発生させるための第3書き込み電流の値と前記容易軸に平行な第4磁界を発生させるための第4書き込み電流の値とをそれぞれ電流源としてのMOSトランジスタの数により独立に決定し、前記磁気抵抗効果素子に対する第2データ書き込みを実行する
ことを特徴とする磁気ランダムアクセスメモリの書き込み方法。 - 前記第1乃至第4書き込み電流の値は、チップごとに決定できることを特徴とする請求項1記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第1乃至第4書き込み電流の値は、メモリセルアレイごとに決定できることを特徴とする請求項1記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第1乃至第4書き込み電流の値は、前記困難軸又は前記容易軸に平行な方向に延びる書き込み線ごとに決定できることを特徴とする請求項1記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第1乃至第4書き込み電流の値は、前記困難軸又は前記容易軸に平行な方向に延びる書き込み線を流れる前記第1乃至第4書き込み電流の向きとは独立に制御できることを特徴とする請求項1記載の磁気ランダムアクセスメモリの書き込み方法。
- 磁気抵抗効果素子と、前記磁気抵抗効果素子に対するデータ書き込みに必要な磁界を発生させる書き込み電流を流す書き込み線と、前記書き込み電流の値を決定する設定データが半永久的にプログラムされる記憶素子を有する設定回路とを具備し、
前記設定回路は、
通常動作モードでは、前記記憶素子にプログラムされる第1設定データに基づいて前記書き込み電流の値を電流源としてのMOSトランジスタの数により決定し、前記磁気抵抗効果素子に対する第1データ書き込みを実行し、テストモードでは、前記第1設定データによらず、外部端子から入力される第2設定データに基づいて前記書き込み電流の値を電流源としてのMOSトランジスタの数により決定し、前記磁気抵抗効果素子に対する第2データ書き込みを実行する
ことを特徴とする磁気ランダムアクセスメモリ。 - 前記設定回路は、前記外部端子から入力されるデータに基づいて、前記記憶素子に前記第1設定データをプログラミングできる機能を有することを特徴とする請求項6記載の磁気ランダムアクセスメモリ。
- 前記書き込み電流の値は、チップごとに決定できることを特徴とする請求項6記載の磁気ランダムアクセスメモリ。
- 前記書き込み電流の値は、メモリセルアレイごとに決定できることを特徴とする請求項6記載の磁気ランダムアクセスメモリ。
- 前記書き込み電流の電流波形は、前記書き込み線に固有に決定できることを特徴とする請求項6記載の磁気ランダムアクセスメモリ。
- 請求項6記載の磁気ランダムアクセスメモリにおいて、さらに、前記書き込み電流を前記書き込み線に供給するドライバを具備することを特徴とする磁気ランダムアクセスメモリ。
- 請求項11記載の磁気ランダムアクセスメモリにおいて、さらに、前記書き込み電流を前記書き込み線から吸収するシンカーを具備することを特徴とする磁気ランダムアクセスメモリ。
- 前記シンカーの動作は、前記ドライバの動作が終了してから一定期間が経過した後に終了することを特徴とする請求項12記載の磁気ランダムアクセスメモリ。
- 前記第1設定データにより設定できる前記書き込み電流の値の数と前記第2設定データにより設定できる前記書き込み電流の値の数とが同じであることを特徴とする請求項6記載の磁気ランダムアクセスメモリ。
- 前記書き込み電流の値は、前記困難軸又は前記容易軸に平行な方向に延びる書き込み線を流れる前記書き込み電流の向きとは独立に制御できることを特徴とする請求項6記載の磁気ランダムアクセスメモリ。
- 前記電流源としてのMOSトランジスタは、前記ドライバ内に形成され、前記第1設定データは、前記電流源としてのMOSトランジスタの動作を制御するためのデータであることを特徴とする請求項11記載の磁気ランダムアクセスメモリ。
- 前記第1設定データに応じて、前記電流源としてのMOSトランジスタの数を決定することを特徴とする請求項16記載の磁気ランダムアクセスメモリ。
- 前記第1設定データとアドレス信号との論理をとった信号に基づいて、前記電流源としてのMOSトランジスタの動作を制御することを特徴とする請求項16又は17に記載の磁気ランダムアクセスメモリ。
- 前記電流源の全ては、互いに等しい電流供給能力を持つことを特徴とする請求項16乃至18のいずれか1項に記載の磁気ランダムアクセスメモリ。
- 前記電流源の各々は、互いに異なる電流供給能力を持つことを特徴とする請求項16乃至18のいずれか1項に記載の磁気ランダムアクセスメモリ。
- 前記記憶素子は、レーザ溶断型ヒューズであることを特徴とする請求項6記載の磁気ランダムアクセスメモリ。
- 前記記憶素子は、磁気抵抗効果素子であることを特徴とする請求項6記載の磁気ランダムアクセスメモリ。
- 前記記憶素子は、磁気抵抗効果素子のトンネルバリアの破壊の有無によりデータを記憶するアンチヒューズであることを特徴とする請求項6記載の磁気ランダムアクセスメモリ。
- 前記磁気抵抗効果素子は、容易軸と困難軸を有し、前記容易軸は、前記書き込み線が延びる方向に平行であることを特徴とする請求項6記載の磁気ランダムアクセスメモリ。
- 前記磁気抵抗効果素子は、容易軸と困難軸を有し、前記困難軸は、前記書き込み線が延びる方向に平行であることを特徴とする請求項6記載の磁気ランダムアクセスメモリ。
- 前記書き込み線は、書き込みワード線であることを特徴とする請求項6記載の磁気ランダムアクセスメモリ。
- 前記書き込み線は、書き込みビット線であることを特徴とする請求項6記載の磁気ランダムアクセスメモリ。
- 前記磁気抵抗効果素子は、2つの強磁性層と、前記2つの強磁性層の間に配置されるトンネルバリア層とを有するトンネル磁気抵抗効果素子であることを特徴とする請求項6記載の磁気ランダムアクセスメモリ。
- 互いに交差する複数の第1及び第2書き込み線と、前記複数の第1及び第2書き込み線の交差点に配置される複数の磁気抵抗効果素子と、前記複数の第1書き込み線に対応した複数の第1ドライバと、前記複数の第2書き込み線に対応した複数の第2ドライバと、前記複数の第1書き込み線に流れる第1書き込み電流を制御するための第1設定データ及び前記複数の第2書き込み線に流れる第2書き込み電流を制御するための第2設定データが半永久的にプログラムされる記憶素子を有する設定回路とを具備し、
通常動作モードでは、前記第1及び第2設定データに基づいて前記第1及び第2書き込み電流の値をそれぞれ電流源としてのMOSトランジスタの数により独立に決定し、前記複数の磁気抵抗効果素子に対する第1データ書き込みを実行し、
テストモードでは、前記第1及び第2設定データによらず、外部端子から入力される第3及び第4設定データに基づいて前記複数の第1及び第2書き込み線に流れる第3及び第4書き込み電流の値をそれぞれ電流源としてのMOSトランジスタの数により独立に決定し、前記複数の磁気抵抗効果素子に対する第2データ書き込みを実行し、
前記複数の第1書き込み線、前記複数の第2書き込み線、前記複数の磁気抵抗効果素子、前記複数の第1ドライバ、及び、前記複数の第2ドライバにより、1つのセルアレイユニットが構成される場合に、複数のセルアレイユニットは、半導体基板上に積み重ねられ、かつ、前記設定回路は、前記複数のセルアレイユニットに共有される
ことを特徴とする磁気ランダムアクセスメモリ。 - 互いに交差する複数の第1及び第2書き込み線と、前記複数の第1及び第2書き込み線の交差点に配置される複数の磁気抵抗効果素子と、前記複数の第1書き込み線に対応した複数の第1ドライバと、前記複数の第2書き込み線に対応した複数の第2ドライバと、前記複数の第1書き込み線に流れる第1書き込み電流を制御するための第1設定データ及び前記複数の第2書き込み線に流れる第2書き込み電流を制御するための第2設定データが半永久的にプログラムされる記憶素子を有する設定回路とを具備し、
通常動作モードでは、前記第1及び第2設定データに基づいて前記第1及び第2書き込み電流の値をそれぞれ電流源としてのMOSトランジスタの数により独立に決定し、前記複数の磁気抵抗効果素子に対する第1データ書き込みを実行し、
テストモードでは、前記第1及び第2設定データによらず、外部端子から入力される第3及び第4設定データに基づいて前記複数の第1及び第2書き込み線に流れる第3及び第4書き込み電流の値をそれぞれ電流源としてのMOSトランジスタの数により独立に決定し、前記複数の磁気抵抗効果素子に対する第2データ書き込みを実行し、
前記複数の第1書き込み線、前記複数の第2書き込み線、前記複数の磁気抵抗効果素子、前記複数の第1ドライバ、前記複数の第2ドライバ、及び、前記設定回路により、1つのセルアレイユニットが構成される場合に、複数のセルアレイユニットは、半導体基板上に積み重ねられることを特徴とする磁気ランダムアクセスメモリ。
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