JP2007012140A - 不揮発性記憶装置 - Google Patents

Abstract

【課題】 簡易な方式で、データ読出マージンの改善を図ることが可能な不揮発性記憶装置を提供する。
【解決手段】 メモリマットＭＡＴ１，ＭＡＴ２に対応して読出データバスＲＤＢ，／ＲＤＢと、これらに生じる通過電流差に応じた読出データを検知するセンスアンプ部ＳＡと、センスアンプ部ＳＡの入力ノードと、読出データバスＲＤＢ，／ＲＤＢとの接続関係を切替可能なスイッチＲＤＢＳＷとを設ける。このスイッチＲＤＢＳＷの接続関係を切り替えることにより極性は反転する。したがって、複数のセンスアンプ部ＳＡに対応して設けられた複数のスイッチＲＤＢＳＷにおいて、接続関係の切替により全体として複数のセンスアンプ部ＳＡの極性を一方側に揃える。
【選択図】 図２

Description

本発明は、不揮発性記憶装置に関し、メモリセルのデータのデータ読出を実行するデータ読出系回路の構成に関する。

近年、不揮発的なデータ記憶が可能な不揮発性記憶装置が主流となってきている。たとえば高集積化可能なフラッシュメモリを挙げることができる。さらには、新世代の不揮発性記憶装置として薄膜磁性体を用いて不揮発的なデータ記憶を実行するＭＲＡＭ（Magnetic Random Access Memory）デバイスや薄膜のカルコゲナイドという材料を用いてデータ記憶を実行するＯＵＭ（Ovonic Unified Memories)デバイス等が特に注目されている。

一般的にこれら不揮発性記憶装置の記憶素子として用いられるメモリセルの記憶データを読出す際には所定電圧を印加して、その際の通過電流を検知することによりデータ読出を実行する構成が用いられている。

ここで、データレベルが「１」の記憶状態のメモリセルであるたとえばトンネル磁気抵抗素子（ＴＭＲ）の抵抗値をＲ、「０」の記憶状態のトンネル磁気抵抗素子（ＴＭＲ）の抵抗値を「Ｒ＋ΔＲ」とするとき、ＭＲ比＝ΔＲ／Ｒ×１００（％）で定義されるＭＲ比は、ＴＭＲの動作マージンを表わす指標となり１０〜２０％の値を持つことが望ましい。

このようなトンネル磁気抵抗素子（ＴＭＲ）をメモリセルに用いたＭＲＡＭデバイスの読出方式の一例として、メモリセルアレイ中に通常のメモリセルの他に基準となるダミーメモリセルを配置し、両者の比較に基づいて記憶データを読出す方式が挙げられる。具体的には、ダミーメモリセルの抵抗値は固定で、メモリセルを構成するトンネル磁気抵抗素子（ＴＭＲ）のデータレベルが「１」の記憶状態の抵抗値と、「０」の記憶状態の抵抗値の中間の値を持つように設計されている。記憶データの読出は、選択されたメモリセルとダミーメモリセルとに流れる通過電流を電圧に増幅変化し、その電圧の大小を比較することによって行なわれる。

たとえばメモリセルから得られる電圧がダミーメモリセルから得られる電圧よりも小さければメモリセルの記憶状態すなわちデータレベルが「０」であり、大きければメモリセルの記憶状態すなわちデータレベルは「１」である。本例においては、トンネル磁気抵抗素子の抵抗値が高抵抗状態Ｒｍａｘおよび低抵抗状態Ｒｍｉｎについてメモリセルの記憶状態すなわちデータレベルを「０」，「１」にそれぞれ対応付けて説明するが、これに限られず、データレベルを「１」，「０」にそれぞれ対応付けて説明することも可能である。

ところが、ＭＲＡＭの記憶素子に用いられるトンネル磁気抵抗素子（ＴＭＲ）は、非常に薄い絶縁膜と磁性層により構成されている。ここで、印加電圧一定の場合に絶縁膜を通過するトンネル電流、すなわちトンネル磁気抵抗素子（ＴＭＲ）の抵抗値は、その厚さに対して指数関数的に変化する。たとえば、絶縁膜の厚みが１原子層（２〜３Å）だけ厚くなったり薄くなったりするだけで２０〜３０％の抵抗値ばらつきが生じてしまう。

このトンネル磁気抵抗素子（ＴＭＲ）の抵抗値ばらつきは、トンネル磁気抵抗素子（ＴＭＲ）の面積が小さくなればなるほど顕著になってくる。したがって、メモリセルの記憶状態が「０」たとえばトンネル磁気抵抗素子の抵抗値が高抵抗状態Ｒｍａｘであるにも拘らずメモリセルから得られる電圧がダミーメモリセルから得られる電圧よりも大きくなる可能性がある。逆に、メモリセルの記憶状態が「１」たとえばトンネル磁気抵抗素子の抵抗値が低抵抗状態Ｒｍｉｎであるにも拘らずメモリセルから得られる電圧がダミーメモリセルから得られる電圧よりも小さくなったりする可能性がある。これがセル歩留りを悪化させる大きな要因ともなる。すなわち、ダミーメモリセルを用いて生成される基準電圧を正確に設定して、データ読出マージンを如何に確保するかが近年の重要な問題となっている。

一方で、実際のデバイスでは、半導体集積回路を構成する素子は、製造プロセスのばらつきなどにより、その特性がばらついてしまう。つまり、半導体素子の寸法が設定した値と異なってしまうことで、たとえば抵抗値やトランジスタの駆動能力が狙い目から外れてしまうことや、トランジスタのしきい値電圧の電気的特性が設定した値から外れてしまうことが起こり得る。

このため上述した差動増幅を行なうセンスアンプ回路には、オフセット電圧値や電流値に相当する大きさを持つ電圧源、電流源が接続された場合と等価となり、入力信号が入力されなくてもある一方方向に偏った出力が得られる結果になってしまう（以下単に「オフセット」とも称する）。

特開平０７−３０２４９７号公報、特開２００２−１３４７０９号公報、特開２００３−２９７０７２号公報においては、上記のオフセットを補償するための種々の提案がなされている。具体的にはオフセット電圧あるいはオフセット電流等を調整することによりオフセットをキャンセルしてデータ読出マージンを向上させる方式が提案されている。
特開平０７−３０２４９７号公報 特開２００２−１３４７０９号公報 特開２００３−２９７０７２号公報

これにより、ダミーメモリセルの基準電流を所期の値に調整することができ、データ読出のマージンを確保することが可能となる。

しかしながら、実際のＭＲＡＭデバイスにおいては複数のセンスアンプが配列されておりそれぞれにおいてオフセットが生じるためセンスアンプ毎にオフセットを補償する装置が必要となるため回路面積が増加するとともにオフセットを補償するための複雑なプロセスも個々のセンスアンプ毎に必要となり製造コストも高価なものとなってくる可能性がある。

本発明は、上記のような問題を解決するためになされたものであって簡易な方式で、データ読出マージンの改善を図ることが可能な不揮発性記憶装置を提供することを目的とする。

本発明に係る不揮発性記憶装置は、各々において、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、データ読出時に、複数のメモリセルのうちのアクセス対象に選択された選択メモリセルの通過電流との比較に用いるための基準電流を供給する基準電流供給部と、各々が、データ読出時に選択的に活性化されて、複数のメモリセルのうちの選択メモリセルの通過電流と基準電流供給部の基準電流との間の電流差に応じたデータ読出を実行するための複数の差動増幅部と、複数の差動増幅部に対応して設けられ、データ読出時に選択メモリセルおよび基準電流供給部とそれぞれ接続されて通過電流および基準電流が流れる複数のデータ線対とを備える。各データ線対は、対応する差動増幅部の第１および第２の入力ノードとそれぞれ接続される第１および第２のデータ線を含む。複数の差動増幅部にそれぞれ対応して設けられ、第１および第２の入力ノードと第１および第２のデータ線との接続関係を切り替える複数のスイッチ素子をさらに備える。複数のスイッチ素子は、複数の差動増幅部が有するオフセットの極性が同じ極性となるように接続関係を切り替える。

本発明に係る不揮発性記憶装置は、複数のスイッチ素子を備え、複数のスイッチ素子は、差動増幅部が有するオフセットの極性が同じ極性となるように接続関係を切り替える。これにより、複数の差動増幅部の極性は、一方側に揃えられる。したがって、全体として複数の差動増幅部のオフセットばらつきの範囲を半分に抑えることができるため簡易に不揮発性記憶装置全体として、データ読出マージンの改善を図ることができる。

本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。

（実施の形態１）
図１は、本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。

なお、以下の説明で明らかなように、本願発明の適用は、ＭＴＪメモリセルを備えたＭＲＡＭデバイスに限定されるものではなく、書込まれた記憶データのレベルに応じた通過電流が流れるメモリセルを備える不揮発性記憶装置に共通に適用することができる。

図１を参照して、ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、各々が、行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイ１０とを備える。

ここで、メモリアレイ１０の各々に行列状に集積配置された複数のメモリセルＭＣの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。

また、ＭＲＡＭデバイス１は、行デコーダ２０と、列デコーダ２５と、入出力制御回路３０とを備える。行デコーダ２０は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいて、選択的にアクセス対象となるメモリアレイ１０における行選択を実行する。また、列デコーダ２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいて選択的にアクセス対象となるメモリアレイ１０の列選択を実行する。

また、入出力制御回路３０は、入力データＤＩＮ、出力データＤＯＵＴ等のデータの入出力を制御し、コントロール回路５からの指示に応答して内部回路に伝達もしくは外部に出力する。

なお、以下においては、信号、信号線およびデータ等の２値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。

なお、本例においては、メモリアレイ１０において、代表的に単一のメモリセルＭＣが示され、メモリセル行に対応して設けられたワード線ＷＬおよびデジット線ＤＬと、メモリセル列に対応して設けられたビット線ＢＬとが代表的に一本ずつ示されている。

図２は、メモリアレイ１０およびメモリアレイ１０のデータ読出を実行する周辺回路の概念図（以下、データ読出系回路とも称する）である。

図２を参照して、ここでは、入出力制御回路３０に含まれるメモリアレイ１０に対応して設けられたデータ読出動作のための回路群（データ読出回路系）が示される。

メモリアレイ１０は、複数のメモリマットに分割されているものとする。ここでは、一例として２つのメモリマットＭＡＴ１，ＭＡＴ２とに分割された場合が示されている。

メモリマットＭＡＴ１，ＭＡＴ２は、それぞれ行列状に集積配置されたメモリセルＭＣとメモリセルＭＣの比較対象として設けられる複数のダミーメモリセルＤＭＣとを有する。

複数のダミーメモリセルＤＭＣは、メモリセル列を共有するように１個ずつ設けられている。本構成により、ダミーメモリセルを効率的に配置することができメモリアレイの面積を縮小することができる。

メモリマットＭＡＴ１において、メモリセル行にそれぞれ対応して複数のワード線ＷＬが設けられる。本例においては、メモリセルＭＣに対応して設けられたワード線ＷＬｉ（ｉ：自然数）と、ダミーメモリセルＤＭＣに対応して設けられたワード線ＤＷＬとが示されている。また、メモリセル行にそれぞれ対応してメモリセルＭＣに対してデータ書込を実行するデータ書込電流が供給されるデジット線ＤＬｉ，ＤＤＬとが設けられる。

メモリマットＭＡＴ２において、メモリセル行にそれぞれ対応して複数のワード線／ＷＬが設けられる。本例においては、メモリセルＭＣに対応して設けられたワード線／ＷＬｉと、ダミーメモリセルＤＭＣに対応して設けられたワード線／ＤＷＬとが示されている。また、メモリセル行にそれぞれ対応してメモリセルＭＣに対してデータ書込を実行するデータ書込電流が供給されるデジット線／ＤＬｉ，／ＤＤＬとが設けられる。

また、メモリセル列に対応してビット線が設けられる。具体的には、メモリマットＭＡＴ１においてはビット線ＢＬ１が示されている。また、メモリマットＭＡＴ２においてハビット線／ＢＬ１が示されている。ビット線ＢＬ１，／ＢＬ１はビット線対を構成する。

また、ビット線の一端側および他端側にはゲートスイッチ回路ＧＳＷがそれぞれ設けられる。たとえば、ビット線ＢＬ１の一端側および他端側にはゲートスイッチＧＳＷ１，／ＧＳＷ１が設けられる。また、ビット線／ＢＬ１の一端側および他端側にはゲートスイッチＧＳＷ２，／ＧＳＷ２が設けられる。

ゲートスイッチＧＳＷ１は、書込選択スイッチＷＳ１と、読出選択スイッチＲＳ１と、トランジスタスイッチＴｒ３，Ｔｒ４とを含む。

書込選択スイッチＷＳ１とトランジスタスイッチＴｒ３は、ビット線ＢＬ１の一端側と書込データバスＷＤＢ１との間に接続され、それぞれ書込列選択信号ＷＣＳＬ１および書込制御信号／ＷＴの入力をそれぞれ受ける。

読出選択スイッチＲＳ１は、ビット線ＢＬ１の一端側と読出データバスＲＤＢとの間に接続され、読出列選択信号ＲＣＳＬ１の入力を受ける。

トランジスタスイッチＴｒ４は、ビット線ＢＬ１の一端側と接地電圧ＧＮＤとの間に接続され、書込制御信号ＷＴの入力を受ける。

ゲートスイッチ／ＧＳＷ１は、書込選択スイッチ／ＷＳ１と、トランジスタスイッチＴｒ１，Ｔｒ２とを含む。

書込選択スイッチ／ＷＳ１とトランジスタスイッチＴｒ１は、ビット線ＢＬ１の他端側と書込データバス／ＷＤＢ１との間に接続され、それぞれ書込列選択信号ＷＣＳＬ１および書込制御信号ＷＴの入力をそれぞれ受ける。

トランジスタスイッチＴｒ２は、ビット線ＢＬ１の他端側と接地電圧ＧＮＤとの間に接続され、書込制御信号／ＷＴの入力を受ける。

また、メモリマットＭＡＴ１，ＭＡＴ２に対してそれぞれデータ書込電流を供給するための定電流源Ｉｗ１，／Ｉｗ１およびＩｗ２，／Ｉｗ２が設けられる。

定電流源Ｉｗ１，／Ｉｗ１は、それぞれ書込データバスＷＤＢ１，／ＷＤＢ１とそれぞれ接続される。また、定電流源Ｉｗ２，／Ｉｗ２は、それぞれ書込データバスＷＤＢ２，／ＷＤＢ２とそれぞれ接続される。ここで、定電流源Ｉｗ１，／Ｉｗ１は、ビット線ＢＬの一方から他方あるいは他方から一方に流すデータ書込電流を供給する。定電流源Ｉｗ２，／Ｉｗ２についても同様である。

図２においては、メモリアレイにおいて、ビット線対たとえばビット線ＢＬ１，／ＢＬ１に対応して設けられた書込列選択信号ＷＣＳＬを伝達する書込列選択線および読出列選択信号ＲＣＳＬを伝達する読出列選択線（図示せず）が示されている。

ここで、メモリセルＭＣの回路構成について説明する。
図３は、磁気トンネル接合部を有するＭＴＪメモリセルＭＣ（以下、単にメモリセルＭＣとも称する）の構成を示す概略図である。

図３を参照して、メモリセルＭＣは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよび接地電圧ＧＮＤの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。

メモリセルＭＣに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびデジット線ＤＬと、データ読出時に活性化されるワード線ＷＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤおよびビット線ＢＬの間に電気的に結合される。

ここで、ＭＴＪメモリセルの構成およびデータ記憶原理について説明しておく。
図４は、ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。

図４を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。

トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に低抵抗状態（最小値）Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に高抵抗状態（最大値）Ｒｍａｘとなる。

データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびデジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。

図５は、ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。

図５を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。

ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータを記憶することができる。

自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図５に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。

アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図５に示すように、データ書込時の動作点は、デジット線ＤＬとビット線ＢＬとの両方に所定のデータ書込電流を流したときに、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えられるように設計される。

図５に例示された動作点では、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨ_WRとなるように設計される。すなわち、このデータ書込磁界Ｈ_WRが得られるように、ビット線ＢＬまたはデジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界Ｈ_WRは、磁化方向の切換えに必要なスイッチング磁界Ｈ_SWと、マージン分ΔＨとの和で示される。すなわち、Ｈ_WR＝Ｈ_SW＋ΔＨで示される。

トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。各メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた２種類の正規メモリセルの電気抵抗についても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。

なお、図２のメモリマットＭＡＴ１，ＭＡＴ２に配置されるダミーメモリセルＤＭＣの各々は、予め書込まれた電気抵抗ＲｍａｘおよびＲｍｉｎの中間の電気抵抗値に固定的に設定される。

再び図２を参照して、メモリマットＭＡＴ１，ＭＡＴ２に共通に設けられ、ゲートスイッチＧＳＷ１，ＧＳＷ２を介してビット線ＢＬ１，／ＢＬ１と電気的に接続される読出データバスＲＤＢ，／ＲＤＢが設けられる。読出データバスＲＤＢ，／ＲＤＢは、読出データバス対を構成する。

ゲートスイッチＧＳＷ１において、読出スイッチＲＳ１は、データ読出時において列デコーダ２５の列選択指示である読出列選択信号ＲＣＳＬ１に応答してビット線ＢＬ１の一端側と読出データバスＲＤＢとを電気的に接続する。また、ゲートスイッチＧＳＷ２において、読出スイッチＲＳ２は、データ読出時において列デコーダ２５の列選択指示である読出列選択信号ＲＣＳＬ１に応答してビット線／ＢＬ１の一端側と読出データバス／ＲＤＢとを電気的に接続する。

また、読出データバスＲＤＢ，／ＲＤＢに生じる通過電流差に応じた読出データを検知するセンスアンプ部ＳＡと、センスアンプ部ＳＡの入力ノードと、読出データバスＲＤＢ，／ＲＤＢとの接続関係を切替可能なスイッチＲＤＢＳＷとを設ける。

図６は、本発明の実施の形態１に従うセンスアンプ部ＳＡの回路構成図である。
図６を参照して、本発明の実施の形態１に従うセンスアンプ部ＳＡは、電源供給ノードＮ０に電源電圧Ｖｃｃを供給するための電圧供給ユニット９０と、ノードＮ０とノードＮ１との間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＱＰ１と、電源電圧Ｖｃｃの供給を受けるノードＮ３とセンスノード／ＳＮとの間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＱＰ２と、ノードＮ３とノードＮ６との間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＱＰ３と、ノードＮ０とノードＮ２との間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＱＰ５と、ノードＮ３とセンスノードＳＮとの間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＱＰ６と、ノードＮ３とノードＮ４との間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＱＰ７と、センスノード／ＳＮとノードＮ５との間に配置され、そのゲートがセンスノード／ＳＮと電気的に結合されるトランジスタＱＮ１と、ノードＮ４とノードＮ５との間に配置され、そのゲートがセンスノード／ＳＮと電気的に結合されるトランジスタＱＮ２と、ノードＮ６とノードＮ５との間に配置され、そのゲートがセンスノードＳＮと電気的に結合されるトランジスタＱＮ３と、センスノードＳＮとノードＮ５との間に配置され、そのゲートがセンスノードＳＮと電気的に結合されるトランジスタＱＮ４と、ノードＮ５に接地電圧ＧＮＤを供給するための電圧供給ユニット９１とを含む。

また、センスノードＳＮ，／ＳＮと接続されて、センスノードＳＮ，／ＳＮに伝達されたセンスデータＳＯＵＴ，／ＳＯＵＴの差をさらに増幅して読出データＲＤＴを出力するアンプ５０をさらに含む。

また、ノードＮ１と読出データバスＲＤＢとの間に配置され、そのゲートはＶｒｅｆ発生回路４０によって生成される基準電圧Ｖｒｅｆの入力を受けるトランジスタＱＶ１と、ノードＮ２と読出データバス／ＲＤＢとの間に配置され、そのゲートは基準電圧Ｖｒｅｆの入力を受けるトランジスタＱＶ２とを含む。これに伴い、トランジスタＱＶ１およびＱＶ２は、読出データバスＲＤＢ，／ＲＤＢを基準電圧以下に維持する。

また、後述するが、センスアンプ部ＳＡのオフセットの極性を判断するためのテスト回路も設けられている。具体的には、テスト回路は、読出データバスＲＤＢと接地電圧ＧＮＤとの間に設けられたテストトランジスタＴ１と、読出データバス／ＲＤＢと接地電圧ＧＮＤとの間に設けられたテストトランジスタＴ２とを含む。テストトランジスタＴ１，Ｔ２は、テスト時においてそれぞれテスト信号ＳＡＴＥ（「Ｈ」レベル）の入力を受けて読出データバスＲＤＢ，／ＲＤＢの電圧レベルを接地電圧ＧＮＤにプルダウンする。

電圧供給ユニット９０は、電源電圧ＶｃｃとノードＮ０との間に配置されたトランジスタＱＰＳを含み、そのゲートは、行デコーダ２０からデータ読出時に「Ｌ」レベルに活性化される制御信号／ＳＡＥの入力を受ける。また、電圧供給ユニット９１は、接地電圧ＧＮＤとノードＮ５との間に配置されたトランジスタＱＮＳとを含み、そのゲートは、行デコーダ２０からデータ読出時に「Ｈ」レベルに活性化される制御信号ＳＡＥの入力を受ける。この制御信号ＳＡＥおよび／ＳＡＥの入力に伴い、センスアンプＳＡが活性化される。なお、制御信号ＳＡＥおよび／ＳＡＥは、一例としてコントロール回路５からデータ読出時に出力されるものとする。

ここで、トランジスタＱＰ１〜ＱＰ７およびＱＰＳは、一例としてＰチャンネルＭＯＳトランジスタとする。また、トランジスタＱＮ１〜ＱＮ４，ＱＮＳ，ＱＶ１およびＱＶ２は、一例としてＮチャンネルＭＯＳトランジスタとする。なお、本例においては、トランジスタＱＰ１〜ＱＰ７の各トランジスタサイズは等しいものとする。また、トランジスタＱＮ１〜ＱＮ４の各トランジスタサイズは等しいものとする。

また、トランジスタＱＰ１〜ＱＰ３は、カレントミラー回路を構成し、それぞれ同一の動作電流（ミラー電流）を供給しようとする。また、トランジスタＱＰ５〜ＱＰ７は、カレントミラー回路を構成し、それぞれ同一の動作電流を供給しようとする。また、トランジスタＱＮ１およびＱＮ２は、カレントミラー回路を構成し、同一の動作電流（ミラー電流）を供給しようとする。また、トランジスタＱＮ３およびＱＮ４は、カレントミラー回路を構成し、同一の動作電流を供給しようとする。本例においては、各トランジスタサイズは等しいものとして説明したが、トランジスタサイズを調整することにより、上記の動作電流量を調整することも可能である。具体的には、カレントミラー回路を構成するトランジスタのサイズ比に応じた動作電流が供給される。以下においても同様である。

なお、トランジスタＱＰ２は、センスノード／ＳＮにノードＮ１を流れる動作電流と同一の動作電流を供給するとともに、トランジスタＱＰ７，ＱＮ１，ＱＮ２は、センスノード／ＳＮからノードＮ２に流れる動作電流と同一の動作電流を供出する。

一方、トランジスタＱＰ６は、センスノードＳＮにノードＮ２を流れる動作電流と同一の動作電流を供給するとともに、トランジスタＱＰ３，ＱＮ３，ＱＮ４は、センスノードＳＮからノードＮ１に流れる動作電流と同一の動作電流を供出する。

本発明の実施の形態１に従うセンスアンプ部ＳＡは、読出データバスＲＤＢ，／ＲＤＢを基準電圧以下に維持するとともに読出データバスＲＤＢ，／ＲＤＢに生じる通過電流差に応じた電圧差をセンスノードＳＮ，／ＳＮに生じさせる。

ここで、このセンスアンプ部ＳＡのセンス動作について説明する。
一例として、読出データバスＲＤＢ，／ＲＤＢにそれぞれ通過電流ＩａおよびＩｂが流れた場合について説明する。そうすると、上述したようにトランジスタＱＰ１〜ＱＰ３は、カレントミラー回路を構成するため、トランジスタＱＰ２およびＱＰ３は、トランジスタＱＰ１を流れる通過電流Ｉａと同一の動作電流をセンスノード／ＳＮおよびノードＮ６にそれぞれ供給しようとする。また、同様のタイミングにおいて、トランジスタＱＰ６およびＱＰ７においても、トランジスタＱＰ５に流れる通過電流Ｉｂと同一の動作電流をセンスノードＳＮおよびノードＮ４にそれぞれ供給しようとする。一方、上述したようにトランジスタＱＮ１およびＱＮ２もカレントミラー回路を構成するため、トランジスタＱＮ１は、トランジスタＱＮ２と同一の動作電流Ｉｂをセンスノード／ＳＮから接地電圧と接続されたノードＮ５に供給しようとする。また、上述したようにトランジスタＱＮ３およびＱＮ４もカレントミラー回路を構成するため、トランジスタＱＮ４は、トランジスタＱＮ３と同一の動作電流ＩａをセンスノードＳＮから接地電圧ＧＮＤと接続されたノードＮ５に供給しようとする。

そうすると、センスノードＳＮには、トランジスタＱＰ６により動作電流Ｉｂが供給されようとするが、トランジスタＱＮ４は、トランジスタＱＮ３と同一の動作電流ＩａでセンスノードＳＮから供出しようとする。一方、センスノード／ＳＮにはトランジスタＱＰ２により動作電流Ｉａが供給されようとするが、トランジスタＱＮ１は、トランジスタＱＮ３と同一の動作電流Ｉｂでセンスノード／ＳＮから供出しようとする。

このためカレントミラー回路により読出データバスＲＤＢ，／ＲＤＢを通過する通過電流に応じたミラー電流を生じさせるとともに、生成されたミラー電流の電流差を電圧差に変換してセンスノードＳＮ，／ＳＮに出力される。たとえば動作電流Ｉａ＞Ｉｂの場合にはセンスノードＳＮ，／ＳＮの電圧レベルはそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに変換される。一方、動作電流Ｉｂ＞Ｉａの場合には、センスノードＳＮ，／ＳＮの電圧レベルは、それぞれ「Ｈ」レベルおよび「Ｌ」レベルに変換される。

そして、アンプ５０において、このセンスノードＳＮ，／ＳＮの電圧レベルであるセンス出力ＳＯＵＴ，／ＳＯＵＴをさらにアンプ５０で増幅して読出データＲＤＴが生成される。

なお、本発明の実施の形態１に従うセンスアンプ部ＳＡを動作させる動作電流はメモリセルの記憶データに応じたメモリセル電流に相当するためセンスアンプ部ＳＡの増幅動作に伴う動作電流は極めて小さいものとなる。これによりデータ読出における消費電力を低減したセンスアンプ部ＳＡを実現することが可能となる。

上記においては、例えばメモリマットＭＡＴ１，ＭＡＴ２におけるデータ読出を実行する１つのセンスアンプ部ＳＡについて説明したが、本願においては、複数のセンスアンプ部ＳＡが設けられた構成において、複数のセンスアンプ部ＳＡのオフセットばらつきを抑制する方式について説明する。

図７は、本発明の実施の形態に従う複数のセンスアンプ部を説明する図である。
図７を参照して、ここでは、一例としてセンスアンプ部ＳＡ１，ＳＡ２が設けられている。図２のメモリマットＭＡＴ１，ＭＡＴ２において、奇数列に対応するビット線対に対応して、センスアンプ部ＳＡ１が設けられ、偶数列に対応するビット線対に対応してセンスアンプ部ＳＡ２が設けられた場合が示されている。たとえば、メモリマットＭＡＴ１，ＭＡＴ２における奇数列であるビット線ＢＬ１，／ＢＬ１についてはセンスアンプ部ＳＡ１を用いたデータ読出が実行されるものとする。また、次の偶数列であるビット線ＢＬ２，／ＢＬ２についてはセンスアンプ部ＳＡ２を用いたデータ読出が実行されるものとする。

また、各センスアンプ部に対応してスイッチＲＤＢＳＷが設けられる。具体的には、センスアンプ部ＳＡ１，ＳＡ２にそれぞれ対応してスイッチＲＤＢＳＷ１，ＲＤＢＳＷ２（総称して、スイッチＲＤＢＳＷとも称する）がそれぞれ設けられる。

図８は、本発明の実施の形態１に従うスイッチＲＤＢＳＷの回路構成図である。
図８を参照して、本発明の実施の形態１に従うスイッチＲＤＢＳＷは、トランジスタＮＴ１〜ＮＴ４を含む。

トランジスタＮＴ１は、読出データバスＲＤＢのメモリマット側と読出データバスＲＤＢのセンスアンプ部側との間に設けられ、そのゲートは、切替信号Ｓ１ｊ（ｊ：自然数）の入力を受ける。なお、ここでは、読出データバスＲＤＢ，／ＲＤＢのメモリマット側を読出データバスＲＤＢｊ（ｍａｔ），ＲＤＢｊ（ｍａｔ）と標記している。また、読出データバスＲＤＢｊ，／ＲＤＢｊのセンスアンプ部側を読み出しデータバスＲＤＢｊ（ＳＡ），／ＲＤＢｊ（ＳＡ）と標記している。

トランジスタＮＴ２は、読出データバスＲＤＢｊのメモリマット側ＲＤＢｊ（ｍａｔ）と読出データバス／ＲＤＢｊのセンスアンプ部側／ＲＤＢｊ（ＳＡ）との間に設けられ、そのゲートは切替信号／Ｓ１ｊの入力を受ける。トランジスタＮＴ３は、読出データバス／ＲＤＢｊのメモリマット側／ＲＤＢｊ（ｍａｔ）と読出データバスＲＤＢｊのセンスアンプ部側ＲＤＢｊ（ＳＡ）との間に設けられ、そのゲートは、切替信号／Ｓ１ｊ（ｊ：自然数）の入力を受ける。トランジスタＮＴ４は、読出データバス／ＲＤＢｊのメモリマット側／ＲＤＢｊ（ｍａｔ）と読出データバス／ＲＤＢｊのセンスアンプ部側／ＲＤＢｊ（ＳＡ）との間に設けられ、そのゲートは、切替信号Ｓ１ｊの入力を受ける。

ここで、切替信号Ｓ１ｊ，／Ｓ１ｊがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルである場合には、読出データバスＲＤＢｊのメモリマット側ＲＤＢｊ（ｍａｔ）と読出データバスＲＤＢｊのセンスアンプ部側ＲＤＢｊ（ＳＡ）とが電気的に接続される。また、読出データバス／ＲＤＢｊのメモリマット側／ＲＤＢｊ（ｍａｔ）と読出データバス／ＲＤＢのセンスアンプ部側／ＲＤＢｊ（ＳＡ）とが電気的に接続される。

一方、切替信号Ｓ１ｊ，／Ｓ１ｊがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルである場合には、読出データバスＲＤＢｊのメモリマット側ＲＤＢｊ（ｍａｔ）と読出データバス／ＲＤＢｊのセンスアンプ部側／ＲＤＢｊ（ＳＡ）とが電気的に接続される。また、読出データバス／ＲＤＢｊのメモリマット側／ＲＤＢｊ（ｍａｔ）と読出データバスＲＤＢｊのセンスアンプ部側ＲＤＢｊ（ＳＡ）とが電気的に接続される。すなわち、切替信号に応じてセンスアンプ部ＳＡの入力ノードと読出データバスＲＤＢ，／ＲＤＢとの接続関係が切り替る。

上述したように製造プロセスのばらつき等によって、トランジスタの駆動能力あるいはトランジスタのしきい値電圧の電気的特性が設定した値から外れてしまうため差動増幅を行なうセンスアンプ部には、入力信号が入力されなくてもある一方方向に偏った出力が得られるオフセットが生ずる。

図９は、本願の複数のセンスアンプ部ＳＡのオフセットの分布を説明する図である。
たとえば、テスト時において、テストトランジスタＴ１，Ｔ２に制御信号ＳＡＴＥ（「Ｈ」レベル）を入力すると、制御信号ＳＡＴＥに応答してテストトランジスタＴ１，Ｔ２がオンする。これに伴い、読出データバスＲＤＢ，／ＲＤＢは、接地電圧ＧＮＤである０Ｖにプルダウンされる。この場合に、センスアンプ部ＳＡを動作させた場合には、トランジスタＱＶ１，ＱＶ２を介して与えられるノードＮ１，Ｎ２の電圧レベルは共に同電位である。したがって、センスアンプ部ＳＡの差動増幅によりセンスノードＳＮ，／ＳＮは同電位となることが期待される。すなわち、センスノードＳＮ，／ＳＮは共に同電位の所定の電位に設定された状態を維持していることが望ましい。

しかしながら、製造プロセスのばらつき等によって所定の電位から一定の幅にオフセットを有することになる。すなわち、所定の電位を基準として正方向あるいは負方向の極性を有することになる。

そうすると、たとえば、センスアンプ部ＳＡのセンスノードＳＮ，／ＳＮと接続される入出力制御回路３０内の図示しない増幅回路等を介した出力データＤＯＵＴのデータレベルは、センスアンプ部ＳＡが正方向あるいは負方向の極性を有するために「０」あるいは「１」として出力されることになる。それゆえ、センスアンプ部ＳＡのオフセットばらつきによりデータ読出マージンに影響がでてくることになる。

図１０は、データ読出時におけるデータ読出マージンを説明する図である。
ここでは、横軸がメモリセルのセル抵抗値に対応し、縦軸がその分布状況に対応している。

図１０に示されるようにメモリセルＭＣの高抵抗状態Ｒｍａｘと、低抵抗状態Ｒｍｉｎの分布状況が示されている。そして、一般的には、ダミーメモリセルＤＭＣの抵抗値をこの高抵抗Ｒｍａｘと、低抵抗状態Ｒｍｉｎの中間値に設定することによりデータ読出マージンを確保することが行なわれている。

しかしながら、理想的なダミーメモリセルＤＭＣを設計した場合であっても上記のオフセットばらつきにより基準の抵抗値Ｒｒｅｆからオフセット＋σＳＡ〜−σＳＡの範囲で見かけ上ダミーメモリセルＤＭＣの抵抗値Ｒｒｅｆが変動する可能性がでてくる。

いいかえるならば、メモリデバイスの複数のセンスアンプ部ＳＡが全体として２σＳＡの範囲内でばらつきが生じる可能性があるためデータ読出マージンを十分に確保することが難しくなる可能性がある。

本実施の形態においては、メモリデバイスの複数のセンスアンプ部ＳＡの極性をいずれか一方に揃えることとする。具体的には、センスアンプ部ＳＡの入力ノードと読出データバスＲＤＢ，／ＲＤＢとの接続関係を上述した切替信号Ｓ１ｊ，／Ｓ１ｊにより切り替える。

これにより、例えば読出データバスＲＤＢ，／ＲＤＢとがトランジスタＱＶ１，ＱＶ２を介する入力ノードＮ１，Ｎ２とそれぞれ接続されている場合に＋の極性である場合にはその関係を切り替える。すなわち、読出データバスＲＤＢ，／ＲＤＢは、トランジスタＱＶ２，ＱＶ１を介して入力ノードＮ２，Ｎ１とそれぞれ接続するならば−の極性とすることができる。

なお、この切替信号Ｓ１ｊ，／Ｓ１ｊは、外部から入力されるようにすることも可能であるし、たとえばコントロール回路５から出力されるようにすることも可能である。具体的には、テスト時に各センスアンプ部ＳＡに設けられたテストトランジスタＴ１，Ｔ２に対して制御信号ＳＡＴＥ（「Ｈ」レベル）を入力し、その出力結果をコントロール回路５に入力することにより各センスアンプ部ＳＡについて、出力結果に応じた切替信号Ｓ１ｊ，／Ｓ１ｊを生成するようにしても良い。なお、制御信号ＳＡＴＥは、テスト時において所定のコマンド入力に応答してコントロール回路５から出力されるものとする。また、テスト時においてもデータ読出時と同様にセンスアンプ部ＳＡに対して、制御信号ＳＡＥ，／ＳＡＥが入力されることとし、データ読出が実行されてアンプ５０からセンスアンプ部ＳＡの極性を示す読出データＲＤＴが出力されるものとする。

図１１は、メモリデバイスにおいて、複数のセンスアンプ部ＳＡの極性を負の側に揃えた場合を説明する図である。

図１１に示されるように、切替信号Ｓ１ｊ，／Ｓ１ｊに応じて複数のセンスアンプ部ＳＡのうちの＋の極性のセンスアンプ部の接続を切り替えて−の極性のセンスアンプ部ＳＡとした場合の分布が示されている。なお、ここでは、センスアンプ部ＳＡが負方向の極性を有するためにデータレベル「０」として出力されることになる。

図１２は、本発明の実施の形態に従うデータ読出時におけるデータ読出マージンを説明する図である。

ここでは、横軸がメモリセルのセル抵抗値に対応し、縦軸がその分布状況に対応している。

図１２に示されるようにメモリセルＭＣの高抵抗状態Ｒｍａｘと、低抵抗状態Ｒｍｉｎの分布状況が示されている。上記で説明した方式により複数のセンスアンプ部ＳＡの極性を一方側とすることにより、理想的なダミーメモリセルＤＭＣを設計した場合、上記のオフセットばらつきにより基準の抵抗値Ｒｒｅｆからオフセット−σＳＡの範囲で見かけ上ダミーメモリセルＤＭＣの抵抗値Ｒｒｅｆが変動する。すなわち、メモリデバイスの複数のセンスアンプ部ＳＡについて、全体としてσＳＡの範囲内にばらつきを抑えることが可能となる。したがって、メモリデバイス全体として、複数のセンスアンプ部ＳＡにおけるデータ読出マージンを向上させることが可能となる。

（実施の形態２）
実施の形態２においては、さらに全体としてメモリデバイスの複数のセンスアンプ部ＳＡのデータ読出マージンを向上させる方式について説明する。

図１３は、本発明の実施の形態２に従うデータ読出時におけるデータ読出マージンを説明する図である。

図１２で説明した、例えばダミーメモリセルＤＭＣの抵抗値Ｒｒｅｆを１／２σＳＡだけ＋側にシフトさせれば、図１３に示されるように全体として最大オフセットばらつきを１／２σＳＡに抑えることが可能となり、簡易な方式でデータ読出マージンを十分に確保することが可能となる。

図１４は、本発明の実施の形態２に従うダミーメモリセルＤＭＣ＃の構成図である。
図１４を参照して、本発明の実施の形態２に従うダミーメモリセルＤＭＣ＃は、抵抗値Ｒｒｅｆに設定されたトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとの間に調整抵抗部１５を設けた構成である。具体的には、トンネル磁気抵抗素子ＴＭＲとアクセストランジスタＡＴＲとの間にトランジスタ１６が設けられ、そのゲートに制御電圧Ｖａｄが与えられる。調整抵抗部１５は、制御電圧Ｖａｄに応じて抵抗値が変化する。

本発明の実施の形態２においては、この制御電圧Ｖａｄを調整することによりダミーメモリセルＤＭＣ＃の基準となる基準抵抗をＲｅｆ＋１／２σＳＡに設定する。

これに伴い、上述したように簡易にメモリデバイスの複数のセンスアンプ部ＳＡについて、全体としてσＳＡの範囲内にばらつきを抑えるとともに、最大オフセットばらつきを１／２σＳＡに抑えてデータ読出マージンを向上させることが可能となる。

（実施の形態２の変形例）
上記の実施の形態２においては、ダミーメモリセルの抵抗値を調整して最大オフセットばらつきを１／２σＳＡに抑える方式について説明したが、別の方式に従って最大オフセットばらつきを抑制する方式について説明する。

図１５は、本発明の実施の形態２の変形例に従うセンスアンプ部ＳＡおよびその周辺回路を説明する図である。

図１５（ａ）に示されるようにセンスアンプ部ＳＡとスイッチ部ＲＤＢＳＷとの間にさらに調整抵抗部１５を設ける。

図１５（ｂ）は、調整抵抗部１５を説明する図である。
図１５（ｂ）に示されるように調整抵抗部１５は、スイッチＲＤＢＳＷとセンスアンプ部ＳＡとの入力ノードとの間に設けられたトランジスタ１６を含み、そのゲートは制御電圧Ｖａｄの入力を受ける。制御電圧Ｖａｄの入力電圧レベルを変化させることにより調整抵抗部１５の抵抗値が変化する。

図１６は、本発明の実施の形態２の変形例に従う切替信号を生成する回路構成図である。

図１６を参照して、ここでは、各スイッチＲＤＢＳＷに対応して、プログラム素子６０と、切替信号生成回路７０とが設けられる。

プログラム素子６０に予めプログラムされたスイッチＲＤＢＳＷに対応するセンスアンプ部ＳＡの極性を示すプログラム情報が格納されているものとする。そして、プログラム素子６０からプログラム情報が切替信号生成回路７０に出力される。

切替信号生成回路７０は、プログラム素子６０からのプログラム情報およびアドレスＲＡ０に基づいて切替信号Ｓ１ｊ，／Ｓ１ｊを生成する。

図１７は、本発明の実施の形態２の変形例に従うプログラム素子６０を説明する図である。

図１７を参照して、本発明の実施の形態２の変形例に従うプログラム素子６０は、ヒューズ６１と、インバータ６２と、抵抗６３とを含む。

抵抗６３は、電源電圧ＶｃｃとノードＮｄとの間に設けられる。また、ノードＮｄと接地電圧ＧＮＤとの間には電気的に切断可能なヒューズ６１が設けられる。インバータ６２は、ノードＮｄに伝達された信号を反転してプログラム信号Ｉｎｖｊとして出力する。

たとえば、ヒューズ６１が切断されない場合には、ノードＮｄの電圧レベルは、「Ｌ」レベルに設定される。したがって、プログラム信号Ｉｎｖｊは「Ｈ」レベルに設定される。一方、ヒューズ６１が切断された場合には、ノードＮｄの電圧レベルは、「Ｈ」レベルに設定される。したがって、プログラム信号Ｉｎｖｊは「Ｌ」レベルに設定される。

したがって、たとえばプログラム信号Ｉｎｖｊを「Ｌ」レベルに設定した場合にはセンスアンプ部ＳＡの極性を反転させ、プログラム信号Ｉｎｖｊを「Ｈ」レベルに設定した場合には、センスアンプ部ＳＡの極性を変更しないように設定するものとする。

図１８は、本発明の実施の形態２の変形例に従う切替信号生成回路７０の回路構成図である。

図１８を参照して、切替信号生成回路７０は、ＥＸ−ＮＯＲ回路７２と、インバータ７３とを含む。

ＥＸ−ＮＯＲ回路７２は、プログラム信号Ｉｎｖｊの入力と、アドレスＲＡ０との入力を受けて、排他的論理ＮＯＲ演算を実行して、その出力結果を切替信号Ｓ１ｊとする。また、インバータ７３は、切替信号Ｓ１ｊを反転して反転信号である切替信号／Ｓ１ｊを生成する。

本例においては、たとえばアドレスＲＡ０が「Ｈ」レベルの場合に図２で説明したアクセス対象となるメモリマットＭＡＴ１が対応付けられているものとする。また、アドレスＲＡ０が「Ｌ」レベルの場合にアクセス対象となるメモリマットＭＡＴ２が対応付けられているものとする。

そうすると、たとえばメモリマットＭＡＴ１がアクセス対象である場合に、プログラム信号Ｉｎｖｊが「Ｌ」レベルすなわちセンスアンプ部ＳＡの極性を変更するように指示された場合には、切替信号Ｓ１ｊ，／Ｓ１ｊは、それぞれ「Ｌ」レベルおよび「Ｈ」レベルに設定される。これにより、メモリマットＭＡＴ１の選択メモリセルＭＣと接続されたメモリマット側の読出データバスＲＤＢ（ｍａｔ）は、読出データバス／ＲＤＢのセンスアンプ側／ＲＤＢ（ＳＡ）と電気的に接続される。一方、メモリマットＭＡＴ２のダミーメモリセルＤＭＣと接続されたメモリマット側の読出データバス／ＲＤＢ（ｍａｔ）は、読出データバスＲＤＢのセンスアンプ側ＲＤＢ（ＳＡ）と電気的に接続される。すなわち、接続関係が入れ替わることになる。

一方、プログラム信号Ｉｎｖｊが「Ｈ」レベルすなわちセンスアンプ部ＳＡの極性を変更しないように指示した場合には、切替信号Ｓ１ｊ，／Ｓ１ｊはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定される。これにより、メモリマットＭＡＴ１の選択メモリセルＭＣと接続されたメモリマット側の読出データバスＲＤＢ（ｍａｔ）は、読出データバスＲＤＢのセンスアンプ側ＲＤＢ（ＳＡ）と電気的に接続される。一方、メモリマットＭＡＴ２のダミーメモリセルＤＭＣと接続されたメモリマット側の読出データバス／ＲＤＢ（ｍａｔ）は、読出データバスＲＤＢのセンスアンプ側／ＲＤＢ（ＳＡ）と電気的に接続される。すなわち、接続関係が入れ替わらない。

一方で、メモリマットＭＡＴ２がアクセス対象である場合、すなわち、アドレスＲＡ０が「Ｌ」レベルである場合にプログラム信号Ｉｎｖｊが「Ｌ」レベルすなわちセンスアンプ部ＳＡの極性を変更するように指示された場合には、切替信号Ｓ１ｊ，／Ｓ１ｊは、それぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定される。したがって、メモリマットＭＡＴ１のダミーメモリセルＤＭＣと接続されたメモリマット側の読出データバスＲＤＢ（ｍａｔ）は、読出データバスＲＤＢのセンスアンプ側ＲＤＢ（ＳＡ）と電気的に接続される。一方、メモリマットＭＡＴ２のメモリセルＭＣと接続されたメモリマット側の読出データバス／ＲＤＢ（ｍａｔ）は、読出データバスＲＤＢのセンスアンプ側／ＲＤＢ（ＳＡ）と電気的に接続される。すなわち、接続関係が入れ替わらない。

一方、プログラム信号Ｉｎｖｊが「Ｈ」レベルすなわちセンスアンプ部ＳＡの極性を変更しないように指示した場合には、切替信号Ｓ１ｊ，／Ｓ１ｊはそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに設定される。したがって、メモリマットＭＡＴ１のダミーメモリセルＤＭＣと接続された読出データバスＲＤＢ（ｍａｔ）と読出データバス／ＲＤＢのセンスアンプ側／ＲＤＢ（ＳＡ）とが電気的に接続され、メモリマットＭＡＴ２の選択メモリセルＭＣと接続された読出データバス／ＲＤＢ（ｍａｔ）と読出データバスＲＤＢのセンスアンプ側ＲＤＢ（ＳＡ）とが電気的に接続された状態となっている。

したがって、本例のスイッチ回路ＲＤＢＳＷにおいては、アドレスＲＡ０とセンスアンプ部ＳＡの極性に基づいて一方側および他方側と接続される選択メモリセルＭＣおよびダミーメモリセルＤＭＣとの接続関係が常に同じ関係となるように切り替えられている。

すなわち、本例においては、ダミーメモリセルＤＭＣが常に調整抵抗部１５と接続されるように設定される。これに伴い、上述したように調整抵抗部１５において、制御電圧Ｖａｄを調整して、調整抵抗部の抵抗値を１／２σＳＡに設定する。そうすると、ダミーメモリセルＤＭＣの基準となる基準抵抗はＲｅｆ＋１／２σＳＡに設定される。

これに伴い、上述したように簡易にメモリデバイスの複数のセンスアンプ部ＳＡについて、全体としてσＳＡの範囲内にばらつきを抑えるとともに、最大オフセットばらつきを１／２σＳＡに抑えてデータ読出マージンを向上させることが可能となる。

（実施の形態３）
本発明の実施の形態３においては、上記の実施の形態で説明したのとは異なるメモリアレイの構成について説明する。

図１９は、本発明の実施の形態３に従うメモリアレイおよびその周辺回路を説明する図である。

図１９を参照して、本発明の実施の形態３に従うメモリアレイは、複数のメモリマットＭＡＴ＃を含む。各メモリマットＭＡＴ＃は、行列状に集積配置されたメモリセルＭＣを含む。

ここでは、いわゆるフォールディッド（折り返し）ビット線型のメモリアレイ構成が示されている。ここでは、複数のメモリマットのうちの単一のメモリマットＭＡＴ＃が一例として示されている。また、各メモリマットＭＡＴ＃に対応して読出データバスＲＤＢ，／ＲＤＢ、スイッチＲＤＢＳＷおよびセンスアンプ部ＳＡが設けられているものとする。

具体的なメモリマットＭＡＴ＃の構成としては、互いに相補のビット線ＢＬ，／ＢＬでビット線対を形成する。そして、選択されたビット線対と読出データバスＲＤＢ，／ＲＤＢとが読出スイッチＲＳ，／ＲＳを介して電気的に結合される。本例においては、一例として、ビット線対を形成するビット線ＢＬ１，／ＢＬ１は、読出スイッチＲＳ１，／ＲＳ１を介して読出データバスＲＤＢ，／ＲＤＢと電気的に結合される場合が示されている。また、ビット線ＢＬ２，／ＢＬ２は、読出スイッチＲＳ２，／ＲＳ２を介して読出データバスＲＤＢ，／ＲＤＢと電気的に結合される場合が示されている。なお、簡略化しているがワード線ＷＬとビット線ＢＬとの交点付近においては上述したメモリセルＭＣが設けられているものとする。メモリセルの接続関係等については、図２で説明したのと同様であるのでその詳細な説明は繰り返さない。

たとえば、ワード線ＷＬ１およびビット線ＢＬ１に対応するメモリセルＭＣがアクセスされた場合には、選択されたメモリセルＭＣとビット線ＢＬ１とが電気的に結合される。また、奇数番目のワード線ＷＬ１の活性化に伴い、ワード線ＤＷＬｏが活性されてビット線／ＢＬ１とダミーメモリセルＤＭＣとが電気的に結合する。

一方、ワード線ＷＬ２とビット線／ＢＬ１に対応するメモリセルＭＣがアクセスされた場合には、選択されたメモリセルＭＣとビット線／ＢＬ１とが電気的に結合される。また、偶数番目のワード線ＷＬ２の活性化に伴い、ワード線ＤＷＬｅが活性化されてビット線ＢＬ１とダミーメモリセルＤＭＣとが電気的に結合される。

このビット線ＢＬあるいは相補のビット線／ＢＬに対応するメモリセルへのアクセスの切替はアドレスＲＡ０で実行されるものとする。

この構成においても、上述したようにスイッチＲＤＢＳＷにおいて、極性に応じた読出データバスＲＤＢ，／ＲＥＢとセンスアンプＳＡの入力ノードとの切替が可能である。

したがって、実施の形態１で説明したのと同様の方式に従って、切替信号Ｓ１ｊ，／Ｓ１ｊに基づいてセンスアンプＳＡの極性を切り替ることにより、メモリデバイスの複数のセンスアンプ部ＳＡについて、全体としてσＳＡの範囲内にばらつきを抑えることが可能となるため全体としてメモリデバイスの複数のセンスアンプ部ＳＡにおけるデータ読出マージンを向上させることが可能となる。

（実施の形態３の変形例）
図２０は、本発明の実施の形態３の変形例に従うメモリアレイおよびその周辺回路を説明する図である。

図２０を参照して、本例においてメモリアレイ１１は、行列状に集積配置されたメモリセルＭＣを含む。

メモリアレイ１１は、メモリセル行に対応して設けられた複数のワード線ＷＬと、メモリセル列に対応して設けられた複数のビット線ＢＬとを含む。ここでは、代表的に一例として、正規のメモリセルに対応して設けられたワード線ＷＬ１，ＷＬ２と、ダミーメモリセルに対応して設けられたワード線ＤＷＬｏおよびＤＷＬｅとが示されている。また、ビット線ＢＬ１〜ＢＬ４が示されている。

また、２組の読出データバスＲＤＢ１，／ＲＤＢ１と、ＲＤＢ２，／ＲＤＢ２とが設けられる。読出データバスＲＤＢ１，／ＲＤＢ１と、ビット線ＢＬ１，ＢＬ２とは、読出スイッチＲＳ１，ＲＳ２をそれぞれ介して電気的に結合される。また、読出データバスＲＤＢ２，／ＲＤＢ２と、ビット線ＢＬ３，ＢＬ４とは、読出スイッチＲＳ３，ＲＳ４をそれぞれ介して電気的に結合される。

読出データバスＲＤＢ１，／ＲＤＢ１は、センスアンプ部ＳＡ１と電気的に結合されるとともに、読出データバスＲＤＢ１，／ＲＤＢ１とセンスアンプ部ＳＡ１との間には、さらに、スワップ回路ＤＳＷ１と、スイッチＲＤＢＳＷ１とが設けられる。

また、読出データバスＲＤＢ２，／ＲＤＢ２は、センスアンプ部ＳＡ２と電気的に結合されるとともに、読出データバスＲＤＢ２，／ＲＤＢ２とセンスアンプ部ＳＡ２との間には、さらに、スワップ回路ＤＳＷ２と、スイッチＲＤＢＳＷ２とが設けられる。また、読出データバス／ＲＤＢ１の所定のノードＮｐと、読出データバス／ＲＤＢ２の所定のノードＮｑとが電気的に結合されている。

図２１は、本発明の実施の形態３の変形例に従うスワップ回路ＤＳＷの回路構成図である。

図２１を参照して、本発明の実施の形態３の変形例に従うスワップ回路ＤＳＷは、トランジスタＮＴ５〜ＮＴ８を含む。

これらのトランジスタＮＴ５〜ＮＴ８の接続関係については、図８で説明したスイッチＲＤＢＳＷと同様であるのでその詳細な説明は省略する。具体的な動作については、たとえば、アドレスＲＡ０，／ＲＡ０がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルである場合には、読出データバスＲＤＢのメモリアレイ側ＲＤＢ（ｍａ）と読出データバスＲＤＢのセンスアンプ部側ＲＤＢ（ＳＡ）とが電気的に接続される。また、読出データバス／ＲＤＢのメモリアレイ側／ＲＤＢ（ｍａ）と読出データバス／ＲＤＢのセンスアンプ部側／ＲＤＢ（ＳＡ）とが電気的に接続される。

一方、アドレスＲＡ０，／ＲＡ０がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルである場合には、読出データバスＲＤＢのメモリマット側ＲＤＢ（ｍａ）と読出データバス／ＲＤＢのセンスアンプ部側／ＲＤＢ（ＳＡ）とが電気的に接続される。また、読出データバス／ＲＤＢのメモリマット側／ＲＤＢ（ｍａ）と読出データバスＲＤＢのセンスアンプ部側ＲＤＢ（ＳＡ）とが電気的に接続される。すなわち、アドレス信号に応じてセンスアンプ部ＳＡの入力ノードと読出データバスＲＤＢ，／ＲＤＢとの接続関係が切り替るように設定されている。

図２２は、図２１のメモリアレイ１１におけるデータ読出を説明する図である。
図２２を参照して、本例においては、ワード線ＷＬ１およびビット線ＢＬ１，ＢＬ３に対応するメモリセルが選択された場合について説明する。なお、この場合には、アドレスＲＡ０，／ＲＡ０は「Ｈ」レベルおよび「Ｌ」レベルであるものとする。したがって、スワップ回路ＤＳＷ１，ＤＳＷ２においては、特に接続関係は切り替らない。

これに伴い、アクセスされた選択メモリセルと読出データバスＲＤＢ１，ＲＤＢ２とがそれぞれ電気的に結合される。

また、奇数番目のワード線ＷＬ１の活性化に伴い、ワード線ＤＷＬｏも活性化されるものとする。

これに伴い、ビット線ＢＬ２，ＢＬ４に対応するダミーメモリセルＤＭＣと読出データバス／ＲＤＢ１，／ＲＤＢ２とがそれぞれ電気的に結合される。ここで、ビット線ＢＬ２，ＢＬ４に対応するダミーメモリセルＤＭＣが有するトンネル磁気抵抗素子ＴＭＲの電気抵抗はＲｍｉｎおよびＲｍａｘにそれぞれ設定されているものとする。

そうすると、ビット線ＢＬ２，ＢＬ４に対応するダミーメモリセルＤＭＣが有するトンネル磁気抵抗素子ＴＭＲには、電気抵抗ＲｍｉｎおよびＲｍａｘに応じた通過電流ＩｍａｘおよびＩｍｉｎがそれぞれ流れる。

一方で、ノードＮｐおよびノードＮｑは互いに電気的に結合された状態であるためノードＮｐおよびノードＮｑには、この通過電流ＩｍａｘおよびＩｍｉｎの和の半分の値である同一の基準電流であるＩｒｅｆ（＝１／２（Ｉｍａｘ＋Ｉｍｉｎ））がそれぞれ供給される。

したがって、この基準電流Ｉｒｅｆと、正規のメモリセルの通過電流Ｉｓとを比較することにより上記で説明していたのと同様のデータ読出が可能である。

本例の構成においては、ダミーメモリセルのトンネル磁気抵抗素子ＴＭＲの電気抵抗ＲｍａｘとＲｍｉｎの中間抵抗であるＲｒｅｆに設定する必要がなく、簡易に基準電流Ｉｒｅｆを生成することができる。

一方、例えば、ワード線ＷＬ２およびビット線ＢＬ２，ＢＬ４に対応するメモリセルが選択された場合について説明する。この場合には、アドレスＲＡ０，／ＲＡ０は、「Ｌ」レベルおよび「Ｈ」レベルに設定される。したがって、スワップ回路ＤＳＷ１，ＤＳＷ２において、その接続関係は切り替った状態である。

ワード線ＷＬ２の活性化に伴い、対応する選択メモリセルと、読出データ線／ＲＤＢ１，／ＲＤＢ２とが電気的に結合される。また、偶数番目のワード線ＷＬ２の活性化に伴い、ワード線ＤＷＬｅが活性化される。これに伴い、ワード線ＤＷＬｅに対応するダミーメモリセルと読出データバスＲＤＢ１，ＲＤＢ２とが電気的に結合される。

ここで、上述したようにスワップ回路ＤＳＷ１，ＤＳＷ２において、接続関係が切り替っているためダミーメモリセルＤＭＣは、ノードＮｐおよびＮｑとそれぞれ電気的に結合される。

したがって、ビット線ＢＬ１，ＢＬ３には、上述したようにトンネル磁気抵抗素子ＴＭＲの抵抗値に応じた電流ＩｍａｘおよびＩｍｉｎが流れる。したがって、ノードＮｐおよびＮｑには、基準電流Ｉｒｅｆが流れる。

これに伴い、上記と同様に基準電流Ｉｒｅｆと通過電流Ｉｓとの比較によりデータ読出を実行可能である。

そして、本例においては、上述したセンスアンプ部ＳＡの極性を反転させるためのスイッチＲＤＢＳＷ１，ＲＤＢＳＷ２がさらに設けられている。

したがって、本願構成においても実施の形態１で説明したのと同様の方式に従って、切替信号Ｓ１ｊ，／Ｓ１ｊに基づいてセンスアンプ部ＳＡの極性を切り替えることにより、メモリデバイスの複数のセンスアンプ部ＳＡについて、全体としてσＳＡの範囲内にばらつきを抑えることが可能となるため全体としてメモリデバイスの複数のセンスアンプ部ＳＡにおけるデータ読出マージンを向上させることが可能となる。

（実施の形態４）
本実施の形態４においては、複数のセンスアンプ部ＳＡの極性を示す情報をメモリアレイから読み出して、それに基づいて切替信号Ｓ１ｊ，／Ｓ１ｊを生成する方式について説明する。

図２３は、本発明の実施の形態４に従うメモリアレイ１０＃と、その周辺回路を説明する図である。

図２３を参照して、本発明の実施の形態３に従うメモリアレイ１０＃は、正規のメモリセルが集積配置されたメモリアレイＭＡと、正規のメモリセルと同様のメモリセルを有する、複数のセンスアンプ部ＳＡの極性を示す情報が格納されているプログラムアレイＰＭＡとを含む。

なお、本発明の実施の形態３においては、予め上述した極性を判別するためのテストが実行されているものとする。そして、テスト結果に基づいて複数のセンスアンプ部ＳＡの極性を変更するかどうかの判断がなされてその判断結果としてプログラムアレイＰＭＡに情報として格納（データ書込）されているものとする。メモリセルのデータ書込については、上記したのと同様であるのでその詳細な説明は省略する。

また、たとえば、プログラムアレイＰＭＡとしては、正規メモリアレイＭＡと同様にメモリセルを集積配置した内のメモリアレイ１０＃の所定領域をプログラムアレイＰＭＡ領域として割り当てることも可能である。このように１つのメモリアレイ１０＃の一部分を用いてプログラムアレイＰＭＡとすることにより、独立にプログラムアレイＰＭＡを設ける必要がなく、コスト的な面および面積効率の面で効果がある。あるいは、特別なプログラムアレイを設けた構成とすることも可能である。

また、周辺回路として、複数のセンスアンプ部ＳＡ等が含まれている読出回路系３５と、プログラムレジスタラッチ回路６０＃と、切替信号生成回路７０とを含む。

本実施の形態３においては、電源投入時にコントロール回路５がプログラムアレイＰＭＡをアクセスして複数のセンスアンプ部ＳＡの極性を変更するかどうかの情報のデータ読出を実行するものとする。なお、プログラムアレイＰＭＡには、複数のセンスアンプ部ＳＡに対応する複数のプログラムセルが設けられているものとする。そして、電源投入後のデータ読出により複数のプログラムセルから格納されている複数のセンスアンプ部ＳＡの極性を変更するか否かの情報である複数のプログラムデータが読み出されるものとする。

具体的には、上述した複数のセンスアンプ部ＳＡのうちの少なくとも１つを用いてプログラムアレイＰＭＡに格納された複数のプログラムデータが読み出されるものとする。

読出回路系３５は、当該データ読出により読み出されたプログラムデータをプログラムレジスタラッチ回路６０＃に入力する。プログラムレジスタラッチ回路６０＃は、読出回路系３５から与えられるプログラムデータを格納してプログラム信号Ｉｎｖｊとして出力する。

切替信号生成回路７０は、実施の形態２において説明したようにプログラム信号ＩｎｖｊおよびアドレスＲＡ０の入力に基づいて切替信号Ｓ１ｊ，／Ｓ１ｊを生成して読出回路系の対応するセンスアンプ部ＳＡに対応して設けられたスイッチＲＤＢＳＷに入力される。

そして、対応するスイッチＲＤＢＳＷにおいて、複数のセンスアンプ部ＳＡのうちの対応するセンスアンプ部ＳＡの極性が切替信号Ｓ１ｊ，／Ｓ１ｊに従って切り替えられる。

本実施の形態においては、メモリアレイ１０＃のメモリセルを用いて複数のセンスアンプ部ＳＡの極性を示す情報を格納するため図１７で説明したようなヒューズ素子を新たに設ける必要がなく、簡易に切替信号を生成することが可能である。また、ヒューズ素子の場合には、固定的にプログラムデータが確定してしまう可能性があるが、本願実施の形態においては、プログラムセルのデータを書き換えれば変更可能である点でも自由度が高く、制御性に優れる。

（実施の形態４の変形例）
上記の実施の形態４においては、プログラムアレイについても上記で説明したのと同様のメモリセルを用いた場合について説明したが、本実施の形態４の変形例においては、極性情報のデータ読出に関しては、通常の正規のメモリセルよりもデータ読出マージンを十分に確保しつつ実行する場合について説明する。

図２４は、本発明の実施の形態４の変形例に従うプログラムアレイと、その周辺回路を説明する図である。

図２４を参照して、本発明の実施の形態４の変形例に従うプログラムアレイＰＭＡは、行列状に集積配置された複数のメモリセルＭＣを有する。

図１９で説明したメモリマットと異なる点は、メモリセルが隣接するワード線ＷＬおよび隣接するビット線ＢＬにおいて交互に配置された構成であるが、図２４に示されるプログラムアレイは、複数のワード線および複数のビット線において交差する部分に全てのメモリセルが配置された構成である。

そして、本発明の実施の形態４に従うプログラムアレイにおけるメモリセルＭＣＵは、ワード線ＷＬを共通とし、互いに相補の関係にあるビット線ＢＬ，／ＢＬに対応する２つのメモリセルＭＣを有している。そして、２つのメモリセルＭＣは互いに相補のプログラムデータを有するように設定される。たとえば、一方のメモリセルが高抵抗状態Ｒｍａｘである場合には、他方のメモリセルは、低抵抗状態Ｒｍｉｎである。

これに伴い、相補のビット線ＢＬ，／ＢＬを用いたデータ読出を実行した場合、基準電流を用いた時と比較して、高抵抗状態Ｒｍａｘと低抵抗状態Ｒｍｉｎとの比較に基づいてデータ読出が実行されるため十分な読出データマージンを確保することが可能となり、センスアンプ部ＳＡの極性を変更する前の状態であってもプログラムデータの信頼性を補償することができる。

なお、上記においては、メモリセルにトンネル磁気抵抗素子を含むＭＲＡＭデバイスを一例として説明してきたが、これに限られずＯＵＭデバイス、フラッシュメモリデバイス等種々の不揮発性記憶装置に同様に適応可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。 メモリアレイ１０およびメモリアレイ１０のデータ読出を実行する周辺回路の概念図である。 磁気トンネル接合部を有するＭＴＪメモリセルＭＣの構成を示す概略図である。 ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。 ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。 本発明の実施の形態１に従うセンスアンプ部ＳＡの回路構成図である。 本発明の実施の形態に従う複数のセンスアンプ部を説明する図である。 本発明の実施の形態１に従うスイッチＲＤＢＳＷの回路構成図である。 本願の複数のセンスアンプ部ＳＡのオフセットの分布を説明する図である。 データ読出時におけるデータ読出マージンを説明する図である。 メモリデバイスにおいて、複数のセンスアンプ部ＳＡの極性を負の側に揃えた場合を説明する図である。 本発明の実施の形態に従うデータ読出時におけるデータ読出マージンを説明する図である。 本発明の実施の形態２に従うデータ読出時におけるデータ読出マージンを説明する図である。 本発明の実施の形態２に従うダミーメモリセルＤＭＣ＃の構成図である。 本発明の実施の形態２の変形例に従うセンスアンプ部ＳＡおよびその周辺回路を説明する図である。 本発明の実施の形態２の変形例に従う切替信号を生成する回路構成図である。 本発明の実施の形態２の変形例に従うプログラム素子６０を説明する図である。 本発明の実施の形態２の変形例に従う切替信号生成回路７０の回路構成図である。 本発明の実施の形態３に従うメモリアレイおよびその周辺回路を説明する図である。 本発明の実施の形態３の変形例に従うメモリアレイおよびその周辺回路を説明する図である。 本発明の実施の形態３の変形例に従うスワップ回路ＤＳＷの回路構成図である。 図２１のメモリアレイ１１におけるデータ読出を説明する図である。 本発明の実施の形態４に従うメモリアレイ１０＃と、その周辺回路を説明する図である。 本発明の実施の形態４の変形例に従うプログラムアレイと、その周辺回路を説明する図である。

符号の説明

１ ＭＲＡＭデバイス、５ コントロール回路、１０，１０＃，１１ メモリアレイ、１５ 調整抵抗部、２０ 行デコーダ、２５ 列デコーダ、３０ 入出力制御回路、５０ アンプ。

Claims (7)

1. 各々において、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、
   前記データ読出時に、前記複数のメモリセルのうちのアクセス対象に選択された選択メモリセルの通過電流との比較に用いるための基準電流を供給する基準電流供給部と、
   各々が、前記データ読出時に選択的に活性化されて、前記複数のメモリセルのうちの選択メモリセルの通過電流と前記基準電流供給部の基準電流との間の電流差に応じたデータ読出を実行するための複数の差動増幅部と、
   前記複数の差動増幅部に対応して設けられ、前記データ読出時に前記選択メモリセルおよび前記基準電流供給部とそれぞれ接続されて前記通過電流および前記基準電流が流れる複数のデータ線対とを備え、
   各前記データ線対は、対応する差動増幅部の第１および第２の入力ノードとそれぞれ接続される第１および第２のデータ線を含み、
   前記複数の差動増幅部にそれぞれ対応して設けられ、前記第１および第２の入力ノードと前記第１および第２のデータ線との接続関係を切り替える複数のスイッチ素子をさらに備え、
   前記複数のスイッチ素子は、前記複数の差動増幅部が有するオフセットの極性が同じ極性となるように前記接続関係を切り替える、不揮発性記憶装置。
2. 各前記メモリセルは、記憶データに応じて電気抵抗が変化する磁性体を含む、請求項１記載の不揮発性記憶装置。
3. 前記基準電流供給部は、
   前記基準電流が通過するダミーメモリセルと、
   前記選択メモリセルのアドレスに応じて前記第１および第２のデータ線うちのいずれか一方と接続されて前記ダミーメモリセルを通過する前記基準電流が流れるダミービット線とを含み、
   前記データ読出時に前記選択メモリセルのアドレスに応じて前記第１および第２のデータ線のうちのいずれか他方と接続されて前記選択メモリセルを通過する前記通過電流が流れるビット線と、
   前記複数のスイッチ素子にそれぞれ対応して設けられ、対応するスイッチ素子の前記接続関係を切り替える切替信号を生成する複数の切替信号生成回路とをさらに備え、
   各前記切替信号生成回路は、対応する差動増幅部が有するオフセットの極性および前記選択メモリセルのアドレスに基づいて、前記第１の入力ノードと前記選択メモリセルとが電気的に接続され、前記第２の入力ノードと前記ダミーメモリセルとが電気的に接続されるように前記切替信号を生成する、請求項１記載の不揮発性記憶装置。
4. 前記複数の切替信号生成回路にそれぞれ対応して、各々が、対応する差動増幅部の極性を示す情報をプログラムする複数のプログラム素子をさらに備える、請求項３記載の不揮発性記憶装置。
5. 前記複数のプログラム素子は、各々が、各前記メモリセルと同様の構成および形状を有し、所定のデータ読出時にアクセスされて予め記憶された記憶データに応じた通過電流が流れる複数のプログラムセルに相当し、
   前記所定のデータ読出時に、前記複数の差動増幅部は、前記複数のプログラムセルのうちの対応するプログラムセルの通過電流と前記基準電流との間の電流差に応じたデータ読出を実行し、
   前記複数の切替信号生成回路にそれぞれ対応して設けられ、前記所定のデータ読出により、各々が、前記対応する差動増幅部から出力された極性を示す読出データを格納する複数のプログラムラッチをさらに備える、請求項４記載の不揮発性記憶装置。
6. 前記ダミーメモリセルは、制御電圧に応じて抵抗値を調整可能な抵抗素子を含む、請求項３記載の不揮発性記憶装置。
7. 前記複数のスイッチ素子にそれぞれ対応して設けられ、各々が対応するスイッチ素子と前記差動増幅部の第２のノードとの間に設けられた、制御電圧に応じて抵抗値を調整可能な複数の抵抗素子をさらに備える、請求項３記載の不揮発性記憶装置。

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