JP2009238327A - 半導体装置 - Google Patents

Abstract

【課題】読み出し動作の速度低下を防ぎ、電源の低電圧化を図り、かつデータ読み出しを正確に行なうことが可能な半導体装置を提供する。
【解決手段】半導体装置１０１は、第１の差動アンプＡＭＰ０の第１入力端子と第１の定電圧トランジスタＴＲＣ０との間に直列接続された第１の選択トランジスタＴＲＷ０Ａと、第１の差動アンプＡＭＰ０の第１入力端子と第２の定電圧トランジスタＴＲＣ１との間に直列接続された第２の選択トランジスタＴＲＷ０Ｂとを備え、第１の定電圧トランジスタＴＲＣ０は、第１の可変抵抗素子Ｓ０と第１の選択トランジスタＴＲＷ０Ａとの間に接続され、第２の定電圧トランジスタＴＲＣ１は、第２の可変抵抗素子Ｓ２と第２の選択トランジスタＴＲＷ０Ｂとの間に接続されている。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、抵抗値により情報を不揮発的に記憶する可変抵抗素子を備えた半導体装置に関する。

ＭＲＡＭ（Magnetic Random Access Memory）は、強磁性体の磁化方向を利用してデータを記憶する固体メモリの総称である。ＭＲＡＭにおいては、メモリセルを構成する強磁性体の磁化方向が、ある基準方向に対して平行であるか反平行であるかを“１”および“０”に対応させる。また、メモリセルに対するデータ読み出しにおいて巨大磁気抵抗効果（ジャイアント・マグネット−レジスタンス効果：ＧＭＲ（Giant Magneto Resistive）効果）を利用するＧＭＲ素子、および磁性トンネル効果（トンネル・マグネット−レジスタンス効果：ＴＭＲ（Tunneling Magneto Resistive）効果）を利用するＭＴＪ（Magnetic Tunneling Junction）素子等がＭＲＡＭに使用されている。

ＭＴＪ素子は、強磁性体層／絶縁層／強磁性体層の３層膜で構成され、絶縁層をトンネル電流が流れる。このトンネル電流に対する抵抗値が、２つの強磁性体層の磁化方向の関係に応じて変化する。

ここで、強磁性体層の磁化方向を反転させる方法として、メモリセルの近傍に電流を流して外部磁場を発生し、強磁性体層の磁化方向を反転させる外部磁化反転法が知られている（たとえば、非特許文献１参照）。
Takaharu Tsuji et al. " A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture ", 2004 Symposium on VLSI Circuits Digest of Technical Papers pp.450-453 ＣＭＯＳアナログ回路入門（ＣＱ出版社）pp.60-62

ところで、ＭＲＡＭにおいては、データ読み出し対象であるＭＴＪ素子に定電圧を印加し、このときにＭＴＪ素子を通して流れる電流値からＭＴＪ素子の抵抗値すなわち記憶データが読み出される。ここで、データ読み出しを正確に行なうために、この定電圧がＭＴＪ素子の抵抗値に依存しないことが求められ、たとえばこの定電圧を印加する定電圧トランジスタの電流駆動能力を上げる方法が採用されている。

トランジスタの電流駆動能力を上げるためには、たとえば、定電圧トランジスタのゲート幅を大きくする方法が考えられる。しかしながら、このような方法ではＭＴＪ素子を通して流れる電流を検出するセンスアンプ等の回路とＭＴＪ素子とを接続する読み出し信号線の寄生容量が大きくなるため、読み出し動作の速度が低下してしまう。

また、単に定電圧トランジスタを２個以上設け、これらを直列接続することで電流駆動能力を上げる方法が考えられる。しかしながら、このような方法ではトランジスタ数が増加し、また、寄生抵抗すなわちトランジスタのオン抵抗が増加するために低電源電圧動作が困難になってしまう。

それゆえに、本発明の目的は、読み出し動作の速度低下を防ぎ、電源の低電圧化を図り、かつデータ読み出しを正確に行なうことが可能な半導体装置を提供することである。

本発明の一実施例の形態の半導体装置は、要約すれば、選択トランジスタは、差動アンプの入力端子と定電圧トランジスタとの間に直列接続されている。定電圧トランジスタは、可変抵抗素子と選択トランジスタとの間に接続されている。

本発明の一実施例の形態によれば、選択トランジスタと定電圧トランジスタとが直列接続されているため、定電圧トランジスタのゲート幅を大きくすることなく電流駆動能力を上げることができる。これにより、読み出し動作の速度低下を防ぐことができる。また、定電圧トランジスタと可変抵抗素子との間における選択トランジスタのオン抵抗がなくなる。これにより、電源の低電圧化を図ることができる。また、電流駆動能力を上げることができるため、定電圧トランジスタのドレイン電流の大小によって定電圧トランジスタのソース電位が変わることを防ぐことができる。これにより、データ読み出しを正確に行なうことができる。

以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

図１は、本発明の実施の形態に係る半導体装置の全体構成を示す概略ブロック図である。

図１を参照して、半導体装置１０１は、たとえばＭＲＡＭであり、コントロール回路５と、行列状に集積配置されたＭＴＪメモリセルＭＣ（以下、単にメモリセルＭＣとも称する）を含むメモリアレイ１０と、行選択回路２０と、列デコーダ２５と、読み出し／書き込み制御回路３０と、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のソース線ＳＬとを備える。

なお、以下においては、メモリアレイ１０が含む行列状に集積配置された複数のメモリセルＭＣの行および列をそれぞれメモリセル行およびメモリセル列とも称する。

行選択回路２０は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいてアクセス対象となるメモリアレイ１０におけるメモリセル行の選択動作を実行する。列デコーダ２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいてアクセス対象となるメモリアレイ１０におけるメモリセル列の選択動作を実行する。

読み出し／書き込み制御回路３０は、入力データＤＩＮに基づいてメモリセルＭＣに対するデータ書き込みを行なう。また、読み出し／書き込み制御回路３０は、メモリセルＭＣからデータを読み出し、読み出しデータＤＯＵＴとしてコントロール回路５へ出力する。

コントロール回路５は、制御信号ＣＭＤに応答して半導体装置１０１の全体の動作を制御する。また、コントロール回路５は、読み出し／書き込み制御回路３０から受けた読み出しデータＤＯＵＴに基づいて種々の信号処理を行なう。

ワード線ＷＬおよびソース線ＳＬは、メモリセル行にそれぞれ対応して設けられる。ビット線ＢＬは、メモリセル列に対応して設けられる。図１には代表的に１個のメモリセルＭＣが示され、メモリセルＭＣのメモリセル行に対応してワード線ＷＬが代表的に１本示されている。また、メモリセルＭＣのメモリセル列に対応してビット線ＢＬが代表的に１本示されている。

図２は、本発明の実施の形態に係るメモリアレイ１０およびその周辺回路の概略構成図である。

図２を参照して、メモリアレイ１０は、行列状に集積配置されたメモリセルＭＣを含む。

図２においては、代表的に、メモリセルＭＣ０〜ＭＣ３、メモリセル行にそれぞれ対応して設けられたワード線ＷＬ０およびＷＬ１、メモリセル列に対応して設けられたビット線ＢＬ０Ａ、ＢＬ０Ｂ、ＢＬ１ＡおよびＢＬ１Ｂが示されている。

メモリセルＭＣ０〜ＭＣ３は、ＭＴＪ素子（磁気抵抗素子）Ｓ０〜Ｓ３と、セルトランジスタＴＲＳ０〜ＴＲＳ３とをそれぞれ含む。

また、メモリアレイ１０は、ダミーワード線ＷＬＤ０およびＷＬＤ１と、ダミーメモリセルＭＣＡ，ＭＣＢ，ＭＣＣ，ＭＣＤとを含む。

ダミーメモリセルＭＣＡ，ＭＣＢ，ＭＣＣ，ＭＣＤは、ＭＴＪ素子（磁気抵抗素子）ＳＡ，ＳＢ，ＳＣ，ＳＤと、セルトランジスタＴＲＳＡ，ＴＲＳＢ，ＴＲＳＣ，ＴＲＳＤとをそれぞれ含む。

読み出し／書き込み制御回路３０は、スイッチ回路１と、たとえばＮチャネルＭＯＳトランジスタである定電圧トランジスタＴＲＣ０〜ＴＲＣ３と、差動増幅回路ＡＭＰ０およびＡＭＰ１と、たとえばＰチャネルＭＯＳトランジスタである負荷トランジスタＴＲＬ０Ａ，ＴＲＬ０Ｂ，ＴＲＬ１Ａ，ＴＲＬ１Ｂとを含む。スイッチ回路１は、たとえばＮチャネルＭＯＳトランジスタである選択トランジスタＴＲＷ０Ａ，ＴＲＷ０Ｂ，ＴＲＷ０Ｃ，ＴＲＷ０Ｄ，ＴＲＷ１Ａ，ＴＲＷ１Ｂ，ＴＲＷ１Ｃ，ＴＲＷ１Ｄを含む。

以下、メモリセルＭＣ０〜ＭＣ３の各々をメモリセルＭＣと称し、ダミーメモリセルＭＣＡ，ＭＣＢ，ＭＣＣ，ＭＣＤの各々をダミーメモリセルＭＣと称し、ＭＴＪ素子Ｓ０〜Ｓ３，ＳＡ，ＳＢ，ＳＣ，ＳＤの各々をＭＴＪ素子Ｓと称し、負荷トランジスタＴＲＬ０Ａ，ＴＲＬ０Ｂ，ＴＲＬ１Ａ，ＴＲＬ１Ｂの各々を負荷トランジスタＴＲＬと称し、セルトランジスタＴＲＳ０〜ＴＲＳ３の各々をセルトランジスタＴＲＳと称し、定電圧トランジスタＴＲＣ０〜ＴＲＣ３の各々を定電圧トランジスタＴＲＣと称し、選択トランジスタＴＲＷ０Ａ，ＴＲＷ０Ｂ，ＴＲＷ０Ｃ，ＴＲＷ０Ｄ，ＴＲＷ１Ａ，ＴＲＷ１Ｂ，ＴＲＷ１Ｃ，ＴＲＷ１Ｄの各々を選択トランジスタＴＲＷと称し、ビット線ＢＬ０Ａ、ＢＬ０Ｂ、ＢＬ１ＡおよびＢＬ１Ｂの各々をビット線ＢＬと称し、差動増幅回路ＡＭＰ０およびＡＭＰ１の各々を差動増幅回路ＡＭＰと称する場合がある。

読み出し／書き込み制御回路３０において、負荷トランジスタＴＲＬ０Ａ，ＴＲＬ０Ｂ，ＴＲＬ１Ａ，ＴＲＬ１Ｂの各々は、電圧源ＶＣＣに結合されたソースと、互いに接続されたドレインおよびゲートとを有し、抵抗値Ｒｌｏａｄを有する。

差動増幅回路ＡＭＰ０は、負荷トランジスタＴＲＬ０Ａのドレインに接続された第１入力端子と、負荷トランジスタＴＲＬ０Ｂのドレインに接続された第２入力端子とを有する。差動増幅回路ＡＭＰ１は、負荷トランジスタＴＲＬ１Ａのドレインに接続された第１入力端子と、負荷トランジスタＴＲＬ１Ｂのドレインに接続された第２入力端子とを有する。ここで、半導体装置１０１では、差動増幅回路ＡＭＰ０の第２入力端子と差動増幅回路ＡＭＰ１の第２入力端子とを接続する平均化配線ＡＶＬが設けられている。

選択トランジスタＴＲＷ０Ａは、差動増幅回路ＡＭＰ０の第１入力端子に接続されたドレインと、制御信号ＲＡ０を受けるゲートと、定電圧トランジスタＴＲＣ０のドレインに接続されたソースとを有する。選択トランジスタＴＲＷ０Ｂは、差動増幅回路ＡＭＰ０の第１入力端子に接続されたドレインと、制御信号ＲＡ０Ｂを受けるゲートと、定電圧トランジスタＴＲＣ１のドレインに接続されたソースとを有する。選択トランジスタＴＲＷ０Ｃは、差動増幅回路ＡＭＰ０の第２入力端子に接続されたドレインと、制御信号ＲＡ０Ｂを受けるゲートと、定電圧トランジスタＴＲＣ０のドレインに接続されたソースとを有する。選択トランジスタＴＲＷ０Ｄは、差動増幅回路ＡＭＰ０の第２入力端子に接続されたドレインと、制御信号ＲＡ０を受けるゲートと、定電圧トランジスタＴＲＣ１のドレインに接続されたソースとを有する。

選択トランジスタＴＲＷ１Ａは、差動増幅回路ＡＭＰ１の第１入力端子に接続されたドレインと、制御信号ＲＡ０を受けるゲートと、定電圧トランジスタＴＲＣ２のドレインに接続されたソースとを有する。選択トランジスタＴＲＷ１Ｂは、差動増幅回路ＡＭＰ１の第１入力端子に接続されたドレインと、制御信号ＲＡ０Ｂを受けるゲートと、定電圧トランジスタＴＲＣ３のドレインに接続されたソースとを有する。選択トランジスタＴＲＷ１Ｃは、差動増幅回路ＡＭＰ１の第２入力端子に接続されたドレインと、制御信号ＲＡ０Ｂを受けるゲートと、定電圧トランジスタＴＲＣ２のドレインに接続されたソースとを有する。選択トランジスタＴＲＷ１Ｄは、差動増幅回路ＡＭＰ１の第２入力端子に接続されたドレインと、制御信号ＲＡ０を受けるゲートと、定電圧トランジスタＴＲＣ３のドレインに接続されたソースとを有する。

定電圧トランジスタＴＲＣ０〜ＴＲＣ３の各々は、基準電圧源ＶＲＥＦに結合されたゲートと、スイッチ回路１に接続されたドレインと、ビット線ＢＬ０Ａ、ＢＬ０Ｂ、ＢＬ１ＡおよびＢＬ１Ｂにそれぞれ接続されたソースとを有する。

メモリセルＭＣ０において、ＭＴＪ素子Ｓ０は、ビット線ＢＬ０Ａに接続された第１端と、第２端とを有する。セルトランジスタＴＲＳ０は、ワード線ＷＬ０に接続されたゲートと、ＭＴＪ素子Ｓ０の第２端に接続されたドレインと、接地電圧源に結合されたソースとを有する。メモリセルＭＣ１において、ＭＴＪ素子Ｓ１は、ビット線ＢＬ１Ａに接続された第１端と、第２端とを有する。セルトランジスタＴＲＳ１は、ワード線ＷＬ０に接続されたゲートと、ＭＴＪ素子Ｓ１の第２端に接続されたドレインと、接地電圧源に結合されたソースとを有する。メモリセルＭＣ２において、ＭＴＪ素子Ｓ２は、ビット線ＢＬ０Ｂに接続された第１端と、第２端とを有する。セルトランジスタＴＲＳ２は、ワード線ＷＬ１に接続されたゲートと、ＭＴＪ素子Ｓ２の第２端に接続されたドレインと、接地電圧源に結合されたソースとを有する。メモリセルＭＣ３において、ＭＴＪ素子Ｓ３は、ビット線ＢＬ１Ｂに接続された第１端と、第２端とを有する。セルトランジスタＴＲＳ３は、ワード線ＷＬ１に接続されたゲートと、ＭＴＪ素子Ｓ３の第２端に接続されたドレインと、接地電圧源に結合されたソースとを有する。

ダミーメモリセルＭＣＡにおいて、ＭＴＪ素子ＳＡは、ビット線ＢＬ０Ａに接続された第１端と、第２端とを有する。セルトランジスタＴＲＳＡは、ダミーワード線ＷＬＤ０に接続されたゲートと、ＭＴＪ素子ＳＡの第２端に接続されたドレインと、接地電圧源に結合されたソースとを有する。ダミーメモリセルＭＣＢにおいて、ＭＴＪ素子ＳＢは、ビット線ＢＬ１Ａに接続された第１端と、第２端とを有する。セルトランジスタＴＲＳＢは、ダミーワード線ＷＬＤ０に接続されたゲートと、ＭＴＪ素子ＳＢの第２端に接続されたドレインと、接地電圧源に結合されたソースとを有する。ダミーメモリセルＭＣＣにおいて、ＭＴＪ素子ＳＣは、ビット線ＢＬ０Ｂに接続された第１端と、第２端とを有する。セルトランジスタＴＲＳＣは、ダミーワード線ＷＬＤ１に接続されたゲートと、ＭＴＪ素子ＳＣの第２端に接続されたドレインと、接地電圧源に結合されたソースとを有する。ダミーメモリセルＭＣＤにおいて、ＭＴＪ素子ＳＤは、ビット線ＢＬ１Ｂに接続された第１端と、第２端とを有する。セルトランジスタＴＲＳＤは、ダミーワード線ＷＬＤ１に接続されたゲートと、ＭＴＪ素子ＳＤの第２端に接続されたドレインと、接地電圧源に結合されたソースとを有する。

半導体装置１０１では、各ビット線ＢＬに同じ数のＭＴＪ素子Ｓが接続されている。これにより、各ビット線ＢＬの特性のバランスをとることができる。

ＭＴＪ素子Ｓは、記憶データの論理値に対応する磁化方向に応じて電気抵抗値が変化する、すなわち抵抗値により情報を不揮発的に記憶する。

差動増幅回路ＡＭＰ０は、第１入力端子における電圧と第２入力端子における電圧との差を増幅し、出力信号ＯＵＴ０をデータ読み出し結果として出力する。差動増幅回路ＡＭＰ１は、第１入力端子における電圧と第２入力端子における電圧との差を増幅し、出力信号ＯＵＴ１をデータ読み出し結果として出力する。

スイッチ回路１は、差動増幅回路ＡＭＰ０および差動増幅回路ＡＭＰ１とビット線ＢＬ０Ａ、ＢＬ０Ｂ、ＢＬ１ＡおよびＢＬ１Ｂとの接続関係を切り替える。

定電圧トランジスタＴＲＣは、ビット線ＢＬに対応して設けられ、対応のビット線ＢＬに接続されたＭＴＪ素子Ｓに定電圧を供給する。

定電圧トランジスタＴＲＣは、そのソース電位、すなわちＭＴＪ素子Ｓへの供給電圧をＶＧ−Ｖｔｈにクランプする。ここで、ＶＧは定電圧トランジスタＴＲＣのゲート電圧であり、Ｖｔｈは定電圧トランジスタＴＲＣの閾値電圧である。

たとえば、ビット線ＢＬの電位が下がると定電圧トランジスタＴＲＣのゲート−ソース間電圧ＶＧＳが大きくなるため、そのドレイン電流が大きくなる。すなわち、定電圧トランジスタＴＲＣのオン抵抗が小さくなるため、ビット線ＢＬの電位が上がる。このような動作により、定電圧供給が可能となる。

そして、定電圧トランジスタＴＲＣによって定電圧がＭＴＪ素子Ｓに供給されているため、ＭＴＪ素子Ｓの抵抗値の大小に応じて負荷トランジスタＴＲＬを通して流れる電流が変わる。これにより、差動増幅回路ＡＭＰの入力電圧レベルが変わるため、ＭＴＪ素子Ｓの記憶データの論理値を判定することができる。

また、ＭＴＪ素子Ｓに定電圧を供給することにより、ＭＴＪ素子Ｓに供給する電流を適切な値に設定することができる。すなわち、データ読み出し時、ビット線ＢＬの負荷容量を引き抜くためにはある程度の電流をビット線ＢＬを通して流す必要があるが、このビット線電流が大きくなりすぎるとＭＴＪ素子Ｓが破壊されてしまう。しかしながら、定電圧トランジスタＴＲＣを設けることにより、ビット線電流をＭＴＪ素子Ｓが破壊されないぎりぎりの定電流値に制御することができる。

また、定電圧トランジスタＴＲＣの増幅作用により、負荷トランジスタＴＲＬの電気抵抗値を大きくすることで差動増幅回路ＡＭＰの入力電圧の振幅を大きくすることができるとともに、ビット線ＢＬを通して十分な電流を流すことができる。

次に、本発明の実施の形態に係る半導体装置におけるデータ読み出し時の動作について説明する。ここでは、ＭＴＪ素子ＳＡおよびＳＣが高い電気抵抗値Ｒｍａｘを有するようにこれらの磁化方向が設定されており、ＭＴＪ素子ＳＢおよびＳＤが低い電気抵抗値Ｒｍｉｎを有するようにこれらの磁化方向が設定されていると仮定して説明する。

ワード線ＷＬ０およびＷＬ１は、データ読み出し時、行選択回路２０による行選択結果に基づいて論理ハイレベルへ駆動される。そして、選択ワード線すなわち選択メモリセル行に対応するセルトランジスタＴＲＳは、ゲートに論理ハイレベルの電圧を受けてオンする。

ＭＴＪ素子Ｓ０およびＳ１の記憶データを読み出す場合には、ワード線ＷＬ０が選択状態へ駆動され、ワード線ＷＬ１が非選択状態に設定される。すなわち、制御信号ＲＡ０が論理ハイレベル、制御信号ＲＡ０Ｂが論理ローレベルに設定される。そうすると、セルトランジスタＴＲＳ０およびＴＲＳ１は、ゲートに論理ハイレベルの電圧を受けてオンする。

このとき、ＭＴＪ素子ＳＣおよびＳＤに対応するダミーワード線ＷＬＤ１が選択状態へ駆動される。また、ＭＴＪ素子ＳＡおよびＳＢに対応するダミーワード線ＷＬＤ０は非選択状態に設定される。そうすると、セルトランジスタＴＲＳＣおよびＴＲＳＤは、ゲートに論理ハイレベルの電圧を受けてオンする。

また、制御信号ＲＡ０が論理ハイレベル、制御信号ＲＡ０Ｂが論理ローレベルに設定されるため、選択トランジスタＴＲＷ０Ａ、ＴＲＷ０Ｄ、ＴＲＷ１ＡおよびＴＲＷ１Ｄがオンし、選択トランジスタＴＲＷ０Ｂ、ＴＲＷ０Ｃ、ＴＲＷ１ＢおよびＴＲＷ１Ｃがオフする。

これにより、抵抗値Ｒｍａｘを有するＭＴＪ素子ＳＣと抵抗値Ｒｍｉｎを有するＭＴＪ素子ＳＤとがスイッチ回路１および平均化配線ＡＶＬを介して接続される。このため、差動増幅回路ＡＭＰ０およびＡＭＰ１の第２入力端子の電位が、たとえばＭＴＪ素子Ｓ０の抵抗値がＲｍａｘのときにおける差動増幅回路ＡＭＰ０の第１入力端子の電位とＭＴＪ素子Ｓ０の抵抗値がＲｍｉｎのときにおける差動増幅回路ＡＭＰ０の第１入力端子の電位との中間（平均）電位となる。これにより、差動増幅回路ＡＭＰ０およびＡＭＰ１は、それぞれＭＴＪ素子Ｓ０およびＳ１の記憶データの論理値の判定を行なうことができる。

次に、ＭＴＪ素子Ｓ２およびＳ３の記憶データを読み出す場合には、ワード線ＷＬ１が選択状態へ駆動され、ワード線ＷＬ０が非選択状態に設定される。すなわち、制御信号ＲＡ０Ｂが論理ハイレベル、制御信号ＲＡ０が論理ローレベルに設定される。そうすると、セルトランジスタＴＲＳ２およびＴＲＳ３は、ゲートに論理ハイレベルの電圧を受けてオンする。

このとき、ＭＴＪ素子ＳＡおよびＳＢに対応するダミーワード線ＷＬＤ０は選択状態に設定される。また、ＭＴＪ素子ＳＣおよびＳＤに対応するダミーワード線ＷＬＤ１が非選択状態へ駆動される。そうすると、セルトランジスタＴＲＳＡおよびＴＲＳＢは、ゲートに論理ハイレベルの電圧を受けてオンする。

また、制御信号ＲＡ０Ｂが論理ハイレベル、制御信号ＲＡ０が論理ローレベルに設定されるため、選択トランジスタＴＲＷ０Ｂ、ＴＲＷ０Ｃ、ＴＲＷ１ＢおよびＴＲＷ１Ｃがオンし、選択トランジスタＴＲＷ０Ａ、ＴＲＷ０Ｄ、ＴＲＷ１ＡおよびＴＲＷ１Ｄがオフする。

これにより、抵抗値Ｒｍａｘを有するＭＴＪ素子ＳＡと抵抗値Ｒｍｉｎを有するＭＴＪ素子ＳＢとがスイッチ回路１および平均化配線ＡＶＬを介して接続される。このため、差動増幅回路ＡＭＰ０およびＡＭＰ１の第２入力端子の電位が、たとえばＭＴＪ素子Ｓ２の抵抗値がＲｍａｘのときにおける差動増幅回路ＡＭＰ０の第２入力端子の電位とＭＴＪ素子Ｓ２の抵抗値がＲｍｉｎのときにおける差動増幅回路ＡＭＰ０の第２入力端子の電位との中間（平均）電位となる。これにより、差動増幅回路ＡＭＰ０およびＡＭＰ１は、それぞれＭＴＪ素子Ｓ２およびＳ３の記憶データの論理値の判定を行なうことができる。

図３は、定電圧トランジスタ、選択トランジスタおよびＭＴＪ素子の配置の一例を示す図である。

図３を参照して、選択トランジスタＴＲＷは、定電圧トランジスタＴＲＣとＭＴＪ素子Ｓとの間に直列接続されている。このような構成では、以下のような問題がある。すなわち、ＭＴＪ素子Ｓが抵抗値Ｒｍｉｎを有する場合には、抵抗値Ｒｍａｘを有する場合と比べて定電圧トランジスタＴＲＣのドレイン電流が増える。そうすると、定電圧トランジスタＴＲＣのソース電位と選択トランジスタＴＲＷとの接続ノードの電位が下がるため、差動増幅回路ＡＭＰの入力電位が下がる。これにより、差動増幅回路ＡＭＰにおいてＭＴＪ素子Ｓの抵抗値が抵抗値Ｒｍｉｎよりも大きく見えることになり、差動増幅回路ＡＭＰがＭＴＪ素子Ｓの記憶データの論理値を誤判定してしまう可能性が高くなる。

このような問題点を解決するためには、定電圧トランジスタＴＲＣの電流駆動能力を上げる必要がある。すなわち、定電圧トランジスタＴＲＣのドレイン電流の大小に関わらず、定電圧トランジスタＴＲＣのソース電位が一定になるようにする必要がある。

たとえば、定電圧トランジスタＴＲＣのゲート幅を大きくすることで定電圧トランジスタＴＲＣの電流駆動能力を上げる方法が考えられるが、この方法では差動増幅回路ＡＭＰとＭＴＪ素子Ｓとを接続するビット線ＢＬ等の読み出し信号線の寄生容量が大きくなるため、読み出し動作の速度が低下してしまう。

図４は、定電圧トランジスタ、選択トランジスタおよびＭＴＪ素子の配置の一例を示す図である。

図４を参照して、直列接続された２つの定電圧トランジスタＴＲＣが、負荷トランジスタＴＲＬおよび差動増幅回路ＡＭＰと選択トランジスタＴＲＷとの間に設けられている。このような構成により、電流駆動能力を上げることができる。

しかしながら、このような構成では、トランジスタ数が増加し、また、寄生抵抗すなわちトランジスタのオン抵抗が増加するために低電源電圧動作が困難になってしまう。

図５は、本発明の実施の形態に係る半導体装置における定電圧トランジスタ、選択トランジスタおよびＭＴＪ素子の配置を示す図である。

図５を参照して、半導体装置１０１では、定電圧トランジスタＴＲＣは、選択トランジスタＴＲＷとＭＴＪ素子Ｓとの間に直列接続されている。

このように、定電圧トランジスタＴＲＣと選択トランジスタＴＲＷとが直列接続されているため、電流駆動能力を上げることができる。すなわち、より安定にＭＴＪ素子Ｓへ定電圧を供給することができる。

ここで、上記のように、ＭＴＪ素子Ｓが低抵抗値Ｒｍｉｎを有するときは定電圧トランジスタＴＲＣのドレイン電流が大きくなる。このような場合、定電圧トランジスタＴＲＣおよび選択トランジスタＴＲＷが非飽和領域で動作していると、定電圧トランジスタＴＲＣのドレイン電位が大きくなるため、差動増幅回路ＡＭＰの入力電位が高くなってしまう。

そこで、半導体装置１０１では、定電圧トランジスタＴＲＣおよび選択トランジスタＴＲＷを飽和領域で動作させる。これにより、定電圧トランジスタＴＲＣのドレイン−ソース間電圧を大きくすることなくそのゲートーソース間電圧を大きくすることのみで定電圧トランジスタＴＲＣのドレイン電流を大きくすることができる。したがって、ＭＴＪ素子Ｓが低抵抗値Ｒｍｉｎを有するときでも差動増幅回路ＡＭＰの入力電位が高くなってしまうことを防ぐことができる。

すなわち、選択トランジスタＴＲＷのゲート電圧ＶＳＥＬの最大振幅は、一定電圧である定電圧トランジスタＴＲＣのゲート電圧ＶＳＡより大きく設定し、たとえばコントロール回路５の電源電圧ＶＣＣに設定する。

定電圧トランジスタＴＲＣからＭＴＪ素子Ｓへの供給電圧をＶＭＴＪとし、選択トランジスタＴＲＷのオーバードライブ電圧をΔＯＶＳＥＬとし、定電圧トランジスタＴＲＣのオーバードライブ電圧をΔＯＶＣＴとし、選択トランジスタＴＲＷの閾値電圧をＶＴＨＳＥＬとし、定電圧トランジスタＴＲＣの閾値電圧をＶＴＨＣＴとすると、定電圧トランジスタＴＲＣのゲート電圧ＶＳＡおよび選択トランジスタＴＲＷのゲート電圧ＶＳＥＬの条件は以下の式で表わされる。

ＶＳＡ≧ＶＭＴＪ＋ＶＴＨＣＴ＋ΔＯＶＣＴ
ＶＳＥＬ≧ＶＭＴＪ＋ＶＴＨＳＥＬ＋ΔＯＶＳＥＬ＋ΔＯＶＣＴ
ＶＳＥＬ≧ＶＳＡ
ここで、ビット線ＢＬを通して流れる電流をｉｄだけ微少変化させたときのビット線ＢＬにおける微小電圧変化をｖｉｎとし、抵抗変化Ｒｉｎ＝ｖｉｎ／ｉｄとする。

図３に示す構成における抵抗変化Ｒｉｎは、非特許文献２のページ６２の（Ｇ．８）式より、以下のように表される。

一方、図５に示す半導体装置１０１における抵抗変化Ｒｉｎは、以下のように表される。

たとえばＲｌｏａｄ≒５０ｋΩとし、ｒ０≒２５０ｋΩとすると、Ｒｌｏａｄ／ｒ０≒０．２である。また、１／ｇｍ≒１００Ωとすると、１／（ｇｍ×ｒ０）≒１／５０である。この場合、Ｒｉｎ’×１．２＝Ｒｉｎとなる。

抵抗変化Ｒｉｎが大きい場合には、ＭＴＪ素子Ｓが低抵抗値Ｒｍｉｎを有するときにビット線ＢＬの電位が低下し、ビット線ＢＬを通して流れる電流が小さくなってしまう。

ここで、上記２つの式より、半導体装置１０１では、図３に示す構成と比べて、約２０％Ｒｉｎが小さい。すなわち、抵抗変化Ｒｉｎが小さいため、ＭＴＪ素子Ｓの抵抗値に対する電流変化ｉｄの依存性が小さい。これにより、信号電流を効率良く取り出すことができ、差動増幅回路ＡＭＰの入力電位を安定させることができる。

また、半導体装置１０１では、図３に示す構成と比べて、定電圧トランジスタＴＲＣとＭＴＪ素子Ｓとの間における選択トランジスタＴＲＷのオン抵抗がなくなるため、低電源電圧動作が可能となる。

以上より、本発明の実施の形態に係る半導体装置では、読み出し動作の速度低下を防ぎ、電源の低電圧化を図り、かつデータ読み出しを正確に行なうことができる。

また、半導体装置１０１では、定電圧トランジスタＴＲＣとＭＴＪ素子Ｓとの間における選択トランジスタＴＲＷのオン抵抗がなくなるため、ビット線ＢＬを通して流れる電流が大きくなる。これにより、ＭＴＪ素子Ｓの抵抗値がＲｍｉｎのときにビット線ＢＬを通して流れる電流とＭＴＪ素子Ｓの抵抗値がＲｍａｘのときビット線ＢＬを通して流れる電流との差を大きくすることができるため、差動増幅回路ＡＭＰにおいてより正確にデータ読み出しを行なうことができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態に係る半導体装置の全体構成を示す概略ブロック図である。 本発明の実施の形態に係るメモリアレイ１０およびその周辺回路の概略構成図である。 定電圧トランジスタ、選択トランジスタおよびＭＴＪ素子の配置の一例を示す図である。 定電圧トランジスタ、選択トランジスタおよびＭＴＪ素子の配置の一例を示す図である。 本発明の実施の形態に係る半導体装置における定電圧トランジスタ、選択トランジスタおよびＭＴＪ素子の配置を示す図である。

符号の説明

１ スイッチ回路、５ コントロール回路、１０ メモリアレイ、２０ 行選択回路、２５ 列デコーダ、３０ 読み出し／書き込み制御回路、１０１ 半導体装置、ＷＬ，ＷＬ０，ＷＬ１ ワード線、ＢＬ，ＢＬ０Ａ，ＢＬ０Ｂ，ＢＬ１Ａ，ＢＬ１Ｂ ビット線、ＭＣ０〜ＭＣ５，ＭＣ，ＭＣ０〜ＭＣ３ メモリセル、Ｓ０〜Ｓ３，ＳＡ，ＳＢ，ＳＣ，ＳＤ，Ｓ ＭＴＪ素子（磁気抵抗素子）、ＴＲＳ０〜ＴＲＳ３，ＴＲＳＡ，ＴＲＳＢ，ＴＲＳＣ，ＴＲＳＤ，ＴＲＳ セルトランジスタ、ＷＬＤ０，ＷＬＤ１ ダミーワード線、ＭＣＡ，ＭＣＢ，ＭＣＣ，ＭＣＤ ダミーメモリセル、ＴＲＣ０〜ＴＲＣ３ 定電圧トランジスタ、ＡＭＰ０，ＡＭＰ１ 差動増幅回路、ＴＲＬ０Ａ，ＴＲＬ０Ｂ，ＴＲＬ１Ａ，ＴＲＬ１Ｂ 負荷トランジスタ。

Claims (3)

1. 基準電圧源に結合された第１端と、第２端とを有する第１の負荷と、
   前記第１の負荷の第２端に結合された第１入力端子と、第２入力端子とを有し、前記第１入力端子における電圧と前記第２入力端子における電圧との差を増幅する第１の差動アンプと、
   各々が、抵抗値により情報を不揮発的に記憶する第１の可変抵抗素子および第２の可変抵抗素子と、
   前記第１の可変抵抗素子に定電圧を供給する第１の定電圧トランジスタと、
   前記第２の可変抵抗素子に定電圧を供給する第２の定電圧トランジスタと、
   前記第１の差動アンプの第１入力端子と前記第１の定電圧トランジスタとの間に直列接続され、前記第１の差動アンプの第１入力端子と前記第１の定電圧トランジスタとを接続するか否かを切り替える第１の選択トランジスタと、
   前記第１の差動アンプの第１入力端子と前記第２の定電圧トランジスタとの間に直列接続され、前記第１の差動アンプの第１入力端子と前記第２の定電圧トランジスタとを接続するか否かを切り替える第２の選択トランジスタとを備え、
   前記第１の定電圧トランジスタは、前記第１の可変抵抗素子と前記第１の選択トランジスタとの間に接続され、
   前記第２の定電圧トランジスタは、前記第２の可変抵抗素子と前記第２の選択トランジスタとの間に接続されている半導体装置。
2. 前記半導体装置は、さらに、
   前記第１の選択トランジスタおよび前記第２の選択トランジスタのオン・オフ制御、ならびに前記第１の差動アンプによる増幅信号の処理の少なくともいずれか一方を行なう制御回路を備え、
   前記第１の選択トランジスタの制御電極および前記第２の選択トランジスタの制御電極に供給される制御電圧の最大振幅は、前記制御回路の電源電圧レベルに設定されている請求項１記載の半導体装置。
3. 前記半導体装置は、さらに、
   基準電圧源に結合された第１端と、前記第１の差動アンプの第２入力端子に結合された第２端とを有する第２の負荷と、
   各々が、基準電圧源に結合された第１端と、第２端とを有する第３の負荷および第４の負荷と、
   前記第３の負荷の第２端に結合された第１入力端子と、前記第４の負荷の第２端に結合された第２入力端子とを有し、前記第１入力端子における電圧と前記第２入力端子における電圧との差を増幅する第２の差動アンプと、
   各々が、抵抗値により情報を不揮発的に記憶する第３の可変抵抗素子ないし第４の可変抵抗素子と、
   前記第１の差動アンプの第２入力端子と前記第１の定電圧トランジスタとの間に直列接続され、前記第１の差動アンプの第２入力端子と前記第１の定電圧トランジスタとを接続するか否かを切り替える第３の選択トランジスタと、
   前記第１の差動アンプの第２入力端子と前記第２の定電圧トランジスタとの間に直列接続され、前記第１の差動アンプの第２入力端子と前記第２の定電圧トランジスタとを接続するか否かを切り替える第４の選択トランジスタと、
   前記第３の可変抵抗素子に定電圧を供給する第３の定電圧トランジスタと、
   前記第４の可変抵抗素子に定電圧を供給する第４の定電圧トランジスタと、
   前記第２の差動アンプの第１入力端子と前記第３の定電圧トランジスタとの間に直列接続され、前記第２の差動アンプの第１入力端子と前記第３の定電圧トランジスタとを接続するか否かを切り替える第５の選択トランジスタと、
   前記第２の差動アンプの第１入力端子と前記第４の定電圧トランジスタとの間に直列接続され、前記第２の差動アンプの第１入力端子と前記第４の定電圧トランジスタとを接続するか否かを切り替える第６の選択トランジスタと、
   前記第２の差動アンプの第２入力端子と前記第３の定電圧トランジスタとの間に直列接続され、前記第２の差動アンプの第２入力端子と前記第３の定電圧トランジスタとを接続するか否かを切り替える第７の選択トランジスタと、
   前記第２の差動アンプの第２入力端子と前記第４の定電圧トランジスタとの間に直列接続され、前記第２の差動アンプの第２入力端子と前記第４の定電圧トランジスタとを接続するか否かを切り替える第８の選択トランジスタとを備え、
   前記第３の定電圧トランジスタは、前記第３の可変抵抗素子と前記第５の選択トランジスタおよび前記第７の選択トランジスタとの間に接続され、
   前記第４の定電圧トランジスタは、前記第４の可変抵抗素子と前記第６の選択トランジスタおよび前記第８の選択トランジスタとの間に接続され、
   前記第１の差動アンプの第２入力端子と前記第２の差動アンプの第２入力端子とが結合されている請求項１記載の半導体装置。

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