WO2016186086A1 - 抵抗変化型素子を備えた記憶回路 - Google Patents

抵抗変化型素子を備えた記憶回路 Download PDF

Info

Publication number
WO2016186086A1
WO2016186086A1 PCT/JP2016/064531 JP2016064531W WO2016186086A1 WO 2016186086 A1 WO2016186086 A1 WO 2016186086A1 JP 2016064531 W JP2016064531 W JP 2016064531W WO 2016186086 A1 WO2016186086 A1 WO 2016186086A1
Authority
WO
WIPO (PCT)
Prior art keywords
resistance
memory cell
bit line
circuit
memory
Prior art date
Application number
PCT/JP2016/064531
Other languages
English (en)
French (fr)
Inventor
洋紀 小池
哲郎 遠藤
Original Assignee
国立大学法人東北大学
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 国立大学法人東北大学 filed Critical 国立大学法人東北大学
Priority to JP2017519363A priority Critical patent/JP6749021B2/ja
Priority to US15/573,904 priority patent/US10665282B2/en
Publication of WO2016186086A1 publication Critical patent/WO2016186086A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods

Definitions

  • the present invention relates to a memory circuit including a resistance variable element as a memory cell.
  • a memory circuit using a magnetoresistive element as a memory cell has been developed. This memory circuit compares the potential of the bit line, which changes according to the data stored in the memory cell, with the reference voltage to determine and output the stored data.
  • the memory circuit disclosed in Patent Document 1 uses a reference resistor Rref in order to generate a reference voltage.
  • the reference resistor Rref has a configuration in which a circuit in which two parallel magnetoresistive elements are connected in parallel and a circuit in which two antiparallel magnetoresistive elements are connected in parallel are connected in series.
  • the parallel state means a state in which the magnetization directions of the pinned layer and the free layer of the magnetoresistive effect element coincide with each other
  • the antiparallel state means that the magnetization directions of the pinned layer and the free layer of the magnetoresistive effect element are opposite to each other. Means the state.
  • the reference resistance Rref is (Rp + Rap) / 2.
  • Rp is a resistance value when the magnetoresistive effect element is in a parallel state
  • Rap is a resistance value when the magnetoresistive effect element is in an antiparallel state.
  • the memory circuit disclosed in Patent Document 1 includes an adjustment resistor.
  • the adjustment resistor is connected to the reference resistor Rref, and the resistance value is half of the resistance value of the bit line.
  • Patent Document 2 has a configuration in which a reference cell is arranged for each row of a memory cell array. This memory circuit selects a reference cell in the same row as the memory cell to be accessed. The resistance value of the reference cell is set to an intermediate level between the resistance values Rmax and Rmin of each memory cell.
  • Japanese Patent Application Laid-Open No. 2004-228688 also discloses a method for adjusting the size and gate voltage of a selection transistor by writing stored data corresponding to the resistance value Rmin to the reference cell as a method for setting the resistance value of the reference cell to such a value. Disclose.
  • JP 2002-197853 A JP 2004-46962 A (FIG. 10, paragraph 0058, etc.)
  • the reference cell disclosed in Patent Document 1 is composed of four magnetoresistive elements. For this reason, the structure is complicated and the element size is large. In the initial state, it is necessary to write two data to the four magnetoresistive elements that constitute the reference cell. For this reason, the configuration and control of the writing circuit are complicated, and writing takes time. Further, since the length of the current path changes according to the memory cell to be accessed, the wiring resistance changes. Therefore, the influence due to the fluctuation of the wiring resistance cannot be eliminated with only the adjustment resistor. For this reason, there is a possibility that the read data cannot be accurately reproduced.
  • the memory circuit disclosed in Patent Document 2 reads data (voltage) read from the memory cell to be read to the bit line and is read from the reference cell in the same row as the memory cell to be read to the bit line. Compare the data. This cancels the influence of the wiring resistance of the bit line and the source line.
  • the length of the transmission path varies from column to column. For this reason, there is a possibility that read data cannot be accurately reproduced due to the influence of wiring resistance.
  • the frequency of access to the reference cell is extremely high compared to the access to the memory cell. For example, when one reference cell is arranged for 1000 memory cells, the reference cell is accessed by an average of 1000 times the memory cell. For this reason, data rewrite (read disturb) may occur due to a read operation. When read disturb occurs, read data cannot be reproduced accurately.
  • the present invention has been made in view of the above circumstances, and provides a reference circuit that can easily generate an appropriate reference voltage with a simple configuration, can easily generate an appropriate reference voltage, and a memory circuit using the reference circuit. Objective.
  • the memory circuit of the present invention includes: A memory cell composed of a resistance variable element whose resistance value changes substantially in two stages; A resistance voltage conversion circuit for converting the resistance value of the memory cell to be read into a data voltage; A reference circuit composed of a series circuit of a resistance variable element and a linear resistance, which are substantially the same as the resistance variable element constituting the memory cell and set to low resistance in two stages; A reference voltage conversion circuit for converting a resistance value of the reference circuit into a reference voltage; A sense amplifier that determines data stored in the memory cell by comparing the data voltage and a reference voltage; Consists of
  • the resistance variable element can be set to, for example, either a high resistance RH or a low resistance RL,
  • the linear resistance constituting the reference circuit has a resistance value larger than 0 and smaller than a difference (RH ⁇ RL) between the high resistance RH and the low resistance RL. It is desirable. Furthermore, it is desirable that the resistance value of the linear resistor is substantially equal to ( ⁇ / 100) ⁇ RL, where ⁇ is the upper limit value of resistance value variation of the resistance variable element allowed from the resolution of the sense amplifier. .
  • the memory cells are arranged in a matrix
  • the resistance voltage conversion circuit is arranged for each column of the memory cell matrix, and selects a bit line connected to the memory cell in the same column, a load transistor connected to the bit line, and a memory cell to be accessed.
  • Means comprising:
  • Each of the reference circuits has the same configuration as the resistance variable element constituting the memory cell, and each of the reference cells includes a series circuit of a resistance variable element set to a low resistance and the linear resistance.
  • the reference voltage converter circuit is A reference bit line connected to the reference cell; A reference load transistor connected to the reference bit line; Means for selecting a reference cell at a position away from the reference load transistor by a distance corresponding to the distance from the memory cell to be accessed to the load transistor; The sense amplifier compares the data voltage of the bit line with the reference voltage of the reference bit line.
  • the memory cells are arranged in a matrix
  • the resistance voltage conversion circuit is arranged for each column of the memory cell matrix, and selects a bit line connected to the memory cell in the same column, a load transistor connected to the bit line, and a memory cell to be accessed.
  • Means comprising:
  • Each of the reference circuits has the same configuration as the variable resistance element that constitutes the memory cell, and includes a matrix of reference cells including the variable resistance element set to a low resistance and the linear resistance.
  • the reference voltage converter circuit is A reference bit line connected to the reference cell; A reference load transistor connected to the reference bit line; Means for selecting a reference cell at a position away from the reference load transistor by a distance corresponding to the distance from the memory cell to be accessed to the load transistor;
  • the sense amplifier compares the voltage of the bit line with the reference voltage of the reference bit line,
  • the linear resistor is connected between a connection point of a reference cell closest to a reference load transistor among the plurality of reference cells of the reference bit line and a connection point of the reference load transistor, or other reference cell. It is inserted between the common connection point of the end and the ground end.
  • the reference cell array is arranged between the memory cell arrays.
  • the plurality of resistance variable elements constituting the reference circuit are constituted by magnetic tunnel junction elements arranged in the same direction.
  • the magnetic tunnel junction element constituting the reference circuit is set to a low resistance by applying a magnetic field.
  • the present invention it is possible to provide a reference circuit capable of stably generating an appropriate reference voltage with a simple configuration and a simple write operation, and a memory circuit using the reference circuit.
  • FIG. 1 is a block diagram of a memory circuit according to a first embodiment of the present invention.
  • A is the figure which showed the structure of the magnetic tunnel junction (MTJ) element of a high resistance state.
  • B is a diagram showing a configuration of an MTJ element in a low resistance state.
  • C is the figure which showed the method of setting an MTJ element to a high resistance state by applying an external magnetic field.
  • D is the figure which showed the method of setting an MTJ element to a low resistance state by applying an external magnetic field.
  • FIG. 2 is a diagram illustrating a configuration of a reference cell illustrated in FIG. 1.
  • A) (b) is a figure which shows the structural example of fixed resistance (linear resistance).
  • FIG. 1 is a block diagram of a memory circuit according to a first embodiment of the present invention.
  • A is the figure which showed the structure of the magnetic tunnel junction (MTJ) element of a high resistance state.
  • B is a diagram showing a configuration of an MTJ element in
  • FIG. 2 is a diagram for explaining an arrangement of the memory cells shown in FIG. 1 in space. It is a figure for demonstrating the method to write initial data to the reference cell shown in FIG. 1 by an external magnetic field.
  • (A)-(g) is a timing chart for demonstrating the read-out operation
  • movement of the memory circuit shown in FIG. (A) to (f) are timing charts for explaining an operation of writing data “0” in a memory cell in the memory circuit shown in FIG. (A) to (f) are timing charts for explaining an operation of writing data “1” in a memory cell in the memory circuit shown in FIG. (A)
  • (b) is a graph which shows the temperature performance of the MTJ element used by simulation.
  • (A), (b) is a graph which shows the operation performance regarding the reading of the data of a memory cell in the memory circuit shown in FIG. 1, (a) is the operation performance at room temperature, (b) is the operation at high temperature. Is performance.
  • (A), (b) is a figure which shows the modification of the reference cell array of a memory circuit. It is a figure which shows the modification of a structure of a memory circuit. It is a figure which shows the modification of a structure of a memory circuit.
  • FIG. 1 shows a 1-bit configuration of the memory circuit 11 according to this embodiment.
  • the memory circuit 11 includes a memory cell array 21 and a reference cell array 22.
  • the memory cell array 21 is composed of memory cells MC arranged in a matrix of m rows and n columns. Each of m and n is a natural number.
  • the reference cell array 22 is arranged adjacent to the memory cell array 21 and includes reference cells RC arranged in m rows and 1 column.
  • the reference cell RC in the i-th row is expressed as a reference cell RCi.
  • one end of the current path of the select transistor STij is connected to one end of each memory cell MCij.
  • One end of each reference cell RCi is connected to one end of the current path of the reference selection transistor ATi.
  • the selection transistor STij and the reference selection transistor ATi are each composed of an N-channel MOS transistor.
  • the drain of the selection transistor STij is connected to one end of the memory cell MCij.
  • the drain of the reference selection transistor ATi is connected to one end of the reference cell RCi.
  • the other end of the memory cell MCij in the jth column is connected in common to the bit line BLj arranged in the jth column.
  • the other end of the reference cell RCi is commonly connected to the reference bit line BLR.
  • the other end of the current path of the select transistor STij in the j-th column connected to the memory cell MCij in the j-th column is commonly connected to the source line SLj arranged in the j-th column.
  • the other end of the current path of the reference selection transistor ATi connected to the reference cell RCi is commonly connected to the reference source line SLR.
  • the gates of the selection transistor STij in the i-th row and the reference selection transistor ATi are commonly connected to the word line WLi in the i-th row.
  • the bit lines BL1 to BLn are composed of metal layers having substantially the same material, width and thickness, such as an aluminum layer and a copper layer.
  • the bit line BLj is commonly connected at one end to the vertical bit line VBL via the current path of the column selection transistor CTj. Since the bit lines BL1 to BLn are composed of relatively thin conductor lines, they are distributed resistor circuits.
  • the vertical bit line VBL is connected to the positive input terminal (+) of the sense amplifier SA.
  • the vertical bit line VBL has a larger cross section than the bit lines BL1 to BLn, and the resistance value per unit length is smaller than that of the bit line BL.
  • the reference cells RC1 to RCm function as a reference circuit for providing a reference resistance value during a read operation, and are commonly connected to the reference bit line BLR.
  • the reference bit line BLR is made of a metal layer having substantially the same material, width, and thickness as the bit lines BL1 to BLn, and exhibits electrical characteristics substantially equal to the bit lines BL1 to BLn.
  • the reference bit line BLR is connected at one end to the negative input terminal ( ⁇ ) of the sense amplifier SA via the current path of the reference column selection transistor CTR.
  • the column selection transistors CT1 to CTn and the reference column selection transistor CTR have the same size and characteristics.
  • the read load transistor RTj is a load transistor that functions as a load when reading data.
  • write transistor WTPj is composed of a P-channel MOS transistor
  • write transistor WTNj is composed of an N-channel MOS transistor.
  • the reference read load transistor RTR functions as a load when reading data, and has the same size and characteristics as the read load transistors RT1 to RTn.
  • the reference write transistor WTPR is a transistor for writing data “0” to the reference cell RC. Note that when writing data “0” to the reference cell RC is performed only by applying an external magnetic field, the reference cell RC is not necessarily provided.
  • Each source line SLj is connected to one end of the current path of the write transistor WQj and one end of the current path of the read / write transistor RWQj.
  • a write voltage VW is applied to the other end of the current path of the write transistor WQj.
  • the other end of the current path of the read / write transistor RWQj is grounded.
  • Write transistor WQj is formed of a P-channel MOS transistor, and has the same size and characteristics as write transistors WTP1 to WTPn.
  • the read / write transistor RWQj is composed of an N-channel MOS transistor and has the same size and characteristics.
  • the reference source line SLR is grounded via the current path of the reference read / write transistor RWQR.
  • the reference read / write transistor RWQR is composed of an N-channel MOS transistor and has the same size and characteristics as the read / write transistors RWQ1 to RWQn. The gate of the reference read / write transistor RWQR is pulled up.
  • the word lines WL1 to WLm are connected to the row decoder 31.
  • Column lines CL1 to CLn are connected to a column decoder 32.
  • a column line CLj is connected to one input terminal of the NAND gate RGj in the same column.
  • a read enable signal RE is supplied to the other input terminal of the NAND gate RGj.
  • the NAND gate RGj outputs a low level output signal to the gate of the corresponding load transistor RTj when the voltage of the column line CLj and the read enable signal RE are both high. That is, the NAND gate RGj outputs a low level signal to the gate of the read load transistor RTj in the same column when the memory cell MCj in the jth column is selected and data read is instructed. As a result, the read load transistor RTj is turned on.
  • the column line CLj is connected to one input terminal of the NAND gate NGj in the same column.
  • a write control signal WBLH is supplied to the other input terminal of the NAND gate NGj.
  • the NAND gate NGj outputs a low-level output signal to the gate of the corresponding write transistor WTPj when both the voltage of the column line CLj and the write control signal WBLH are high.
  • the NAND gate NGj outputs a low-level output signal to the gate of the corresponding write transistor WTPj when the memory cell MCj in the j-th column is selected and data “0” is written. As a result, the write transistor WTPj is turned on.
  • the column line CLj is connected to one input terminal of the AND gate AGj in the same column.
  • a write control signal WBLL is supplied to the other input terminal of the AND gate AGj.
  • the AND gate AGj outputs a high level output signal to the gates of the write transistors WTNj in the same column when both the voltage of the column line CLj and the write control signal WBLL are high level.
  • the AND gate AGj outputs a high-level output signal to the gate of the write transistor WTPj in the same column when the memory cell MCj in the j-th column is selected and data “1” is written. As a result, the write transistor WTNj is turned on.
  • the column line CLj is further connected to the gate of the column selection transistor CTj in the same column. Accordingly, the column selection transistor CTj is turned on when the column line CLj is at a high level, in other words, when the j-th column is selected.
  • the reference column line CLR is connected to the reference column decoder 33.
  • the reference column line CLR is connected to one input terminal of the reference NAND gate RGR.
  • a read enable signal RE is supplied to the other input terminal of the reference NAND gate RGR.
  • the reference NAND gate RGR outputs a low level output signal to the gate of the reference read load transistor RTR when the voltage of the reference column line CLR and the read enable signal RE are both high. As a result, the reference read load transistor RTR is turned on.
  • the reference column line CLR is connected to one input terminal of the reference NAND gate NGR.
  • a write control signal WBLH is supplied to the other input terminal of the reference NAND gate NGR.
  • the reference NAND gate NGR outputs a low level output signal to the gate of the reference write transistor WTPR when the voltage of the reference column line CLR and the write control signal WBHL are both high.
  • the reference NAND gate NGR outputs a low-level output signal to the gate of the reference write transistor WTPR when the reference cell RCi is selected and data “0” is instructed to be written. As a result, the reference write transistor WTPR is turned on.
  • the reference column line CLR is connected to the gate of the reference column selection transistor CTR. Accordingly, the reference column selection transistor CTR is turned on when the reference column line CLR is at a high level.
  • a write signal WSLH is applied to the gate of the write transistor WQj connected to the source line SLj in the j-th column via the inverter IN. Therefore, when the write control signal WSLH is at a high level, in other words, when “1” is written to the memory cell MCj, the write transistor WQj is turned on.
  • the output terminal of the OR gate OR is connected to the gate of the read / write transistor RWQj connected to the source line SLj in the j-th column.
  • a read enable signal RE is supplied to one input terminal of the OR gate OR, and a write control signal WSLL is supplied to the other input terminal.
  • the OR gate OR outputs a high level signal when at least one of the read enable signal RE and the write control signal WSLL is at a high level, that is, when “0” is written to the memory cell. As a result, the read / write transistors RWQ1 to RWQn are turned on.
  • the read / write controller 34 sets the read enable signal RE to a high level when reading data, and sets the write control signals WBH and WSLL to a high level when writing data “0”. When writing data “1”, the write control signals WBLL and WSLH are set to high level.
  • the sense amplifier SA compares the voltage (data voltage) Vb of the vertical bit line VBL with the reference voltage Vref of the reference bit line BLR.
  • the sense amplifier SA outputs a low level DATA signal when the data voltage of the vertical bit line VBL is lower than the reference voltage Vref, and outputs a high level DATA when the data voltage of the vertical bit line VBL is higher than the reference voltage Vref. Output a signal.
  • the sense amplifier SA is composed of an amplifier circuit having a high input impedance and composed of, for example, a MOS circuit.
  • the memory cell MCij is composed of one MTJ (Magnetic Tunneling Junction) element.
  • the MTJ element includes three layers of a pin (fixed) layer MP, an insulating layer MI, and a free (free) layer MF.
  • the pinned layer MP and the free layer MF are formed of a material such as a ferromagnetic material (for example, CoFeB) or a ferromagnetic Heusler alloy (for example, Co 2 FeAl, Co 2 MnSi).
  • a ferromagnetic material for example, CoFeB
  • a ferromagnetic Heusler alloy for example, Co 2 FeAl, Co 2 MnSi.
  • the magnetization direction of the pinned layer MP is fixed, and the magnetization direction does not change even when a current flows through the layer.
  • the magnetization direction of the free layer MF is variable, and when the current flows in the layer, the magnetization direction changes.
  • the insulating layer MI is a thin film provided between the pinned layer MP and the free layer MF.
  • the insulating layer MI is made of a material such as magnesium oxide (MgO), alumina (Al 2 O 3 ), spinel single crystal (MgAl 2 O 4 ), for example.
  • FIG. 2B shows a state (parallel state) in which the magnetization directions of the pinned layer MP and the free layer MF are aligned with each other.
  • FIG. 2A shows a state where the magnetization directions of the pinned layer MP and the free layer MF are not aligned (anti-parallel state).
  • the resistance value of the MTJ element M is smaller in the resistance value Rp when in the parallel state than the resistance value Rap when in the antiparallel state.
  • the resistance state of the MTJ element M in the parallel state is referred to as a low resistance state
  • the resistance state of the MTJ element M in the antiparallel state is referred to as a high resistance state.
  • a write current I having a current value (current threshold) necessary for reversing the magnetization direction is passed through the MTJ element M.
  • current threshold a current value necessary for reversing the magnetization direction.
  • the MTJ element M when the MTJ element M is in a low resistance state, when a write current I that is equal to or greater than the current threshold value flows from the pinned layer MP to the free layer MF, the magnetization direction of the free layer MF is reversed, and the free layer MF and the pinned layer MP. The direction of magnetization changes to the opposite direction. That is, the resistance state of the MTJ element M is switched to the high resistance state, and the resistance value is Rap.
  • the low resistance state of the MTJ element M is associated with data “0”, and the high resistance state is associated with data “1”. Therefore, when the MTJ element M changes from the high resistance state to the low resistance state, data “0” is written in the memory cell MC. When the MTJ element M changes from the low resistance state to the high resistance state, data “1” is written in the memory cell MC.
  • the data can be written to the MTJ element M by an external magnetic field.
  • the MTJ element M can be set to a high resistance state (data “1”) by applying a magnetic field from the outside in a direction opposite to the magnetization of the pinned layer MP. It is.
  • the MTJ element M can be set in a low resistance state (data “0”) by applying a magnetic field from the outside in the same direction as the magnetization of the pinned layer MP. is there.
  • the reference cell RCi includes a series circuit of one MTJ element M and one fixed resistor FR.
  • the MTJ element M has the same structure (material, size, impurity concentration, etc.) as the MTJ element constituting the memory cell MCij.
  • the pin layer MP and the free layer MF are set in a low resistance state (parallel state) in which the magnetization directions are aligned with each other.
  • the fixed resistor FR is a diffusion layer 52 formed by diffusing impurities in the semiconductor layer 51, or polycrystalline silicon formed on the substrate 53. It is a high-precision linear resistance composed of layers 54, etc.
  • the MR ratio is the rate of change in resistance of the MTJ element (Rap ⁇ Rp) / Rp.
  • the resistance value Roffset of the fixed resistor FR further includes a data voltage Vb transmitted to the positive (non-inverted) input terminal of the sense amplifier SA and a reference voltage Vref applied to the negative (inverted) input terminal when reading data.
  • the difference is set to a value that is equal to or higher than the resolution of the sense amplifier SA.
  • the resolution of the sense amplifier SA means a minimum value at which the sense amplifier SA can detect the difference between the voltage at the positive input terminal and the voltage at the negative input terminal.
  • Roffset ( ⁇ / 100) ⁇ Rp is set by using the allowable upper limit value ⁇ (%) of the MTJ element variation that allows correct sense amplification operation with the resolution of the sense amplifier SA.
  • the total reference resistance values of the circuit of FIG. 3 are Rp + ( ⁇ / 100) ⁇ Rp.
  • the MTJ element M of each reference cell RC is connected so that its low resistance state is maintained when a read current flows.
  • the free layer MF is on the reference bit line BLR side and the pinned layer MP is on the reference source line SLR side. Connected.
  • the read load transistor RTj, the bit line BLj, the selection transistor STij, the source line SLj, and the read / write transistor RWQj are resistance voltage conversion circuits that convert the resistance of the memory cell MCij to be accessed into a voltage. Function.
  • the reference cell array 22 functions as a reference circuit that provides a reference resistance value when reading data stored in the memory cell MCij.
  • the reference cell array 22 has the same configuration as the MTJ that constitutes the memory cell MCij, and is composed of a series circuit of an MTJ set to a low resistance Rp and a fixed resistance FM.
  • the reference read load transistor RTR, the reference bit line BLR, the reference selection transistor ATi, the reference source line SLR, and the reference read / write transistor RWQR are from the memory cell MCij to be accessed to the read load transistor RTj.
  • the reference cell RCi at a position away from the reference read load transistor RTR is selected by a distance corresponding to this distance. It functions as a reference voltage conversion circuit that converts a reference resistance value provided by the selected reference cell RCi into a reference voltage Vref.
  • the MTJ element constituting the memory cell MCij and the MTJ element constituting the reference cell RCi are constituted by the same manufacturing process.
  • the transistors STij, ATi, RTj, RTR, WTPj, WTPR, WTNj, WQj, RWQj, RWQR, CTj, and CTR are configured in the same manufacturing process. Bit lines, word lines, and source lines are manufactured in the same process. Therefore, errors generated in the manufacturing process have almost the same effect on all the components.
  • the memory cells MC11 to MCmn and the reference cells RC1 to RCm constitute one matrix as a whole and are regularly arranged in a three-dimensional space on the semiconductor substrate 41.
  • the memory cells MCi1 to MCin in the i-th row and the reference cell RCi are arranged in a line.
  • the memory cells M1j to Mmj and the reference cells RC1 to RCm in the jth column are arranged on a straight line on the semiconductor substrate 41, respectively.
  • the MTJ element M that forms the reference cell RCi is configured such that the axis connecting the free layer MF, the insulating layer MI, and the pinned layer MP faces the same direction. Note that it is desirable that the MTJ elements constituting the memory cell MCij also face the same direction. With such a configuration, it is possible to collectively set the magnetization direction of the free layer MF by applying a magnetic field having a strength higher than a threshold value from the outside. Further, the MTJ element M can be switched between the high resistance state and the low resistance state by controlling the direction of the applied magnetic field.
  • word lines WL1 to WLm bit lines BL1 to BLn, reference bit lines BLR, source lines SL1 to SLn, reference source lines SLR, read load transistors RT1 to RTn, reference read load transistors RTR, read / write transistors RWQ1 ⁇ RWQn, reference read / write transistors RWQR, and the like are also regularly arranged in the three-dimensional space.
  • the length of the bit line BLj from the read load transistor RTj to the memory cell MCij is equal to the length of the reference bit line BLR from the reference read load transistor RTR to the reference cell RCi. Therefore, the wiring resistance is almost equal.
  • the length of the source line SLj from the memory cell MCij to the read / write transistor RWQj is equal to the length of the reference source line SLR from the reference cell RCi to the reference read / write transistor RWQR. Therefore, the wiring resistance is almost equal.
  • the manufactured semiconductor substrate 41 including the memory circuit 11 is arranged in a predetermined direction in the magnetic gap of the magnetic field generator 42.
  • the switch SW is turned on for a certain time, and a direct current is supplied from the direct current power source DC to the coil for a certain time.
  • a magnetic field having a constant strength is applied in a fixed direction, and data “0” is written by setting all MTJ elements M constituting all the reference cells RC in a parallel state (low resistance state).
  • the resistance values of all the MTJ elements M constituting all the reference cells RC are set to Rp.
  • all MTJ elements can be set to the same value. Further, by forming the direction of some MTJ elements in reverse, it is possible to write “1” only to some MTJ elements.
  • a low resistance state (Second method by current writing) is set by passing a write current through the reference cell RC.
  • the reference column decoder 33 sets the reference column line CLR to a high level.
  • the read / write controller 34 sets the write control signal WBLH to the high level.
  • the reference NAND gate NGR outputs a low level signal.
  • the reference write transistor WTPR is turned on.
  • the row decoder 31 sets the word line WL1 to the high level and the other word lines WL to the ground level according to the control of the host device. As a result, the reference selection transistor AT1 is turned on.
  • a current flows through the MTJ element M constituting the reference cell RC1, and as shown in FIG. 2B, the magnetization direction of the free layer MF of the MTJ element M is the same as that of the pinned layer MP. For this reason, the resistance between both terminals of the MTJ element M is a low resistance Rp.
  • the row decoder 31 sets the word line WL1 to the low level and the word line WL2 to the high level according to the control of the host device when the writing of the data “0” to the reference cell RC1 is completed after a certain period of time.
  • the reference selection transistor AT2 is turned on, and the reference write transistor WTPR ⁇ reference bit line BLR ⁇ reference cell RC2 ⁇ reference selection transistor AT2 ⁇ reference source line SLR ⁇ reference read / write transistor RWQR ⁇ ground and current flow.
  • a current flows through the MTJ element M constituting the reference cell RC2, and the resistance between both terminals of the MTJ element M becomes a low resistance Rp.
  • the column decoder 32 When reading data from the memory cell MCij in the i-th row and j-th column, the column decoder 32 decodes the column address, and as shown in FIG. 7B, the column line CLj in the j-th column is set to the high level, The column line CL is maintained at a low level. Further, the reference column decoder 33 sets the reference column line CLR to the high level as shown in FIG. 7B.
  • the read / write controller 34 sets the read enable signal RE to the high level.
  • both inputs of the NAND gate RGj in the j-th column become high level
  • the output of the NAND gate RGj becomes low level
  • the read load transistor RTj is turned on.
  • the bit line BLj in the j-th column is temporarily charged with the read voltage VR.
  • both the inputs of the reference NAND gate RGR become high level, the output of the reference NAND gate RGR becomes low level, and the reference read load transistor RTR is turned on. Thereby, as shown in FIG. 7F, the reference bit line BLR is temporarily charged with the read voltage VR.
  • the read enable signal RE which is one input of the OR gate OR becomes high level
  • the output of the OR gate OR becomes high level
  • the read / write transistors RWQ1 to RWQn are turned on.
  • the j-line source line SLj is connected to the ground.
  • the row decoder 31 decodes the row address, sets the word line WLi in the i-th row to the high level, and maintains the other word lines WL at the low level, as shown in FIG. 7A. As a result, the selection transistor STi and the reference selection transistor ATi are turned on.
  • the selection transistor STi When the selection transistor STi is turned on, a current flows through the read load transistor RTj ⁇ bit line BLj ⁇ memory cell MCij ⁇ source line SLj ⁇ read / write transistor RWQj ⁇ ground. As a result, the voltage of the bit line BLj gradually changes to a voltage corresponding to the resistance value of the memory cell MCij, as shown in FIG. Specifically, the voltage of the bit line BLj changes to a relatively high voltage when the resistance value of the MTJ element M constituting the memory cell MCij is high resistance (stored data is “1”), and the MTJ element When the resistance value of M is low resistance (stored data is “0”), it changes to a relatively low voltage.
  • the voltage of the bit line BLj is transmitted to the positive input terminal of the sense amplifier SA via the column selection transistor CTj that is turned on and the vertical bit line VBL. Note that, since the line width of the vertical bit line VBL is large and the input impedance of the sense amplifier SA is large, the voltage drop in the vertical bit line VBL is small.
  • the reference read load transistor RTR ⁇ reference bit line BLR ⁇ reference cell RCi ⁇ reference selection transistor ATi ⁇ reference source line SLR ⁇ reference read / write transistor RWQR ⁇ ground Flowing.
  • the voltage of the reference bit line BLR changes to the reference voltage Vref as shown in FIG. Since the reference column line CLR is at a high level, the voltage of the reference bit line BLR is transmitted to the negative input terminal of the sense amplifier SA via the reference column selection transistor CTR that is turned on.
  • the sense amplifier SA has a high level if the data voltage Vb of the vertical bit line VBL applied to the positive input terminal is higher than the reference voltage Vref applied to the negative input terminal. If the data voltage Vb of VBL is lower than the reference voltage Vref, a low level DATA signal is output.
  • the high level set to “1” and the low level set to “0” the data stored in the memory cell MCij in the i-th row and j-th column is read.
  • the word line WLi, the read enable signal RE, and the column line CLj are sequentially set to the low level to complete one read cycle.
  • the write control signals WBLH, WBLL, WSLH, and WSLL maintain a low level.
  • the read / write controller 34 sets the write control signals WBLL and WSLL to the high level as shown in FIG. 8C, and sets the write control signals WBLL and WSHL to the low level as shown in FIG. Keep on level. Since both the column line CLj and the write control signal WBLH become high level, the output of the write NAND gate NGj in the j-th column becomes low level. Accordingly, the write transistor WTPj is turned on. As a result, as shown in FIG. 8E, the bit line BLj becomes the write voltage.
  • the row decoder 31 decodes the row address, sets the word line WLi in the i-th row to high level, and maintains the other word lines WL at low level, as shown in FIG. 8A. As a result, the selection transistor STi is turned on.
  • the read / write controller 34 sets the write control signals WBLL and WSHL to the high level as shown in FIG. 9D, and sets the write control signals WBHL and WSLL to the low level as shown in FIG. 9C. To maintain. Since both the column line CLj and the write control signal WBLL become high level, the output of the AND gate AGj in the j-th column becomes high level. As a result, the write transistor WTNj is turned on.
  • the row decoder 31 decodes the row address, sets the word line WLi in the i-th row to the high level, and maintains the other word lines WL at the low level, as shown in FIG. 9A. As a result, the selection transistor STi is turned on.
  • the word line WLi, the column line CLj, the write control signal WBLL, and the write control signal WSLH are sequentially set to the low level, and the write process for one cycle is completed.
  • the memory circuit 11 has the following characteristics. 1) In order to write data to the reference cell RC in the initial state, no complicated configuration or complicated work is required.
  • the MTJ element constituting the reference cell is formed through the same configuration and the same process as the MTJ element constituting the memory cell. Therefore, the reference cell and the memory cell are similarly affected by environmental changes, manufacturing process variations, and the like. For this reason, when the resistance value of the MTJ element M constituting the memory element MC fluctuates so as to be smaller (larger) than the expected value due to the influence of the environment or process, the MTJ element constituting the reference cell RC The resistance value of M also varies so as to be smaller (larger) than the expected value. Since the variation in the resistance value of the memory cell MC and the variation in the resistance value of the reference cell RC tend to be the same, the variation is offset by the differential operation of the sense amplifier SA. Therefore, malfunction can be suppressed.
  • the reference cell RCi When read access is made to the memory cell MCij, the reference cell RCi is accessed.
  • the length of the bit line BLj from the memory cell MCij to the read load transistor RTj is substantially equal to the length of the reference bit line BLR from the reference cell RCi to the reference read load transistor RTR.
  • the length of the source line SLj from the memory cell MCij to the read / write transistor RWQj is substantially equal to the length of the reference source line SLR from the reference cell RCi to the reference read / write transistor RWQR.
  • the size and characteristics of the transistor connected to the bit line BLj are the same as the size and characteristics of the transistor connected to the reference bit line BLR. For this reason, malfunctions and misjudgments due to variations in wiring and element resistance are unlikely to occur.
  • one reference cell RCj is arranged in n memory cells MC in the same row.
  • the read access to the reference cell RC is an average of n times, usually 100 to 1000 times, as compared with the read access to the memory cell MC.
  • read disturb may occur in which the stored data of the reference cell RC is rewritten due to the read current.
  • the MTJ elements M constituting the reference cell RC are connected in a direction in which “0” is written (becomes parallel) by a current flowing at the time of reading. For this reason, read disturb does not occur. Therefore, malfunction due to read disturb can be suppressed, and the trouble of maintaining the data stored in the reference cell RC can be saved.
  • the effective read signal voltage ⁇ Veff of the memory cell was calculated from the following equation.
  • ⁇ Veff memory cell read voltage ⁇ reference voltage
  • ⁇ Veff of each memory cell was calculated using Monte Carlo circuit simulation, assuming that the resistance of the MTJ element M has a normal distribution variation with a standard deviation ⁇ . In general, the MTJ element has different characteristics at different temperatures. For this reason, an MTJ element having the characteristics of FIG. 10A at a room temperature of 25 ° C. and the characteristics of FIG. 10B at a high temperature of 125 ° C. is assumed.
  • ⁇ Veff was calculated under the same conditions for the configuration disclosed in Patent Document 1.
  • 11A and 11B show cumulative frequency distribution graphs of ⁇ Veff of each memory cell calculated at each temperature.
  • the allowable range is expected to increase by an average of about 50% at room temperature compared to the prior art, and an average increase of about 25% is also expected at a high temperature. It is.
  • the memory circuit according to the present embodiment has a higher advantage than the conventional memory circuit at room temperature. In addition, it is superior to the conventional memory circuit at the high temperature. Therefore, data can be stably stored and read regardless of temperature fluctuations.
  • each reference cell RCi includes the fixed resistor FR and the MTJ element M.
  • the fixed resistor FR can be shared by a plurality of reference cells RCi.
  • each reference cell RCi is composed of one MTJ element M.
  • One end of the fixed resistor FR is commonly connected to one end of the reference cells RC1 to RCm via the reference bit line BLR.
  • the other end of the fixed resistor FR is connected to the negative input terminal of the sense amplifier SA via the reference bit line BLR and the reference column selection transistor CTR.
  • the reference resistance value serving as a reference for reading is obtained by connecting the reference cell RCi selected by the reference selection transistor ATi and the fixed resistor FR in series.
  • each reference circuit has the same configuration as the MTJ element constituting the memory cell MCij, and a matrix of reference cells RC composed of MTJ elements set to the low resistance Rp, and a linear resistance (fixed resistance).
  • FR is comprised.
  • the reference voltage conversion circuit includes a reference bit line BLR, a reference read load transistor RTR connected to the reference bit line BLR, and a distance corresponding to the distance from the memory cell MCij to be accessed to the read load transistor RTj.
  • a reference selection transistor ATi for selecting a reference cell RCi located away from the reference read load transistor RTR.
  • the fixed resistor FR inserted in the reference bit line BLR can be arranged on the reference source line SLR as shown in FIG. 12B.
  • the fixed resistor FR is connected between the connection point of the reference cell RC1 of the reference source line SLR closest to the reference read / write transistor RWQR and the ground.
  • the fixed resistor FR is connected between the common connection point at the other end of the reference cell RC and the ground end.
  • the reference write transistor WTPR connected to the reference bit line BLR is unnecessary when initial data (“0”) is written only to the reference cell RC with an external magnetic field.
  • data “0” is assigned to the low resistance of the MTJ element and data “1” is assigned to the high resistance.
  • data “1” is assigned to the low resistance of the MTJ element and data “0” is assigned to the high resistance. It may be assigned.
  • the arrangement of the memory cell array 21 and the reference cell array 22 is arbitrary.
  • the memory cell array 21 may be divided into two blocks, and the reference cell array 22 may be disposed between them.
  • the reference cell is connected to the positive input terminal of the sense amplifier SA.
  • the memory cell array 21 and the reference cell array 22 may be divided into two, L and R, with the sense amplifier SA interposed therebetween.
  • the circuit configuration, timing chart, and operation of the memory circuit 11 are merely examples, and are not limited to these.
  • the logic of the circuit is also arbitrary.
  • the column selection transistor CTj may take the AND of the column line CLj and the read enable signal RE and apply it to the gate.
  • the selection transistor STi is arranged on the source line SLj side with respect to the memory cell MCij, but the arrangement order is arbitrary.
  • the reference selection transistor ATi is arranged closer to the reference source line SLR than the reference cell RCi, but the arrangement order is arbitrary.
  • the memory element for writing the write data is not limited to the MTJ element, and may be a resistance change type memory element such as a ReRAM (Resistance Random Access Memory).
  • the resistance variable element constituting the reference circuit has the same configuration as the resistance variable element constituting the memory cell, and is set to the low resistance RL.
  • the resistance value of the linear resistance FR is set to be larger than 0 and smaller than the difference between the high resistance RH and the low resistance RL of the resistance variable element. In particular, it is desirable that the resistance value of the linear resistor FR is substantially equal to ( ⁇ / 100) ⁇ RL.
  • ⁇ is the upper limit value of the resistance variation of the resistance variable element allowed from the resolution of the sense amplifier used in this memory circuit (the minimum value that can detect the difference between the voltage at the positive input terminal and the voltage at the negative input terminal). (%).
  • a configuration in which a fixed resistor is arranged for each reference cell as shown in FIG. 1 is fixed to one reference cell (resistance variable element) as shown in FIGS. 12 (a) and 12 (b).
  • resistors are arranged (shared) is also possible.

Abstract

記憶回路（１１）は、実質的に二段階に抵抗値が変化する抵抗変化型素子から構成されたメモリセル（ＭＣｉｊ）と、読み出し対象のメモリセル（ＭＣｉｊ）の抵抗値をデータ電圧に変換する抵抗電圧変換回路と、メモリセルＭＣｉｊを構成する抵抗変化型素子と実質的に同一構成で、二段階のうちの低抵抗に設定された抵抗変化型素子と線形抵抗との直列回路から構成されたリファレンス回路（ＲＣｉ）と、リファレンス回路（ＲＣｉ）の抵抗値をリファレンス電圧に変換するリファレンス電圧変換回路と、データ電圧とリファレンス電圧を比較することにより、メモリセル（ＭＣｉｊ）に記憶されているデータを判別するセンスアンプ（ＳＡ）と、から構成される。

Description

抵抗変化型素子を備えた記憶回路
　この発明は、抵抗変化型素子を記憶セルとして備える記憶回路に関する。
　磁気抵抗効果素子をメモリセルとする記憶回路が開発されている。この記憶回路は、メモリセルに記憶されているデータに応じて変化するビット線の電位とリファレンス電圧とを比較して、記憶データを判別し、出力する。
　特許文献１に開示された記憶回路は、リファレンス電圧を生成するために、リファレンス抵抗Ｒrefを使用する。リファレンス抵抗Ｒrefは、平行状態の磁気抵抗効果素子を２つ並列接続した回路と、反平行状態の磁気抵抗効果素子を２つ並列接続した回路とを、直列接続した構成を有する。ここで、平行状態は、磁気抵抗効果素子のピン層とフリー層の磁化の向きが一致する状態を意味し、反平行状態は、磁気抵抗効果素子のピン層とフリー層の磁化の向きが反対の状態を意味する。
　リファレンス抵抗Ｒrefは、（Ｒp＋Ｒap）／２となる。なお、Ｒpは磁気抵抗効果素子が平行状態のときの抵抗値、Ｒapは磁気抵抗効果素子が反平行状態のときの抵抗値である。
　また、特許文献１に開示された記憶回路は、調整用抵抗を備える。調整用抵抗は、リファレンス抵抗Ｒrefに接続され、抵抗値がビット線の抵抗値の半分である。
　特許文献２に開示された記憶回路は、メモリセルアレーの行毎にリファレンスセルが配置された構成を有する。この記憶回路は、アクセス対象のメモリセルと同一行のリファレンスセルを選択する。リファレンスセルの抵抗値は、各メモリセルの抵抗値ＲmaxとＲminの中間レベルに設定される。特許文献２は、また、リファレンスセルの抵抗値をこのような値に設定する手法として、リファレンスセルに抵抗値Ｒminに対応する記憶データを書き込み、選択用トランジスタのサイズやゲート電圧を調整する手法を開示する。
特開２００２－１９７８５３号公報 特開２００４－４６９６２号公報（図１０、段落００５８等）
　特許文献１に開示されたリファレンスセルは、４つの磁気抵抗効果素子から構成される。このため、構造が複雑で、素子サイズが大きい。また、初期状態で、リファレンスセルを構成する４つの磁気抵抗効果素子に２つのデータを書き込む必要がある。このため、書き込み回路の構成と制御が複雑であると共に書き込みに時間がかかる。また、アクセス対象のメモリセルに応じて電流路の長さが変化するため、配線抵抗が変化する。従って、調整抵抗だけでは、配線抵抗の変動による影響を解消できない。このため、読み出しデータを正確に再生できない虞がある。
　特許文献２に開示された記憶回路では、選択用のトランジスタの抵抗値を正確に調整することが必要となる。しかし、選択トランジスタの特性は製造プロセスの変動により大きく変化し、ゲート電圧等でその抵抗値を正確に設定することは困難である。このため、リファレンスセルの抵抗値が変動し、基準セルとしての機能が安定しない。このため、読み出しデータを正確に再生できない虞がある。
　また、特許文献２に開示された記憶回路は、読み出し対象の記憶セルからビット線に読み出されたデータ（電圧）と、読み出し対象の記憶セルと同一行のリファレンスセルからビット線に読み出されたデータとを比較する。これにより、ビット線とソース線の配線抵抗の影響を相殺している。ただし、列方向への信号の伝達に関しては、列毎に伝送経路の長さが異なってしまう。このため、配線抵抗の影響をうけてしまい、読み出しデータを正確に再生できない虞がある。
　また、特許文献１及び２に開示された記憶回路において、リファレンスセルへのアクセスの頻度は、記憶セルへのアクセスに比べて極端に多い。例えば、記憶セル１０００個にリファレンスセル１個が配置されている場合、リファレンスセルは、平均で、記憶セルの１０００倍だけ、アクセスされる。このため、読み出し動作によるデータの書き換え（リードデスターブ）が起こることがある。リードデスターブが発生すると、読み出しデータを正確に再生できなくなる。
　本発明は、こうした実情に鑑みてなされたものであり、簡単な構成で、書き込み動作が容易で、適切なリファレンス電圧を安定して生成できるリファレンス回路とそれを用いた記憶回路を提供することを目的とする。
　上記目的を達成するために、本発明の記憶回路は、
　実質的に二段階に抵抗値が変化する抵抗変化型素子から構成されたメモリセルと、
　読み出し対象のメモリセルの抵抗値をデータ電圧に変換する抵抗電圧変換回路と、
　前記メモリセルを構成する抵抗変化型素子と実質的に同一構成で、二段階のうちの低抵抗に設定された抵抗変化型素子と線形抵抗との直列回路から構成されたリファレンス回路と、
　前記リファレンス回路の抵抗値をリファレンス電圧に変換するリファレンス電圧変換回路と、
　前記データ電圧とリファレンス電圧を比較することにより、前記メモリセルに記憶されているデータを判別するセンスアンプと、
　から構成される。
　前記抵抗変化型素子は、例えば、高抵抗ＲＨと低抵抗ＲＬの何れかに設定可能であり、
　前記リファレンス回路を構成する線形抵抗は、その抵抗値が０より大きく、前記高抵抗ＲＨと前記低抵抗ＲＬとの差（ＲＨ－ＲＬ）よりも小さい、
　ことが望ましい。
　さらに、前記線形抵抗の抵抗値は、αを前記センスアンプの分解能から許容される抵抗変化型素子の抵抗値ばらつき上限値としたとき、（α／１００）×ＲＬに実質的に等しいことが望ましい。
　例えば、
　前記メモリセルはマトリクス状に配置され、
　前記抵抗電圧変換回路は、前記メモリセルのマトリクスの列毎に配置され、同一列のメモリセルに接続されたビット線と該ビット線に接続された負荷トランジスタと、アクセス対象のメモリセルを選択する手段と、から構成され、
　前記リファレンス回路は、それぞれが、前記メモリセルを構成する抵抗変化型素子と同一構成を有し、低抵抗に設定された抵抗変化型素子と前記線形抵抗との直列回路から構成されるリファレンスセルのマトリクスから構成され、
　前記リファレンス電圧変換回路は、
　前記リファレンスセルに接続されたリファレンスビット線と、
　前記リファレンスビット線に接続されたリファレンス負荷トランジスタと、
　アクセス対象のメモリセルから前記負荷トランジスタまでの距離に相当する距離だけ、前記リファレンス負荷トランジスタから離れた位置のリファレンスセルを選択する手段と、から構成され、
　前記センスアンプは、前記ビット線のデータ電圧と前記リファレンスビット線のリファレンス電圧とを比較する。
　また、例えば、前記メモリセルはマトリクス状に配置され、
　前記抵抗電圧変換回路は、前記メモリセルのマトリクスの列毎に配置され、同一列のメモリセルに接続されたビット線と該ビット線に接続された負荷トランジスタと、アクセス対象のメモリセルを選択する手段と、から構成され、
　前記リファレンス回路は、それぞれが、前記メモリセルを構成する抵抗変化型素子と同一構成を有し、低抵抗に設定された抵抗変化型素子から構成されるリファレンスセルのマトリクスと前記線形抵抗とから構成され、
　前記リファレンス電圧変換回路は、
　前記リファレンスセルに接続されたリファレンスビット線と、
　前記リファレンスビット線に接続されたリファレンス負荷トランジスタと、
　アクセス対象のメモリセルから前記負荷トランジスタまでの距離に相当する距離だけ、前記リファレンス負荷トランジスタから離れた位置のリファレンスセルを選択する手段と、から構成され、
　前記センスアンプは、前記ビット線の電圧と前記リファレンスビット線のリファレンス電圧とを比較し、
　前記線形抵抗は、前記リファレンスビット線の、複数の前記リファレンスセルのうちで最もリファレンス負荷トランジスタ寄りのリファレンスセルの接続点と前記リファレンス負荷トランジスタのとの接続点との間、または、リファレンスセルの他端の共通接続点と接地端との間に介挿されている。
　例えば、前記リファレンスセルのアレイは、メモリセルアレーの間に配置されている。
　例えば、前記リファレンス回路を構成する複数の前記抵抗変化型素子は、同一の方向に向いて配置された磁気トンネル接合素子から構成されている。
　この場合、前記リファレンス回路を構成する磁気トンネル接合素子を、磁界が印加されたことにより、低抵抗に設定されることが望ましい。
　本発明によれば、簡単な構成で、簡単な書き込み動作で、適切なリファレンス電圧を安定して生成できるリファレンス回路とそれを用いた記憶回路を提供できる。
本発明の実施の形態１に係る記憶回路のブロック図である。 （ａ）は高抵抗状態の磁気トンネル接合（ＭＴＪ）素子の構成を示した図である。（ｂ）は低抵抗状態のＭＴＪ素子の構成を示した図である。（ｃ）は外部磁界を印加することにより、ＭＴＪ素子を高抵抗状態に設定する手法を示した図である。（ｄ）は外部磁界を印加することにより、ＭＴＪ素子を低抵抗状態に設定する手法を示した図である。 図１に示したリファレンスセルの構成を示す図である。 （ａ）、（ｂ）は、固定抵抗（線形抵抗）の構成例を示す図である。 図１に示すメモリセルの空間上の配置を説明するための図である。 図１に示すリファレンスセルに初期データを外部磁界により書き込む手法を説明するための図である。 （ａ）～（ｇ）は、図１に示す記憶回路の読み出し動作を説明するためのタイミングチャートである。 （ａ）～（ｆ）は、図１に示す記憶回路において、メモリセルにデータ「０」を書き込む動作を説明するためのタイミングチャートである。 （ａ）～（ｆ）は、図１に示す記憶回路において、メモリセルにデータ「１」を書き込む動作を説明するためのタイミングチャートである。 （ａ）、（ｂ）はシミュレーションで使用したＭＴＪ素子の温度性能を示すグラフである。 （ａ）、（ｂ）は図１に示す記憶回路において、メモリセルのデータの読み出しに関する動作性能を示すグラフで、（ａ）は室温での動作性能であり、（ｂ）は高温での動作性能である。 （ａ）、（ｂ）は、記憶回路のリファレンスセルアレーの変形例を示す図である。 記憶回路の構成の変形例を示す図である。 記憶回路の構成の変形例を示す図である。
　以下、図面を参照して本発明の実施の形態に係る記憶回路を説明する。
　図１に、本実施の形態に係る記憶回路１１の１ビット分の構成を示す。
　図示するように、記憶回路１１は、メモリセルアレー２１とリファレンスセルアレー２２を有する。
　メモリセルアレー２１は、ｍ行ｎ列のマトリクス状に配列されたメモリセルＭＣから構成されている。ｍとｎはそれぞれ、自然数である。以下、第ｉ行、第ｊ列のメモリセルＭＣをメモリセルＭＣij（ｉ＝１～ｍ、ｊ＝１～ｎ）と表現する。
　一方、リファレンスセルアレー２２は、メモリセルアレー２１に隣接して配置され、ｍ行１列に配列されたリファレンスセルＲＣから構成されている。以下、第ｉ行のリファレンスセルＲＣをリファレンスセルＲＣiと表現する。
　図１に示すように、各メモリセルＭＣijの一端には、選択トランジスタＳＴijの電流路の一端が接続されている。また、各リファレンスセルＲＣiの一端には、リファレンス選択トランジスタＡＴiの電流路の一端が接続されている。
　本実施の形態では、選択トランジスタＳＴijとリファレンス選択トランジスタＡＴiとは、それぞれ、ＮチャネルＭＯＳトランジスタから構成される。
　選択トランジスタＳＴijは、そのドレインがメモリセルＭＣijの一端に接続されている。リファレンス選択トランジスタＡＴiは、そのドレインがリファレンスセルＲＣiの一端に接続されている。
　第ｊ列のメモリセルＭＣijの他端は、第ｊ列に配置されたビット線ＢＬjに共通に接続されている。
　リファレンスセルＲＣiの他端は、リファレンスビット線ＢＬRに共通に接続されている。
　第ｊ列のメモリセルＭＣijに接続された第ｊ列の選択トランジスタＳＴijの電流路の他端は、第ｊ列に配置されたソース線ＳＬjに共通に接続されている。
　リファレンスセルＲCiに接続されたリファレンス選択トランジスタＡＴiの電流路の他端は、リファレンスソース線ＳＬRに共通に接続されている。
　一方、第ｉ行の選択トランジスタＳＴijとリファレンス選択トランジスタＡＴiのゲートは、第ｉ行のワード線ＷＬiに共通に接続されている。
　ビット線ＢＬ1～ＢＬnは、互いにほぼ等しい材質、幅、厚みの金属層、例えば、アルミ層、銅層などから構成されている。ビット線ＢＬjは、一端部で、コラム選択トランジスタＣＴjの電流路を介して垂直ビット線ＶＢＬに共通に接続されている。ビット線ＢＬ1～ＢＬnは比較的細い導体線から構成されるため、分布抵抗回路となる。
　垂直ビット線ＶＢＬは、センスアンプＳＡの正入力端子（＋）に接続されている。垂直ビット線ＶＢＬは、ビット線ＢＬ1～ＢＬnよりも断面が大きく、単位長さあたりの抵抗値は、ビット線ＢＬよりも小さい。
　リファレンスセルＲＣ1～ＲＣmは、読み出し動作時に、基準抵抗値を提供するリファレンス回路として機能し、リファレンスビット線ＢＬRに共通に接続されている。リファレンスビット線ＢＬRは、ビット線ＢＬ1～ＢＬnとほぼ等しい材質、幅、厚みの金属層から構成されており、ビット線ＢＬ1～ＢＬnとほぼ等しい電気的特性を示す。リファレンスビット線ＢＬRは、一端部で、リファレンスコラム選択トランジスタＣＴRの電流路を介して、センスアンプＳＡの負入力端子（－）に接続されている。
　コラム選択トランジスタＣＴ1～ＣＴnとリファレンスコラム選択トランジスタＣＴRは、互いに同一のサイズ及び特性を有する。
　第ｊ列のビット線ＢＬjには、読み出し用負荷トランジスタＲＴjの電流路の一端が接続されている。読み出し用負荷トランジスタＲＴjの電流路の他端には、読み出し電圧ＶＲが印加されている。読み出し用負荷トランジスタＲＴjは、データ読み出し時に、負荷として機能する負荷トランジスタである。
　ビット線ＢＬjには、さらに、書き込みトランジスタＷＴＰjの電流路の一端と書き込みトランジスタＷＴＮjの電流路の一端とが接続されている。書き込みトランジスタＷＴＰjの電流路の他端には、書き込み電圧ＶＷが印加されている。一方、書き込みトランジスタＷＴＮjの電流路の他端は接地されている。書き込みトランジスタＷＴＰjはＰチャネルＭＯＳトランジスタから構成され、書き込みトランジスタＷＴＮjはＮチャネルＭＯＳトランジスタから構成されている。
　リファレンスセルＲＣに接続されたリファレンスビット線ＢＬRには、リファレンス読み出し用負荷トランジスタＲＴRの電流路の一端が接続されている。リファレンス読み出し用負荷トランジスタＲＴRの電流路の他端には、読み出し電圧ＶＲが印加されている。リファレンス読み出し用負荷トランジスタＲＴRは、データ読み出し時に、負荷として機能し、読み出し用負荷トランジスタＲＴ1～ＲＴnと同一のサイズ及び特性を有する。
　リファレンスビット線ＢＬRには、さらに、リファレンス書き込みトランジスタＷＴＰRの電流路の一端が接続されている。リファレンス書き込みトランジスタＷＴＰRの電流路の他端には、書き込み電圧ＶＷが印加されている。リファレンス書き込みトランジスタＷＴＰRは、リファレンスセルＲＣにデータ「０」を書き込むためのトランジスタである。なお、リファレンスセルＲＣへのデータ「０」の書き込みを、外部磁界の印加によってのみ行う場合には、設けなくてもよい構成である。
　なお、リファレンスビット線ＢＬRには、書き込みトランジスタＷＴＮに相当する構成は接続されていない。リファレンスセルＲＣには、データ「１」を書き込むことは無いからである。
　各ソース線ＳＬjには、書き込みトランジスタＷＱjの電流路の一端と読み出し／書き込みトランジスタＲＷＱjの電流路の一端とが接続されている。書き込みトランジスタＷＱjの電流路の他端には、書き込み電圧ＶＷが印加されている。一方、読み出し／書き込みトランジスタＲＷＱjの電流路の他端は接地されている。書き込みトランジスタＷＱjはＰチャネルＭＯＳトランジスタから構成され、書き込みトランジスタＷＴＰ1～ＷＴＰnと同一のサイズ及び特性を有する。読み出し／書き込みトランジスタＲＷＱjはＮチャネルＭＯＳトランジスタから構成され、互いに同一のサイズ及び特性を有する。
　リファレンスソース線ＳＬRは、リファレンス読み出し／書き込みトランジスタＲＷＱRの電流路を介して接地されている。リファレンス読み出し／書き込みトランジスタＲＷＱRはＮチャネルＭＯＳトランジスタから構成され、読み出し／書き込みトランジスタＲＷＱ1～ＲＷＱnと同一のサイズ及び特性を有する。リファレンス読み出し／書き込みトランジスタＲＷＱRのゲートはプルアップされている。
　ワード線ＷＬ1～ＷＬmは、ローデコーダ３１に接続されている。
　コラム線ＣＬ1～ＣＬnはコラムデコーダ３２に接続されている。
　コラム線ＣＬjが同一列のナンドゲートＲＧjの一方の入力端に接続されている。ナンドゲートＲＧjの他方の入力端には、リードイネーブル信号ＲＥが供給されている。ナンドゲートＲＧjは、コラム線ＣＬjの電圧とリードイネーブル信号ＲＥが共にハイベルの時に、ローレベルの出力信号を対応する読み出し用負荷トランジスタＲＴjのゲートに出力する。すなわち、ナンドゲートＲＧjは、第ｊ列のメモリセルＭＣjが選択され、データの読み出しが指示されたときに、ローレベルの信号を同一列の読み出し用負荷トランジスタＲＴjのゲートに出力する。これにより、読み出し用負荷トランジスタＲＴjがオンする。
　コラム線ＣＬjは、同一列のナンドゲートＮＧjの一方の入力端に接続されている。ナンドゲートＮＧjの他方の入力端には、書き込み制御信号ＷＢＬＨが供給されている。ナンドゲートＮＧjは、コラム線ＣＬjの電圧と書き込み制御信号ＷＢＬＨが共にハイベルの時に、ローレベルの出力信号を対応する書き込みトランジスタＷＴＰjのゲートに出力する。換言すると、ナンドゲートＮＧjは、第ｊ列のメモリセルＭＣjが選択され、データ「０」の書き込みが指示されたときに、ローレベルの出力信号を対応する書き込みトランジスタＷＴＰjのゲートに出力する。これにより、書き込みトランジスタＷＴＰjがオンする。
　コラム線ＣＬjは、同一列のアンドゲートＡＧjの一方の入力端に接続されている。アンドゲートＡＧjの他方の入力端には、書き込み制御信号ＷＢＬＬが供給されている。アンドゲートＡＧjは、コラム線ＣＬjの電圧と書き込み制御信号ＷＢＬＬが共にハイベルの時に、ハイレベルの出力信号を同一列の書き込みトランジスタＷＴＮjのゲートに出力する。換言すると、アンドゲートＡＧjは、第ｊ列のメモリセルＭＣjが選択され、データ「１」の書き込みが指示されたときに、ハイレベルの出力信号を同一列の書き込みトランジスタＷＴＰjのゲートに出力する。これにより、書き込みトランジスタＷＴＮjがオンする。
　コラム線ＣＬjは、さらに、同一列のコラム選択トランジスタＣＴjのゲートに接続されている。従って、コラム選択トランジスタＣＴjは、コラム線ＣＬjがハイベルの時に、換言すると、第ｊ列が選択されたときにオンする。
　リファレンスコラム線ＣＬRはリファレンスコラムデコーダ３３に接続されている。
　リファレンスコラム線ＣＬRは、リファレンスナンドゲートＲＧRの一方の入力端に接続されている。リファレンスナンドゲートＲＧRの他方の入力端には、リードイネーブル信号ＲＥが供給されている。リファレンスナンドゲートＲＧRは、リファレンスコラム線ＣＬRの電圧とリードイネーブル信号ＲＥが共にハイベルの時に、ローレベルの出力信号をリファレンス読み出し用負荷トランジスタＲＴRのゲートに出力する。これにより、リファレンス読み出し用負荷トランジスタＲＴRがオンする。
　リファレンスコラム線ＣＬRは、リファレンスナンドゲートＮＧRの一方の入力端に接続されている。リファレンスナンドゲートＮＧRの他方の入力端には、書き込み制御信号ＷＢＬＨが供給されている。リファレンスナンドゲートＮＧRは、リファレンスコラム線ＣＬRの電圧と書き込み制御信号ＷＢＬＨが共にハイベルの時に、ローレベルの出力信号をリファレンス書き込みトランジスタＷＴＰRのゲートに出力する。換言すると、リファレンスナンドゲートＮＧRは、リファレンスセルＲＣiが選択され、データ「０」の書き込みが指示されたときに、ローレベルの出力信号をリファレンス書き込みトランジスタＷＴＰRのゲートに出力する。これにより、リファレンス書き込みトランジスタＷＴＰRがオンする。
　リファレンスコラム線ＣＬRは、リファレンスコラム選択トランジスタＣＴRのゲートに接続されている。従って、リファレンスコラム選択トランジスタＣＴRは、リファレンスコラム線ＣＬRがハイレベルのときにオンする。
　第ｊ列のソース線ＳＬjに接続された書き込みトランジスタＷＱjのゲートには、インバータＩＮを介して書き込み信号ＷＳＬＨが印加される。
従って、書き込み制御信号ＷＳＬＨがハイレベルのとき、換言すると、メモリセルＭＣｊに「１」を書き込むときに、書き込みトランジスタＷＱjがオンする。
　第ｊ列のソース線ＳＬjに接続された読み出し／書き込みトランジスタＲＷＱjのゲートには、オアゲートＯＲの出力端が接続されている。オアゲートＯＲの一方の入力端には、リードイネーブル信号ＲＥが供給され、他方の入力端には、書き込み制御信号ＷＳＬＬが供給される。オアゲートＯＲは、リードイネーブル信号ＲＥと書き込み制御信号ＷＳＬＬの少なくとも一方がハイレベル、すなわち、読み出し時かメモリセルに「０」を書き込むときに、ハイレベルの信号を出力する。これにより、読み出し／書き込みトランジスタＲＷＱ1～ＲＷＱnがオンする。
　リード／ライトコントローラ３４は、図示せぬ上位装置からの指示に従って、データリード時に、リードイネーブル信号ＲＥをハイレベルとし、データ「０」を書き込む時に、書き込み制御信号ＷＢＬＨとＷＳＬＬとをハイレベルとし、データ「１」を書き込む時に、書き込み制御信号ＷＢＬＬとＷＳＬＨとをハイレベルとする。
　センスアンプＳＡは、垂直ビット線ＶＢＬの電圧（データ電圧）Ｖｂとリファレンスビット線ＢＬRのリファレンス電圧Ｖrefとを比較する。センスアンプＳＡは、垂直ビット線ＶＢＬのデータ電圧がリファレンス電圧Ｖrefよりも低ければ、ローレベルのＤＡＴＡ信号を出力し、垂直ビット線ＶＢＬのデータ電圧がリファレンス電圧Ｖrefよりも高ければ、ハイレベルのＤＡＴＡ信号を出力する。センスアンプＳＡは、例えば、ＭＯＳ回路等から構成された入力インピーダンスの高い増幅回路から構成される。
　次に、メモリセルＭＣijについて説明する。
　メモリセルＭＣijは１つのＭＴＪ（Magnetic Tunneling Junction：磁気トンネル接合）素子から構成される。ＭＴＪ素子は、図２（ａ）に示すように、ピン（固定）層ＭＰ、絶縁層ＭＩ、フリー（自由）層ＭＦの３層から構成される。
　ピン層ＭＰとフリー層ＭＦは強磁性体(例えばCoFeB)、強磁性ホイスラー合金（例えばCo2FeAl、Co2MnSi）等の材料から形成される。
　ピン層ＭＰの磁化の方向は固定されており、層内を電流が流れてもその磁化の方向は変わらない。一方、フリー層ＭＦの磁化の方向は可変であり、層内を電流が流れると、その磁化の方向は変化する。
　絶縁層ＭＩは、ピン層ＭＰとフリー層ＭＦとの間に設けられた薄膜である。絶縁層ＭＩは、例えば、酸化マグネシウム（MgO）、アルミナ（Al2O3）、スピネル単結晶（MgAl2O4）等の材料から構成される。
　フリー層ＭＦの磁化の方向がピン層ＭＰの磁化の方向に対して相対的に変化すると、ＭＴＪ素子Ｍの抵抗値が変化する。図２（ｂ）に、ピン層ＭＰとフリー層ＭＦの磁化の方向が互いに揃っている状態（平行状態）を示す。図２（ａ）に、ピン層ＭＰとフリー層ＭＦの磁化の方向が揃っていない状態（反平行状態）を示す。ＭＴＪ素子Ｍの抵抗値は、平行状態にあるときの抵抗値Ｒpの方が反平行状態にあるときの抵抗値Ｒapよりも小さい。平行状態にあるＭＴＪ素子Ｍの抵抗状態を低抵抗状態、反平行状態にあるＭＴＪ素子Ｍの抵抗状態を高抵抗状態という。
　ＭＴＪ素子Ｍの抵抗状態をスイッチさせるためには、磁化方向の反転に必要な電流値（電流閾値）の書き込み電流ＩをＭＴＪ素子Ｍに流す。ＭＴＪ素子Ｍが高抵抗状態であるとき、フリー層ＭＦからピン層ＭＰに電流閾値以上の書き込み電流Ｉが流れると、フリー層ＭＦの磁化方向が反転し、フリー層ＭＦとピン層ＭＰの磁化の方向とが互いに揃った状態に変化する。即ち、ＭＴＪ素子Ｍは低抵抗状態にスイッチし、その抵抗値はＲpとなる。
　一方、ＭＴＪ素子Ｍが低抵抗状態であるとき、ピン層ＭＰからフリー層ＭＦに電流閾値以上の書き込み電流Ｉが流れると、フリー層ＭＦの磁化の方向が反転し、フリー層ＭＦとピン層ＭＰの磁化の方向とが逆向きの状態に変化する。即ち、ＭＴＪ素子Ｍの抵抗状態は高抵抗状態にスイッチし、その抵抗値はＲapとなる。
　本実施形態では、ＭＴＪ素子Ｍの低抵抗状態をデータ「０」に、高抵抗状態をデータ「１」に対応付けている。従って、ＭＴＪ素子Ｍが高抵抗状態から低抵抗状態に変化した場合にデータ「０」がメモリセルＭＣに書き込まれたことになる。ＭＴＪ素子Ｍが低抵抗状態から高抵抗状態に変化した場合にデータ「１」がメモリセルＭＣに書き込まれたことになる。
　ＭＴＪ素子Ｍへのデータの書き込みは、外部磁界によっても可能である。例えば、図２（ｃ）に示すように磁界をピン層ＭＰの磁化と反対向きに外部から磁界を印加することにより、ＭＴＪ素子Ｍを高抵抗状態（データ「１」）に設定することが可能である。また、図２（ｄ）に示すように、ピン層ＭＰの磁化と同一向きに外部から磁界を印加することにより、ＭＴＪ素子Ｍを低抵抗状態（データ「０」）に設定することが可能である。
　次に、リファレンスセルＲＣiについて説明する。
　リファレンスセルＲＣiは、図３に示すように、１つのＭＴＪ素子Ｍと１つの固定抵抗ＦＲの直列回路から構成される。ＭＴＪ素子Ｍは、メモリセルＭＣijを構成するＭＴＪ素子と同一の構造（材質、サイズ、不純物濃度等）を有する。ただし、図２（ｂ）に示すように、ピン層ＭＰとフリー層ＭＦの磁化の方向が互いに揃っている低抵抗状態（平行状態）に設定されている。
　固定抵抗ＦＲは、図４（ａ）、（ｂ）に模式的に示すように、半導体層５１に不純物を拡散して形成された拡散層５２、あるいは、基板５３上に形成された多結晶シリコン層５４、等から構成された高精度の線形抵抗である。
　固定抵抗ＦＲの抵抗値Ｒoffsetは、０より大きく、且つ、Ｒap－Ｒp（＝Ｒp×ＭＲ比）より小さい値に設定される。なお、ＭＲ比は、ＭＴＪ素子の抵抗の変化率（Ｒａｐ－Ｒｐ）／Ｒｐである。
　固定抵抗ＦＲの抵抗値Ｒoffsetは、さらに、データの読み出し時に、センスアンプＳＡの正（非反転）入力端子に伝達されるデータ電圧Ｖｂと負（反転）入力端子に印加されるリファレンス電圧Ｖrefとの差が、センスアンプＳＡの分解能以上となる値に設定される。ここで、センスアンプＳＡの分解能とは、センスアンプＳＡが、正入力端子の電圧と負入力端子の電圧との差を検出できる最小値を意味する。前述のように、読み出し動作時、データ電圧Ｖｂは、垂直ビット線ＶＢＬを介して、正入力端子に伝達され、リファレンス電圧Ｖrefは、リファレンスビット線BLRを介して負入力端子に印加される。言い換えれば、センスアンプＳＡが持つ分解能で正しくセンス増幅動作が可能なＭＴＪ素子ばらつきの許容上限値α（％）を用いてＲoffset＝（α／１００）×Ｒpに設定される。このとき、図３の回路のリファレンス抵抗値は合計して Ｒp＋（α／１００）×Ｒp となる。
　また、各リファレンスセルＲＣのＭＴＪ素子Ｍは、読み出し電流が流れた時に、その低抵抗状態が維持されるように接続される。例えば、読み出し時に、リファレンスビット線ＢＬRの電圧がリファレンスソース線ＳＬRよりも高く設定される本実施形態の構成では、フリー層ＭＦがリファレンスビット線ＢＬR側に、ピン層ＭＰがリファレンスソース線ＳＬR側に接続される。
　なお、読み出し用負荷トランジスタＲＴjと、ビット線ＢＬjと、選択トランジスタＳＴijと、ソース線ＳＬjと、読み出し／書き込みトランジスタＲＷＱjとは、アクセス対象のメモリセルＭＣijの抵抗を電圧に変換する抵抗電圧変換回路として機能する。
　また、リファレンスセルアレー２２は、メモリセルＭＣijに記憶されたデータを読み出す際の、基準抵抗値を提供するリファレンス回路として機能する。リファレンスセルアレー２２は、メモリセルＭＣijを構成するＭＴＪと同一構成を有し、低抵抗Ｒpに設定されたＭＴＪと固定抵抗ＦＭとの直列回路から構成される。また、リファレンス読み出し用負荷トランジスタＲＴRと、リファレンスビット線ＢＬRと、リファレンス選択トランジスタＡＴiと、リファレンスソース線ＳＬRと、リファレンス読み出し／書き込みトランジスタＲＷＱRとは、アクセス対象のメモリセルＭＣijから読み出し用負荷トランジスタＲＴjまでの距離に相当する距離だけ、リファレンス読み出し用負荷トランジスタＲＴRから離れた位置のリファレンスセルＲＣiを選択する。選択されたリファレンスセルＲＣiが提供する基準抵抗値をリファレンス電圧Ｖrefに変換するリファレンス電圧変換回路として機能する。
　上述のメモリセルＭＣijを構成するＭＴＪ素子とリファレンスセルＲＣiを構成するＭＴＪ素子は同一の製造プロセスで構成される。また、トランジスタＳＴij、ＡＴi、ＲＴj、ＲＴR、ＷＴＰj、ＷＴＰR、ＷＴＮj、ＷＱj、ＲＷＱj、ＲＷＱR、ＣＴj、ＣＴRは、同一の製造プロセスで構成される。ビット線同士、ワード線同士、ソース線同士も同一のプロセスで製造される。従って、製造工程で発生する誤差などは、いずれの構成要素にもほぼ同等に影響している。
　図５に模式的に示すように、メモリセルＭＣ11～ＭＣmnとリファレンスセルＲＣ1～ＲＣmとは、全体で１つのマトリクスを構成し、半導体基板４１上の３次元空間上で規則的に配列して形成されている。第ｉ行のメモリセルＭＣi1～ＭＣinとリファレンスセルＲＣiは、一列に配列されている。また、第ｊ列のメモリセルＭ1j～ＭmjとリファレンスセルＲＣ1～ＲＣmは、それぞれ、半導体基板４１上で、直線上に配列されている。
　また、少なくともリファレンスセルＲＣiを形成するＭＴＪ素子Ｍは、フリー層ＭＦ、絶縁層ＭＩ、ピン層ＭＰを結ぶ軸、が同一の方向を向くように構成されている。なお、メモリセルＭＣijを構成するＭＴＪ素子も同一の方向を向いていることが望ましい。このような構成とすると、外部から閾値以上の強度の磁界を印加することにより、フリー層ＭＦの磁化の方向を一括して設定することが可能である。また、印加する磁界の向きを制御することにより、ＭＴＪ素子Ｍを高抵抗状態と低抵抗状態のいずれにも切り替えることが可能である。
　また、ワード線ＷＬ1～ＷＬm、ビット線ＢＬ1～ＢＬn、リファレンスビット線ＢＬR、ソース線ＳＬ1～ＳＬn、リファレンスソース線ＳＬR、読み出し用負荷トランジスタＲＴ1～ＲＴn、リファレンス読み出し用負荷トランジスタＲＴR、読み出し／書き込みトランジスタＲＷＱ1～ＲＷＱn、リファレンス読み出し／書き込みトランジスタＲＷＱR等も３次元空間内で規則的に配列されている。
　従って、メモリセルＭＣijを読み出す場合に、読み出し用負荷トランジスタＲＴjからメモリセルＭＣijまでのビット線ＢＬjの長さと、リファレンス読み出し用負荷トランジスタＲＴRからリファレンスセルＲＣiまでのリファレンスビット線ＢＬRの長さは等しい。従って、その配線抵抗もほぼ等しい。
　同様に、メモリセルＭＣijから読み出し／書き込みトランジスタＲＷＱjまでのソース線ＳＬjの長さと、リファレンスセルＲＣiからリファレンス読み出し／書き込みトランジスタＲＷＱRまでのリファレンスソース線ＳＬRの長さは等しい。従って、その配線抵抗もほぼ等しい。
　次に、上記構成を有する、記憶回路１１の動作を説明する。
（初期設定）
　図１に示す構成の記憶回路１１を使用するには、全てのリファレンスセルＲＣを構成するＭＴＪ素子Ｍを平行状態（低抵抗状態）に設定し、リファレンスセルＲＣの抵抗値を所定の値に設定する。
　抵抗値をこのように設定する方法を２つ説明する。
（外部磁界を印加する第１の方法）
　図６に示すように、製造された記憶回路１１を含む半導体基板４１を、磁界発生装置４２の磁気ギャップに、予め定められた向きに配置する。次に、スイッチＳＷを一定時間オンして、直流電源ＤＣからコイルに直流電流を一定時間流す。これにより、一定方向で一定強度の磁界が印加され、全てのリファレンスセルＲＣを構成する全てのＭＴＪ素子Ｍを平行状態（低抵抗状態）に設定することにより、データ「０」を書き込む。これにより、全てのリファレンスセルＲＣを構成する全てのＭＴＪ素子Ｍの抵抗値はＲpに設定される。
　なお、全てのＭＴＪ素子が同一の方向を向いて形成されている場合には、全てのＭＴＪ素子を同一の値に設定することも可能である。また、一部のＭＴＪ素子の向きを逆に形成しておくことにより、一部のＭＴＪ素子のみに「１」を書き込むことも可能である。
（電流書き込みによる第２の方法）
　リファレンスセルＲＣに書き込み電流を流すことにより低抵抗状態（平行状態）に設定する。
　まず、リファレンスコラムデコーダ３３は、リファレンスコラム線ＣＬRをハイレベルとする。一方、リード／ライトコントローラ３４は、書き込み制御信号ＷＢＬＨをハイレベルとする。これにより、リファレンスナンドゲートＮＧRがローレベルの信号を出力する。これにより、リファレンス書き込みトランジスタＷＴＰRがオンする。
　一方、ローデコーダ３１は、上位装置の制御に従って、ワード線ＷＬ1をハイレベルに設定し、他のワード線ＷＬをグランドレベルに設定する。これにより、リファレンス選択トランジスタＡＴ1がオンする。
　すると、リファレンス書き込み用トランジスタＷＴＰR→リファレンスビット線ＢＬR→リファレンスセルＲＣ1→リファレンス選択トランジスタＡＴ1→リファレンスソース線ＳＬR→リファレンス読み出し／書き込みトランジスタＲＷＱR→グランドと電流が流れる。これにより、リファレンスセルＲＣ1を構成するＭＴＪ素子Ｍに電流が流れ、図２（ｂ）に示すように、ＭＴＪ素子Ｍのフリー層ＭＦの磁化方向はピン層ＭＰと同一方向になる。このため、ＭＴＪ素子Ｍの両端子間の抵抗は低抵抗Ｒpとなる。
　ローデコーダ３１は、一定時間経過して、リファレンスセルＲＣ1へのデータ「０」の書き込みが完了すると、上位装置の制御に従って、ワード線ＷＬ1をローレベルとし、ワード線ＷＬ2をハイレベルとする。これにより、リファレンス選択トランジスタＡＴ2がオンし、リファレンス書き込み用トランジスタＷＴＰR→リファレンスビット線ＢＬR→リファレンスセルＲＣ2→リファレンス選択トランジスタＡＴ2→リファレンスソース線ＳＬR→リファレンス読み出し／書き込みトランジスタＲＷＱR→グランドと電流が流れる。これにより、リファレンスセルＲＣ2を構成するＭＴＪ素子Ｍに電流が流れ、ＭＴＪ素子Ｍの両端子間の抵抗は低抵抗Ｒpとなる。
　以後、同様にして、リファレンス選択トランジスタＡＴ3～ＡＴmを順番に選択することにより、リファレンスセルＲＣ3～ＲＣmに電流を順番に流し、各ＭＴＪ素子Ｍにデータ「０」を書き込む。
　こうして、全てのリファレンスセルＲＣ1～ＲＣmにデータ「０」を書き込むと、初期化処理が完了する。
（読み出し動作）
　次に、読み出し動作について図７のタイミングチャートを参照して説明する。
　第ｉ行ｊ列のメモリセルＭＣijからデータを読み出す場合、コラムデコーダ３２は、コラムアドレスをデコードし、図７（ｂ）に示すように、第ｊ列のコラム線ＣＬjをハイレベルに、他のコラム線ＣＬをローベルに維持する。また、リファレンスコラムデコーダ３３は、図７（ｂ）に示すように、リファレンスコラム線ＣＬRをハイレベルとする。
　続いて、リード／ライトコントローラ３４は、図７（ｃ）に示すように、リードイネーブル信号ＲＥをハイレベルとする。これにより、第ｊ列のナンドゲートＲＧjの入力が共にハイレベルとなって、ナンドゲートＲＧjの出力はローレベルとなり、読み出し用負荷トランジスタＲＴjがオンする。これにより、図７（ｅ）に示すように、第ｊ列のビット線ＢＬjが読み出し電圧ＶＲにより一旦充電される。
　同様に、リファレンスナンドゲートＲＧRの入力が共にハイレベルとなって、リファレンスナンドゲートＲＧRの出力がローレベルとなり、リファレンス読み出し用負荷トランジスタＲＴRがオンする。これにより、図７（ｆ）に示すように、リファレンスビット線ＢＬRが読み出し電圧ＶＲにより一旦充電される。
　また、オアゲートＯＲの一方の入力であるリードイネーブル信号ＲＥがハイレベルとなることで、オアゲートＯＲの出力がハイレベルとなり、読み出し／書き込みトランジスタＲＷＱ1～ＲＷＱnがオンする。これにより、ｊ列のソース線ＳＬjはグランドに接続される。
　続いて、ローデコーダ３１は、ローアドレスをデコードし、図７（ａ）に示すように、第ｉ行のワード線ＷＬiをハイレベルとし、他のワード線ＷＬをローレベルに維持する。これにより、選択トランジスタＳＴiとリファレンス選択トランジスタＡＴiがオンする。
　選択トランジスタＳＴiがオンすることにより、読み出し用負荷トランジスタＲＴj→ビット線ＢＬj→メモリセルＭＣij→ソース線ＳＬj→読み出し／書き込みトランジスタＲＷＱj→グランド、と電流が流れる。これにより、ビット線ＢＬjの電圧は、図７（ｅ）に示すように、メモリセルＭＣijの抵抗値に対応する電圧に徐々に変化する。具体的には、ビット線ＢＬjの電圧は、メモリセルＭＣijを構成するＭＴＪ素子Ｍの抵抗値が高抵抗（記憶データが「１」）の場合には、比較的高電圧に変化し、ＭＴＪ素子Ｍの抵抗値が低抵抗（記憶データが「０」）の場合には、比較的低電圧に変化する。ビット線ＢＬjの電圧は、コラム線ＣＬjがハイレベルであるために、オンしているコラム選択トランジスタＣＴjと垂直ビット線ＶＢＬを介して、センスアンプＳＡの正入力端子に伝達される。なお、垂直ビット線ＶＢＬの線幅が大きく、また、センスアンプＳＡの入力インピーダンスが大きいため、垂直ビット線ＶＢＬでの電圧降下は小さい。
　また、リファレンス選択トランジスタＡＴiがオンすることにより、リファレンス読み出し用負荷トランジスタＲＴR→リファレンスビット線ＢＬR→リファレンスセルＲＣi→リファレンス選択トランジスタＡＴi→リファレンスソース線ＳＬR→リファレンス読み出し／書き込みトランジスタＲＷＱR→グランド、と電流が流れる。これにより、リファレンスビット線ＢＬRの電圧は、図７（ｆ）に示すようにリファレンス電圧Ｖrefに変化する。リファレンスビット線ＢＬRの電圧は、リファレンスコラム線ＣＬRがハイレベルであるために、オンしているリファレンスコラム選択トランジスタＣＴRを介してセンスアンプＳＡの負入力端子に伝達される。
　センスアンプＳＡは、図７（ｇ）に示すように、正入力端に印加された垂直ビット線ＶＢＬのデータ電圧Ｖｂが負入力端に印加されたリファレンス電圧Ｖrefより高ければハイレベル、垂直ビット線ＶＢＬのデータ電圧Ｖｂがリファレンス電圧Ｖrefより低ければローレベルのＤＡＴＡ信号を出力する。ハイレベルを「１」、ローレベルを「０」として信号処理することにより、第ｉ行ｊ列のメモリセルＭＣijの記憶データを読み出したことになる。
　その後、ワード線ＷＬi、リードイネーブル信号ＲＥ、コラム線ＣＬjを順次ローレベルとして、１回の読み出しサイクルを終了する。
　なお、読み出し動作では、図７（ｄ）に示すように、書き込み制御信号ＷＢＬＨ，ＷＢＬＬ，ＷＳＬＨ，ＷＳＬＬはローレベルを維持する。
　（書き込み動作）
　第ｉ行ｊ列のメモリセルＭＣijにデータを書き込む場合、コラムデコーダ３２は、コラムアドレスをデコードし、図８（ｂ）、図９（ｂ）に示すように、第ｊ列のコラム線ＣＬjをハイレベルに、他のコラム線ＣＬをローベルに維持する。
　一方、リード／ライトコントローラ３４は、書き込みデータに応じて、書き込み制御信号ＷＢＬＨ，ＷＢＬＬ，ＷＳＬＨ，ＷＳＬＬを制御する。
　まず、「０」を書き込む場合の動作を説明する。
　この場合、リード／ライトコントローラ３４は、図８（ｃ）に示すように、書き込み制御信号ＷＢＬＨ，とＷＳＬＬをハイレベルとし、図８（ｄ）に示すように、書き込み制御信号ＷＢＬＬとＷＳＬＨをローレベルに維持する。コラム線ＣＬjと書き込み制御信号ＷＢＬＨとが共にハイレベルとなることにより、第ｊ列の書き込みナンドゲートＮＧjの出力はローレベルとなる。従って、書き込みトランジスタＷＴＰjがオンする。これにより、図８（ｅ）に示すように、ビット線ＢＬjが書き込み電圧となる。
　一方、書き込み制御信号ＷＳＬＬがハイレベルとなることにより、オアゲートＯＲの出力がハイレベルとなり、読み出し／書き込みトランジスタＲＷＱjがオンし、図８（ｆ）に示すように、ソース線ＳＬjが接地される。
　続いて、ローデコーダ３１は、ローアドレスをデコードし、図８（ａ）に示すように、第ｉ行のワード線ＷＬiをハイレベルとし、他のワード線ＷＬをローレベルに維持する。これにより、選択トランジスタＳＴiがオンする。
　これにより、書き込みトランジスタＷＴＰj→ビット線ＢＬj→メモリセルＭＣij→ソース線ＳＬj→読み出し／書き込みトランジスタＲＷＱj→グランド、と電流が流れる。これにより、メモリセルＭＣijを構成するＭＴＪ素子Ｍに電流が流れ、平行状態に設定され、その抵抗値は低抵抗となる。すなわち、データ「０」が書き込まれる。
　次に、データ「１」を書き込む場合の動作を説明する。
　この場合、リード／ライトコントローラ３４は、図９（ｄ）に示すように、書き込み制御信号ＷＢＬＬとＷＳＬＨをハイレベルとし、図９（ｃ）に示すように、書き込み制御信号ＷＢＬＨとＷＳＬＬをローレベルに維持する。コラム線ＣＬjと書き込み制御信号ＷＢＬＬとが共にハイレベルとなることにより、第ｊ列のアンドゲートＡＧjの出力はハイレベルとなる。これにより、書き込みトランジスタＷＴＮjがオンする。
　一方、書き込み制御信号ＷＳＬＨがハイレベルとなることにより、インバータＩＮの出力がローレベルとなり、書き込みトランジスタＷＱjがオンし、図９（ｆ）に示すように、ソース線ＳＬjに書き込み電圧ＶＷが印加される。
　続いて、ローデコーダ３１は、ローアドレスをデコードし、図９（ａ）に示すように、第ｉ行のワード線ＷＬiをハイレベルとし、他のワード線ＷＬをローレベルに維持する。これにより、選択トランジスタＳＴiがオンする。
　従って、書き込みトランジスタＷＱj→ソース線ＳＬj→メモリセルＭＣij→ビット線ＢＬj→書き込みトランジスタＷＴＮj→グランド、と電流が流れる。これにより、メモリセルＭＣijを構成するＭＴＪ素子Ｍに電流が流れ、ＭＴＪ素子Ｍは反平行状態に設定され、その抵抗値は高抵抗となる。すなわち、データ「１」が書き込まれる。
　その後、ワード線ＷＬi、コラム線ＣＬj、書き込み制御信号ＷＢＬＬ、書き込み制御信号ＷＳＬＨを順次ローレベルとして、１サイクル分の書き込み処理を終了する。
　以上説明したように、本実施の形態に係る記憶回路１１は、以下の特徴を有する。
１）　初期状態にリファレンスセルＲＣにデータを書き込むために、複雑な構成や複雑な作業が必要ない。
２）　リファレンスセルを構成するＭＴＪ素子が、メモリセルを構成するＭＴＪ素子と同一の構成及び同一の工程を経て形成される。従って、リファレンスセルとメモリセルとは、環境の変化、製造工程のばらつきなどによる影響を同様に受ける。このため、環境や工程の影響により、メモリ素子ＭＣを構成するＭＴＪ素子Ｍの抵抗値が所期値よりも小さくなる（大きくなる）ように変動した場合には、リファレンスセルＲＣを構成するＭＴＪ素子Ｍの抵抗値も所期値よりも小さくなる（大きくなる）ように変動する。メモリセルＭＣの抵抗値の変動とリファレンスセルＲＣの抵抗値の変動が同一の傾向となるため、センスアンプＳＡの差動動作により、変動分が相殺される。従って、誤動作を抑えることができる。
３）　メモリセルＭＣijにリードアクセスする際には、リファレンスセルＲＣiにアクセスする。メモリセルＭＣijから読み出し用負荷トランジスタＲＴjまでのビット線ＢＬjの長さと、リファレンスセルＲＣiからリファレンス読み出し用負荷トランジスタＲＴRまでのリファレンスビット線ＢＬRの長さはほぼ等しい。同様に、メモリセルＭＣijから読み出し／書き込みトランジスタＲＷＱjまでのソース線ＳＬjの長さと、リファレンスセルＲＣiからリファレンス読み出し／書き込みトランジスタＲＷＱRまでのリファレンスソース線ＳＬRの長さはほぼ等しい。また、ビット線ＢＬjに接続されているトランジスタのサイズと特性と、リファレンスビット線ＢＬRに接続されているトランジスタのサイズと特性、とは互いに等しい。このため、配線や素子抵抗のばらつきによる誤動作、誤判別がおこりにくい。
４）　この実施の形態の構成では、同一行のｎ個のメモリセルＭＣに１つのリファレンスセルＲＣｊが配置される。このため、リファレンスセルＲＣへの読み出しアクセスはメモリセルＭＣへの読み出しアクセスに比して、平均ｎ倍、通常１００倍～１０００倍となる。
　このように繰り返して、リードアクセスが行われると、読み出し電流のためにリファレンスセルＲＣの記憶データが書き換えられてしまうリードデスターブが発生する虞がある。この実施の形態では、リファレンスセルＲＣを構成するＭＴＪ素子Ｍが、リード時に流れる電流により「０」が書き込まれる（平行状態となる）向きに接続されている。このため、リードデスターブは発生しない。従って、リードデスターブによる誤動作を抑えることができ、また、リファレンスセルＲＣの記憶データをメンテナンスする手間が省ける。
　この実施の形態における有効性を確認するため、メモリセルの実効的な読み出し信号電圧ΔVeffを次式から算出した。
　　　ΔVeff＝メモリセル読み出し電圧－リファレンス電圧
　このΔVeffが大きいほど、信号電圧の許容範囲が広く、よりメモリセルの動作に有利である。個々のメモリセルのΔVeffを、ＭＴＪ素子Ｍの抵抗が標準偏差σの正規分布のばらつきを持つと仮定して、モンテカルロ回路シミュレーションを用いて算出した。また、一般に温度が異なるとＭＴＪ素子の特性は異なる。このため、室温２５℃で図１０（ａ）の特性を、高温１２５℃で図１０（ｂ）の特性を、それぞれ有するＭＴＪ素子を仮定した。また、従来技術と比較するため、特許文献１で開示された構成について、ΔＶｅｆｆを同じ条件で算出した。
　それぞれの温度において算出した、各メモリセルのΔVeffの累積度数分布グラフを図１１（ａ）、（ｂ）に示す。
　図１１（ａ）、（ｂ）から、従来技術に比べてこの実施の形態では、室温において許容範囲が平均で約５０％の増加が見込まれ、高温においても平均で約２５％の増加が見込まれる。
　このように、本実施の形態に係る記憶回路は、室温において従来の記憶回路よりも高い優位性を示した。また、高温においても変わらず従来の記憶回路より優れている。従って、温度変動にかかわらず、データを安定して記憶し・読み出すことができる。
　本発明は、上記実施の形態に限定されず、種々の変形及び応用が可能である。
　例えば、上記実施の形態においては、各リファレンスセルＲＣiが固定抵抗ＦＲとＭＴＪ素子Ｍとを備えた。この発明は、これに限定されない。例えば、図１２（ａ）に示すように、固定抵抗ＦＲを複数のリファレンスセルＲＣiに共通にすることも可能である。
　この構成では、各リファレンスセルＲＣiは、１つのＭＴＪ素子Ｍから構成される。
　固定抵抗ＦＲの一端は、リファレンスビット線ＢＬRを介して、リファレンスセルＲＣ1～ＲＣmの一端に共通に接続されている。
　固定抵抗ＦＲの他端は、リファレンスビット線ＢＬRとリファレンスコラム選択トランジスタＣＴRを介して、センスアンプＳＡの負入力端子に接続されている。
　この構成の場合、読み出しの基準となる基準抵抗値は、リファレンス選択トランジスタＡＴiで選択されたリファレンスセルＲＣiと固定抵抗ＦＲとが直列に接続されて得られる。
　従って、リファレンス回路は、それぞれが、メモリセルＭＣijを構成するＭＴＪ素子と同一構成を有し、低抵抗Ｒpに設定されたＭＴＪ素子から構成されるリファレンスセルＲＣのマトリクスと、線形抵抗（固定抵抗）ＦＲとから構成される。また、リファレンス電圧変換回路は、リファレンスビット線ＢＬRと、リファレンスビット線ＢＬRに接続されたリファレンス読み出し用負荷トランジスタＲＴRと、アクセス対象のメモリセルＭＣijから読み出し用負荷トランジスタＲＴjまでの距離に相当する距離だけ、リファレンス読み出し用負荷トランジスタＲＴRから離れた位置のリファレンスセルＲＣiを選択するリファレンス選択トランジスタＡＴiと、から構成される。
　また、図１２（ａ）の回路構成において、リファレンスビット線ＢＬRに挿入している固定抵抗ＦＲを、図１２（ｂ）に示すように、リファレンスソース線ＳＬRに配置することも可能である。この場合、リファレンスソース線ＳＬRの、最もリファレンス読み出し／書き込みトランジスタＲＷＱR寄りのリファレンスセルＲＣ1の接続点とグランドとの間に固定抵抗ＦＲが接続される。換言すると、リファレンスセルＲＣの他端の共通接続点と接地端との間に固定抵抗ＦＲが接続される。
　また、リファレンスビット線ＢＬRに接続されたリファレンス書き込みトランジスタＷＴＰRは、リファレンスセルＲＣに外部磁界でのみ初期データ（「０」）を書き込む場合は、不用である。
　上記実施の形態では、ＭＴＪ素子の低抵抗にデータ「０」を、高抵抗にデータ「１」を割り当てたが、ＭＴＪ素子の低抵抗にデータ「１」を、高抵抗にデータ「０」を割り当ててもよい。
　メモリセルアレー２１とリファレンスセルアレー２２の配置は任意である。
　例えば、図１３に例示するように、メモリセルアレー２１を２つのブロックに分割し、その間に、リファレンスセルアレー２２を配置するようにしてもよい。このような構成とすれば、メモリセルの列方向の位置による、メモリセルからセンスアンプＳＡの配線抵抗と、リファレンスセルからセンスアンプＳＡへの配線抵抗のばらつきを抑えることができる。
　なお、図１３では、リファレンスセルをセンスアンプＳＡの正入力端子に接続している。
　また、図１４に例示するように、センスアンプＳＡを挟んで、メモリセルアレー２１とリファレンスセルアレー２２をＬとＲの２つに分割して配置してもよい。
　また、記憶回路１１の回路構成とタイミングチャートと動作は、例示であり、これらに限定されるものではない。回路の論理等も任意である。例えば、コラム選択トランジスタＣＴjは、コラム線ＣＬjとリードイネーブル信号ＲＥのアンドを取って、ゲートに印加してもよい。
　また、図１の構成において、選択トランジスタＳＴiをメモリセルＭＣijよりもソース線ＳＬj側に配置したが、配置の順番は任意である。同様に、図１、図１２（ａ）、（ｂ）の構成において、リファレンス選択トランジスタＡＴiをリファレンスセルＲＣiよりもリファレンスソース線ＳＬR側に配置したが、配置の順番は任意である。
　その他、書き込みデータを書き込む記憶素子は、ＭＴＪ素子に限定されず、ReRAM（Resistance Random Access Memory）等の抵抗変化型の記憶素子であればよい。
　この場合も、リファレンス回路を構成する抵抗変化型素子を、記憶セルを構成する抵抗変化型素子と同一の構成とし低抵抗ＲＬに設定する。さらに、線形抵抗ＦＲの抵抗値を、０より大きく、抵抗変化型素子の高抵抗ＲＨと低抵抗ＲＬとの差より小さくする。特に、線形抵抗ＦＲの抵抗値は、（α／１００）×ＲＬに実質的に等しいことが望ましい。ここでαは、この記憶回路に用いられるセンスアンプの分解能（正入力端子の電圧と負入力端子の電圧との差を検出できる最小値）から許容される抵抗変化型素子の抵抗値ばらつき上限値（％）である。この場合も、図１に示すようにリファレンスセル毎に固定抵抗を配置する構成も、図１２（ａ）、（ｂ）に示すように、複数のリファレンスセル（抵抗変化型素子）に１つの固定抵抗を配置する（共用する）構成も可能である。
　以上、本発明は、上記実施形態の説明および図面によって限定されるものではなく、上記実施形態および図面に適宜変更等を加えることは可能である。
　本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施の形態及び変形が可能とされるものである。また、上述した実施の形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。すなわち、本発明の範囲は、実施の形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内およびそれと同等の発明の意義の範囲内で施される様々な変形が、本発明の範囲内とみなされる。
　本出願は、２０１５年５月１５日に出願された日本国特許出願２０１５－１００５４２号に基づくものであり、その明細書、特許請求の範囲、図面および要約書を含むものである。上記日本国特許出願における開示は、その全体が本明細書中に参照として含まれる。
　１１　記憶回路
　２１　メモリセルアレー
　２２　リファレンスセルアレー
　３１　ローデコーダ
　３２　コラムデコーダ
　３３　リファレンスコラムデコーダ
　３４　リード／ライトコントローラ
　４１　半導体基板
　４２　磁気発生装置
　５１　半導体層
　５２　拡散層
　５３　基板
　５４　多結晶シリコン層
　ＣＬ1～ＣＬn　コラム線
　ＣＬR　リファレンスコラム線
　ＷＬ1～ＷＬm　ワード線
　ＢＬ1～ＢＬn　ビット線
　ＢＬR　リファレンスビット線
　ＶＢＬ　垂直ビット線
　ＳＴ11～ＳＴmn　選択トランジスタ
　ＡＴ１～ＡＴｍ　リファレンス選択トランジスタ
　ＳＬ1～ＳＬn　ソース線
　ＳＬR　リファレンスソース線
　ＲＴ1～ＲＴn　読み出し用負荷トランジスタ
　ＲＴR　リファレンス読み出し用負荷トランジスタ
　ＣＴ1～ＣＴn　コラム選択トランジスタ
　ＣＴR　リファレンスコラム選択トランジスタ
　ＷＴＰ1～ＷＴＰn　書き込みトランジスタ
　ＷＴＰR　リファレンス書き込みトランジスタ
　ＷＴＮ1～ＷＴＮn　書き込みトランジスタ
　ＷＱ1～ＷＱn　書き込みトランジスタ
　ＲＷＱ1～ＲＷＱn　読み出し／書き込みトランジスタ
　ＲＷＱR　リファレンス読み出し／書き込みトランジスタ
　ＲＧ1～ＲＧn　ナンドゲート
　ＲＧR　リファレンスナンドゲート
　ＮＧ1～ＮＧn　ナンドゲート
　ＮＧR　リファレンスナンドゲート
　ＡＧ1～ＡＧn　アンドゲート
　ＯＲ　オアゲート
　ＩＮ　インバータ
　ＳＡ　センスアンプ
　ＶＲ　読み出し電圧
　ＶＷ　書き込み電圧

Claims (8)

  1. 　実質的に二段階に抵抗値が変化する抵抗変化型素子から構成されたメモリセルと、
    　読み出し対象のメモリセルの抵抗値をデータ電圧に変換する抵抗電圧変換回路と、
    　前記メモリセルを構成する抵抗変化型素子と実質的に同一構成で、二段階のうちの低抵抗に設定された抵抗変化型素子と線形抵抗との直列回路から構成されたリファレンス回路と、
    　前記リファレンス回路の抵抗値をリファレンス電圧に変換するリファレンス電圧変換回路と、
    　前記データ電圧とリファレンス電圧を比較することにより、前記メモリセルに記憶されているデータを判別するセンスアンプと、
    　から構成される記憶回路。
  2. 　前記抵抗変化型素子は、高抵抗ＲＨと低抵抗ＲＬの何れかに設定可能であり、
    　前記リファレンス回路を構成する線形抵抗は、その抵抗値が０より大きく、前記高抵抗ＲＨと前記低抵抗ＲＬとの差（ＲＨ－ＲＬ）よりも小さい、
    請求項１に記載の記憶回路。
  3. 　前記線形抵抗の抵抗値は、αを前記センスアンプの分解能から許容される抵抗変化型素子の抵抗値ばらつき上限値としたとき、（α／１００）×ＲＬに実質的に等しい、
    請求項２に記載の記憶回路。
  4. 　前記メモリセルはマトリクス状に配置され、
    　前記抵抗電圧変換回路は、前記メモリセルのマトリクスの列毎に配置され、同一列のメモリセルに接続されたビット線と該ビット線に接続された負荷トランジスタと、アクセス対象のメモリセルを選択する手段と、から構成され、
    　前記リファレンス回路は、それぞれが、前記メモリセルを構成する抵抗変化型素子と同一構成を有し、低抵抗に設定された抵抗変化型素子と前記線形抵抗との直列回路から構成されるリファレンスセルのマトリクスから構成され、
    　前記リファレンス電圧変換回路は、
    　前記リファレンスセルに接続されたリファレンスビット線と、
    　前記リファレンスビット線に接続されたリファレンス負荷トランジスタと、
    　アクセス対象のメモリセルから前記負荷トランジスタまでの距離に相当する距離だけ、前記リファレンス負荷トランジスタから離れた位置のリファレンスセルを選択する手段と、から構成され、
    　前記センスアンプは、前記ビット線のデータ電圧と前記リファレンスビット線のリファレンス電圧とを比較する、
    請求項１、２又は３に記載の記憶回路。
  5. 　前記メモリセルはマトリクス状に配置され、
    　前記抵抗電圧変換回路は、前記メモリセルのマトリクスの列毎に配置され、同一列のメモリセルに接続されたビット線と該ビット線に接続された負荷トランジスタと、アクセス対象のメモリセルを選択する手段と、から構成され、
    　前記リファレンス回路は、それぞれが、前記メモリセルを構成する抵抗変化型素子と同一構成を有し、低抵抗に設定された抵抗変化型素子から構成されるリファレンスセルのマトリクスと前記線形抵抗とから構成され、
    　前記リファレンス電圧変換回路は、
    　前記リファレンスセルに接続されたリファレンスビット線と、
    　前記リファレンスビット線に接続されたリファレンス負荷トランジスタと、
    　アクセス対象のメモリセルから前記負荷トランジスタまでの距離に相当する距離だけ、前記リファレンス負荷トランジスタから離れた位置のリファレンスセルを選択する手段と、から構成され、
    　前記センスアンプは、前記ビット線のデータ電圧と前記リファレンスビット線のリファレンス電圧とを比較し、
    　前記線形抵抗は、前記リファレンスビット線の、複数の前記リファレンスセルのうちで最もリファレンス負荷トランジスタ寄りのリファレンスセルの接続点と前記リファレンス負荷トランジスタのとの接続点との間、または、リファレンスセルの他端の共通接続点と接地端との間に介挿されている、
    請求項１、２又は３に記載の記憶回路。
  6. 　前記リファレンスセルのアレイは、メモリセルアレーの間に配置されている、
    請求項４又は５に記載の記憶回路。
  7. 　前記リファレンス回路を構成する複数の前記抵抗変化型素子は同一の方向に向いて配置された磁気トンネル接合素子から構成されている、
    　請求項４乃至６の何れか１項に記載の記憶回路。
  8. 　前記リファレンス回路を構成する磁気トンネル接合素子は、磁界が印加されたことにより、低抵抗に設定されている、
    　請求項７に記載の記憶回路。
PCT/JP2016/064531 2015-05-15 2016-05-16 抵抗変化型素子を備えた記憶回路 WO2016186086A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017519363A JP6749021B2 (ja) 2015-05-15 2016-05-16 抵抗変化型素子を備えた記憶回路
US15/573,904 US10665282B2 (en) 2015-05-15 2016-05-16 Memory circuit provided with variable-resistance element

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015100542 2015-05-15
JP2015-100542 2015-05-15

Publications (1)

Publication Number Publication Date
WO2016186086A1 true WO2016186086A1 (ja) 2016-11-24

Family

ID=57319937

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2016/064531 WO2016186086A1 (ja) 2015-05-15 2016-05-16 抵抗変化型素子を備えた記憶回路

Country Status (3)

Country Link
US (1) US10665282B2 (ja)
JP (1) JP6749021B2 (ja)
WO (1) WO2016186086A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019112068A1 (ja) * 2017-12-08 2019-06-13 国立大学法人東北大学 抵抗変化型素子を備えた記憶回路及びセンスアンプ
US11705176B2 (en) 2020-08-07 2023-07-18 Tohoku University Storage circuit provided with variable resistance type elements, and its test device

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10672832B2 (en) 2017-11-08 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic detection circuit, MRAM and operation method thereof
US10991411B2 (en) 2018-08-17 2021-04-27 Micron Technology, Inc. Method and apparatuses for performing a voltage adjustment operation on a section of memory cells based on a quantity of access operations
US10803913B1 (en) * 2019-06-11 2020-10-13 Applied Materials, Inc. Narrow range sense amplifier with immunity to noise and variation
JP2022134618A (ja) * 2021-03-03 2022-09-15 国立大学法人東北大学 抵抗変化型素子を備えた記憶回路
US11854590B2 (en) 2021-04-23 2023-12-26 Applied Materials, Inc. Reference generation for narrow-range sense amplifiers
US20230402091A1 (en) * 2022-06-14 2023-12-14 Globalfoundries U.S. Inc. Non-volatile memory device with reference voltage circuit

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003281880A (ja) * 2002-03-26 2003-10-03 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP2003317467A (ja) * 2002-04-23 2003-11-07 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP2003346475A (ja) * 2002-05-22 2003-12-05 Hewlett-Packard Development Co Lp 直列ダイオードを有する磁気ランダムアクセスメモリ（ｍｒａｍ）の等電位センシング
JP2004103202A (ja) * 2002-07-18 2004-04-02 Renesas Technology Corp 薄膜磁性体記憶装置
JP2009238327A (ja) * 2008-03-27 2009-10-15 Renesas Technology Corp 半導体装置
JP2013161502A (ja) * 2012-02-06 2013-08-19 Toppan Printing Co Ltd 不揮発性メモリセルアレイ、および不揮発性メモリ

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0424172B1 (en) * 1989-10-20 1995-01-18 Fujitsu Limited Nonvolatile semiconductor memory apparatus
TW434539B (en) * 1998-07-10 2001-05-16 Siemens Ag Ferro-electric write-/read-memory with memory-cells (CFRAM) connected in series
JP3116921B2 (ja) * 1998-09-22 2000-12-11 日本電気株式会社 半導体記憶装置
US6535430B2 (en) * 2000-02-16 2003-03-18 Halo, Inc. Wordline decoder for flash memory
JP3651767B2 (ja) * 2000-04-24 2005-05-25 シャープ株式会社 半導体記憶装置
KR100401490B1 (ko) * 2000-10-31 2003-10-11 주식회사 하이닉스반도체 로오 버퍼를 내장한 반도체 메모리 장치
JP3920565B2 (ja) 2000-12-26 2007-05-30 株式会社東芝 磁気ランダムアクセスメモリ
JP2002373489A (ja) * 2001-06-15 2002-12-26 Mitsubishi Electric Corp 半導体記憶装置
JP4242117B2 (ja) 2002-07-11 2009-03-18 株式会社ルネサステクノロジ 記憶装置
JP4052895B2 (ja) * 2002-08-07 2008-02-27 シャープ株式会社 メモリセル情報の読み出し回路および半導体記憶装置
US6946882B2 (en) * 2002-12-20 2005-09-20 Infineon Technologies Ag Current sense amplifier
EP1505605A1 (en) * 2003-08-06 2005-02-09 STMicroelectronics S.r.l. Improved sensing circuit for a semiconductor memory including bit line precharging and discharging functions
JP4499740B2 (ja) * 2003-12-26 2010-07-07 パナソニック株式会社 記憶素子、メモリ回路、半導体集積回路
JP2005252068A (ja) * 2004-03-05 2005-09-15 Sony Corp 記憶装置
US7499303B2 (en) * 2004-09-24 2009-03-03 Integrated Device Technology, Inc. Binary and ternary non-volatile CAM
JP4522217B2 (ja) * 2004-10-15 2010-08-11 パナソニック株式会社 不揮発性半導体メモリ
CA2672245A1 (en) * 2007-02-07 2008-08-14 Mosaid Technologies Incorporated Source side asymmetrical precharge programming scheme
US7630262B2 (en) * 2007-07-04 2009-12-08 Hynix Semiconductor, Inc. One-transistor type dram
JP5085405B2 (ja) * 2008-04-25 2012-11-28 株式会社東芝 不揮発性半導体記憶装置
US7889585B2 (en) * 2008-12-18 2011-02-15 Qualcomm Incorporated Balancing a signal margin of a resistance based memory circuit
JP5666108B2 (ja) * 2009-07-30 2015-02-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びこれを備えるシステム
WO2012001944A1 (ja) * 2010-06-29 2012-01-05 パナソニック株式会社 不揮発性記憶装置及びその駆動方法
JP2012038389A (ja) * 2010-08-09 2012-02-23 Elpida Memory Inc 半導体装置
JP5679801B2 (ja) * 2010-12-22 2015-03-04 ラピスセミコンダクタ株式会社 不揮発性記憶装置
JP2012203977A (ja) * 2011-03-28 2012-10-22 Elpida Memory Inc 半導体装置及びその制御方法並びにその情報処理システム
JP5988574B2 (ja) * 2011-12-22 2016-09-07 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
US9679664B2 (en) * 2012-02-11 2017-06-13 Samsung Electronics Co., Ltd. Method and system for providing a smart memory architecture
JP2013175256A (ja) * 2012-02-27 2013-09-05 Elpida Memory Inc 半導体記憶装置
JP5602175B2 (ja) * 2012-03-26 2014-10-08 株式会社東芝 不揮発性半導体記憶装置及びそのデータ書き込み方法
US11024352B2 (en) * 2012-04-10 2021-06-01 Samsung Electronics Co., Ltd. Memory system for access concentration decrease management and access concentration decrease method
JP2013239222A (ja) * 2012-05-15 2013-11-28 Ps4 Luxco S A R L 半導体装置
KR20130139066A (ko) * 2012-06-12 2013-12-20 삼성전자주식회사 소스라인 전압 발생기를 포함하는 자기 저항 메모리 장치
KR20140013383A (ko) * 2012-07-23 2014-02-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US20140050010A1 (en) * 2012-08-15 2014-02-20 Kabushiki Kaisha Toshiba Semiconductor memory device and file memory system
US8837210B2 (en) * 2012-08-23 2014-09-16 Infineon Technologies Ag Differential sensing method and system for STT MRAM
WO2014038340A1 (ja) * 2012-09-06 2014-03-13 日本電気株式会社 不揮発性連想メモリ及びその動作方法
KR20140042459A (ko) * 2012-09-28 2014-04-07 삼성전자주식회사 멀티플 웰 바이어스 메모리 장치
KR102115427B1 (ko) * 2013-02-28 2020-05-28 에스케이하이닉스 주식회사 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법
KR102080542B1 (ko) * 2013-06-27 2020-02-25 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
JP2015028996A (ja) * 2013-07-30 2015-02-12 株式会社東芝 半導体装置の製造方法
KR20150016797A (ko) * 2013-08-05 2015-02-13 삼성전자주식회사 가상 분리 소스라인 구조를 갖는 불휘발성 반도체 메모리 장치의 메모리 셀 어레이
KR20150019480A (ko) * 2013-08-14 2015-02-25 에스케이하이닉스 주식회사 전자 장치
CN105474325B (zh) * 2013-08-22 2019-08-02 瑞萨电子株式会社 将双单元的存储数据屏蔽而进行输出的半导体器件
US9153307B2 (en) * 2013-09-09 2015-10-06 Qualcomm Incorporated System and method to provide a reference cell
KR20150054225A (ko) * 2013-11-11 2015-05-20 삼성전자주식회사 로직 임베디드 불휘발성 메모리 장치
US10020045B2 (en) * 2013-11-26 2018-07-10 Micron Technology, Inc. Partial access mode for dynamic random access memory
KR102168652B1 (ko) * 2013-12-16 2020-10-23 삼성전자주식회사 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법
US9269432B2 (en) * 2014-01-09 2016-02-23 Micron Technology, Inc. Memory systems and memory programming methods
CN104794063A (zh) * 2014-01-17 2015-07-22 光宝科技股份有限公司 一种具备电阻式存储器的固态储存装置的控制方法
US9355734B2 (en) * 2014-03-04 2016-05-31 Silicon Storage Technology, Inc. Sensing circuits for use in low power nanometer flash memory devices
US9305664B2 (en) * 2014-03-26 2016-04-05 Texas Instruments Incorporated Memory repair categorization tracking
KR102116879B1 (ko) * 2014-05-19 2020-06-01 에스케이하이닉스 주식회사 전자 장치
US9324426B2 (en) * 2014-06-02 2016-04-26 Integrated Silicon Solution, Inc. Method for improving sensing margin of resistive memory
JP2016072534A (ja) * 2014-09-30 2016-05-09 株式会社東芝 記憶装置
US9595327B2 (en) * 2015-03-06 2017-03-14 Kabushiki Kaisha Toshiba Variable resistance memory device and verify method thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003281880A (ja) * 2002-03-26 2003-10-03 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP2003317467A (ja) * 2002-04-23 2003-11-07 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP2003346475A (ja) * 2002-05-22 2003-12-05 Hewlett-Packard Development Co Lp 直列ダイオードを有する磁気ランダムアクセスメモリ（ｍｒａｍ）の等電位センシング
JP2004103202A (ja) * 2002-07-18 2004-04-02 Renesas Technology Corp 薄膜磁性体記憶装置
JP2009238327A (ja) * 2008-03-27 2009-10-15 Renesas Technology Corp 半導体装置
JP2013161502A (ja) * 2012-02-06 2013-08-19 Toppan Printing Co Ltd 不揮発性メモリセルアレイ、および不揮発性メモリ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019112068A1 (ja) * 2017-12-08 2019-06-13 国立大学法人東北大学 抵抗変化型素子を備えた記憶回路及びセンスアンプ
JPWO2019112068A1 (ja) * 2017-12-08 2020-12-17 国立大学法人東北大学 抵抗変化型素子を備えた記憶回路及びセンスアンプ
JP7173594B2 (ja) 2017-12-08 2022-11-16 国立大学法人東北大学 抵抗変化型素子を備えた記憶回路及びセンスアンプ
US11514964B2 (en) 2017-12-08 2022-11-29 Tohoku University Storage circuit provided with variable resistance elements, reference voltage circuit and sense amplifier
US11705176B2 (en) 2020-08-07 2023-07-18 Tohoku University Storage circuit provided with variable resistance type elements, and its test device

Also Published As

Publication number Publication date
JP6749021B2 (ja) 2020-09-02
US20180350419A1 (en) 2018-12-06
JPWO2016186086A1 (ja) 2018-04-05
US10665282B2 (en) 2020-05-26

Similar Documents

Publication Publication Date Title
WO2016186086A1 (ja) 抵抗変化型素子を備えた記憶回路
JP4883982B2 (ja) 不揮発性記憶装置
US7203112B2 (en) Multiple stage method and system for sensing outputs from memory cells
JP5173706B2 (ja) 不揮発性半導体記憶装置およびその読み出し方法
TWI666637B (zh) Semiconductor memory device
JP2009514137A (ja) 読出および書込マージンを向上した電流駆動切り換え型磁気記憶セル、ならびに同磁気記憶セルを使用する磁気メモリ
JP2004103174A (ja) 半導体記憶装置
JP2006019005A (ja) パリティビット構造を具備するランダムアクセスメモリアレイ
US9548111B2 (en) Memory device
WO2019112068A1 (ja) 抵抗変化型素子を備えた記憶回路及びセンスアンプ
JP7290754B2 (ja) ノイズ及び変動に対する耐性を有する狭範囲センスアンプ
US10020040B2 (en) Semiconductor memory device
US9754666B2 (en) Resistive ratio-based memory cell
KR101884203B1 (ko) 자기 메모리 소자 및 자기 메모리 소자의 데이터 기록 방법
JP2011204287A (ja) 記憶装置
JP5744912B2 (ja) スピントルク・ベースのメモリ装置、その動作方法、及び、プログラム
TWI828276B (zh) 記憶體裝置及降低記憶體裝置的操作電壓的方法
TWI537947B (zh) 磁阻記憶體裝置
JP2012203939A (ja) 半導体記憶装置
TW201833909A (zh) 具有低電流參考電路的記憶體裝置
JP2022134618A (ja) 抵抗変化型素子を備えた記憶回路
JP2017037691A (ja) 不揮発性半導体メモリ
JP2020087493A (ja) 半導体記憶装置
US9349426B1 (en) Non-volatile random access memory (NVRAM)
WO2023089959A1 (ja) 半導体回路

Legal Events

Date Code Title Description
DPE2 Request for preliminary examination filed before expiration of 19th month from priority date (pct application filed from 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16796479

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2017519363

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 16796479

Country of ref document: EP

Kind code of ref document: A1