JP7290754B2

JP7290754B2 - ノイズ及び変動に対する耐性を有する狭範囲センスアンプ

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Publication number: JP7290754B2
Application number: JP2021573805A
Authority: JP
Inventors: フランクツェン－ウェングオ，; ブバネッシュワリアイヤガリ－サンガマリ，; アンガダビー．サチド，; ブレッシーアレクサンダー，
Original assignee: Applied Materials Inc
Current assignee: Applied Materials Inc
Priority date: 2019-06-11
Filing date: 2020-05-01
Publication date: 2023-06-13
Anticipated expiration: 2040-05-01
Also published as: US11049529B2; TW202205271A; WO2020251699A1; JP2022536916A; EP3984034A1; CN113994429A; TWI797778B; US10803913B1; TWI745999B; TW202113818A; US20200402549A1; KR20220017499A; EP3984034A4

Description

関連出願の相互参照
[0001] 本出願は、令和１年６月１１日に出願された米国特許出願第16/438,090号の優先権の利益を主張し、その内容は、全ての目的のためにその全体が参照により本明細書に組み込まれる。

[0002] 現代のコンピュータメモリは、メモリからデータを読み出すために使用される回路の一部としてセンスアンプ（sense amplifier）を使用する。センスアンプの役割は、メモリセル内に記憶された１ビットのデータ（１又は０）を表すビット線からの低電力信号を検知することである。次いで、センスアンプは、メモリと相互作用するデジタル論理によって適切に認識され、解釈され得る論理レベルまで、小さな電圧振幅を増幅する。一般に、センスアンプは、メモリアレイ内の列マルチプレクサを介してメモリセルの列に対して含まれる。高性能メモリは、電圧差増幅のレベルを最大化しながら、低電力消費でセンス遅延を最小化するセンスアンプを必要とする。

[0003] 幾つかの実施形態では、メモリ回路が、基準信号を提供する１以上の基準列と、複数のデータ列とを有するメモリアレイを含み得る。複数のデータ列は、読み出し動作によって選択されたときにデータ信号を提供するデータ列を含み得る。メモリ回路はまた、基準信号及びデータ信号から共通信号成分を除去する第１の回路と、論理１信号レベルと論理０信号レベルとの間になるように基準信号を調整する第２の回路と、データ信号が論理１を表すか又は論理０を表すかを判定するセンスアンプとを含み得る。センスアンプは、共通信号成分が第１の回路によって除去された後、かつ第２の回路によって調整された後の、基準信号を使用することができる。センスアンプは、第１の回路によって共通信号成分が除去された後の、データ信号を使用することもできる。

[0004] 幾つかの実施形態では、メモリ回路からデータを読み出す方法が、メモリアレイ内に位置付けられた１以上の基準列から基準信号を受信することと、メモリアレイ内の複数のデータ列内のデータ列からデータ信号を受信することとを含み得る。データ信号は、読み出し動作によって選択されたときにデータ列によって提供され得る。該方法はまた、基準信号及びデータ信号から共通信号成分を除去することも含み得る。該方法は、論理１信号レベルと論理０信号レベルとの間になるように基準信号を調整することを更に含み得る。該方法は、共通信号成分が除去された後、かつ論理１信号レベルと論理０信号レベルとの間になるように調整された後で、基準信号をセンスアンプに提供することを更に含み得る。該方法は、共通信号成分が除去された後で、センスアンプにデータ信号を提供することも含み得る。

[0005] 任意の実施形態では、以下の特徴のうちのいずれかが、限定されることなく、任意の組み合わせで含まれ又は実装されてよい。センスアンプは、ラッチアンプであってもよい。メモリアレイは、磁気RAM（MRAM）アレイを含んでもよい。１以上の基準列は、メモリアレイの略中心に位置付けられた基準列を含み得る。１以上の基準列は、複数の基準列を含んでもよく、基準信号は、複数の基準列のサブセットからの電流を平均することによって生成されてもよい。１以上の基準列は、基準信号を提供する第１の基準列と、第１の基準列のためのバックアップとして働く第２の基準列とを含み得る。メモリアレイ内の複数のデータ列は、記憶された論理レベルを出力するように構成された複数のビットセルを含んでよく、１以上の基準列は、論理０信号レベルを出力するように構成された複数のビットセルを含み得る。基準信号は、基準信号を論理１信号レベルと論理０信号レベルとの間の略中心信号レベルに低減させることによって調整され得る。基準信号は、基準信号の中に信号を注入することによって低減させることができ、基準信号の中に注入される信号の量は、カスコードトランジスタ対（cascoding transistor pair）によって制御され得る。共通信号成分は、基準信号及びデータ信号の中に信号を注入することによって基準信号及びデータ信号から除去されてもよく、基準信号及びデータ信号の中に注入される信号の量は、複数のカスコードトランジスタ対によって制御され得る。

[0006] 様々な実施形態の性質及び利点は、本明細書及び図面の残りの部分を参照することによって更に理解することができ、その場合、類似する構成要素を指すために同様な参照番号が幾つかの図面を通して使用される。幾つかの事例では、複数の同様の構成要素のうちの１つを示すために、サブラベルが参照番号に関連付けられる。既存の１つのサブラベルを特定せずに、参照番号への言及がなされるときに、全てのそのような複数の類似の構成要素への言及が意図される。

[0007] 幾つかの実施形態による、古典的なMRAMセルの図を示す。 [0008] 幾つかの実施形態による、MRAMセル用の最新の設計を示す。 [0009] 幾つかの実施形態による、センスアンプの概略図を示す。 [0010] 幾つかの実施形態による、メモリアーキテクチャの図を示す。 [0011] 幾つかの実施形態による、センスアンプに提供される基準電流及びデータ電流を調整するセンス回路の一部分を示す。 [0012] 幾つかの実施形態による、バイアス生成回路を示す。 [0013] 幾つかの実施形態による、センタリング電流向けに使用される更なる基準バイアスを生成するための回路を示す。 [0014] 幾つかの実施形態による、メモリ回路からデータを読み出すための方法のフローチャートを示す。

[0015] ノイズ及びプロセス変動に対する耐性を有する狭範囲センスアンプについての実施形態が、本明細書で説明される。抵抗性メモリセルは、センスアンプによって測定されるオン抵抗とオフ抵抗との間の比が非常に小さい。更に、プロセス変動は、センスアンプによって使用される基準電流を、メモリアレイから受信されるデータ信号とは無関係にドリフトさせる可能性がある。本明細書で説明される実施形態では、「ダミー」基準列をメモリアレイ内に配置してよく、データ信号内にも生じるプロセス、電圧、及び／又は温度の変動を追跡する基準信号を提供することができる。基準信号とデータ信号の両方は、センスアンプに渡される前に前処理されて、基準信号とデータ信号から共通の信号成分を除去し、オン状態抵抗とオフ状態抵抗との比を増加させることができる。基準信号はまた、オン状態とオフ状態との信号レベルの中心に置くこともできる。

[0016] フラッシュメモリ、ダイナミックRAM（DRAM）、スタティックRAM（SRAM）などの従来のランダムアクセスメモリ（RAM）の設計は、過去２０年にわたりコンピュータメモリ市場を支配してきた。しかし、抵抗メモリ技術は、特定の用途において良好に機能し得る新たに出現しつつある実行可能な代替物を表す。抵抗性ランダムアクセスメモリ（ReRAM又はRRAM）は、誘電体固体材料などの材料にわたる抵抗を変化させることによって動作する一種の不揮発性コンピュータメモリを表す。磁気抵抗ランダムアクセスメモリ（MRAM）として知られる特定の種類の抵抗メモリ技術は、回路抵抗に影響を及ぼす磁区内にデータを記憶する。MRAMは、最終的に、コンピュータメモリにおける競合する技術を超える可能性があると長い間考えられてきた。SRAM及びDRAMと同様に、MRAMは、高速で読み出し及び書き込みの両方を行うことができる対称型メモリである。MRAMはまた、メモリセルから電力が除去されたときに内容が失われないように不揮発性である。しかし、フラッシュRAM、SRAM、DRAM、及び他の非磁気メモリは、MRAMがコンピュータメモリにおいて広く使用されることを妨げてきた実用的な利点を依然として有している。本明細書で説明される実施形態は、現在のMRAM設計に存在する技術的課題の幾つかを克服する。

[0017] 図1Aは、幾つかの実施形態による、古典的なMRAMセル１００の図を示している。MRAM技術は、一対の磁石の相対的な極性を利用して、単一ビットの情報を記憶する。２つの磁石をその極性をそろえて直列に配置すると、それらの２つの磁石を流れる電流の抵抗は比較的低くなる。例えば、一方の磁石のＳ極が他方の磁石のＮ極と直列に接続されるように２つの磁石を直列に配置すると、比較的低い第１の抵抗を生成することができる。逆に、一方の磁石のＳ極が他方の磁石のＳ極と直列に接続されるように２つの磁石を直列に配置すると、第１の抵抗に比べて比較的高い第２の抵抗を生成し得る。一対の磁石内の１つの磁石の極性を変えることによって回路中の抵抗を変化させる能力は、MRAMセル技術の基礎を提供する。要するに、低抵抗磁気回路は論理０を表すことができ、高抵抗磁気回路は論理１を表すことができる。

[0018] MRAMセル１００は、MRAMセル１００の抵抗を制御し、したがって異なる論理状態を表すために、固定状態磁石１０８及び自由状態磁石１０４を含み得る。固定状態磁石１０８は、MRAMセル１００の動作中に変化しない磁気極性を有し得る。したがって、固定状態磁石１０８内の電子は、変化しない単一の方向にスピンし得る（例えば、北から南を見る場合には時計回り）。一方、自由状態磁石１０４内の電子は、異なる論理レベルを表すように変化し得る。

[0019] MRAMセル１００の幾つかの実施形態は、自由状態磁石１０４内の電子のスピン方向を反転させるために、電流を使用し得る。これらの電流は、ビット線１０２及びワード線１１０を介して提供することができる。自由状態磁石１０４と固定状態磁石１０８とは、トンネル障壁１０６によって分離されてもよく、両方の磁石は、ビット線１０２とワード線１１０との間に配置されてもよい。図１で示されているように、ビット線１０２内を左から右に、ワード線１１０上でページから外に電流を流すことによって、自由状態磁石１０４内の電子のスピンを時計回りに回転させることができる。この分極は、論理１の値を表すことができる。逆に、ビット線１０２の右から左に、ワード線１１０上でページの中に電流を流すと、自由状態磁石１１４の電子のスピンが反時計回りに回転する。この分極は、論理０の値を表すことができる。ビット線１０２及び／又はワード線１１０において電流がオフにされると、自由状態磁石１０４内の電子のスピンが維持され、それによって、後続の電流がビット線１０２及びワード線１１０に印加されて自由状態磁石１０４の極性が変化するまで、MRAMセル１００の「メモリ」機能が提供される。

[0020] MRAMセル１００によって記憶された論理値の読み出しは、固定状態磁石１０８、トンネル障壁１０６、及び自由状態磁石１０４に電流を流すことによって行うことができる。この読み出し電流は、MRAMセル１００の底部の基板１２２内のドレイン１１８及びソース１２０によって形成されるトランジスタをオンにすることによって印加することができる。トランジスタのゲート１１４は、読み出しワード線によって形成することができる。混乱を避けるために、幾つかの実施態様は、ワード線１１０を「書き込みワード線」と呼び、ゲート１１４を「読み出しワード線」と呼ぶことがある。電圧（例えば、１．８V）がゲート１１４に印加されると、電流がドレイン１１８から基板１２２を通ってトランジスタのソース１２０に流れる。ソース１２０を出た後、電流は、導体１１６を通って固定状態磁石１０８の中に流れ続け、トンネル障壁１０６を通って、自由状態磁石１０４を通って、最後にビット線１０２を通って流れ続けることができる。磁石１０４、１０８を流れる電流及び/又は電圧降下を測定して、自由状態磁石１０４及び固定状態磁石１０８を流れるときの相対抵抗を特定することができる。電流が第１の（例えば、比較的低い）電流レベルで測定されたときに、MRAMセル１００の状態は、論理０値を記憶するものとして解釈され得る。電流が第２の（例えば、比較的高い）電流レベルで測定されたときに、MRAMセル１００の状態は、論理１値を記憶するものとして解釈され得る。

[0021] MRAM技術は、特定の用途での使用を妨げ得る幾つかの固有の課題を示す。例えば、１つのセル内の磁石分極が、隣接するセル内の磁石分極に影響を及ぼさないように、個々のMRAMセル間で、ある程度の分離又は絶縁を維持する必要があり得る。更に、大きな外部磁気源は、内部MRAMセル状態と干渉することもある。しかし、新興の抵抗メモリ技術における主な課題の１つは、典型的にはメモリセルの列を伴うセンスアンプ回路を含む。

[0022] MRAMセル１００の状態を読み出すためにゲート１１４に電圧が印加されたときに、結果として生じる電流が、ビット線１０２からセンスアンプの中へ流れ出る。次いで、センスアンプは、結果として生じる電流と基準電流との間の差を測定して、MRAMセル１００が高抵抗状態にあるか又は低抵抗状態にあるかを判定する。しかし、抵抗性メモリセルの論理０状態と論理１状態との間の抵抗の差は非常に小さく、その結果、メモリセルのオン状態とオフ状態との間の抵抗比は非常に小さくなる。電気信号が移動するCMOS回路におけるプロセス変動は、状態間の抵抗ウィンドウに非常に近くなり得る。したがって、プロセス変動は、論理０状態と論理１状態との間の抵抗差を検出するための非常に小さなマージンを侵食し得る。このような小さな抵抗比により、高速で論理状態間を区別することができるセンスアンプ内の検知回路は、本明細書で説明される実施形態によって解決される技術的課題を表す。具体的には、これらの実施形態が、CMOS回路内のノイズとプロセス変動の両方に対して高い耐性を有する、非常に小さな電流比を検知するためのセンスアンプを伴うことができる回路を提示する。

[0023] 図１Ｂは、幾つかの実施形態による、MRAMセル１７０用の最新の設計を示す。この設計は、磁気トンネル接合（MTJ）とスピン偏極電流（spin-polarized current）とを用いて、磁気層の１つの中で電子のスピンを反転させる。ワード線１７６は、ドレイン１７２及びソース１７５を有するトランジスタのゲートの上で延びる。ワード線１７６は、このトランジスタを起動して、MRAMセル１７０の内容にアクセスすることができる。上述したように、MRAMセル１７０は、固定状態磁石１８０及び自由状態磁石１８２を含み得る。

[0024] MRAMセル１７０のメモリ状態を変化させるために、偏極電流を印加して、自由状態磁石１８２内の電子のスピンを反転させることができる。電子は、電子に固有の少量の角運動量を表すスピン特性を有する。偏極電流は、電子が一方向又は他方向に優勢なスピン配向を有する電流である。この偏極電流は、自由状態磁石１８２内の電子に同様のスピン配向を採用させることができる。その結果、これは、自由状態磁石の配向を反転させる可能性がある。

[0025] 図１ＡのMRAMセル１００と同様に、図１ＢのMRAMセル１７０は、固定状態磁石１８０と自由状態磁石１８２との間に障壁酸化物層１８６を含む。トンネル磁気抵抗は、MTJにおいて生じる磁気抵抗効果である。障壁酸化物１８６は、電子が固定状態磁石１８０と自由状態磁石１８２との間をトンネルすることができるほど十分に薄くてもよい。したがって、スピン偏極電流を生成し、固定状態磁石１０８を通過させることができる。MTJによって、電子スピンの角運動量がMTJを通して自由状態磁石１８２の中に移され、それによって、その電子スピンを変化させることが可能になる。このプロセスは、電気抵抗を低抵抗状態と高抵抗状態との間で変化させる。

[0026] 図１Ｃは、幾つかの実施形態によるセンスアンプ１５０の概略図を示している。このセンスアンプ１５０は、基準電流入力１６０とデータ電流入力１６２の両方を含む。幾つかの実施形態は、コネクタ１４６におけるセンスアンプ用のイネーブル入力を含んでもよい。イネーブル入力は、センスアンプに電力を投入することができ、並びに／又はセンスアンプを基準電流入力１６０及びデータ電流入力１６２から切断して、高速センスアンプ応答を提供することができる。センスアンプ１５０は、基準電流入力１６０とデータ電流入力１６２との間の小さな差を検出する差動アンプ１６４として働く６つのトランジスタを含む。入力１４４を使用して、３つのPMOSトランジスタから成る検知等化回路１６６を制御することがでる。このPMOSトランジスタは、接続された電源によって提供される同電位（same potential）に検知回路の両側を引っ張る傾向がある。これにより、センスアンプ１５０はラッチセンスアンプとして働くことが可能となった。２つの出力１４０、１４２は、それぞれの昇圧インバータを通過した後のセンスアンプ１５０の反転出力及び非反転出力を表している。

[0027] 図２は、幾つかの実施形態による、メモリアーキテクチャ２００の図を示している。メモリアーキテクチャ２００は、１以上のメモリアレイ２０２を含み得る。各メモリアレイ２０２は、複数のデータ列２０６を含み得る。複数のデータ列２０６の各々は、複数のデータビットを含み得る。複数のデータ列２０６内のデータビットは、ワード線２１０及びビット線（図示せず）によって個別にアドレス指定することができる。ほとんどの従来のメモリアレイと同様に、メモリアレイ２０２からの出力は、センスアンプの中に入る前に列マルチプレクサ２１０を通過し得る。

[0028] このメモリアーキテクチャ２００は、センスアンプの検知能力を改善する幾つかの異なる方式において、従来のメモリアーキテクチャとは異なる。第１に、論理レベル１（例えば、高抵抗状態）と論理レベル０（例えば、低抵抗状態）との間の電流比は、データ電流線及び基準電流線内の共通電流成分をフィルタリングすることによってブーストされ得る。第２に、バイアス生成回路２１２及びセンス回路２１４は、プロセス変動及びメモリ読み出し妨害に対する耐性をセンスアンプに与えることができる。第３に、メモリアレイブロック２０２は、センスアンプ用の基準電流を生成するために使用され得る１以上の「ダミー」基準列を含むことができる。これにより、基準電流は、複数のデータ列２０６内に見出され得る変動に非常に近い、プロセス、電圧、及び／又は温度変動で追跡されることが可能になる。メモリアーキテクチャ２００におけるこれらの特徴の各々は、以下により詳細に説明されることになる。

[0029] 「ダミー」又は「基準」アレイ列は、メモリアレイ２０２内に配置されて、通常のデータ列２０６と同じプロセス及びタイミング変動を受ける基準電流を提供することができる。例えば、基準列２０４は、データ列２０６と同じシリコン基板上に、同じ製造プロセスを使用して製造することができるので、製造プロセスによって引き起こされるPVT変動は、データ列２０６と基準列２０８の両方において実質的に同じであり得る。例えば、PVT変動によってデータ列２０６からの電流が目標値よりもわずかに高くなる場合、基準列２０８から来る対応する基準電流は、同様に目標値よりもわずかに高くなる。メモリアレイブロック２０２の温度が増加／減少し、それによって、データ列２０６の内部抵抗及び／又は電流に影響を及ぼす場合、回路は同じ温度変動を受けるため、基準列２０８からの基準電流は同様に影響を受けることになる。メモリアレイブロック２０２内に基準列２０８を配置することによって、基準列２０８からの基準信号における変動は、データ列２０６からのデータ信号において生じるあらゆる変動を追跡することができる。

[0030] 幾つかの実施形態では、少なくとも１つの基準列２０８を使用することができる。基準列２０８は、メモリアレイブロック２０２の略中心に配置することができる。メモリアレイブロックのサイズが増加するにつれて、更なる基準列２０８がメモリアレイブロック２０２に追加されてもよい。列マルチプレクサ２１０は、読み出し中のデータ列２０６に物理的に最も近い基準列２０８のうちの１つから基準電流を選択することができる。これは、基準信号とデータ信号によってトラバースされるトレース長における差を最小化するために行うことができる。幾つかの実施形態は、メモリアレイブロック２０２を異なるセクタに分割することができる。各セクタは、そのセクタのデータ列２０６の中心にそれ自体の対応する基準列２０８を有し得る。

[0031] 幾つかの実施形態は、冗長基準列２０４を含み得る。冗長基準列２０４は、（主たる）基準列２０８が故障した場合のバックアップとして使用されてもよい。代替的に又は追加的に、冗長基準列２０４は、基準電流を特定するための更なるデータポイントを提供することができる。例えば、複数の基準列（例えば、基準列２０８及び冗長基準列２０４）からの基準電流は、平均されるか、さもなければ、共に組み合わされて、読み出し動作用の基準電流を生成することができる。

[0032] 基準列２０８の各々は、データ列２０６内に見られるビットセル２２２と同様の複数のビットセル２２０を含み得る。幾つかの実施形態は、基準列２０８内のビットセル２２０が、データ列２０６内のビットセル２２２と全く同様に、論理０又は論理１の値でプログラムされることを可能にし得る。幾つかの実施形態は、論理０状態に設定されるように基準列２０８内のビットセル２２０をプログラムすることができる。電流レベル及びプロセス特性のために、論理０状態は、論理１状態よりも安定であり得る。MRAMセル内の磁石の極性のために、論理１状態は、読み出し動作中により容易に乱される。比較すると、論理０状態は、より高い電流及びより低い抵抗を有し、したがって、読み出し動作中の外乱の影響を受けにくい。

[0033] 幾つかの環境では、特定の「ダミー」基準列２０８を、通常のデータ列２０６として機能しないアレイブロック２０２の中に組み込むことができる。したがって、基準列２０８は、メモリアーキテクチャ２００の外部インタフェースでの標準的な読み出し／書き込み動作を用いてアドレス指定又は読み出しを行うことができない。代わりに、これらの基準列２０８は、センス回路２１４に基準電流を供給するために、内部動作によってのみ読み出されてもよい。代替的に又は追加的に、幾つかの実施形態は、外部からアドレス指定され及び／又はそこから読み出され若しくはそこに書き込まれることができる基準列２０８を使用することができる。これにより、基準列２０８内の値を、デフォルト論理０信号レベル以外の値に動的に設定することが可能になる。幾つかの実施形態はまた、通常のデータ列２０６を基準列として使用することもできる。例えば、データ信号は、特定のデータ列２０８から読み出されてもよく、基準信号は、基準列として使用され得る近くのデータ列から読み出されてもよい。これらの実施形態は、「ダミー」基準列が、通常のデータ列を超えてアレイブロック２０２に追加されることを必要としない。

[0034] 図３は、幾つかの実施形態による、センスアンプ１５０に提供される基準信号３５０及びデータ信号３５２を調整するセンス回路２１４の一部分を示している。センス回路２１４のこの部分は、基準生成回路３００と呼ばれ得る。基準生成回路３００は、３つのカスコードトランジスタ回路構造に基づくことができる。第１のカスコード組のトランジスタ３２８、３３０は、最終データ信号３５２及び基準信号３５０をセンスアンプ１５０の中に送り込むためのトランジスタ対として働き得る。

[0035] 第２の組のカスコードトランジスタ３２４、３２６を使用して、データ列及び基準列から来る基準信号３５０とデータ信号３５２との両方から共通信号成分をフィルタリング又は除去することができる。フィルタリング信号は、２つのPMOSトランジスタ３１６、３１８によって提供される調整された電流源から生成することができる。例えば、トランジスタ３１６を通して生成され、トランジスタ３２４によって修正される電流は、センスアンプ１５０の中に送信される基準信号３５０と共に注入されるフィルタリング電流を生成し得る。同様に、トランジスタ３１８を通して生成され、トランジスタ３２６によって修正される電流は、センスアンプ１５０に送信されるデータ信号３５２と共に注入されるフィルタリング電流を生成し得る。これらのトランジスタは、注入電流がデータ電流３５２と基準電流３５０の両方に対して同じになるように整合させることができる。このフィルタリング電流のデータ信号３５２及び基準信号３５０線の中への注入をセンスアンプ１５０に接続するために、トランジスタ３２８、３３０が使用されてよい。トランジスタ３１６、３１８は、調整された電流源を提供するので、基準信号３５０とデータ信号３５２の両方から同じ電流を注入（すなわち、「減算」）することができる。

[0036] これらのトランジスタ３１６、３２４、３１８、３２６、及び後述される関連するバイアス回路は、基準信号及びデータ信号から共通の信号成分を除去する「第１の回路」と総称することができる。この実施例は、基準電流及びデータ電流を使用するが、他の実施形態は、そのように限定されない。幾つかの実施形態は、代わりに、電圧、抵抗、電力、インダクタンス、及び／又は論理レベルを表すために使用され得る任意の他の電気特性を測定してもよい。したがって、信号は、総称的に「基準信号」及び「データ信号」と呼ばれてもよく、「信号」は、電流と回路内で測定され得る任意の他の電気特性とを含み得る。

[0037] 第３の組のカスコードトランジスタは、トランジスタ３２０、３２２を含み得る。これらのトランジスタ３２０、３２２は、基準センタリング信号を注入して最終的な基準信号３５０を生成することによって、基準列からの信号を調整するために使用され得る。上述のように、基準列（複数可）は、論理０のデータビットから出力される基準信号を提供することができる。データ信号３５２内の論理１レベル及び論理０レベルの両方を検出することができる基準電流３５０を生成するために、センスアンプ１５０に提供される基準信号３５０を調整することができる。例えば、トランジスタ３２０及びトランジスタ３１２を使用して、基準信号のための基準センタリング信号を生成することができる。基準信号３５０は、論理０レベルを検出するのに十分な大きさである必要があるが、しかしまた、論理１レベルを検出するのに十分な小ささである必要がある。理想的には、基準信号３５０が、論理０セルの信号と論理１セルの信号との間の略中間に設定されてもよく、したがって、基準信号３５０は、これらの２つの可能なデータ信号値の中心に配置される。

[0038] トランジスタ３２４、３２６によって電流が注入された方式と同様に、センタリング信号は、トランジスタ３２０、３２２を使用して注入及び調整され得る。センタリング電流などのような注入されたセンタリング信号は、電流源として働くトランジスタ３１２、３１４によって生成することができる。幾つかの実施形態では、このカスコード回路のデータ側に電力を供給する必要はなく、したがって、基準信号のこのセンタリングのために、データ信号３５２に電流を注入する必要がない場合もある。基準信号３５０のみが論理０電流レベルと論理１電流レベルとの間の中心に置かれる必要があり、データ電流３５２は同様に中心に置かれる必要はないかもしれない。その代わりに、トランジスタ３１４、３２２は、回路全体における負荷バランスを維持するためのダミートランジスタとして構築され得る。トランジスタ３２０、３１２を使用してセンタリング信号を注入することによって、基準信号３５０を各アレイ列に対して自動トリミングすることができる。上述したように、これらの実施形態によって対処される主要な技術的課題の１つは、データ列からの信号と、センスアンプによって使用される基準信号との間の変動を追跡するタイトな検知ウィンドウを作成することである。センタリング電流によって実行されるこの自動トリミングは、論理０と論理１との間のウィンドウが、データ信号３５２のPVT変動を追跡することを保証する。これらのトランジスタ３１２、３２０（及び任意選択的に３１４、３２２）は、論理１信号レベルと論理０信号レベルとの間になるように基準信号を調整する「第２の回路」と呼ばれ得る。

[0039] MRAMメモリセルでは、トンネル磁気抵抗（TMR）が、以下の式を使用して説明され得る。
TMR=（R_ap－R_p）／R_p
この式では、R_apが、メモリセルのアンチパラレル状態の論理１の高抵抗を表し、R_pが、メモリセルのパラレル状態の論理０の低抵抗を表す。例えば、TMRが１．５の場合、１／０状態間の抵抗率R_ap／R_pは、約２．５になる。ビット線、ワード線、及び列マルチプレクサ上の更なるCMOS回路変動と共に、これらの抵抗値に影響を与えるプロセス変動を考慮すると、最悪の場合の抵抗比は、最終的には２．５よりもはるかに低くなる可能性がある。加えて、基準電流３５０は、それ自体のPVT変動のためにシフトすることもあり、これは、MRAMセンスアンプのための課題を追加する。

[0040] 読み出し動作中、センスアンプは、ビット線、列マルチプレクサ、及びセンシング回路を通過した後で、上述したように、MRAMビットセルを通って流れる電流を受信し得る。上記で提供された基準信号３５０を使用してセンスアンプによって検出される電流は、以下の式によって特徴付けられ得る。
I_p／I_ap=（I_p－I_ref）／（I_ap－I_ref）
ここで、I_p、I_apは、R_p、R_ap抵抗に対応する電流であり、I_refは上述した基準信号３５０の電流である。この式は、I_refがI_apに近いほど、電流比率が大きいことを示している。

[0041] 図３で示されている基準生成回路３００の効果は、基準電流３５０がPVT変動によってドリフトするときにデータ電流３５２を追跡するように、メモリアレイのデータ列によって出力される論理レベル間で基準電流をセンタリングすることである。これらの実施形態は、一実施例としてMRAMアレイを使用して説明されるが、他の抵抗メモリ技術も、本明細書で説明される基準生成回路３００及び他の回路を使用することから利益を得ることができる。例えば、図２で示されているメモリアレイ２０２は、MRAMアレイ、抵抗RAM（ReRAM）アレイ、相変化RAM（PCRAM）アレイ、及び／又は任意の他の抵抗メモリ構造を備え得る。したがって、基準生成回路３００、基準列２０８、及び後述するバイアス生成回路は、任意の種類の抵抗メモリと共に使用されてもよく、単に実施例として本明細書で使用されるMRAMメモリに限定されない。

[0042] 図４は、幾つかの実施形態によるバイアス生成回路４００を示している。バイアス生成回路４００は、３つの別個のサブ回路、すなわち、電流源４２０、カスコードバイアス４２２、及び基準バイアス４２４を含み得る。電流源４２０は、MRAMビットセル４０８の抵抗に基づいて電流を生成することができる。電流源４２０は、カスコードバイアス回路４２２によって参照され、基準は回路４２４によって参照されてよく、カスコード回路（V_cas４０２）をバイアスし、フィルタ電流（V_inj４０６）の注入電流を調整するための電圧レベルを生成し得る。これらの基準レベルは、上述のように、１以上の基準列内のダミービットセル４０８、４１０、４１２に基づいて生成され得る。これにより、これらの基準電圧は、データビットセル及びセンスアンプへのそれらの関連する経路におけるPVT変動を自動的に追跡することが可能になる。バイアス生成回路４００からの出力は、図３の回路に直接供給されてよく、共通信号成分の除去及び基準電流の調整を制御することができる。具体的には、V_cas出力４０２は、図３の入力３０６に接続されてよく、V_inj出力４０６は、図３の入力３０４に接続されてよい。

[0043] 図５は、幾つかの実施形態による、センタリング電流に使用される更なる基準バイアスを生成するための回路５００を示している。V_WL信号は、図４の対応するV_WL入力４０４に接続する。V_WL信号は、電力を節約するために、図４及び図５の基準バイアス回路をオン及びオフにするために使用されてもよい。このイネーブル信号は、上述のメモリ回路内のワード線信号から生成され得る。これらの回路は、ビットセル５０８、５１０からの論理１アレイ電流と、ビットセル５１２、５１４からの論理０アレイ電流との間の差を使用して、基準電流バイアス５０２を生成する。図５の回路５００の端子は、前の図の対応する端子に接続されてもよい。例えば、基準電流バイアス電圧に対する出力５０２は、図３の端子３０２に接続されてもよい。カスコードゲートバイアス電圧用の端子５０４は、図４の対応する出力４０４に接続されてもよい。

[0044] 図６は、幾つかの実施形態による、メモリ回路からデータを読み出すための方法のフローチャートを示している。該方法は、メモリアレイ内に配置された１以上の基準列から基準信号を受信すること（６０２）を含み得る。メモリアレイは、MRAMセル又は任意の他の種類の抵抗性メモリセルを含み得る。１以上の基準列は、メモリアレイの略中心に配置されるか又は一定の間隔でメモリアレイ内に散在することを含めて、メモリアレイ全体に配置されてもよい。１以上の基準列のサブセットは、対応するデータ列への近接性に基づいて、読み出し動作用に選択されてもよい。例えば、各データ列は、メモリアレイの同じセクタ内にある特定の基準列に割り当てられてもよい。幾つかの実施形態はまた、それらのデータ列が能動的に読まれていないときに、基準列として使用できる通常のデータ列を選択してもよい。

[0045] 幾つかの実施形態では、複数の１以上の基準列を使用して、基準信号を生成することができる。例えば、複数の基準列からの出力電流は、最終的な基準信号を生成するために、平均されてもよく又はさもなければ組み合わされてもよい。メモリアレイには、主たる基準列に障害が発生した場合に主たる基準列へのバックアップとして使用できる冗長基準列も含まれ得る。冗長基準列の出力はまた、基準信号を生成するために、主たる基準列の出力と平均されてもよい。１以上の基準列内に記憶された値は、基準列の中にプログラム可能であってもよいし又はハードコード（hard-coded）されてもよい。幾つかの実施形態は、基準列内のビットセルの各々において論理レベル０を使用し得る。

[0046] 該方法はまた、メモリアレイ内の複数のデータ列内のデータ列からデータ信号を受信すること（６０４）も含み得る。データ列の各々は、多数のビットセルであって、各ビットセルが論理０又は論理１の表現を記憶する多数のビットセルを含み得る。例えば、各ビットセルは、論理値の表現を記憶するために自由状態磁石の極性を設定し得る。特定のデータ列は、メモリアレイのビット線を使用する読み出し動作によって選択され得る。読み出し動作のために選択されたときに、データ列はデータ信号を提供し得る。幾つかの実施形態では、データ信号と基準信号の両方が、電流及び／又は電圧値を含み得る。例えば、基準電流と比較するために、データ列からセンスアンプに電流を提供することができる。ステップ６０２及びステップ６０４は、フローチャート６００に順次示されているが、これらのステップは通常並行して実行されることに留意されたい。具体的には、基準信号及びデータ信号が、同時に、メモリアレイから送信され、センスアンプによって受信されてよく、それによって、異なる信号に関連するあらゆるタイミング差が排除され得る。

[0047] 該方法は、基準信号及びデータ信号から共通信号成分を除去すること（６０６）を更に含み得る。共通信号成分は、基準電流及びデータ電流から除去され得る共通電流成分であってよい。共通信号成分は、基準電流のための一対のカスコードトランジスタと、データ電流のための一対のカスコードトランジスタとを含む、第１の回路を使用して除去することができる。カスコードトランジスタの対は、基準信号とデータ信号の両方から同じ共通信号を除去するように整合させることができる。カスコードトランジスタの各対は、直列接続されたNMOS及びPMOSトランジスタを含み得る。共通信号成分を除去するための第１の回路の一実施例が、上の図３で示されている。

[0048] 該方法は、論理１信号レベルと論理０信号レベルとの間になるように基準信号を調整すること（６０８）を更に含み得る。例えば、基準信号は、基準列から出力された論理０から受信した高い信号レベルから低減され得る。基準信号は、論理１信号レベルと論理０信号レベルとの間の略中間点に低減されてもよく又は中心に置かれてもよい。共通信号成分を除去するための第１の回路と同様に、第２の回路が、基準信号用の直列接続されたNMOS及びPMOSトランジスタのカスコード対を含み得る。データ信号に対応するトランジスタも含まれるが、これらのトランジスタに電力を供給する必要はなく、データ信号と基準信号の両方の回路が一致するように含まれていてよい。基準信号を調整するための第２の回路の一実施例が、上の図３で示されている。ステップ６０６及びステップ６０８は、フローチャート６００に順次示されているが、これらのステップは、通常並行して実行されることに留意されたい。具体的には、図３で示されているように、カスコードトランジスタ分岐を用いて、同時に、共通信号成分を除去し、基準信号を並行して調整することができる。

[0049] 該方法はまた、基準信号をセンスアンプに提供すること（６１０）も含み得る。基準信号は、共通信号成分が除去された後、かつ論理１信号レベルと論理０信号レベルとの間になるように調整された後で、センスアンプに供給されてもよい。例えば、基準信号が基準電流を含むときに、対向する電流を基準電流の中に注入して、基準信号レベルを低減させることにより、基準信号を低減させることができる。基準列が論理０信号レベルを出力するときに、その信号レベルは、高論理０レベルから論理０レベルと論理１レベルとの間に低減される。

[0050] 該方法は、データ信号をセンスアンプに提供すること（６１２）を更に含み得る。データ信号は、上述したように、共通信号成分を除去した後で、センスアンプに供給されてよい。センスアンプは、データ信号を介して、メモリアレイから受信される論理１信号と論理０信号との間の差を検出するように構成され得る。これらの差は、基準信号をデータ信号と比較することによって検出することができる。センスアンプは、図１Ｃで示されているラッチセンスアンプを含む、センスアンプの任意の構成を含んでもよい。ステップ６１０及びステップ６１２は、フローチャート６００に順次示されているが、これらのステップは、通常並行して実行されることに留意されたい。具体的には、基準信号とデータ信号とは、センスアンプによって同時に受信されてもよい。両方の信号は同じ書き込み線によって起動されるため、典型的には、図３の回路を通って伝搬し、同時にセンスアンプに到着することになる。

[0051] 図６で示されている特定のステップは、様々な実施形態によるメモリ回路からデータを読み出す特定の方法を提供することを理解されたい。ステップの他のシーケンスも代替的な実施形態に従って実行されてもよい。例えば、代替的な実施形態は、上述のステップを異なる順序で実施し得る。更に、図６で示されている個々のステップは、個々のステップに適するように様々なシーケンスで実行され得る複数のサブステップを含み得る。更に、特定の用途に応じて、更なるステップが追加されるか、又は取り除かれてもよい。当業者は、多くの変更、改変、及び代替を理解するだろう。

[0052] 前述の説明では、説明の目的のために、様々な実施形態の完全な理解を提供するために、多数の特定の詳細が説明された。しかし、当業者には、これらの特定の詳細の幾つかがなくても実施形態を実施できることが明らかであろう。他の事例では、周知の構造及びデバイスがブロックダイアグラム形式で示される。

[0053] 前述の説明は、例示的な実施形態のみを提供し、本開示の範囲、適用可能性、又は構成を限定することを意図しない。むしろ、例示的な実施形態の前述の説明は、例示的な実施形態を実施するための可能な説明を当業者に提供するであろう。添付の特許請求の範囲に記載された様々な実施形態の精神及び範囲から逸脱することなく、要素の機能及び配置に様々な変更を加えることができることを理解されたい。

[0054] 具体的な詳細は、実施形態の完全な理解を提供するために、前述の説明において与えられる。しかし、当業者であれば、これらの具体的な詳細なしに実施形態を実施できることを理解するであろう。例えば、回路、システム、ネットワーク、プロセス、及び他の構成要素は、不必要な詳細で実施形態を不明瞭にしないために、ブロック図形式で構成要素として示されている。他の実施例では、周知の回路、プロセス、アルゴリズム、構造、及び技法が、実施形態を曖昧にすることを避けるために、不必要な詳細なしに示されている。

[0055] また、個々の実施形態は、フローチャート、フロー図、データフロー図、構造図、又はブロック図として描かれるプロセスとして説明され得ることに留意されたい。フローチャートは、動作を順次プロセスとして説明してきたが、動作の多くは、並行して又は同時に実行することができる。更に、動作の順序は再配置されてもよい。プロセスは、その動作が完了したときに終了するが、図に含まれていない更なるステップを有することができる。プロセスは、メソッド、関数、プロシージャ、サブルーチン、サブプログラムなどに対応することができる。プロセスが関数に対応する場合、その終了は、呼び出し元の関数又はmain関数への関数の戻り値に対応することができる。

[0056] 前述の明細書では、様々な実施形態が特定の実施形態を参照して記載されているが、当業者は、本発明がそれに限定されないことを認識するであろう。上述の実施形態の様々な特徴及び態様は、個別に又は一緒に使用することができる。更に、実施形態は、本明細書のより広い精神及び範囲から逸脱することなく、本明細書に記載されたものを超える任意の数の環境及び用途において利用することができる。したがって、本明細書及び図面は、限定ではなく例示とみなされるべきである。

Claims

メモリアレイを備えるメモリ回路であって、前記メモリアレイは、
基準信号を提供する１以上の基準列と、
読み出し動作によって選択されたときにデータ信号を提供するデータ列を含む、複数のデータ列とを含み、
前記メモリ回路は更に、
前記基準信号及び前記データ信号から共通信号成分を除去する第１の回路、
論理１信号レベルと論理０信号レベルとの間になるように、前記基準信号を調整する第２の回路、
前記１以上の基準列内のビットセルに基づいて、前記共通信号成分を決定する出力を生成し、該出力を前記第１の回路に供給する回路、並びに
前記データ信号が論理１を表すか又は論理０を表すかを判定するセンスアンプを備え、前記判定は、
前記共通信号成分が前記第１の回路によって除去された後、かつ前記第２の回路によって調整された後の、前記基準信号、及び
前記共通信号成分が前記第１の回路によって除去された後の前記データ信号を使用して行われる、メモリ回路。
前記センスアンプは、ラッチアンプを含む、請求項１に記載のメモリ回路。
前記メモリアレイは、磁気RAM（MRAM）アレイを含む、請求項１に記載のメモリ回路。
前記１以上の基準列は、前記メモリアレイの略中心に位置付けられた基準列を含む、請求項１に記載のメモリ回路。
前記１以上の基準列は、前記基準信号を提供する第１の基準列と、前記第１の基準列のバックアップとして働く第２の基準列とを含む、請求項１に記載のメモリ回路。
前記メモリアレイ内の前記複数のデータ列は、記憶された論理レベルを出力するように構成された複数のビットセルを含み、前記１以上の基準列は、前記論理０信号レベルを出力するように構成された複数のビットセルを含む、請求項１に記載のメモリ回路。
前記基準信号は、前記基準信号を前記論理１信号レベルと前記論理０信号レベルとの間の略中心信号レベルに低減させることによって調整される、請求項１に記載のメモリ回路。
前記共通信号成分は、前記基準信号及び前記データ信号の中に信号を注入することによって、前記基準信号及び前記データ信号から除去され、前記基準信号及び前記データ信号の中に注入される前記信号の量は、複数のカスコードトランジスタ対によって制御される、請求項１に記載のメモリ回路。
メモリ回路からデータを読み出す方法であって、
メモリアレイ内に位置付けられた１以上の基準列から基準信号を受信すること、
前記メモリアレイ内の複数のデータ列内のデータ列からデータ信号を受信することであって、前記データ信号は、読み出し動作によって選択されたときに、前記データ列によって提供される、データ信号を受信すること、
前記１以上の基準列内のビットセルに基づいて、前記基準信号及び前記データ信号から除去する共通信号成分を決定すること、
前記基準信号及び前記データ信号から前記共通信号成分を除去すること、
論理１信号レベルと論理０信号レベルとの間になるように、前記基準信号を調整すること、
前記共通信号成分が除去された後、かつ前記論理１信号レベルと前記論理０信号レベルとの間になるように調整された後で、前記基準信号をセンスアンプに提供すること、並びに
前記共通信号成分が除去された後で、前記データ信号を前記センスアンプに提供することを含む、方法。
前記１以上の基準列は、複数の基準列を含み、前記基準信号は、前記複数の基準列のサブセットからの電流を平均することによって生成される、請求項９に記載の方法。
前記１以上の基準列は、前記基準信号を提供する第１の基準列と、前記第１の基準列のバックアップとして働く第２の基準列とを含む、請求項９に記載の方法。
前記メモリアレイ内の前記複数のデータ列は、記憶された論理レベルを出力するように構成された複数のビットセルを含み、前記１以上の基準列は、論理０を出力するように構成された複数のビットセルを含む、請求項９に記載の方法。
前記基準信号は、前記基準信号を前記論理１信号レベルと前記論理０信号レベルとの間の略中心信号レベルに低減させることによって調整される、請求項９に記載の方法。
前記基準信号は、前記基準信号の中に信号を注入することによって低減され、前記基準信号の中に注入される前記信号の量は、カスコードトランジスタ対によって制御される、請求項１３に記載の方法。
前記共通信号成分は、前記基準信号及び前記データ信号の中に信号を注入することによって、前記基準信号及び前記データ信号から除去され、前記基準信号及び前記データ信号の中に注入される前記信号の量は、複数のカスコードトランジスタ対によって制御される、請求項９に記載の方法。