KR20200003732A - 소형 자기 저장 메모리 셀 - Google Patents

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KR20200003732A
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storage element
column
terminals
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KR1020190079013A
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라나 알하라비
펜디나 그레고리 디
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꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈
쌍트르 나셔날 드 라 르쉐르쉐 씨앙띠피끄
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Abstract

본 발명은 메모리 셀들의 어레이를 포함하는 메모리에 관한 것으로, 각 메모리 셀은 각각 적어도 제1 및 제2 단자를 갖는 제1 및 제2 저항성 저장 소자(302, 304); 및 상기 제 1 저항성 소자의 상기 제1 단자 및 상기 어레이의 제1 열/행 선 (BL0)에 연결된 제1 주 도전 노드와 상기 제2 저항성 소자의 상기 제1 단자 및 상기 어레이의 제2 열/행 선 (SL0)에 접속된 제 2 주 도전 노드를 갖는 제1 트랜지스터(306)을 포함한다.

Description

소형 자기 저장 메모리 셀{COMPACT MAGNETIC STORAGE MEMORY CELL}
본 발명은 일반적으로 메모리 셀(memory cell)과 메모리 셀의 기입(writing) 및/또는 독출(reading) 방법에 관한 것으로, 더 구체적으로는 저항성 저장 소자(resistive storage element)를 구비한 메모리 셀에 관한 것이다.
메모리 셀에 저항성 저장 소자를 사용하여 비휘발성(non-volatile) 데이터 스토리지(data storage)를 제공하는 기술이 제안된 바 있다. 이러한 소자는 두 다른 저항 상태들 중의 하나를 취하도록 프로그래밍 가능(programmable)하다. 프로그래밍된 저항 상태는 메모리 셀의 공급 전압이 단절된 경우에도 유지되므로 데이터가 이런 소자에 비휘발성 방식으로 저장될 수 있다.
여러 가지 종류의 프로그래머블 저항성 저장 소자들이 제안되었는데, 그 중 일부는 소자를 통과하는 전류의 방향에 따라 프로그래밍 가능한 자기 저장 소자이다. 이러한 전류-프로그래머블 자기 저장 소자의 예는 스핀 전달 토크(spin transfer torque; STT) 또는 스핀 궤도 토크(spin orbit torque; SOT)에 기반한 기입 메커니즘(write mechanism)을 가지는 자기 터널 접합(magnetic tunnel junction)이다.
프로그래머블 저항성 저장 소자의 다른 예는 PCRAM(상변화 RAM; Phase Change Random Access Memory), OxRAM (금속산화물 RAM; metal Oxide RAM) 및 CBRAM (도전성 브리징 RAM; Conductive Bridging RAM)을 형성하는 데 사용되는 것들이다.
프로그래머블 저장 소자들을 구비하는 메모리 어레이(array)에서, 각 메모리 셀은 일반적으로 그 메모리 셀을 선택 및 프로그래밍되도록 해주는 몇 개의 트랜지스터들을 구비한다. 그러나 더 큰 밀도를 가져 더 큰 저장용량 및/또는 더 작은 전체 표면적을 제공하도록 하기 위해 각 메모리 셀의 표면적을 축소시키는 것이 바람직하다.
본 발명의 실시예들의 목적은 종래기술에서의 하나 이상의 요구들을 적어도 부분적으로 해결하는 것이다.
본 발명의 일 측면에 따르면, 메모리 셀들의 어레이를 구비하는 메모리가 제공되는데, 각 메모리 셀은: 각각 제1 및 제2 단자(terminal)를 가지는 제21 및 제2 저항성 저장 소자들과, 그리고 제1 저항성 소자의 제1 단자와 어레이의 제1 열/행 선(column/row line)에 연결되는 제1 주 도전 노드(main conductive node)와; 그리고 제2 저항성 저장 소자의 제1 단자와 어레이의 제2 열/행 선에 연결되는 제2 주 도전 노드를 가지는 제1 트랜지스터를 구비한다. 예를 들어, 메모리는 어레이의 제1 행 또는 열의 각 메모리 셀의 제1 저항성 저장 소자의 제1 및 제2 단자를 함께 접속시킬 수 있게 구성되는 제1 스위치와; 그리고 제1 행 또는 열의 각 메모리 셀의 제2 저항성 저장 소자의 제1 및 제2 단자를 함께 접속시킬 수 있게 구성되는 제2 스위치를 포함하는 스위치 회로를 더 구비한다.
한 실시예에 따르면, 제1 트랜지스터는 어레이의 제3 열/행 선에 연결되는 게이트 노드(gate node)를 더 구비한다.
한 실시예에 따르면, 제1 저항성 저장 소자의 제2 단자는 어레이의 제4 열/행 선에 연결되고; 그리고 제2 저항성 저장 소자의 제2 단자는 어레이의 제5 열/행 선에 연결된다.
한 실시예에 따르면, 제1 저항성 저장 소자는 그 제1 및 제2 단자들을 통해 구동되는 기입 전류(write current)의 방향의 함수로서 고 또는 저(high or low) 저항 상태를 가지게 프로그래밍되도록 구성될 수 있다.
한 실시예에 따르면, 제2 저항성 저장 소자는 제3 단자를 더 구비하여 그 제2 및 제3 단자들을 통해 구동되는 기입 전류의 방향의 함수로서 고 또는 저 저항 상태를 가지게 프로그래밍되도록 구성될 수 있다.
한 실시예에 따르면, 각 메모리 셀은 제3 저장성 저장 소자의 제3 단자를 제4 열/행 선에 접속하는 제2 트랜지스터(312)를 더 구비한다.
한 실시예에 따르면, 제2 저항성 저장 소자는 그 제1 및 제2 단자들을 통해 구동되는 기입 전류의 방향의 함수로서 고 또는 저 저항 상태를 가지게 프로그래밍되도록 구성될 수 있다.
한 실시예에 따르면, 제1 및 제2 저항성 저장 소자는 각각 제3 단자를 구비하거, 그 제2 및 제3 단자들을 통해 구동되는 기입 전류의 방향의 함수로서 고 또는 저 저항 상태를 가지게 프로그래밍되도록 구성될 수 있다.
한 실시예에 따르면, 각 메모리 셀은: 제1 및 제2 단자들을 가지는 제3 저항성 저장 소자와; 그리고 제1 저항성 소자의 제2 단자에 연결되는 제1 주 도전 노드와; 그리고 제3 저항성 저장 소자의 제1 단자와 어레이의 제6 열/행 선에 연결되는 제2 주 도전 노드를 가지는 제3 트랜지스터를 더 구비한다.
한 실시예에 따르면, 제1 및 제2 저항성 저장 소자들 중의 적어도 하나는 자기 저장 소자이다.
한 실시예에 따르면, 제1 및 제2 저항성 저장 소자들 중의 적어도 하나는: 면내(in-plane) 이방성(anisotropy)을 가지는 스핀 전달 토크 소자; 면 직교(perpendicular-to-plane) 이방성을 가지는 스핀 전달 토크 소자; 스핀 궤도 토크 자기 터널 접합; 금속산화물 RAM 소자; 상변화 RAM 소자; 상변화 RAM 소자; 강유전성(ferroelectric) RAM 소자; 도전성 브리징 RAM 소자 중의 하나이다. 물론 이는 완전한 목록이 아니므로 다른 방식의 저항성 저장 소자도 사용될 수 있을 것이다.
본 발명의 다른 측면에 따르면, 어레이의 메모리 셀에 액세스하는 방법이 제공되는데, 각 메모리 셀은 각각 제1 및 제2 단자들을 가지는 제1 및 제2 저항성 저장 소자들과 제1 및 제2 저항성 저장 소자들의 제1 단자들을 함께 접속하는 제1 트랜지스터를 포함하고, 방법은: 예를 들어 스위치 회로를 사용하여 제1 및 제2 저항성 저장 소자들 중의 다른 하나에 액세스하기 위해 메모리 어레이의 열/행 선들을 통해 제1 및 제2 저항성 저장 소자들 주의 하나를 바이패싱(bypassing)하는 단계를 구비한다. 스위치 회로는 예를 들어: 어레이의 제1 행 또는 열의 각 메모리 셀의 제1 저항성 저장 소자의 제1 및 제2 단자들을 함께 접속할 수 있도록 구성되는 제1 스위치와; 그리고 어레이의 제1 행 또는 열의 각 메모리 셀의 제2 저항성 저장 소자의 제1 및 제2 단자들을 함께 접속할 수 있도록 구성되는 제2 스위치를 구비한다.
한 실시예에 따르면, 방법은: 제1 저항성 저장 소자의 제2 단자에 연결된 제4 열/행 선에 제 1 전압을 인가하는 단계와; 그리고 제2 저항성 저장 소자의 제2 단자에 연결된 제5 열/행 선에 제 2 전압을 인가하는 단계를 더 구비한다.
이상의 것들 및 다른 특징과 이점들이 첨부된 도면을 참조하는 예시적이며 제한적이 아닌 특정한 실시예들의 설명에서 상세히 설명될 것인데, 도면에서:
도 1은 두 단자들을 가지는 저항성 저장 소자를 구비하는 메모리 셀의 예를 개략적으로 도시하고;
도 2는 세 단자들을 가지는 저항성 저장 소자를 구비하는 메모리 셀의 예를 개략적으로 도시하며;
도 3은 본 발명의 한 예시적 실시예에 따른 비휘발성 메모리 셀을 개략적으로 도시하고;
도 4는 한 예시적 실시예에 따른, 면내 자기 이방성을 가지는 저항성 스핀 전달 토크(STT) 소자를 도시하며;
도 5는 한 예시적 실시예에 따른, 면 직교 자기 이방성을 가지는 저항성 스핀 전달 토크(STT) 소자를 도시하고;
도 6은 한 예시적 실시예에 따른, 저항성 스핀 궤도 토크 자기 터널 접합(SOT-MTJ)을 도시하며;
도 7은 본 발명의 한 실시예에 따른, 기입 및 독출 동작 동안의 도 3의 메모리 셀 내에서의 신호들의 예를 보이는 타이밍 도이고;
도 8은 본 발명의 한 예시적 실시예에 따른 메모리 어레이를 개략적으로 도시하며;
도 9는 본 발명의 다른 예시적 실시예에 따른 비휘발성 메모리 셀을 개략적으로 도시하고;
도 10은 본 발명의 다른 예시적 실시예에 따른 비휘발성 메모리 셀을 개략적으로 도시하며;
도 11은 본 발명의 또 다른 예시적 실시예에 따른 비휘발성 메모리 셀을 개략적으로 도시하고;
도 12는 본 발명의 또 다른 예시적 실시예에 따른 비휘발성 메모리 셀을 개략적으로 도시한다.
유사한 특징부들은 여러 도면들에서 유사한 참조번호들로 지시되었다. 특히 여러 실시예들에 공통되는 구조적 및/또는 기능적 특징부들은 동일한 참조번호들을 가지며 동일한 구조적, 크기, 및 재질 특성들을 가질 것이다.
달리 지적되지 않는 한, 서로 연결된 두 요소들을 언급하는 경우, 이는 도선(conductor) 이외의 다른 중간 요소가 없는 직접 연결을 나타내며, 두 요소들이 함께 링크(link)되거나 접속(coupled)되었다고 언급하는 경우, 이는 이 두 요소들이 연결되거나 하나 이상의 다른 요소들을 통해 링크 또는 접속될 수 있음을 나타낸다.
이하의 설명에서, 달리 지적되지 않는 한, "앞(front)", "뒤(back)",　"상부(top)", "하부(bottom)", "좌(left)", "우(right)"라는 용어 등의 절대적 위치 한정어, 또는 "위(above)", "아래(below)", "더 높은(higher)", "더 낮은(lower)" 등의 상대적 위치 한정어, 또는 "수평(horizontal)", "수직(vertical)" 등의 한정어 또는 방향이 언급되는 경우는 도면들에 도시된 방향에 관한 것이다.
도 1은 메모리 어레이의 비휘발성 메모리 셀(100)의 한 예를 개략적으로 도시한다. 메모리 셀(100)은 두 단자들을 가지고 비트 선(bit line; BL)과 소스 선(source line; SL) 사이에 n-채널 MOS 트랜지스터(104)와 직렬로 접속된 저항성 저장 소자(102)를 구비한다. 트랜지스터(104)의 게이트는 워드 선(word line; WL)에 의해 제어된다. 저항성 저장 소자(102)는 데이터의 한 비트(bit)를 표시하도록 두 저항 상태들 중의 하나를 저장하게 프로그래밍될 수 있다. 소자(102)는 트랜지스터(104)를 활성화시킴으로써 프로그래밍 및 독출(read)된다. 셀(100)은 저장 용량(storage capacity) 1 비트 당(per) 한 트랜지스터를 구비하므로 1T 셀로 분류될 수 있다.
도 2는 메모리 어레이의 비휘발성 메모리 셀(200)의 한 예를 개략적으로 도시한다. 메모리 셀(200)은 세 단자(a, b, 및 c)들을 가지는 프로그래머블 저장 소자(202)를 구비한다. 단자 c는 n-채널 MOS 트랜지스터(204)를 통해 비트 선(BL)에 접속된다. 트랜지스터(204)의 게이트는 원드 선(WL)에 의해 제어된다. 소자(202)의 단자 a는 소스 선(SL)에 연결되고, 단자 b는 n-채널 MOS 트랜지스터(206)를 통해 비트 선(WBL)에 연결된다. 트랜지스터(206)의 게이트는 워드 선(WWL)에 의해 제어된다. 저항성 저장 소자(202)는 데이터의 한 비트를 표시하도록 두 저항 상태들 중의 하나를 저장하게 프로그래밍될 수 있다. 소자(202)는 트랜지스터(206)를 활성화시켜 소스 선(SL)과 비트 선(WBL) 사이에 전류를 통과시킴으로써 프로그래밍될 수 있다. 소자(202)는 트랜지스터(204)를 활성화시킴으로써 비트 선(BL)과 소스 선(SL)을 통해 독출된다. 이 소자(202)의 이점은 독출 및 기입 동작에 디바이스(device)의 다른 단자들을 사용하여 독출 동작 동안 잘못 프로그래밍될 위험을 저감시킨다는 것이다. 저장 용량 1비트 당 두 트랜지스터들을 구비하므로 이 셀(200)은 2T 셀로 분류될 수 있다.
도 3은 본 발명의 한 실시예에 따른 비휘발성 메모리 셀(300)을 개략적으로 도시한다. 이 메모리 셀(300)은 예를 들어 프로그래밍 가능한 저장 소자(302, 304)들을 구비한다. 소자(302)가 두 단자들을 가지는 반면, 소자(304)는 a, b, 및 c로 표시된 세 단자들을 가진다. 소자(302)의 한 단자는 비트 선(BL)에 접속 또는 연결되고 다른 단자는 트랜지스터(306)을 통해 소자(304)의 단자 c에 접속된다. 트랜지스터(306)의 게이트는 워드 선(RWL)에 의해 제어된다. 소자(302)와 트랜지스터(306) 사이의 중간 노드(308)는 비트 선(BL0)에 접속 또는 연결되고, 소자(304)와 트랜지스터(306) 사이의 중간 노드(310)는 소스 선(SL0)에 접속 또는 연결된다. 소자(304)의 단자 a는 트랜지스터(312)를 통해 비트 선(BL)에 접속 또는 연결된다. 트랜지스터(312)의 게이트는 워드 선(WWL)에 의해 제어된다. 소자(304)의 단자 b는 소스 선(SL)에 접속 또는 연결된다.
다른 실시예들에서는 p-채널 MOS 트랜지스터 또는 다른 트랜지스터 기술들이 사용될 수 있지만, 일부 실시예들에서 트랜지스터(306, 312)는 n-채널 MOS 트랜지스터이다.
도 3에 점선들로 표시된 바와 같이, 소자(302)는 예를 들어 비트 선(BL, BL0)들 사이에 접속된 스위치(S1)에 의해 바이패스될 수 있고, 소자(304)의 단자 b 및 c는 예를 들어 소스 선(SL, SLO)들 사이에 접속된 스위치(S2)에 의해 단락될(short circuited) 수 있다. 이 스위치(S1, S2)들은 메모리 셀(300)의 일부를 구성하지 않으며, 예를 들어 메모리 어레이 내에 형성된 복수의 메모리 셀들에 공통(common)이다.
저항성 저장 소자(302, 304)들의 각각은 예를 들어 고 및 저 저항(Rmax, Rmin)에 해당하는 단 두 가지 저항 상태들을 가지지만, Rmin 및 Rmax의 정확한 값들은 공정, 재질, 온도 변화 등의 조건들에 따라 변화될 수 있다.
저항성 저장 소자(302, 304)는 예를 들어 Rmax가 항상 Rmin보다 현저히 더 크도록, 예를 들어 적어도 20 퍼센트 더 크도록 선택된다. 일반적으로, 저항 Rmax와 저항 Rmin 사이의 비는 예를 들어 1.2 내지 10000이다. 많은 다른 값들이 가능하지만 Rmin은 예를 들어 2 k옴 이하의 범위이고, Rmax는 예를 들어 6k옴 이상의 범위이다.
저항성 저장 소자(302, 304)는 각각 두 저항 상태들 중의 하나를 저장하도록 프로그래밍 가능하고, 이에 따라 각 소자는 1 비트의 데이터를 저장한다. 도 1의 소자(102)와 같이, 소자(302)는 그 두 단자들을 통해 프로그래밍 및 독출된다.
도 3의 회로에서, 소자(302)는 예를 들어 트랜지스터(306)와 스위치(S2)를 활성화시켜 비트 선(BL)과 소스 선(SL)을 통해 소자(302)에 전류를 통과시킴으로써 프로그래밍 및 독출된다. 기입 동작 동안, 이 전류의 방향이 저장 소자(302)에 예를 들어 “0” 또는 “1”이 프로그래밍되었는지 여부를 결정한다. 트랜지스터(312)와 스위치(S1)는 비활성, 즉 비도통(non-conductive)으로 남아있다.
소자(304)는 예를 들어 트랜지스터(306)를 비활성으로 유지한 채 트랜지스터(312)를 활성화시켜 비트 선(BL)과 소스 선(SL)을 통해 소자(304)의 단자 a 및 b를 통해 전류를 통과시킴으로써 프로그래밍된다. 전류의 방향은 예를 들어 저장 소자(304)에 “0” 또는 “1”이 프로그래밍되었는지 여부를 결정한다.
소자(304)는 예를 들어 스위치(S1)와 트랜지스터(306)를 활성화시켜 비트 선(BL)과 소스 선(SL)을 통해 소자(304)의 단자 c 및 b를 통해 전류를 통과시킴으로써 독출된다. 트랜지스터(312)와 스위치(S2)는 비활성, 즉 비도통으로 남아있다.
저장 용량 1 비트 당 하나의 트랜지스터를 구비하므로 셀(300)은 1T 셀로 분류될 수 있다. 또한 소자(304)는 3 단자 디바이스의 이점, 즉 디바이스의 다른 단자들이 기입 및 독출 동작들에 사용되어 독출 동작 동안 디바이스가 잘못 프로그래밍될 위험이 감소된다는 이점을 가진다.
저항성 저장 소자(302)는 예를 들어 "저전력, 고속, 무오류 (특성)를 가지는 마그논 스핀 전달 토크 MRAM(Magnonic spin-transfer torque MRAM with low power, high speed, and error-free switching", N.Mojumder et al., IEDM Tech. Digest (2010)라는 제목의 간행물과 "자석들의 전기 전환(Electric toggling of magnets)", E. Tsymbal, Natural Materials Vol 11, January 2012라는 제목의 간행물에 더 상세히 기재된 바와 같은 면내 또는 면 직교 이방성을 가지는 스핀 전달 토크 소자이다. 이와는 달리, 저항성 저장 소자는 PCRAM(상변화 RAM; Phase Change Random Access Memory), OxRAM(금속산화물 RAM; metal oxide RAM), FeRAM(강유전성 RAM; ferroelectric RAM), 또는 CBRAM(도전성 브리징 RAM; Conductive Bridging RAM) 등에 사용되는 것들과 같은 다른 종류의 2-단자 저항성 저장 소자가 될 수 있다. 예를 들어 상변화 RAM은 Wong, H-S. Philip 등에 의한 "상변화 메모리(Phase Change Memory)", Proceedings of IEEE 98, 12 (2010): 2201-2227라는 제목의 간행물에 더 상세히 기재되어 있다. OxRAM은 Vianello, E. 등에 의한 "초저전력 내장 컴퓨팅 설계를 위한 저항성 메모리(Resistive memories for ultra-low-power embedded computing design)", Electron Devices Meeting (IEDM), 2014 IEEE International라는 명칭의 간행물에 더 상세히 기재되어 있다. CBRAM은 Stefan Dietrich 등에 의한 "향상된 독출 및 프로그램 제어를 특징으로 하는 비휘발성 2-M비트 CBRAM 메모리 코어(A nonvolatile 2-Mbit CBRAM memory core featuring advanced read and program control)", IEEE Journal of Solid-State Circuits 42.4 (2007): 838-845라는 제목의 간행물에 더 상세히 기재되어 있다.
저항성 저장 소자(304)는 예를 들어 스핀 궤도 토크 자기터널 접합(SOT-MTJ)이다. 이러한 디바이스는 "자기 메모리 및 로직을 위한 자이언트 스핀 홀 효과 스위칭의 전압 및 에너지-지연 성능(Voltage and Energy-Delay Performance of Giant Spin Hall Effect Switching for Magnetic Memory and Logic", S. Manipatruni et al.라는 제목의 간행물과 "탄탈륨의 자이언트 스핀 홀 효과를 가지는 스핀-토크 스위칭(Spin-Torque Switching with the Giant Spin Hall Effect of Tantalum)", Luqiao Liu et al., DOI: 10.1126/science.1218197 Science 336, 555 (2012)라는 제목의 간행물에 더 상세히 기재되어 있다. 이와는 달리, 저항성 저장 소자는 다른 종류의 3-단자 저항성 저장 소자가 될 수도 있다.
도 4는 도 3의 저항성 저장 소자(302)의 구현에 사용될 수 있는, 면내 자기 이방성을 가지는 STT 저항성 저장 소자(400)를 도시한다. 소자(400)는 예를 들어 대략 원통형이지만 단면은 원형이 아니고 예를 들어 난형(oval)인데, 이는 예를 들어 디바이스가 프로그래밍되었을 때 저항 상태들의 유지 안정성(retention stability)을 향상시키게 된다.
소자(400)는 하부 및 상부 전극(402, 404)들을 구비하는데, 각각 대략 원반형으로 그 사이에 복수의 중간층들을 끼우고 있다. 중간층들은 하부로부터 상부로, 고정층(pinned layer; 406), 산화장벽(oxidation barrier; 408), 그리고 저장층(storage layer; 410)들을 구비한다.
산화장벽(408)은 예를 들어 MgO 또는 AlxOy로 형성된다. 고정층(406)과 저장층(410)은 예를 들어 CoFe 또는 CoFeB 등의 강자성(ferromagnetic) 재질이다. 고정층(406)의 스핀 방향은 도 4에 좌측으로부터 우측으로의 화살표로 표현한 바와 같이 고정(fix)이다. 물론 대체적인 실시예들에서는 고정층(406)에서의 스핀 방향이 우측에서 좌측이 될 수도 있다. 그러나 저장층(410)에서의 스핀 방향은 도 4에 반대방향의 화살표로 표현한 바와 같이 변경될 수 있다. 이 스핀 방향은 소자를 통과하는 기입 전류(write current; I)의 방향에 의해 프로그래밍되어, 저장층(410)에서의 스핀 방향이 병렬(parallel), 달리 말해 동일한 방향이거나 역병렬(anti-parallel), 달리 말해 고정층(406)의 스핀 방향과 반대 방향이 된다.
도 5는 도 4의 디바이스를 대체하여 도 3의 저항성 저장 소자(302)의 구현에 사용될 수 있는, 면 직교 자기 이방성을 가지는 STT 저항성 저장 소자(500)를 도시한다. 저항성 저장 소자(500)는 예를 들어 소정의 크기 및/또는 소정의 저장층 용적에 대해 소자(400)보다 더 낮은 기입 전류(I)로 프로그래밍될 수 있다.
소자(500)는 대략 원통형이고, 예를 들어 원형의 단면을 가진다. 소자(500)는 하부 및 상부 전극(502, 504)들을 구비하는데, 각각 대략 원반형이고 그 사이에 복수의 중간층들이 끼어있다. 중간층들은 하부로부터 상 부로 고정층(506), 산화장벽(508), 및 저장층(510)을 구비한다. 이 층들은 소자(400)의 해당 층(406, 408, 410)들과 유사한데, 차이는 고정층(506)과 저장층(510)들이 도 5의 층(506, 510)들에 수직 화살표로 표현한 바와 같이 면 직교 이방성을 가진다는 것이다. 고정층(506)은 도 5의 하부로부터 상부로의 스핀 방향을 가지는 것으로 도시되어 있지만, 물론 대체적 실시예들에서는 이 스핀 방향이 상부로부터 하부가 될 수도 있다.
도 6은 도 3의 저항성 저장 소자(304)를 구현하는 데 사용될 수 있는 스핀 궤도 토크 자기 터널 접합(SOT-MTJ)(600)의 예를 도시한다.
저항성 메모리 소자(600)는 도 6에 a, b, c로 표시된 세 연결 단자들을 구비한다. 단자 c는 저항성 스택(resistive stack; 602)의 일부인데, 이는 기준 나노자석 층(reference nano-magnet layer; 606) 상에 형성된 전극(604)을 구비한다. 층(606)은 이어서 절연층(608) 상에 형성되고, 층(608)은 이어서 저장 나노자석 층(610) 상에 형성된다.
기준층(606)은 자화의 방향이 고정된 자성층(magnetic layer)이 된다. 반면 저장층(610)은 자화의 방향이 제어될 수 있는 자성층이 된다.
저항성 스택(602)은 도전층(612) 상에 형성되는데, 이는 저장층(610)으 자화의 방향을 프로그래밍할 수 있는 인터페이스(interface)를 제공한다. 도전층(612)은 예를 들어: β-탄탈륨(β-Ta); β-텅스텐(β-W); 및/또는 백금(Pt)으로 형성되고, 예를 들어 반대쪽 단부들에 소자(600)의 단자 a를 형성하는 전극(614)과 소자(600)의 단자 b를 형성하는 전극(616)을 구비한다.
도 6에 화살표 Ba로 도시한 바와 같이, 일부 실시예들에서는 예를 들어 영구자석 또는 바이어스 층((bias layer)에 의해 제공되는 정자기장(static magnetic field)이 선택적으로 기준층(606)에 근접하여 제공될 수 있다. 이러한 자기장은 예를 들어 "면내 전류 주입에 의해 유도된 단일한 강자성층의 직교 스위칭(Perpendicular switching of a single ferromagnetic layer induced by in-plane current injection)" Ioan mihai Miron et al., Nature 476, 189-193, DOI: 10.1038/nature10309.11, August 2011라는 제목의 간행물에 더 상세히 기재되어 있다.
기입 동작 동안, 저장층(610) 내의 자화 방향을 프로그래밍하기 위해 단자 a로부터 단자 b로, 또는 반대 방향으로 전류가 인가된다. 도 6에 화살표 x, y, 및 z로 도시한 바와 같이 도전층(612)을 통해 흐르는 기입 전류(IW)의 방향은 단자 a로부터 단자 b로의 방향이 +x 방향으로 지칭되고, 도전층 평면 내에서 +x 방향에 직교하는 방향이 +y 방향으로 지칭되며, +x 및 +y 방향에 직교하는 상향의 방향이 +z 방향으로 지칭될 것이다. +x 방향으로의 양의 기입 전류(IW)는 층(610)의 자화 방향이 +y 방향에 정렬되도록 할 것이다. -x 방향으로의 음의 기입 전류(IW)는 층(610)의 자화 방향이 -y 방향에 정렬되도록 할 것이다. 전류에 의한 자석의 프로그래밍은 K.Garello 등에 의한 "강자성 헤테로 구조에 있어 스핀 궤도 토크의 대칭성과 크기(Symmetry and magnitude of spin-orbit torques in ferromagnetic heterostructures)", Mesoscale and Nanoscale Physics, Nature Nanotechnology 8, 587-593 (2013)라는 제목의 간행물에 더 상세히 기재되어 있다.
저장층(610) 내의 자화 방향이 기준층(606)의 방향과 동일하면, 저항성 스택(602)의 저항은 예를 들어 비교적 낮은 값 Rmin이 된다. 저장층(610) 내의 자화 방향이 기준층(606)의 방향과 반대가 되면, 저항성 스택(602)의 저항은 예를 들어 비교적 높은 값 Rmax가 된다.
당업계에 통상의 기술을 가진 자에게는 도 6에 표현된 구조가 3단자 프로그래머블 저항성 저장 소자의 가능한 구조의 단지 한 예를 제공한다는 것이 자명할 것이다. 대체적인 실시예들에서는, 하나 이상의 추가적인 층들이 포함될 수 있고, 다른 재질들의 조합이 사용될 수 있을 것이다. 당업계에 통상의 기술을 가진 자에게는 또한 예를 들어 도전층(612)의 밑이나 다른 어디에 추가적인 독출 노드(read node)가 구비되어, 전극(614, 616)들이 기입 전용으로 사용되도록 하는 것도 자명할 것이다.
도 7은 저항성 저장 소자(302, 304)의 독출 및 기입 동작 동안 도 3의 메모리 셀(300) 내의 신호들의 예를 보이는 타이밍 도(timing diagram)이다.
도 7은 메모리 어레이의 동작 모드, 특히 각 메모리 셀의 어느 소자(302 또는 304)에 관한 것인지를 나타내는 신호(MODE)(도 3에는 도시되지 않음)를 도시한다. 신호(MODE)가 로우(low)인 동안은 소자(304)가 예를 들어 프로그래밍되고, 신호(MODE)가 하이(high)인 동안은 소자(302)가 예를 들어 프로그래밍된다. 스위치(S1)는 예를 들어 신호(MODE)의 역신호(inverse)에 의해 제어되는데, 이에 따라 신호(MODE)가 로우면 도통(conducting)되고 신호(MODE)가 하이면 비도통 된다. 스위치(S2)는 예를 들어 신호(MODE)에 의해 제어되어, 신호(MODE)가 하이면 도통되고 신호(MODE)가 로우면 비도통 된다.
도 7은 또한 워드 선(WWL, RWL), 비트 선(BL, BL0), 및 소스 선(SL, SL0) 상의 신호들도 도시한다.
도 7에서 네 액세스 동작들의 제1 시리즈(series)(702)는 소자(304)에 대한 독출 및 기입 동작들에 해당한다. 이에 따라 스위치(S1)가 도통됨으로써 소자(302)를 바이패싱하고 스위치(S2)가 비도통 된다. 소스 선(SL0)은 부동(floating)되어 미결 상태(undetermined state)이다.
기입 동작(703)에서, 워드 선(WWL)과 비트 선(BL)에 신호들을 인가(assert)하고 소스 선(SL) 상의 신호를 로우가 되게 함으로써 메모리 셀의 소자(304)에 “0” 비트가 기입된다. 이는 예를 들어 소자(304)가 저저항 상태를 가지도록 프로그래밍하는 것에 해당한다.
독출 동작(704)에서, 워드 선(WWL) 상의 신호가 로우가 되어 트랜지스터(312)를 비활성화시키고, 워드 선(RWL) 상에 신호가 인가되어 트랜지스터(306)를 활성화시킨다. 또한 비트 선(BL) 상의 신호가 하이이고 소스 선(SL) 상의 신호가 로우가 되어 독출 전류가 소자(304)를 통해 흐르도록 한다. 이 전류는 예를 들어 비트 선(BL) 또는 소스 선(SL)을 통해 측정될 수 있다. 소자(304)의 프로그래밍된 저저항 상태를 고려하면, 이 전류는 예를 들어 상대적으로 높다.
기입 동작(705)에서, 워드 선(WWL)과 소스 선(SL)에 신호들을 인가하고 비트 선(BL) 상의 신호를 로우로 함으로써 메모리 셀의 소자(304)에 “1” 비트가 기입된다. 이는 예를 들어 소자(304)가 고저항 상태를 가지도록 프로그래밍하는 것에 해당한다.
독출 동작(706)에서, 워드 선(WWL) 상의 신호가 로우가 되어 트랜지스터(312)를 비활성화시키고, 워드 선(RWL) 상에 신호가 인가되어 트랜지스터(306)를 활성화시킨다. 또한 비트 선(BL) 상의 신호가 하이이고 소스 선(SL) 상의 신호가 로우가 되어 독출 전류가 소자(304)를 통해 흐르도록 한다. 이 전류는 예를 들어 비트 선(BL) 또는 소스 선(SL)을 통해 측정될 수 있다. 소자(302)의 프로그래밍된 고저항 상태를 고려하면, 이 전류는 예를 들어 상대적으로 낮다.
도 7의 네 액세스 동작들에 대한 추가적 시리즈(708)는 소자(302)에 대한 독축 및 기입 동작들에 해당한다. 이에 따라 스위치(S2)가 도통됨으로써 소자(304)를 바이패싱하고 스위치(S1)가 비도통 된다. 또한 소자(302)에 대한 액세스 동작들의 각각 동안 워드 선(WWL) 상의 신호는 예를 들어 로우이고 워드 선(RWL) 상의 신호는 예를 들어 하이이다.
기입 동작(709)에서, 소스 선(SL) 상에 신호를 인가하고 비트 선(BL)에 로우 상태를 적용함으로써 메모리 셀의 소자(302)에 “1” 비트가 기입된다. 이는 예를 들어 소자(304)가 고저항 상태를 가지도록 프로그래밍하는 것에 해당한다.
독출 동작(710)에서, 비트 선(BL) 상의 신호가 하이가 된다. 문자 ‘av'로 표시된 바와 같이, 독출 동작 동안 메모리 셀의 프로그래밍을 방지하기 위해 이 신호는 예를 들어 기입 전압보다 더 낮은 전위의 아날로그 전압(analog voltage) 전위가 된다. 소스 선(SL) 상의 신호 역시 로우가 되어 소자(302)에 독출 전류가 흐르도록 한다. 이 전류는 예를 들어 비트 선(BL) 또는 소스 선(SL)을 통해 측정될 수 있다. 소자(302)의 프로그래밍된 고저항 상태를 고려하면 이 전류는 예를 들어 상대적으로 낮다.
기입 동작(711)에서, 비트 선(BL) 상에 신호를 인가하고 소스 선(SL) 상의 신호를 로우로 함으로써 소자(302)에 “0” 비트가 기입된다. 이는 예를 들어 소자(302)가 저저항 상태를 가지도록 프로그래밍하는 것에 해당한다.
독출 동작(712)에서, 비트 선(BL) 상의 신호가 전위 av가 되고 소스 선(SL) 상의 신호가 로우루가 되어 소자(302)에 독출 전류가 흐르도록 한다. 이 전류는 예를 들어 비트 선(BL) 또는 소스 선(SL)을 통해 측정될 수 있다. 소자(302)의 프로그래밍된 저저항 상태를 감안할 때 이 전류는 예를 들어 상대적으로 높다.
도 8은 각각 도 3의 메모리 셀(300)에 해당하는 메모리 셀들의 어레이를 구비하는 비휘발성 메모리(800)를 개략적으로 도시한다. 도 8의 예는 메모리 셀들의 세 행(row)들을 구비하고, 세 열(column)들이 도시되었다. 대체적 실시예들에서는 어레이가 임의 수의 행과 열들을 구비할 수 있을 것이다. 예를 들어, 적어도 두 행들과 적어도 두 열들이 있다. 어레이는 또한, 메모리 셀(300)들의 한 뱅크(bank)와 휘발성 메모리 셀 또는 다른 종류의 비휘발성 메모리 셀들의 다른 뱅크 등 다른 종류의 메모리 뱅크들을 가지는 일부 실시예들을 포함하여 몇 개의 메모리 뱅크들을 구비할 수 있을 것이다.
각 행의 메모리 셀들은 예를 들어 공통 워드 선(RWLi)과 공통 워드 선(WWLi)에 접속 또는 연결되는데, 여기서 i는 도 8에서 1, 2, 및 3과 같은 행 번호이다. 행 제어 회로(ROW CTRL)(802)가 예를 들어 각 행에 대한 워드 선(RWLi, WWLi)들 상에 워드 선 신호들을 생성한다. 행 제어 회로(802)는 예를 들어 신호(MODE)와, 독출 또는 기입 동작이 수행되어야 하는지를 나타내는 신호(R/W)와, 그리고 독출 또는 기입될 메모리 셀의 행을 나타내는 행 선택 신호(ROW SEL)를 수신한다.
각 열들의 메모리 셀들은 공통 비트 선(BLj)과, 공통 비트 선(BL0j)과, 공통 소스 선(SLj) 및 공통 소스 선(SL0j)에 접속 또는 연결되는데, 여기서 j는 열 번호이다. 일부 실시예들에서는, 비트 선 상의 전류 귀환(current returning)을 방지하기 위해 각 메모리 셀의 노드(node; 308)와 해당 비트 선(BL0j) 사이에 다이오드(803)가 연결된다. 특히 각 다이오드(803)의 음극(cathode)이 예를 들어 해당 메모리 셀의 노드(308)에 연결된다. 대체적인 실시예들에서는, 각 비트 선(BL0j)의 하부에 단일한 다이오드가 연결될 수 있다.
비트 선(BLj, BL0j)들과 소스 선(SLj, SL0j)들은 예를 들어 멀티플렉서(multiplexer; MUX)(804)에 접속 또는 연결된다. 메모리(800)는 스위치 회로(806)와, 기입 회로(WRITE)(808) 및 독출 회로(READ)(810)를 더 구비한다. 스위치 회로(806)는 예를 들어 독출 및 기입 회로(808, 810)들로부터 비트 선(BL) 및 소스 선(SL)을 수신하며, 비트 선(BL)을 비트 선(BL0)에 접속하는 스위치(S1)와, 소스 선(SL)을 소스 선(SL0)에 접속하는 스위치(S2)를 구비한다. 스위치(S1, S2)들은 예를 들어 통과 게이트(pass gate)들 또는 하나 이상의 트랜지스터들로 구현된다. 멀티플렉서(804)는 예를 들어 독출 또는 기입될 메모리 셀의 열을 선택하는 열 선택 신호(COL SEL)를 수신한다. 멀티플렉서(804)는 비트 선(BL, BL0)들과 소스 선(SL, SL0)들을 COL SEL 신호에 의해 선택된 어레이의 열의 해당 선(BLj, BL0j, SLi, SL0i)들에 연결한다.
비트 선(BL) 및 소스 선(SL)은 또한 기입 회로(808)에 접속되는데, 이는 EH한 신호(R/W)와 데이터 신호(D)를 수신한다. 기입 동작 동안, 회로(808)는 선택된 메모리 셀에 기입될 데이터(D)에 기반한 한 방향 또는 다른 방향의 전류를 생성하기 위해 선(BL, SL)들에 전압들을 인가한다.
비트 선(BL) 역시 예를 들어 독출 회로(810)에 접속되어, 선택된 메모리 셀의 선택된 소자(302, 304)가 Rmin 또는 Rmax로 프로그래밍되었는지를 판단하기 위해 독출 동작 동안 비트 선(BL)의 전류의 전위가 검출될 수 있다.
이와 같이 도 8의 예에서는, 단일한 스위치(S1)와 단일한 스위치(S2)가 전체 메모리 어레이에 대해 구비될 수 있고, 멀티플렉서(804)가 이 스위치들을 선택된 메모리 셀의 열의 선들에 접속하는 데 사용된다. 대체적 실시예에서는, 한 쌍의 스위치(S1, S2)들이 메모리 어레이의 각 열에 구비되어, 각 열 j의 스위치(S1)가 비트 선(BLj, BL0j)들을 접속하고, 각 열 j의 스위치(S2)가 소스 선(SLj, SBL0j)들을 접속한다. 각 열에 스위치(S1, S2)들을 구비하는 이점은 소정의 행에서 하나보다 많은 메모리 셀들의 독출 및 기입 동작들이 동시에 수행될 수 있다는 것이다. 예를 들어 메모리 셀들의 전체 행이 동시에 독출 또는 기입될 수 있다.
도 3 및 8의 실시예들이 두 단자들을 가지는 저항성 저장 소자와 세 단자들을 가지는 저항성 저장 소자를 구비하는 메모리 셀(300)에 기반하는 반면, 도 9 내지 12를 참조하여 더 상세히 설명할 바와 같이 다른 저항성 저장 소자들의 조합과 각 메모리 셀에 둘보다 많은 저항성 저장 소자들이 구현될 수 있을 것이다.
도 9는 각각 도 3의 소자(304)와 유사하고 세 단자들을 가지는 두 저항성 저장 소자(303A, 304B)들을 구비하는 메모리 셀(900)을 개략적으로 도시한다. 소자(30A)는 그 단자 a가 비트 선(BL)에 접속 또는 연결되고, 단자 b가 트랜지스터(902)를 통해 소자(304B)의 단자 a에 접속 또는 연결된다. 소자(304A)의 단자 a는 또한 비트 선(BL0)에 접속 또는 연결되고, 소자(304B)의 단자 a는 또한 소스 선(SL0)에 접속 또는 영결된다. 트랜지스터(902)는 예를 들어 n-채널 MOS 트랜지스터이고 워드 선(WWL)에 의해 게이트에서 제어된다. 소자(304B)는 그 단자 b가 소스 선(SL)에 접속 또는 연결된다. 소자(304A 및 304B)들을 단자 c들은 각각 비트 선(BL1 및 BL2)에 접속 또는 연결된다. 비트 선(BL 및 BL0)들은 스위치(S1)에 의해 함께 접속되고 소스 선(SL0 및 SL)들은 스위치(S2)에 의해 함께 접속된다.
동작에 있어서, 소자(304A, 304B)들은 트랜지스터(902)를 활성화시켜 스위치(S1 또는 S2)가 소자들 중의 하나를 바이패스하도록 프로그래밍되고, 비트 선(BL)과 소스 선(SL) 사이에 한 방향 또는 다른 방향으로 전류를 인가함으로써 다른 소자가 프로그래밍된다. 소자(304A, 304B)들은 예를 들어 고전압을 비트 선(BL1, BL2)들에 인가하고 저전압을 비트 선(BL)과 소스 선(SL)에 인가함으로써 트랜지스터의 활성화 없이 독출된다. 소자(304A, 304B)들은 예를 들어 서로 동시에 독출될 수 있다.
메모리 셀(900)은 예를 들어 도 8 중의 하나와 유사한 메모리 어레이에 사용될 수 있다. 이 경우, 워드 선(RWL)은 생략될 수 있고, 추가적인 비트 선(BLj1 및 BLj2)들이 예를 들어 각 열 j에 추가될 수 있을 것이다.
도 10은 추가적인 저항성 저장 소자와 트랜지스터를 구비하는 점을 제외하면 도 3의 메모리 셀(300)과 유사한 메모리 셀(1000)을 개략적으로 도시한다. 특히 도 3의 실시예에 대해, 도 10에서는 소자(302)가 302A로 표시되고 소자(302)와 유사한 새로운 소자(302B)가 추가되었다. 소자(302B)는 비트 선(BL1)에 접속 또는 연결되고 트랜지스터(306A)를 통해 비트 선(BL0)에 접속되는 한 단자와, 비트 선(BL2)에 접속 또는 연결되고 트랜지스터(306B)를 통해 소스 선(SL0)에 접속되는 다른 단자를 가진다. 트랜지스터(306A, 306B)들은 예를 들어 n-채널 MOS 트랜지스터이고, 각각 워드 선(RWL1, RWL2)들에 의해 제어된다. 각각 비트 선(BL, BL0)들과 소스 선(SL, SL0)들을 접속하는 스위치(S1, S2)들에 더하여, 스위치(S3)는 예를 들어 비트 선(BL1, BL2)들을 접속한다. 스위치(S1, S2)들과 마찬가지로 스위치(S3)는 예를 들어 메모리 셀들의 한 열 또는 어레이의 모든 메모리 셀들 등 하나보다 많은 메모리 셀들에 공통이 될 수 있다.
동작에 있어서, 세 스위치(S1, S2, S3)들 중의 둘을 사용하여 다른 두 소자들을 바이패싱시키는 한편, 소자(302A, 302B, 및 304)들 중의 하나가 전술한 바와 유사한 방식으로 프로그래밍 또는 독출되도록 선택될 수 있다.
메모리 셀(1000)은 예를 들어 도 8과 유사한 메모리 어레이 내에 사용될 수 있다. 이 경우, 추가적인 비트 선(BL1j, BL2j)들이 예를 들어 각 열 j에 추가된다.
도 11은 각각 도 3의 소자(302)와 유사하며 두 단자들을 가지는 두 저항성 저장 소자들을 구비하는 메모리 셀(1100)을 개략적으로 도시한다. 메모리 셀(1100)은 비트 선(BL)과 소스 선(SL) 사이에 소자(302A)와 트랜지스터(1102)와 소자(302B)의 직렬 연결을 구비한다. 트랜지스터(1102)는 예를 들어 n-채널 MOS 트랜지스터이고 예를 들어 워드 선(WL)에 의해 제어된다. 도 3의 실시예에서와 같이, 스위치(S1)가 비트 선(BL)과 비트 선(BL0)을 접속하여 소자(302A)를 바이패스시킨다. 마찬가지로, 스위치(S2)가 소스 선(SL)과 소스 선(SL0)을 접속하여 소자(302B)를 바이패스시킨다.
동작에 있어서, 기입 또는 독출 동작이 발생시키려면 하이 신호가 예를 들어 워드 선(WL)에 인가되어 트랜지스터(1102)를 활성화시키고, 소자(302A, 302B)들 중의 하나 또는 다른 것은 어느 소자를 독출 또는 기입할 것인가에 따라 스위치(S1 또는 S2)에 의해 바이패스된다.
메모리 셀(1100)은 예를 들어 도 8 중의 하나와 유사한 메모리 어레이에 사용될 수 있다. 이 경우 워드 선(RWL)은 생략될 수 있을 것이다.
도 12는 도 11의 것과 유사하지만, 소자(302A, 302B)들과 유사하고 그 사이에 직렬로 접속되는 추가적 소자(302C)를 더 구비하는 메모리 셀(1200)의 또 다른 예를 도시한다. 또한 트랜지스터(1102)가 도 12에서는 소자(302A)를 소자(302C)에 접속하는 트랜지스터(1202)와 소자(302C)를 소자(302B)에 접속하는 트랜지스터(1204)로 대체된다. 트랜지스터(1202, 1204)들은 예를 들어 n-채널 MOS 트랜지스터이고 예를 들어 각각 워드 선(WL1, WL2)들을 통해 제어된다. 추가적 비트 선(BL1, BL2)들과 제3 스위치(S3)가 소자(302C)를 바이패스되도록 하여, 각 소자(302A, 302B, 302C)가 소자(302A, 302B)에 대해 저술한 바와 유사한 방법으로 프로그래밍될 수 있다.
메모리 셀(1200)은 예를 들어 도 8 중의 하나와 유사한 메모리 어레이에 사용될 수 있다. 이 경우 워드 선(WWL, RWL)들이 워드 선(WL1, WL2)들로 대체되고 추가적인 비트 선(BL1j, BL2j)들이 각 열 j에 추가될 수 있을 것이다.
여기 설명된 실시예들의 이점은 메모리 셀들이 트랜지스터 당 저장될 수 있는 비트의 수의 관점에서 밀도의 향상을 가진다는 점이다.
예를 들어 40 nm의 직경을 가지는 저장 소자에 기반하는 도 2의 아키텍처에 따른 1 비트 SOT 메모리 셀(200)의 배치는 결과적인 셀 크기(cell dimension)가 0.378 μm 바이(by) 0.192 μm, 이에 따라 0.072 μm2의 면적이 됨이 파악되었다. 이러한 두 셀들이 병렬되어(placed along side) 2 비트 저장 셀을 구성하면 조합된 크기는 0.728 μm 바이 0.192 μm로 대략 2배가 되고, 이에 따라 0.140 μm2의 면적이 된다. 이에 비교하여, 역시 40 nm의 직경을 가지는 저장 소자에 기반하는 도 3의 아키텍처에 따른 2 비트 메모리 셀(300)의 배치는 0.482 μm 바이 0.192 μm의 셀 크기를 가져, 0.0927 μm2의 면적이 됨이 파악되었다. 이는 1 비트 셀(200)에 대해 약 20%만의 표면적 증가를 나타낸다. 이에 따라 2 비트 메모리 셀에 있어 도 3의 메모리 셀(300)의 표면적의 이득(gain)은 두 1 비트 셀(200)들의 표면적에 비해 약 34%이다. 위 비교는 당업계에서 가장 실제적인 크기와 파라미터들에 기반하는 것인데: 예를 들어 "공유 비트 선 구조에 기반한 고밀도 SOT-MRAM(High-density SOT-MRAM based on shared bitline structure)", Seo, Y. and Roy, K., IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 26(8), 1600-1603 (2018)라는 간행물을 참조하라.
이 면적 이득은 2 비트 셀(300)이 1 비트 셀(200)과 동일한 수의 트랜지스터들을 가지지만, 2배로 증가된 저장 용량을 가진다는 사실에 기인한다. 실제, 셀의 두 저장 소자들의 제어를 상호화(mutualizing)함으로써 1 비트 저장을 2 비트 저장으로 전환할 때의 면적 증가가 비교적 작을 수 있다. 반면, 하이브리드 셀을 포함하는 종래기술에서의 2 비트 아키텍처는 일반적으로 1 비트 셀에 비해 셀 면적이 2배로 증가하게 된다.
뿐만 아니라, 세 단자들을 구비하는 저항성 저장 소자를 가지는 메모리 셀들은 저장된 데이터를 겹쳐 쓰기(overwriting)할 위험이 비교적 낮은 신뢰성 높은(robust) 독출 동작의 추가적 이점을 제공한다.
이상에서 여러 가지 실시예들과 변형예들이 설명되었다. 당업계에 통상의 기술을 가진 자라면 다른 변형예들도 용이하게 구성할 수 있을 것이다. 예를 들어, 여러 실시예들에서 n-채널 MOS 트랜지스터의 사용이 설명되었지만, 하나 이상의 이 트랜지스터들이 p-채널 MOS 트랜지스터 또는 다른 트랜지스터 기술을 사용하는 다른 트랜지스터들로 대체될 수 있음이 당업계에 통상의 기술을 가진 자에게 자명할 것이다. 예를 들어 트랜지스터 제어 신호를 반전시킴으로써 단지 PMOS트랜지스터들만을 사용하여 회로들의 어떤 것이 구현될 수 있음도 당업계에 통상의 기술을 가진 자에게 자명할 것이다.
뿐만 아니라, 워드 선들(즉 행 선들)과 열 선들(즉 비트 및 소스 선들)의 예들이 설명되었지만, 대체적인 실시예들에서는 이 선들 중의 어떤 것이 행 또는 열 선 중의 하나로 구현될 수 있음도 당업계에 통상의 기술을 가진 자에게 자명할 것이다.
또한 여러 실시예들에 관련하여 설명된 여러 특징들이 대체적인 실시예에서는 임의의 조합으로 조합될 수 있음도 당업계에 통상의 기술을 가진 자에게 자명할 것이다. 예를 들어, 메모리 어레이가 도 3 및 9 내지 12와 관련하여 설명된 메모리 셀들의 둘 이상의 혼합을 구비할 수 있음이 당업계에 통상의 기술을 가진 자에게 자명할 것이다.

Claims (13)

  1. 메모리 셀들의 어레이를 구비하는 메모리로, 상기 각 메모리 셀이:
    - 각각이 적어도 제1 및 제2 단자들을 가지는 제1 및 제2 저항성 저장 소자(302, 302A, 302B, 302C, 304, 304A, 304B)들;
    - 상기 제1 저항성 저장 소자의 제1 단자와, 상기 어레이의 제1 열/행 선(BL0)에 연결되는 제1 주 도전 노드,
    상기 제2 저항성 저장 소자의 제1 단자와, 상기 어레이의 제2 열/행 선(SL0)에 연결되는 제2 주 도전 노드
    를 가지는 제1 트랜지스터(306, 902, 1102, 1202, 1204); 및
    - 상기 어레이의 제1 행 또는 열의 각 메모리 셀의 상기 제1 저항성 저장 소자의 상기 제1 및 제2 단자들을 서로 접속할 수 있게 구성된 제1 스위치(S1), 상기 어레이의 제1 행 또는 열의 각 메모리 셀의 상기 제2 저항성 저장 소자의 상기 제1 및 제2 단자들을 서로 접속할 수 있게 구성된 제2 스위치(S2)
    를 포함하는 스위치 회로(804)
    를 구비하는 메모리.
  2. 청구항 1에서,
    상기 제1 트랜지스터가, 상기 어레이의 제3 열/행 선(RWL, WL, WWL, WL1)에 연결되는 게이트 노드를 더 구비하는 메모리.
  3. 청구항 1 또는 2에서,
    상기 제1 저항성 저장 소자의 제2 단자가 상기 어레이의 제4 열/행 선(BL)에 연결되고; 그리고
    상기 제2 저항성 저장 소자의 제2 단자가 상기 어레이의 제5 열/행 선(SL)에 연결되는 메모리.
  4. 청구항 3에서,
    상기 제1 저항성 저장 소자가, 그 제1 및 제2 단자를 통해 구동되는 기입 전류의 방향의 함수로서 고 또는 저 저항 상태를 가지도록 프로그래밍 가능하게 구성되는 메모리.
  5. 청구항 3 또는 4에서,
    상기 제2 저항성 저장 소자가 제3 단자를 더 구비하고, 그 제2 및 제3 단자를 통해 구동되는 기입 전류의 방향의 함수로서 고 또는 저 저항 상태를 가지도록 프로그래밍 가능하게 구성되는 메모리.
  6. 청구항 5에서,
    상기 각 메모리 셀이 상기 제2 저항성 저장 소자의 제3 단자를 상기 제4 열/행 선(BL)에 접속시키는 제2 트랜지스터(312)를 더 구비하는 메모리.
  7. 청구항 3 또는 4에서,
    상기 제2 저항성 저장 소자가, 그 제1 및 제2 단자를 통해 구동되는 기입 전류의 방향의 함수로서 고 또는 저 저항 상태를 가지도록 프로그래밍 가능하게 구성되는 메모리.
  8. 청구항 3에서,
    상기 제1 및 제2 저항성 저장 소자가 각각 제3 단자를 더 구비하고, 그 제2 및 제3 단자를 통해 구동되는 기입 전류의 방향의 함수로서 고 또는 저 저항 상태를 가지도록 프로그래밍 가능하게 구성되는 메모리.
  9. 청구항 1 내지 8 중의 어느 한 항에서,
    상기 각 메모리 셀이:
    제1 및 제2 단자들을 가지는 제3 저항성 저장 소자(302B, 302C)와;
    상기 제1 저항성 저장 소자의 제2 단자에 연결되는 제1 주 도전 노드 와,
    상기 제3 저항성 저장 소자의 제1 단자와, 상기 어레이의 제6 열/행 선(BL1, BL2)에 연결되는 제2 주 도전 노드
    를 가지는 제3 트랜지스터(306A, 1202)
    를 더 구비하는 메모리.
  10. 청구항 1 내지 9 중의 어느 한 항에서,
    상기 제1 및 제2 저항성 저장 소자들 중의 적어도 하나가 자기 저장 소자인 메모리.
  11. 청구항 1 내지 10 중의 어느 한 항에서,
    상기 제1 및 제2 저항성 저장 소자들 중의 적어도 하나가:
    면내 이방성을 가지는 스핀 전달 토크(STT) 소자;
    면 직교 이방성을 가지는 스핀 전달 토크 소자;
    스핀 궤도 토크 자기 터널 접합(SOT-MTJ);
    금속산화물 RAM(OxRAM) 소자;
    상변화 RAM(PCRAM) 소자;
    강유전성 RAM(FeRAM) 소자; 및
    도전성 브리징 RAM(CBRAM) 소자
    중의 하나인 메모리.
  12. 어레이의 메모리 셀에 액세싱하는 방법으로,
    각 메모리 셀이, 제1 및 제2 단자들을 각각 가지는 제1 및 제2 저항성 도전 소자((302, 302A, 302B, 302C, 304, 304A, 304B)들 및, 상기 제1 및 제2 저항성 저장 소자들의 상기 제1 단자들을 함께 접속하는 제1 트랜지스터(306, 1102, 1202)를 가지며,
    상기 방법이:
    상기 제 1 및 제2 저항성 저장 소자들 중의 어느 하나에 액세스하기 위해, 스위치 회로(804)를 사용하여, 상기 제 1 및 제2 저항성 저장 소자들 중의 다른 하나를 상기 메모리 어레이의 열/행 선들을 통해 바이패싱하는 단계를 구비하고,
    상기 스위치 회로(804)가:
    상기 어레이의 제1 행 또는 열의 상기 각 메모리 셀의 상기 제1 저항성 저장 소자의 상기 제1 및 제2 단자들을 함께 접속할 수 있도록 구성된 제1 스위치(S1); 및
    상기 어레이의 제1 행 또는 열의 상기 각 메모리 셀의 상기 제2 저항성 저장 소자의 상기 제1 및 제2 단자들을 함께 접속할 수 있도록 구성된 제2 스위치(S2)
    를 구비하는 어레이의 메모리 셀에 액세싱하는 방법.
  13. 청구항 12에서,
    상기 제1 저항성 저장 소자의 상기 제2 단자에 연결된 상기 어레이의 제4 열/행 선(BL)에 제1 전압을 인가하는 단계; 및
    상기 제2 저항성 저장 소자의 상기 제2 단자에 연결된 상기 어레이의 제5 열/행 선(SL)에 제2 전압을 인가하는 단계
    를 더 구비하는 어레이의 메모리 셀에 액세싱하는 방법.
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