KR102455151B1 - 자기 저항 랜덤 액세스 메모리 내에서 자기-참조 읽기를 수행하는 방법 및 장치 - Google Patents

자기 저항 랜덤 액세스 메모리 내에서 자기-참조 읽기를 수행하는 방법 및 장치 Download PDF

Info

Publication number
KR102455151B1
KR102455151B1 KR1020160095593A KR20160095593A KR102455151B1 KR 102455151 B1 KR102455151 B1 KR 102455151B1 KR 1020160095593 A KR1020160095593 A KR 1020160095593A KR 20160095593 A KR20160095593 A KR 20160095593A KR 102455151 B1 KR102455151 B1 KR 102455151B1
Authority
KR
South Korea
Prior art keywords
current
magnetic
reference layer
magnetic tunnel
tunnel junction
Prior art date
Application number
KR1020160095593A
Other languages
English (en)
Other versions
KR20170064982A (ko
Inventor
알렉시 바실예비히 크발코브스키
블라디미르 니키틴
드미트로 아팔코브
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20170064982A publication Critical patent/KR20170064982A/ko
Application granted granted Critical
Publication of KR102455151B1 publication Critical patent/KR102455151B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/18—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using Hall-effect devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • H01L27/228—
    • H01L43/08—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

자기 메모리에 저장된 정보를 읽는 방법이 제공된다. 제1 기준 층과 자유 층을 포함하는 자기 터널 접합, 및 상기 자기 터널 접합의 상기 제1 기준 층에 인접하는 스핀 궤도 활성 라인을 포함하는 자기 메모리에서, 상기 제1 기준 층의 자기 모멘트의 두 개의 다른 방향들을 얻기 위하여 상기 스핀 궤도 활성 라인에 제1 및 제2 전류들이 흐른다. 상기 자기 터널 접합의 두 개의 전기적 특성들이 측정되되, 상기 두 개의 전기적 특성들은 상기 제1 기준 층의 상기 자기 모멘트의 상기 두 개의 다른 방향들에 상응한다. 그 후, 이러한 두 개의 전기적 특성들이 비교되어 저장된 정보의 값을 판독한다.

Description

자기 저항 랜덤 액세스 메모리 내에서 자기-참조 읽기를 수행하는 방법 및 장치 {METHOD AND APPARATUS FOR PERFORMING SELF-REFERENCED READ IN A MAGNETORESISTIVE RANDOM ACCESS MEMORY}
본 발명의 실시예들은 MRAM(Magnetoresistive Random Access Memory)에 관한 것이다. 보다 상세하게, 본 발명의 실시예들은 MRAM에서의 자기-참조 읽기 동작들의 수행에 관한 것이다.
자기 메모리들, 특히 자기 램(Magnetic Random Access Memory: 이하 MRAM)들은 높은 읽기/쓰기 속도, 뛰어난 내구성, 비휘발성, 및 동작 시의 낮은 전력 소모에 대한 잠재력 때문에 점점 더 주목 받고 있다. MRAM은 자성 물질들을 정보 저장 매체로 이용하여 정보를 저장할 수 있다. MRAM의 한 종류로 스핀 전달 토크 램(Spin Transfer Torque Random Access Memory; 이하 STT-RAM)이 있다. STT-RAM은 자기 접합을 통과하는 전류에 의하여 적어도 일부가 기록되는 자기 접합들을 이용한다. 예를 들어, 도 1은 일반적인 자기 터널 접합(magnetic tunneling junction; 이하 MRJ)(10) 및 일반적인 STT-RAM에서의 그것이 사용되는 것을 도시한다. 일반적인 MTJ(10)는 비트 라인의 일부이거나 비트 라인과 전기적으로 연결될 수 있는 상부 전극 콘택(top electrode contact; 이하 TEC)(12), 선택적(optional) 상부 기준 층(14), 자유 층(16), 하부 기준 층(18), 및 스핀 궤도 활성(spin orbit active; 이하 SO) 라인(19)를 포함한다.
TEC(12)는 일반적인 도전 라인 또는 전극이다. 상부 기준 층(14) 및 하부 기준 층(18)은 일반적인 MTJ 자기 기준 층들이다. 상부 기준 층(14) 및 하부 기준 층(18)은, 보통 하나 이상의 일반적인 반강자성 층들(미도시)과의 교환-바이어스 상호 작용에 의하여, 특정 방향으로 고정된(fixed) 혹은 피닝된(pinned) 자화(자기 모멘트)를 갖는다.
자유 층(16)은 변화 가능한 자기 모멘트를 갖는 일반적인 MTJ 자유 층이다. 일반적인 자유 층(16)의 자화(또는, 자기 모멘트)를 스위치 하기 위하여, MTJ(10) 스택을 통과하는 전류가 공급될 수 있다. 전류 캐리어들은 스핀 분극될 수 있고, 전류 캐리어들이 일반적인 자유 층(16)을 통과함에 따라, 일반적인 자유 층(16)의 자화에 토크를 가할 수 있다. MTJ(10)에 충분한 전류가 흐를 때, 이에 따른 토크가 상기 전류의 방향에 따라 자화 방향을 스위치 시킬 수 있다. 자기적 배열(magnetic configuration)에서의 차이들은 일반적인 MTJ(10)의 서로 다른 자기 저항들에 해당하고, 이에 따라 일반적인 MJT(10)의 서로 다른 논리적 상태들(즉, 논리 "0" 및 논리 "1")에 해당한다.
STT-RAM과 같은 응용 장치들에서, 일반적인 MTJ(10)들을 포함하는 메모리 셀들이 선택된다. 일반적으로, 이는 각 메모리 셀이 일반적인 MTJ(10)와 선택 트랜지스터(도 1에 도시되지 않음)를 모두 포함하도록 구성함으로써 수행된다. 예를 들어 상기 선택 트랜지스터의 게이트에 가해진 전압에 의하여 상기 선택 트랜지스터가 턴-온(turned on)되었을 때, 일반적인 듀얼 MTJ(10)에 전류가 흐를 수 있다. 이러한 전류는 읽기 전류일 수도 있고 스핀 전달 토크(Spin Transfer Torque; STT) 쓰기를 위한 쓰기 전류일 수도 있다. 이에 따라, 일반적인 MTJ(10)에 데이터가 쓰여질 수도 있고, 일반적은 MTJ(10)로부터 데이터가 읽혀질 수도 있다.
일반적인 읽기 동작에서, 도시된 바와 같이, 읽기 전류(Iread)가 일반적인 MTJ(10)를 흐를 수 있고, 별도의(separate) 센스-앰프(sense-amp)가 이러한 읽기 전류를 기준 셀을 흐르는 전류(Iref)와 비교한다. 만약 Iread<Iref라면, 일반적인 MTJ(10)는 상기 기준 셀보다 높은 저항 상태(예를 들어, 로직 "0"에 해당)에 있는 것이다. 이와 달리, Iread>Iref라면, 일반적인 MTJ(10)는 상기 기준 셀보다 낮은 저항 상태(예를 들어, 로직 "1"에 해당)에 있는 것이다.
하지만, 이러한 일반적인 읽기 동작은 높은 저항 상태와 낮은 저항 상태의 엄격한 분포(tight distribution)를 필요로 한다. 칩으로 연결되는 리드들의 저항 차이뿐만 아니라 트랜지스터와 MTJ의 제조 공정에서 발생하는 편차(variations)는, MTJ 어레이의 고저항 상태와 저저항 상태 사이의 중복을 야기할 수 있고, 이에 따라 읽기 오류를 야기할 수 있다. 이러한 문제에 대한 하나의 해결책은 각 메모리 MTJ 근처에 별도의(separate) 기준 셀을 추가하는 것이나, 이러한 방법은 추가적인 메모리 복잡성과 감소된 메모리 칩 집적도로 이어진다. 따라서, 기준 셀에 대한 요구 없이, MRAM 셀들에서의 읽기 동작들을 수행하기 위한 노력이 존재한다.
본 발명이 해결하고자 하는 과제는 집적도 및 신뢰성이 향상된 자기 메모리를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 집적도 및 신뢰성이 향상된 자기 메모리의 읽기 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 다양한 방법들로 수행될 수 있다. 일 실시예에 따르면, 자기 메모리는: 제1 기준 층 및 자유 층을 포함하는 자기 터널 접합; 상기 자기 터널 접합의 상기 제1 기준 층에 인접하는 스핀 궤도 활성 라인, 상기 스핀 궤도 활성 라인은 제1 SO 전류가 그 내부를 제1 방향으로 흐르도록, 그리고 제2 SO 전류가 그 내부를 제2 방향으로 흐르도록 구성되는 것; 및 상기 자기 터널 접합과 전기적으로 연결된 콘트롤러를 포함할 수 있다. 상기 콘트롤러는 상기 제1 기준 층 내에 자기 모멘트의 두 개의 다른 방향들을 생성하기 위하여 상기 스핀 궤도 활성 라인에 상기 제1 및 제2 SO 전류들을 흘림으로써, 상기 자기 터널 접합의 두 개의 상응하는 전기적 특성들을 측정함으로써, 그리고 상기 두 개의 상응하는 전기적 특성들을 비교함으로써, 읽기 동작을 수행하도록 프로그램 될 수 있다.
상기 읽기 동작은, 순서대로: 상기 제1 기준 층의 자기 모멘트의 방향을 반전시키기 위하여 상기 스핀 궤도 활성 라인에 상기 제1 SO 전류의 전송을 시작하는 것; 상기 자기 터널 접합에 제1 읽기 전류의 전송을 시작하는 것; 상기 제1 기준 층의 상기 자기 모멘트의 상기 방향을 반전시키기 위하여 상기 스핀 궤도 활성 라인에 상기 제2 SO 전류의 전송을 시작하는 것; 상기 자기 터널 접합에 제2 읽기 전류의 전송을 시작하는 것; 및 상기 메모리에 저장된 정보를 판독하기 위하여 상기 제1 읽기 전류의 크기와 상기 제2 읽기 전류의 크기를 비교하는 것을 더 포함할 수 있다.
상기 제1 읽기 전류의 상기 전송은 상기 제1 SO 전류의 상기 전송 중에 발생할 수 있고, 상기 제2 읽기 전류의 상기 전송은 상기 제2 SO 전류의 상기 전송 중에 발생할 수 있다.
상기 제1 및 제2 읽기 전류들의 크기들을 비교하는 것은: 상기 제1 읽기 전류의 상기 크기가 상기 제2 읽기 전류의 상기 크기보다 크면, 상기 메모리에 저장된 상기 정보를 제1 이진 값(binary value)으로 판독하는 것; 및 상기 제1 읽기 전류의 상기 크기가 상기 제2 읽기 전류의 상기 크기보다 크지 않으면, 상기 메모리에 저장된 상기 정보를 제2 이진 값으로 판독하는 것을 더 포함할 수 있다.
상기 자기 메모리는 상기 스핀 궤도 활성 라인과 전기적으로 연결되는 비교 회로를 더 포함하되, 상기 비교 회로는 제1 커패시터 및 제2 커패시터를 가질 수 있다. 상기 읽기 동작은, 순서대로: 상기 제1 기준 층의 자기 모멘트의 방향을 반전시키기 위하여 상기 스핀 궤도 활성 라인에 상기 제1 SO 전류의 전송을 시작하는 것; 상기 자기 터널 접합에 제1 읽기 전류의 전송을 시작하되, 상기 제1 읽기 전류는 상기 스핀 궤도 활성 라인에 제1 전압을 발생시키는 것; 상기 제1 커패시터에 상기 제1 전압을 저장하는 것; 상기 제1 기준 층의 상기 자기 모멘트의 상기 방향을 반전시키기 위하여 상기 스핀 궤도 활성 라인에 상기 제2 SO 전류의 전송을 시작하는 것; 상기 자기 터널 접합에 제2 읽기 전류의 전송을 시작하되, 상기 제2 읽기 전류는 상기 스핀 궤도 활성 라인에 제2 전압을 발생시키는 것; 상기 제2 커패시터에 상기 제2 전압을 저장하는 것; 및 상기 메모리에 저장된 정보를 판독하기 위하여 상기 저장된 제1 전압의 크기와 상기 저장된 제2 전압의 크기를 비교하는 것을 포함할 수 있다.
상기 제1 및 제2 전압들의 크기들을 비교하는 것은: 상기 저장된 제1 전압의 상기 크기가 상기 저장된 제2 전압의 상기 크기보다 크면, 상기 메모리에 저장된 상기 정보를 제1 이진 값으로 판독하는 것; 및 상기 저장된 제1 전압의 상기 크기가 상기 저장된 제2 전압의 상기 크기보다 크지 않으면, 상기 메모리에 저장된 상기 정보를 제2 이진 값으로 판독하는 것을 더 포함할 수 있다.
복수의 상기 자기 터널 접합들을 더 포함하되, 상기 스핀 궤도 활성 라인은 상기 복수의 자기 터널 접합들의 각각에 인접하고, 상기 복수의 자기 터널 접합들의 각각에 전기적으로 연결될 수 있다.
상기 자기 메모리는 상기 스핀 궤도 활성 라인과 전기적으로 연결되는 비교 회로를 더 포함하되, 상기 비교 회로는 제1 커패시터 및 제2 커패시터를 가질 수 있다.
상기 복수의 자기 터널 접합 접합들은 공통 제1 기준 층을 공유할 수 있다.
상기 스핀 궤도 활성 라인의 전도도(conductivity)는 상기 제1 기준 층의 전도도보다 클 수 있다.
복수의 스위칭 소자들을 더 포함하되, 상기 복수의 스위칭 소자들의 각각은 상기 스핀 궤도 활성 라인에 전기적으로 연결되고, 상기 복수의 스위칭 소자들의 각각은 상기 자기 터널 접합들 중 어느 하나에 대응되도록 배치될 수 있다.
상기 복수의 스위칭 소자들의 각각은 상기 자기 터널 접합들 중 어느 하나의 기하학적 중심에 배열되고, 상기 자기 터널 접합들의 각각에 대하여, 상기 제1 및 제2 SO 전류들은 상기 자기 터널 접합들의 상기 각각에 인접하는 자기 터널 접합들에 대응하는 상기 스위칭 소자들을 통과할 수 있다.
상기 스위칭 소자들의 각각은 인접하는 자기 터널 접합들 사이에 위치하고, 상기 자기 터널 접합들의 각각에 대하여, 상기 제1 및 제2 SO 전류들은 상기 자기 터널 접합들의 상기 각각과 그에 인접하는 자기 터널 접합들 사이에 위치한 상기 스위칭 소자들을 통과할 수 있다.
상기 자기 터널 접합은 제2 기준 층을 더 포함하고, 상기 자기 터널 접합은 차례로 적층된 상기 제1 기준 층, 상기 자유 층, 및 상기 제2 기준 층을 가질 수 있다.
상기 자기 터널 접합에 전기적으로 연결되는 비트 라인을 더 포함할 수 있다. 상기 자기 메모리는 상기 비트 라인에 전기적으로 연결되는 비교 회로를 더 포함하되, 상기 비교 회로는 제1 커패시터 및 제2 커패시터를 가질 수 있다. 상기 읽기 동작은, 순서대로: 상기 제1 기준 층의 자기 모멘트의 방향을 반전시키기 위하여 상기 스핀 궤도 활성 라인에 상기 제1 SO 전류의 전송을 시작하는 것; 상기 자기 터널 접합에 제1 읽기 전류의 전송을 시작하되, 상기 제1 읽기 전류는 상기 비트 라인에 제1 전압을 발생시키는 것; 상기 제1 커패시터에 상기 제1 전압을 저장하는 것; 상기 제1 기준 층의 상기 자기 모멘트의 상기 방향을 반전시키기 위하여 상기 스핀 궤도 활성 라인에 상기 제2 SO 전류의 전송을 시작하는 것; 상기 자기 터널 접합에 제2 읽기 전류의 전송을 시작하되, 상기 제2 읽기 전류는 상기 비트 라인에 제2 전압을 발생시키는 것; 상기 제2 커패시터에 상기 제2 전압을 저장하는 것; 및 상기 메모리에 저장된 정보를 판독하기 위하여 상기 저장된 제1 전압의 크기와 상기 저장된 제2 전압의 크기를 비교하는 것을 포함할 수 있다.
다른 실시예에서, 자기 메모리에 저장된 정보를 읽는 방법은: 제1 기준 층과 자유 층을 포함하는 자기 터널 접합, 및 상기 자기 터널 접합의 상기 제1 기준 층에 인접하는 스핀 궤도 활성 라인을 포함하는 자기 메모리에서, 상기 제1 기준 층의 자기 모멘트의 두 개의 다른 방향들을 얻기 위하여 상기 스핀 궤도 활성 라인에 제1 및 제2 전류들을 통과시키는 것; 상기 자기 터널 접합의 두 개의 전기적 특성들을 측정하되, 상기 두 개의 전기적 특성들은 상기 제1 기준 층의 상기 자기 모멘트의 상기 두 개의 다른 방향들에 상응하는 것; 및 상기 두 개의 전기적 특성들을 비교하는 것을 포함할 수 있다.
상기 두 개의 전기적 특성들은 전압들일 수 있다. 상기 두 개의 전기적 특성들은 전류들일 수 있다.
상기 제1 및 제2 전류들은 각각 제1 및 제2 SO 전류들일 수 있다. 상기 제1 및 제2 전류들을 통과시키는 것, 상기 두 개의 전기적 특성들을 측정하는 것, 및 상기 두 개의 전기적 특성들을 비교하는 것은 전체로서: 상기 제1 기준 층의 자기 모멘트의 방향을 반전시키기 위하여 상기 스핀 궤도 활성 라인에 상기 제1 SO 전류를 전송하는 것; 상기 자기 터널 접합에 제1 읽기 전류를 전송하는 것; 상기 제1 기준 층의 상기 자기 모멘트의 상기 방향을 반전시키기 위하여 상기 스핀 궤도 활성 라인에 상기 제2 SO 전류를 전송하는 것; 상기 자기 터널 접합에 제2 읽기 전류를 전송하는 것; 및 상기 메모리에 저장된 상기 정보를 판독하기 위하여 상기 제1 읽기 전류의 크기와 상기 제2 읽기 전류의 크기를 비교하는 것을 더 포함할 수 있다.
상기 자기 메모리는 상기 스핀 궤도 활성 라인에 전기적으로 연결되는 비교 회로를 더 포함하되, 상기 비교 회로는 제1 커패시터 및 제2 커패시터를 가질 수 있다. 상기 제1 및 제2 전류들은 각각 제1 및 제2 SO 전류들일 수 있다. 상기 제1 및 제2 전류들을 통과시키는 것, 상기 두 개의 전기적 특성들을 측정하는 것, 및 상기 두 개의 전기적 특성들을 비교하는 것은 전체로서, 순서대로: 상기 제1 기준 층의 자기 모멘트의 방향을 반전시키기 위하여 상기 스핀 궤도 활성 라인에 상기 제1 SO 전류를 전송하는 것; 상기 자기 터널 접합에 제1 읽기 전류를 전송하되, 상기 제1 읽기 전류는 상기 스핀 궤도 활성 라인에 제1 전압을 발생시키는 것; 상기 제1 커패시터에 상기 제1 전압을 저장하는 것; 상기 제1 기준 층의 상기 자기 모멘트의 상기 방향을 반전시키기 위하여 상기 스핀 궤도 활성 라인에 상기 제2 SO 전류를 전송하는 것; 상기 자기 터널 접합에 제2 읽기 전류를 전송하되, 상기 제2 읽기 전류는 상기 스핀 궤도 활성 라인에 제2 전압을 발생시키는 것; 상기 제2 커패시터에 상기 제2 전압을 저장하는 것; 및 상기 메모리에 저장된 상기 정보를 판독하기 위하여 상기 저장된 제1 전압의 크기와 상기 저장된 제2 전압의 크기를 비교하는 것을 더 포함할 수 있다.
상기 제1 및 제2 전류들을 통과시키는 것은 상기 자기 터널 접합에 인접한 상기 스핀 궤도 활성 라인의 부분에만 상기 제1 및 제2 전류들을 통과시키는 것을 더 포함할 수 있다.
또 다른 실시예에서, 자기 메모리는: 기준 층 및 자유 층을 포함하는 자기 터널 접합; 상기 자기 터널 접합의 상기 기준 층에 인접하는 스핀 궤도 활성 라인, 상기 스핀 궤도 활성 라인은 그 내부에 전류가 흐르도록 구성되는 것; 상기 자기 터널 접합에 전기적으로 연결되는 콘트롤러, 상기 콘트롤러는 읽기 동작을 수행하도록 프로그램 되는 것을 포함할 수 있다. 상기 읽기 동작은: 상기 자기 터널 접합의 제1 전기적 특성을 측정하는 것; 상기 기준 층의 자기 모멘트의 방향을 90°보다 작게 변화시키기 위하여 상기 스핀 궤도 활성 라인에 상기 전류를 통과시키는 것; 상기 전류를 통과시키는 동안에, 상기 자기 터널 접합의 제2 전기적 특성을 측정하는 것; 및 상기 제1 및 제2 전기적 특성들을 비교하는 것을 포함할 수 있다.
상기 제1 및 제2 전기적 특성들은 모두 전류들이거나 또는 모두 전압들일 수 있다.
본 발명의 실시예들에 따르면, 집적도 및 신뢰성이 향상된 자기 메모리가 제공된다.
본 발명의 실시예들에 따르면, 집적도 및 신뢰성이 향상된 자기 메모리의 읽기 방법이 제공된다.
도 1은 일반적인 MRAM 읽기 동작을 나타낸다.
도 2는 본 발명의 일 실시예에 따라 수행되는 MRAM 읽기 동작을 나타낸다.
도 3 내지 도 8은 본 발명의 다른 실시예들에 따라 수행되는 MRAM 읽기 동작들을 나타낸다.
도 9는 본 발명의 다양한 실시예들의 읽기 동작들을 수행하는 시스템을 나타낸다.
도면 전체에 걸쳐, 유사한 참조 번호들은 대응되는 구성들을 나타낸다. 도면들은 실제 크기 비율이 아닐 수 있다.
본 명세서에서 사용된 것과 같이, 자성이란 용어는 강자성, 페리자성 또는 유사한 구조들을 포함할 수 있다. 따라서, 본 명세서에서 사용된 바와 같이, 상기 “자성” 또는 “강자성”이라는 용어는 강자성체들 및 페리자성체들을 포함하나, 이에 한정되는 것은 아니다. 나아가, 본 명세서에서 사용된 대로, “면 내(in-plane)”는 실질적으로 자기 접합의 하나 이상의 층들의 면 내에 있거나 그 면에 평행한 것이다. 반대로, “수직(perpendicular)”은 자기 접합의 하나 이상의 층들에 실질적으로 수직한 방향에 해당한다.
본 발명의 일 실시예는 MRAM 읽기 동작을 제공한다. 상기 SO 라인 내의 전류가 작용하여 인접한 기준 층의 자화 방향을 반전시킬 수 있다. 이에 따라, 제1 전류가 상기 SO 라인을 흘러 하부 기준 층의 자화 방향을 스위치 시킬 수 있다. 그 후, 읽기 전류가 상기 MTJ를 흐르고, 그 전류 값이 기록될 수 있다. 다음으로 제2 전류가 제1 전류와 반대 방향으로 상기 SO 라인을 흘러 상기 하부 기준 층의 자화 방향을 다시 한번 반전시킬 수 있다. 그 후, 또 다른 읽기 전류가 상기 MTJ를 흐르고, 상기 두 개의 읽기 전류들이 비교될 수 있다. 상기 두 개의 읽기 전류들 사이의 차이가 상기 MTJ의 로직 상태를 나타낸다. 따라서, 본 발명의 실시예들은 자유 층이 아닌 기준 층의 자화 방향을 변화시키는 SO 라인을 이용하는 자기-참조 읽기 동작을 가능케 한다.
도 2는 본 발명의 일 실시예에 따라 수행되는 MRAM 읽기 동작을 나타낸다. 이러한 읽기 동작에서, STT-RAM의 MTJ일 수 있는 MTJ(20)가 사용될 수 있다. MTJ(20)는 TEC 층(22), 선택적 상부 기준 층(24), 자유 층(26), 하부 기준 층(28), 및 SO 라인(30)을 갖는다. TEC 층(22), 선택적 상부 기준 층(24), 자유 층(26), 하부 기준 층(28), 및 SO 라인(30)은 상기 MTJ(10)의 대응하는 구성들에 각각 유사하게 구성될 수 있다.
자유 층(26) 및 기준 층들(24 및 28)은 강자성일 수 있고, 따라서 Fe, Ni, 및 Co 중에서 선택된 하나 이상을 포함할 수 있다. 도시된 바와 같이, 자유 및 기준 층들(24, 26, 및 28)의 자기 모멘트들은 면에 수직할 수 있다. 따라서, 자유 및 기준 층들(24, 26, 및 28)의 각각은 자신의 면-외 자기 소거 필드(out-of-plane demagnetization field)(일반적으로 4πMs의 대부분)을 초과하는 수직 이방성 필드(perpendicular anisotropy field)를 가질 수 있다. 다른 실시예들에서, 자기 모멘트들은 면-내에 있을 수 있다.
SO 라인(30)은 충분히 큰 스핀 홀 효과(spin Hall effect)를 나타내는 적절한 물질로 구성될 수 있다. 스핀 홀 효과를 나타내는 물질들은 일반적으로 중금속들 또는 중금속들로 도핑된 물질들을 포함한다. 예를 들어, 이러한 물질들은 A, 그리고 B로 도핑된 M 중에서 선택된 적어도 하나를 포함할 수 있다. A는 Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Cd, In, Sb, Te, Hf, Ta(고-저항의 비정질 β-Ta 포함), W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, At, 및/또는 이들의 조합들을 포함할 수 있고; M은 Al, Ti, V, Cr, Mn, Cu, Zn, Ag, Hf, Ta, W, Re, Pt, Au, Hg, Pb, Si, Ga, GaMn, 또는 GaAs 중에서 적어도 하나를 포함할 수 있으며; B는 V, Cr, Mn, Fe, Co, Ni, P, S, Zn, Ga, Ge, As, Se, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In Sb, Te, I, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, At, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, 및 Yb 중에서 적어도 하나를 포함할 수 있다. 몇몇 실시예들에서, SO 라인(30)은 Ir로 도핑된 Cu 및/또는 Bi로 도핑된 Cu를 포함하거나, Ir로 도핑된 Cu 및/또는 Bi로 도핑된 Cu로 이루어질 수 있다. 도핑은 일반적으로 0.1 at% 내지 10 at%의 범위로 이루어질 수 있다. 다른 실시예들에서, 다른 물질들이 사용될 수 있다.
도 2에 도시된 바와 같이, 동작 중에, MTJ(20)은 자기 모멘트들이 기판의 표면에 수직한 (도 2에 도시된 실시예의 경우, SO 라인(30)의 상면에 수직한) 수직 MTJ일 수 있다. SO 라인(30) 내에 발생된 전류는, 스핀 홀 효과, 라쉬바 효과(Rashba effect), 또는 스핀-궤도 토크(spin-orbit torque)라 불릴 수 있는 현상들에 따라, 인접한 기준 층(28)의 자기 모멘트의 방향을 반전시킬 수 있다. 이에 따라, 제1 전류(Iso)가 특정 방향(도시된 실시예에서는, 오른쪽 방향)으로 SO 라인(30)을 따라 흐를 수 있다. 이러한 방향으로 흐르는 전류는, 예를 들어, 도 2의 하부 기준 층(28) 내의 왼쪽 화살표로 도시된 바와 같이, 하부 기준 층(28) 내에 아래쪽을 향하는 자기 모멘트를 생성할 수 있다. 선택적 상부 기준 층(24)과 자유 층(26)의 자기 모멘트들이 도 2에 도시된 바와 같다면, 하부 기준 층(28)과 자유 층(26)의 자기 모멘트들은 평행하게 정렬될 수 있고, 이에 따라 낮은 전체적 MTJ 저항(overall MTJ resistance)이 야기될 수 있다. 그 후, MTJ(20)에 전압이 가해져 MTJ(20)를 통과하는 읽기 전류(Iread1)가 생성될 수 있다. 자유 층(26)과 하부 기준 층(28)의 자기 모멘트들의 평행 정렬로 인하여 전체적 MTJ 저항이 낮기 때문에, 이러한 읽기 전류(Iread1)는 상대적으로 클 수 있다. 이러한 읽기 전류(Iread1)의 값이 일반적인 전류 센싱 회로를 통하여 기록 혹은 저장될 수 있다.
다음으로, 제2 전류(-Iso)가 제1 전류(Iso)의 방향과 반대 방향으로 SO 라인(30)을 따라 흐를 수 있다. 이로 인해, 하부 기준 층(28) 내의 자기 모멘트가 반전될 수 있으며, 도 2의 하부 기준 층(28) 내의 오른쪽 화살표로 도시된 바와 같이, 하부 기준 층(28) 내의 자기 모멘트는 위를 향할 수 있다. 따라서, 하부 기준 층(28)과 자유 층(26)의 자기 모멘트들이 서로 반평행할 수 있고, 이에 따라 높은 전체적 MTJ 저항이 야기될 수 있다. 읽기 전류(Iread1)를 발생시킨 것과 동일한 전압이 MTJ(20)에 다시 가해져, 다른 읽기 전류(Iread2)를 발생시킬 수 있다. 이러한 읽기 전류(Iread2)의 값은 상술한 바와 동일한 전류 센싱 회로를 통하여 기록 혹은 저장될 수 있다.
자유 층(26)과 하부 기준 층(28)의 자기 모멘트들의 반평행으로 인하여 전체적 MTJ 저항이 높기 때문에, 읽기 전류(Iread2)는 읽기 전류(Iread1)보다 낮다. 따라서, 일반적인 전류 비교 회로들을 이용하여 두 개의 저장된/기록된 읽기 전류들(Iread1 및 Iread2)이 비교될 수 있으며, 어느 것이 더 큰지 측정될 수 있다. 도시된 실시예에서, Iread1 > Iread2이며, 이는 로직 "0"에 해당할 수 있다. 본 기술 분야에서 통상의 지식을 가진 자라면 알 수 있듯이, 자유 층(26)의 자기 모멘트가 반전되면(즉, 다른 로직 상태가 MTJ(20)에 쓰여지면), Iread2 > Iread1이고, 이는 로직 "1"의 경우에 해당할 수 있다.
본 기술 분야에서 통상의 지식을 가진 자는 또한, 만약 필요하다면, 이러한 상태 설명들이 반전될 수 있음을 알 것이다. 즉, Iread1 > Iread2가 로직 "1"에 해당할 수 있으며, Iread2 > Iread1가 로직 "0"에 해당할 수 있다.
시간 영역에서, SO 라인(30)을 따라 흐르는 전류(+Iso 또는 -Iso)와 읽기 전류(Iread1 또는 Iread2)는 시간적으로 분리될 수 있다. 하지만, 몇몇 실시예들에서, 읽기 전류(Iread1 또는 Iread2)는 SO 라인(30)을 따라 흐르는 전류(+Iso 또는 -Iso)와 동시에 흐르는 것이 바람직할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 MRAM 시스템 및 읽기 동작을 나타낸다. 이 실시예에서, MTJ(20)의 SO 라인(30)은 읽기/쓰기 동작들을 수행하기 위한 일반적인 액세스(access) 트랜지스터(38)에 연결되고, 그리고 비교기(comparator)(36) 및 두 개의 커패시터들(C1 및 C2) 사이에 연결된 스위치(S)를 갖는 추가적 비교 회로(comparator circuit)(34)에 연결된다. 비교 회로(34)는 도시된 바와 같이 SO 라인(30)에 연결되거나, 혹은 TEC 층(22) 또는 비트 라인(32)에 연결될 수 있다.
도 2의 실시예에서, 읽기 동작은 MTJ(20)에 정전압(constant voltage)을 가하고 그에 따른 읽기 전류들을 비교함으로써 수행되었다. 반면에, 도 3의 실시예는 MTJ(20)에 정전류(constant current)를 가하고 그에 따른 전압들을 비교한다. 보다 구체적으로, 동작 중에, 제1 전류(Iso)가 도시된 방향(오른쪽 방향)으로 SO 라인(30)을 따라 흐르며, 이는 하부 기준 층(28)의 자기 모멘트를, 예를 들어, 아래를 향하도록 스위치 시킨다. 그 후, 스위치(S)는 커패시터(C1)와 SO 라인(30)이 연결되도록 토글될(toggled) 수 있고, 비트 라인(32)이 활성화되어 일정한 읽기 전류(constant read current)(Iread1)가 MTJ(20)의 층들을 통과할 수 있다. 그에 따라 SO 라인(30)에 걸리는 전압(Vread1)이 커패시터(C1)에 저장된다. 즉, 다운(down) 상태에 있는 하부 기준 층(28)을 갖는 MTJ(20)의 저항에 비례하는 전압이 커패시터(C1)에 저장된다.
다음으로, 도시된 바와 같이, 제1 전류(Iso)와 반대 방향의 제2 전류(-Iso)가 SO 라인(30)을 흐르고, 이로 인해 하부 기준 층(28)의 자기 모멘트의 방향이 다시 한번 스위치될 수 있다. 그 후, 스위치(S)는 커패시터(C2)와 SO 라인(30)이 연결되도록 토글될(toggled) 수 있고, 비트 라인(32)이 활성화되어 상기 읽기 전류(Iread1)와 동일한 읽기 전류(Iread2)가 MTJ(20)의 층들을 통과할 수 있다. 그에 따라 SO 라인(30)에 걸리는 전압(Vread2)이 커패시터(C2)에 저장된다. 즉, 업(up) 상태에 있는 하부 기준 층(28)을 갖는 MTJ(20)의 저항에 비례하는 전압이 커패시터(C2)에 저장된다.
그 후, 비교기(36)가 커패시터들(C1 및 C2)에 저장된 두 개의 전압들(Vread1 및 Vread2)을 비교한다. Vread1 > Vread2이면 로직 "0"이 MTJ(20)에 저장된 것으로 판단되고, 반대라면 로직 "1"이 MTJ(20)에 저장된 것으로 판단된다. 혹은, 이와 반대도 가능하다.
도 4는, 동일한 SO 라인(30) 상에 다수의 셀들(20)이 배치된다는 것을 제외하고 도 3의 실시예와 유사한 실시예를 도시한다. 다양한 개수의 셀들(20)이 SO 라인(30)을 따라 배치될 수 있다. 도 4의 셀들(20) 중 어느 하나를 위한 읽기 동작들이 본 발명의 실시예들 중 어느 하나에 따라 수행될 수 있으며, 이 경우 전류들이 SO 라인(30)을 흘러 모든 하부 기준 층들(28)의 자기 모멘트 극성을 동시에 스위치할 수 있다. 셀들(20)은 도 2를 참조하여 설명한 바와 같이 정-전압 방법(constant-voltage scheme)을 이용하여 읽힐 수 있다. 또는, 셀들(20)은 도 3을 참조하여 설명한 바와 같이 정-전류 방법(constant-current scheme)을 이용한 읽기 동작을 수행하기 위하여 비교 회로(34)를 사용할 수 있다.
도 5는 본 발명의 다른 실시예를 도시한다. 도 5의 실시예는 동일한 SO 라인(30) 상에 다수의 셀들(20)이 배치된다는 점에서 도 4의 실시예와 유사하다. 하지만, 도 5의 실시예에서는, 각각의 분리된 셀들(20)을 위한 분리된 하부 기준 층들(28)이 존재하는 것이 아니라, 모든 셀들(20)에 공통된 하나의 하부 기준 층(28)이 존재한다. 이 경우, 하부 기준 층(28)을 패터닝할 필요가 없으며, 이에 따라 공정 시간과 비용을 절감할 수 있다. 셀들(20)은 도 2를 참조하여 설명한 바와 같이 정-전압 방법을 이용하여 읽힐 수 있으며, 또는 도 3을 참조하여 설명한 바와 같이 정-전류 방법을 이용한 읽기 동작을 수행하기 위하여 비교 회로(34)를 사용할 수 있다. 하지만, 이 실시예에서, SO 라인(30) 전류들이 하부 기준 층(28)을 따라 흐르는 것을 방지하기 위하여, SO 라인(30)은 연장된 하부 기준 층(28)보다 상대적으로 높은 전기 전도도를 갖는 것이 바람직할 수 있다.
도 6은 본 발명의 또 다른 실시예를 도시한다. 이 실시예에서, 읽기 동작들은 자기 모멘트 벡터가 90° 이하의 각도로, 즉 위를 향하거나 아래를 향하는 상태에서 (SO 라인(30)에 대하여, 또는 그 상부에 MTJ(20)가 제조되는 실리콘 기판에 대하여) 수직하지 않은 어떤 각도로, 회전시킴으로써 수행된다. 이에 따라, MTJ(20)의 저항은 기존의 실시예들에서 생성된 것보다는 작은 정도로, 하지만 여전히 동일한 방법들을 이용하여 감지할 수 있을 정도로, 증가하거나 감소한다.
하부 기준 층(28)이 패터닝된 것으로 도시되어 있는 실시예에서, Iso에 의한 토크가 자기 모멘트 벡터의 방향을 결정하는데 지배적인 역할을 할 수 있도록, 대응하는 Iso가 흐르는 동안에 읽기 전류들(Iread)이 MTJ(20)를 통과하는 것이 바람직할 수 있다. 이러한 경우, 만약 사용된다면, 비교 회로(34)는 SO 라인(30)보다 비트 라인에 연결되는 것이 바람직할 수 있다.
동작 시, 제1 전류(Iso)가 SO 라인(30)을 따라 흐르지 않을 때, 하부 기준 층(28)의 자기 모멘트는 초기에 기판 또는 SO 라인(30)에 수직한 미리 정해진 방향(즉, 위를 향하거나 또는 아래를 향하는 방향)에 있을 수 있다. 그 후, 제1 읽기 전류(Iread1)가 MTJ(20)를 흐르고, 이전 실시예들에서와 같이 감지/저장된다. 이와 달리, 비교 회로(34)가 사용될 수 있고, 도 3에서와 같이 대응하는 읽기 전압(Vread1)이 커패시터(C1)에 저장될 수 있다. 일단 이러한 전기적 특성 (전류 또는 전압) 값이 저장되거나 기록되면, 전류(Iso)가 SO 라인(30)을 따라 흘러 자기 모멘트의 방향이 수직으로부터 기울어질 수 있다. 즉, 도 6의 실시예에서의 전류(Iso)는 이전 실시예들에서보다 낮을 수 있으며, 특히 읽기 전류 또는 읽기 전압에서의 감지할 수 있을 정도의 차이를 야기할 수 있을 정도로 하부 기준 층(28)의 자기 모멘트를 기울이기에 필요한 크기만큼일 수 있다. 본 발명의 실시예들은 읽기 전류/전압에서의 감지할 수 있을 정도의 차이를 야기할 수 있는 전류(Iso)의 어떠한 크기, 그리고 하부 기준 층(28)의 자기 모멘트의 방향 변화의 어떠한 크기든 고려한다.
도 6의 하부 기준 층(28)의 오른쪽 화살표로 도시된 바와 같이, 일단 전류(Iso)가 하부 기준 층(28)의 자기 모멘트를 어느 정도 기울이면, 제2 읽기 전류(Iread2)가 MTJ(20)를 흐른다. 그리고, 제2 읽기 전류(Iread2) 또는 그에 따른 읽기 전압이 제1 읽기 전류(Iread1) 또는 그에 따른 읽기 전압과 비교된다. 이전 실시예들에서와 같이, 이러한 읽기 전류들 또는 읽기 전압들 사이의 차이는 MTJ(20)에 저장된 정보를 판독한다. 하지만, 본 실시예에서 자기 모멘트 벡터는 이전 실시예들에서보다 조금 기울어졌기 때문에, 요구되는 전류(Iso)가 보다 작을 수 있으며, 이에 따라 읽기 전류들/전압들 사이의 크기 차이도 보다 작을 수 있다.
이전 실시예들에서와 같이, 공통된 하나의 하부 기준 층(28) 또는 분리된 하부 기준 층들(28) 상에 다수의 MTJ들(20)이 제공될 수 있다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 또한 본 실시예가 두 개의 SO 전류가 아닌 하나의 SO 전류만을 이용할 수 있음을 깨달을 수 있을 것이다. 즉, 하부 기준 층(28)의 자기 모멘트를 기울이기 위하여, 한 번의 읽기 동작당 한 번의 전류가 SO 라인(30)을 따라 흐른다. 이는, 반대 방향을 향하는 두 개의 전류들이 SO 라인(30)을 따라 흐르며, 한 번의 읽기 동작당 하부 기준 층(28)의 자기 모멘트의 극성을 두 번씩 반전시키는 이전 실시예들과 대조된다. 이러한 방법으로, 도 6의 실시예는 보다 적은 전류를 소모하고, 수행하는데 보다 짧은 시간이 소요되는 보다 간단한 읽기 동작을 제공한다.
도 7은 본 발명의 또 다른 실시예를 나타낸다. 이전 실시예들에서, 읽기 동작들은 전체의 SO 라인을 따라 전류들을 통과시키는 것을 포함했다. 하지만, SO 라인의 저항은 바람직하지 않은 저항 손실들을 야기할 수 있으며, 이에 따라 상기 전류들을 생성하기 위하여 바람직하지 않게 높은 바이어스 전압이 요구될 수 있다. 따라서, 도 7의 실시예들은 SO 라인의 국소적인 부분에만 전류들(Iso)을 통과시킨다.
보다 구체적으로, 각각의 MTJ(20)는 도시된 바와 같이 관련 액세스 트랜지스터들(100, 102, 104, 106, 108)을 가지는데, 상기 액세스 트랜지스터들(100, 102, 104, 106, 108)은 MTJ들(20)에 읽기/쓰기 전류들을 통과시키기 위한 스위칭 소자로 사용된다. 즉, MTJ들(20)의 비트 라인들에 전압이 가해지고 그리고 트랜지스터들(100, 102, 104, 106, 108)이 스위치-온 되면, 비트 라인들로부터 선택된 MTJ들(20) 및 트랜지스터들(100, 102, 104, 106, 108)을 통과하는 전류가 흐르고, 이에 따라 선택된 MTJ들(20)에 정보를 쓰거나 또는 선택된 MTJ들(20)로부터 정보를 읽을 수 있다. MTJ들(20)에 전류가 흐르도록 하기 위하여 사용되는 것 외에, 이러한 액세스 트랜지스터들(100, 102, 104, 106, 108)은 또한, 본 발명의 실시예들에 따른 읽기 동작들을 수행하기 위하여, SO 라인의 국소적인 부분들에 전류들(Iso)이 흐르도록 하기 위하여 사용될 수 있다. 특히, 특정 MTJ(20)의 읽기 동작 동안, SO 라인(30)을 따라 그 MTJ(20)의 양 측에 위치한 액세스 트랜지스터들이 턴-온될 수 있고, 그 액세스 트랜지스터들 사이에 전압이 가해질 수 있으며, 이에 따라 그 액세스 트랜지스터들 사이의 SO 라인(30) 부분에만 전류가 흐를 수 있다.
예를 들어, 도 7에서, 가운데 MTJ(20)에 읽기 동작이 수행된다면, 인접한 액세스 트랜지스터들(102 및 106)이 스위치-온 되며(즉, 게이트 전압(Vg)이 각각에 가해지며), 소스 전압(+Vs)이 액세스 트랜지스터(102)에 가해지고, 소스 전압(-Vs)이 액세스 트랜지스터(106)에 가해진다. 이에 따른 전류(Iso)가 액세스 트랜지스터(102)에서 SO 라인(30)을 통과하여 액세스 트랜지스터(106)으로 흐른다. 이러한 방식으로, 전류(Iso)는 가운데 MTJ(20) 부근의 SO 라인(30)의 국소적인 부분에만 발생하며, 저항 손실 및 전류(Iso) 형성을 위해 필요한 바이어스 전압을 감소시킬 수 있다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는, 이전의 실시예들에서도 이러한 국소화된 전류(Iso)를 이용하여 읽기 동작들이 수행될 수 있음을 이해할 것이다.
본 발명의 실시예들은 액세스 트랜지스터들(100, 102, 104, 106, 108)이 SO 라인(30)을 따라 어디에든 위치하도록 할 수 있으며, SO 라인 전류(Iso)가 이러한 액세스 트랜지스터들(100, 102, 104, 106, 108) 중에서 어느 두 개 사이를 통과할 수 있도록 할 수 있다. 본 발명은 이러한 액세스 트랜지스터들의 특정한 개수 및 특정한 위치에 한정되지 않는다. 나아가, 본 발명의 실시예들은 이러한 트랜지스터들 중에서 어느 두 개 이상의 트랜지스터들(그들이 서로 인접하는 여부와는 무관)을 통과하는 전류들(Iso)의 흐름을 포함한다. 도 8은 그러한 일 실시예를 나타낸다. 도 8의 실시예에서, 액세스 트랜지스터들(100, 102, 104, 106, 108)은, 도 7의 실시예에서 각 MTJ(20)의 중앙에 위치했던 것과 달리, 인접한 MTJ들(20) 사이에 위치한다.
전류들(Iso)이 보다 정확히 하나의 MTJ(20) 사이에서만 발생될 수 있다. 특히, 도 7과 유사하게, 도 8의 가운데 MTJ(20)에 SO 라인 전류가 발생되어야 할 때, 게이트 전압(Vg)과 소스 전압들(+Vs 및 -Vs)을 트랜지스터들(104 및 106)에 각각 인가함으로써 두 개의 인접한 액세스 트랜지스터들(104 및 106)이 턴-온될 수 있다. 이에 따른 전류(Iso)는 가운데 MTJ(20)의 바로 아래를 지나는 SO 라인(30) 부분만을 통과하여 하나의 트랜지스터(104)에서 다른 하나의 트랜지스터(106)로 흐른다. 도 7의 실시예와 유사하게, 이러한 국소화된 전류(Iso)는 SO 라인(30)에서의 저항 손실을 감소시킨다.
본 발명의 실시예들의 읽기 동작들은 어떠한 적절한 시스템 또는 장치에서 수행될 수 있다. 도 9는 그러한 시스템 중 하나를 나타낸다. 도 9에서, 자기 메모리 시스템(400)은 메모리 콘트롤러(200), 인터페이스(300), 읽기/쓰기 열 선택 드라이버들(402 및 406), 및 워드라인 선택 드라이버(404)를 포함할 수 있다. 다른 배열을 갖는 다른(other 및/또는 different) 구성 요소들도 제공될 수 있음에 유의해야 한다. 메모리(400)의 저장 영역(storage region)은 자기 저장 셀들(410)을 포함할 수 있다. 자기 저장 셀들(410)의 각각은 적어도 하나의 (MTJ(20)을 포함할 수 있는) 자기 접합(412)과 적어도 하나의 선택 장치(selection device)(414)를 포함할 수 있다. 몇몇 실시예에서, 선택 장치(414)는 트랜지스터일 수 있다. 비록 셀(410) 당 하나의 자기 접합(412)이 도시되어 있지만, 다른 실시예들에서, 셀 당 다른 개수의 자기 접합들(412)이 제공될 수 있다. 라인들(403 및 405)가 또한 도시되어 있다. 라인들(403)은 SO 라인들 및/또는 세미-스핀 밸브(semi-spin valve; SSV) 라인들일 수 있다.
특정 저장 셀(410)에 액세스하기 위해, 그 셀(410)의 어드레스(address)에 따라 해당하는 워드 및 비트/열 라인들이 선택되고 활성화되어야 한다. 이러한 어드레스들은 메모리 콘트롤러(200)에 의해 전송될 수 있다. 메모리 어레이 내부의 그리고 외부의 신호 수준들(signal levels)은 서로 다를 수 있기 때문에, 이러한 어드레스들은 라인 및 열 선택기들(402, 404, 406)에 의해 변환되며, 이에 따라 선택기들/드라이버들(402, 404, 406)에 의해 행(row)과 열(column) 위치들이 선택될 수 있다. 일단 이러한 방식으로 특정 셀(410)이 선택되면, 데이터 읽기 및 데이터 쓰기 동작들이 상기 선택된 셀(410)에 수행될 수 있다. 데이터 쓰기 동작들은 일반적인 방법으로 수행될 수 있으며, 데이터 읽기 동작들은 상술한 바와 같은 본 발명의 실시예들에 따라 수행될 수 있다. 메모리 콘트롤러(200)에 의해 보내진 열 어드레스들은 특정 열들을 선택하는 역할과 선택된 행의 해당하는 데이터를 메모리 인터페이스(300)의 데이터 아웃 버퍼들(data out buffers)로 전송하는 역할을 모두 수행할 수 있다. 이러한 방식으로, 콘트롤러(200)는 일반적인 방법들에 따른 쓰기 동작들 및 본 발명의 실시예들에 따른 읽기 동작들을 모두 개시할 수 있다.
상술한 내용에 기반한 많은 수정들 및 변경들이 가능하다. 예를 들어, 본 발명의 실시예들은, 자유 층 또는 다른 층의 자기 모멘트들이 아닌 기준 층 자기 모멘트들에 대한 어느 하나 이상의 변화에 의하여 수행되고, 그리고 기준 셀을 필요로 하지 않는 읽기 동작들을 포함할 수 있다. 읽기 동작들은 읽기 전류들 또는 읽기 전압들을 비교함으로써 수행될 수 있고, 자기 모멘트들의 방향은 이러한 비교를 정확히 수행하기에 충분한 크기만큼 변할 수 있다. 실시예들은 본 발명과 본 발명의 실제적 적용을 충분히 설명하고, 이에 따라 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 다른 사람들이 본 발명 및 다양한 변형들을 갖는 본 발명의 다양한 실시예들을 충분히 활용할 수 있도록 하기 위해 선택되고 서술되었다. 또한, 상술한 다양한 실시예들 또는 구성들의 모든 개개의 특징들은, 본 발명에 의하여 고려될 수 있는 다른 실시예들을 고안하기 위해 어떠한 방식으로든 혼합될 수 있고 결합될 수 있다.

Claims (10)

  1. 제1 기준 층 및 자유 층을 포함하는 자기 터널 접합;
    상기 자기 터널 접합의 상기 제1 기준 층에 인접하는 스핀 궤도 활성 라인, 상기 스핀 궤도 활성 라인은 제1 SO 전류가 그 내부를 따라 제1 방향으로 흐르도록, 그리고 제2 SO 전류가 그 내부를 따라 제2 방향으로 흐르도록 구성되는 것; 및
    상기 자기 터널 접합과 전기적으로 연결된 콘트롤러를 포함하되,
    상기 콘트롤러는 상기 제1 기준 층 내에 자기 모멘트의 두 개의 다른 방향들을 생성하기 위하여 상기 스핀 궤도 활성 라인에 상기 제1 및 제2 SO 전류들을 흘림으로써, 상기 자기 터널 접합의 두 개의 상응하는 전기적 특성들을 측정함으로써, 그리고 상기 두 개의 상응하는 전기적 특성들을 비교함으로써, 읽기 동작을 수행하도록 프로그램된 자기 메모리.
  2. 제1 항에 있어서,
    상기 읽기 동작은, 순서대로:
    상기 제1 기준 층의 자기 모멘트의 방향을 반전시키기 위하여 상기 스핀 궤도 활성 라인에 상기 제1 SO 전류의 전송을 시작하는 것;
    상기 자기 터널 접합에 제1 읽기 전류의 전송을 시작하는 것;
    상기 제1 기준 층의 상기 자기 모멘트의 상기 방향을 반전시키기 위하여 상기 스핀 궤도 활성 라인에 상기 제2 SO 전류의 전송을 시작하는 것;
    상기 자기 터널 접합에 제2 읽기 전류의 전송을 시작하는 것; 및
    상기 제1 읽기 전류의 크기와 상기 제2 읽기 전류의 크기를 비교하여, 상기 메모리에 저장된 정보를 판독하는 것을 더 포함하는 자기 메모리.
  3. 제1 항에 있어서,
    상기 자기 메모리는 상기 스핀 궤도 활성 라인과 전기적으로 연결되는 비교 회로를 더 포함하되, 상기 비교 회로는 제1 커패시터 및 제2 커패시터를 가지고,
    상기 읽기 동작은, 순서대로:
    상기 제1 기준 층의 자기 모멘트의 방향을 반전시키기 위하여 상기 스핀 궤도 활성 라인에 상기 제1 SO 전류의 전송을 시작하는 것;
    상기 자기 터널 접합에 제1 읽기 전류의 전송을 시작하되, 상기 제1 읽기 전류는 상기 스핀 궤도 활성 라인에 제1 전압을 발생시키는 것;
    상기 제1 커패시터에 상기 제1 전압을 저장하는 것;
    상기 제1 기준 층의 상기 자기 모멘트의 상기 방향을 반전시키기 위하여 상기 스핀 궤도 활성 라인에 상기 제2 SO 전류의 전송을 시작하는 것;
    상기 자기 터널 접합에 제2 읽기 전류의 전송을 시작하되, 상기 제2 읽기 전류는 상기 스핀 궤도 활성 라인에 제2 전압을 발생시키는 것;
    상기 제2 커패시터에 상기 제2 전압을 저장하는 것; 및
    상기 저장된 제1 전압의 크기와 상기 저장된 제2 전압의 크기를 비교하여 상기 메모리에 저장된 정보를 판독하는 것을 더 포함하는 자기 메모리.
  4. 제1 항에 있어서,
    복수의 상기 자기 터널 접합들을 더 포함하되,
    상기 스핀 궤도 활성 라인은 상기 복수의 자기 터널 접합들의 각각에 인접하고, 상기 복수의 자기 터널 접합들의 각각에 전기적으로 연결되는 자기 메모리.
  5. 제4 항에 있어서,
    상기 복수의 자기 터널 접합 접합들은 공통 제1 기준 층을 공유하는 자기 메모리.
  6. 제4 항에 있어서,
    상기 스핀 궤도 활성 라인의 전도도(conductivity)는 상기 제1 기준 층의 전도도보다 큰 자기 메모리.
  7. 제4 항에 있어서,
    복수의 스위칭 소자들을 더 포함하되,
    상기 복수의 스위칭 소자들의 각각은 상기 스핀 궤도 활성 라인에 전기적으로 연결되고,
    상기 복수의 스위칭 소자들의 각각은 상기 자기 터널 접합들 중 어느 하나에 대응되도록 배치되는 자기 메모리.
  8. 제1 항에 있어서,
    상기 자기 터널 접합에 전기적으로 연결되는 비트 라인을 더 포함하고,
    상기 자기 메모리는 상기 비트 라인에 전기적으로 연결되는 비교 회로를 더 포함하되, 상기 비교 회로는 제1 커패시터 및 제2 커패시터를 가지고,
    상기 읽기 동작은, 순서대로:
    상기 제1 기준 층의 자기 모멘트의 방향을 반전시키기 위하여 상기 스핀 궤도 활성 라인에 상기 제1 SO 전류의 전송을 시작하는 것;
    상기 자기 터널 접합에 제1 읽기 전류의 전송을 시작하되, 상기 제1 읽기 전류는 상기 비트 라인에 제1 전압을 발생시키는 것;
    상기 제1 커패시터에 상기 제1 전압을 저장하는 것;
    상기 제1 기준 층의 상기 자기 모멘트의 상기 방향을 반전시키기 위하여 상기 스핀 궤도 활성 라인에 상기 제2 SO 전류의 전송을 시작하는 것;
    상기 자기 터널 접합에 제2 읽기 전류의 전송을 시작하되, 상기 제2 읽기 전류는 상기 비트 라인에 제2 전압을 발생시키는 것;
    상기 제2 커패시터에 상기 제2 전압을 저장하는 것; 및
    상기 저장된 제1 전압의 크기와 상기 저장된 제2 전압의 크기를 비교하여 상기 메모리에 저장된 정보를 판독하는 것을 더 포함하는 자기 메모리.
  9. 자기 메모리에 저장된 정보를 읽는 방법에 있어서,
    제1 기준 층과 자유 층을 포함하는 자기 터널 접합, 및 상기 자기 터널 접합의 상기 제1 기준 층에 인접하는 스핀 궤도 활성 라인을 포함하는 자기 메모리에서, 상기 제1 기준 층의 자기 모멘트의 두 개의 다른 방향들을 얻기 위하여 상기 스핀 궤도 활성 라인에 제1 및 제2 전류들을 통과시키는 것;
    상기 자기 터널 접합의 두 개의 전기적 특성들을 측정하되, 상기 두 개의 전기적 특성들은 상기 제1 기준 층의 상기 자기 모멘트의 상기 두 개의 다른 방향들에 상응하는 것; 및
    상기 두 개의 전기적 특성들을 비교하는 것을 포함하는 읽기 방법.
  10. 기준 층 및 자유 층을 포함하는 자기 터널 접합;
    상기 자기 터널 접합의 상기 기준 층에 인접하는 스핀 궤도 활성 라인, 상기 스핀 궤도 활성 라인은 그 내부에 전류가 흐르도록 구성되는 것; 및
    상기 자기 터널 접합에 전기적으로 연결되는 콘트롤러를 포함하되, 상기 콘트롤러는 읽기 동작을 수행하도록 프로그램 되고,
    상기 읽기 동작은:
    상기 자기 터널 접합의 제1 전기적 특성을 측정하는 것;
    상기 기준 층의 자기 모멘트의 방향을 90°보다 작게 변화시키기 위하여 상기 스핀 궤도 활성 라인에 상기 전류를 통과시키는 것;
    상기 전류를 통과시키는 동안에, 상기 자기 터널 접합의 제2 전기적 특성을 측정하는 것; 및
    상기 제1 및 제2 전기적 특성들을 비교하는 것을 포함하는 자기 메모리.
KR1020160095593A 2015-12-02 2016-07-27 자기 저항 랜덤 액세스 메모리 내에서 자기-참조 읽기를 수행하는 방법 및 장치 KR102455151B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562262172P 2015-12-02 2015-12-02
US62/262,172 2015-12-02
US15/087,939 2016-03-31
US15/087,939 US10573363B2 (en) 2015-12-02 2016-03-31 Method and apparatus for performing self-referenced read in a magnetoresistive random access memory

Publications (2)

Publication Number Publication Date
KR20170064982A KR20170064982A (ko) 2017-06-12
KR102455151B1 true KR102455151B1 (ko) 2022-10-17

Family

ID=58799162

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160095593A KR102455151B1 (ko) 2015-12-02 2016-07-27 자기 저항 랜덤 액세스 메모리 내에서 자기-참조 읽기를 수행하는 방법 및 장치

Country Status (2)

Country Link
US (1) US10573363B2 (ko)
KR (1) KR102455151B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10600465B1 (en) * 2018-12-17 2020-03-24 Spin Memory, Inc. Spin-orbit torque (SOT) magnetic memory with voltage or current assisted switching
US10658021B1 (en) * 2018-12-17 2020-05-19 Spin Memory, Inc. Scalable spin-orbit torque (SOT) magnetic memory
US10930843B2 (en) 2018-12-17 2021-02-23 Spin Memory, Inc. Process for manufacturing scalable spin-orbit torque (SOT) magnetic memory
KR102650546B1 (ko) 2019-01-28 2024-03-27 삼성전자주식회사 자기 기억 소자

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5748519A (en) 1996-12-13 1998-05-05 Motorola, Inc. Method of selecting a memory cell in a magnetic random access memory device
FR2817999B1 (fr) 2000-12-07 2003-01-10 Commissariat Energie Atomique Dispositif magnetique a polarisation de spin et a empilement(s) tri-couche(s) et memoire utilisant ce dispositif
FR2832542B1 (fr) 2001-11-16 2005-05-06 Commissariat Energie Atomique Dispositif magnetique a jonction tunnel magnetique, memoire et procedes d'ecriture et de lecture utilisant ce dispositif
KR100542849B1 (ko) * 2001-11-30 2006-01-20 가부시끼가이샤 도시바 자기 기억 장치, 그 제조 방법 및 자기 기억 장치의 데이터 판독 방법
US6963500B2 (en) * 2003-03-14 2005-11-08 Applied Spintronics Technology, Inc. Magnetic tunneling junction cell array with shared reference layer for MRAM applications
WO2005104240A1 (en) 2004-04-27 2005-11-03 Agency For Science, Technology And Research Magneto-electric field effect transistor for spintronic applications
US7154798B2 (en) * 2004-04-27 2006-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM arrays and methods for writing and reading magnetic memory devices
US8363457B2 (en) 2006-02-25 2013-01-29 Avalanche Technology, Inc. Magnetic memory sensing circuit
JP2009146512A (ja) 2007-12-14 2009-07-02 Hitachi Global Storage Technologies Netherlands Bv 磁気ヘッド及び磁気記録装置
FR2931011B1 (fr) 2008-05-06 2010-05-28 Commissariat Energie Atomique Element magnetique a ecriture assistee thermiquement
KR100982660B1 (ko) 2008-08-01 2010-09-17 한국과학기술연구원 스핀 홀 효과를 이용한 자기메모리셀 판독 방법 및자기메모리 장치
US7852665B2 (en) * 2008-10-31 2010-12-14 Seagate Technology Llc Memory cell with proportional current self-reference sensing
US8611145B2 (en) 2010-04-07 2013-12-17 Avalanche Technology, Inc. Spin-transfer torque magnetic random access memory (STTMRAM) device with shared transistor and minimal written data disturbance
WO2010118181A2 (en) 2009-04-08 2010-10-14 Yadav Technology Inc. Shared transistor in a spin-torque transfer magnetic random access memory (sttmram) cell
US8837209B2 (en) 2010-03-05 2014-09-16 Hitachi, Ltd. Magnetic memory cell and magnetic random access memory
FR2963153B1 (fr) 2010-07-26 2013-04-26 Centre Nat Rech Scient Element magnetique inscriptible
FR2963152B1 (fr) 2010-07-26 2013-03-29 Centre Nat Rech Scient Element de memoire magnetique
FR2966636B1 (fr) 2010-10-26 2012-12-14 Centre Nat Rech Scient Element magnetique inscriptible
WO2012127722A1 (ja) 2011-03-22 2012-09-27 ルネサスエレクトロニクス株式会社 磁気メモリ
CN103890855B (zh) 2011-08-18 2016-09-21 康奈尔大学 自旋霍尔效应磁性设备、方法及应用
KR102130054B1 (ko) 2012-06-07 2020-07-06 삼성전자주식회사 자기 터널링 접합 시드, 캡핑 및 스페이서 막 물질들
US9076537B2 (en) 2012-08-26 2015-07-07 Samsung Electronics Co., Ltd. Method and system for providing a magnetic tunneling junction using spin-orbit interaction based switching and memories utilizing the magnetic tunneling junction
US9105830B2 (en) * 2012-08-26 2015-08-11 Samsung Electronics Co., Ltd. Method and system for providing dual magnetic tunneling junctions using spin-orbit interaction-based switching and memories utilizing the dual magnetic tunneling junctions
US20140252439A1 (en) 2013-03-08 2014-09-11 T3Memory, Inc. Mram having spin hall effect writing and method of making the same
TWI622048B (zh) 2013-03-14 2018-04-21 三星電子股份有限公司 使用自旋軌道交互式切換之雙磁性隧道接面及其記憶體
US8792269B1 (en) 2013-03-15 2014-07-29 Avalanche Technology, Inc. Fast programming of magnetic random access memory (MRAM)
US8963222B2 (en) 2013-04-17 2015-02-24 Yimin Guo Spin hall effect magnetic-RAM
US9076954B2 (en) * 2013-08-08 2015-07-07 Samsung Electronics Co., Ltd. Method and system for providing magnetic memories switchable using spin accumulation and selectable using magnetoelectric devices

Also Published As

Publication number Publication date
US20170162246A1 (en) 2017-06-08
US10573363B2 (en) 2020-02-25
KR20170064982A (ko) 2017-06-12

Similar Documents

Publication Publication Date Title
US20190334080A1 (en) Memory cell, memory array, method of forming and operating memory cell
KR101290144B1 (ko) 스핀-전달 토크 메모리에 대한 비-파괴적 셀프-레퍼런스 판독 방법
US7755923B2 (en) Memory array with read reference voltage cells
US8514605B2 (en) MRAM diode array and access method
US8422278B2 (en) Memory with separate read and write paths
US8228715B2 (en) Structures and methods for a field-reset spin-torque MRAM
US20180151210A1 (en) Shared source line architectures of perpendicular hybrid spin-torque transfer (stt) and spin-orbit torque (sot) magnetic random access memory
US20170148978A1 (en) Cross-point architecture for spin-transfer torque magnetoresistive random access memory with spin orbit writing
EP2656346B1 (en) Memory array having local source lines
US10783943B2 (en) MRAM having novel self-referenced read method
KR20200003732A (ko) 소형 자기 저장 메모리 셀
KR102455151B1 (ko) 자기 저항 랜덤 액세스 메모리 내에서 자기-참조 읽기를 수행하는 방법 및 장치
KR102337388B1 (ko) 자성 셀, 자성 메모리 및 이들의 제조 방법
US20200302987A1 (en) Magnetic device and memory device
JP2006237329A (ja) 磁気記憶装置及び磁気記憶装置の書き込み方法
KR20080040566A (ko) 기억 소자와 메모리
US8638597B2 (en) Bit line charge accumulation sensing for resistive changing memory
JP4438806B2 (ja) メモリ
US10783946B2 (en) Semiconductor memory device including memory cell arrays
US11875835B2 (en) Memory and read and write methods of memory
KR101119160B1 (ko) 자기 메모리 셀
JP2008205186A (ja) 記憶素子、メモリ

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant