KR100542849B1 - 자기 기억 장치, 그 제조 방법 및 자기 기억 장치의 데이터 판독 방법 - Google Patents
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Abstract
자기 기억 장치는 제1 메모리부-상기 제1 메모리부는 제1 방향으로 연장된 제1 배선과, 상기 제1 방향과는 다른 제2 방향으로 연장된 복수의 제2 배선과, 상기 제1 배선 및 상기 복수의 제2 배선의 각 교점에서 상기 제 1 배선 및 상기 복수의 제2 배선 사이에 상기 제1 배선 및 상기 복수의 제2 배선과 이격하여 각각 배치되는 복수의 자기 저항 효과 소자가 상호 직렬로 접속된 제1 기억 소자부와, 상기 제1 기억 소자부의 일단에 접속된 제1 스위칭 소자를 구비함-와, 상기 제1 메모리부와 상기 제1 방향으로 인접하고, 상기 제1 배선을 상기 제1 메모리부와 공유하는 제2 메모리부를 포함하며; 상기 제2 메모리부는, 상기 제1 배선과, 상기 제2 방향으로 연장된 복수의 제3 배선과, 상기 제1 배선 및 상기 복수의 제3 배선의 각 교점에서 상기 제1 배선 및 상기 복수의 제3 배선 사이에 상기 제1 배선 및 상기 복수의 제3 배선과 이격하여 각각 배치되는 복수의 자기 저항 효과 소자가 상호 직렬로 접속된 제2 기억 소자부와, 상기 제2 기억 소자부의 일단에 접속된 제2 스위칭 소자를 구비한다.
터널 자기 저항, MTJ 소자, MRAM, 템플릿층
Description
도 1은 본 발명의 제1 실시예에 따른 자기 기억 장치를 도시한 평면도.
도 2는 도 1의 II-II선을 따른 자기 기억 장치의 단면도.
도 3은 본 발명의 제1 실시예에 따른 자기 기억 장치를 도시한 개략적인 회 개략도.
도 4의 (a), (b)는 본 발명의 각 실시예에 따른 1중 터널 접합 구조의 MTJ 소자를 도시한 단면도.
도 5의 (a), (b)는 본 발명의 각 실시예에 따른 2중 터널 접합 구조의 MTJ 소자를 도시한 단면도.
도 6 내지 도 15는 본 발명의 제1 실시예에 따른 자기 기억 장치의 각 제조 공정을 설명하는 단면도.
도 16은 본 발명의 제2 실시예에 따른 자기 기억 장치를 도시한 평면도.
도 17은 도 16의 XVII-XVII선을 따른 자기 기억 장치의 단면도.
도 18은 본 발명의 제3 실시예에 따른 자기 기억 장치를 도시한 평면도.
도 19는 도 18의 XIX-XIX선을 따른 자기 기억 장치의 단면도·
도 20은 본 발명의 제4 실시예에 따른 자기 기억 장치를 도시한 평면도.
도 21은 도 20의 XXI-XXI선을 따른 자기 기억 장치의 단면도.
도 22의 (a), (b), (c)는 종래 기술에 따른 MTJ 소자를 도시한 단면도.
도 23은 종래 기술에 따른 자기 기억 장치의 매트릭스형으로 배치된 MTJ 소자를 도시한 도면.
도 24는 종래 기술에 따른 자기 기억 장치의 애스터로이드 곡선을 나타내는 도면.
도 25는 종래 기술에 따른 자기 기억 장치의 히스테리시스 곡선을 나타내는 도면.
도 26은 종래 기술에 따른 트랜지스터를 구비한 자기 기억 장치의 단면도.
도 27은 종래 기술에 따른 다이오드를 구비한 자기 기억 장치의 단면도
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 메모리 셀 어레이 영역
11 : 반도체 기판
12 : 게이트 전극
13 : 소스/드레인 확산층
14, 36a, 36b : MOSFET
16, 18, 26 : 컨택트
17 : 배선
22 : 워드선
30, 30a∼30c : MTJ 소자
35 : 비트선
본 발명은, 자기 기억 장치 및 그 제조 방법에 관한 것으로, 특히, 터널 자기 저항(TMR: Tunneling Magneto Resistive) 효과에 의해 "1", "0" 정보를 기억하는 MTJ(Magnetic Tunnel Junction) 소자를 이용하여 메모리 셀을 구성한 자기 랜덤 액세스 메모리(MRAM: Magnetic Random Access Memory)에 관한 것이다.
최근, 새로운 원리에 의해 정보를 기억하는 메모리가 수많이 제안되어 있으며, 그 중의 하나로, 터널 자기 저항(TMR: Tunnel Magneto-Resistance) 효과를 이용한 자기 랜덤 액세스 메모리(Magnetic Random Access Memory: 이하, MRAM이라 칭함)가 있다. 이 MRAM은, 예를 들면, ISSCC2000 Technical Digest p.128「A 1Ons Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」에, Roy Scheuerlein et al.에 의해 개시되어 있다.
도 22의 (a), (b), (c)는 종래 기술에 따른 자기 기억 장치의 MTJ(Magnetic Tunnel Junction) 소자의 단면도를 도시한다. 이하, MRAM의 기억 소자로서 이용되는 MTJ 소자에 대하여 설명한다.
도 22의 (a)에 도시한 바와 같이, MTJ 소자(30)는 2개의 자성층(강자성층) (41, 43)에 의해 절연층(터널 접합층)(42)이 사이에 삽입되는 구조를 갖는다. MRAM에서는, 이 MTJ 소자(30)에 의해, "1", "0" 정보가 기억된다. 이 "1", "0" 정보는, MTJ 소자(30)에서의 2개의 자성층(41, 43)의 자화 방향이 평행하거나 또는 반평행한지에 의해 판단된다. 여기서, 평행이란 2개의 자성층(41, 43)의 자화 방향이 동일한 것을 의미하며, 반평행이란 2개의 자성층(41, 43)의 자화가 역 방향으로 평행한 것을 의미한다.
즉, 도 22의 (b)에 도시한 바와 같이, 2개의 자성층(41, 43)의 자화 방향이 평행하게 된 경우, 이들 2개의 자성층(41, 43) 사이에 삽입된 절연층(42)의 터널 저항은, 가장 낮게 된다. 이 상태가, 예를 들면 "1" 상태이다. 한편, 도 22의 (c)에 도시한 바와 같이, 2개의 자성층(41, 43)의 자화 방향이 반평행하게 된 경우, 이들 2개의 자성층(41, 43) 사이에 삽입된 절연층(42)의 터널 저항은, 가장 높아진다. 이 상태가, 예를 들면 "0" 상태이다.
또한, 통상, 2개의 자성층(41, 43)의 한쪽에는, 반강자성층(103)이 배치된다. 이 반강자성층(103)은, 한쪽의 자성층(41)의 자화 방향을 고정하고, 다른쪽의 자성층(43)의 자화 방향만을 바꿈으로써 정보를 용이하게 재기록하기 위한 부재이다.
도 23은, 종래 기술에 따른 자기 기억 장치의 매트릭스형으로 배치된 MTJ 소자를 도시한다. 도 24는 종래 기술에 따른 자기 기억 장치의 애스터로이드 곡선을 나타낸다. 도 25는 종래 기술에 따른 자기 기억 장치의 히스테리시스 곡선을 나타낸다. 이하, MTJ 소자에 대한 기입 동작의 원리에 대하여 간단히 설명한다.
도 23에 도시한 바와 같이, MTJ 소자(30)는 상호 교차하는 기입 워드선(22)과 비트선(데이터 선택선)(35)의 교점에 배치된다. 그리고, 데이터의 기입은, 기 입 워드선(22) 및 비트선(35)에 전류를 각각 흘리고, 이 양 배선(22, 35)에 흐르는 전류에 의해 만들어지는 자계를 이용하여, MTJ 소자(30)의 자화 방향을 평행 또는 반평행으로 함으로써 달성된다.
예를 들면, 기입 시, 비트선(35)에는 일 방향으로 향하는 전류 I1만을 흘리고, 기입 워드선(22)에는 기입 데이터에 따라서 일 방향 또는 다른 방향을 향하는 전류 I2, I3를 흘린다. 여기서, 기입 워드선(22)에 일 방향으로 향하는 전류 I2를 흘릴 때, MTJ 소자(30)의 자화 방향은 평행("1" 상태)으로 된다. 한편, 기입 워드선(22)에 다른 방향을 향하는 전류 I3를 흘릴 때, MTJ 소자(30)의 자화 방향은, 반평행("0" 상태)로 된다.
이와 같이 MTJ 소자(30)의 자화 방향이 변하는 구조는, 다음과 같다. 즉, 선택된 기입 워드선(22)에 전류를 흘리면, MTJ 소자(30)의 긴 변 방향, 즉 Easy-Axis(용이축) 방향으로 자계 Hx가 발생한다. 또한, 선택된 비트선(35)에 전류를 흘리면, MTJ 소자(30)의 짧은 변 방향, 즉 Hard-Axis(곤란축) 방향으로 자계 Hy가 발생한다. 이에 따라, 선택된 기입 워드선(22) 및 선택된 비트선(35)의 교점에 위치하는 MTJ 소자(30)에는, Easy-Axis 방향의 자계 Hx와 Hard-Axis 방향의 자계 Hy와의 합성 자계가 걸린다.
여기서, 도 24에 도시한 바와 같이, Easy-Axis 방향의 자계 Hx와 Hard-Axis 방향의 자계 Hy와의 합성 자계의 크기가, 실선으로 나타낸 애스터로이드 곡선의 외측(사선 부분)에 있는 경우에는, 자성층(43)의 자화 방향을 반전시킬 수 있다. 반대로, Easy-Axis 방향의 자계 Hx와 Hard-Axis 방향의 자계 Hy와의 합성 자계의 크 기가, 애스터로이드 곡선의 내측(공백 부분)에 있는 경우에는, 자성층(43)의 자화 방향을 반전시키는 것은 불가능하다.
또한, 도 25의 실선 및 점선으로 나타낸 바와 같이, Hard-Axis 방향의 자계 Hy의 크기에 의해, MTJ 소자(30)의 저항값을 바꾸기 위해 필요한 Easy-Axis 방향의 자계 Hx의 크기도 변화한다. 이 현상을 이용함으로써, 어레이형으로 배치되는 메모리 셀 중, 선택된 기입 워드선(22) 및 선택된 비트선(35)의 교점에 존재하는 MTJ 소자(30)만의 자화 방향을 변화시켜, MTJ 소자(30)의 저항값을 바꿀 수 있다.
또한, MTJ 소자(30)의 저항값의 변화율은, MR(Magneto Resistive)비로 표시된다. 예를 들면, Easy-Axis 방향으로 자계 Hx를 발생시키면, MTJ 소자(30)의 저항값은, 자계 Hx를 발생시키기 전과 비교하여 예를 들면 17% 정도 변화하며, 이 경우의 MR 비는 17%로 된다. 이 MR 비는 자성층의 성질에 따라 변화하며, 현재에는 MR 비가 50% 정도인 MTJ 소자도 얻어지고 있다.
이상과 같이, Easy-Axis 방향의 자계 Hx와 Hard-Axis 방향의 자계 Hy의 크기를 각각 바꾸고, 이들의 합성 자계의 크기를 바꿈으로써, MTJ 소자(30)의 자화 방향이 제어된다. 이와 같이 하여, MTJ 소자(30)의 자화 방향이 평행하게 되는 상태 또는 MTJ 소자(30)의 자화 방향이 반평행하게 되는 상태를 만들어 내어, "1" 또는 "0" 정보를 기억할 수 있다.
도 26은 종래 기술에 따른 트랜지스터를 구비한 자기 기억 장치의 단면도를 도시한다. 도 27은 종래 기술에 따른 다이오드를 구비한 자기 기억 장치의 단면도를 도시한다. 이하, MTJ 소자에 기억된 정보를 판독하는 동작에 대하여 간단히 설 명한다.
데이터의 판독은, 선택된 MTJ 소자(30)에 전류를 흘리고, 이 MTJ 소자(30)의 저항값을 검출함으로써 행할 수 있다. 이 저항값은, 상술한 바와 같이, MTJ 소자(30)에 자계를 거는 것으로 인해 변화한다. 이와 같이 변화된 저항값은, 다음과 같은 방법으로 판독된다.
예를 들면, 도 26은 판독용 스위칭 소자로서 MOSFET(14)을 이용한 예이다. 도 26에 도시한 바와 같이, 1 셀 내에는, MTJ 소자(30)가 MOSFET(14)의 소스/드레인 확산층(13)에 직렬로 접속되어 있다. 그리고, 임의의 MOSFET(14)의 게이트를 온 상태로 함으로써, 비트선(35)∼MTJ 소자(30)∼하부 전극(31)∼컨택트(26)∼제2 배선(22)∼컨택트(18)∼제1 배선(17)∼컨택트(16)∼소스/드레인 확산층(13)에 전류가 흐르는 전류 경로를 형성할 수 있고, 온 상태로 된 MOSFET(14)에 접속된 MTJ 소자(30)의 저항값을 판독할 수 있다.
또한, 도 27은 판독용 스위칭 소자로서 다이오드(61)를 이용한 예이다. 도 27에 도시한 바와 같이, 1 셀 내에는, 1개의 MTJ 소자(30)가 다이오드(61)에 직렬로 접속되어 있다. 그리고, 임의의 다이오드(61)에 전류가 흐르도록 바이어스 전압을 조정함으로써, 이 다이오드(61)에 접속된 MTJ 소자(30)의 저항값을 판독할 수 있다.
이상과 같이, MTJ 소자(30)의 저항값을 판독한 결과, 저항값이 낮은 경우에는 "1", 저항값이 높은 경우에는 "0" 정보가 기입되어 있는 것을 판단할 수 있다.
그러나, 상기 종래 기술에 따른 자기 기억 장치에서는, 도 26, 도 27에 도시한 바와 같이, 1 셀 내에 1개의 MTJ 소자(30)와 1개의 스위칭 소자가 존재하고 있기 때문에, 자기 기억 장치 내의 메모리 셀 어레이 영역의 점유 면적이 컸다.
본 발명의 제1 양태에 따른 자기 기억 장치는, 제1 메모리부-상기 제1 메모리부는 제1 방향으로 연장된 제1 배선과, 상기 제1 방향과는 다른 제2 방향으로 연장된 복수의 제2 배선과, 상기 제1 배선 및 상기 복수의 제2 배선의 각 교점에서 상기 제 1 배선 및 상기 복수의 제2 배선 사이에 상기 제1 배선 및 상기 복수의 제2 배선과 이격하여 각각 배치되는 복수의 자기 저항 효과 소자가 상호 직렬로 접속된 제1 기억 소자부와, 상기 제1 기억 소자부의 일단에 접속된 제1 스위칭 소자를 구비함-와, 상기 제1 메모리부와 상기 제1 방향으로 인접하고, 상기 제1 배선을 상기 제1 메모리부와 공유하는 제2 메모리부를 포함하며; 상기 제2 메모리부는, 상기 제1 배선과, 상기 제2 방향으로 연장된 복수의 제3 배선과, 상기 제1 배선 및 상기 복수의 제3 배선의 각 교점에서 상기 제1 배선 및 상기 복수의 제3 배선 사이에 상기 제1 배선 및 상기 복수의 제3 배선과 이격하여 각각 배치되는 복수의 자기 저항 효과 소자가 상호 직렬로 접속된 제2 기억 소자부와, 상기 제2 기억 소자부의 일단에 접속된 제2 스위칭 소자를 구비한다.
본 발명의 제2 양태에 따른 자기 기억 장치의 제조 방법은, 반도체 기판에 제1 스위칭 소자를 형성하고, 상기 반도체 기판의 상측에 제1 방향으로 연장하는 복수의 제1 배선을 형성하며, 상기 복수의 제1 배선 상에 제1 절연막을 형성하고, 상기 복수의 제1 배선의 상측에서의 상기 제1 절연막 상에 복수의 자기 저항 효과 소자가 상호 직렬로 접속된 제1 기억 소자부를 형성하며, 이 제1 기억 소자부의 일단을 상기 제1 스위칭 소자에 접속하고, 상기 제1 기억 소자부 상에 제2 절연막을 형성하며, 상기 제1 기억 소자부의 상측에서의 상기 제2 절연막 상에, 상기 제1 방향과 다른 제2 방향으로 연장하는 제2 배선을 형성하는 단계를 포함한다.
본 발명의 실시예는, 터널 자기 저항(TMR: Tunnel Magneto-Resistance) 효과를 이용한 자기 저항 효과 소자의 MTJ(Magnetic Tunnel Junction) 소자를 이용한 자기 기억 장치(MRAM: Magnetic Random Access Memory)에 관한 것이다.
본 발명의 실시예를 이하에 도면을 참조하여 설명한다. 이 설명 시에, 전 도면에 걸쳐 공통되는 부분에는 공통되는 참조 부호를 붙인다.
[제1 실시예]
제1 실시예는, 1개의 비트선의 아래쪽에 배치된 복수의 MTJ 소자가 상호 직렬로 접속된 구조이다.
도 1은, 본 발명의 제1 실시예에 따른 자기 기억 장치의 평면도를 도시한다. 도 2는, 도 1의 II-II선을 따른 자기 기억 장치의 단면도를 도시한다. 도 3은, 본 발명의 제1 실시예에 따른 자기 기억 장치의 개략적인 회로도를 도시한다. 이하에, 본 발명의 제1 실시예에 따른 자기 기억 장치의 구조에 대하여 설명한다.
도 1에 도시한 바와 같이, 제1 실시예에 따른 자기 기억 장치는, 복수의 비트선(35)과 복수의 워드선(22)과의 각 교점에 MTJ 소자(30)가 각각 배치되어 있다. 이들 MTJ 소자(30) 중 1개의 비트선(35)의 아래쪽에 배치된 MTJ 소자(30)는 상호 직렬로 접속되어 있다. 그리고, 이 직렬로 접속된 MTJ 소자(30)의 일단에는, 판독용 스위칭 소자인 MOSFET(14)(도 1의 사선 부분)이 접속되어 있다. 또한, 제1 실시예에서는, 비트선(35) 및 워드선(22)은 직교하도록 배치되고, 대규모의 셀 어레이를 형성하는 데 적합한 구조로 되어 있다.
또한, 도 2에 도시한 바와 같이, 반도체 기판(11)의 표면에 대하여 평행 방향으로 직렬로 접속된 MTJ 소자(30)는 비트선(35) 및 워드선(22) 사이에, 비트선(35) 및 워드선(22)과 각각 이격하여 배치된다. 그리고, MTJ 소자(30)의 직렬 접속은, 상부 전극(33) 및 하부 전극(31)을 교대로 이용하여 행해진다. 예를 들면, 임의의 MTJ 소자(30a)는, 인접하는 2개의 MTJ 소자(30b, 30c) 중, 한쪽 MTJ 소자(30b)와는 상부 전극(33)으로 접속하고, 다른 쪽 MTJ 소자(30c)와는 하부 전극(31)으로 접속한다. 또한, 직렬로 접속된 단부의 MTJ 소자(30)는 컨택트(16, 18, 26) 및 배선(17)을 통해, MOSFET(14)의 소스/드레인 확산층(13)에 접속된다. 이 MOSFET(14)은 메모리 셀 어레이 영역(10)의 주변부에 배치되고, 각 MTJ 소자(30)의 하측의 반도체 기판(11) 내에는, 예를 들면 STI(Shallow Trench Isolation) 구조의 소자 분리 절연막이 존재한다.
또한, 도 3에 도시한 바와 같이, 메모리 셀 어레이 영역(10)의 주변부에는 비트선(35)에 접속된 MOSFET(36a)이 배치된다. MOSFET(14, 36a)은, 비트선(35) 및 직렬로 접속된 MTJ 소자(30)를 선택하기 위한 트랜지스터이고, 컬럼 선택 회로(37), 전류원/싱크 및 감지 증폭기(38)에 접속된다. 또한, 메모리 셀 어레이 영역(10)의 주변부에는, 워드선(22)에 접속된 MOSFET(36b), 로우 선택 회로(39) 및 전류원/싱크(40)가 각각 배치된다. MOSFET(36b)은, 워드선(22)을 선택하기 위한 트랜지스터이다.
이상과 같이, MTJ 소자(30)는 자화 방향이 고정된 자화 고착층(자성층) 과, 터널 접합층(비자성층)과, 자화 방향이 반전하는 자기 기록층(자성층)과의 적어도 3층으로 구성되어 있다. 그리고, MTJ 소자(30)는, 1층의 터널 접합층으로 이루어지는 1중 터널 접합 구조 또는 2층의 터널 접합층으로 이루어지는 2중 터널 접합 구조로 되어 있다. 이하, 1중 터널 접합 구조와 2중 터널 접합 구조의 MTJ 소자(30)의 예에 대하여 설명한다.
도 4a에 도시한 1중 터널 접합 구조의 MTJ 소자(30)는, 템플릿층(101), 초기 강자성층(102), 반 강자성층(103), 기준 강자성층(104)이 순서대로 적층된 자화 고착층(41)과, 이 자화 고착층(41) 상에 형성된 터널 접합층(42)과, 이 터널 접합층(42) 상에 자유 강자성층(105), 접점층(106)이 순서대로 적층된 자기 기록층(43)으로 이루어진다.
도 4b에 도시한 1중 터널 접합 구조의 MTJ 소자(30)는, 템플릿층(101), 초기 강자성층(102), 반 강자성층(103), 강자성층(104'), 비자성층(107), 강자성층(104")이 순서대로 적층된 자화 고착층(41)과, 이 자화 고착층(41) 상에 형성된 터널 접합층(42)과, 이 터널 접합층(42) 상에 강자성층(105'), 비자성층(107), 강자성층(105"), 접점층(106)이 순서대로 적층된 자기 기록층(43)으로 이루어진다.
또한, 도 4b에 도시한 MTJ 소자(30)에서는, 자화 고착층(41) 내의 강자성층(104'), 비자성층(107), 강자성층(104")으로 이루어지는 3층 구조와, 자기 기록층(43) 내의 강자성층(105'), 비자성층(107), 강자성층(105")으로 이루어지는 3층 구조를 도입함으로써, 도 4a에 도시한 MTJ 소자(30)보다도, 강자성 내부의 자극의 발생을 억제하여, 보다 미세화에 적합한 셀 구조를 제공할 수 있다.
도 5a에 도시한 2중 터널 접합 구조의 MTJ 소자(30)는, 템플릿층(101), 초기 강자성층(102), 반 강자성층(103), 기준 강자성층(104)이 순서대로 적층된 제1 자화 고착층(41a)과, 이 제1 자화 고착층(41a) 상에 형성된 제1 터널 접합층(42a)과, 이 제1 터널 접합층(42a) 상에 형성된 자기 기록층(43)과, 이 자기 기록층(43) 상에 형성된 제2 터널 접합층(42b)과, 이 제2 터널 접합층(42b) 상에 기준 강자성층(104), 반 강자성층(103), 초기 강자성층(102), 접점층(106)이 순서대로 적층된 제2 자화 고착층(41b)으로 이루어진다.
도 5b에 도시한 2중 터널 접합 구조의 MTJ 소자(30)는, 템플릿층(101), 초기 강자성층(102), 반강자성층(103), 기준 강자성층(104)이 순서대로 적층된 제1 자화 고착층(41a)과, 이 제1 자화 고착층(41a) 상에 형성된 제1 터널 접합층(42a)과, 이 제1 터널 접합층(42a) 상에 강자성층(43'), 비자성층(107), 강자성층(43")의 3층 구조로 순서대로 적층된 자기 기록층(43)과, 이 자기 기록층(43) 상에 형성된 제2 터널 접합층(42b)과, 이 제2 터널 접합층(42b) 상에 강자성층(104'), 비자성층(107), 강자성층(104"), 반 강자성층(103), 초기 강자성층(102), 접점층(106)이 순서대로 적층된 제2 자화 고착층(41b)으로 이루어진다.
또한, 도 5b에 도시한 MTJ 소자(30)에서는, 자기 기록층(43)을 구성하는 강 자성층(43'), 비자성층(107), 강자성층(43")의 3층 구조와, 제2 자화 고착층(41b) 내의 강자성층(104'), 비자성층(107), 강자성층(104")으로 이루어지는 3층 구조를 도입함으로써, 도 5a에 도시한 MTJ 소자(30)보다도, 강자성 내부의 자극의 발생을 억제하여, 보다 미세화에 적합한 셀 구조를 제공할 수 있다.
이러한 2중 터널 접합 구조의 MTJ 소자(30)는, 1중 터널 접합 구조의 MTJ 소자(30)보다도, 동일한 외부 바이어스를 인가했을 때의 MR(Magneto Resistive)비( "1" 상태와 "O" 상태와의 저항의 변화율)의 열화가 적어, 보다 높은 바이어스로 동작할 수 있다. 즉, 2중 터널 접합 구조는, 셀 내의 정보를 판독할 때 유리해진다.
이러한 1중 터널 접합 구조 또는 2중 터널 접합 구조의 MTJ 소자(30)는, 예를 들면 이하의 재료를 이용하여 형성된다.
자화 고착층(41, 41a, 41b) 및 자기 기록층(43)의 재료로는, 예를 들면, Fe, Co, Ni 또는 이들의 합금, 자화 분극율이 큰 마그네타이트, CrO2, RXMnO3-y(R: 희토류, X: Ca, Ba, Sr) 등의 산화물 외에, NiMnSb, PtMnSb 등의 호이슬러 합금 등을 이용하는 것이 바람직하다. 또한, 이들 자성체에는, 강자성을 잃어버리지 않는 한, Ag, Cu, Au, Al, Mg, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Ir, W, Mo, Nb 등의 비자성 원소가 다소 포함되어 있어도 된다.
자화 고착층(41, 41a, 41b)의 일부를 구성하는 반 강자성층(103)의 재료로는, Fe-Mn, Pt-Mn, Pt-Cr-Mn, Ni-Mn, Ir-Mn, NiO, Fe2O3 등을 이용하는 것이 바람직하다.
터널 접합층(42, 42a, 42b)의 재료로는, Al2O3, SiO2, MgO, AlN, Bi2
O3, MgF2, CaF2, SrTiO2, AlLaO3 등의 여러 유전체를 사용할 수 있다. 이들 유전체에는, 산소, 질소, 불소 결손이 존재하고 있어도 된다.
도 6 내지 도 15는, 본 발명의 제1 실시예에 따른 자기 기억 장치의 제조 공정의 단면도를 도시한다. 이하에, 제1 실시예에 따른 자기 기억 장치의 제조 방법에 대하여 설명한다.
먼저, 도 6에 도시한 바와 같이, 반도체 기판(11) 상에 게이트 절연막(도시 생략)을 통해 게이트 전극(12)이 선택적으로 형성되고, 이 게이트 전극(12)의 양측의 반도체 기판(11)의 표면에 소스/드레인 확산층(13)이 형성된다. 이에 따라, MOS 트랜지스터(14)가 형성되고, 이 MOS 트랜지스터(14)의 게이트 전극(12)이 판독배선으로 된다. 다음에, 절연막(15) 내에, 소스/드레인 확산층(13)에 접속하는 제1 컨택트(16), 제1 배선(17) 및 제2 컨택트(18)가 순서대로 형성된다.
다음에, 스퍼터링에 의해, 절연막(15) 및 제2 컨택트(18) 상에, 예를 들면, Ti/TiN/AlCu/Ti/TiN층으로 이루어지는 제2 배선 재료층(19)이 형성된다. 이 제2 배선 재료층(19)의 막 두께는, 순서대로 예를 들면 100Å/100Å/2000Å/50Å/400Å이다. 이 제2 배선 재료층(19) 상에 SiN막(20)이 퇴적된다. 이 SiN막(20)은 CMP (Chemical Mechanical Polish) 시의 스토퍼막으로서 기능하며, SiN막(20)의 막 두께는 예를 들면 300Å이다. 다음에, SiN막(20) 상에 레지스트(21)가 도포되고, 이 레지스트(21)가 포토리소그래피로 원하는 패턴으로 형성된다.
다음에, 도 7에 도시한 바와 같이, RIE(Reactive Ion Etching)에 의해, SiN막(20) 및 제2 배선 재료층(19)이 제거된다. 이에 따라, 복수의 제2 배선(22)이 형성되며, 소스/드레인 확산층(13)에 접속하지 않은 제2 배선은 기입 워드선으로서 기능한다. 그 후, 레지스트(21)가 제거되고, 웨트 처리로 후처리가 행해진다. 다음에, 절연막(15) 및 SiN막(20) 상에, 예를 들면 HDP-USG(High Density Plasma-Undoped Silicate Glass)막 및 단위 TEOS(Tetra Ethyl 0rtho Silicate)막으로 이루어지는 층간막(23)이 형성된다. 여기서, HDP-USG막의 막 두께는 예를 들면 4000 Å, 단위 TEOS막의 막 두께는 예를 들면 6500Å이다. 다음에, SiN막(20)을 스토퍼로서, CMP에 의해 SiN막(20)의 표면이 노출할 때까지 층간막(23)이 평탄화된다. 그 후, 예를 들면 H3PO4를 이용하여, SiN막(20)이 제거된다.
다음에, 도 8에 도시한 바와 같이, 층간막(23) 및 제2 배선(22) 상에 층간막(24)이 형성된다. 다음에, 포토리소그래피 및 RIE를 이용하여, 층간막(24) 내에 컨택트홀(25)이 선택적으로 형성된다. 그리고, 이 컨택트홀(25) 내에, 예를 들면 TiN층으로 이루어지는 배리어 메탈층(도시 생략)이 스퍼터링으로 예를 들면 4000Å 퇴적된 후, 배리어 메탈층 상에 W층이 CVD(Chemical Vapor Deposition)에 의해, 예를 들면 100Å 퇴적된다. 그 후, CMP에 의해, 층간막(24)의 표면이 노출할 때까지 배리어 메탈층 및 W층이 평탄화되어, 소스/드레인 확산층(13)에 연결되는 컨택트(26)가 형성된다.
다음에, 도 9에 도시한 바와 같이, 스퍼터링에 의해, 컨택트(26) 및 절연막(24) 상에 W으로 이루어지는 하부 전극 재료층(27)이 예를 들면 500Å 형성된다. 그리고, 스퍼터링에 의해, 하부 전극 재료층(27) 상에 MTJ 재료층(28)이 형성되고, 이 MTJ 재료층(28) 상에 Ta으로 이루어지는 하드 마스크(29)가 형성된다.
다음에, 도 10에 도시한 바와 같이, 하드 마스크(29) 상에 레지스트(도시 생략)가 도포되고, 이 레지스트가 포토리소그래피로 원하는 패턴으로 형성된다. 이 패터닝된 레지스트를 마스크로 하여, RIE에 의해, 하드 마스크(29)가 원하는 패턴으로 형성된다. 그 후, 애싱에 의해 레지스트가 제거된다.
다음에, 도 11에 도시한 바와 같이, 이온 밀링에 의해, 하부 전극 재료층(27)을 스토퍼로 하여 MTJ 재료층(28)이 에칭된다. 이에 따라, 복수의 MTJ 소자(30)가 형성된다.
다음에, 도 12에 도시한 바와 같이, 포토리소그래피 및 RIE에 의해, 하부 전극 재료층(27)이 선택적으로 제거되어, 하부 전극(31)이 형성된다.
다음에, 도 13에 도시한 바와 같이, 층간막(24), 하부 전극(31) 및 하드 마스크(29) 상에, SOG(Spin 0n Glass)막으로 이루어지는 층간막(32)이 형성된다. 그리고, CMP에 의해 하드 마스크(29)의 표면이 노출할 때까지 층간막(32)이 평탄화된다. 이 CMP 시에, 하드 마스크(29)가 스토퍼로 된다.
다음에, 도 14에 도시한 바와 같이, 스퍼터링에 의해, 하드 마스크(29) 및 절연막(32) 상에 상부 전극 재료층이 형성되고, 이 상부 전극 재료층이 포토리소그래피 및 RIE에 의해 원하는 패턴으로 형성된다. 이에 따라, 상부 전극(33)이 형성되고, 이 상부 전극(33) 또는 하부 전극(31)을 이용하여 인접하는 MTJ 소자(30)가 접속된다.
다음에, 도 15에 도시한 바와 같이, 상부 전극(33) 및 절연막(32) 상에, SOG 막으로 이루어지는 층간막(34)이 형성된다. 다음에, 주변 회로에서 사용하는 비아 컨택트(도시 생략) 등이 형성된 후, 비트선(35)이 형성된다.
이상과 같이, 본 발명의 제1 실시예에 따른 자기 기억 장치는, MTJ 소자(30)마다 MOSFET(14)이 접속되는 것이 아니고, 복수의 MTJ 소자(30)를 직렬로 접속하며, 그 일단에 MOSFET(14)을 접속하고 있다. 이 때문에, 1개의 MOSFET(14)을 직렬로 접속된 MTJ 소자(30)가 공유하고 있다. 따라서, 다음과 같은 기입 및 판독 동작이 된다.
데이터의 기입은, 종래의 방법과 마찬가지로, 1개의 비트선(35)과 1개의 워드선(22)을 어드레스 선택 회로(37, 39)로 선택하고, 이 선택된 비트선(35) 및 워드선(22)에 임의의 방향으로 전류를 흘린다. 이에 따라, 이들 선택된 비트선(35) 및 워드선(22)의 교점의 MTJ 소자(20)에 데이터가 기입된다.
데이터의 판독은, MOSFET(14)을 온 상태로 하여 임의의 비트선(35)을 선택하고, 직렬 접속된 MTJ 소자(30)의 직렬 저항을 검지하여 데이터를 판독한다. 이 때문에, 종래와는 다른 다음과 같은 시퀀스가 필요해진다.
먼저, 비트선(35)을 선택하고, 데이터가 기입된 선택 MTJ 소자(30)가 존재하는 직렬로 접속된 MTJ 소자(30)의 직렬 저항에 전류를 흘리고, 이 직렬 저항에 흐르는 제1 전류값을 감지 증폭기로 검지한다. 그 후, 선택 MTJ 소자(30)에 예를 들면 "1" 데이터를 기입한다. 계속해서, 상기 비트선(35)을 재차 선택하고, 선택 MTJ 소자(30)가 존재하는 직렬로 접속된 MTJ 소자(30)의 직렬 저항에 재차 전류를 흘려, 이 직렬 저항에 흐르는 제2 전류값을 감지 증폭기로 검지한다. 그리고, 제1 전류값과 제2 전류값을 비교한다. 그 결과, 제1 및 제2 전류값에 변화가 있으면, 선택 MTJ 소자(30)에는 "0" 데이터가 축적된 것으로 된다. 한편, 제1 및 제2 전류값에 변화가 없으면, "1" 데이터가 축적되어 있던 것으로 된다.
또한, "0" 데이터가 축적되어 있던 경우, "1" 데이터를 기입함으로써 데이터 파괴가 생긴다. 이 때문에, 상기한 일련의 동작 후, "0" 데이터를 기입할 필요가 있다.
상기 제1 실시예에 따르면, 임의의 비트선(35)의 하측의 복수의 MTJ 소자(30)를 직렬로 접속하고, 이 MTJ 소자(30)로 1개의 MOSFET(14)을 공유하고 있다. 즉, MTJ 소자(30)마다 MOSFET(14)을 설치할 필요가 없기 때문에, 메모리 셀 어레이 영역(10)의 점유 면적을 축소할 수 있다. 따라서, 종래 기술에 따른 메모리 셀 어레이 영역(1O)의 최소 가공 치수는 8F2인데 대하여, 제1 실시예에 따른 메모리 셀 어레이 영역(10)의 최소 가공 치수는 4F2+MOSFET으로 된다.
[제2 실시예]
제2 실시예는, 1개의 비트선에 대하여, 직렬 접속된 MTJ 소자와 이 MTJ 소자에 접속하는 MOSFET으로 이루어지는 메모리부가 복수개 존재하는 예이다.
도 16은, 본 발명의 제2 실시예에 따른 자기 기억 장치의 평면도를 도시한다. 도 17은, 도 16의 XVII-XVII선을 따른 자기 기억 장치의 단면도를 도시한다. 이하에, 본 발명의 제2 실시예에 따른 자기 기억 장치의 구조에 대하여 설명한다. 제1 실시예와 마찬가지의 구조는 설명을 생략한다.
도 16, 도 17에 도시한 바와 같이, 제2 실시예에 있어서, 제1 실시예와 다른 점은, 1개의 비트선(35)에 대하여, 직렬 접속된 MTJ 소자(30)와 이 MTJ 소자(30)의 일단에 접속하는 MOSFET(14)으로 이루어지는 메모리부(51, 52)가 복수개 존재하는 것이다. 즉, 복수의 메모리부(51, 52)가, 1개의 비트선(35)을 공유하고 있다. 그리고, 메모리부(51, 52)의 MOSFET(14)의 소스/드레인 확산층(13)에는, 메모리 셀 어레이 영역(10)의 주변부에 배치된 MOSFET(54)이, 배선(55)을 이용하여 각각 접속되어 있다. 또한, 직렬 접속된 MTJ 소자(30)의 타단은, 접지에 각각 접속되어 있다.
여기서, 제2 실시예에서는, 비트선(35)이 선택되면 MOSFET(54)도 그것에 따라 온 상태로 되도록 설계되어 있으며, 또한, 선택되는 워드선(22)에 의해 그것에 대응하는 MOSFET(14)이 온 상태로 되도록 설계되어 있다. 따라서, 직렬로 접속된 MTJ 소자(30)는 MOSFET(14, 54)을 통해 비트선(35)에 접속된다. 그리고, 판독 동작 시에, MOSFET(14, 54)을 이용하여 직렬로 접속된 MTJ 소자(30)가 선택된다.
상기 제2 실시예에 따르면, 제1 실시예와 마찬가지의 효과를 얻을 수 있을 뿐만 아니라, 다음과 같은 효과도 갖는다.
제1 실시예와 같이, 직렬로 접속하는 MTJ 소자(30)의 수가 많아지면, 복수의 MTJ 소자(30)의 직렬 저항이 커져, 판독 시의 감지 감도가 저하될 우려가 있다. 이것에 대하여, 제2 실시예에서는, 직렬로 접속하는 MTJ 소자(30)의 수를 줄이고, 1개의 비트선(35)에 대하여 복수의 메모리부(51, 52)를 형성하고 있다. 이 때문에, 상술하는 감지 감도의 저하를 방지할 수 있다.
또한, 각 메모리부(51, 52) 내의 MTJ 소자(30)의 수는 특별히 한정되지 않지만, 메모리 셀 어레이 영역(10)의 면적, 설계 레이아웃 및 판독 시의 감지 감도를 고려하면, 예를 들면 4개 내지 8개가 바람직하다. 특히, 각 메모리부(51, 52) 내에 MTJ 소자(30)를 9개 이상 설치하면, 감지 감도가 1자릿수 이상 저하하는 경우도 있기 때문에, 각 메모리부(51, 52) 내의 MTJ 소자(30)는 최대 직렬 수인 8개가 가장 바람직하다.
[제3 실시예]
제3 실시예는, 판독용 스위칭 소자를 MTJ 소자의 아래쪽에 배치하기 위해서, 스위칭 소자의 게이트 전극을 메모리 셀 어레이 영역의 주변부로부터 내부로 연장시킨 예이다.
도 18은, 본 발명의 제3 실시예에 따른 자기 기억 장치의 평면도를 도시한다. 도 19는, 도 18의 XIX-XIX선을 따른 자기 기억 장치의 단면도를 도시한다. 이하에, 본 발명의 제3 실시예에 따른 자기 기억 장치의 구조에 대하여 설명한다. 제1 실시예와 마찬가지의 구조는 설명을 생략한다.
도 18, 도 19에 도시한 바와 같이, 제3 실시예에 있어서, 제1 실시예와 다른 점은, MOSFET(14)의 게이트 전극(12)이 메모리 셀 어레이 영역(10)의 주변부로부터 내부로 연장하여 배치되어 있는 것이다. 구체적으로는, 제3 실시예에 따른 게이트 전극(12)은, 메모리 셀 어레이 영역(10)의 주변부에 워드선(22)과 평행하여 연장된 제1 게이트 전극부(12a)와, 메모리 셀 어레이 영역(10)의 내부에 비트선(35)과 평행하게 연장된 제2 게이트 전극부(12b)를 갖는다. 이들 제1 및 제2 게이트 전극부(12a, 12b)는 접속되어 있고, 제2 게이트 전극부(12b)의 양측의 반도체 기판(11) 내에는 소스/드레인 확산층(13)이 형성되어 있다. 따라서, 제3 실시예에서는, MTJ 소자(30)의 아래쪽으로 게이트 전극(12)의 일부와 소스/드레인 확산층(13)이 존재하고 있다.
또한, 제1 배선(17)도 비트선(35)과 평행하게 메모리 셀 어레이 영역(10)의 내부로 연장되어 있다. 이 제1 배선(17)에는 MTJ 소자(30) 사이에 각각 배치된 제1 컨택트(16)가 접속되고, 제1 컨택트(16)는 소스/드레인 확산층(13)에 접속되어 있다. 또한, 제1 컨택트(16)는, MTJ 소자(30) 사이에 위치하는 것에 한정되지 않고, 예를 들면 MTJ 소자(30)의 아래쪽에 위치하여도 된다.
상기 제3 실시예에 따르면, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 제3 실시예에서는, MTJ 소자(30)의 아래쪽에 MOSFET(14)을 형성함으로써, MTJ 소자(30)의 하측의 영역을 유효하게 활용하고 있다. 이 때문에, 메모리 셀 어레이 영역(10)의 점유 면적을 더욱 축소할 수 있다.
또한, 제3 실시예에서는, 제1 실시예와 비교하여, MOSFET(14)의 실효 채널 폭을 크게 확보할 수 있기 때문에, 판독 신호를 크게 얻을 수 있다는 효과도 갖는다.
또한, 제3 실시예는, 제2 실시예의 구조에 적용하는 것도 가능하다. 이 경우, 제2 및 제3 실시예와 마찬가지의 효과를 얻을 수 있다.
[제4 실시예]
제4 실시예는, 제2 실시예의 변형예이며, 인접 셀에서의 MOSFET의 한쪽 확산층을 공유하는 예이다.
도 20은, 본 발명의 제4 실시예에 따른 자기 기억 장치의 평면도를 도시한다. 도 21은, 도 20의 XXI-XXI선을 따른 자기 기억 장치의 단면도를 도시한다. 이하에, 본 발명의 제4 실시예에 따른 자기 기억 장치의 구조에 대하여 설명한다. 제2 실시예와 마찬가지의 구조는 설명을 생략한다.
도 20, 도 21에 도시한 바와 같이, 제4 실시예에 있어서, 제2 실시예와 다른 점은, 인접하는 메모리부(51, 52) 사이에서, 각 메모리부(51, 52)의 MOSFET(14)의 소스/드레인 확산층(13)의 한쪽을 공유하고 있는 부분이다. 따라서, 인접하는 메모리부(51, 52) 사이의 경계측에, 각 메모리부(51, 52)의 MOSFET(14)을 배치하고 있다. 그리고, 소스/드레인 확산층(13)이 공유하고 있는 부분에, 컨택트를 통해 MOSFET(54)이 접속된다.
제4 실시예에 따르면, 제2 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 제4 실시예에서는, 인접 셀 사이에서 스위칭 소자의 일부를 공유하고 있기 때문에, 제2 실시예보다, 메모리 셀 어레이 영역(10)의 점유 면적을 더 축소할 수 있다.
또한, 제4 실시예에, 제3 실시예의 구조를 더욱 적용하는 것도 가능하다. 이 경우, 제3 및 제4 실시예와 마찬가지의 효과를 얻을 수 있다.
그 밖에, 상기 각 실시예에서는, 스위칭 소자로서 트랜지스터를 이용하였지 만, 트랜지스터 대신에 다이오드를 이용하는 것도 가능하다.
부가적인 장점 및 변형은 당업자에 의해 쉽게 구현될 수 있으며, 따라서, 본 발명의 범위는 상기한 설명 및 실시예에 한정되는 것은 아니다. 따라서, 부가된 청구항 및 그 등가물에 의해 정의되는 바와 같은 발명의 개념의 범위 및 정신에서 벗어나지 않고, 다양한 변형이 이루어질 수 있다.
이와 같이, 본 발명은 자기 기억 장치 내의 메모리 셀 영역의 점유 면적을 축소할 수 있다.
Claims (31)
- 제1 메모리부와,-상기 제1 메모리부는,제1 방향으로 연장된 제1 배선과,상기 제1 방향과는 다른 제2 방향으로 연장된 복수의 제2 배선과,상기 제1 배선 및 상기 복수의 제2 배선의 각 교점에서 상기 제 1 배선 및 상기 복수의 제2 배선 사이에 상기 제1 배선 및 상기 복수의 제2 배선과 이격하여 각각 배치되는 복수의 자기 저항 효과 소자가 상호 직렬로 접속된 제1 기억 소자부와,상기 제1 기억 소자부의 일단에 접속된 제1 스위칭 소자를 구비함-상기 제1 메모리부와 상기 제1 방향으로 인접하고, 상기 제1 배선을 상기 제1 메모리부와 공유하는 제2 메모리부를 포함하며;-상기 제2 메모리부는,상기 제1 배선과,상기 제2 방향으로 연장된 복수의 제3 배선과,상기 제1 배선 및 상기 복수의 제3 배선의 각 교점에서 상기 제1 배선 및 상기 복수의 제3 배선 사이에 상기 제1 배선 및 상기 복수의 제3 배선과 이격하여 각각 배치되는 복수의 자기 저항 효과 소자가 상호 직렬로 접속된 제2 기억 소자부와,상기 제2 기억 소자부의 일단에 접속된 제2 스위칭 소자를 구비함-상기 제1 기억 소자부와 상기 제2 기억 소자부는, 상기 제1 스위칭 소자 및 제2 스위칭 소자에 의해 전기적으로 분리되어 있는자기 기억 장치.
- 제1항에 있어서,상기 제1 기억 소자부는, 제1 자기 저항 효과 소자와, 상기 제1 자기 저항 효과 소자에 각각 인접하는 제2 및 제3 자기 저항 효과 소자를 각각 갖고,상기 제1 내지 제3 자기 저항 효과 소자는, 상기 제1 배선에 대향하는 제1 단부와 상기 복수의 제2 배선에 대향하는 제2 단부를 각각 갖고,상기 제1 자기 저항 효과 소자의 상기 제1 단부는, 상기 제2 자기 저항 효과 소자의 상기 제1 단부와 접속되며,상기 제1 자기 저항 효과 소자의 상기 제2 단부는, 상기 제3 자기 저항 효과 소자의 상기 제2 단부와 접속되고,상기 제2 기억 소자부는, 제4 자기 저항 효과 소자와, 상기 제4 자기 저항 효과 소자에 각각 인접하는 제5 및 제6 자기 저항 효과 소자를 각각 갖고,상기 제4 내지 제6 자기 저항 효과 소자는, 상기 제1 배선에 대향하는 제3 단부와 상기 복수의 제3 배선에 대향하는 제4 단부를 각각 갖고,상기 제4 자기 저항 효과 소자의 상기 제3 단부는, 상기 제5 자기 저항 효과 소자의 상기 제3 단부와 접속되며,상기 제4 자기 저항 효과 소자의 상기 제4 단부는, 상기 제6 자기 저항 효과 소자의 상기 제4 단부와 접속되는 자기 기억 장치.
- 제1항에 있어서,상기 복수의 자기 저항 효과 소자는, 반도체 기판의 표면에 대하여 평행 방향으로 직렬 접속되는 자기 기억 장치.
- 제1항에 있어서,상기 제1 및 제2 기억 소자부의 아래쪽에 설치된 소자 분리 절연막을 더 포함하는 자기 기억 장치.
- 제1항에 있어서,상기 제1 배선과 상기 복수의 제2 배선이 직교하고, 상기 제1 배선과 상기 복수의 제3 배선이 직교하는 자기 기억 장치.
- 제1항에 있어서,상기 복수의 자기 저항 효과 소자는, 적어도 제1 자성층, 제2 자성층 및 비자성층으로 구성되는 MTJ 소자인 자기 기억 장치.
- 제6항에 있어서,상기 MTJ 소자는, 1중 터널 접합 구조 또는 2중 터널 접합 구조인 자기 기억 장치.
- 제1항에 있어서,상기 제1 및 제2 기억 소자부의 상기 복수의 자기 저항 효과 소자의 수는, 각각 4개 내지 8개인 자기 기억 장치.
- 제1항에 있어서,상기 제1 및 제2 스위칭 소자에 접속된 제3 스위칭 소자를 더 구비하는 자기 기억 장치.
- 제9항에 있어서,상기 제3 스위칭 소자는, 상기 제1 및 제2 기억 소자부가 존재하는 메모리 셀 어레이 영역의 주변부에 배치되는 자기 기억 장치.
- 제1항에 있어서,상기 제1 기억 소자부의 아래쪽에 상기 제1 스위칭 소자가 배치되며, 상기 제2 기억 소자부의 아래쪽에 상기 제2 스위칭 소자가 배치되는 자기 기억 장치.
- 제1항에 있어서,상기 제1 및 제2 스위칭 소자는 각각 트랜지스터인 자기 기억 장치.
- 제12항에 있어서,상기 트랜지스터는,상기 제1 및 제2 기억 소자부가 존재하는 메모리 셀 어레이 영역의 주변부에 배치되며, 상기 제2 방향으로 연장되는 제1 게이트 전극부와,상기 제1 게이트 전극부와 접속하고, 상기 주변부로부터 상기 메모리 셀 어레이 영역 내로 상기 제1 방향으로 연장되는 제2 게이트 전극부를 갖는 자기 기억 장치.
- 제1항에 있어서,상기 제1 스위칭 소자의 일부와 상기 제2 스위칭 소자의 일부를, 상기 제1 및 제2 메모리부에서 공유하는 자기 기억 장치.
- 제14항에 있어서,상기 제1 및 제2 스위칭 소자는 각각 트랜지스터이며,상기 트랜지스터의 확산층의 일부를 상기 제1 및 제2 메모리부에서 공유하는자기 기억 장치.
- 제14항에 있어서,상기 제1 및 제2 스위칭 소자는, 상기 제1 및 제2 메모리부의 경계측에 배치되는 자기 기억 장치.
- 삭제
- 제1항에 있어서,상기 제1 기억 소자부 내의 임의의 자기 저항 효과 소자의 데이터를 판독하는 경우, 상기 제1 스위칭 소자를 이용하여 상기 제1 배선을 선택하는 자기 기억 장치.
- 제9항에 있어서,상기 제1 기억 소자부 내의 임의의 자기 저항 효과 소자의 데이터를 판독하는 경우, 상기 제1 및 제3 스위칭 소자를 이용하여 상기 제1 기억 소자부를 선택하는 자기 기억 장치.
- 반도체 기판에 제1 스위칭 소자를 형성하며,상기 반도체 기판의 상측에 제1 방향으로 연장하는 복수의 제1 배선을 형성하고,상기 복수의 제1 배선 상에 제1 절연막을 형성하고,상기 복수의 제1 배선의 상측에서의 상기 제1 절연막 상에 복수의 자기 저항 효과 소자가 상호 직렬로 접속된 제1 기억 소자부를 형성하고, 이 제1 기억 소자부의 일단을 상기 제1 스위칭 소자에 접속하고,상기 제1 기억 소자부 상에 제2 절연막을 형성하고,상기 제1 기억 소자부의 상측에서의 상기 제2 절연막 상에, 상기 제1 방향과 다른 제2 방향으로 연장하는 제2 배선을 형성하는단계를 포함하는 자기 기억 장치의 제조 방법.
- 제20항에 있어서,상기 복수의 자기 저항 효과 소자는, 상기 반도체 기판의 표면에 대하여 평행 방향으로 직렬 접속되는 자기 기억 장치의 제조 방법.
- 제20항에 있어서,상기 제1 기억 소자부의 하측의 상기 반도체 기판 내에 소자 분리 절연막을 형성하는 단계를 더 포함하는 자기 기억 장치의 제조 방법.
- 제20항에 있어서,상기 복수의 자기 저항 효과 소자는, 적어도 제1 자성층, 제2 자성층 및 비자성층으로 구성되는 MTJ 소자인 자기 기억 장치의 제조 방법.
- 제20항에 있어서,제1 메모리부와 상기 제2 방향으로 인접하여 상기 제2 배선을 공유하는 제2 메모리부를 상기 제1 메모리부의 형성과 동시에 형성하는 단계를 더 포함하며,상기 제1 메모리부는 상기 제1 기억 소자부와 상기 제1 스위칭 소자와 제1 및 제2 배선을 구비하고, 상기 제2 메모리부는 상기 복수의 자기 저항 효과 소자가 상호 직렬로 접속된 제2 기억 소자부와 상기 제2 기억 소자부의 일단에 접속된 제2 스위칭 소자와 상기 제2 배선과 상기 제1 방향으로 연장하는 복수의 제3 배선을 구비하는 자기 기억 장치의 제조 방법.
- 제20항에 있어서,상기 제1 스위칭 소자는 상기 제1 기억 소자부의 아래쪽에 형성되는 자기 기억 장치의 제조 방법.
- 제20항에 있어서,상기 제1 스위칭 소자는 트랜지스터인 자기 기억 장치의 제조 방법.
- 제26항에 있어서,상기 트랜지스터는,상기 제1 기억 소자부가 존재하는 메모리 셀 어레이 영역의 주변부에 배치되며, 상기 제1 방향으로 연장되는 제1 게이트 전극부와,상기 제1 게이트 전극부와 접속하고, 상기 주변부로부터 상기 메모리 셀 어레이 영역 내에 상기 제2 방향으로 연장되는 제2 게이트 전극부를 갖는 자기 기억 장치의 제조 방법.
- 제24항에 있어서,상기 제1 스위칭 소자의 일부와 상기 제2 스위칭 소자의 일부를 상기 제1 및 제2 메모리부에서 공유하도록, 상기 제1 및 제2 스위칭 소자를 형성하는 자기 기억 장치의 제조 방법.
- 제28항에 있어서,상기 제1 및 제2 스위칭 소자는 각각 트랜지스터이며,상기 트랜지스터의 확산층의 일부를 상기 제1 및 제2 메모리부에서 공유하는자기 기억 장치의 제조 방법.
- 제28항에 있어서,상기 제1 및 제2 스위칭 소자는, 상기 제1 및 제2 메모리부의 경계측에 형성되는 자기 기억 장치의 제조 방법.
- 제1항에 기재된 자기 기억 장치의 데이터 판독 방법으로서,임의의 자기 저항 효과 소자에 데이터를 기입한 후, 상기 제1 기억 소자부의 직렬 저항에 흐르는 제1 전류값을 검지하는 단계;상기 임의의 자기 저항 효과 소자에 다시 데이터를 기입한 후, 상기 제1 기억 소자부의 직렬 저항에 흐르는 제2 전류값을 검지하는 단계; 및상기 제1 및 제2 전류값을 비교하는 단계를 포함하는 방법.
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