JP2008277542A - 磁気ランダムアクセスメモリ及びその製造方法 - Google Patents
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Abstract
【課題】磁気ランダムアクセスメモリの大容量化と製法の提供。
【解決手段】第1の固定層Ps1と第1の記録層Fsと前記第1の固定層及び前記第1の記録層の間に設けられた第1の非磁性層Ts1とを有し、前記第1の固定層及び前記第1の記録層の電流の向きに応じて磁化方向が平行状態又は反平行状態となる1重トンネル接合素子MTJsと、第2及び第3の固定層Pw1,Pw2と第2の記録層Fwと前記第2の固定層及び前記第2の記録層の間に設けられた第2の非磁性層Tw1と前記第3の固定層及び前記第2の記録層の間に設けられた第3の非磁性層Tw2とを有し、前記第2の固定層及び前記第2の記録層の間に流す電流の向きに応じて前記第2の固定層及び前記第2の記録層の前記磁化方向が平行状態又は反平行状態となる2重トンネル接合素子MTJwと、互いに並列接続された前記1重トンネル接合素子及び前記2重トンネル接合素子を有するメモリセルMC。
【選択図】図1
【解決手段】第1の固定層Ps1と第1の記録層Fsと前記第1の固定層及び前記第1の記録層の間に設けられた第1の非磁性層Ts1とを有し、前記第1の固定層及び前記第1の記録層の電流の向きに応じて磁化方向が平行状態又は反平行状態となる1重トンネル接合素子MTJsと、第2及び第3の固定層Pw1,Pw2と第2の記録層Fwと前記第2の固定層及び前記第2の記録層の間に設けられた第2の非磁性層Tw1と前記第3の固定層及び前記第2の記録層の間に設けられた第3の非磁性層Tw2とを有し、前記第2の固定層及び前記第2の記録層の間に流す電流の向きに応じて前記第2の固定層及び前記第2の記録層の前記磁化方向が平行状態又は反平行状態となる2重トンネル接合素子MTJwと、互いに並列接続された前記1重トンネル接合素子及び前記2重トンネル接合素子を有するメモリセルMC。
【選択図】図1
Description
本発明は、スピン注入型の磁気ランダムアクセスメモリ及びその製造方法に関する。
従来のスピン注入型の磁気ランダムアクセスメモリ(MRAM:Magnetoresistive Random Access Memory)は、1つの選択トランジスタに対して、1つの磁気トンネル接合素子のみを具備する。このため、大容量化することが困難である。
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
特開2005−340468号公報
特開2000−208831号公報
本発明は、大容量化を図ることが可能な磁気ランダムアクセスメモリ及びその製造方法を提供する。
本発明の第1の視点による磁気ランダムアクセスメモリは、磁化方向が固定された第1の固定層と磁化方向が反転可能な第1の記録層と前記第1の固定層及び前記第1の記録層の間に設けられた第1の非磁性層とを有し、前記第1の固定層及び前記第1の記録層の間に流す電流の向きに応じて前記第1の固定層及び前記第1の記録層の前記磁化方向が平行状態又は反平行状態となる1重トンネル接合素子と、磁化方向が固定された第2及び第3の固定層と磁化方向が反転可能な第2の記録層と前記第2の固定層及び前記第2の記録層の間に設けられた第2の非磁性層と前記第3の固定層及び前記第2の記録層の間に設けられた第3の非磁性層とを有し、前記第2の固定層及び前記第2の記録層の間に流す電流の向きに応じて前記第2の固定層及び前記第2の記録層の前記磁化方向が平行状態又は反平行状態となる2重トンネル接合素子と、互いに並列接続された前記1重トンネル接合素子及び前記2重トンネル接合素子を有するメモリセルに接続されたトランジスタとを具備する。
本発明の第2の視点による磁気ランダムアクセスメモリの製造方法は、トランジスタを形成する工程と、前記トランジスタに接続する下部電極を形成する工程と、第1の固定層、第1の非磁性層、第1の記録層、第2の非磁性層、第2の固定層、及び第1の上部電極が順に積層された第1の積層部と第3の固定層、第3の非磁性層、第2の記録層、第4の非磁性層、第4の固定層、及び第2の上部電極が順に積層された第2の積層部とを前記下部電極上に形成する工程と、前記第1及び第2の積層部を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜の一部を除去し、前記第1の上部電極のみを露出させる工程と、前記第1の上部電極及び前記第2の固定層を除去し、溝を形成する工程と、前記溝内に第3の上部電極を形成する工程と、前記第1及び第3の上部電極にビット線を形成する工程とを具備し、前記第1の固定層、前記第1の非磁性層、及び前記第1の記録層で1重トンネル接合素子が形成され、前記第3の固定層、前記第3の非磁性層、前記第2の記録層、前記第4の非磁性層、及び前記第4の固定層で2重トンネル接合素子が形成され、前記下部電極及び前記ビット線により互いに並列接続された前記1重トンネル接合素子及び前記2重トンネル接合素子を有するメモリセルに前記トランジスタが接続されている。
本発明によれば、大容量化を図ることが可能な磁気ランダムアクセスメモリ及びその製造方法を提供できる。
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
[1]メモリセルのレイアウト及び構造
図1は、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの平面図を示す。図2は、図1のII−II線に沿った断面図を示す。以下に、メモリセルのレイアウト及び構造について説明する。
図1は、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの平面図を示す。図2は、図1のII−II線に沿った断面図を示す。以下に、メモリセルのレイアウト及び構造について説明する。
図1に示すように、1つのメモリセルMCは、1重トンネル接合素子MTJsと2重トンネル接合素子MTJwとからなる2ビットのMTJ(Magnetic Tunnel Junction)素子(磁気抵抗効果素子)を有する。この2ビットのメモリセルMCには、1つのトランジスタTrが接続されている。
メモリセルMC内において、1重トンネル接合素子MTJsと2重トンネル接合素子MTJwとは、ビット線BLの延在方向(x方向)に一直線上に配置されている。このように配置されたメモリセルMCがx方向及びy方向にそれぞれ配置され、メモリセルアレイMCAが形成されている。
本図の場合、x方向においては、一直線上に1重トンネル接合素子MTJsと2重トンネル接合素子MTJwとが交互に配置され、y方向においては、1重トンネル接合素子MTJsだけが配置された列と2重トンネル接合素子MTJwだけが配置された列とが存在する。
尚、1セル内に1重トンネル接合素子MTJsと2重トンネル接合素子MTJwとが配置されるのであれば、以下のように変更することは可能である。例えば、x方向において、一直線上に1重トンネル接合素子MTJsが連続して配置されたり、2重トンネル接合素子MTJwが連続して配置されたりしてもよいし、y方向においては、1重トンネル接合素子MTJsと2重トンネル接合素子MTJwとが混在した列が存在してもよい。
本実施形態では、最小加工寸法をFとすると、メモリセルMCのビット線BLの延在方向(x方向)の幅は3Fであり、ビット線BLの延在方向と垂直な方向(y方向)の幅は2Fである。従って、メモリセルMCは、6F2のセル面積で2ビットのMTJ素子(1重トンネル接合素子MTJsと2重トンネル接合素子MTJw)を有している。
1つのメモリセルMC内において、1重トンネル接合素子MTJsと2重トンネル接合素子MTJwとの間の距離、具体的には、1重トンネル接合素子MTJsの2重トンネル接合素子MTJw側の側面から2重トンネル接合素子MTJwの1重トンネル接合素子MTJsの側面までの距離は、Fとなる。
x方向に隣接するメモリセルMC、MCxにおいて、メモリセルMCの2重トンネル接合素子MTJwとメモリセルMCxの1重トンネル接合素子MTJsxとの距離、具体的には、2重トンネル接合素子MTJwの1重トンネル接合素子MTJs側の側面から1重トンネル接合素子MTJsxの2重トンネル接合素子MTJwx側の側面までの距離は、2Fとなる。
y方向に隣接するメモリセルMC、MCyにおいて、メモリセルMCの1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwとメモリセルMCyの1重トンネル接合素子MTJsy及び2重トンネル接合素子MTJwyとの距離、具体的には、1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwのメモリセルMCy側の側面から1重トンネル接合素子MTJsy及び2重トンネル接合素子MTJwyのメモリセルMC側の側面までの距離は、2Fとなる。
図2に示すように、1重トンネル接合素子MTJsと2重トンネル接合素子MTJwとは、同じ下部電極30上に配置されている。1重トンネル接合素子MTJs及び2重トンネル接合素子MTJw上には上部電極41s、40wがそれぞれ配置され、この上部電極41s、40w上にビット線BLが配置されている。従って、1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwの上端部はビット線BLにつながり、1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwの下端部は下部電極30につながるため、1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwは互いに並列接続されている。
1重トンネル接合素子MTJsは、磁化方向が固定された固定層(ピン層)Ps1と、磁化方向が反転可能な記録層(フリー層)Fsと、固定層Ps1及び記録層Fsの間に設けられたトンネル接合層(非磁性層)Ts1とを有する。つまり、1重トンネル接合素子MTJsは、1つのトンネル接合層Ts1を強磁性層(固定層Ps1、記録層Fs)で挟んでいる。1重トンネル接合素子MTJsの記録層Fs上にはトンネル接合層Ts2が形成され、このトンネル接合層Ts2上には上部電極41sが形成されている。固定層Ps1/トンネル接合層Ts1/記録層Fs/トンネル接合層Ts2/上部電極41sで構成された積層部は、同じ平面形状であり、互いの側面が一致している。尚、本実施形態では、メモリセルアレイMCA中の全ての1重トンネル接合素子MTJsは互いに同じ積層構造である。
2重トンネル接合素子MTJwは、磁化方向が固定された固定層Pw1、Pw2と、磁化方向が反転可能な記録層Fwと、固定層Pw1及び記録層Fwの間に設けられたトンネル接合層Tw1と、固定層Pw2及び記録層Fwの間に設けられたトンネル接合層Tw2とを有する。つまり、2重トンネル接合素子MTJwは、2つのトンネル接合層Tw1、Tw2を強磁性層(固定層Pw1、Pw2、記録層Fw)でそれぞれ挟んでいる。2重トンネル接合素子MTJwの固定層Pw2上には上部電極40wが形成されている。固定層Pw1/トンネル接合層Tw1/記録層Fw/トンネル接合層Tw2/固定層Pw2/上部電極40wで構成された積層部は、同じ平面形状であり、互いの側面が一致している。尚、本実施形態では、メモリセルアレイMCA中の全ての2重トンネル接合素子MTJwは互いに同じ積層構造である。
1重トンネル接合素子MTJsの積層部と2重トンネル接合素子MTJwの積層部とは、例えば、次のような関係がある。固定層Ps1の膜厚と固定層Pw1の膜厚とは同じであり、固定層Ps1の上面と固定層Pw1の上面とは同じ高さである。トンネル接合層Ts1の膜厚とトンネル接合層Tw1の膜厚とは同じであり、トンネル接合層Ts1の上面とトンネル接合層Tw1の上面とは同じ高さである。記録層Fsの膜厚と記録層Fwの膜厚とは同じであり、記録層Fsの上面と記録層Fwの上面とは同じ高さである。トンネル接合層Ts2の膜厚とトンネル接合層Tw2の膜厚とは同じであり、トンネル接合層Ts2の上面とトンネル接合層Tw2の上面とは同じ高さである。上部電極41sの膜厚と固定層Pw2及び上部電極40wの合計膜厚とは同じであり、上部電極41sの上面と上部電極40wの上面とは同じ高さである。
尚、1重トンネル接合素子MTJsのトンネル接合層Ts2を削除し、そのトンネル接合層Ts2の膜厚分だけ上部電極41sを厚くし、上部電極41sの上面と上部電極40wの上面とを同じ高さにしてもよい。
[2]メモリセルの製造方法
図3乃至図8は、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルの製造工程図を示す。以下に、磁気ランダムアクセスメモリのメモリセルの製造方法について説明する。
図3乃至図8は、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルの製造工程図を示す。以下に、磁気ランダムアクセスメモリのメモリセルの製造方法について説明する。
まず、図3に示すように、後述する[3]MTJ素子の積層部の製造方法により、例えば下部電極30上に積層部13s、13wが形成される。積層部13sは、固定層Ps1/トンネル接合層Ts1/記録層Fs/トンネル接合層Ts2/固定層Ps2/上部電極40sで形成されている。積層部13wは、固定層Pw1/トンネル接合層Tw1/記録層Fw/トンネル接合層Tw2/固定層Pw2/上部電極40wで形成されている。次に、例えばRIE(Reactive Ion Etching)等のエッチングにより、下部電極30がセル毎に分離される。これにより、2つの積層部13s、13wに対して1つの下部電極30が設けられる。次に、積層部13s、13wを覆うように例えばシリコン酸化膜からなる層間絶縁膜32が堆積される。そして、CMP(Chemical Mechanical Polish)により層間絶縁膜32が平坦化される。この際、積層部13s、13wが露出されないようにする。
次に、図4(a)及び(b)に示すように、層間絶縁膜32上にレジスト33が塗布される。その後、1つの下部電極30上に配置された2つの積層部13s、13wのうち一方の積層部13s上が開口されるように、レジスト33が加工される。このレジスト33の開口部34の大きさは、例えばF×Fである。
次に、図5に示すように、レジスト33をマスクとして、例えばRIEにより、開口部34から露出する層間絶縁膜32がエッチングされる。これにより、積層部13sの上部電極40sのみが露出される。その後、レジスト33が剥離される。
次に、図6に示すように、例えばイオンミリングで積層部13sの固定層Ps2及び上部電極40sがエッチングされ、トンネル接合層Ts2が露出される。これにより、溝35が形成される。
次に、図7に示すように、例えばスパッタリングにより、例えばTaからなる電極材41が層間絶縁膜32上に堆積され、この電極材41で溝35が埋め込まれる。その後、例えばCMPにより電極材41が平坦化され、層間絶縁膜32が露出される。これにより、積層部13sの上部電極41sが形成される。
次に、図8に示すように、例えばRIEにより層間絶縁膜32及び上部電極41sがエッチバックされる。これにより、2つの積層部13s、13wの上部電極41s、40wが露出される。ここで、積層部13sにおける固定層Ps1/トンネル接合層Ts1/記録層Fsによって1重トンネル接合素子MTJsが形成され、積層部13wにおける固定層Pw1/トンネル接合層Tw1/記録層Fw/トンネル接合層Tw2/固定層Pw2によって2重トンネル接合素子MTJwが形成される。
次に、図1及び図2に示すように、例えばスパッタにより上部電極41s、40w及び層間絶縁膜32上に例えばAlからなる配線材が堆積され、この配線材がリソグラフィ及びRIEにより加工される。これにより、ビット線BLが形成される。このようにして、互いに並列接続された1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwが1メモリセルMC内に形成される。
[3]MTJ素子の積層部の製造方法
図9乃至図16は、本発明の一実施形態に係るMTJ素子の積層部の製造工程図を示す。以下に、MTJ素子の積層部の製造方法について説明する。
図9乃至図16は、本発明の一実施形態に係るMTJ素子の積層部の製造工程図を示す。以下に、MTJ素子の積層部の製造方法について説明する。
まず、図9(a)及び(b)に示すように、選択トランジスタ(図示せず)を形成した後、この選択トランジスタに接続するコンタクト12が絶縁膜11内に形成される。次に、絶縁膜11及びコンタクト12上にTaからなる下部電極30が形成され、この下部電極30上に積層膜13が形成される。この積層膜13は、固定層P1/トンネル接合層T1/記録層F/トンネル接合層T2/固定層P2/上部電極40で形成されている。例えば、固定層P1、P2はPtMn、CoFe、Ru、CoFeBが順に積層された積層膜からなり、トンネル接合層T1はMgOからなり、記録層FはCoFeBからなり、トンネル接合層T2はCuからなり、上部電極40はTaからなる。次に、積層膜13上にシリコン酸化膜15のエッチングのストッパーであるシリコン窒化膜14が堆積され、このシリコン窒化膜14上にシリコン酸化膜15が堆積される。次に、フォトリソグラフィ工程及びRIE工程を経て、シリコン酸化膜15のラインアンドスペースが形成される。このラインアンドスペースのシリコン酸化膜15及びシリコン窒化膜14上にシリコン窒化膜16が堆積される。次に、垂直性の高い異方性エッチング(例えばRIE)によりシリコン窒化膜16の一部が除去される。これにより、シリコン酸化膜15の側壁のみにシリコン窒化膜16が残される。
次に、図10に示すように、シリコン窒化膜14、16及びシリコン酸化膜15上にシリコン酸化膜17が埋め込み性良く堆積される。
次に、図11に示すように、図10の構造に対して、CMP工程又はRIE工程によって全面エッチバックが行われる。これにより、シリコン酸化膜15上に堆積したシリコン窒化膜16の肩落ち部を除去すると共に、平坦なシリコン酸化膜15、17とシリコン窒化膜16のラインが形成される。その後、シリコン酸化膜15、17及びシリコン窒化膜16上にストッパーであるシリコン窒化膜18が堆積される。
次に、図12(a)乃至(c)に示すように、シリコン窒化膜18上にシリコン酸化膜19が堆積される。次に、フォトリソグラフィ工程及びRIE工程を経て、シリコン酸化膜19のラインアンドスペースが形成される。この図12(a)のラインアンドスペースは、図9(a)のラインアンドスペースを90度回転させた向き(x方向)である。次に、ラインアンドスペースのシリコン酸化膜19及びシリコン窒化膜18上にシリコン窒化膜20が堆積される。次に、垂直性の高い異方性エッチング(例えばRIE)によりシリコン窒化膜20の一部が除去される。これにより、シリコン酸化膜19の側壁のみにシリコン窒化膜20が残される。
次に、図13(a)乃至(c)に示すように、RIE工程や薬液等により、シリコン酸化膜19が除去される。
ここで、図14(b)に示すように、図14(a)のXIVB−XIVB断面では、積層膜13上に、シリコン窒化膜14/シリコン窒化膜16/シリコン窒化膜18/シリコン窒化膜20が堆積されている。
図14(c)に示すように、図14(a)のXIVC−XIVC断面では、積層膜13上に、シリコン窒化膜14/シリコン窒化膜16/シリコン窒化膜18が堆積されている。
図14(d)に示すように、図14(a)のXIVD−XIVD断面では、積層膜13上に、シリコン窒化膜14/シリコン窒化膜16/シリコン窒化膜18/シリコン窒化膜20が堆積されている。
図14(e)に示すように、図14(a)のXIVE−XIVE断面では、積層膜13上に、シリコン窒化膜14/シリコン酸化膜15/シリコン窒化膜18/シリコン窒化膜20が堆積されている。
従って、シリコン窒化膜16とシリコン窒化膜20が交差する領域では、積層膜13上にシリコン窒化膜14、16、18、20のみが堆積している。
次に、図15(a)及び(b)に示すように、シリコン窒化膜よりシリコン酸化膜のエッチングが早い条件でRIEが行われる。これにより、積層膜13上にシリコン窒化膜14、16、18、20のみからなるハードマスクHMが形成される。
ここで、シリコン窒化膜14、16、18、20のハードマスクHMの寸法は、シリコン窒化膜16、20によって決定する。ハードマスクHMのx方向の幅W1は、シリコン窒化膜16の堆積膜厚によって制御でき、ハードマスクHMのy方向の幅W2は、シリコン窒化膜20の堆積膜厚によって制御できる。これにより、シリコン窒化膜14、16、18、20のハードマスクHMの寸法を露光装置の解像度に依存せずに自由に設計できる。
次に、図16(a)及び(b)に示すように、ハードマスクHMを用いて、イオンミリング工程やRIE工程によって積層膜13がエッチングされる。これにより、1つのメモリセルMC内に2つの積層部13s、13wが形成される。
尚、本実施形態では、ハードマスクHMの材料としてシリコン窒化膜を選び、このシリコン窒化膜と選択比が高くとれる材料であるシリコン酸化膜を用いている。しかし、この組み合わせに限定されず、選択比の高くとれる材料を選択することは可能である。例えば、ハードマスクHMとなる符号14、16、18、20の第1の材料と符号15、17、19の第2の材料としては、Si、SiO、SiN、Ta等があげられる。これらの材料のうち、第2の材料が第1の材料よりもエッチングレートが早くなる材料を組み合わせ、さらに、RIEのエッチング条件を調整するとよい。尚、第1及び第2の材料として同じ材料を選ぶことも可能であり、この場合RIE条件でエッチングレートの調整を行う。
[4]多値メモリの原理
[4−1]4値メモリ
図17は、本発明の一実施形態に係る4値メモリの1重トンネル接合素子及び2重トンネル接合素子の低抵抗状態及び高抵抗状態の抵抗値の説明図を示す。図18は、本発明の一実施形態に係るメモリセルの4値データの説明図を示す。図19は、本発明の一実施形態に係る4値メモリの電圧印加時の抵抗変化の特性図を示す。以下に、4値メモリの原理について説明する。
[4−1]4値メモリ
図17は、本発明の一実施形態に係る4値メモリの1重トンネル接合素子及び2重トンネル接合素子の低抵抗状態及び高抵抗状態の抵抗値の説明図を示す。図18は、本発明の一実施形態に係るメモリセルの4値データの説明図を示す。図19は、本発明の一実施形態に係る4値メモリの電圧印加時の抵抗変化の特性図を示す。以下に、4値メモリの原理について説明する。
図17に示すように、本実施形態による1重トンネル接合素子MTJsでは、低抵抗状態(0状態)の抵抗値Rminは「R」と規定され、高抵抗状態(1状態)の抵抗値Rmaxは「2R」と規定される。従って、1重トンネル接合素子MTJsのMR(磁気抵抗)比は100%となる。
一方、本実施形態による2重トンネル接合素子MTJwでは、低抵抗状態の抵抗値Rminは「2R」と規定され、高抵抗状態の抵抗値Rmaxは「4R」と規定される。従って、2重トンネル接合素子MTJwのMR比は100%となる。
この場合、互いに並列接続された1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwのメモリセルMCの全体の抵抗値は、4つの値をとる。本例では、図18に示すように、この4値をデータ0〜3と規定する。
データ0は、1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwの両方が低抵抗状態(0状態)の場合である。この場合、メモリセルMCの全体の抵抗Ωは、Rと2Rの並列接続された抵抗、すなわち0.67Rとなる。
データ1は、1重トンネル接合素子MTJsが低抵抗状態(0状態)、2重トンネル接合素子MTJwが高抵抗状態(1状態)の場合である。この場合、メモリセルMCの全体の抵抗Ωは、Rと4Rの並列接続された抵抗、すなわち0.8Rとなる。
データ2は、1重トンネル接合素子MTJsが高抵抗状態(1状態)、2重トンネル接合素子MTJwが低抵抗状態(0状態)の場合である。この場合、メモリセルMCの全体の抵抗Ωは、2Rと2Rの並列接続された抵抗、すなわち1Rとなる。
データ3は、1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwの両方が高抵抗状態(1状態)の場合である。この場合、メモリセルMCの全体の抵抗Ωは、2Rと4Rの並列接続された抵抗、すなわち1.3Rとなる。
次に、図19を用いて、電圧印加時のメモリセルMCの抵抗変化について説明する。
状態Aでは、1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwの両方が低抵抗状態である。この状態Aを「データ0」と規定する。
この状態Aから電圧印加量を増加させると、上部固定層Pw2と下部固定層Pw1によってスピントルクを受ける記録層Fwの磁化が反転し、2重トンネル接合素子MTJwが高抵抗状態になる。これが状態Bである。つまり、状態Bでは、1重トンネル接合素子MTJsは低抵抗状態のままで、2重トンネル接合素子MTJwは高抵抗状態となっている。この状態を「データ1」と規定する。
続いて、この状態Bから電圧印加量をさらに増大させると、記録層Fsの磁化が反転し、1重トンネル接合素子MTJsが高抵抗状態になる。これが状態Cである。つまり、状態Cでは、1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwの両方が高抵抗状態である。この状態Cを「データ3」と規定する。
この状態Cから電圧印加量を減少させると、上部固定層Pw2と下部固定層Pw1によってスピントルクを受ける記録層Fwの磁化が反転し、2重トンネル接合素子MTJwが低抵抗状態になる。これが状態Dである。つまり、状態Dでは、1重トンネル接合素子MTJsは高抵抗状態のままで、2重トンネル接合素子MTJwは低抵抗状態となっている。この状態を「データ2」と規定する。
続いて、この状態Dから電圧印加量をさらに減少させると、記録層Fsの磁化が反転し、1重トンネル接合素子MTJsが低抵抗状態になり、状態Aに戻る。
以上のループにより、1つの選択トランジスタTrで4値の抵抗状態を実現することが可能となり、6F2のセル面積で2ビット(4値)のスピン注入型MRAMを形成することが可能となる。
[4−2]3値メモリ
図20は、本発明の一実施形態に係る3値メモリの1重トンネル接合素子及び2重トンネル接合素子の低抵抗状態及び高抵抗状態の抵抗値の説明図を示す。図21は、本発明の一実施形態に係るメモリセルの3値データの説明図を示す。図22は、本発明の一実施形態に係る3値メモリの電圧印加時の抵抗変化の特性図を示す。以下に、3値メモリの原理について説明する。
図20は、本発明の一実施形態に係る3値メモリの1重トンネル接合素子及び2重トンネル接合素子の低抵抗状態及び高抵抗状態の抵抗値の説明図を示す。図21は、本発明の一実施形態に係るメモリセルの3値データの説明図を示す。図22は、本発明の一実施形態に係る3値メモリの電圧印加時の抵抗変化の特性図を示す。以下に、3値メモリの原理について説明する。
図20に示すように、本実施形態による1重トンネル接合素子MTJsでは、低抵抗状態(0状態)の抵抗値Rminは「R」と規定され、高抵抗状態(1状態)の抵抗値Rmaxは「2R」と規定される。従って、1重トンネル接合素子MTJsのMR(磁気抵抗)比は100%となる。
同様に、本実施形態による2重トンネル接合素子MTJwでは、低抵抗状態の抵抗値Rminは「R」と規定され、高抵抗状態の抵抗値Rmaxは「2R」と規定される。従って、2重トンネル接合素子MTJwのMR比は100%となる。
このように、1重トンネル接合素子MTJsと2重トンネル接合素子MTJwの低抵抗状態の抵抗値Rminが同じ値になるように規定され、1重トンネル接合素子MTJsと2重トンネル接合素子MTJwの高抵抗状態の抵抗値Rmaxが同じ値になるように規定されている。
この場合、互いに並列接続された1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwのメモリセルMCの全体の抵抗値は、3つの値をとる。本例では、図21に示すように、この3値をデータ0〜2と規定する。
データ0は、1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwの両方が低抵抗状態(0状態)の場合である。この場合、メモリセルMCの全体の抵抗Ωは、RとRの並列接続された抵抗、すなわち0.5Rとなる。
データ1は、1重トンネル接合素子MTJsが低抵抗状態(0状態)、2重トンネル接合素子MTJwが高抵抗状態(1状態)の場合と、1重トンネル接合素子MTJsが高抵抗状態(1状態)、2重トンネル接合素子MTJwが低抵抗状態(0状態)の場合との2つのケースがある。この場合、メモリセルMCの全体の抵抗Ωは、Rと2Rの並列接続された抵抗、すなわち0.67Rとなる。
データ2は、1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwの両方が高抵抗状態(1状態)の場合である。この場合、メモリセルMCの全体の抵抗Ωは、2Rと2Rの並列接続された抵抗、すなわち1Rとなる。
次に、図22を用いて、電圧印加時のメモリセルMCの抵抗変化について説明する。
状態Aでは、1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwの両方が低抵抗状態である。この状態Aを「データ0」と規定する。
この状態Aから電圧印加量を増加させると、上部固定層Pw2と下部固定層Pw1によってスピントルクを受ける記録層Fwの磁化が反転し、2重トンネル接合素子MTJwが高抵抗状態になる。これが状態Bである。つまり、状態Bでは、1重トンネル接合素子MTJsは低抵抗状態のままで、2重トンネル接合素子MTJwは高抵抗状態となっている。この状態を「データ1」と規定する。
続いて、この状態Bから電圧印加量をさらに増大させると、記録層Fsの磁化が反転し、1重トンネル接合素子MTJsが高抵抗状態になる。これが状態Cである。つまり、状態Cでは、1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwの両方が高抵抗状態である。この状態Cを「データ2」と規定する。
この状態Cから電圧印加量を減少させると、上部固定層Pw2と下部固定層Pw1によってスピントルクを受ける記録層Fwの磁化が反転し、2重トンネル接合素子MTJwが低抵抗状態になる。これが状態Dである。つまり、状態Dでは、1重トンネル接合素子MTJsは高抵抗状態のままで、2重トンネル接合素子MTJwは低抵抗状態となっている。この状態は、状態Bと同様の抵抗値であるため、「データ1」となる。
続いて、この状態Dから電圧印加量をさらに減少させると、記録層Fsの磁化が反転し、1重トンネル接合素子MTJsが低抵抗状態になり、状態Aに戻る。
以上のループにより、1つの選択トランジスタTrで3値の抵抗状態を実現することが可能となり、6F2のセル面積で3値のスピン注入型MRAMを形成することが可能となる。
[5]書き込み動作
本実施形態では、スピン注入書き込み方式を採用する、このスピン注入書き込みでは、固定層及び記録層の間に流す電流の向きに応じて、固定層及び記録層の磁化方向が平行状態又は反平行状態となる。このため、電流の流す方向を以下のように規定する。
本実施形態では、スピン注入書き込み方式を採用する、このスピン注入書き込みでは、固定層及び記録層の間に流す電流の向きに応じて、固定層及び記録層の磁化方向が平行状態又は反平行状態となる。このため、電流の流す方向を以下のように規定する。
1状態に記録する場合、固定層から記録層の方向に電流を流す。すなわち、電子を記録層側から固定層側へ注入する。これにより、固定層及び記録層の磁化は、逆方向に向き、反平行状態となる。この高抵抗状態を1状態と規定する。
一方、0状態に記録する場合、MTJ素子MTJの記録層から固定層の方向に電流を流す。すなわち、電子を固定層側から記録層側へ注入する。これにより、固定層及び記録層の磁化は、同じ方向に向き、平行状態となる。この低抵抗状態を0状態と規定する。
尚、図2に示す2重トンネル接合素子MTJwの場合、固定層Pw1及び記録層Fwの磁化方向が平行状態又は反平行状態に変化することで、0状態又は1状態と規定する。
[6]読み出し動作
本実施形態の読み出し動作では、磁気抵抗(Magneto Resistive)効果を利用する。
本実施形態の読み出し動作では、磁気抵抗(Magneto Resistive)効果を利用する。
選択セルに対応したビット線BLと、読み出しワード線を選択し、読み出し用の選択トランジスタTrをオン状態にする。そして、ビット線BLとソース線に電圧を印加することによって1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwに読み出し電流を流す。この読み出し電流に基づいて1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwからなる1セル全体の抵抗値を読み出し、センスアンプを介した増幅動作によって、“0”、“1”の記録状態を判別する。
尚、読み出し動作時は、定電圧を印加して電流値を読み出してもよいし、定電流を印加して電圧値を読み出してもよい。
[7]MTJ素子
[7−1]磁化配置
1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwの固定層及び記録層の磁化方向は、膜面に対して垂直方向を向いていてもよいし(垂直磁化型)、膜面に対して平行方向に向いていてもよい(平行磁化型、面内磁化型)。
[7−1]磁化配置
1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwの固定層及び記録層の磁化方向は、膜面に対して垂直方向を向いていてもよいし(垂直磁化型)、膜面に対して平行方向に向いていてもよい(平行磁化型、面内磁化型)。
尚、垂直磁化型のMTJ素子であれば、従来のように素子形状の長手方向で磁化方向が決定されることがなくなるという利点がある。
[7−2]材料
1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwは、例えば以下のような材料からなる。
1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwは、例えば以下のような材料からなる。
固定層及び記録層の材料には、例えば、Fe、Co、Ni又はそれらの合金、スピン分極率の大きいマグネタイト、CrO2、RXMnO3ーy(R;希土類、X;Ca、Ba、Sr)などの酸化物の他、NiMnSb、PtMnSbなどのホイスラー合金などを用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ag、Cu、Au、Al、Mg、Si、Bi、Ta、B、C、O、N、Pd、Pt、Zr、Ir、W、Mo、Nb、Ruなどの非磁性元素が多少含まれていてもよい。
ここで、固定層は、Co、Fe、Ni、Ir、Pt、Mn、B、Ruのいずれかを含む合金で形成することが望ましい。また、記録層は、Co、Fe、Ni、Bのいずれかを含む合金で形成することが望ましい。この際、固定層及び記録層は、このような合金からなる単層膜でもよいし、複数の膜からなる積層膜でもよい。
非磁性層は、常磁性金属又は絶縁酸化物で形成される。ここで、常磁性金属としては、Cu、Au、Ag等があげられる。絶縁酸化物としては、Al2O3、MgO等があげられる。その他、SiO2、AlN、Bi2O3、MgF2、CaF2、SrTiO2、AlLaO3などの様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもよい。
尚、固定層のトンネル接合層と反対側の面には、固定層の磁化方向を固着させるための反強磁性層を設けてもよい。この反強磁性層の材料としては、Fe−Mn、Pt−Mn、Pt−Cr−Mn、Ni−Mn、Ir−Mn、NiO、Fe2O3などを用いることが好ましい。
[7−3]固定層及び記録層
固定層及び記録層の各層は、図示するような単層に限定されない。例えば、固定層及び記録層は、複数の強磁性層からなる積層膜でもよい。固定層及び記録層の少なくとも一方は、第1の強磁性層/非磁性層/第2の強磁性層の3層からなり、第1及び第2の強磁性層の磁化方向が反平行状態となるように磁気結合(層間交換結合)した反強磁性結合構造であってもよいし、第1及び第2の強磁性層の磁化方向が平行状態となるように磁気結合(層間交換結合)した強磁性結合構造であってもよい。
固定層及び記録層の各層は、図示するような単層に限定されない。例えば、固定層及び記録層は、複数の強磁性層からなる積層膜でもよい。固定層及び記録層の少なくとも一方は、第1の強磁性層/非磁性層/第2の強磁性層の3層からなり、第1及び第2の強磁性層の磁化方向が反平行状態となるように磁気結合(層間交換結合)した反強磁性結合構造であってもよいし、第1及び第2の強磁性層の磁化方向が平行状態となるように磁気結合(層間交換結合)した強磁性結合構造であってもよい。
[7−4]トンネル接合層
図23(a)乃至(c)は、本発明の一実施形態に係る1重トンネル接合素子及び2重トンネル接合素子のトンネル接合層の例を示す。
図23(a)乃至(c)は、本発明の一実施形態に係る1重トンネル接合素子及び2重トンネル接合素子のトンネル接合層の例を示す。
図23(a)に示すように、下方のトンネル接合層Ts1、Tw1と上方のトンネル接合層Ts2、Tw2とを異なる材料で形成してもよい。例えば、下方のトンネル接合層Ts1、Tw1として絶縁酸化物の例えばMgOを用い、上方のトンネル接合層Ts2、Tw2として常磁性金属の例えばCuを用いる。
図23(b)に示すように、1重トンネル接合素子MTJsの上方のトンネル接合層Ts2は除去してもよい。すわなち、記録層Fwのトンネル接合層Ts1と反対側の面に上部電極41sが直接接し、固定層Pw2のトンネル接合層Tw2と反対側の面に上部電極40wが直接接する。この場合、トンネル接合層Ts1は絶縁酸化物で形成することが望ましいため例えばMgOで形成し、このトンネル接合層Ts1と同一層レベルのトンネル接合層Tw1もMgOで形成するとよい。トンネル接合層Ts1、Tw1を同一材料で同時に形成することでプロセスが容易となるからである。
図23(c)に示すように、下方のトンネル接合層Ts1、Tw1と上方のトンネル接合層Ts2、Tw2とを同じ材料で形成してもよい。例えば、トンネル接合層Ts1、Tw1、Tw2としてMgOを用いる。MgOのような抵抗値の高い材料を用いた場合は、1重トンネル接合素子MTJsの上方のトンネル接合層Ts2は除去することが望ましい。
尚、図23(c)において、2重トンネル接合素子MTJwの下方のトンネル接合層Tw1の膜厚よりも上方のトンネル接合層Tw2の膜厚を薄くするとよい。
[7−5]面積
図24は、本発明の一実施形態に係る1重トンネル接合素子及び2重トンネル接合素子の大きさが異なる例を示す。
図24は、本発明の一実施形態に係る1重トンネル接合素子及び2重トンネル接合素子の大きさが異なる例を示す。
図24に示すように、1重トンネル接合素子MTJsの平面形状の面積を2重トンネル接合素子MTJwの平面形状の面積よりも大きくしてもよい。これにより、1重トンネル接合素子MTJsの抵抗値を2重トンネル接合素子MTJwの抵抗値よりも下げることができる。このため、1重トンネル接合素子MTJsと2重トンネル接合素子MTJwとに抵抗差がより生じ、多値メモリが実現できる。
[8]効果
本発明の一実施形態によれば、1重トンネル接合素子MTJsと2重トンネル接合素子MTJwを並列接続して1セルを構成し、この1セルに対して1つの選択トランジスタTrを接続させている。ここで、1セル内の1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwでは、1状態及び0状態において、スピントルクによって磁化反転する閾値電流値が全て異なるため、例えば4値メモリを実現できる。従って、大容量の多ビットスピン注入型磁気ランダムアクセスメモリを実現できる。
本発明の一実施形態によれば、1重トンネル接合素子MTJsと2重トンネル接合素子MTJwを並列接続して1セルを構成し、この1セルに対して1つの選択トランジスタTrを接続させている。ここで、1セル内の1重トンネル接合素子MTJs及び2重トンネル接合素子MTJwでは、1状態及び0状態において、スピントルクによって磁化反転する閾値電流値が全て異なるため、例えば4値メモリを実現できる。従って、大容量の多ビットスピン注入型磁気ランダムアクセスメモリを実現できる。
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
11…絶縁膜、12…コンタクト、13…積層膜、13s、13w…積層部、14、16、18、20…シリコン窒化膜、15、17、19、21…シリコン酸化膜、
30…下部電極、32…層間絶縁膜、33…レジスト、34…開口部、35…溝、41…電極材、41s、40w…上部電極、MTJs…1重トンネル接合素子、MTJw…2重トンネル接合素子、Ps1、Pw1、Pw2…固定層、Fs、Fw…記録層、Ts1、Ts2、Tw1、Tw2…トンネル接合層、Tr…トランジスタ、MC、MCx、MCy…メモリセル、MCA…メモリセルアレイ、BL…ビット線、HM…ハードマスク。
30…下部電極、32…層間絶縁膜、33…レジスト、34…開口部、35…溝、41…電極材、41s、40w…上部電極、MTJs…1重トンネル接合素子、MTJw…2重トンネル接合素子、Ps1、Pw1、Pw2…固定層、Fs、Fw…記録層、Ts1、Ts2、Tw1、Tw2…トンネル接合層、Tr…トランジスタ、MC、MCx、MCy…メモリセル、MCA…メモリセルアレイ、BL…ビット線、HM…ハードマスク。
Claims (5)
- 磁化方向が固定された第1の固定層と磁化方向が反転可能な第1の記録層と前記第1の固定層及び前記第1の記録層の間に設けられた第1の非磁性層とを有し、前記第1の固定層及び前記第1の記録層の間に流す電流の向きに応じて前記第1の固定層及び前記第1の記録層の前記磁化方向が平行状態又は反平行状態となる1重トンネル接合素子と、
磁化方向が固定された第2及び第3の固定層と磁化方向が反転可能な第2の記録層と前記第2の固定層及び前記第2の記録層の間に設けられた第2の非磁性層と前記第3の固定層及び前記第2の記録層の間に設けられた第3の非磁性層とを有し、前記第2の固定層及び前記第2の記録層の間に流す電流の向きに応じて前記第2の固定層及び前記第2の記録層の前記磁化方向が平行状態又は反平行状態となる2重トンネル接合素子と、
互いに並列接続された前記1重トンネル接合素子及び前記2重トンネル接合素子を有するメモリセルに接続されたトランジスタと
を具備することを特徴とする磁気ランダムアクセスメモリ。 - 前記1重トンネル接合素子及び前記2重トンネル接合素子が配置された下部電極と、
前記1重トンネル接合素子上に形成された第1の上部電極と、
前記2重トンネル接合素子上に形成された第2の上部電極と、
前記第1及び第2の上部電極上に形成されたビット線と
をさらに具備することを特徴とする請求項1に記載の磁気ランダムアクセスメモリ。 - 前記第1及び第2の固定層の上面の高さは等しく、
前記第1及び第2の非磁性層の上面の高さは等しく、
前記第1及び第2の記録層の上面の高さは等しく、
前記第1及び第2の上部電極の上面の高さは等しい
ことを特徴とする請求項2に記載の磁気ランダムアクセスメモリ。 - トランジスタを形成する工程と、
前記トランジスタに接続する下部電極を形成する工程と、
第1の固定層、第1の非磁性層、第1の記録層、第2の非磁性層、第2の固定層、及び第1の上部電極が順に積層された第1の積層部と第3の固定層、第3の非磁性層、第2の記録層、第4の非磁性層、第4の固定層、及び第2の上部電極が順に積層された第2の積層部とを前記下部電極上に形成する工程と、
前記第1及び第2の積層部を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜の一部を除去し、前記第1の上部電極のみを露出させる工程と、
前記第1の上部電極及び前記第2の固定層を除去し、溝を形成する工程と、
前記溝内に第3の上部電極を形成する工程と、
前記第1及び第3の上部電極にビット線を形成する工程と
を具備し、
前記第1の固定層、前記第1の非磁性層、及び前記第1の記録層で1重トンネル接合素子が形成され、
前記第3の固定層、前記第3の非磁性層、前記第2の記録層、前記第4の非磁性層、及び前記第4の固定層で2重トンネル接合素子が形成され、
前記下部電極及び前記ビット線により互いに並列接続された前記1重トンネル接合素子及び前記2重トンネル接合素子を有するメモリセルに前記トランジスタが接続されていることを特徴とする磁気ランダムアクセスメモリの製造方法。 - 前記下部電極を形成した後、前記下部電極上に積層磁性膜を形成する工程と、
前記積層磁性膜上に第1の材料からなる第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に第2の材料からなる第2の絶縁膜を形成する工程と、
前記第2の絶縁膜の側面のみに前記第1の材料からなる第3の絶縁膜を形成する工程と、
前記第3の絶縁膜の周囲及び前記第2の絶縁膜上に前記第2の材料からなる第4の絶縁膜を堆積する工程と、
前記第4の絶縁膜を平坦化し、前記第2及び第3の絶縁膜を露出する工程と、
前記第3の絶縁膜で覆われていない領域の前記第1、第2及び第4の絶縁膜を除去し、前記積層磁性膜上に前記第1及び第3の絶縁膜からなるマスクを形成する工程と、
前記マスクを用いて前記積層磁性膜を除去し、前記第1及び第2の積層部を前記下部電極上に形成する工程と
をさらに具備することを特徴とする請求項4に記載の磁気ランダムアクセスメモリの製造方法。
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012142418A (ja) * | 2010-12-28 | 2012-07-26 | Fujitsu Semiconductor Ltd | 磁気デバイスおよびその製造方法 |
KR101212715B1 (ko) | 2009-12-29 | 2012-12-14 | 한양대학교 산학협력단 | 이중 터널 접합 구조를 이용한 자기 메모리 소자 및 자기 메모리 소자의 정보 기록방법과 정보 판독방법 |
JP2016063088A (ja) * | 2014-09-18 | 2016-04-25 | 三星電子株式会社Samsung Electronics Co.,Ltd. | 磁気トンネル接合素子及び磁気ランダムアクセスメモリ |
US9368716B2 (en) | 2009-02-02 | 2016-06-14 | Qualcomm Incorporated | Magnetic tunnel junction (MTJ) storage element and spin transfer torque magnetoresistive random access memory (STT-MRAM) cells having an MTJ |
WO2018163583A1 (ja) * | 2017-03-09 | 2018-09-13 | ソニーセミコンダクタソリューションズ株式会社 | 磁気メモリ、磁気メモリの記録方法及び磁気メモリの読み出し方法 |
WO2023276224A1 (ja) * | 2021-06-29 | 2023-01-05 | ソニーセミコンダクタソリューションズ株式会社 | 磁気抵抗素子、磁気センサ、および磁気メモリ |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7919826B2 (en) * | 2007-04-24 | 2011-04-05 | Kabushiki Kaisha Toshiba | Magnetoresistive element and manufacturing method thereof |
US8659852B2 (en) | 2008-04-21 | 2014-02-25 | Seagate Technology Llc | Write-once magentic junction memory array |
US7855911B2 (en) | 2008-05-23 | 2010-12-21 | Seagate Technology Llc | Reconfigurable magnetic logic device using spin torque |
US7852663B2 (en) * | 2008-05-23 | 2010-12-14 | Seagate Technology Llc | Nonvolatile programmable logic gates and adders |
US7881098B2 (en) | 2008-08-26 | 2011-02-01 | Seagate Technology Llc | Memory with separate read and write paths |
US7985994B2 (en) | 2008-09-29 | 2011-07-26 | Seagate Technology Llc | Flux-closed STRAM with electronically reflective insulative spacer |
US8169810B2 (en) | 2008-10-08 | 2012-05-01 | Seagate Technology Llc | Magnetic memory with asymmetric energy barrier |
US8089132B2 (en) | 2008-10-09 | 2012-01-03 | Seagate Technology Llc | Magnetic memory with phonon glass electron crystal material |
US8039913B2 (en) | 2008-10-09 | 2011-10-18 | Seagate Technology Llc | Magnetic stack with laminated layer |
US8045366B2 (en) | 2008-11-05 | 2011-10-25 | Seagate Technology Llc | STRAM with composite free magnetic element |
US8043732B2 (en) | 2008-11-11 | 2011-10-25 | Seagate Technology Llc | Memory cell with radial barrier |
US7826181B2 (en) | 2008-11-12 | 2010-11-02 | Seagate Technology Llc | Magnetic memory with porous non-conductive current confinement layer |
US8289756B2 (en) | 2008-11-25 | 2012-10-16 | Seagate Technology Llc | Non volatile memory including stabilizing structures |
US8553449B2 (en) | 2009-01-09 | 2013-10-08 | Micron Technology, Inc. | STT-MRAM cell structures |
US7826259B2 (en) | 2009-01-29 | 2010-11-02 | Seagate Technology Llc | Staggered STRAM cell |
US7999338B2 (en) | 2009-07-13 | 2011-08-16 | Seagate Technology Llc | Magnetic stack having reference layers with orthogonal magnetization orientation directions |
US8709956B2 (en) | 2011-08-01 | 2014-04-29 | Avalanche Technology Inc. | MRAM with sidewall protection and method of fabrication |
US8796795B2 (en) * | 2011-08-01 | 2014-08-05 | Avalanche Technology Inc. | MRAM with sidewall protection and method of fabrication |
KR20130018470A (ko) * | 2011-08-09 | 2013-02-25 | 에스케이하이닉스 주식회사 | 반도체 장치 |
US10003014B2 (en) * | 2014-06-20 | 2018-06-19 | International Business Machines Corporation | Method of forming an on-pitch self-aligned hard mask for contact to a tunnel junction using ion beam etching |
US10297750B1 (en) | 2017-11-16 | 2019-05-21 | International Business Machines Corporation | Wraparound top electrode line for crossbar array resistive switching device |
US11195993B2 (en) * | 2019-09-16 | 2021-12-07 | International Business Machines Corporation | Encapsulation topography-assisted self-aligned MRAM top contact |
CN113539943B (zh) * | 2020-04-16 | 2023-10-13 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
US11552243B2 (en) | 2020-04-24 | 2023-01-10 | International Business Machines Corporation | MRAM structure with ternary weight storage |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0959475A3 (en) * | 1998-05-18 | 2000-11-08 | Canon Kabushiki Kaisha | Magnetic thin film memory and recording and reproducing method and apparatus using such a memory |
JP3892736B2 (ja) * | 2001-03-29 | 2007-03-14 | 株式会社東芝 | 半導体記憶装置 |
KR100542849B1 (ko) * | 2001-11-30 | 2006-01-20 | 가부시끼가이샤 도시바 | 자기 기억 장치, 그 제조 방법 및 자기 기억 장치의 데이터 판독 방법 |
US6593608B1 (en) * | 2002-03-15 | 2003-07-15 | Hewlett-Packard Development Company, L.P. | Magneto resistive storage device having double tunnel junction |
US20060039183A1 (en) * | 2004-05-21 | 2006-02-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multi-sensing level MRAM structures |
JP4575181B2 (ja) * | 2005-01-28 | 2010-11-04 | 株式会社東芝 | スピン注入磁気ランダムアクセスメモリ |
-
2007
- 2007-04-27 JP JP2007119332A patent/JP2008277542A/ja active Pending
-
2008
- 2008-04-23 US US12/107,955 patent/US20080277703A1/en not_active Abandoned
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9368716B2 (en) | 2009-02-02 | 2016-06-14 | Qualcomm Incorporated | Magnetic tunnel junction (MTJ) storage element and spin transfer torque magnetoresistive random access memory (STT-MRAM) cells having an MTJ |
KR101212715B1 (ko) | 2009-12-29 | 2012-12-14 | 한양대학교 산학협력단 | 이중 터널 접합 구조를 이용한 자기 메모리 소자 및 자기 메모리 소자의 정보 기록방법과 정보 판독방법 |
JP2012142418A (ja) * | 2010-12-28 | 2012-07-26 | Fujitsu Semiconductor Ltd | 磁気デバイスおよびその製造方法 |
JP2016063088A (ja) * | 2014-09-18 | 2016-04-25 | 三星電子株式会社Samsung Electronics Co.,Ltd. | 磁気トンネル接合素子及び磁気ランダムアクセスメモリ |
WO2018163583A1 (ja) * | 2017-03-09 | 2018-09-13 | ソニーセミコンダクタソリューションズ株式会社 | 磁気メモリ、磁気メモリの記録方法及び磁気メモリの読み出し方法 |
US10964366B2 (en) | 2017-03-09 | 2021-03-30 | Sony Semiconductor Solutions Corporation | Magnetic memory, recording method of magnetic memory, and reading method of magnetic memory |
WO2023276224A1 (ja) * | 2021-06-29 | 2023-01-05 | ソニーセミコンダクタソリューションズ株式会社 | 磁気抵抗素子、磁気センサ、および磁気メモリ |
Also Published As
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