TW201312561A - 記憶裝置及其製造方法 - Google Patents

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Takaya Yamanaka
Susumu Shuto
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Toshiba Kk
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Abstract

實施形態之記憶裝置具備第1信號線、第2信號線、電晶體、記憶區域及導通區域。電晶體係控制在第1信號線與第2信號線之間流動之第1方向之電流及與其相反之第2方向之電流之導通。記憶區域係連接於第1信號線與電晶體之一端之間，且具有若第1平行臨限值以上之電流於第1方向流動則磁化之朝向為平行、若第1反平行臨限值以上之電流於第2方向流動則磁化之朝向為反平行之第1磁穿隧接面元件。導通區域係連接於第2信號線與電晶體之另一端之間。

Description

記憶裝置及其製造方法
實施形態係關於一種記憶裝置及其製造方法。
本專利申請案主張日本專利申請案第2011-194633號(申請日期：2011年9月7日)之優先權，該先前申請案之全文以引用的方式併入本文中。
磁電阻式記憶體(MRAM：Magnetoresistive Random Access Memory：磁阻式隨機存取記憶體)為利用磁穿隧接面(MTJ：Magnetic Tunnel Junction)元件之電阻之變化進行資訊之記憶之非揮發性記憶體之一種。MTJ元件具有一對強磁性層與設置於該一對強磁性層之間之穿隧障壁層。MTJ元件係藉由強磁性層之磁化方向之平行、反平行狀態，使相對於在穿隧障壁層中流動之穿隧電流之電阻值變化之元件。由如此之MRAM構成之記憶裝置中，期望製造步驟之進一步簡化。
本發明之實施形態在使用磁穿隧接面元件之構造中，提供一種可達成製造步驟之簡化之記憶裝置及其製造方法。
實施形態之記憶裝置具備第1信號線、第2信號線、電晶體、記憶區域及導通區域。
電晶體控制在第1信號線與第2信號線之間流動之第1方向之電流及與第1方向相反之第2方向之電流各自之導通。
記憶區域係連接於第1信號線與電晶體之一端之間。 又，記憶區域具有若第1平行臨限值以上之電流於第1方向流動則磁化之朝向為平行、若第1反平行臨限值以上之電流於第2方向流動則磁化之朝向為反平行之第1磁穿隧接面元件。
導通區域係連接於第2信號線與電晶體之另一端之間。
根據本發明之實施形態，可在使用磁穿隧接面元件之構造中，提供一種可達成製造步驟之簡化之記憶裝置及其製造方法。
以下，根據圖式說明本發明之實施形態。
另，圖式為模式性或概念性者，各部份之厚度與寬度之關係、部份間之大小之比例係數等並不一定限於與現實者相同。又，即使在表示相同部份之情形下，亦存在因圖式不同故相互之尺寸或比例係數表示為不同之情形。
又，本說明書與各圖中，對於提出之圖式中與前述之圖相同之要素附加相同之符號並適當省略詳細之說明。
(實施形態1)
圖1(a)~(c)係示例第1實施形態之記憶裝置之構成之模式性剖面圖。
圖2係示例第1實施形態之記憶裝置之模式性俯視圖。
圖3(a)~(c)係圖2中顯示部份之模式性放大剖面圖。
圖4(a)~(b)係示例記憶裝置之電路構造之圖。
圖1(a)顯示圖2中顯示之A-A線剖面。圖3(a)顯示圖2中顯示之B-B線剖面。圖3(b)顯示圖2中顯示之C-C線剖面。圖 3(c)顯示圖2中顯示之D-D線剖面。本實施形態之記憶裝置110具備第1信號線BL(1)、第2信號線BL(2)、電晶體Tr、記憶區域10及導通區域20。
第1信號線BL(1)及第2信號線BL(2)例如為位元線。
電晶體Tr控制在第1信號線BL(1)與第2信號線BL(2)之間流動之第1方向之電流及與第1方向相反之第2方向之電流各自之導通。電晶體Tr例如為MISFET(Metal Insulator Semiconductor Field effect transistor：金屬絕緣半導體場效電晶體)。
實施形態中，將自第2信號線BL(2)經由電晶體Tr朝向第1信號線BL(1)之電流之方向d1稱為第1方向，將其相反之方向d2稱為第2方向。
圖2中，模式性顯示記憶裝置110之俯視佈局。
如圖2中所示，記憶裝置110中，例如以等間隔交替配置有複數條第1信號線BL(1)及複數條第2信號線BL(2)。
此處，在實施形態中，將第1信號線BL(1)及第2信號線BL(2)之延伸方向作為X軸向(列方向)。又，將與X軸向正交之方向作為Y軸向(行方向)。
複數條第1信號線BL(1)及複數條第2信號線BL(2)中，將相鄰之一對第1信號線BL(1)及第2信號線BL(2)為一組，且在各組中處理獨立之信號。
電晶體Tr設置於第1信號線BL(1)及第2信號線BL(2)之間。於該一對第1信號線BL(1)及第2信號線BL(2)之間並聯配置複數個電晶體Tr。
複數個電晶體Tr在X軸向及Y軸向上分別以第1間距P1設置。
複數條第1信號線BL(1)及複數條第2信號線BL(2)在Y軸向上以第2間距P2交替配置。即，將複數條第1信號線BL(1)及複數條第2信號線BL(2)各一條交替沿著Y軸向以第2間距P2配置。第2間距P2為第1間距P1之一半。
在與第1信號線BL(1)及第2信號線BL(2)正交之方向(Y軸向)上，配置有複數條控制線WL。控制線WL例如為字元線。
複數條控制線WL以第1間距P1配置於X軸向上。
將該控制線WL作為閘極電極，於第1信號線BL(1)及第2信號線BL(2)與控制線WL之交叉位置上設置有電晶體Tr。
針對該複數個電晶體Tr之各者，形成記憶區域10及導通區域20。複數個記憶區域10及複數個導通區域20以第1間距P1而各自配置於X軸向及Y軸向上。又，複數個記憶區域10與複數個導通區域20相互偏離半個間距(第1間距P1之一半)而配置於X軸向及Y軸向上。
圖1(a)表示以如此之複數個電晶體Tr中之一個為中心之剖面。本實施形態之記憶裝置110中，將以該一個之電晶體Tr為中心之構成作為一個單位。且，沿著第1信號線BL(1)及第2信號線BL(2)之方向與控制線WL之方向，以矩陣狀配置有複數個單位。由於記憶裝置110中之該單位之構成相同，故在以下之說明中，以一個單位為中心進行說明。
如圖4(a)之電路圖及圖4(b)之方塊圖中所示，於第1信號線BL(1)與電晶體Tr之一端之間連接有記憶區域10。又，於第2信號線BL(2)與電晶體Tr之另一端之間連接有導通區域20。此處，電晶體Tr之一端為電晶體Tr之源極或汲極。本實施形態中，將電晶體Tr之一端作為源極。又，電晶體Tr之另一端為電晶體Tr之汲極或源極。本實施形態中，將電晶體Tr之另一端作為汲極。
即，電晶體Tr之源極側經由記憶區域10與第1信號線BL(1)連接，汲極側經由導通區域20與第2信號線BL(2)連接。藉此，若電晶體Tr之控制線WL被選擇，則於一對第1信號線BL(1)及第2信號線BL(2)之間，記憶區域10及導通區域20成為串聯連接。
如圖1(a)中所示，記憶區域10具有若第1平行臨限值以上之電流於第1方向d1流動則磁化之朝向為平行、若第1反平行臨限值以上之電流於第2方向d2流動則磁化之朝向為反平行之第1磁穿隧接面元件MTJ(1)。
又，導通區域20具有第2磁穿隧接面元件MTJ(2)。第2磁穿隧接面元件MTJ(2)中，即使第1平行臨限值以上之電流及第1反平行臨限值以上之電流之任一者流動皆可維持磁化之朝向不變。
另，第2磁穿隧接面元件MTJ(2)中，若較第1平行臨限值更大之第2平行臨限值以上之電流於第2方向d2流動則磁化之朝向為平行，若較第1反平行臨限值更大之第2反平行臨限值以上之電流於第1方向d1流動則磁化之朝向為反平 行。
此處，平行臨限值及反平行臨限值為磁穿隧接面元件之磁化之朝向反轉之電流之臨限值，本實施形態中將該電流值亦稱為「磁化反轉之臨限值」。
圖1(b)係示例第1磁穿隧接面元件MTJ(1)之構造之模式性剖面圖，圖1(c)係示例第2磁穿隧接面元件MTJ(2)之構造之模式性剖面圖。
第1磁穿隧接面元件MTJ(1)具有依作為第1下部強磁性體層之第1磁化自由層101(1)、第1穿隧障壁層102(1)及作為第1上部強磁性體層之第1磁化固定層103(1)之順序積層之第1積層體ST1。此處，將該等層之積層方向稱為「Z軸向」。又，於Z軸向上，自第1磁化自由層101(1)朝向第1磁化固定層103(1)之方向亦稱為「上(上側)」，其反方向亦稱為「下(下側)」。Z軸向為與X軸向及Y軸向正交之方向。
又，第1磁穿隧接面元件MTJ(1)中，在第1磁化自由層101(1)之下側設置有第1下部層104(1)，在第1磁化固定層103(1)之上側設置有第1上部導電層105(1)。
第1磁化固定層103(1)包含反強磁性層或強磁性層，且以磁化之方向(自旋之方向)不易反轉之方式設置。另一方面，第1磁化自由層101(1)包含強磁性層，且以磁化之方向易反轉之方式設置。
第1磁穿隧接面元件MTJ(1)中，根據相對於第1磁化固定層103(1)之磁化方向之第1磁化自由層101(1)之磁化方向為平行或反平行，通過第1穿隧障壁層102(1)之穿隧電流之電 阻值會產生變化。
因此，第1磁穿隧接面元件MTJ(1)中，可對應於所欲記憶之資訊控制第1磁化自由層101(1)之磁化方向，藉由穿隧電流量讀取電阻值之變化而讀出所記憶之資訊。
此處，相對於磁化固定層(例如，第1磁化固定層103(1))之磁化方向，將磁化自由層(例如，第1磁化自由層101(1))之磁化方向為平行之狀態稱為平行狀態(以下記為「P狀態」)，將反平行之狀態稱為反平行狀態(以下記為「AP狀態」)。
第1磁穿隧接面元件MTJ(1)中，若第1平行臨限值以上之電流或第1反平行臨限值以上之電流流動於第1磁化自由層101(1)與第1磁化固定層103(1)之間，則第1磁化自由層101(1)之磁化之方向反轉。
具體而言，若自第1磁化自由層101(1)向第1磁化固定層103(1)流動第1平行臨限值以上之電流(i1P)，則第1磁化自由層101(1)之磁化之方向成為P狀態。即，第1磁穿隧接面元件MTJ(1)藉由方向d1之電流(i1P)而成為P狀態。
另一方面，若自第1磁化固定層103(1)向第1磁化自由層101(1)流動第1反平行臨限值以上之電流(i1A)，則第1磁化自由層101(1)之磁化之方向成為AP狀態。即，第1磁穿隧接面元件MTJ(1)藉由方向d2之電流(i1A)而成為AP狀態。
此處，電流i1A較電流i1P更大。例如，電流i1A為電流i1P之1.2倍左右。
第2磁穿隧接面元件MTJ(2)具有與第1磁穿隧接面元件 MTJ(1)相同之構造。即，作為第2下部強磁性體層之第2磁化自由層101(2)與第1磁化自由層101(1)對應，第2穿隧障壁層102(2)與第1穿隧障壁層102(1)對應，作為第2上部強磁性體層之第2磁化固定層103(2)與第1磁化固定層103(1)對應。又，第2下層部104(2)與第1下層部104(1)對應，第2上部導電層105(2)與第1上部導電層105(1)對應。
第2磁穿隧接面元件MTJ(2)中，於第2磁化自由層101(2)與第2磁化固定層103(2)之間，若流動較第1平行臨限值更大之第2平行臨限值以上之電流、或較第1反平行臨限值更大之第2反平行臨限值以上之電流，則第2磁化自由層101(2)之磁化之方向反轉。
然而，第2磁穿隧接面元件MTJ(2)中，即使流動使第1磁穿隧接面元件MTJ(1)之磁化之朝向反轉之電流(i1P及i1A)，磁化之朝向亦不反轉而維持不變。
本實施形態中，第2磁穿隧接面元件MTJ(2)之磁化之朝向維持為P狀態。因此，第2磁穿隧接面元件MTJ(2)成為低電阻狀態，並發揮作為導通區域20之功能。
本實施形態之記憶裝置110中，利用上述之電流i1P及i1A，控制第1磁穿隧接面元件MTJ(1)之AP狀態及P狀態，將資訊記憶於記憶區域10中。即，本實施形態之記憶裝置110中，根據第1磁穿隧接面元件MTJ(1)之AP狀態及P狀態，可記憶2值之資訊。
無論是在記憶區域10中記錄資訊之情形、自記憶區域10讀出資訊之情形之任一者，第2磁穿隧接面元件MTJ(2)皆 維持在P狀態，即維持於低電阻狀態，即使具有磁穿隧接面元件之層構造，仍作為導通區域20發揮功能。
此處，就本實施形態之記憶裝置110之各部之配置例進行說明。
如圖1(a)中所示，電晶體Tr例如形成於由矽構成之半導體基板50上。於半導體基板50上，以特定之間隔形成有電晶體Tr之源極區域61及汲極區域62。半導體基板50之主表面50a上，在源極區域61及汲極區域62之間，經由閘極絕緣膜63設置有控制線WL。將控制線WL作為閘極電極，控制電晶體Tr之開/關。
半導體基板50之主表面50a上，設置有覆蓋控制線WL之絕緣膜81。於電晶體Tr之源極區域61之上方，設置有貫通絕緣膜81之第1導孔31。第1導孔31與源極區域61導通。另一方面，於電晶體Tr之汲極區域62之上方，設置有貫通絕緣膜81之第2導孔32。第2導孔32與汲極區域62導通。
於第1導孔31上，設置有第1下部金屬41(1)，且於其上設置有第1磁穿隧接面元件MTJ(1)。又，於第2導孔32上，設置有第2下部金屬41(2)，且於其上設置有第2磁穿隧接面元件MTJ(2)。
於第1磁穿隧接面元件MTJ(1)上設置有第1上部金屬42(1)，且於其上設置有第1信號線BL(1)。又，於第2磁穿隧接面元件MTJ(2)上設置有第2上部金屬42(2)，且於其上設置有第2信號線BL(2)。
於第1磁穿隧接面元件MTJ(1)及第2磁穿隧接面元件 MTJ(2)之周邊，設置有絕緣膜82。第1信號線BL(1)及第2信號線BL(2)於該絕緣膜82之上側露出。
此處，若要改變第1磁穿隧接面元件MTJ(1)及第2磁穿隧接面元件MTJ(2)之磁化反轉之臨限值，有改變構成第1積層體ST1及第2積層體ST2之層之材料之方法，與改變第1磁化自由層101(1)及第2磁化自由層101(2)之體積之方法。
本實施形態中，作為一例，藉由改變第1磁化自由層101(1)及第2磁化自由層101(2)之體積，而改變磁化反轉之臨限值。第1磁化自由層101(1)及第2磁化自由層101(2)之體積越大，磁化反轉之臨限值越大。
本實施形態中，第1積層體ST1之第1磁化自由層101(1)與第2積層體ST2之第2磁化自由層101(2)以同一厚度設置於同一平面上。又，兩層之材料相同。
又，第1積層體ST1之第1穿隧障壁層102(1)與第2積層體ST2之第2穿隧障壁層102(2)以同一厚度設置於同一平面上。又，兩層之材料相同。
又，第1積層體ST1之第1磁化固定層103(1)與第2積層體ST2之第2磁化固定層103(2)以同一厚度設置於同一平面上。又，兩層之材料相同。
因此，藉由改變第1積層體ST1及第2積層體ST2之於Z軸向上觀察到之外形之面積，使第1磁化自由層101(1)及第2磁化自由層101(2)之體積改變，從而可改變磁化反轉之臨限值。
如圖2中所示，第1磁穿隧接面元件MTJ(1)及第2磁穿隧 接面元件MTJ(2)之於Z軸向上觀察到之外形，即，第1積層體ST1及第2積層體ST2之於Z軸向上觀察到之外形呈圓形狀。本實施形態中，使第2磁穿隧接面元件MTJ(2)之直徑D2大於第1磁穿隧接面元件MTJ(1)之直徑D1。因此，第2磁化自由層101(2)之體積大於第1磁化自由層101(2)之體積，即使電流(i1P及i1A)在第2磁穿隧接面元件MTJ(2)中流動，磁化之朝向仍不會反轉而維持不變。
另一方面，P狀態之第1磁穿隧接面元件MTJ(1)及第2磁穿隧接面元件MTJ(2)之電阻值與於Z軸向上觀察到之外形之面積成反比。本實施形態中，藉由使於Z軸向上觀察到之第2磁穿隧接面元件MTJ(2)之面積大於第1磁穿隧接面元件MTJ(1)，可實現P狀態下之低電阻化，且即使為磁穿隧接面元件仍可擔負導通區域20之角色。
作為具體之一例，相對於第1磁穿隧接面元件MTJ(1)之直徑D1，將第2磁穿隧接面元件MTJ(2)之直徑D2設為大約2.0倍。
因此，第2磁穿隧接面元件MTJ(2)之P狀態下之電阻值與第1磁穿隧接面元件MTJ(1)之P狀態下之電阻值相比，約為0.5倍。
如先前說明所示，本實施形態之記憶裝置110中，第1積層體ST1及第2積層體ST2之層構造相同。因此，分別一樣地積層磁化自由層、穿隧障壁層及磁化固定層後，可利用一次之蝕刻而形成直徑D1及直徑D2之第1積層體ST1及第2積層體ST2。
另，實施形態中，關於導通區域20，亦可未必一定要採用具備第2磁穿隧接面元件MTJ(2)之構成。又，關於導通區域20，亦可未必一定要採用包含強磁性體之構成。即，導通區域20亦可僅由導通構件構成。
如圖2中所示，藉由將複數個記憶區域10及複數個導通區域20在X軸向及Y軸向上以均等之間距進行佈局，可在形成複數個記憶區域10及複數個導通區域20時減少曝光步驟。即，以不均等之間距進行佈局之情形下，由於光微影成像難以達到平衡，故有必要藉由個別之曝光步驟分別形成記憶區域10及導通區域20。另一方面，若以均等之間距進行佈局，則光微影成像達到平衡，可用相同之曝光步驟形成記憶區域10及導通區域20。因此，可減少曝光步驟。
又，僅由導通材料構成作為導通區域20之情形下，可使於Z軸向觀察到之記憶區域10之外形與導通區域20之外形相同，可進而達到光微影成像之平衡，從而可製造高精度之製品。
其次，就本實施形態之記憶裝置110之動作進行說明。
如圖4(b)中所示，作為記憶裝置110之周邊電路，設置有信號產生裝置90及感測放大器91。信號產生裝置90在第1信號線BL(1)及第2信號線BL(2)之間被施加寫入電壓或讀出電壓。
又，於感測放大器91之一端，例如輸入第1信號線BL(1)之電壓，於另一端輸入參照電壓ref。由該感測放大器91得出之比較結果為所記憶之資訊之讀出值。
其次，說明資訊之寫入動作之具體例。
進行資訊之寫入之情形，信號產生裝置90於第1信號線BL(1)及第2信號線BL(2)之間，施加用以使電流i1P及i1A之任一者流動之電壓，作為寫入電壓。
在進行資訊之寫入之前，第2磁穿隧接面元件MTJ(2)為P狀態，即呈低電阻狀態。
圖5(a)~(b)係說明具體之寫入動作之模式性剖面圖。
圖5(a)示例選擇電晶體Tr之控制線WL、且使電流i1P自第2信號線BL(2)流向第1信號線BL(1)時之動作。
第1磁穿隧接面元件MTJ(1)中，電流i1P自第1磁化自由層101(1)向第1磁化固定層103(1)流動。電流i1P為第1磁穿隧接面元件MTJ(1)之磁化反轉之臨限值(第1平行臨限值)以上之電流值。因此，第1磁穿隧接面元件MTJ(1)因電流i1P流動而成為P狀態。
另一方面，第2磁穿隧接面元件MTJ(2)中，電流i1P自第2磁化固定層103(2)向第2磁化自由層101(2)流動。電流i1P為較第2磁穿隧接面元件MTJ(2)之磁化反轉之臨限值更小之電流值。因此，即使電流i1P在第2磁穿隧接面元件MTJ(2)中流動，仍不會進行磁化之反轉而維持P狀態。
本實施形態中，將AP狀態設為位元之「1」，將P狀態設為位元之「0」。因此，在圖5(a)中示例之動作下，記憶「0」。
圖5(b)示例選擇電晶體Tr之控制線WL、而使電流i1A自第1信號線BL(1)流向第2信號線BL(2)時之動作。
第1磁穿隧接面元件MTJ(1)中，電流i1A自第1磁化固定層103(1)向第1磁化自由層101(1)流動。電流i1A為第1磁穿隧接面元件MTJ(1)之磁化反轉之臨限值(第1反平行臨限值)以上之電流值。因此，第1磁穿隧接面元件MTJ(1)因電流i1A流動而成為AP狀態。
另一方面，第2磁穿隧接面元件MTJ(2)中，電流i1A自第2磁化自由層101(2)向第2磁化固定層103(2)流動。電流i1A為較第2磁穿隧接面元件MTJ(2)之磁化反轉之臨限值更小之電流值。因此，即使電流i1A在第2磁穿隧接面元件MTJ(2)中流動，仍不會進行磁化之反轉而維持P狀態。
因此，在圖5(b)中示例之動作下，記憶「1」。
上述之寫入動作之任一者中，第2磁穿隧接面元件MTJ(2)都維持P狀態，且保持低電阻狀態。因此，即使在進行使任一之電流i1P及i1A流動之寫入動作之情形下，第2磁穿隧接面元件MTJ(2)仍可擔負作為導通區域20之電流路徑之任務。
其次，說明資訊之讀出動作之具體例。
進行資訊之讀出之情形，信號產生裝置90於第1信號線BL(1)及第2信號線BL(2)之間施加讀出電壓，作為讀出電壓。讀出電壓小於寫入時用以使電流i1P及i1A流動之電壓。
如圖4(b)中所示，第1磁穿隧接面元件MTJ(1)中，電阻值根據AP狀態及P狀態而變化。另一方面，第2磁穿隧接面元件MTJ(2)為P狀態，即維持低電阻狀態。因此，施加 讀出電壓時，第2磁穿隧接面元件MTJ(2)擔負作為導通區域20之電流路徑之任務。因此，第1信號線BL(1)與參照電壓ref之差分有所變化，而可進行記憶之資訊之判別。
此處，顯示取決於第1磁穿隧接面元件MTJ(1)之P狀態及AP狀態之電阻值之一例。
第1磁穿隧接面元件MTJ(1)為AP狀態之情形，電阻值例如為7千歐(kΩ)。在第1磁穿隧接面元件MTJ(1)之MR比(磁電阻變化率)例如設為200百分率(%)之情形，取決於第1磁穿隧接面元件MTJ(1)之P狀態(「0」)及AP狀態(「1」)之總電阻值如下：
「0」之情形，總電阻值為10 kΩ(寄生電阻)。
「1」之情形，總電阻值為24 kΩ。
感測放大器91之輸出根據上述之電阻值而變化。因此，根據感測放大器91之輸出，可判別所記憶之資訊。
如此，記憶裝置110可根據第1磁穿隧接面元件MTJ(1)之P狀態及AP狀態下之電阻值之變化進行資訊之記錄及讀出。又，在寫入動作及讀出動作之任一者中，第2磁穿隧接面元件MTJ(2)皆擔負作為導通區域20之任務。本實施形態中，由於將第1積層體ST1及第2積層體ST2設為相同層構造，故於電晶體Tr與第2信號線BL(2)之間無需設置另外之導通部(導孔等)，從而可使製造步驟簡化。
(實施形態2)
其次，作為第2實施形態，就記憶裝置110之製造方法進行說明。
圖6(a)~圖9(b)係說明本實施形態之製造方法之模式性剖面圖。
首先，如圖6(a)中所示，在半導體基板50上例如利用CMOS(Complementary Metal Oxide Semiconductor：互補金屬氧化物半導體)製程形成電晶體Tr。藉此，於半導體基板50之主表面50a側，形成有源極區域61及汲極區域62，且在該等之間經由閘極絕緣膜63而形成控制線WL。
其次，在電晶體Tr上形成絕緣膜81，在源極區域61及汲極區域62上形成貫通絕緣膜81之第1導孔31及第2導孔32。為形成第1導孔31及第2導孔32，首先，在絕緣膜81上形成貫通孔，在貫通孔之內壁形成障壁金屬後，例如利用CVD(Chemical Vapor Deposition：化學氣相沈積)嵌入鎢(W)。其後，利用CMP(Chemical Mechanical Polishing：化學機械研磨)實施表面之平坦化。
其次，如圖6(b)中所示，在平坦化之絕緣膜81上，形成基底金屬層41。基底金屬層41例如使用鉭(Ta)。基底金屬層41之表面粗糙度例如為0.2奈米(nm)以下。
其次，如圖7(a)中所示，在基底金屬層41上，形成依序積層磁化自由層101、穿隧障壁層102及磁化固定層103之積層膜SL。又，在積層膜SL上，形成上部導電層材料105。另，積層膜SL及上部導電層材料105可連續成膜。
磁化自由層101例如使用CoFeB。穿隧障壁層102例如使用MgO。磁化固定層103例如使用CoFeB。
又，作為上部導電層材料105，例如應用SiO2、SiN、 Ta、TiAlxNy、TaN、TiN、WN、W、Al2O3。上部導電層材料105可為使用該等材料之任1者之單層膜，亦可為使用至少2者之積層膜。
其次，將抗蝕劑塗佈於上部導電層材料105上，且利用光微影成像而形成抗蝕劑圖案R1及R2。且，將該抗蝕劑圖案R1及R2作為遮罩，蝕刻上部導電層材料105。作為該蝕刻方法，例如，使用RIE(Reactive Ion Etching：反應離子蝕刻)、IBE(Ion Beam Etching：離子束蝕刻)及濕式蝕刻中任一者。根據需要，亦可將該等進行組合而進行蝕刻。未蝕刻之剩餘部份為第1上部導電層105(1)及第2上部導電層105(2)。
第1上部導電層105(1)及第2上部導電層105(2)在其後之蝕刻中作為硬質遮罩使用。因此，第1上部導電層105(1)及第2上部導電層105(2)之在Z軸向上觀察到之外形與第1磁穿隧接面元件MTJ(1)及第2磁穿隧接面元件MTJ(2)之外形對應。可根據第1上部導電層105(1)及第2上部導電層105(2)之外形，設定第1磁穿隧接面元件MTJ(1)及第2磁穿隧接面元件MTJ(2)之大小。本實施形態中，例如，將第1上部導電層105(1)及第2上部導電層105(2)之在Z軸向上觀察到之外形各自設為圓形狀，且相對於第1上部導電層105(1)之直徑，將第2上部導電層105(2)之直徑設為約2.0倍。
其後，將第1上部導電層105(1)及第2上部導電層105(2)作為硬質遮罩使用，蝕刻積層膜SL。作為該蝕刻方法，例 如，使用RIE、高溫RIE(例如，150℃~300℃)及IBE中任一者。根據需要，亦可將該等進行組合而進行蝕刻。利用該蝕刻，如圖7(b)中所示，形成作為積層膜SL之剩餘之一部份之第1積層體ST1及作為積層膜SL之剩餘之另一部份之第2積層體ST2。即，於第1上部導電層105(1)之下側，形成由第1磁化自由層101(1)、第1穿隧障壁層102(1)、第1磁化固定層103(1)構成之第1積層體ST1，於第2上部導電層105(2)之下側，形成由第2磁化自由層101(2)、第2穿隧障壁層102(2)、第2磁化固定層103(2)構成之第2積層體ST2。第1積層體ST1之在Z軸向上觀察到之面積小於第2積層體ST2之在Z軸向上觀察到之面積。
形成第1積層體ST1及第2積層體ST2之後，用保護膜83覆蓋該等。作為保護膜83，可使用例如SixNy、Al2O3、AlxOy(富氧：x=小於2，y=3)、SiO2、SiAlxOy、TiO2、ZrO2中之任一者，或該等中至少2個之組合。作為成膜方法，例如使用濺鍍法(包含傾斜入射沈積)、CVD、ALD(Atomic Layer Deposition：原子層沈積)。本實施形態中，作為保護膜83之一例，利用濺鍍法(包含傾斜入射沈積)以30 nm之膜厚形成SiN。
其次，如圖8(a)中所示，沈積層間絕緣膜84，並埋入第1積層體ST1及第2積層體ST2之間。層間絕緣膜84例如使用SiO2、SiOF、SiOC。且，利用CMP使層間絕緣膜84平坦化。又，平坦化之後，蝕刻層間絕緣膜84，使第1上部導電層105(1)及第2上部導電層105(2)之上側之一部份露出。
其次，如圖8(b)中所示，在露出之第1上部導電層105(1)及第2上部導電層105(2)上，沈積上部金屬材料42，且使之與第1上部導電層105(1)與第2上部導電層105(2)接觸。上部金屬材料42例如使用Ti、Ta、TiN、W、TaN。
其次，利用光微影成像及蝕刻，去除上部金屬材料42、層間絕緣膜84及基底金屬層41之一部份。因此，如圖9(a)中所示，自Z軸方向觀察，包含第1積層體ST1及第2積層體ST2之部份以外之上部金屬材料42、層間絕緣膜84及基底金屬層41被去除。其後，沈積保護膜85。保護膜85之材料與保護膜83相同。
其次，如圖9(b)中所示，使絕緣膜82沈積於保護膜85上，進行表面之平坦化後，例如利用金屬鑲嵌法形成由銅(Cu)構成之第1信號線BL(1)及第2信號線BL(2)。藉此，於第1信號線BL(1)與第1導孔31之間，形成有具有第1磁穿隧接面元件MTJ(1)之記憶區域10，於第2信號線BL(2)與第2導孔32之間，形成有具有第2磁穿隧接面元件MTJ(2)之導通區域20。
藉由如此之步驟，完成記憶裝置110。
上述之製造方法中，如圖7(a)~(b)中之步驟所示，將磁化自由層101、穿隧障壁層102及磁化固定層103依該順序分別一樣地成膜後，利用蝕刻一次形成大小不同之第1積層體ST1及第2積層體ST2。因此，與形成第1積層體ST1後，以其他步驟在第2導孔32上形成導通構件之情形相比，可謀求製造步驟之大幅簡化。又，根據作為蝕刻時之 硬質遮罩使用之第1上部導電層105(1)及第2上部導電層105(2)之大小，可簡單且正確地設定第1積層體ST1及第2積層體ST2之大小，而可容易地製造體積不同之第1磁化自由層101(1)及第2磁化自由層101(2)。
又，記憶裝置110中，如圖2中所示，具備複數個記憶區域10(圖2中，第1磁穿隧接面元件MTJ(1)所示之區域)與複數個導通區域20(圖2中，第2磁穿隧接面元件MTJ(2)所示之區域)。
複數個記憶區域10各自以同一間距(第1間距P1)配置於X軸向(列方向)及Y軸向(行方向)上。
再者，複數個導通區域20各自以同一間距(與記憶區域10之間距相同之第1間距P1)配置於X軸向(列方向)及Y軸向(行方向)上。
且，複數個記憶區域10與複數個導通區域20相互偏離半個間距而配置於X軸向及Y軸向上。
根據如此之佈局，形成記憶區域10及導通區域20時使用之光微影成像達到平衡。因此，即使記憶區域10及導通區域20之互相之大小不同，仍可抑制製造偏差，從而可提供穩定之製品。
(實施形態3)
圖10(a)~(c)係示例第3實施形態之記憶裝置之模式性剖面圖。
圖10(a)表示將電晶體Tr中之一個作為中心之剖面。
圖10(b)係示例第1磁穿隧接面元件MTJ(1)之構造之模式 性剖面圖，圖10(c)係示例導通區域之構造之模式性剖面圖。
如圖10中所示，本實施形態之記憶裝置120中，與圖1中顯示之記憶裝置110相比，導通區域21之層構造不同。
即，記憶裝置120之導通區域21與記憶區域10之第1磁穿隧接面元件MTJ(1)之一部份之層構造相同。
具體而言，記憶裝置120之導通區域21具備與第1磁穿隧接面元件MTJ(1)之積層體ST1之一部份相同之第2磁化自由層101(2)及第2磁化固定層103(2)。即，於導通區域21之積層體ST21中，未設置有導通區域20之第2積層體ST2中所含之第2穿隧障壁層102(2)。
如此之記憶裝置120中，對於與第1磁穿隧接面元件MTJ(1)之積層體ST1相同之層，可用相同製造步驟形成，而可謀求製造步驟之簡化。另一方面，於導通區域21中未設置有導通區域20之第2積層體ST2中所含之第2穿隧障壁層102(2)。因此，與導通區域20相比，可達成導通區域21之低電阻化。
另，圖10中顯示之記憶裝置120中，自Z軸向觀察，第1積層體ST1之外形之大小與積層體ST21之外形之大小雖不同，但亦可為相同之外形(相同面積)。即，由於積層體ST21中未設置有穿隧障壁層，故即使為與第1積層體ST1相同之外形，仍可充分低電阻化。因此，可作為導通區域20充分發揮功能。
(實施形態4)
其次，作為實施形態4，就記憶裝置120之製造方法進行說明。
圖11(a)~圖12(b)係說明本實施形態之製造方法之模式性剖面圖。
此處，對圖11(a)中所示之半導體基板50之電晶體Tr之形成、經由閘極絕緣膜63之控制線WL之形成、絕緣膜81之形成、第1導孔31及第2導孔32之形成、直至基底金屬層41之形成，與圖6(a)~(b)中顯示之步驟相同。
其次，在基底金屬層41上，形成磁化自由層101A。接著，將抗蝕劑塗佈於磁化自由層101A上，且利用光微影成像在磁化自由層101A上之第2導孔32上形成抗蝕劑圖案R。
其次，如圖11(b)中所示，在磁化自由層101A及抗蝕劑圖案R上形成穿隧障壁層102A。且，藉由去除抗蝕劑圖案R，脫除穿隧障壁層102A之一部份。因此，如圖12(a)中所示，第2導孔32上之穿隧障壁層102A被去除，於該部份形成開口。
其次，如圖12(b)中所示，在形成有開口之穿隧障壁層102A上，依序積層磁化固定層103A及上部導電層材料105A，從而形成積層膜SL。其後，與圖7(b)~圖9(b)中所示之步驟相同，蝕刻積層膜SL，形成第1積層體ST1及積層體ST21，而形成記憶區域10及導通區域21。
藉由如此之步驟，完成記憶裝置120。
藉由上述之裝置方法，利用積層膜SL之一次之蝕刻，可 一次形成第1積層體ST1及積層體ST21。因此，形成第1積層體ST1後，與以其他步驟在第2導孔32上形成導通材料之情形相比，可謀求製造步驟之大幅簡化。
(實施形態5)
圖13係示例第5實施形態之記憶裝置之模式性剖面圖。
圖14(a)~(b)係示例記憶裝置及導通區域之層構造之模式性剖面圖。
如圖13中所示，本實施形態之記憶裝置130在記憶區域10中設置有第1磁穿隧接面元件MTJ(1)與第3磁穿隧接面元件MTJ(3)，在導通區域20中，設置有第2磁穿隧接面元件MTJ(2)與第4磁穿隧接面元件MTJ(4)。
第3磁穿隧接面元件MTJ(3)係設置於第1信號線BL(1)與第1磁穿隧接面元件MTJ(1)之間。第3磁穿隧接面元件MTJ(3)中，若與第1平行臨限值不同之第3平行臨限值以上之電流於第1方向d1流動，則磁化之朝向為平行，若與第1反平行臨限值不同之第3反平行臨限值以上之電流於第2方向d2流動，則磁化之朝向為反平行。第3平行臨限值較第1平行臨限值更小或更大。第3反平行臨限值較第1反平行臨限值更小或更大。本實施形態中，以第3平行臨限值小於第1平行臨限值、第3反平行臨限值小於第1反平行臨限值之情形為例。
如圖14(a)中所示，第3磁穿隧接面元件MTJ(3)疊合於第1磁穿隧接面元件MTJ(1)上。
第3磁穿隧接面元件MTJ(3)具有依第3磁化自由層 101(3)、第3穿隧障壁層102(3)及第3磁化固定層103(3)之順序積層之第3積層體ST3。又，於第3磁化自由層101(3)之下側設置有第3下部層104(3)，於第3磁化固定層103(3)之上側設置有第3上部導電層105(3)。
該第3磁穿隧接面元件MTJ(3)之第3積層體ST3之積層順序與第1磁穿隧接面元件MTJ(1)之第1積層體ST1之積層順序為相互相同之順序。即，第1積層體ST1自下朝上依第1磁化自由層101(1)、第1穿隧障壁層102(1)、第1磁化固定層103(1)之順序積層，第3積層體ST3亦依相同順序積層。
如此，將堆疊第1積層體ST1及第3積層體ST3之構造設置於第1下部金屬41(1)與第1上部金屬42(1)之間。
第1積層體ST1之在Z軸向上觀察到之外形之大小與第3積層體ST3之在Z軸向上觀察到之外形之大小相等。因此，要改變第1磁穿隧接面元件MTJ(1)及第3磁穿隧接面元件MTJ(3)之磁化反轉之臨限值，有改變構成第1積層體ST1及第3積層體ST3之層之材料之方法，與改變磁化自由層之厚度之方法。藉由該等至少任一種方法，在本實施形態中，第3磁穿隧接面元件MTJ(3)之磁化反轉之臨限值以小於第1磁穿隧接面元件MTJ(1)之磁化反轉之臨限值之方式設定。
如此之記憶裝置10之構造中，例如，沿著自第1信號線BL(1)流向第2信號線BL(2)之電流之方向d2，第1積層體ST1之積層順序與第3積層體ST3之積層順序為相互相同之順序。因此，相對於電流之方向之P狀態及AP狀態之變化在第1磁穿隧接面元件MTJ(1)與第3磁穿隧接面元件MTJ(3) 中相同。又，除該特性外，利用磁化反轉之臨限值之差異，抑制第1磁穿隧接面元件MTJ(1)與第3磁穿隧接面元件MTJ(3)之P狀態及AP狀態。
第4磁穿隧接面元件MTJ(4)係設置於第2信號線BL(2)與第2磁穿隧接面元件MTJ(2)之間。第4磁穿隧接面元件MTJ(4)中，若與第2平行臨限值不同之第4平行臨限值以上之電流於第2方向d2流動，則磁化之朝向為平行，若與第2反平行臨限值不同之第4反平行臨限值以上之電流於第1方向d1流動，則磁化之朝向為反平行。第4平行臨限值較第2平行臨限值更小或更大。第4反平行臨限值較第2反平行臨限值更小或更大。本實施形態中，以第4平行臨限值小於第2平行臨限值、第4反平行臨限值小於第2反平行臨限值之情形為例。
如圖14(b)中所示，第4磁穿隧接面元件MTJ(4)堆疊於第2磁穿隧接面元件MTJ(2)上。
第4磁穿隧接面元件MTJ(4)具有依第4磁化自由層101(4)、第4穿隧障壁層102(4)及第4磁化固定層103(4)之順序積層之第4積層體ST4。又，於第4磁化自由層101(4)之下側設置有第4下部層104(4)，於第4磁化固定層103(4)之上側設置有第4上部導電層105(4)。
該第4磁穿隧接面元件MTJ(4)之第4積層體ST4之積層順序與第2磁穿隧接面元件MTJ(2)之第2積層體ST2之積層順序為相互相同之順序。即，第2積層體ST2自下朝上，依第2磁化自由層101(2)、第2穿隧障壁層102(2)、第2磁化固定 層103(2)之順序積層，第4積層體ST4亦依相同順序積層。
如此，將堆疊第2積層體ST2及第4積層體ST4之構造設置於第2下部金屬41(2)與第2上部金屬42(2)之間。
第2積層體ST2之在Z軸向上觀察到之外形之大小與第4積層體ST4之在Z軸向上觀察到之外形之大小相等。因此，要改變第2磁穿隧接面元件MTJ(2)及第4磁穿隧接面元件MTJ(4)之磁化反轉之臨限值，有改變構成第2積層體ST2及第4積層體ST4之層之材料之方法，與改變磁化自由層之厚度之方法。根據該等之至少任一種方法，本實施形態中，第4磁穿隧接面元件MTJ(4)之磁化反轉之臨限值以小於第2磁穿隧接面元件MTJ(2)之磁化反轉之臨限值之方式設定。
如此之導通裝置20之構造中，即使第1磁穿隧接面元件MTJ(1)之磁化反轉之臨限值及第3磁穿隧接面元件MTJ(3)之磁化反轉之臨限值流向第2磁穿隧接面元件MTJ(2)及第4磁穿隧接面元件MTJ(4)，第2磁穿隧接面元件MTJ(2)及第4磁穿隧接面元件MTJ(4)之任一者之磁化之朝向皆不會反轉而維持P狀態。
因此，第2磁穿隧接面元件MTJ(2)及第4磁穿隧接面元件MTJ(4)成低電阻狀態，且發揮作為導通區域20之功能。
如此，藉由採用於記憶區域10中積層第1磁穿隧接面元件MTJ(1)及第3磁穿隧接面元件MTJ(3)、在導通區域20中積層第2磁穿隧接面元件MTJ(2)及第4磁穿隧接面元件MTJ(4)之構造，藉此，記憶裝置130可實現記憶2位元之資訊之構成。
另，圖13中顯示之記憶裝置130中，採用對於記憶區域10及導通區域20之任一者皆應用積層磁穿隧接面元件之構成，但亦可為應用僅在記憶區域10及導通區域20之僅任一方積層有磁穿隧接面元件之構成者。又，於記憶區域10及導通區域20之各者中，積層之磁穿隧接面元件之數亦可為3個以上。
其次，就本實施形態之記憶裝置130之動作進行說明。
圖15係示例記憶裝置及其周邊電路之方塊圖。
圖16(a)~(d)係說明具體之寫入動作之模式性剖面圖。
圖16中，模式性顯示記憶裝置130中之第1磁穿隧接面元件MTJ(1)~第4磁穿隧接面元件MTJ(4)、電流之方向及P狀態及AP狀態。
如圖15中所示，作為記憶裝置130之周邊電路，設置有信號產生裝置90及感測放大器91。設置於電晶體Tr與第1信號線BL(1)之間之記憶區域10中，於電晶體Tr側設置有第1磁穿隧接面元件MTJ(1)，於第1信號線BL(1)側設置有第3磁穿隧接面元件MTJ(3)。又，設置於電晶體Tr與第2信號線BL(2)之間之導通區域20中，於電晶體Tr側設置有第2磁穿隧接面元件MTJ(2)，於第2信號線BL(2)側設置有第4磁穿隧接面元件MTJ(4)。
其次，說明資訊之寫入動作之具體例。
進行資訊之寫入之情形，信號產生裝置90將用以使電流i1A、i1P、i3A及i3P之任一者流動之電壓施加於第1信號線BL(1)及第2信號線BL(2)之間，作為寫入電壓。
此處，電流i3A為用以將第3磁穿隧接面元件MTJ(3)設為AP狀態之電流。電流i3A為第3反平行臨限值以上、小於第1反平行臨限值之值。
電流i3P為用以將第3磁穿隧接面元件MTJ(3)設為P狀態之電流。電流i3P為第3平行臨限值以上、小於第1平行臨限值之值。
另，進行資訊之寫入前，第2磁穿隧接面元件MTJ(2)及第4磁穿隧接面元件MTJ(4)維持P狀態，即低電阻狀態。
又，即使使電流i1A、i1P、i3A及i3P之任一者流動，第2磁穿隧接面元件MTJ(2)及第4磁穿隧接面元件MTJ(4)之任一者仍不會發生磁化之反轉，仍舊維持P狀態。
圖16(a)示例使電流i1A流動時之動作。即，選擇圖15中顯示之電晶體Tr之控制線WL，使電流i1A自第1信號線BL(1)流向第2信號線BL(2)時之動作。
第1磁穿隧接面元件MTJ(1)及第3磁穿隧接面元件MTJ(3)在電流i1A流動下，雙方皆成為AP狀態。
第2磁穿隧接面元件MTJ(2)及第4磁穿隧接面元件MTJ(4)，即使電流i1A流動仍維持在P狀態，作為導通區域20發揮功能。
本實施形態中，將AP狀態設為位元之「1」，將P狀態設為位元之「0」。又，作為一例，為將2位元之資訊依第1磁穿隧接面元件MTJ(1)、第3磁穿隧接面元件MTJ(3)之順序表示。
因此，在圖16(a)中示例之動作下，記憶2位元之「11」。
圖16(b)係示例在成為圖16(a)中顯示之狀態後，電流i3P流動時之動作。即，選擇圖15中顯示之電晶體Tr之控制線WL，使電流i3P自第2信號線BL(2)流向第1信號線BL(1)時之動作。
若電流i3P流動，則僅第3磁穿隧接面元件MTJ(3)成為P狀態，其他之磁穿隧接面元件MTJ(1)、MTJ(2)及MTJ(4)之狀態不會反轉而維持不變。第2磁穿隧接面元件MTJ(2)及第4磁穿隧接面元件MTJ(4)作為導通區域20發揮功能。
因此，在圖16(b)中示例之動作下，記憶2位元之「10」。
圖16(c)係示例電流i1P流動時之動作。即，為選擇圖15中顯示之電晶體Tr之控制線WL，使電流i1P自第2信號線BL(2)流向第1信號線BL(1)時之動作。
第1磁穿隧接面元件MTJ(1)及第3磁穿隧接面元件MTJ(3)在電流i1P流動下，雙方皆成為P狀態。
第2磁穿隧接面元件MTJ(2)及第4磁穿隧接面元件MTJ(4)，即使電流i1P流動仍維持在P狀態，作為導通區域20發揮功能。
因此，在圖16(c)中示例之動作下，記憶2位元之「00」。
圖16(d)係示例在成為圖16(c)中顯示之狀態後，電流i3A流動時之動作。即，選擇圖15中顯示之電晶體Tr之控制線WL，使電流i3A自第1信號線BL(1)流向第2信號線BL(2)時之動作。
若電流i3A流動，則僅第3磁穿隧接面元件MTJ(3)成為 AP狀態，其他之磁穿隧接面元件MTJ(1)、MTJ(2)及MTJ(4)之狀態不會反轉而維持不變。第2磁穿隧接面元件MTJ(2)及第4磁穿隧接面元件MTJ(4)作為導通區域20發揮功能。
因此，在圖16(d)中示例之動作下，記憶2位元之「01」。
此處，就寫入動作進行總結。
記憶「00」之情形，使電流i1P流動。
記憶「01」之情形，使電流i1P流動後，使電流i3A流動。
記憶「10」之情形，使電流i1A流動後，使電流i3P流動。
記憶「11」之情形，使電流i1A流動。
其次，說明資訊之讀出動作之具體例。
進行資訊之讀出之情形，作為讀出電壓，信號產生裝置90於第1信號線BL(1)及第2信號線BL(2)之間施加讀出電壓。讀出電壓較最小之寫入電壓更小。
記憶裝置130中，總電阻值會因第1磁穿隧接面元件MTJ(1)及第3磁穿隧接面元件MTJ(3)之AP狀態及P狀態之組合而變化。因此，第1信號線BL(1)與參照電壓ref之差分變化，而可進行記憶之資訊之判別。
此處，顯示取決於第1磁穿隧接面元件MTJ(1)及第3磁穿隧接面元件MTJ(3)之AP狀態及P狀態之電阻值之一例。
第1磁穿隧接面元件MTJ(1)為AP狀態之情形，電阻值例 如為7千歐(kΩ)。又，第3磁穿隧接面元件MTJ(3)為AP狀態之情形，電阻值例如為3 kΩ。若第1磁穿隧接面元件MTJ(1)及第3磁穿隧接面元件MTJ(3)之MR比(磁電阻變化率)例如為200百分率(%)之情形，第1磁穿隧接面元件MTJ(1)及第3磁穿隧接面元件MTJ(3)之AP狀態及P狀態之組合之總電阻值如下：
「00」之情形，總電阻值為10 kΩ(寄生電阻)。
「10」之情形，總電阻值為16 kΩ。
「01」之情形，總電阻值為24 kΩ。
「11」之情形，總電阻值為30 kΩ。
感測放大器91之輸出根據上述之總電阻值而變化。因此，根據感測放大器91之輸出，可判別所記憶之資訊。另，本實施形態中，在第1磁穿隧接面元件MTJ(1)之AP狀態下之電阻值與第3磁穿隧接面元件MTJ(3)之AP狀態下之電阻值之間設有差異。因此，在「10」之情形與「01」之情形下總電阻值會產生差異，可根據感測放大器91之輸出而判別該等。
如此，半導體記憶裝置130可利用第1磁穿隧接面元件MTJ(1)及第3磁穿隧接面元件MTJ(3)而支援多值化。又，在寫入動作及讀出動作之任一者中，第2磁穿隧接面元件MTJ(2)及第4磁穿隧接面元件MTJ(4)皆擔負作為導通區域20之任務。本實施形態中，由於將記憶區域10及導通區域20設為相同之層構造，故無需在電晶體Tr與第2信號線BL(2)之間另外設置導通部(導孔等)，從而可使製造步驟簡 化。
如以上說明所示，根據實施形態之記憶裝置及其製造方法，可實現使用磁穿隧接面元件而支援多值化之構造，且可達成層構造及製造步驟之簡化。
另，上述已說明本實施形態及其變化例，但本發明並不限定於該等之例者。例如，雖針對第1磁穿隧接面元件MTJ(1)及第3磁穿隧接面元件MTJ(3)，將P狀態設為位元「0」，將AP狀態設為位元「1」，但相反亦可。又，針對第1磁穿隧接面元件MTJ(1)及第3磁穿隧接面元件MTJ(3)在AP狀態下之電阻值為一例進行說明，但並不限定於此者。又，對於上述之各實施形態或其變形例，由本領域技術人員適宜地進行構成要素之追加、刪除、設計更改者，或適宜組合各實施形態之特徵者，只要具備本發明之要旨，皆包含於本發明之範圍內。
雖說明了本發明之若干個實施形態，但該等之實施形態乃作為例子提示者，並不意圖限定發明之範圍。該等新型實施形態可在其他之種種形態下實施，且在不脫離發明之要旨之範圍中，可進行種種省略、置換、變更。該等實施形態或其變形，皆包含於發明之範圍或要旨內，且包含於申請專利範圍中記載之發明及與其均等之範圍內。
10‧‧‧記憶區域
20‧‧‧導通區域
31‧‧‧第1導孔
32‧‧‧第2導孔
41‧‧‧基底金屬層
41(1)‧‧‧第1下部金屬
41(2)‧‧‧第2下部金屬
42‧‧‧上部金屬材料
42(1)‧‧‧第1上部金屬
42(2)‧‧‧第2上部金屬
50‧‧‧半導體基板
50a‧‧‧主表面
61‧‧‧源極區域
62‧‧‧汲極區域
63‧‧‧絕緣膜
81‧‧‧絕緣膜
82‧‧‧絕緣膜
83‧‧‧保護膜
84‧‧‧層間絕緣膜
85‧‧‧保護膜
90‧‧‧信號產生裝置
91‧‧‧感測放大器
101‧‧‧磁化自由層
101(1)‧‧‧第1磁化自由層
101(2)‧‧‧第2磁化自由層
101(3)‧‧‧第3磁化自由層
101(4)‧‧‧第4磁化自由層
102‧‧‧穿隧障壁層
102(1)‧‧‧第1穿隧障壁層
102(2)‧‧‧第2穿隧障壁層
102(3)‧‧‧第3穿隧障壁層
102(4)‧‧‧第4穿隧障壁層
103‧‧‧磁化固定層
103(1)‧‧‧第1磁化固定層
103(2)‧‧‧第2磁化固定層
103(3)‧‧‧第3磁化固定層
103(4)‧‧‧第4磁化固定層
104(1)‧‧‧第1下部層
104(2)‧‧‧第2下層部
104(3)‧‧‧第3下部層
104(4)‧‧‧第4下部層
105‧‧‧上部導電材料
105(1)‧‧‧第1上部導電層
105(2)‧‧‧第2上部導電層
105(3)‧‧‧第3上部導電層
105(4)‧‧‧第4上部導電層
110‧‧‧記憶裝置
120‧‧‧記憶裝置
130‧‧‧記憶裝置
BL(1)‧‧‧第1信號線
BL(2)‧‧‧第2信號線
D1‧‧‧直徑
D2‧‧‧直徑
d1‧‧‧第1方向
d2‧‧‧第2方向
i1A‧‧‧電流
i1P‧‧‧電流
i3A‧‧‧電流
i3P‧‧‧電流
MTJ(1)‧‧‧第1磁穿隧接面元件
MTJ(2)‧‧‧第2磁穿隧接面元件
MTJ(3)‧‧‧第3磁穿隧接面元件
MTJ(4)‧‧‧第4磁穿隧接面元件
P1‧‧‧第1間距
P2‧‧‧第2間距
R‧‧‧抗蝕劑圖案
R1‧‧‧抗蝕劑圖案
R2‧‧‧抗蝕劑圖案
ref‧‧‧輸入參照電壓
SL‧‧‧積層膜
ST1‧‧‧第1積層體
ST2‧‧‧第2積層體
ST3‧‧‧第3積層體
ST4‧‧‧第4積層體
Tr‧‧‧電晶體
WL‧‧‧控制線
圖1(a)~(c)係示例第1實施形態之記憶裝置之構成之模式性剖面圖。
圖2係示例第1實施形態之記憶裝置之模式性俯視圖。
圖3(a)~(c)係圖2中顯示部份之模式性放大剖面圖。
圖4(a)~(b)係示例記憶裝置之電路構造之圖。
圖5(a)~(b)係說明具體之寫入動作之模式性剖面圖。
圖6(a)~圖9(b)係說明本實施形態之製造方法之模式性剖面圖。
圖10(a)~(c)係例說明第3實施形態之記憶裝置之模式性剖面圖。
圖11(a)~圖12(b)係說明本實施形態之製造方法之模式性剖面圖。
圖13係示例第5實施形態之記憶裝置之模式性剖面圖。
圖14(a)~(b)係示例記憶裝置及導通區域之層構造之模式性剖面圖。
圖15係示例記憶裝置及其周邊電路之方塊圖。
圖16(a)~(d)係說明具體之寫入動作之模式性剖面圖。
10‧‧‧記憶區域
20‧‧‧導通區域
31‧‧‧第1導孔
32‧‧‧第2導孔
41(1)‧‧‧第1下部金屬
41(2)‧‧‧第2下部金屬
42(1)‧‧‧第1上部金屬
42(2)‧‧‧第2上部金屬
50‧‧‧半導體基板
50a‧‧‧主表面
61‧‧‧源極區域
62‧‧‧汲極區域
63‧‧‧絕緣膜
81‧‧‧絕緣膜
82‧‧‧絕緣膜
101(1)‧‧‧第1磁化自由層
101(2)‧‧‧第2磁化自由層
102(1)‧‧‧第1穿隧障壁層
102(2)‧‧‧第2穿隧障壁層
103(1)‧‧‧第1磁化固定層
103(2)‧‧‧第2磁化固定層
104(1)‧‧‧第1下部層
104(2)‧‧‧第2下層部
105(1)‧‧‧第1上部導電層
105(2)‧‧‧第2上部導電層
110‧‧‧記憶裝置
BL(1)‧‧‧第1信號線
BL(2)‧‧‧第2信號線
d1‧‧‧第1方向
d2‧‧‧第2方向
MTJ(1)‧‧‧第1磁穿隧接面元件
MTJ(2)‧‧‧第2磁穿隧接面元件
ST1‧‧‧第1積層體
ST2‧‧‧第2積層體
Tr‧‧‧電晶體
WL‧‧‧控制線

Claims (18)

  1. 一種記憶裝置，其特徵為包含：第1信號線；第2信號線；電晶體，其係控制在上述第1信號線與上述第2信號線間流動之第1方向之電流、及與上述第1方向相反之第2方向之電流各自之導通；記憶區域，其係連接於上述第1信號線與上述電晶體之一端之間，且包含若第1平行臨限值以上之電流於上述第1方向流動則磁化之朝向為平行、若第1反平行臨限值以上之電流於上述第2方向流動則磁化之朝向為反平行之第1磁穿隧接面元件；及導通區域，其係連接於上述第2信號線與上述電晶體之另一端之間。
  2. 如請求項1之記憶裝置，其中上述導通區域包含強磁性體，且包含即使流動上述第1平行臨限值以上之電流及第1反平行臨限值以上之電流之任一者，磁化之朝向仍維持不變之第2磁穿隧接面元件。
  3. 如請求項2之記憶裝置，其中上述第2磁穿隧接面元件中，若較上述第1平行臨限值更大之第2平行臨限值以上之電流於上述第2方向流動，則磁化之朝向為平行，若較上述第1反平行臨限值更大之第2反平行臨限值以上之電流於上述第1方向流動，則磁化之朝向為反平行。
  4. 如請求項2之記憶裝置，其中上述第1磁穿隧接面元件具 有依第1下部強磁性體層、第1穿隧障壁層及第1上部強磁性體層之順序積層之第1積層體；上述第2磁穿隧接面元件具有依第2下部強磁性體層、第2穿隧障壁層及第2上部強磁性體層之順序積層之第2積層體。
  5. 如請求項4之記憶裝置，其中上述第1下部強磁性體層與上述第2下部強磁性體層係以同一厚度設置於同一平面上；上述第1穿隧障壁層與上述第2穿隧障壁層係以同一厚度設置於同一平面上；上述第1上部強磁性體層與上述第2上部強磁性體層係以同一厚度設置於同一平面上。
  6. 如請求項4之記憶裝置，其中上述第1下部強磁性體層之體積較上述第2下部強磁性體層之體積更小。
  7. 如請求項1之記憶裝置，其中上述導通區域具有與上述第1磁穿隧接面元件之至少一部份之層構造相同之層構造。
  8. 如請求項1之記憶裝置，其中上述記憶區域係設置於上述第1信號線與上述第1磁穿隧接面元件之間，且包含若與上述第1平行臨限值不同之第3平行臨限值以上之電流於上述第1方向流動則磁化之朝向為平行、若與上述第1反平行臨限值不同之第3反平行臨限值以上之電流於上述第2方向流動則磁化之朝向為反平行之第3磁穿隧接面元件。
  9. 如請求項8之記憶裝置，其中上述導通區域係設置於上述第2信號線與上述第2磁穿隧接面元件之間，且具有積層體，其具有與上述第3磁穿隧接面元件之至少一部份之層構造相同之層構造。
  10. 如請求項1之記憶裝置，其中具備複數個上述記憶區域與複數個上述導通區域；且上述複數個記憶區域各自以同一間距配置於列方向與行方向上；上述複數個導通區域各自以同一上述間距配置於上述列方向與上述行方向上；上述複數個記憶區域與上述複數個導通區域相互偏離半個間距而配置於上述列方向與上述行方向上。
  11. 如請求項10之記憶裝置，其中包含：在上述列方向與上述行方向上各自以第1間距設置之複數個上述電晶體；在上述列方向與上述行方向中之一方向上延伸，且以上述第1間距之一半之第2間距各1條交替配置之複數條上述第1信號線及複數條上述第2信號線；在上述列方向與上述行方向中之另一方向上延伸，且以上述第1間距配置之複數條控制線；且針對上述複數個電晶體之各者形成有上述記憶區域及上述導通區域。
  12. 如請求項4之記憶裝置，其中上述第1下部強磁性體層為磁化自由層，上述第1上部強磁性體層為磁化固定層。
  13. 一種記憶裝置之製造方法，其特徵為包含：在半導體基板上形成電晶體，並以絕緣膜覆蓋上述電晶體之步驟；形成貫通上述絕緣膜並與上述電晶體之源極區域或汲極區域導通之第1導孔，與貫通上述絕緣膜並與上述電晶體之汲極區域或源極區域導通之第2導孔之步驟；形成在上述第1導孔及上述第2導孔上依序積層下部強磁性體層、穿隧障壁層及上部強磁性體層之積層膜之步驟；及蝕刻上述積層膜、在上述第1導孔上留下上述積層膜之一部份而形成具有第1磁穿隧接面元件之記憶區域，且在上述第2導孔上留下上述積層膜之另一部份而形成導通區域之步驟。
  14. 如請求項13之記憶裝置之製造方法，其中於上述導通區域中，形成有由上述積層膜之上述另一部份構成之第2磁穿隧接面元件。
  15. 如請求項14之記憶裝置之製造方法，其中蝕刻上述積層膜之步驟中，在上述積層膜之積層方向上觀察，使上述第1磁穿隧接面元件之面積較上述第2磁穿隧接面元件之面積更小。
  16. 如請求項14之記憶裝置之製造方法，其中在上述半導體基板上，在列方向及行方向上各自以同一間距形成複數個上述電晶體；針對上述複數個電晶體分別形成上述第1磁穿隧接面 元件及上述第2磁穿隧接面元件。
  17. 一種記憶裝置之製造方法，其特徵為包含：在半導體基板上形成電晶體，並以絕緣膜覆蓋上述電晶體之步驟；形成貫通上述絕緣膜並與上述電晶體之源極區域或汲極區域導通之第1導孔，與貫通上述絕緣膜並與上述電晶體之汲極區域或源極區域導通之第2導孔之步驟；於上述第1導孔及上述第2導孔上形成下部強磁性體層之步驟；在上述下部強磁性體層上之除上述第2導孔之上以外之部份形成穿隧障壁層，在上述第2導孔之上及上述穿隧障壁層之上形成上部強磁性體層之步驟；及蝕刻由上述下部強磁性體層、上述穿隧障壁層及上述上部強磁性體層構成之積層膜，而形成具有在上述第1導孔上留下上述積層膜之一部份之第1磁穿隧接面元件之記憶區域，且形成具有在第2導孔上留下上述下部強磁性體層及上述上部強磁性體層之一部份之積層體之導通區域之步驟。
  18. 如請求項17之記憶裝置之製造方法，其中在上述積層膜之積層方向上觀察，上述第1磁穿隧接面元件之面積係與上述積層體之面積相同。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11482548B2 (en) 2018-03-06 2022-10-25 Sony Semiconductor Solutions Corporation Semiconductor device and imaging unit

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9390909B2 (en) 2013-11-07 2016-07-12 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning
US9611544B2 (en) 2010-04-15 2017-04-04 Novellus Systems, Inc. Plasma activated conformal dielectric film deposition
US8637411B2 (en) 2010-04-15 2014-01-28 Novellus Systems, Inc. Plasma activated conformal dielectric film deposition
US9892917B2 (en) 2010-04-15 2018-02-13 Lam Research Corporation Plasma assisted atomic layer deposition of multi-layer films for patterning applications
US9257274B2 (en) 2010-04-15 2016-02-09 Lam Research Corporation Gapfill of variable aspect ratio features with a composite PEALD and PECVD method
US9373500B2 (en) * 2014-02-21 2016-06-21 Lam Research Corporation Plasma assisted atomic layer deposition titanium oxide for conformal encapsulation and gapfill applications
US9997357B2 (en) 2010-04-15 2018-06-12 Lam Research Corporation Capped ALD films for doping fin-shaped channel regions of 3-D IC transistors
US9685320B2 (en) 2010-09-23 2017-06-20 Lam Research Corporation Methods for depositing silicon oxide
US20140061827A1 (en) * 2012-08-29 2014-03-06 Headway Technologies, Inc. Metal Protection Layer over SiN Encapsulation for Spin-Torque MRAM Device Applications
US9355839B2 (en) 2012-10-23 2016-05-31 Lam Research Corporation Sub-saturated atomic layer deposition and conformal film deposition
SG2013083654A (en) 2012-11-08 2014-06-27 Novellus Systems Inc Methods for depositing films on sensitive substrates
US10522591B2 (en) * 2013-03-13 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of magneto-resistive random access memory and capacitor
US9214334B2 (en) 2014-02-18 2015-12-15 Lam Research Corporation High growth rate process for conformal aluminum nitride
US9478411B2 (en) 2014-08-20 2016-10-25 Lam Research Corporation Method to tune TiOx stoichiometry using atomic layer deposited Ti film to minimize contact resistance for TiOx/Ti based MIS contact scheme for CMOS
US9478438B2 (en) 2014-08-20 2016-10-25 Lam Research Corporation Method and apparatus to deposit pure titanium thin film at low temperature using titanium tetraiodide precursor
US9564312B2 (en) 2014-11-24 2017-02-07 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
US9691475B2 (en) 2015-03-19 2017-06-27 Micron Technology, Inc. Constructions comprising stacked memory arrays
US10566187B2 (en) 2015-03-20 2020-02-18 Lam Research Corporation Ultrathin atomic layer deposition film accuracy thickness control
US9502238B2 (en) 2015-04-03 2016-11-22 Lam Research Corporation Deposition of conformal films by atomic layer deposition and atomic layer etch
US9847473B2 (en) * 2015-04-16 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. MRAM structure for process damage minimization
US10526701B2 (en) 2015-07-09 2020-01-07 Lam Research Corporation Multi-cycle ALD process for film uniformity and thickness profile modulation
KR102399342B1 (ko) * 2015-08-21 2022-05-19 삼성전자주식회사 메모리 장치 및 그 제조 방법
US9780143B2 (en) * 2015-08-25 2017-10-03 Western Digital Technologies, Inc. Implementing magnetic memory integration with CMOS driving circuits
US9887237B2 (en) * 2015-11-18 2018-02-06 Toshiba Memory Corporation Magnetic storage device
US9704919B1 (en) * 2016-06-24 2017-07-11 Qualcomm Incorporated High aspect ratio vertical interconnect access (via) interconnections in magnetic random access memory (MRAM) bit cells
US9773643B1 (en) 2016-06-30 2017-09-26 Lam Research Corporation Apparatus and method for deposition and etch in gap fill
US10062563B2 (en) 2016-07-01 2018-08-28 Lam Research Corporation Selective atomic layer deposition with post-dose treatment
US10037884B2 (en) 2016-08-31 2018-07-31 Lam Research Corporation Selective atomic layer deposition for gapfill using sacrificial underlayer
US10461126B2 (en) * 2017-08-16 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Memory circuit and formation method thereof
US10269559B2 (en) 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
US11189658B2 (en) 2017-11-22 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic random access memory and manufacturing method thereof
CN111584539B (zh) * 2019-02-18 2023-05-12 联华电子股份有限公司 磁阻式存储器结构
US11415645B2 (en) * 2019-08-23 2022-08-16 Western Digital Technologies, Inc. Magnetic sensor array with one TMR stack having two free layers
CN113725353B (zh) * 2021-09-03 2024-05-03 广东省大湾区集成电路与系统应用研究院 Mtj器件及其制作方法以及mram

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3892736B2 (ja) 2001-03-29 2007-03-14 株式会社東芝 半導体記憶装置
US6777730B2 (en) * 2001-08-31 2004-08-17 Nve Corporation Antiparallel magnetoresistive memory cells
JP4283011B2 (ja) * 2003-03-13 2009-06-24 Ｔｄｋ株式会社 磁気メモリデバイスおよびその読出方法
US6784510B1 (en) 2003-04-16 2004-08-31 Freescale Semiconductor, Inc. Magnetoresistive random access memory device structures
JP4247085B2 (ja) 2003-09-29 2009-04-02 株式会社東芝 磁気記憶装置およびその製造方法
JP2008091703A (ja) * 2006-10-03 2008-04-17 Toshiba Corp 半導体記憶装置
JP5233234B2 (ja) 2007-10-05 2013-07-10 富士通株式会社 半導体装置およびその製造方法
JP5141237B2 (ja) * 2007-12-21 2013-02-13 富士通株式会社 半導体記憶装置、その製造方法、書き込み方法及び読み出し方法
JP2010103224A (ja) 2008-10-22 2010-05-06 Toshiba Corp 磁気抵抗素子、及び磁気メモリ
JP2010135512A (ja) * 2008-12-03 2010-06-17 Sony Corp 抵抗変化型メモリデバイス
WO2011087038A1 (ja) * 2010-01-13 2011-07-21 株式会社日立製作所 磁気メモリ、磁気メモリの製造方法、及び、磁気メモリの駆動方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11482548B2 (en) 2018-03-06 2022-10-25 Sony Semiconductor Solutions Corporation Semiconductor device and imaging unit

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