JP3896072B2 - 磁気記憶装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、磁気記憶装置及びその製造方法に係わり、特に、トンネル磁気抵抗（ＴＭＲ：Tunneling Magneto Resistive）効果により“１”、“０”の情報を記憶するＭＴＪ（Magnetic Tunnel Junction）素子を利用してメモリセルを構成した磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）に関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、トンネル磁気抵抗（ＴＭＲ：Tunnel Magneto-Resistance）効果を利用した磁気ランダムアクセスメモリ（Magnetic Random Access Memory：以下、ＭＲＡＭと称す）がある。このＭＲＡＭは、例えば、非特許文献１に開示されている。
【０００３】
図２２（ａ）、２２（ｂ）、２２（ｃ）は、従来技術による磁気記憶装置のＭＴＪ（Magnetic Tunnel Junction）素子の断面図を示す。以下、ＭＲＡＭの記憶素子として用いられるＭＴＪ素子について説明する。
【０００４】
図２２（ａ）に示すように、ＭＴＪ素子３０は、２つの磁性層（強磁性層）４１、４３により絶縁層（トンネル接合層）４２を挟んだ構造を有する。ＭＲＡＭでは、このＭＴＪ素子３０によって、“１”、“０”の情報が記憶される。この“１”、“０”の情報は、ＭＴＪ素子３０における２つの磁性層４１、４３の磁化の向きが平行か又は反平行かによって判断される。ここで、平行とは、２つの磁性層４１、４３の磁化の向きが同じであることを意味し、反平行とは、２つの磁性層４１、４３の磁化が逆向きで平行であることを意味する。
【０００５】
つまり、図２２（ｂ）に示すように、２つの磁性層４１、４３の磁化の向きが平行となった場合、これら２つの磁性層４１、４３に挟まれた絶縁層４２のトンネル抵抗は、最も低くなる。この状態が、例えば“１”の状態である。一方、図２２（ｃ）に示すように、２つの磁性層４１、４３の磁化の向きが反平行になった場合、これら２つの磁性層４１、４３に挟まれた絶縁層４２のトンネル抵抗は、最も高くなる。この状態が、例えば“０”の状態である。
【０００６】
尚、通常、２つの磁性層４１、４３の一方側には、反強磁性層１０３が配置される。この反強磁性層１０３は、一方側の磁性層４１の磁化の向きを固定し、他方側の磁性層４３の磁化の向きのみを変えることにより情報を容易に書きかえるための部材である。
【０００７】
図２３は、従来技術による磁気記憶装置のマトリクス状に配置されたＭＴＪ素子を示す。図２４は、従来技術による磁気記憶装置のアステロイド曲線を示す。図２５は、従来技術による磁気記憶装置のヒステリシス曲線を示す。以下、ＭＴＪ素子に対する書きこみ動作の原理について簡単に説明する。
【０００８】
図２３に示すように、ＭＴＪ素子３０は、互いに交差する書きこみワード線２２とビット線（データ選択線）３５の交点に配置される。そして、データの書き込みは、書き込みワード線２２及びビット線３５に電流をそれぞれ流し、この両配線２２、３５に流れる電流により作られる磁界を用いて、ＭＴＪ素子３０の磁化の向きを平行又は反平行にすることにより達成される。
【０００９】
例えば、書き込み時、ビット線３５には一方向に向かう電流Ｉ１のみを流し、書き込みワード線２２には書き込みデータに応じて一方向又は他方向に向かう電流Ｉ２、Ｉ３を流す。ここで、書き込みワード線２２に一方向に向かう電流Ｉ２を流すとき、ＭＴＪ素子３０の磁化の向きは、平行（“１”の状態）となる。一方、書き込みワード線２２に他方向に向かう電流Ｉ３を流すとき、ＭＴＪ素子３０の磁化の向きは、反平行（“０”の状態）となる。
【００１０】
このようにＭＴＪ素子３０の磁化の向きが変わるしくみは、次の通りである。つまり、選択された書き込みワード線２２に電流を流すと、ＭＴＪ素子３０の長辺方向、即ちＥａｓｙ−Ａｘｉｓ（容易軸）方向に磁界Ｈｘが発生する。また、選択されたビット線３５に電流を流すと、ＭＴＪ素子３０の短辺方向、即ちＨａｒｄ−Ａｘｉｓ（困難軸）方向に磁界Ｈｙが発生する。これにより、選択された書き込みワード線２２及び選択されたビット線３５の交点に位置するＭＴＪ素子３０には、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｙとの合成磁界がかかる。
【００１１】
ここで、図２４に示すように、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｙとの合成磁界の大きさが、実線で示すアステロイド曲線の外側（斜線部分）にある場合には、磁性層４３の磁化の向きを反転させることができる。逆に、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｙとの合成磁界の大きさが、アステロイド曲線の内側（空白部分）にある場合には、磁性層４３の磁化の向きを反転させることはできない。
【００１２】
また、図２５の実線及び点線に示すように、Ｈａｒｄ−Ａｘｉｓ方向の磁界Ｈｙの大きさによって、ＭＴＪ素子３０の抵抗値を変えるために必要なＥａｓｙ−Ａｘｉｓ方向の磁界Ｈｘの大きさも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線２２及び選択されたビット線３５の交点に存在するＭＴＪ素子３０のみの磁化の向きを変化させ、ＭＴＪ素子３０の抵抗値を変えることができる。
【００１３】
尚、ＭＴＪ素子３０の抵抗値の変化率は、ＭＲ（Magneto Resistive）比で表される。例えば、Ｅａｓｙ−Ａｘｉｓ方向に磁界Ｈｘを発生させると、ＭＴＪ素子３０の抵抗値は、磁界Ｈｘを発生させる前と比べて例えば１７％程度変化し、この場合のＭＲ比は１７％となる。このＭＲ比は磁性層の性質により変化し、現在ではＭＲ比が５０％程度のＭＴＪ素子も得られている。
【００１４】
以上のように、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｙの大きさをそれぞれ変え、これらの合成磁界の大きさを変えることで、ＭＴＪ素子３０の磁化の向きが制御される。このようにして、ＭＴＪ素子３０の磁化の向きが平行となる状態又はＭＴＪ素子３０の磁化の向きが反平行となる状態を作り出し、“１”又は“０”の情報を記憶することができる。
【００１５】
図２６は、従来技術によるトランジスタを備えた磁気記憶装置の断面図を示す。図２７は、従来技術によるダイオードを備えた磁気記憶装置の断面図を示す。以下、ＭＴＪ素子に記憶された情報を読み出す動作について簡単に説明する。
【００１６】
データの読み出しは、選択されたＭＴＪ素子３０に電流を流し、このＭＴＪ素子３０の抵抗値を検出することにより行うことができる。この抵抗値は、上述するように、ＭＴＪ素子３０に磁界をかけることで変化する。このように変化された抵抗値は、次のような方法で読み出される。
【００１７】
例えば、図２６は、読み出し用のスイッチング素子としてＭＯＳＦＥＴ１４を用いた例である。図２６に示すように、１セル内には、ＭＴＪ素子３０がＭＯＳＦＥＴ１４のソース／ドレイン拡散層１３に直列に接続されている。そして、任意のＭＯＳＦＥＴ１４のゲートをオンすることで、ビット線３５〜ＭＴＪ素子３０〜下部電極３１〜コンタクト２６〜第２の配線２２〜コンタクト１８〜第１の配線１７〜コンタクト１６〜ソース／ドレイン拡散層１３に電流が流れる電流経路が形成でき、オンしたＭＯＳＦＥＴ１４に接続するＭＴＪ素子３０の抵抗値を読み出すことができる。
【００１８】
また、図２７は、読み出し用のスイッチング素子としてダイオード６１を用いた例である。図２７に示すように、１セル内には、１つのＭＴＪ素子３０がダイオード６１に直列に接続されている。そして、任意のダイオード６１に電流が流れるようにバイアス電圧を調整することで、このダイオード６１に接続するＭＴＪ素子３０の抵抗値を読み出すことができる。
【００１９】
以上のように、ＭＴＪ素子３０の抵抗値を読み出した結果、抵抗値が低い場合は“１”、抵抗値が高い場合は“０”の情報が書き込まれていたことが判断できる。
【００２０】
【非特許文献１】
Roy Scheuerlein, et al.，A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell，「2000 ISSCC Digest of Technical Papers」，（米国），2000年2月，p.128-129
【００２１】
【発明が解決しようとする課題】
しかしながら、上記従来技術による磁気記憶装置では、図２６、図２７に示すように、１セル内に１つのＭＴＪ素子３０と１つのスイッチング素子が存在しているため、磁気記憶装置内のメモリセルアレイ領域の占有面積が大きかった。
【００２２】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、メモリセルアレイ領域の占有面積を縮小することが可能な磁気記憶装置及びその製造方法を提供することにある。
【００２３】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００２４】
本発明の第１の視点による磁気記憶装置は、第１のメモリ部と、前記第１のメモリ部と第１の方向に隣接し、第１の配線を前記第１のメモリ部と共有する第２のメモリ部とを具備し、前記第１のメモリ部は、前記第１の方向に延在された前記第１の配線と、前記第１の方向と異なる第２の方向に延在された複数の第２の配線と、前記第１の配線及び前記第２の配線の各交点における前記第１の配線及び前記第２の配線間に前記第１の配線及び前記第２の配線と離間してそれぞれ配置された複数の磁気抵抗効果素子が互いに直列に接続された第１の記憶素子部と、前記第１の記憶素子部の一端に接続された第１のスイッチング素子とを備え、前記第２のメモリ部は、前記第１の配線と、前記第２の方向に延在された複数の第３の配線と、前記第１の配線及び前記第３の配線の各交点における前記第１の配線及び前記第３の配線間に前記第１の配線及び前記第３の配線と離間してそれぞれ配置された前記磁気抵抗効果素子が互いに直列に接続された第２の記憶素子部と、前記第２の記憶素子部の一端に接続された第２のスイッチング素子とを備える。
【００２５】
本発明の第２の視点による磁気記憶装置の製造方法は、半導体基板に第１のスイッチング素子を形成する工程と、前記半導体基板の上方に第１の方向に延在する複数の第１の配線を形成する工程と、前記第１の配線上に第１の絶縁膜を形成する工程と、前記第１の配線の上方における前記第１の絶縁膜上に複数の磁気抵抗効果素子が互いに直列に接続された第１の記憶素子部を形成し、この第１の記憶素子部の一端を前記第１のスイッチング素子に接続する工程と、前記第１の記憶素子部上に第２の絶縁膜を形成する工程と、前記第１の記憶素子部の上方における前記第２の絶縁膜上に、前記第１の方向と異なる第２の方向に延在する第２の配線を形成する工程とを具備し、前記磁気抵抗効果素子は、少なくとも第１の磁性層、第２の磁性層及び非磁性層で構成されるＭＴＪ素子である。
本発明の第３の視点による磁気記憶装置の製造方法は、半導体基板に第１のスイッチング素子を形成する工程と、前記半導体基板の上方に第１の方向に延在する複数の第１の配線を形成する工程と、前記第１の配線上に第１の絶縁膜を形成する工程と、前記第１の配線の上方における前記第１の絶縁膜上に複数の磁気抵抗効果素子が互いに直列に接続された第１の記憶素子部を形成し、この第１の記憶素子部の一端を前記第１のスイッチング素子に接続する工程と、前記第１の記憶素子部上に第２の絶縁膜を形成する工程と、前記第１の記憶素子部の上方における前記第２の絶縁膜上に、前記第１の方向と異なる第２の方向に延在する第２の配線を形成する工程とを具備し、第１のメモリ部は、前記第１の記憶素子部と、前記第１のスイッチング素子と、前記第１及び第２の配線とを具備し、前記第１のメモリ部と前記第２の方向に隣接し前記第２の配線を共有する第２のメモリ部は、前記磁気抵抗効果素子が互いに直列に接続された第２の記憶素子部と、前記第２の記憶素子部の一端に接続された第２のスイッチング素子と、前記第２の配線と、前記第１の方向に延在する複数の第３の配線とを具備し、前記第２のメモリ部を前記第１のメモリ部と同時に形成する。
【００２６】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２７】
本発明の実施の形態は、トンネル磁気抵抗（ＴＭＲ：Tunnel Magneto-Resistance）効果を利用した磁気抵抗効果素子のＭＴＪ（Magnetic Tunnel Junction）素子を用いた磁気記憶装置（ＭＲＡＭ：Magnetic Random Access Memory）に関するものである。
【００２８】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２９】
［第１の実施形態］
第１の実施形態は、１本のビット線の下方に配置された複数のＭＴＪ素子が互いに直列に接続された構造である。
【００３０】
図１は、本発明の第１の実施形態に係る磁気記憶装置の平面図を示す。図２は、図１のII−II線に沿った磁気記憶装置の断面図を示す。図３は、本発明の第１の実施形態に係る磁気記憶装置の概略的な回路図を示す。以下に、本発明の第１の実施形態に係る磁気記憶装置の構造について説明する。
【００３１】
図１に示すように、第１の実施形態に係る磁気記憶装置は、複数のビット線３５と複数のワード線２２との各交点にＭＴＪ素子３０がそれぞれ配置されている。これらＭＴＪ素子３０のうち１本のビット線３５の下方に配置されたＭＴＪ素子３０は互いに直列に接続されている。そして、この直列に接続されたＭＴＪ素子３０の一端には、読み出し用のスイッチング素子であるＭＯＳＦＥＴ１４（図１の斜線部分）が接続されている。尚、第１の実施形態では、ビット線３５及びワード線２２は直交するように配置され、大規模なセルアレイを形成するのに適した構造となっている。
【００３２】
また、図２に示すように、半導体基板１１の表面に対して平行方向に、直列に接続されたＭＴＪ素子３０は、ビット線３５及びワード線２２間に、ビット線３５及びワード線２２とそれぞれ離間して配置される。そして、ＭＴＪ素子３０の直列接続は、上部電極３３及び下部電極３１を交互に用いて行われる。例えば、任意のＭＴＪ素子３０ａにおいて、隣り合う２つのＭＴＪ素子３０ｂ、３０ｃのうち、一方のＭＴＪ素子３０ｂとは上部電極３３で接続し、他方のＭＴＪ素子３０ｃとは下部電極３１で接続する。また、直列に接続された端部のＭＴＪ素子３０は、コンタクト１６、１８、２６及び配線１７を介して、ＭＯＳＦＥＴ１４のソース／ドレイン拡散層１３に接続される。このＭＯＳＦＥＴ１４は、メモリセルアレイ領域１０の周辺部に配置され、各ＭＴＪ素子３０の下方の半導体基板１１内には、例えばＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜が存在する。
【００３３】
さらに、図３に示すように、メモリセルアレイ領域１０の周辺部には、ビット線３５に接続されたＭＯＳＦＥＴ３６ａが配置される。ＭＯＳＦＥＴ１４、３６ａは、ビット線３５や直列に接続されたＭＴＪ素子３０を選択するためのトランジスタであり、カラム選択回路３７、電流源／シンク及びセンスアンプ３８に接続される。また、メモリセルアレイ領域１０の周辺部には、ワード線２２に接続されたＭＯＳＦＥＴ３６ｂ、ロー選択回路３９及び電流源／シンク４０がそれぞれ配置される。ＭＯＳＦＥＴ３６ｂは、ワード線２２を選択するためのトランジスタである。
【００３４】
以上のように、ＭＴＪ素子３０は、磁化の向きが固定された磁化固着層（磁性層）と、トンネル接合層（非磁性層）と、磁化の向きが反転する磁気記録層（磁性層）との少なくとも３層で構成されている。そして、ＭＴＪ素子３０は、１層のトンネル接合層からなる１重トンネル接合構造又は２層のトンネル接合層からなる２重トンネル接合構造になっている。以下、１重トンネル接合構造や２重トンネル接合構造のＭＴＪ素子３０の例について説明する。
【００３５】
図４（ａ）に示す１重トンネル接合構造のＭＴＪ素子３０は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、基準強磁性層１０４が順に積層された磁化固着層４１と、この磁化固着層４１上に形成されたトンネル接合層４２と、このトンネル接合層４２上に自由強磁性層１０５、接点層１０６が順に積層された磁気記録層４３とからなる。
【００３６】
図４（ｂ）に示す１重トンネル接合構造のＭＴＪ素子３０は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、強磁性層１０４′、非磁性層１０７、強磁性層１０４″が順に積層された磁化固着層４１と、この磁化固着層４１上に形成されたトンネル接合層４２と、このトンネル接合層４２上に強磁性層１０５′、非磁性層１０７、強磁性層１０５″、接点層１０６が順に積層された磁気記録層４３とからなる。
【００３７】
尚、図４（ｂ）に示すＭＴＪ素子３０では、磁化固着層４１内の強磁性層１０４′、非磁性層１０７、強磁性層１０４″からなる３層構造と、磁気記録層４３内の強磁性層１０５′、非磁性層１０７、強磁性層１０５″からなる３層構造とを導入することで、図４（ａ）に示すＭＴＪ素子３０よりも、強磁性内部の磁極の発生を抑制し、より微細化に適したセル構造が提供できる。
【００３８】
図５（ａ）に示す２重トンネル接合構造のＭＴＪ素子３０は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、基準強磁性層１０４が順に積層された第１の磁化固着層４１ａと、この第１の磁化固着層４１ａ上に形成された第１のトンネル接合層４２ａと、この第１のトンネル接合層４２ａ上に形成された磁気記録層４３と、この磁気記録層４３上に形成された第２のトンネル接合層４２ｂと、この第２のトンネル接合層４２ｂ上に基準強磁性層１０４、反強磁性層１０３、初期強磁性層１０２、接点層１０６が順に積層された第２の磁化固着層４１ｂとからなる。
【００３９】
図５（ｂ）に示す２重トンネル接合構造のＭＴＪ素子３０は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、基準強磁性層１０４が順に積層され第１の磁化固着層４１ａと、この第１の磁化固着層４１ａ上に形成された第１のトンネル接合層４２ａと、この第１のトンネル接合層４２ａ上に強磁性層４３′、非磁性層１０７、強磁性層４３″の３層構造によって順に積層された磁気記録層４３と、この磁気記録層４３上に形成された第２のトンネル接合層４２ｂと、この第２のトンネル接合層４２ｂ上に強磁性層１０４′、非磁性層１０７、強磁性層１０４″、反強磁性層１０３、初期強磁性層１０２、接点層１０６が順に積層された第２の磁化固着層４１ｂとからなる。
【００４０】
尚、図５（ｂ）に示すＭＴＪ素子３０では、磁気記録層４３を構成する強磁性層４３′、非磁性層１０７、強磁性層４３″の３層構造と、第２の磁化固着層４１ｂ内の強磁性層１０４′、非磁性層１０７、強磁性層１０４″からなる３層構造とを導入することで、図５（ａ）に示すＭＴＪ素子３０よりも、強磁性内部の磁極の発生を抑制し、より微細化に適したセル構造が提供できる。
【００４１】
このような２重トンネル接合構造のＭＴＪ素子３０は、１重トンネル接合構造のＭＴＪ素子３０よりも、同じ外部バイアスを印加したときのＭＲ（Magneto Resistive）比（“１”の状態と“０”の状態との抵抗の変化率）の劣化が少なく、より高いバイアスで動作できる。すなわち、２重トンネル接合構造は、セル内の情報を読み出す際に有利となる。
【００４２】
このような１重トンネル接合構造又は２重トンネル接合構造のＭＴＪ素子３０は、例えば以下の材料を用いて形成される。
【００４３】
磁化固着層４１、４１ａ、４１ｂ及び磁気記録層４３の材料には、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はそれらの合金、磁化分極率の大きいマグネタイト、ＣｒＯ2 ，ＲＸＭｎＯ3-y （Ｒ；希土類、Ｘ；Ｃａ，Ｂａ，Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラー合金などを用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元素が多少含まれていてもよい。
【００４４】
磁化固着層４１、４１ａ、４１ｂの一部を構成する反強磁性層１０３の材料には、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ2 Ｏ3 などを用いることが好ましい。
【００４５】
トンネル接合層４２、４２ａ、４２ｂの材料には、Ａｌ2 Ｏ3 ，ＳｉＯ2 ，ＭｇＯ，ＡｌＮ，Ｂｉ2 Ｏ3 ，ＭｇＦ2 ，ＣａＦ2 ，ＳｒＴｉＯ2 ，ＡｌＬａＯ3 などの様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもよい。
【００４６】
図６乃至図１５は、本発明の第１の実施形態に係る磁気記憶装置の製造工程の断面図を示す。以下に、第１の実施形態に係る磁気記憶装置の製造方法について説明する。
【００４７】
まず、図６に示すように、半導体基板１１上にゲート絶縁膜（図示せず）を介してゲート電極１２が選択的に形成され、このゲート電極１２の両側の半導体基板１１の表面にソース／ドレイン拡散層１３が形成される。これにより、ＭＯＳトランジスタ１４が形成され、このＭＯＳトランジスタ１４のゲート電極１２が読み出し配線となる。次に、絶縁膜１５内に、ソース／ドレイン拡散層１３に接続する第１のコンタクト１６、第１の配線１７及び第２のコンタクト１８が順に形成される。
【００４８】
次に、スパッタリングにより、絶縁膜１５及び第２のコンタクト１８上に、例えば、Ｔｉ／ＴｉＮ／ＡｌＣｕ／Ｔｉ／ＴｉＮ層からなる第２の配線材料層１９が形成される。この第２の配線材料層１９の膜厚は、順に例えば１００Å／１００Å／２０００Å／５０Å／４００Åである。この第２の配線材料層１９上にＳｉＮ膜２０が堆積される。このＳｉＮ膜２０はＣＭＰ（Chemical Mechanical Polish）時のストッパー膜として機能し、ＳｉＮ膜２０の膜厚は例えば３００Åである。次に、ＳｉＮ膜２０上にレジスト２１が塗布され、このレジスト２１がフォトリソグラフィで所望のパターンに形成される。
【００４９】
次に、図７に示すように、ＲＩＥ（Reactive Ion Etching）により、ＳｉＮ膜２０及び第２の配線材料層１９が除去される。これにより、複数の第２の配線２２が形成され、ソース／ドレイン拡散層１３に接続しない第２の配線は書き込みワード線として機能する。その後、レジスト２１が除去され、ウエット処理で後処理が行われる。次に、絶縁膜１５及びＳｉＮ膜２０上に、例えばＨＤＰ−ＵＳＧ（High Density Plasma - Undoped Silicate Glass）膜及び単位ＴＥＯＳ(Tetra Ethyl Ortho Silicate)膜からなる層間膜２３が形成される。ここで、ＨＤＰ−ＵＳＧ膜の膜厚は例えば４０００Å、単位ＴＥＯＳ膜の膜厚は例えば６５００Åである。次に、ＳｉＮ膜２０をストッパーとして、ＣＭＰにより、ＳｉＮ膜２０の表面が露出するまで層間膜２３が平坦化される。その後、例えばＨ3ＰＯ4を用いて、ＳｉＮ膜２０が除去される。
【００５０】
次に、図８に示すように、層間膜２３及び第２の配線２２上に層間膜２４が形成される。次に、フォトリソグラフィ及びＲＩＥを用いて、層間膜２４内にコンタクトホール２５が選択的に形成される。そして、このコンタクトホール２５内に、例えばＴｉＮ層からなるバリアメタル層（図示せず）がスパッタリングで例えば４０００Å堆積された後、バリアメタル層上にＷ層がＣＶＤ（Chemical Vapor Deposition）で例えば１００Å堆積される。その後、ＣＭＰにより、層間膜２４の表面が露出するまでバリアメタル層及びＷ層が平坦化され、ソース／ドレイン拡散層１３につながるコンタクト２６が形成される。
【００５１】
次に、図９に示すように、スパッタリングにより、コンタクト２６及び絶縁膜２４上にＷからなる下部電極材料層２７が例えば５００Å形成される。そして、スパッタリングにより、下部電極材料層２７上にＭＴＪ材料層２８が形成され、このＭＴＪ材料層２８上にＴａからなるハードマスク２９が形成される。
【００５２】
次に、図１０に示すように、ハードマスク２９上にレジスト（図示せず）が塗布され、このレジストがフォトリソグラフィで所望のパターンに形成される。このパターニングされたレジストをマスクとして、ＲＩＥにより、ハードマスク２９が所望のパターンに形成される。その後、アッシングによりレジストが除去される。
【００５３】
次に、図１１に示すように、イオンミリングにより、下部電極材料層２７をストッパーとして、ＭＴＪ材料層２８がエッチングされる。これにより、複数のＭＴＪ素子３０が形成される。
【００５４】
次に、図１２に示すように、フォトリソグラフィ及びＲＩＥにより、下部電極材料層２７が選択的に除去され、下部電極３１が形成される。
【００５５】
次に、図１３に示すように、層間膜２４、下部電極３１及びハードマスク２９上に、ＳＯＧ（Spin On Glass）膜からなる層間膜３２が形成される。そして、ＣＭＰにより、ハードマスク２９の表面が露出するまで層間膜３２が平坦化される。このＣＭＰの際、ハードマスク２９がストッパーとなる。
【００５６】
次に、図１４に示すように、スパッタリングにより、ハードマスク２９及び絶縁膜３２上に上部電極材料層が形成され、この上部電極材料層がフォトリソグラフィ及びＲＩＥで所望のパターンに形成される。これにより、上部電極３３が形成され、この上部電極３３又は下部電極３１を用いて隣り合うＭＴＪ素子３０が接続される。
【００５７】
次に、図１５に示すように、上部電極３３及び絶縁膜３２上に、ＳＯＧ膜からなる層間膜３４が形成される。次に、周辺回路で使用するビアコンタクト（図示せず）等が形成された後、ビット線３５が形成される。
【００５８】
以上のように、本発明の第１の実施形態に係る磁気記憶装置は、ＭＴＪ素子３０毎にＭＯＳＦＥＴ１４が接続されるのではなく、複数のＭＴＪ素子３０を直列に接続し、その一端にＭＯＳＦＥＴ１４を接続している。このため、１つのＭＯＳＦＥＴ１４を、直列に接続されたＭＴＪ素子３０で共有している。従って、次のような書き込み及び読み出し動作となる。
【００５９】
データの書き込みは、従来の方法と同様に、１本のビット線３５と１本のワード線２２をアドレス選択回路３７、３９で選択し、この選択されたビット線３５及びワード線２２にある向きに電流を流す。これにより、これら選択されたビット線３５及びワード線２２の交点のＭＴＪ素子３０にデータが書き込まれる。
【００６０】
データの読み出しは、ＭＯＳＦＥＴ１４をオンして任意のビット線３５を選択し、直列接続されたＭＴＪ素子３０の直列抵抗を検知してデータを読み出す。このため、従来とは異なる次のようなシーケンスが必要となる。
【００６１】
まず、ビット線３５を選択し、データの書き込まれた選択ＭＴＪ素子３０の存在する直列に接続されたＭＴＪ素子３０の直列抵抗に電流を流し、この直列抵抗に流れる第１の電流値をセンスアンプで検知する。その後、選択ＭＴＪ素子３０に例えば“１”データを書き込む。続いて、前記ビット線３５を再度選択し、選択ＭＴＪ素子３０の存在する直列に接続されたＭＴＪ素子３０の直列抵抗に再度電流を流し、この直列抵抗に流れる第２の電流値をセンスアンプで検知する。そして、第１の電流値と第２の電流値とを比較する。その結果、第１及び第２の電流値に変化があれば、選択ＭＴＪ素子３０には“０”データが蓄積されたことになる。一方、第１及び第２の電流値に変化がなければ、“１”データが蓄積されていたことになる。
【００６２】
尚、“０”データが蓄積されていた場合、“１”データを書き込むことでデータ破壊が生じている。このため、上記の一連の動作の後、“０”データを書き込む必要がある。
【００６３】
上記第１の実施形態によれば、任意のビット線３５の下方の複数のＭＴＪ素子３０を直列に接続し、このＭＴＪ素子３０で１つのＭＯＳＦＥＴ１４を共有している。つまり、ＭＴＪ素子３０毎にＭＯＳＦＥＴ１４を設ける必要がないため、メモリセルアレイ領域１０の占有面積を縮小することができる。従って、従来技術によるメモリセルアレイ領域１０の最小加工寸法は８Ｆ2であったのに対し、第１の実施形態によるメモリセルアレイ領域１０の最小加工寸法は４Ｆ2＋ＭＯＳＦＥＴとなる。
【００６４】
［第２の実施形態］
第２の実施形態は、１本のビット線に対し、直列接続されたＭＴＪ素子とこのＭＴＪ素子に接続するＭＯＳＦＥＴとからなるメモリ部が複数個存在する例である。
【００６５】
図１６は、本発明の第２の実施形態に係る磁気記憶装置の平面図を示す。図１７は、図１６のXVII−XVII線に沿った磁気記憶装置の断面図を示す。以下に、本発明の第２の実施形態に係る磁気記憶装置の構造について説明する。尚、第１の実施形態と同様の構造は説明を省略する。
【００６６】
図１６、図１７に示すように、第２の実施形態において、第１の実施形態と異なる点は、１本のビット線３５に対し、直列接続されたＭＴＪ素子３０とこのＭＴＪ素子３０の一端に接続するＭＯＳＦＥＴ１４とからなるメモリ部５１、５２が複数個存在することである。つまり、複数のメモリ部５１、５２で、１本のビット線３５を共有している。そして、メモリ部５１、５２のＭＯＳＦＥＴ１４のソース／ドレイン拡散層１３には、メモリセルアレイ領域１０の周辺部に配置されたＭＯＳＦＥＴ５４が、配線５５を用いてそれぞれ接続されている。また、直列接続されたＭＴＪ素子３０の他端は、グランドにそれぞれ接続されている。
【００６７】
ここで、第２の実施形態では、ビット線３５が選択されるとＭＯＳＦＥＴ５４もそれに伴ってオンするように設計されており、かつ、選択されるワード線２２によってそれに対応するＭＯＳＦＥＴ１４がオンするように設計されている。従って、直列に接続されたＭＴＪ素子３０はＭＯＳＦＥＴ１４、５４を介してビット線３５に接続される。そして、読み出し動作の際、ＭＯＳＦＥＴ１４、５４を用いて直列に接続されたＭＴＪ素子３０が選択される。
【００６８】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、次のような効果も有する。
【００６９】
第１の実施形態のように、直列に接続するＭＴＪ素子３０の数が多くなると、複数のＭＴＪ素子３０の直列抵抗が大きくなり、読み出し時のセンス感度が低下するおそれがある。これに対し、第２の実施形態では、直列に接続するＭＴＪ素子３０の数を減らし、１本のビット線３５に対して複数のメモリ部５１、５２を形成している。このため、上述するセンス感度の低下を防止することができる。
【００７０】
尚、各メモリ部５１、５２内のＭＴＪ素子３０の数は特に限定されないが、メモリセルアレイ領域１０の面積、設計レイアウト及び読み出し時のセンス感等を考慮すると、例えば４個乃至８個が望ましい。特に、各メモリ部５１、５２内にＭＴＪ素子３０を９個以上設けると、センス感度が１桁以上低下する場合もあるため、各メモリ部５１、５２内のＭＴＪ素子３０は最大直列数の８個が最も望ましい。
【００７１】
［第３の実施形態］
第３の実施形態は、読み出し用のスイッチング素子をＭＴＪ素子の下方に配置するために、スイッチング素子のゲート電極をメモリセルアレイ領域の周辺部から内部へ延在させた例である。
【００７２】
図１８は、本発明の第３の実施形態に係る磁気記憶装置の平面図を示す。図１９は、図１８のXIX−XIX線に沿った磁気記憶装置の断面図を示す。以下に、本発明の第３の実施形態に係る磁気記憶装置の構造について説明する。尚、第１の実施形態と同様の構造は説明を省略する。
【００７３】
図１８、図１９に示すように、第３の実施形態において、第１の実施形態と異なる点は、ＭＯＳＦＥＴ１４のゲート電極１２がメモリセルアレイ領域１０の周辺部から内部へ延在して配置されていることである。具体的には、第３の実施形態に係るゲート電極１２は、メモリセルアレイ領域１０の周辺部にワード線２２と平行して延在された第１のゲート電極部１２ａと、メモリセルアレイ領域１０の内部にビット線３５と平行に延在された第２のゲート電極部１２ｂとを有する。これら第１及び第２のゲート電極部１２ａ、１２ｂは接続されており、第２のゲート電極部１２ｂの両側の半導体基板１１内にはソース／ドレイン拡散層１３が形成されている。従って、第３の実施形態では、ＭＴＪ素子３０の下方にゲート電極１２の一部とソース／ドレイン拡散層１３が存在している。
【００７４】
また、第１の配線１７もビット線３５と平行してメモリセルアレイ領域１０の内部に延在している。この第１の配線１７にはＭＴＪ素子３０間にそれぞれ配置された第１のコンタクト１６が接続され、第１のコンタクト１６はソース／ドレイン拡散層１３に接続されている。尚、第１のコンタクト１６は、ＭＴＪ素子３０間に位置することに限定されず、例えばＭＴＪ素子３０の下方に位置してもよい。
【００７５】
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００７６】
さらに、第３の実施形態では、ＭＴＪ素子３０の下方にＭＯＳＦＥＴ１４を形成することで、ＭＴＪ素子３０の下方の領域を有効に活用している。このため、メモリセルアレイ領域１０の占有面積をさらに縮小できる。
【００７７】
また、第３の実施形態では、第１の実施形態と比較して、ＭＯＳＦＥＴ１４の実効チャネル幅を大きく確保できるため、読み出し信号を大きくとれるという効果も有する。
【００７８】
尚、第３の実施形態は、第２の実施形態の構造に適用することも可能である。この場合、第２及び第３の実施形態と同様の効果を得ることができる。
【００７９】
［第４の実施形態］
第４の実施形態は、第２の実施形態の変形例であり、隣接セルにおけるＭＯＳＦＥＴの一方の拡散層を共有した例である。
【００８０】
図２０は、本発明の第４の実施形態に係る磁気記憶装置の平面図を示す。図２１は、図２０のXXI−XXI線に沿った磁気記憶装置の断面図を示す。以下に、本発明の第４の実施形態に係る磁気記憶装置の構造について説明する。尚、第２の実施形態と同様の構造は説明を省略する。
【００８１】
図２０、図２１に示すように、第４の実施形態において、第２の実施形態と異なる点は、隣接するメモリ部５１、５２間において、各メモリ部５１、５２のＭＯＳＦＥＴ１４のソース／ドレイン拡散層１３の一方を共有しているところである。従って、隣接するメモリ部５１、５２間の境界側に、各メモリ部５１、５２のＭＯＳＦＥＴ１４を配置している。そして、ソース／ドレイン拡散層１３の共有している部分に、コンタクトを介してＭＯＳＦＥＴ５４が接続される。
【００８２】
上記第４の実施形態によれば、第２の実施形態と同様の効果を得ることができる。
【００８３】
さらに、第４の実施形態では、隣接セル間でスイッチング素子の一部を共有しているため、第２の実施形態よりも、メモリセルアレイ領域１０の占有面積を縮小することができる。
【００８４】
尚、第４の実施形態に、第３の実施形態の構造をさらに適用することも可能である。この場合、第３及び第４の実施形態と同様の効果を得ることができる。
【００８５】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。例えば、上記各実施形態では、スイッチング素子としてトランジスタを用いたが、トランジスタの代わりにダイオードを用いることも可能である。
【００８６】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００８７】
【発明の効果】
以上説明したように本発明によれば、メモリセルアレイ領域の占有面積を縮小することが可能な磁気記憶装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる磁気記憶装置を示す平面図。
【図２】図１のII−II線に沿った磁気記憶装置の断面図。
【図３】本発明の第１の実施形態に係わる磁気記憶装置を示す概略的な回路図。
【図４】本発明の各実施形態に係わる１重トンネル接合構造のＭＴＪ素子を示す断面図。
【図５】本発明の各実施形態に係わる２重トンネル接合構造のＭＴＪ素子を示す断面図。
【図６】本発明の第１の実施形態に係わる磁気記憶装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる磁気記憶装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係わる磁気記憶装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる磁気記憶装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第１の実施形態に係わる磁気記憶装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第１の実施形態に係わる磁気記憶装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第１の実施形態に係わる磁気記憶装置の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第１の実施形態に係わる磁気記憶装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の第１の実施形態に係わる磁気記憶装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第１の実施形態に係わる磁気記憶装置の製造工程を示す断面図。
【図１６】本発明の第２の実施形態に係わる磁気記憶装置を示す平面図。
【図１７】図１６のXVII−XVII線に沿った磁気記憶装置の断面図。
【図１８】本発明の第３の実施形態に係わる磁気記憶装置を示す平面図。
【図１９】図１８のXIX−XIX線に沿った磁気記憶装置の断面図。
【図２０】本発明の第４の実施形態に係わる磁気記憶装置を示す平面図。
【図２１】ＦＩＧ．２０のXXI−XXI線に沿った磁気記憶装置の断面図。
【図２２】従来技術によるＭＴＪ素子を示す断面図。
【図２３】従来技術による磁気記憶装置のマトリクス状に配置されたＭＴＪ素子を示す図。
【図２４】従来技術による磁気記憶装置のアステロイド曲線を示す図。
【図２５】従来技術による磁気記憶装置のヒステリシス曲線を示す図。
【図２６】従来技術によるトランジスタを備えた磁気記憶装置の断面図。
【図２７】従来技術によるダイオードを備えた磁気記憶装置の断面図。
【符号の説明】
１０…メモリセルアレイ領域、
１１…半導体基板、
１２、５３…ゲート電極、
１２ａ、１２ｂ…ゲート電極部、
１３…ソース／ドレイン拡散層、
１４、３６、５４…ＭＯＳＦＥＴ、
１５…絶縁膜、
１６…第１のコンタクト、
１７…第１の配線、
１８…第２のコンタクト、
１９…第２の配線材料層、
２０…ＳｉＮ膜、
２１…レジスト、
２２…ワード線（第２の配線）、
２３、２４、３２、３４…層間膜、
２５…コンタクトホール、
２６…第３のコンタクト、
２７…下部電極材料層、
２８…ＭＴＪ材料層、
２９…ハードマスク、
３０、３０ａ、３０ｂ、３０ｃ…ＭＴＪ素子、
３１…下部電極、
３３…上部電極、
３５…ビット線、
３７…カラム選択回路、
３８…電流源／シンク及びセンスアンプ、
３９…ロー選択回路、
４０…電流源／シンク、
４１、４１ａ、４１ｂ…磁化固着層、
４２、４２ａ、４２ｂ…トンネル接合層、
４３…磁気記録層、
５１、５２…メモリ部、
５５…配線、
１０１…テンプレート層、
１０２…初期強磁性層、
１０３…反強磁性層、
１０４、１０４′、１０４″…基準強磁性層、
１０５、１０５′、１０５″…自由記録層、
１０６…接点層、
１０７…非磁性層。
【発明の属する技術分野】
本発明は、磁気記憶装置及びその製造方法に係わり、特に、トンネル磁気抵抗（ＴＭＲ：Tunneling Magneto Resistive）効果により“１”、“０”の情報を記憶するＭＴＪ（Magnetic Tunnel Junction）素子を利用してメモリセルを構成した磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）に関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、トンネル磁気抵抗（ＴＭＲ：Tunnel Magneto-Resistance）効果を利用した磁気ランダムアクセスメモリ（Magnetic Random Access Memory：以下、ＭＲＡＭと称す）がある。このＭＲＡＭは、例えば、非特許文献１に開示されている。
【０００３】
図２２（ａ）、２２（ｂ）、２２（ｃ）は、従来技術による磁気記憶装置のＭＴＪ（Magnetic Tunnel Junction）素子の断面図を示す。以下、ＭＲＡＭの記憶素子として用いられるＭＴＪ素子について説明する。
【０００４】
図２２（ａ）に示すように、ＭＴＪ素子３０は、２つの磁性層（強磁性層）４１、４３により絶縁層（トンネル接合層）４２を挟んだ構造を有する。ＭＲＡＭでは、このＭＴＪ素子３０によって、“１”、“０”の情報が記憶される。この“１”、“０”の情報は、ＭＴＪ素子３０における２つの磁性層４１、４３の磁化の向きが平行か又は反平行かによって判断される。ここで、平行とは、２つの磁性層４１、４３の磁化の向きが同じであることを意味し、反平行とは、２つの磁性層４１、４３の磁化が逆向きで平行であることを意味する。
【０００５】
つまり、図２２（ｂ）に示すように、２つの磁性層４１、４３の磁化の向きが平行となった場合、これら２つの磁性層４１、４３に挟まれた絶縁層４２のトンネル抵抗は、最も低くなる。この状態が、例えば“１”の状態である。一方、図２２（ｃ）に示すように、２つの磁性層４１、４３の磁化の向きが反平行になった場合、これら２つの磁性層４１、４３に挟まれた絶縁層４２のトンネル抵抗は、最も高くなる。この状態が、例えば“０”の状態である。
【０００６】
尚、通常、２つの磁性層４１、４３の一方側には、反強磁性層１０３が配置される。この反強磁性層１０３は、一方側の磁性層４１の磁化の向きを固定し、他方側の磁性層４３の磁化の向きのみを変えることにより情報を容易に書きかえるための部材である。
【０００７】
図２３は、従来技術による磁気記憶装置のマトリクス状に配置されたＭＴＪ素子を示す。図２４は、従来技術による磁気記憶装置のアステロイド曲線を示す。図２５は、従来技術による磁気記憶装置のヒステリシス曲線を示す。以下、ＭＴＪ素子に対する書きこみ動作の原理について簡単に説明する。
【０００８】
図２３に示すように、ＭＴＪ素子３０は、互いに交差する書きこみワード線２２とビット線（データ選択線）３５の交点に配置される。そして、データの書き込みは、書き込みワード線２２及びビット線３５に電流をそれぞれ流し、この両配線２２、３５に流れる電流により作られる磁界を用いて、ＭＴＪ素子３０の磁化の向きを平行又は反平行にすることにより達成される。
【０００９】
例えば、書き込み時、ビット線３５には一方向に向かう電流Ｉ１のみを流し、書き込みワード線２２には書き込みデータに応じて一方向又は他方向に向かう電流Ｉ２、Ｉ３を流す。ここで、書き込みワード線２２に一方向に向かう電流Ｉ２を流すとき、ＭＴＪ素子３０の磁化の向きは、平行（“１”の状態）となる。一方、書き込みワード線２２に他方向に向かう電流Ｉ３を流すとき、ＭＴＪ素子３０の磁化の向きは、反平行（“０”の状態）となる。
【００１０】
このようにＭＴＪ素子３０の磁化の向きが変わるしくみは、次の通りである。つまり、選択された書き込みワード線２２に電流を流すと、ＭＴＪ素子３０の長辺方向、即ちＥａｓｙ−Ａｘｉｓ（容易軸）方向に磁界Ｈｘが発生する。また、選択されたビット線３５に電流を流すと、ＭＴＪ素子３０の短辺方向、即ちＨａｒｄ−Ａｘｉｓ（困難軸）方向に磁界Ｈｙが発生する。これにより、選択された書き込みワード線２２及び選択されたビット線３５の交点に位置するＭＴＪ素子３０には、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｙとの合成磁界がかかる。
【００１１】
ここで、図２４に示すように、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｙとの合成磁界の大きさが、実線で示すアステロイド曲線の外側（斜線部分）にある場合には、磁性層４３の磁化の向きを反転させることができる。逆に、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｙとの合成磁界の大きさが、アステロイド曲線の内側（空白部分）にある場合には、磁性層４３の磁化の向きを反転させることはできない。
【００１２】
また、図２５の実線及び点線に示すように、Ｈａｒｄ−Ａｘｉｓ方向の磁界Ｈｙの大きさによって、ＭＴＪ素子３０の抵抗値を変えるために必要なＥａｓｙ−Ａｘｉｓ方向の磁界Ｈｘの大きさも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線２２及び選択されたビット線３５の交点に存在するＭＴＪ素子３０のみの磁化の向きを変化させ、ＭＴＪ素子３０の抵抗値を変えることができる。
【００１３】
尚、ＭＴＪ素子３０の抵抗値の変化率は、ＭＲ（Magneto Resistive）比で表される。例えば、Ｅａｓｙ−Ａｘｉｓ方向に磁界Ｈｘを発生させると、ＭＴＪ素子３０の抵抗値は、磁界Ｈｘを発生させる前と比べて例えば１７％程度変化し、この場合のＭＲ比は１７％となる。このＭＲ比は磁性層の性質により変化し、現在ではＭＲ比が５０％程度のＭＴＪ素子も得られている。
【００１４】
以上のように、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｙの大きさをそれぞれ変え、これらの合成磁界の大きさを変えることで、ＭＴＪ素子３０の磁化の向きが制御される。このようにして、ＭＴＪ素子３０の磁化の向きが平行となる状態又はＭＴＪ素子３０の磁化の向きが反平行となる状態を作り出し、“１”又は“０”の情報を記憶することができる。
【００１５】
図２６は、従来技術によるトランジスタを備えた磁気記憶装置の断面図を示す。図２７は、従来技術によるダイオードを備えた磁気記憶装置の断面図を示す。以下、ＭＴＪ素子に記憶された情報を読み出す動作について簡単に説明する。
【００１６】
データの読み出しは、選択されたＭＴＪ素子３０に電流を流し、このＭＴＪ素子３０の抵抗値を検出することにより行うことができる。この抵抗値は、上述するように、ＭＴＪ素子３０に磁界をかけることで変化する。このように変化された抵抗値は、次のような方法で読み出される。
【００１７】
例えば、図２６は、読み出し用のスイッチング素子としてＭＯＳＦＥＴ１４を用いた例である。図２６に示すように、１セル内には、ＭＴＪ素子３０がＭＯＳＦＥＴ１４のソース／ドレイン拡散層１３に直列に接続されている。そして、任意のＭＯＳＦＥＴ１４のゲートをオンすることで、ビット線３５〜ＭＴＪ素子３０〜下部電極３１〜コンタクト２６〜第２の配線２２〜コンタクト１８〜第１の配線１７〜コンタクト１６〜ソース／ドレイン拡散層１３に電流が流れる電流経路が形成でき、オンしたＭＯＳＦＥＴ１４に接続するＭＴＪ素子３０の抵抗値を読み出すことができる。
【００１８】
また、図２７は、読み出し用のスイッチング素子としてダイオード６１を用いた例である。図２７に示すように、１セル内には、１つのＭＴＪ素子３０がダイオード６１に直列に接続されている。そして、任意のダイオード６１に電流が流れるようにバイアス電圧を調整することで、このダイオード６１に接続するＭＴＪ素子３０の抵抗値を読み出すことができる。
【００１９】
以上のように、ＭＴＪ素子３０の抵抗値を読み出した結果、抵抗値が低い場合は“１”、抵抗値が高い場合は“０”の情報が書き込まれていたことが判断できる。
【００２０】
【非特許文献１】
Roy Scheuerlein, et al.，A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell，「2000 ISSCC Digest of Technical Papers」，（米国），2000年2月，p.128-129
【００２１】
【発明が解決しようとする課題】
しかしながら、上記従来技術による磁気記憶装置では、図２６、図２７に示すように、１セル内に１つのＭＴＪ素子３０と１つのスイッチング素子が存在しているため、磁気記憶装置内のメモリセルアレイ領域の占有面積が大きかった。
【００２２】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、メモリセルアレイ領域の占有面積を縮小することが可能な磁気記憶装置及びその製造方法を提供することにある。
【００２３】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００２４】
本発明の第１の視点による磁気記憶装置は、第１のメモリ部と、前記第１のメモリ部と第１の方向に隣接し、第１の配線を前記第１のメモリ部と共有する第２のメモリ部とを具備し、前記第１のメモリ部は、前記第１の方向に延在された前記第１の配線と、前記第１の方向と異なる第２の方向に延在された複数の第２の配線と、前記第１の配線及び前記第２の配線の各交点における前記第１の配線及び前記第２の配線間に前記第１の配線及び前記第２の配線と離間してそれぞれ配置された複数の磁気抵抗効果素子が互いに直列に接続された第１の記憶素子部と、前記第１の記憶素子部の一端に接続された第１のスイッチング素子とを備え、前記第２のメモリ部は、前記第１の配線と、前記第２の方向に延在された複数の第３の配線と、前記第１の配線及び前記第３の配線の各交点における前記第１の配線及び前記第３の配線間に前記第１の配線及び前記第３の配線と離間してそれぞれ配置された前記磁気抵抗効果素子が互いに直列に接続された第２の記憶素子部と、前記第２の記憶素子部の一端に接続された第２のスイッチング素子とを備える。
【００２５】
本発明の第２の視点による磁気記憶装置の製造方法は、半導体基板に第１のスイッチング素子を形成する工程と、前記半導体基板の上方に第１の方向に延在する複数の第１の配線を形成する工程と、前記第１の配線上に第１の絶縁膜を形成する工程と、前記第１の配線の上方における前記第１の絶縁膜上に複数の磁気抵抗効果素子が互いに直列に接続された第１の記憶素子部を形成し、この第１の記憶素子部の一端を前記第１のスイッチング素子に接続する工程と、前記第１の記憶素子部上に第２の絶縁膜を形成する工程と、前記第１の記憶素子部の上方における前記第２の絶縁膜上に、前記第１の方向と異なる第２の方向に延在する第２の配線を形成する工程とを具備し、前記磁気抵抗効果素子は、少なくとも第１の磁性層、第２の磁性層及び非磁性層で構成されるＭＴＪ素子である。
本発明の第３の視点による磁気記憶装置の製造方法は、半導体基板に第１のスイッチング素子を形成する工程と、前記半導体基板の上方に第１の方向に延在する複数の第１の配線を形成する工程と、前記第１の配線上に第１の絶縁膜を形成する工程と、前記第１の配線の上方における前記第１の絶縁膜上に複数の磁気抵抗効果素子が互いに直列に接続された第１の記憶素子部を形成し、この第１の記憶素子部の一端を前記第１のスイッチング素子に接続する工程と、前記第１の記憶素子部上に第２の絶縁膜を形成する工程と、前記第１の記憶素子部の上方における前記第２の絶縁膜上に、前記第１の方向と異なる第２の方向に延在する第２の配線を形成する工程とを具備し、第１のメモリ部は、前記第１の記憶素子部と、前記第１のスイッチング素子と、前記第１及び第２の配線とを具備し、前記第１のメモリ部と前記第２の方向に隣接し前記第２の配線を共有する第２のメモリ部は、前記磁気抵抗効果素子が互いに直列に接続された第２の記憶素子部と、前記第２の記憶素子部の一端に接続された第２のスイッチング素子と、前記第２の配線と、前記第１の方向に延在する複数の第３の配線とを具備し、前記第２のメモリ部を前記第１のメモリ部と同時に形成する。
【００２６】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２７】
本発明の実施の形態は、トンネル磁気抵抗（ＴＭＲ：Tunnel Magneto-Resistance）効果を利用した磁気抵抗効果素子のＭＴＪ（Magnetic Tunnel Junction）素子を用いた磁気記憶装置（ＭＲＡＭ：Magnetic Random Access Memory）に関するものである。
【００２８】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２９】
［第１の実施形態］
第１の実施形態は、１本のビット線の下方に配置された複数のＭＴＪ素子が互いに直列に接続された構造である。
【００３０】
図１は、本発明の第１の実施形態に係る磁気記憶装置の平面図を示す。図２は、図１のII−II線に沿った磁気記憶装置の断面図を示す。図３は、本発明の第１の実施形態に係る磁気記憶装置の概略的な回路図を示す。以下に、本発明の第１の実施形態に係る磁気記憶装置の構造について説明する。
【００３１】
図１に示すように、第１の実施形態に係る磁気記憶装置は、複数のビット線３５と複数のワード線２２との各交点にＭＴＪ素子３０がそれぞれ配置されている。これらＭＴＪ素子３０のうち１本のビット線３５の下方に配置されたＭＴＪ素子３０は互いに直列に接続されている。そして、この直列に接続されたＭＴＪ素子３０の一端には、読み出し用のスイッチング素子であるＭＯＳＦＥＴ１４（図１の斜線部分）が接続されている。尚、第１の実施形態では、ビット線３５及びワード線２２は直交するように配置され、大規模なセルアレイを形成するのに適した構造となっている。
【００３２】
また、図２に示すように、半導体基板１１の表面に対して平行方向に、直列に接続されたＭＴＪ素子３０は、ビット線３５及びワード線２２間に、ビット線３５及びワード線２２とそれぞれ離間して配置される。そして、ＭＴＪ素子３０の直列接続は、上部電極３３及び下部電極３１を交互に用いて行われる。例えば、任意のＭＴＪ素子３０ａにおいて、隣り合う２つのＭＴＪ素子３０ｂ、３０ｃのうち、一方のＭＴＪ素子３０ｂとは上部電極３３で接続し、他方のＭＴＪ素子３０ｃとは下部電極３１で接続する。また、直列に接続された端部のＭＴＪ素子３０は、コンタクト１６、１８、２６及び配線１７を介して、ＭＯＳＦＥＴ１４のソース／ドレイン拡散層１３に接続される。このＭＯＳＦＥＴ１４は、メモリセルアレイ領域１０の周辺部に配置され、各ＭＴＪ素子３０の下方の半導体基板１１内には、例えばＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜が存在する。
【００３３】
さらに、図３に示すように、メモリセルアレイ領域１０の周辺部には、ビット線３５に接続されたＭＯＳＦＥＴ３６ａが配置される。ＭＯＳＦＥＴ１４、３６ａは、ビット線３５や直列に接続されたＭＴＪ素子３０を選択するためのトランジスタであり、カラム選択回路３７、電流源／シンク及びセンスアンプ３８に接続される。また、メモリセルアレイ領域１０の周辺部には、ワード線２２に接続されたＭＯＳＦＥＴ３６ｂ、ロー選択回路３９及び電流源／シンク４０がそれぞれ配置される。ＭＯＳＦＥＴ３６ｂは、ワード線２２を選択するためのトランジスタである。
【００３４】
以上のように、ＭＴＪ素子３０は、磁化の向きが固定された磁化固着層（磁性層）と、トンネル接合層（非磁性層）と、磁化の向きが反転する磁気記録層（磁性層）との少なくとも３層で構成されている。そして、ＭＴＪ素子３０は、１層のトンネル接合層からなる１重トンネル接合構造又は２層のトンネル接合層からなる２重トンネル接合構造になっている。以下、１重トンネル接合構造や２重トンネル接合構造のＭＴＪ素子３０の例について説明する。
【００３５】
図４（ａ）に示す１重トンネル接合構造のＭＴＪ素子３０は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、基準強磁性層１０４が順に積層された磁化固着層４１と、この磁化固着層４１上に形成されたトンネル接合層４２と、このトンネル接合層４２上に自由強磁性層１０５、接点層１０６が順に積層された磁気記録層４３とからなる。
【００３６】
図４（ｂ）に示す１重トンネル接合構造のＭＴＪ素子３０は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、強磁性層１０４′、非磁性層１０７、強磁性層１０４″が順に積層された磁化固着層４１と、この磁化固着層４１上に形成されたトンネル接合層４２と、このトンネル接合層４２上に強磁性層１０５′、非磁性層１０７、強磁性層１０５″、接点層１０６が順に積層された磁気記録層４３とからなる。
【００３７】
尚、図４（ｂ）に示すＭＴＪ素子３０では、磁化固着層４１内の強磁性層１０４′、非磁性層１０７、強磁性層１０４″からなる３層構造と、磁気記録層４３内の強磁性層１０５′、非磁性層１０７、強磁性層１０５″からなる３層構造とを導入することで、図４（ａ）に示すＭＴＪ素子３０よりも、強磁性内部の磁極の発生を抑制し、より微細化に適したセル構造が提供できる。
【００３８】
図５（ａ）に示す２重トンネル接合構造のＭＴＪ素子３０は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、基準強磁性層１０４が順に積層された第１の磁化固着層４１ａと、この第１の磁化固着層４１ａ上に形成された第１のトンネル接合層４２ａと、この第１のトンネル接合層４２ａ上に形成された磁気記録層４３と、この磁気記録層４３上に形成された第２のトンネル接合層４２ｂと、この第２のトンネル接合層４２ｂ上に基準強磁性層１０４、反強磁性層１０３、初期強磁性層１０２、接点層１０６が順に積層された第２の磁化固着層４１ｂとからなる。
【００３９】
図５（ｂ）に示す２重トンネル接合構造のＭＴＪ素子３０は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、基準強磁性層１０４が順に積層され第１の磁化固着層４１ａと、この第１の磁化固着層４１ａ上に形成された第１のトンネル接合層４２ａと、この第１のトンネル接合層４２ａ上に強磁性層４３′、非磁性層１０７、強磁性層４３″の３層構造によって順に積層された磁気記録層４３と、この磁気記録層４３上に形成された第２のトンネル接合層４２ｂと、この第２のトンネル接合層４２ｂ上に強磁性層１０４′、非磁性層１０７、強磁性層１０４″、反強磁性層１０３、初期強磁性層１０２、接点層１０６が順に積層された第２の磁化固着層４１ｂとからなる。
【００４０】
尚、図５（ｂ）に示すＭＴＪ素子３０では、磁気記録層４３を構成する強磁性層４３′、非磁性層１０７、強磁性層４３″の３層構造と、第２の磁化固着層４１ｂ内の強磁性層１０４′、非磁性層１０７、強磁性層１０４″からなる３層構造とを導入することで、図５（ａ）に示すＭＴＪ素子３０よりも、強磁性内部の磁極の発生を抑制し、より微細化に適したセル構造が提供できる。
【００４１】
このような２重トンネル接合構造のＭＴＪ素子３０は、１重トンネル接合構造のＭＴＪ素子３０よりも、同じ外部バイアスを印加したときのＭＲ（Magneto Resistive）比（“１”の状態と“０”の状態との抵抗の変化率）の劣化が少なく、より高いバイアスで動作できる。すなわち、２重トンネル接合構造は、セル内の情報を読み出す際に有利となる。
【００４２】
このような１重トンネル接合構造又は２重トンネル接合構造のＭＴＪ素子３０は、例えば以下の材料を用いて形成される。
【００４３】
磁化固着層４１、４１ａ、４１ｂ及び磁気記録層４３の材料には、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はそれらの合金、磁化分極率の大きいマグネタイト、ＣｒＯ2 ，ＲＸＭｎＯ3-y （Ｒ；希土類、Ｘ；Ｃａ，Ｂａ，Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラー合金などを用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元素が多少含まれていてもよい。
【００４４】
磁化固着層４１、４１ａ、４１ｂの一部を構成する反強磁性層１０３の材料には、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ2 Ｏ3 などを用いることが好ましい。
【００４５】
トンネル接合層４２、４２ａ、４２ｂの材料には、Ａｌ2 Ｏ3 ，ＳｉＯ2 ，ＭｇＯ，ＡｌＮ，Ｂｉ2 Ｏ3 ，ＭｇＦ2 ，ＣａＦ2 ，ＳｒＴｉＯ2 ，ＡｌＬａＯ3 などの様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもよい。
【００４６】
図６乃至図１５は、本発明の第１の実施形態に係る磁気記憶装置の製造工程の断面図を示す。以下に、第１の実施形態に係る磁気記憶装置の製造方法について説明する。
【００４７】
まず、図６に示すように、半導体基板１１上にゲート絶縁膜（図示せず）を介してゲート電極１２が選択的に形成され、このゲート電極１２の両側の半導体基板１１の表面にソース／ドレイン拡散層１３が形成される。これにより、ＭＯＳトランジスタ１４が形成され、このＭＯＳトランジスタ１４のゲート電極１２が読み出し配線となる。次に、絶縁膜１５内に、ソース／ドレイン拡散層１３に接続する第１のコンタクト１６、第１の配線１７及び第２のコンタクト１８が順に形成される。
【００４８】
次に、スパッタリングにより、絶縁膜１５及び第２のコンタクト１８上に、例えば、Ｔｉ／ＴｉＮ／ＡｌＣｕ／Ｔｉ／ＴｉＮ層からなる第２の配線材料層１９が形成される。この第２の配線材料層１９の膜厚は、順に例えば１００Å／１００Å／２０００Å／５０Å／４００Åである。この第２の配線材料層１９上にＳｉＮ膜２０が堆積される。このＳｉＮ膜２０はＣＭＰ（Chemical Mechanical Polish）時のストッパー膜として機能し、ＳｉＮ膜２０の膜厚は例えば３００Åである。次に、ＳｉＮ膜２０上にレジスト２１が塗布され、このレジスト２１がフォトリソグラフィで所望のパターンに形成される。
【００４９】
次に、図７に示すように、ＲＩＥ（Reactive Ion Etching）により、ＳｉＮ膜２０及び第２の配線材料層１９が除去される。これにより、複数の第２の配線２２が形成され、ソース／ドレイン拡散層１３に接続しない第２の配線は書き込みワード線として機能する。その後、レジスト２１が除去され、ウエット処理で後処理が行われる。次に、絶縁膜１５及びＳｉＮ膜２０上に、例えばＨＤＰ−ＵＳＧ（High Density Plasma - Undoped Silicate Glass）膜及び単位ＴＥＯＳ(Tetra Ethyl Ortho Silicate)膜からなる層間膜２３が形成される。ここで、ＨＤＰ−ＵＳＧ膜の膜厚は例えば４０００Å、単位ＴＥＯＳ膜の膜厚は例えば６５００Åである。次に、ＳｉＮ膜２０をストッパーとして、ＣＭＰにより、ＳｉＮ膜２０の表面が露出するまで層間膜２３が平坦化される。その後、例えばＨ3ＰＯ4を用いて、ＳｉＮ膜２０が除去される。
【００５０】
次に、図８に示すように、層間膜２３及び第２の配線２２上に層間膜２４が形成される。次に、フォトリソグラフィ及びＲＩＥを用いて、層間膜２４内にコンタクトホール２５が選択的に形成される。そして、このコンタクトホール２５内に、例えばＴｉＮ層からなるバリアメタル層（図示せず）がスパッタリングで例えば４０００Å堆積された後、バリアメタル層上にＷ層がＣＶＤ（Chemical Vapor Deposition）で例えば１００Å堆積される。その後、ＣＭＰにより、層間膜２４の表面が露出するまでバリアメタル層及びＷ層が平坦化され、ソース／ドレイン拡散層１３につながるコンタクト２６が形成される。
【００５１】
次に、図９に示すように、スパッタリングにより、コンタクト２６及び絶縁膜２４上にＷからなる下部電極材料層２７が例えば５００Å形成される。そして、スパッタリングにより、下部電極材料層２７上にＭＴＪ材料層２８が形成され、このＭＴＪ材料層２８上にＴａからなるハードマスク２９が形成される。
【００５２】
次に、図１０に示すように、ハードマスク２９上にレジスト（図示せず）が塗布され、このレジストがフォトリソグラフィで所望のパターンに形成される。このパターニングされたレジストをマスクとして、ＲＩＥにより、ハードマスク２９が所望のパターンに形成される。その後、アッシングによりレジストが除去される。
【００５３】
次に、図１１に示すように、イオンミリングにより、下部電極材料層２７をストッパーとして、ＭＴＪ材料層２８がエッチングされる。これにより、複数のＭＴＪ素子３０が形成される。
【００５４】
次に、図１２に示すように、フォトリソグラフィ及びＲＩＥにより、下部電極材料層２７が選択的に除去され、下部電極３１が形成される。
【００５５】
次に、図１３に示すように、層間膜２４、下部電極３１及びハードマスク２９上に、ＳＯＧ（Spin On Glass）膜からなる層間膜３２が形成される。そして、ＣＭＰにより、ハードマスク２９の表面が露出するまで層間膜３２が平坦化される。このＣＭＰの際、ハードマスク２９がストッパーとなる。
【００５６】
次に、図１４に示すように、スパッタリングにより、ハードマスク２９及び絶縁膜３２上に上部電極材料層が形成され、この上部電極材料層がフォトリソグラフィ及びＲＩＥで所望のパターンに形成される。これにより、上部電極３３が形成され、この上部電極３３又は下部電極３１を用いて隣り合うＭＴＪ素子３０が接続される。
【００５７】
次に、図１５に示すように、上部電極３３及び絶縁膜３２上に、ＳＯＧ膜からなる層間膜３４が形成される。次に、周辺回路で使用するビアコンタクト（図示せず）等が形成された後、ビット線３５が形成される。
【００５８】
以上のように、本発明の第１の実施形態に係る磁気記憶装置は、ＭＴＪ素子３０毎にＭＯＳＦＥＴ１４が接続されるのではなく、複数のＭＴＪ素子３０を直列に接続し、その一端にＭＯＳＦＥＴ１４を接続している。このため、１つのＭＯＳＦＥＴ１４を、直列に接続されたＭＴＪ素子３０で共有している。従って、次のような書き込み及び読み出し動作となる。
【００５９】
データの書き込みは、従来の方法と同様に、１本のビット線３５と１本のワード線２２をアドレス選択回路３７、３９で選択し、この選択されたビット線３５及びワード線２２にある向きに電流を流す。これにより、これら選択されたビット線３５及びワード線２２の交点のＭＴＪ素子３０にデータが書き込まれる。
【００６０】
データの読み出しは、ＭＯＳＦＥＴ１４をオンして任意のビット線３５を選択し、直列接続されたＭＴＪ素子３０の直列抵抗を検知してデータを読み出す。このため、従来とは異なる次のようなシーケンスが必要となる。
【００６１】
まず、ビット線３５を選択し、データの書き込まれた選択ＭＴＪ素子３０の存在する直列に接続されたＭＴＪ素子３０の直列抵抗に電流を流し、この直列抵抗に流れる第１の電流値をセンスアンプで検知する。その後、選択ＭＴＪ素子３０に例えば“１”データを書き込む。続いて、前記ビット線３５を再度選択し、選択ＭＴＪ素子３０の存在する直列に接続されたＭＴＪ素子３０の直列抵抗に再度電流を流し、この直列抵抗に流れる第２の電流値をセンスアンプで検知する。そして、第１の電流値と第２の電流値とを比較する。その結果、第１及び第２の電流値に変化があれば、選択ＭＴＪ素子３０には“０”データが蓄積されたことになる。一方、第１及び第２の電流値に変化がなければ、“１”データが蓄積されていたことになる。
【００６２】
尚、“０”データが蓄積されていた場合、“１”データを書き込むことでデータ破壊が生じている。このため、上記の一連の動作の後、“０”データを書き込む必要がある。
【００６３】
上記第１の実施形態によれば、任意のビット線３５の下方の複数のＭＴＪ素子３０を直列に接続し、このＭＴＪ素子３０で１つのＭＯＳＦＥＴ１４を共有している。つまり、ＭＴＪ素子３０毎にＭＯＳＦＥＴ１４を設ける必要がないため、メモリセルアレイ領域１０の占有面積を縮小することができる。従って、従来技術によるメモリセルアレイ領域１０の最小加工寸法は８Ｆ2であったのに対し、第１の実施形態によるメモリセルアレイ領域１０の最小加工寸法は４Ｆ2＋ＭＯＳＦＥＴとなる。
【００６４】
［第２の実施形態］
第２の実施形態は、１本のビット線に対し、直列接続されたＭＴＪ素子とこのＭＴＪ素子に接続するＭＯＳＦＥＴとからなるメモリ部が複数個存在する例である。
【００６５】
図１６は、本発明の第２の実施形態に係る磁気記憶装置の平面図を示す。図１７は、図１６のXVII−XVII線に沿った磁気記憶装置の断面図を示す。以下に、本発明の第２の実施形態に係る磁気記憶装置の構造について説明する。尚、第１の実施形態と同様の構造は説明を省略する。
【００６６】
図１６、図１７に示すように、第２の実施形態において、第１の実施形態と異なる点は、１本のビット線３５に対し、直列接続されたＭＴＪ素子３０とこのＭＴＪ素子３０の一端に接続するＭＯＳＦＥＴ１４とからなるメモリ部５１、５２が複数個存在することである。つまり、複数のメモリ部５１、５２で、１本のビット線３５を共有している。そして、メモリ部５１、５２のＭＯＳＦＥＴ１４のソース／ドレイン拡散層１３には、メモリセルアレイ領域１０の周辺部に配置されたＭＯＳＦＥＴ５４が、配線５５を用いてそれぞれ接続されている。また、直列接続されたＭＴＪ素子３０の他端は、グランドにそれぞれ接続されている。
【００６７】
ここで、第２の実施形態では、ビット線３５が選択されるとＭＯＳＦＥＴ５４もそれに伴ってオンするように設計されており、かつ、選択されるワード線２２によってそれに対応するＭＯＳＦＥＴ１４がオンするように設計されている。従って、直列に接続されたＭＴＪ素子３０はＭＯＳＦＥＴ１４、５４を介してビット線３５に接続される。そして、読み出し動作の際、ＭＯＳＦＥＴ１４、５４を用いて直列に接続されたＭＴＪ素子３０が選択される。
【００６８】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、次のような効果も有する。
【００６９】
第１の実施形態のように、直列に接続するＭＴＪ素子３０の数が多くなると、複数のＭＴＪ素子３０の直列抵抗が大きくなり、読み出し時のセンス感度が低下するおそれがある。これに対し、第２の実施形態では、直列に接続するＭＴＪ素子３０の数を減らし、１本のビット線３５に対して複数のメモリ部５１、５２を形成している。このため、上述するセンス感度の低下を防止することができる。
【００７０】
尚、各メモリ部５１、５２内のＭＴＪ素子３０の数は特に限定されないが、メモリセルアレイ領域１０の面積、設計レイアウト及び読み出し時のセンス感等を考慮すると、例えば４個乃至８個が望ましい。特に、各メモリ部５１、５２内にＭＴＪ素子３０を９個以上設けると、センス感度が１桁以上低下する場合もあるため、各メモリ部５１、５２内のＭＴＪ素子３０は最大直列数の８個が最も望ましい。
【００７１】
［第３の実施形態］
第３の実施形態は、読み出し用のスイッチング素子をＭＴＪ素子の下方に配置するために、スイッチング素子のゲート電極をメモリセルアレイ領域の周辺部から内部へ延在させた例である。
【００７２】
図１８は、本発明の第３の実施形態に係る磁気記憶装置の平面図を示す。図１９は、図１８のXIX−XIX線に沿った磁気記憶装置の断面図を示す。以下に、本発明の第３の実施形態に係る磁気記憶装置の構造について説明する。尚、第１の実施形態と同様の構造は説明を省略する。
【００７３】
図１８、図１９に示すように、第３の実施形態において、第１の実施形態と異なる点は、ＭＯＳＦＥＴ１４のゲート電極１２がメモリセルアレイ領域１０の周辺部から内部へ延在して配置されていることである。具体的には、第３の実施形態に係るゲート電極１２は、メモリセルアレイ領域１０の周辺部にワード線２２と平行して延在された第１のゲート電極部１２ａと、メモリセルアレイ領域１０の内部にビット線３５と平行に延在された第２のゲート電極部１２ｂとを有する。これら第１及び第２のゲート電極部１２ａ、１２ｂは接続されており、第２のゲート電極部１２ｂの両側の半導体基板１１内にはソース／ドレイン拡散層１３が形成されている。従って、第３の実施形態では、ＭＴＪ素子３０の下方にゲート電極１２の一部とソース／ドレイン拡散層１３が存在している。
【００７４】
また、第１の配線１７もビット線３５と平行してメモリセルアレイ領域１０の内部に延在している。この第１の配線１７にはＭＴＪ素子３０間にそれぞれ配置された第１のコンタクト１６が接続され、第１のコンタクト１６はソース／ドレイン拡散層１３に接続されている。尚、第１のコンタクト１６は、ＭＴＪ素子３０間に位置することに限定されず、例えばＭＴＪ素子３０の下方に位置してもよい。
【００７５】
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００７６】
さらに、第３の実施形態では、ＭＴＪ素子３０の下方にＭＯＳＦＥＴ１４を形成することで、ＭＴＪ素子３０の下方の領域を有効に活用している。このため、メモリセルアレイ領域１０の占有面積をさらに縮小できる。
【００７７】
また、第３の実施形態では、第１の実施形態と比較して、ＭＯＳＦＥＴ１４の実効チャネル幅を大きく確保できるため、読み出し信号を大きくとれるという効果も有する。
【００７８】
尚、第３の実施形態は、第２の実施形態の構造に適用することも可能である。この場合、第２及び第３の実施形態と同様の効果を得ることができる。
【００７９】
［第４の実施形態］
第４の実施形態は、第２の実施形態の変形例であり、隣接セルにおけるＭＯＳＦＥＴの一方の拡散層を共有した例である。
【００８０】
図２０は、本発明の第４の実施形態に係る磁気記憶装置の平面図を示す。図２１は、図２０のXXI−XXI線に沿った磁気記憶装置の断面図を示す。以下に、本発明の第４の実施形態に係る磁気記憶装置の構造について説明する。尚、第２の実施形態と同様の構造は説明を省略する。
【００８１】
図２０、図２１に示すように、第４の実施形態において、第２の実施形態と異なる点は、隣接するメモリ部５１、５２間において、各メモリ部５１、５２のＭＯＳＦＥＴ１４のソース／ドレイン拡散層１３の一方を共有しているところである。従って、隣接するメモリ部５１、５２間の境界側に、各メモリ部５１、５２のＭＯＳＦＥＴ１４を配置している。そして、ソース／ドレイン拡散層１３の共有している部分に、コンタクトを介してＭＯＳＦＥＴ５４が接続される。
【００８２】
上記第４の実施形態によれば、第２の実施形態と同様の効果を得ることができる。
【００８３】
さらに、第４の実施形態では、隣接セル間でスイッチング素子の一部を共有しているため、第２の実施形態よりも、メモリセルアレイ領域１０の占有面積を縮小することができる。
【００８４】
尚、第４の実施形態に、第３の実施形態の構造をさらに適用することも可能である。この場合、第３及び第４の実施形態と同様の効果を得ることができる。
【００８５】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。例えば、上記各実施形態では、スイッチング素子としてトランジスタを用いたが、トランジスタの代わりにダイオードを用いることも可能である。
【００８６】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００８７】
【発明の効果】
以上説明したように本発明によれば、メモリセルアレイ領域の占有面積を縮小することが可能な磁気記憶装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる磁気記憶装置を示す平面図。
【図２】図１のII−II線に沿った磁気記憶装置の断面図。
【図３】本発明の第１の実施形態に係わる磁気記憶装置を示す概略的な回路図。
【図４】本発明の各実施形態に係わる１重トンネル接合構造のＭＴＪ素子を示す断面図。
【図５】本発明の各実施形態に係わる２重トンネル接合構造のＭＴＪ素子を示す断面図。
【図６】本発明の第１の実施形態に係わる磁気記憶装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる磁気記憶装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係わる磁気記憶装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる磁気記憶装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第１の実施形態に係わる磁気記憶装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第１の実施形態に係わる磁気記憶装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第１の実施形態に係わる磁気記憶装置の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第１の実施形態に係わる磁気記憶装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の第１の実施形態に係わる磁気記憶装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第１の実施形態に係わる磁気記憶装置の製造工程を示す断面図。
【図１６】本発明の第２の実施形態に係わる磁気記憶装置を示す平面図。
【図１７】図１６のXVII−XVII線に沿った磁気記憶装置の断面図。
【図１８】本発明の第３の実施形態に係わる磁気記憶装置を示す平面図。
【図１９】図１８のXIX−XIX線に沿った磁気記憶装置の断面図。
【図２０】本発明の第４の実施形態に係わる磁気記憶装置を示す平面図。
【図２１】ＦＩＧ．２０のXXI−XXI線に沿った磁気記憶装置の断面図。
【図２２】従来技術によるＭＴＪ素子を示す断面図。
【図２３】従来技術による磁気記憶装置のマトリクス状に配置されたＭＴＪ素子を示す図。
【図２４】従来技術による磁気記憶装置のアステロイド曲線を示す図。
【図２５】従来技術による磁気記憶装置のヒステリシス曲線を示す図。
【図２６】従来技術によるトランジスタを備えた磁気記憶装置の断面図。
【図２７】従来技術によるダイオードを備えた磁気記憶装置の断面図。
【符号の説明】
１０…メモリセルアレイ領域、
１１…半導体基板、
１２、５３…ゲート電極、
１２ａ、１２ｂ…ゲート電極部、
１３…ソース／ドレイン拡散層、
１４、３６、５４…ＭＯＳＦＥＴ、
１５…絶縁膜、
１６…第１のコンタクト、
１７…第１の配線、
１８…第２のコンタクト、
１９…第２の配線材料層、
２０…ＳｉＮ膜、
２１…レジスト、
２２…ワード線（第２の配線）、
２３、２４、３２、３４…層間膜、
２５…コンタクトホール、
２６…第３のコンタクト、
２７…下部電極材料層、
２８…ＭＴＪ材料層、
２９…ハードマスク、
３０、３０ａ、３０ｂ、３０ｃ…ＭＴＪ素子、
３１…下部電極、
３３…上部電極、
３５…ビット線、
３７…カラム選択回路、
３８…電流源／シンク及びセンスアンプ、
３９…ロー選択回路、
４０…電流源／シンク、
４１、４１ａ、４１ｂ…磁化固着層、
４２、４２ａ、４２ｂ…トンネル接合層、
４３…磁気記録層、
５１、５２…メモリ部、
５５…配線、
１０１…テンプレート層、
１０２…初期強磁性層、
１０３…反強磁性層、
１０４、１０４′、１０４″…基準強磁性層、
１０５、１０５′、１０５″…自由記録層、
１０６…接点層、
１０７…非磁性層。
Claims (29)
- 第１のメモリ部と、
前記第１のメモリ部と第１の方向に隣接し、第１の配線を前記第１のメモリ部と共有する第２のメモリ部とを具備し、
前記第１のメモリ部は、
前記第１の方向に延在された前記第１の配線と、
前記第１の方向と異なる第２の方向に延在された複数の第２の配線と、
前記第１の配線及び前記第２の配線の各交点における前記第１の配線及び前記第２の配線間に前記第１の配線及び前記第２の配線と離間してそれぞれ配置された複数の磁気抵抗効果素子が互いに直列に接続された第１の記憶素子部と、
前記第１の記憶素子部の一端に接続された第１のスイッチング素子と
を備え、
前記第２のメモリ部は、
前記第１の配線と、
前記第２の方向に延在された複数の第３の配線と、
前記第１の配線及び前記第３の配線の各交点における前記第１の配線及び前記第３の配線間に前記第１の配線及び前記第３の配線と離間してそれぞれ配置された前記磁気抵抗効果素子が互いに直列に接続された第２の記憶素子部と、
前記第２の記憶素子部の一端に接続された第２のスイッチング素子と
を備えることを特徴とする磁気記憶装置。 - 前記第１の記憶素子部は、第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子にそれぞれ隣り合う第２及び第３の磁気抵抗効果素子とを含み、
前記第１乃至第３の磁気抵抗効果素子は、前記第１の配線に対向する第１の端部と前記第２の配線に対向する第２の端部とをそれぞれ有し、
前記第１の磁気抵抗効果素子の前記第１の端部は、前記第２の磁気抵抗効果素子の前記第１の端部と接続され、
前記第１の磁気抵抗効果素子の前記第２の端部は、前記第３の磁気抵抗効果素子の前記第２の端部と接続され、
前記第２の記憶素子部は、第４の磁気抵抗効果素子と、前記第４の磁気抵抗効果素子にそれぞれ隣り合う第５及び第６の磁気抵抗効果素子とを含み、
前記第４乃至第６の磁気抵抗効果素子は、前記第１の配線に対向する第３の端部と前記第３の配線に対向する第４の端部とをそれぞれ有し、
前記第４の磁気抵抗効果素子の前記第３の端部は、前記第５の磁気抵抗効果素子の前記第３の端部と接続され、
前記第４の磁気抵抗効果素子の前記第４の端部は、前記第６の磁気抵抗効果素子の前記第４の端部と接続される
ことを特徴とする請求項１に記載の磁気記憶装置。 - 前記磁気抵抗効果素子は、半導体基板の表面に対して平行方向に直列接続されることを特徴とする請求項１に記載の磁気記憶装置。
- 前記第１及び第２の記憶素子部の下方に設けられた素子分離絶縁膜と
をさらに具備することを特徴とする請求項１に記載の磁気記憶装置。 - 前記第１の配線と前記第２の配線とは直交し、前記第１の配線と前記第３の配線とは直交することを特徴とする請求項１に記載の磁気記憶装置。
- 前記磁気抵抗効果素子は、少なくとも第１の磁性層、第２の磁性層及び非磁性層で構成されるＭＴＪ素子であることを特徴とする請求項１に記載の磁気記憶装置。
- 前記ＭＴＪ素子は、１重トンネル接合構造又は２重トンネル接合構造であることを特徴とする請求項６に記載の磁気記憶装置。
- 前記第１及び第２の記憶素子部の前記磁気抵抗効果素子の数は、それぞれ４乃至８個であることを特徴とする請求項１に記載の磁気記憶装置。
- 前記第１及び第２のスイッチング素子に接続された第３のスイッチング素子と
をさらに具備することを特徴とする請求項１に記載の磁気記憶装置。 - 前記第３のスイッチング素子は、前記第１及び第２の記憶素子部が存在するメモリセルアレイ領域の周辺部に配置されることを特徴とする請求項９に記載の磁気記憶装置。
- 前記第１の記憶素子部の下方に前記第１のスイッチング素子が配置され、前記第２の記憶素子部の下方に前記第２のスイッチング素子が配置されることを特徴とする請求項１に記載の磁気記憶装置。
- 前記第１及び第２のスイッチング素子は、それぞれトランジスタであることを特徴とする請求項１に記載の磁気記憶装置。
- 前記トランジスタは、
前記第１及び第２の記憶素子部が存在するメモリセルアレイ領域の周辺部に配置され、前記第２の方向に延在された第１のゲート電極部と、
前記第１のゲート電極部と接続し、前記周辺部から前記メモリセルアレイ領域内へ前記第１の方向に延在された第２のゲート電極部と
を具備することを特徴とする請求項１２に記載の磁気記憶装置。 - 前記第１のスイッチング素子の一部と前記第２のスイッチング素子の一部とを、前記第１及び第２のメモリ部で共有することを特徴とする請求項１に記載の磁気記憶装置。
- 前記第１及び第２のスイッチング素子はそれぞれトランジスタであり、
前記トランジスタの拡散層の一部を前記第１及び第２のメモリ部で共有することを特徴とする請求項１４に記載の磁気記憶装置。 - 前記第１及び第２のスイッチング素子は、前記第１及び第２のメモリ部の境界側に配置することを特徴とする請求項１４に記載の磁気記憶装置。
- 前記第１の記憶素子部内の任意の磁気抵抗効果素子の記憶データを読み出す場合、
前記第１の記憶素子部の直列抵抗に流れる第１の電流値を検知し、
前記任意の磁気抵抗効果素子に１データ又は０データを書き込んだ後、前記第１の記憶素子部の直列抵抗に流れる第２の電流値を検知し、
前記第１及び第２の電流値を比較することにより、前記任意の磁気抵抗効果素子の前記記憶データが前記１データ及び前記０データのいずれであるかを判断することを特徴とする請求項１に記載の磁気記憶装置。 - 前記第１の記憶素子部内の任意の磁気抵抗効果素子のデータを読み出す場合、前記第１のスイッチング素子を用いて前記第１の配線を選択することを特徴とする請求項１に記載の磁気記憶装置。
- 前記第１の記憶素子部内の任意の磁気抵抗効果素子のデータを読み出す場合、前記第１及び第３のスイッチング素子を用いて前記第１の記憶素子部を選択することを特徴とする請求項９に記載の磁気記憶装置。
- 半導体基板に第１のスイッチング素子を形成する工程と、
前記半導体基板の上方に第１の方向に延在する複数の第１の配線を形成する工程と、
前記第１の配線上に第１の絶縁膜を形成する工程と、
前記第１の配線の上方における前記第１の絶縁膜上に複数の磁気抵抗効果素子が互いに直列に接続された第１の記憶素子部を形成し、この第１の記憶素子部の一端を前記第１のスイッチング素子に接続する工程と、
前記第１の記憶素子部上に第２の絶縁膜を形成する工程と、
前記第１の記憶素子部の上方における前記第２の絶縁膜上に、前記第１の方向と異なる第２の方向に延在する第２の配線を形成する工程と
を具備し、
前記磁気抵抗効果素子は、少なくとも第１の磁性層、第２の磁性層及び非磁性層で構成されるＭＴＪ素子であることを特徴とする磁気記憶装置の製造方法。 - 半導体基板に第１のスイッチング素子を形成する工程と、
前記半導体基板の上方に第１の方向に延在する複数の第１の配線を形成する工程と、
前記第１の配線上に第１の絶縁膜を形成する工程と、
前記第１の配線の上方における前記第１の絶縁膜上に複数の磁気抵抗効果素子が互いに直列に接続された第１の記憶素子部を形成し、この第１の記憶素子部の一端を前記第１のスイッチング素子に接続する工程と、
前記第１の記憶素子部上に第２の絶縁膜を形成する工程と、
前記第１の記憶素子部の上方における前記第２の絶縁膜上に、前記第１の方向と異なる第２の方向に延在する第２の配線を形成する工程とを具備し、
第１のメモリ部は、
前記第１の記憶素子部と、
前記第１のスイッチング素子と、
前記第１及び第２の配線とを具備し、
前記第１のメモリ部と前記第２の方向に隣接し前記第２の配線を共有する第２のメモリ部は、
前記磁気抵抗効果素子が互いに直列に接続された第２の記憶素子部と、
前記第２の記憶素子部の一端に接続された第２のスイッチング素子と、
前記第２の配線と、
前記第１の方向に延在する複数の第３の配線とを具備し、
前記第２のメモリ部を前記第１のメモリ部と同時に形成することを特徴とする磁気記憶装置の製造方法。 - 前記磁気抵抗効果素子は、前記半導体基板の表面に対して平行方向に直列接続することを特徴とする請求項２０又は２１に記載の磁気記憶装置の製造方法。
- 前記第１の記憶素子部の下方の前記半導体基板内に素子分離絶縁膜を形成する工程と
をさらに具備することを特徴とする請求項２０又は２１に記載の磁気記憶装置の製造方法。 - 前記第１のスイッチング素子は、前記第１の記憶素子部の下方に形成することを特徴とする請求項２０又は２１に記載の磁気記憶装置の製造方法。
- 前記第１のスイッチング素子は、トランジスタであることを特徴とする請求項２０又は２１に記載の磁気記憶装置の製造方法。
- 前記トランジスタは、
前記第１の記憶素子部が存在するメモリセルアレイ領域の周辺部に配置され、前記第１の方向に延在された第１のゲート電極部と、
前記第１のゲート電極部と接続し、前記周辺部から前記メモリセルアレイ領域内へ前記第２の方向に延在された第２のゲート電極部と
を具備することを特徴とする請求項２５に記載の磁気記憶装置の製造方法。 - 前記第１のスイッチング素子の一部と前記第２のスイッチング素子の一部とを前記第１及び第２のメモリ部で共有するように、前記第１及び第２のスイッチング素子を形成することを特徴とする請求項２１に記載の磁気記憶装置の製造方法。
- 前記第１及び第２のスイッチング素子はそれぞれトランジスタであり、
前記トランジスタの拡散層の一部を前記第１及び第２のメモリ部で共有することを特徴とする請求項２７に記載の磁気記憶装置の製造方法。 - 前記第１及び第２のスイッチング素子は、前記第１及び第２のメモリ部の境界側に形成することを特徴とする請求項２７に記載の磁気記憶装置の製造方法。
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