JP5141237B2 - 半導体記憶装置、その製造方法、書き込み方法及び読み出し方法 - Google Patents

Description

本発明は、広くは半導体記憶装置に関し、特に、１つのトランジスタと２つの磁気トンネル接合（ＭＴＪ）素子を有する１Ｔ−２ＭＴＪメモリセルにおいて、スピン電流の注入により相補的にデータが書き込まれるスピン注入ＭＲＡＭ（Spin Torque Transfer Random Access Memory）の構成と、その動作方法に関する。

磁化の方向により抵抗値が変化する磁気抵抗素子が記憶装置に適用され、高速動作の不揮発性メモリとして期待されている。そのような磁気メモリで、より大きな磁気抵抗を得るために、トンネル接合を利用した磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）素子が実用化され始めている。

ＭＴＪは、２つの強磁性層（磁極の向きが回転可能なフリー層と、磁極の向きが固定されるピンド層）の間に、薄い絶縁層（トンネルバリア層）を挿入したものであり、強磁性層間に電圧を印加すると、スピンを保存したままトンネル電流が流れる。ＭＴＪでは、絶縁層を介した強磁性層間の波動関数の重なりがほとんどないため、交換結合が弱く、小さな磁場で大きなトンネル磁気抵抗を得ることができる。

ＭＴＪを用いた磁気メモリの書き込み方式としては、配線で供給される電流が引き起こす外部磁界によって、ＭＴＪの磁化の向きを平行、反平行に変化させる従来の配線電流磁場書き込み方式に代わって、スピン電流を直接ＭＴＪに注入して磁化を反転させるスピン注入型の磁気メモリ（ＭＲＡＭ）が注目されている（たとえば、非特許文献１参照）。

図１に、一般的なスピン注入ＭＲＡＭを示す。１つのメモリセルは、１つのＭＴＪ１１０と、１つのトランジスタ１２０で構成される（１Ｔ−１ＭＴＪ）。ＭＴＪ１１０は、強磁性層であるピンド層１１１とフリー層１１３の間に、トンネルバリア層１１２が挿入されている。トランジスタ１２０のゲート電極はワード線１２３に接続され、ソースはソース線１２２に、ドレインはＭＴＪ１１０に接続される。ＭＴＪ１１０の他端側は、ビット線１２１に接続される。

書き込み時には、ワード線１２３と、ビット線１２１、ソース線１２２を選択することにより、書き込みセルを選択し、書込パルス／読出バイアス生成部１３１から、選択されたビット線１２１又はソース線１２２に電圧を印加して、電流の方向を制御する。

図１（ｂ）に示すように、スピン注入ＭＲＡＭでは、ＭＴＪ１１０に流す電流の向きを変えて書き込みを行う。たとえば、“０”の書き込みは、白矢印で示すように、ビット線１２１側から書き込み用のスピン電流を流す。電子はピンド層１１１に流れ込み、ピンド層１１１の磁化と同じ向きにスピン編極した電子が、フリー層１１３へと流れて、フリー層１１３の磁化の向きをピンド層１１１のそれと平行にする。これによりＭＴＪ１１０は、電気抵抗の小さい状態Ｒ_Ｌになる。逆に、“１”の書き込みはソース線１２２側から書き込み電流を流す。電子は、フリー層１１３側からピンド層１１１へと流れ、ピンド層１１１の磁化と逆の向きにスピン編極した電子は、反射されてフリー層１１３へと戻り、フリー層１１３の磁化の方向をピンド層１１１と反対の方向（反平行）にする。これによりＭＴＪ１１０は、電気抵抗の大きい状態Ｒ_Ｈになる。

読み出しの一般的な方法は、Ｖ＝Ｉ＊Ｒに基づき、読み出し電圧Ｖを一定にして電流源から読み出し電流を流し、抵抗変化ΔＲによる電流変化ΔＩを読む。この方式を、電流読み出し方式という。読み出し電流は、書き込み電流よりも小さく、読み出し電流によってデータが書き換えされないようにしている。

一方、スピン注入型ではなく、従来の配線電流磁場書き込み方式のＭＲＡＭにおいて、相補的にデータを書き込んで、電圧読み出し方式でデータを読み出す方法が提案されている（たとえば、非特許文献２及び特許文献１参照）。

図２に公知の配線電流磁場書き込み方式の１Ｔ−２ＭＴＪメモリセルの構成を示す。図２（ａ）に示すように、トランジスタＴｒの一方の側（ソース側）に直列接続の２つのＭＴＪ（ＭＴＪ１及びＭＴＪ２）が配置されている。書き込みは、トランジスタＴｒをオフにし、ディジット線ＤＬに書き込み電流を流す。書き込み電流は、書き込みワード線ＷＷＬ１、ＷＷＬ２にも印加され、図２（ｂ）の点線の矢印で示すように、電流ループが形成される。この電流によって引き起こされる磁場により、２つのＭＴＪ（ＭＴＪ１とＭＴＪ２）にデータが相補的に書き込まれる。すなわち、一方のＭＴＪが高抵抗状態のときは、他方のＭＴＪは低抵抗状態となる。電流ループの方向によって“１”書き込みと“０”書き込みがなされる。

読み出し時には、図２（ｃ）に示すように、トランジスタがオンにされ、読み出し電圧Ｖreadが直列接続されたＭＴＪ１，ＭＴＪ２に印加され、ＭＴＪ１とＭＴＪ２の間の接続ノードから、読み出し信号Ｖsigが取り出される。ＭＴＪ１が低抵抗、ＭＴＪ２が高抵抗（この状態を“１”とする）のときは、読み出し信号ＶsigはＶread／２よりも大きい。ＭＴＪ１が高抵抗、ＭＴＪ２が低抵抗（この状態を“０”とする）のときは、読み出し信号ＶsigはＶread／２よりも小さい。

相補的にデータを書いて読むことで、メモリセルサイズを小さくすることができ、かつ読み出し動作が安定する。
特開２００６−１８５４７７号公報 M. Hosomi, et al. "A Novel Nonvolatile Memorywith Spin Torque Transfer Magnetization Switching: Spin-RAM", Tech. Dig.International Electron Devices Meeting (IEDM) 2005 M. Aoki et al, Symp. on VLSI Circuit,pp170-171, 2005

図１に示すスピン注入ＭＲＡＭは、素子サイズが小さく、磁性材料を加工するので、１つ１つのＭＴＪ素子１２０の特性を精度良く揃えることは一般に難しい。また、読み出し電流は、データが書き変わらないように、書き込み電流より小さい値にする必要があり、高集積、大容量のスピン注入ＭＲＡＭにおいて、読み出しの安定化が課題となっている。

さらに、スピン注入ＭＲＡＭは、電流読み出し方式となっているため、周辺回路として、読み出し電流源（Ｉ）回路、読み出し電流の変化（ΔＩ）を電圧に変換する回路等が必要となり、周辺回路構成が増大する。これに対して、ＤＲＡＭに代表される一般的なメモリは、基本的に電圧読み出し方式であり、周辺回路は小さい。

そこで、本発明は、スピン注入ＭＲＡＭにおいて、電圧読み出し方式のメモリ構成を実現することを課題とする。

上記課題を実現するために、第１の側面では、トランジスタのソース・ドレインの両側に、書き込み電流印加時に相補的な抵抗状態をとる２つの磁気トンネル接合素子が直列に接続されている半導体記憶装置が提供される。

第２の側面では、半導体記憶装置は、
トランジスタと、
前記トランジスタのソース・ドレイン拡散層の一方に電気的に接続される第１の磁気トンネル接合素子と、
前記ソース・ドレイン拡散層の他方に電気的に接続される第２の磁気トンネル接合素子と、
を有し、前記第１および第２の磁気トンネル接合素子は、外部から供給される書き込み電流が、前記第１の磁気トンネル接合素子と前記第２の磁気トンネル接合素子において逆方向に流れるように、前記トランジスタに接続される。

第３の側面では、複数のメモリセルの配列を含む半導体記憶装置が提供される。この半導体記憶装置は、
互いに隣接し、各々が１つのトランジスタと、前記トランジスタのソース・ドレインの両側に直列に接続される２つの磁気トンネル接合素子と、前記ソース・ドレインのいずれかの側に位置する読み出しノードとを有する第１及び第２のメモリセル、を含み、
前記第１および第２のメモリセルの前記２つの磁気トンネル接合素子の１つに共通に接続される第１のビット線と、
前記第１及び第２のメモリセルの前記読み出しノードに共通に接続される第２のビット線と、
を有する。

第４の側面では、複数のメモリセルの配列を有する半導体記憶装置において、
互いに隣接し、各々が１つのトランジスタと、前記トランジスタのソース・ドレインの両側に直列に接続される２つの磁気トンネル接合素子と、前記ソース・ドレインのいずれかの側に位置する読み出しノードとを有する第１及び第２のメモリセル、を含み、
前記第１のメモリセルの一方の磁気トンネル接合素子と、前記第２のメモリセルの前記読み出しノードとが接続される第１のビット線と、
前記第２のメモリセルの一方の磁気トンネル接合素子と、前記第１のメモリセルの前記読み出しノードとが接続される第２のビット線と、
を有する。

上記の構成及び手法により、スピン注入ＭＲＡＭで電圧センス方式を可能にし、読み出しの安定化を図ることができる。また、周辺回路を簡略化することができる。

以下、添付図面を参照して、本発明の良好な実施形態を説明する。図３（ａ）は、本発明の一実施形態のスピン注入型の磁気抵抗メモリ（ＭＲＡＭ）のメモリセル回路図、図３（ｂ）は、半導体記憶装置としてのスピン注入ＭＲＡＭ１の概略断面図、図３（ｃ）および図３（ｄ）は、相補的なデータ書き込みを示す概略図である。

図３（ａ）に示すように、セルトランジスタＴｒの両側に、２つのＭＴＪ素子、すなわちＭＴＪ１（３０Ａ）とＭＴＪ２（３０Ｂ）が直列接続され、セルトランジスタＴｒと一方のＭＴＪの接続ノードから、読み出し信号Ｖsigが取り出される。この例では、セルトランジスタＴｒのソース側が読み出しノードとなっている。読み出し時には、セルトランジスタＴｒをオンにして、直列に接続したＭＴＪ１とＭＴＪ２の両側に電圧（読み出し電圧Ｖreadと接地電圧Ｖ₀）を印加して、接続ノードの電位を検出する。

図３（ｂ）に示すように、各ＭＴＪ３０Ａ、３０Ｂは、磁化の方向が固定された強磁性層であるピンド層３１と、磁化の方向が変化可能な強磁性層であるフリー層３３と、これらの強磁性層の間に挟まれたトンネルバリア層３２を有する。ＭＴＪ３０Ａ、３０Ｂは、それぞれプラグ１４ａ、１４ｂを介して、セルトランジスタＴｒの拡散層（ドレイン１２ｄ、ソース１２ｓ）と電気的に接続される。ドレイン側のＭＴＪ３０Ａは、プラグ１８を介して上層のビット線（ＢＬ）２１に接続され、ソース側のＭＴＪ３０Ｂは、プラグ６４を介してソース線（ＳＬ）２２に接続される。

このように、２つのＭＴＪ３０Ａ、３０Ｂを、セルトランジスタＴｒを挟んで直列接続で配置すると、図３（ｃ）および図３（ｄ）に示すように、データを書き込むときは、矢印で示す電子の流れる方向（又は電流の方向）に応じて、一方のＭＴＪが高抵抗に、他方のＭＴＪが低抵抗になる。したがって、セルトランジスタＴｒの両側のＭＴＪ素子３０に容易に相補的な書き込みを行うことができる。これは、スピン注入方式の優位な特徴である。

たとえば図３（ｃ）のように、ＭＴＪ３０Ｂ側から書き込み用のスピン電流を流すと、矢印のように、スピン偏極した電子が、ＭＴＪ３０Ａのフリー層３３の側から注入され、ＭＴＪ３０Ａのフリー層３３の磁化の向きを反平行にして、ＭＴＪ３０Ａを高抵抗状態Ｒ_Hとする。電子流は、セルトランジスタＴｒを経由し、ＭＴＪ３０Ｂに流れ込み、ＭＴＪ３０Ｂのフリー層３３の磁化の向きを、ピンド層３１の磁化の向きと平行にして、ＭＴＪ３０Ｂを低抵抗状態Ｒ_Ｌにする。

逆に、図３（ｄ）のように、ＭＴＪ３０Ａ側から書き込み用のスピン電流を流すと、矢印のように電子はＭＴＪ３０Ｂのフリー層３３に流れ込んで、フリー層３３の磁化の方向をピンド層３１と反平行にして、ＭＴＪ３０Ｂを高抵抗状態Ｒ_Hとし、他方のＭＴＪ３０Ａに流れ込んで、ＭＴＪ３０ＢＡ低抵抗状態Ｒ_Ｌにする。

図４および図５に、図３のメモリセル構成を用いたセルアレイの配置例を示す。図４の配置例１では、読み出し専用のビット線ReadＢＬを設け、ビット線（ＢＬ）方向に沿って隣接するメモリセルは、同じソース線ＳＬとビット線ＢＬ上に配置される。図４（ａ）のセルアレイ構成に示すように、あるメモリセルのドレイン側ＭＴＪがビット線ＢＬ₁に接続され、ソース側ＭＴＪがソース線ＳＬ₁に接続され、読み出しノードが読み出しビット線ReadＢＬ₁に接続されると、ビット線方向の隣接セルも、同じビット線ＢＬ₁、ソース線ＳＬ₁、読み出しビット線ReadＢＬ₁に接続されて、縦一列に並ぶ。同様に、次のカラムにおいても、ビット線方向に隣接する複数のメモリセルは、同じビット線ＢＬ₂、ソース線ＳＬ₂、読み出しビット線ReadＢＬ₂に接続され、縦一列に並ぶ。

図４（ｂ）は、このような配置を平面レイアウトで示す図である。ＭＴＪ１とＭＴＪ２は、ＶＩＡ（図３（ｂ）のプラグ１８、６４に対応）を介してそれぞれビット線ＢＬとソース線ＳＬに接続され、ワード線ＷＬのソース側拡散層がＶＩＡを介して読み出しビット線ReadＢＬに接続される。このレイアウトでは、１セルが４Ｆ×６Ｆ＝２４Ｆ²のサイズとなる。

なお、図４の例では、各ＭＴＪにおいて、セルトランジスタＴｒのソース側の接続ノードが読み出しビット線ReadＢＬに接続されているが、ドレイン側の接続ノードが読み出しビット線ReadＢＬに接続されてもよい。

図５の配置例２では、ビット線方向に隣接するメモリセルは、交互に配置される。図５（ａ）に示すように、ビット線ＢＬ_1-1は、あるメモリセルの読み出し信号Ｖsigの検出ラインとなるとともに、このセルとビット線方向で隣接するセルの書き込み電圧の印加ラインになる。同様のことが、ビット線ＢＬ_1-2、ＢＬ_2-1、ＢＬ_1-2にも当てはまる。この場合、周辺回路で、読み出しと書き込みの制御を切り替える。

図５（ｂ）の平面レイアウトに示すように、配置例２では、２つのセルで６Ｆ×６Ｆの領域を占有するので、１つのセルが占めるサイズは、３Ｆ×６Ｆ＝１８Ｆ²となり、図４の配置例１と比較して、２５％もセルサイズを低減することができる。

図６Ａ〜図６Ｅは、図３に示すメモリセル構造を有するＭＲＡＭ（半導体記憶装置）のプロセスフローの例を示す図である。

まず、図６Ａに示すように、標準のＣＭＯＳロジックプロセスを用いて、半導体基板１１にトランジスタＴｒを作成する。トランジスタのゲート電極１３は、ワード線１３として機能する。ワード線１３の両側にソース・ドレイン不純物拡散層１２ｓ、１２ｄが位置する。トランジスタＴｒ上にＣＶＤ酸化膜等の層間絶縁膜１６を堆積して、ＣＭＰにて表面を平坦化する。平坦化された層間絶縁膜１６に、通常の配線プロセスでトランジスタＴｒのソース・ドレイン１２ｓ、１２ｄに達するプラグ１４ａ、１４ｂを形成する。プラグ１４ａ、１４ｂは、コンタクトホール（不図示）内をタングステン（Ｗ）等の導体で埋め込み、ＣＭＰにて平坦化する。層間絶縁膜１６およびＷプラグ１４ａ、１４ｂの露出面上に、第１の強磁性層６１、絶縁材料膜６２、第２の強磁性層６３を順次堆積する。この例では、図示の簡略化のため、３層の積層として図示されているが、実際は、後述するように、第１の強磁性層６１の下に反強磁性層や下地層が形成され、第１の強磁性層６１も単層である必要はない。

次に、図６Ｂに示すように、層間絶縁膜１６上の積層を加工して、プラグ１４ａ、１４ｂにそれぞれ接続するＭＴＪ３０Ｂ、３０Ａを形成する。図６Ｂでは、各ＭＴＪ３０は、便宜上、第１の強磁性層６１から形成されるピンド層３１と、第２の強磁性層６３から形成されるフリー層３３と、絶縁材料膜６２から形成されるトンネルバリア層３２を有するように描かれている。

図７に、ＭＴＪ３０Ａ（又は３０Ｂ）の膜構造の一例を示す。ＭＴＪ３０の膜構造は、Ｔａ下地層７２と、ＰｔＭｎ反強磁性層７３と、ＣｏＦｅＢ／Ｒｕ／ＣｏＦｅの積層構造のピンド層３１と、ＭｇＯトンネルバリア層３２と、ＣｏＦｅＢフリー層３３と、Ｔａ／Ｒｕキャップ層７５を含む。このような積層の成膜方法は、基板をスパッタ装置に入れ、真空度を１×１０^-7Torrにして、Ａｒを導入して所定の圧力に設定する。基板上に、下地層７２としてのＴａ１０ｎｍ、反強磁性層７３としてのＰｔＭｎ１５ｎｍ、ＣｏＦｅ（1.7nm）／Ｒｕ（0.68nm）／ＣｏＦｅＢ（2.2nm）の３層構造のピンド層３１、トンネルバリア層３２としてのＭｇＯ１．２ｎｍ、フリー層３３としてのＣｏＦｅＢ２ｎｍ、キャップ層７５としてＲｕ（10nm）／Ｔａ（30nm）を順次堆積する。成膜温度は、室温である。フォトリソグラフィにより、最上層のＴａ上に、ＭＴＪのレジストパターンを形成して、反応性イオンエッチング（ＲＩＥ）技術を用いて加工する。多層膜に対応して、エッチングガスを変える。第１ガスは、ＣＦ4／Ａｒガスで、最上層のＴａをエッチングする。第２ガスはＣｏ／ＮＨ₃ガスで、ＰｔＭｎまでエッチングする。第３ガスはＣＦ4／Ａｒガスで、下地Ｔａをエッチングする。以上により、所望の形状にパターンニングされたＭＴＪ３０を作製することができる。

図６Ｃに戻って、層間絶縁膜１６およびＭＴＪ３０Ａ，３０Ｂ上に層間絶縁膜６５を形成して、ＣＭＰで平坦化する。次に、メモリセルのＭＴＪの一方、たとえばＭＴＪ３０Ｂを、上層のソース線（ＳＬ）に接続するプラグ６４を形成し、ＣＭＰで平坦化して、所定の形状のソース線２２を形成する。

次に、図６Ｄに示すように、層間絶縁膜６５上およびソース線２２の配線パターン上に、層間絶縁膜６７を堆積し、メモリセルのＭＴＪのもう一方、たとえばＭＴＪ３０Ａを、上層のビット線（ＢＬ）に接続するプラグ１８を形成する。その後、ＣＭＰで平坦化する。

次に、平坦化された層間絶縁膜６７上に、所定の形状のビット線（ＢＬ）２１を形成して、１Ｔ−２ＭＴＪのＭＲＡＭの基本構造が完成する。なお、図示はしないが、セルトランジスタＴｒのソース１２ｓまたはドレイン１２ｄから、読み出し用のビット線に接続されるプラグが引き出されているものとする。

次に、図８〜図１０を参照して、ＭＲＡＭメモリセルの読み出し動作例を説明する。図８は、メモリセルの読み出し例１である。この例では、読み出し信号Ｖsigは、セルトランジスタのソース側から取り出される。スピン注入ＭＲＡＭのＭＴＪのＲ＊Ａ積を、２０Ωμｍ2とし、サイズ（面積）Ａを、３２ｎｍ世代以降を想定して１００ｎｍ×１００ｎｍ＝０．０１μｍ2とすると、抵抗は２ＫΩとなる。これは、低抵抗状態の抵抗値（Ｒ_Ｌ）になる。ここで、ＭＴＪのＭＲ比を１００％とする。高抵抗状態の抵抗値は、４ＫΩとなる。セルＴｒのＯＮ抵抗を１ＫΩとする。

図８（ａ）において、たとえば図３（ｃ）のようにＳＬ側からスピン電流を注入して（電子がビット線側から流れるようにして）書き込みを行なった場合、ＭＴＪ１は４ＫΩ、ＭＴＪ２は２ＫΩとなる。この状態をデータ“０”に対応する状態とする。図８（ｂ）において、図３（ｄ）のようにＢＬ側からスピン電流を注入して（電子がソース線側から流れるようにして）書き込みを行なった場合、ＭＴＪ１は２ＫΩ、ＭＴＪ２は４ＫΩとなる。この状態を、データ“１”に対応する状態とする。

図８（ａ）の状態で、ＢＬ側に１Ｖ、ＳＬ側に０Ｖの読出し電圧Ｖreadを加えると、セルトランジスタＴｒのソース側の電位Ｖsigは、
Ｖsig＝２／７＝０．２９Ｖ
となる。このＶsigの電圧を、読出し電圧Ｖreadの半分の電圧（Ｖread／２＝０．５Ｖ）と比較すると、Ｖsigの方が小さく（Ｖsig＜Ｖread／２）、データ“０”が書き込まれていたことが検出される。

一方、図８（ｂ）の状態で、ＢＬ側に１Ｖ、ＳＬ側に０Ｖの読出し電圧Ｖreadを加えると、セルトランジスタＴｒのソース側の電位Ｖsigは、
Ｖsig＝４／７＝０．５７Ｖ
となる。このＶsigの電圧を、読出し電圧Ｖreadの半分の電圧（Ｖread／２＝０．５Ｖ）と比較すると、Ｖsigの方が大きく（Ｖsig＞Ｖread／２）、データ“１”が書き込まれていたことが検出される。

図９は、メモリセルの読み出し例２である。読み出し例１では、セルトランジスタＴｒのソース側から、読出し電圧Ｖsigを引き出したので、セルトランジスタＴｒのＯＮ抵抗は、ＭＴＪ１側に加わることになる。したがって、セルトランジスタＴｒのソース側から引き出したＶsigの値は、低めに出る。読み出し例１の場合は、セルＴｒのＯＮ抵抗の分圧に相当する電圧であるＶread×（１／７）＝１Ｖ×（１／７）＝０．１４Ｖだけ、低くなる。したがって、図８（a）のデータ“０”に対応するＶsig＜Ｖread／２のときは、マージンが拡がる方向にシフトし、図８（b）のデータ“１”に対応するＶsig＞Ｖread／２のときは、マージンが狭まる方向にシフトしている。

このシフトをなくして、ワーストケースの読出しマージンを大きくするために、読み出し例２では、比較電圧をＶread／２から、セルＴｒのＯＮ抵抗の分圧に相当する電圧（１／７＝０．１４Ｖ）の半分だけ、低い電圧に設定する。したがって、図９の読み出し例２では、読み出し電圧Ｖsigを０．５Ｖ−０．０７＝０．４３Ｖと比較することになる。このように設定することで、図９（ａ）のデータ“０”の場合と、図９（ｂ）のデータ“１”の場合で、読み出しマージンを均等にして、読み出し精度と動作の安定を実現する。

図１０は、メモリセルの読み出し例３である。読み出し例３では、セルトランジスタＴｒのドレイン側から、読出し電圧Ｖsigを引き出す。この場合、読み出し電圧Ｖsigは、セルトランジスタＴｒのＯＮ抵抗の分圧に相当する電圧、すなわち、Ｖread×（１／７）＝１Ｖ×（１／７）＝０．１４Ｖだけ、高い方にシフトする。このシフトをなくして、ワーストケースの読出しマージンを大きくするために、読み出し例３では、比較電圧をＶread／２から、セルＴｒのＯＮ抵抗の分圧に相当する電圧（１／７＝０．１４Ｖ）の半分だけ、高い電圧に設定する。したがって、読み出し電圧Ｖsigを０．５Ｖ＋０．０７＝０．５７Ｖと比較することになる。このように設定することで、図１０（ａ）のデータ“０”の場合と、図１０（ｂ）のデータ“１”の場合で、読み出しマージンをほぼ均等にして、読み出し精度と動作の安定を実現する。

上述の構成により、スピン注入ＭＲＡＭにおいて、１Ｔ−１ＭＴＪメモリセルと同等な小面積で１Ｔ−２ＭＴＪメモリセルを実現し、相補的なデータの書き込み／読み出しを行うことができる。相補的な読み出しで、読み出し動作が安定する。また、電圧センス方式を採用することができるので、周辺回路が簡単になり、回路を小さく維持することが可能になる。

また、実施形態の半導体記憶装置の製造方法は、
半導体基板に、トランジスタを形成し、
前記トランジスタのソースおよびドレインのそれぞれに達する第１及び第２の接続プラグを同時に形成し、
前記第１及び第２の接続プラグの各々に接続する磁気トンネル接合素子を同一プロセスで一括形成する、
工程を含む。この方法により、相補型の記憶素子を簡単な工程で作製することができる。

実施形態の半導体記憶装置の書き込み方法は、
トランジスタのソース電極に第１の磁気トンネル接合素子を接続し、
前記トランジスタのドレイン電極に第２の磁気トンネル接合素子を接続してメモリセルを形成し、
前記メモリセルに書き込み電流を印加して、前記第１及び第２の磁気トンネル接合素子の一方を低抵抗状態にし、他方を高抵抗状態にする、
工程を含む。

また、実施形態の半導体記憶装置の読み出し方法は、
トランジスタのソース電極に第１の磁気トンネル接合素子を接続し、
前記トランジスタのドレイン電極に第２の磁気トンネル接合素子を接続してメモリセルを形成し、
前記第１の磁気トンネル接合素子と、前記第２の磁気トンネル接合素子の間に読み出し電圧を印加し、前記トランジスタと、前記第１又は第２の磁気トンネル接合素子との間の接続ノードの電位を検出し、
前記検出した電位を、前記読み出し電圧の１／２の参照電位と比較して、前記メモリセルの状態を検出する、
工程を含む。

従来の１Ｔ−１ＭＴＪ構成のスピン注入ＭＲＡＭを示す図である。 公知の配線電流磁場書き込み方式の１Ｔ−２ＭＴＪ型のＭＲＡＭの図である。 本発明の実施形態のスピン注入１Ｔ−２ＭＴＪメモリセルの構成例を示す図である。 図３の１Ｔ−２ＭＴＪメモリセルをアレイ状に配列したセル配置例１を示す図である。 図３の１Ｔ−２ＭＴＪメモリセルをアレイ状に配列したセル配置例２を示す図である。 図３の１Ｔ−２ＭＴＪメモリセルを有するＭＲＡＭ（半導体記憶装置）のプロセスフローである。 図３の１Ｔ−２ＭＴＪメモリセルを有するＭＲＡＭ（半導体記憶装置）のプロセスフローである。 図３の１Ｔ−２ＭＴＪメモリセルを有するＭＲＡＭ（半導体記憶装置）のプロセスフローである。 図３の１Ｔ−２ＭＴＪメモリセルを有するＭＲＡＭ（半導体記憶装置）のプロセスフローである。 図３の１Ｔ−２ＭＴＪメモリセルを有するＭＲＡＭ（半導体記憶装置）のプロセスフローである。 ＭＴＪの膜構造の一例を示す概略図である。 スピン注入１Ｔ−２ＭＴＪメモリセルの読み出し例１である。 スピン注入１Ｔ−２ＭＴＪメモリセルの読み出し例２である。 スピン注入１Ｔ−２ＭＴＪメモリセルの読み出し例３である。

符号の説明

１ スピン注入ＭＲＡＭ（半導体記憶装置）
１１ 半導体基板
１２ ソース・ドレイン拡散層
１３ ワード線
３０、３０Ａ、３０Ｂ ＭＴＪ（磁気トンネル接合素子）
３１ ピンド層
３２ トンネルバリア層
３３ フリー層
２１ ビット線（ＢＬ）
２２ ソース線（ＳＬ）
Ｔｒ トランジスタ
ReadＢＬ
読み出し専用ビット線

Claims (6)

1. トランジスタのソース・ドレインの両側に、書き込み電流印加時に相補的な抵抗状態をとる２つの磁気トンネル接合素子が直列に接続され、
   前記トランジスタの一方の側に接続される磁気トンネル接合素子は、ビット線方向に隣接するセルの読み出しノードに接続される第１ビット線に接続され、前記トランジスタの他方の側に配置される読み出しノードは、前記隣接するセルの磁気トンネル接合素子のひとつに接続される第２ビット線に接続されている半導体記憶装置。
2. トランジスタと、
   前記トランジスタのソース・ドレイン拡散層の一方に電気的に接続される第１の磁気トンネル接合素子と、
   前記ソース・ドレイン拡散層の他方に電気的に接続される第２の磁気トンネル接合素子と、
   前記第１の磁気トンネル接合素子に接続される第１ビット線と、
   前記第２の磁気トンネル接合素子と前記トランジスタの間で、前記第１及び第２の磁気トンネル接合素子の抵抗状態を検出する読み出しノードと、
   前記読み出しノードに接続される第２ビット線と、
   を有し、
   前記第１ビット線は、当該第１ビット線方向に隣接するセルの読み出しノードに接続され、
   前記第１および第２の磁気トンネル接合素子は、外部から供給される書き込み電流が、前記第１の磁気トンネル接合素子と前記第２の磁気トンネル接合素子において逆方向に流れるように、前記トランジスタに接続されることを特徴とする半導体記憶装置。
3. 前記書き込み電流により、前記第１及び第２の磁気トンネル接合素子の一方を低抵抗状態にし、他方を高抵抗状態にすることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記第２の磁気トンネル接合素子に接続されるソース線、
   をさらに有することを特徴とする請求項２又は３に記載の半導体記憶装置。
5. 前記第１及び第２の磁気トンネル接合素子は、磁化の方向が固定される第１の強磁性層と、磁化の方向が可変の第２の強磁性層と、前記第１および第２の強磁性層の間に挿入される絶縁層とを有することを特徴とする請求項２〜４のいずれか１項に記載の半導体記憶装置。
6. 複数のメモリセルの配列を有する半導体記憶装置において、
   互いに隣接し、各々が１つのトランジスタと、前記トランジスタのソース・ドレインの両側に直列に接続される２つの磁気トンネル接合素子と、前記ソース・ドレインのいずれかの側に位置する読み出しノードとを有する第１及び第２のメモリセル、を含み、
   前記第１のメモリセルの一方の磁気トンネル接合素子と、前記第２のメモリセルの前記読み出しノードとが接続される第１のビット線と、
   前記第２のメモリセルの一方の磁気トンネル接合素子と、前記第１のメモリセルの前記読み出しノードとが接続される第２のビット線と、
   を有することを特徴とする半導体記憶装置。

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