JP5664112B2 - メモリセル、半導体メモリおよびシステム - Google Patents

Description

本発明は、磁気トンネル接合素子の抵抗値に応じて論理を記憶するメモリセル、メモリセルを有する半導体メモリ、半導体メモリを有するシステムおよびメモリセルへのデータ書き込み方法に関する。

磁気抵抗効果素子の抵抗値に応じてデータの論理を記憶する半導体メモリとして、磁気ランダムアクセスメモリ（ＭＲＡＭ；Magnetic Random Access Memory）が知られている。ＭＲＡＭのメモリセルに形成される磁気抵抗効果素子の１つとして、トンネル絶縁膜を介して積層された２つの強磁性層を有する磁気トンネル接合（ＭＴＪ；Magnetic Tunnel Junction）素子がある。磁気トンネル接合素子の抵抗値は、２つの強磁性層の磁化方向の向きが平行のときに低くなり、２つの強磁性層の磁化方向の向きが反平行のときに高くなる。ＭＲＡＭの読み出し動作では、メモリセルに保持されている論理は、磁気トンネル接合素子の抵抗値を電気的にモニタすることで判定される。この種のＭＲＡＭとして、ＭＴＪ素子に直接電流を流すことでメモリセルにデータを書き込むスピン注入型のＭＲＡＭが知られている。

一方、データの読み出しマージンを向上するために、互いに逆の論理が書き込まれる一対のＭＴＪ素子を含むメモリセルを用いた、いわゆる配線電流磁場書き込み型のＭＲＡＭが提案されている(例えば、特許文献１参照。）。この種のＭＲＡＭでは、ＭＴＪ素子の一端は、一方向に延在する一対の書き込みワード線にそれぞれ接続され、書き込みワード線に交差する方向に延在するディジット線は、ＭＴＪ素子上に配線される。そして、書き込み動作では、一対の書き込みワード線に互いに逆向きの電流が流され、ディジット線に電流が流されることにより、ＭＴＪ素子の周囲に合成磁界がそれぞれ生じ、相補の論理が一対のＭＴＪ素子に書き込まれる。

国際公開ＷＯ２００７−４９３５３号公報

上述したように、スピン注入型のＭＲＡＭの書き込み動作では、データの論理は、ＭＴＪ素子に直接電流を流すことでメモリセルに書き込まれる。しかしながら、スピン注入型のＭＲＡＭでは、一対のＭＴＪ素子を用いてメモリセルを形成する手法は提案されていない。

本発明の一形態では、メモリセルは、第１電圧線と接続ノードとの間に配置され、固定層が接続ノードに接続され、フリー層が第１電圧線に接続される第１磁気トンネル接合素子と、第２電圧線と接続ノードとの間に配置され、固定層が第２電圧線に接続され、フリー層が接続ノードに接続される第２磁気トンネル接合素子と、第３電圧線と接続ノードとの間に配置され、ゲートが第４電圧線に接続される選択トランジスタとを有している。

第１および第２電圧線と第３電圧線とを互いに反対レベルの電圧に設定することで、第１および第２磁気トンネル接合素子の抵抗状態を互いに逆の状態に設定でき、メモリセルにデータを簡易に書き込みできる。

一実施形態におけるメモリセルの例を示している。 図１に示したメモリセルの断面構造の例を示している。 図１に示したメモリセルを有する半導体メモリの例を示している。 図３に示した半導体メモリの書き込み動作時のメモリセルの状態を示している。 図３に示した半導体メモリの書き込み動作の例を示している。 図３に示した半導体メモリの読み出し動作時のメモリセルの状態を示している。 図３に示した半導体メモリの読み出し動作時のデータの論理の判定方法の例を示している。 図３に示した半導体メモリの読み出し動作の例を示している。 別の実施形態における半導体メモリの例を示している。 上述した半導体メモリが搭載されるシステムの例を示している。

以下、実施形態を図面を用いて説明する。以下の説明では、信号または電圧が伝達される信号線には、信号名と同じ符号を使用する。

図１は、一実施形態におけるメモリセルＭＣの例を示している。例えば、メモリセルＭＣは、不揮発性半導体メモリの一種であるスピン注入型のＭＲＡＭに形成される。メモリセルＭＣは、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２および選択トランジスタＳＴを有している。各磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２は、トンネル絶縁膜ＴＬを介して積層された２つの強磁性層（固定層ＰＬと自由層ＦＬ）を有している。図１および以降の図の磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２では、矢印の先端側に自由層ＦＬが配置されることを示す。

各磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２の電気抵抗は、固定層ＰＬと自由層ＦＬの磁化方向が平行のときに低く（パラレル状態）、固定層ＰＬと自由層ＦＬの磁化方向が反平行のときに高い（アンチパラレル状態）。例えば、パラレル状態は論理０と定義され、アンチパラレル状態は論理１と定義される。

磁気トンネル接合素子ＭＴＪ１は、電圧線ＢＬ１と接続ノードＣＮとの間に配置され、固定層ＰＬが接続ノードＣＮに接続され、フリー層ＦＬが電圧線ＢＬ１に接続されている。磁気トンネル接合素子ＭＴＪ２は、電圧線ＢＬ２と接続ノードＣＮとの間に配置され、固定層ＰＬが電圧線ＢＬ２に接続され、フリー層ＦＬが接続ノードＣＮに接続されている。選択トランジスタＳＴは、電圧線ＳＬと接続ノードＣＮとの間に配置され、ゲートが電圧線ＷＬに接続されている。なお、図１では、１つのメモリセルＭＣを示しているが、複数のメモリセルＭＣを電圧線ＳＬと電圧線ＢＬ１、ＢＬ２との間に接続してもよい。このとき、各メモリセルＭＣは、互いに異なる電圧線ＷＬに接続される。

図１に示すメモリセルＭＣの書き込み動作では、互いに逆の論理が磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２に書き込まれる。例えば、磁気トンネル接合素子ＭＴＪ１が高抵抗状態で磁気トンネル接合素子ＭＴＪ２が低抵抗状態のとき、メモリセルＭＣは論理１を保持していると定義する。磁気トンネル接合素子ＭＴＪ１が低抵抗状態で磁気トンネル接合素子ＭＴＪ２が高抵抗状態のとき、メモリセルＭＣは論理０を保持していると定義する。なお、論理の定義は上記と逆でもよい。

メモリセルＭＣへの論理１の書き込み動作では、電圧線ＳＬがハイレベル（書き込み電圧）に設定され、電圧線ＢＬ１、ＢＬ２がロウレベルに設定され、選択トランジスタＳＴがハイレベル（選択電圧）に設定される。これにより、磁気トンネル接合素子ＭＴＪ１には固定層ＰＬから自由層ＦＬに向けて電流が流れ、磁気トンネル接合素子ＭＴＪ１は高抵抗状態に設定される。磁気トンネル接合素子ＭＴＪ２には自由層ＦＬから固定層ＰＬに向けて電流が流れ、磁気トンネル接合素子ＭＴＪ２は低抵抗状態に設定される。すなわち、メモリセルＭＣに論理１が書き込まれる。

一方、メモリセルＭＣへの論理０の書き込み動作では、電圧線ＳＬがロウレベルに設定され、電圧線ＢＬ１、ＢＬ２がハイレベル（書き込み電圧）に設定され、選択トランジスタＳＴがハイレベル（選択電圧）に設定される。これにより、磁気トンネル接合素子ＭＴＪ１には自由層ＦＬから固定層ＰＬに向けて電流が流れ、磁気トンネル接合素子ＭＴＪ１は低抵抗状態に設定される。磁気トンネル接合素子ＭＴＪ２には固定層ＰＬから自由層ＦＬに向けて電流が流れ、磁気トンネル接合素子ＭＴＪ２は高抵抗状態に設定される。すなわち、メモリセルＭＣに論理０が書き込まれる。

このように、磁気トンネル接合素子ＭＴＪ１の固定層ＰＬと磁気トンネル接合素子ＭＴＪ２の自由層ＦＬとを接続ノードＣＮに接続することにより、電圧線ＳＬと電圧線ＢＬ１、ＢＬ２とを互いに逆の電圧に設定することで、メモリセルＭＣにデータの論理を容易に書き込みできる。この結果、メモリセルＭＣに接続される電圧線ＷＬ、ＢＬ１、ＢＬ２、ＳＬを駆動するドライバを簡易にできる。

もし、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２の両方の固定層ＰＬ（または両方の自由層ＦＬ）が接続ノードＣＮに接続されるとき、書き込み動作は、電圧線ＢＬ１、ＢＬ２を互いに逆の電圧に設定して実行する必要がある。しかし、電圧線ＳＬと電圧線ＢＬ１、ＢＬ２との間に複数のメモリセルＭＣが接続されるとき、複数のメモリセルＭＣに同じデータが書き込まれてしまう。これを防止するために、図1に示すように、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２は互いに逆向きに接続ノードＣＮに接続し、選択トランジスタＳＴを介して電圧線ＳＬに接続する必要がある。これにより、書き込み動作時に、選択トランジスタＳＴを介して磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２に書き込み電流を選択的に流すことができ、着目するメモリセルＭＣに選択的にデータを書き込みできる。

メモリセルＭＣの読み出し動作では、電圧線ＢＬ１がハイレベル（読み出し電圧）に設定され、電圧線ＢＬ２がロウレベルに設定され、選択トランジスタＳＴがハイレベル（選択電圧）に設定される。これにより、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２の抵抗状態に応じて分圧された電圧が、接続ノードＣＮに生成される。なお、読み出し電圧は、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２に流れる電流が書き込み電流を超えないように設定される。例えば、読み出し電圧は書き込み電圧より低い。

磁気トンネル接合素子ＭＴＪ１が高抵抗状態で、磁気トンネル接合素子ＭＴＪ２が低抵抗状態のときに、分圧された電圧は相対的に低い。磁気トンネル接合素子ＭＴＪ１が低抵抗状態で、磁気トンネル接合素子ＭＴＪ２が高抵抗状態のときに、分圧された電圧は相対的に高い。接続ノードＣＮの電圧は、選択トランジスタＳＴを介して電圧線ＳＬに伝達される。そして、電圧線ＳＬの電圧をモニタすることにより、メモリセルＭＣに保持されているデータの論理が読み出される。例えば、電圧線ＳＬの電圧が読み出し電圧の半分の値より低いとき、メモリセルＭＣに論理１が保持されていることが判定される。電圧線ＳＬの電圧が読み出し電圧の半分の値より高いとき、メモリセルＭＣに論理０が保持されていることが判定される。

図２は、メモリセルＭＣの断面構造の例を示している。メモリセルＭＣは、半導体基板ＳＵＢに設けられる選択トランジスタＳＴ上に形成される。例えば、半導体基板ＳＵＢはｐ形基板であり、選択トランジスタＳＴはｎＭＯＳトランジスタである。選択トランジスタＳＴは、ソースＳＣをプラグコンタクトＰＣ１を介して電圧線ＳＬに接続し、ドレインＤＲをプラグコンタクトＰＣ２（接続ノードＣＮ）に接続している。特に限定されないが、電圧線ＷＬはポリシリコン配線層ＰＯＬＹを用いて形成され、電圧線ＳＬは第１金属配線層Ｍ１を用いて形成される。

各磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２は、第２金属配線層Ｍ２と第３金属配線層Ｍ３の間に、固定層ＰＬ、トンネル絶縁膜ＴＬおよび自由層ＦＬを順に積層して形成される。電圧線ＢＬ１は、第３金属配線層Ｍ３を用いて形成され、磁気トンネル接合素子ＭＴＪ１の自由層ＦＬに接続される。磁気トンネル接合素子ＭＴＪ１の固定層ＰＬは、第２金属配線層Ｍ２に形成される配線Ｗ２を介して接続ノードＣＮに接続される。

電圧線ＢＬ２は、第２金属配線層Ｍ２を用いて形成され、磁気トンネル接合素子ＭＴＪ２の固定層ＰＬに接続される。磁気トンネル接合素子ＭＴＪ２の自由層ＦＬは、第３金属配線層Ｍ３に形成される配線Ｗ３およびプラグコンタクトＰＣ３を介して接続ノードＣＮに接続される。

この実施形態では、電圧線ＢＬ１、ＢＬ２は、異なる配線層Ｍ３、Ｍ２にそれぞれ形成される。これにより、磁気トンネル接合素子ＭＴＪ１の固定層ＰＬと磁気トンネル接合素子ＭＴＪ２の自由層ＦＬとを接続ノードＣＮに接続するときにも、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２の断面構造を同じにできる。換言すれば、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２を同じ製造工程を用いて製造できる。この結果、メモリセルＭＣの製造工程が複雑になることを防止できる。

図３は、図１に示したメモリセルＭＣを有する半導体メモリＭＥＭの例を示している。半導体メモリＭＥＭは、メモリセルアレイＡＲＹ、ワード線ドライバＷＬＤＲＶ、ビット線ドライバＢＬＤＲＶ、ソース線ドライバＳＬＤＲＶおよびセンスアンプＳＡを有している。なお、以降の説明では、電圧線ＢＬ１、ＢＬ２はビット線ＢＬ１、ＢＬ２と称し、電圧線ＳＬはソース線ＳＬと称し、電圧線ＷＬはワード線ＷＬと称する。

メモリセルアレイＡＲＹは、マトリックス状に配置された複数のメモリセルＭＣを有している。図３の横方向に並ぶメモリセルＭＣは、１つおきに同じワード線ＷＬ（ＷＬ０、ＷＬ１、...、ＷＬｎ−１、ＷＬｎ）に接続されている。図３の縦方向に並ぶメモリセルＭＣは、共通のソース線ＳＬ（ＳＬ０、ＳＬ１、...、ＳＬｍ−１、ＳＬｍ）および共通のビット線ＢＬ１（ＢＬ１０、ＢＬ１１、...、ＢＬ１ｍ−１、ＢＬｍ）、ＢＬ２（ＢＬ２０、ＢＬ２１、...、ＢＬ２ｍ−１、ＢＬ２ｍ）に接続されている。特に限定されないが、メモリセルアレイＡＲＹは、ｎ＋１本のワード線ＷＬと、ｍ＋１本のソース線ＳＬと、ｍ＋１本のビット線対ＢＬ１、ＢＬ２とを有している。なお、ｍ＋１本は偶数である。

ワード線ドライバＷＬＤＲＶは、書き込み動作時および読み出し動作時に、アドレス信号ＡＤに応じて、ワード線ＷＬのいずれかをハイレベルに活性化し、他のワード線ＷＬをロウレベルに非活性化する。書き込み動作の例は、図４および図５に示し、読み出し動作の例は、図６から図８に示す。

ビット線ドライバＢＬＤＲＶは、書き込み動作時に、ビット線ＢＬ１、ＢＬ２を、書き込みデータＤＩの論理に応じてロウレベル（例えば、接地電圧）またはハイレベル（書き込み電圧）に設定する。例えば、書き込みデータＤＩのビット数は”ｍ＋１”の半分である。ビット線ドライバＢＬＤＲＶは、読み出し動作時に、ビット線ＢＬ１をハイレベル（読み出し電圧）に設定し、ビット線ＢＬ２をロウレベル（例えば、接地電圧）に設定する。なお、ワード線ＷＬはメモリセルＭＣの１つおきに接続される。このため、ビット線ドライバＢＬＤＲＶは、活性化されるワード線ＷＬによりアクセスされるメモリセルＭＣに接続されるビット線（アクセスビット線）ＢＬ１、ＢＬ２を駆動し、それ以外のビット線（非アクセスビット線）ＢＬ１、ＢＬ２の駆動を停止してもよい。例えば、非アクセスビット線ＢＬ１、ＢＬ２は、接地電圧に設定される。

ソース線ドライバＳＬＤＲＶは、書き込み動作時に、書き込みデータＤＩの論理に応じて、対応するソース線ＳＬをロウレベル（例えば、接地電圧）またはハイレベル（書き込み電圧）に設定する。なお、ソース線ドライバＳＬＤＲＶは、ビット線ドライバＢＬＤＲＶと同様に、活性化されるワード線ＷＬによりアクセスされるメモリセルＭＣに接続されるソース線（アクセスソース線）ＳＬを駆動し、それ以外のソース線（非アクセスソース線）ＳＬの駆動を停止してもよい。例えば、非アクセスソース線ＳＬは、接地電圧に設定される。

ソース線ドライバＳＬＤＲＶは、読み出し動作時に、アクセスソース線ＳＬをフローティング状態に設定し、非アクセスソース線ＳＬをリファレンス電圧に設定する。読み出し動作時に、アクセスソース線ＳＬは、メモリセルＭＣに保持されているデータの論理に応じた電圧が生成される読み出しソース線ＳＬとして機能する。読み出し動作時に、非アクセスソース線ＳＬは、リファレンス電圧が供給されるリファレンスソース線ＳＬとして機能する。例えば、リファレンス電圧は、ビット線ＢＬ１に設定される読み出し電圧の半分の値である。

センスアンプＳＡは、読み出し動作時にフローティング状態に設定される読み出しソース線ＳＬと、リファレンス電圧に設定されるリファレンスソース線ＳＬとに接続されている。例えば、センスアンプＳＡは、差動入力タイプであり、偶数番号のソース線ＳＬをマイナス入力端子で受け、奇数番号のソース線ＳＬをプラス入力端子で受ける。

センスアンプＳＡは、読み出し動作時に動作し、読み出しソース線ＳＬとリファレンスソース線ＳＬとの電圧を比較する。そして、センスアンプＳＡは、活性化されたワード線ＷＬに接続されているメモリセルＭＣに保持されているデータの論理を判定し、判定した値を読み出しデータＤＯとして出力する。例えば、読み出しデータＤＯのビット数は、書き込みデータＤＩと同様に、”ｍ＋１”の半分である。

図４は、図３に示した半導体メモリＭＥＭの書き込み動作時のメモリセルＭＣの状態を示している。この例では、図３に示したワード線ＷＬ２に接続されるメモリセルＭＣにデータが書き込まれる。ソース線ＳＬは、偶数番号のソース線ＳＬ（ＳＬ０、ＳＬ２等）のいずれかである。ビット線ＢＬ１、ＢＬ２は、偶数番号のビット線ＢＬ１、ＢＬ２（ＢＬ１０、ＢＬ２０、ＢＬ１ｍ−１、ＢＬ２ｍ−１等）のいずれかである。

メモリセルＭＣに論理１が書き込まれるとき、ソース線ＳＬは書き込み電圧ＶＷＲに設定され、ビット線ＢＬ１、ＢＬ２は接地電圧ＧＮＤに設定される。ワード線ＷＬ２がハイレベル（例えば、外部電源電圧ＶＤＤ）に活性化されると、選択トランジスタＳＴがオンする。これにより、磁気トンネル接合素子ＭＴＪ１を介してソース線ＳＬからビット線ＢＬ１に電流ＩＣ１が流れ、磁気トンネル接合素子ＭＴＪ２を介してソース線ＳＬからビット線ＢＬ２に電流ＩＣ２が流れる。電流ＩＣ１は、磁気トンネル接合素子ＭＴＪ１を固定層ＰＬから自由層ＦＬに向けて流れるため、磁気トンネル接合素子ＭＴＪ１は高抵抗状態ＲＨになる。電流ＩＣ２は、磁気トンネル接合素子ＭＴＪ２を自由層ＦＬから固定層ＰＬに向けて流れるため、磁気トンネル接合素子ＭＴＪ２は低抵抗状態ＲＬになる。すなわち、メモリセルＭＣに論理１が書き込まれる。

一方、メモリセルＭＣに論理０が書き込まれるとき、ソース線ＳＬは接地電圧ＧＮＤに設定され、ビット線ＢＬ１、ＢＬ２は書き込み電圧ＶＷＲに設定される。ワード線ＷＬ２がハイレベル（例えば、外部電源電圧ＶＤＤ）に活性化されると、選択トランジスタＳＴがオンする。これにより、磁気トンネル接合素子ＭＴＪ１を介してビット線ＢＬ１からソース線ＳＬに電流ＩＣ１が流れ、磁気トンネル接合素子ＭＴＪ２を介してビット線ＢＬ２からソース線ＳＬに電流ＩＣ２が流れる。電流ＩＣ１は、磁気トンネル接合素子ＭＴＪ１を自由層ＦＬから固定層ＰＬに向けて流れるため、磁気トンネル接合素子ＭＴＪ１は低抵抗状態ＲＬになる。電流ＩＣ２は、磁気トンネル接合素子ＭＴＪ２を固定層ＰＬから自由層ＦＬに向けて流れるため、磁気トンネル接合素子ＭＴＪ２は高抵抗状態ＲＨになる。すなわち、メモリセルＭＣに論理０が書き込まれる。

図５は、図３に示した半導体メモリＭＥＭの書き込み動作の例を示している。この例においても、図４と同様に、図３に示したワード線ＷＬ２に接続されるメモリセルＭＣにデータが書き込まれる。

まず、半導体メモリＭＥＭの外部端子に書き込みコマンドＷＲ、アドレス信号ＡＤおよび書き込みデータＤＩが供給される（図５（ａ））。図３に示したビット線ドライバＢＬＤＲＶおよびソース線ドライバＳＬＤＲＶは、アドレス信号ＡＤに応じてワード線ＷＬ２が選択されることを認識する。そして、ビット線ドライバＢＬＤＲＶは、偶数番号のビット線対ＢＬ１、ＢＬ２を、書き込みデータＤＩの論理に応じて書き込み電圧ＶＷＲまたはロウレベルに設定する（図５（ｂ））。ビット線ドライバＢＬＤＲＶは、奇数番号のビット線対ＢＬ１、ＢＬ２をロウレベルに設定する（図５（ｃ））。ソース線ドライバＳＬＤＲＶは、偶数番号のソース線ＳＬを、書き込みデータＤＩの論理に応じてロウレベルまたは書き込み電圧ＶＷＲに設定する（図５（ｄ））。ソース線ドライバＳＬＤＲＶは、奇数番号のソース線ＳＬをロウレベルに設定する（図５（ｅ））。

次に、図３に示したワード線ドライバＷＬＤＲＶは、アドレス信号ＡＤに応じてワード線ＷＬ２をハイレベルに活性化し、他のワード線ＷＬをロウレベルに非活性化する（図５（ｆ））。これにより、ワード線ＷＬ２に接続されているメモリセルＭＣにデータが書き込まれる。メモリセルＭＣにデータが書き込まれた後、ワード線ドライバＷＬＤＲＶは、ワード線ＷＬ２をロウレベルに非活性化する（図５（ｇ））。この後、ビット線ドライバＢＬＤＲＶは、ビット線ＢＬ１、ＢＬ２をロウレベルにリセットする（図５（ｈ））。ソース線ドライバＳＬＤＲＶは、ソース線ＳＬをロウレベルにリセットする（図５（ｉ））。そして、書き込み動作が完了する。

図６は、図３に示した半導体メモリＭＥＭの読み出し動作時のメモリセルＭＣの状態を示している。この例では、図３に示したワード線ＷＬ２に接続されるメモリセルＭＣからデータが読み出される。データが読み出されるアクセスソース線ＳＬは、偶数番号のソース線ＳＬ（ＳＬ０、ＳＬ２等）のいずれかである。リファレンス電圧が供給されるリファレンスソース線ＳＬは、奇数番号のソース線ＳＬ（ＳＬ１、ＳＬ３等）のいずれかである。ビット線ＢＬ１、ＢＬ２は、偶数番号のビット線ＢＬ１、ＢＬ２（ＢＬ１０、ＢＬ２０、ＢＬ１ｍ−１、ＢＬ２ｍ−１等）のいずれかである。

読み出し動作では、ビット線ＢＬ１が読み出し電圧ＶＲＤ（正の電圧）に設定され、ビット線ＢＬ２が接地電圧ＧＮＤに設定される。アクセスソース線ＳＬはフローティング状態ＦＬＴに設定され、リファレンスソース線ＳＬは読み出し電圧ＶＲＤの半分の値ＶＲＤ／２に設定される。ビット線ＢＬ１、ＢＬ２がハイレベルおよびロウレベルにそれぞれ設定されることにより、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２の抵抗状態に応じて、接続ノードＣＮに分圧電圧が生成される。なお、上述したように、読み出し電圧ＶＲＤは、読み出し動作時に磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２に流れる電流が書き込み電流を超えないように、書き込み電圧より低い値に設定される。

ワード線ＷＬ２がハイレベル（例えば、外部電源電圧ＶＤＤ）に活性化されると、選択トランジスタＳＴはオンし、接続ノードＣＮの電圧がアクセスソース線ＳＬに伝達される。ここで、アクセスソース線ＳＬの電圧を接続ノードＣＮの電圧と等しくするために、ワード線ＷＬ２の活性化電圧は、接続ノードＣＮの最大電圧に選択トランジスタＳＴの閾値電圧を加えた値より高く設定される。センスアンプＳＡは、アクセスソース線ＳＬの電圧が、リファレンス電圧ＶＲＤ／２より高いか低いかを判定し、判定結果を読み出しデータＤＯとして出力する。

メモリセルＭＣに論理１が保持されているとき、センスアンプＳＡのマイナス入力に接続されるアクセスソース線ＳＬの電圧は、リファレンス電圧ＶＲＤ／２より低くなるため、論理１の読み出しデータＤＯが出力される。メモリセルＭＣに論理０が保持されているとき、アクセスソース線ＳＬの電圧は、リファレンス電圧ＶＲＤ／２より高くなるため、論理０の読み出しデータＤＯが出力される。

なお、奇数番号のソース線ＳＬに接続されるメモリセルＭＣからデータが読み出されるとき、リファレンス電圧はセンスアンプＳＡのプラス入力に供給される。このため、奇数番号のソース線ＳＬに接続されるメモリセルＭＣからデータが読み出されるとき、センスアンプＳＡは判定した論理を反転して、読み出しデータＤＯとして出力する。あるいは、奇数番号のソース線ＳＬに接続されるメモリセルＭＣからデータが読み出されるとき、ビット線ＢＬ１を接地電圧ＧＮＤに設定し、ビット線ＢＬ２を読み出し電圧ＶＲＤに設定してもよい。さらに、奇数番号のソース線ＳＬに接続されるメモリセルＭＣにデータを書き込むときに、書き込みデータＤＩと逆の論理を書き込んでもよい。

図７は、図３に示した半導体メモリＭＥＭの読み出し動作時のデータの論理の判定方法の例を示している。この実施形態では、メモリセルＭＣに書き込まれる論理に応じて、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２の抵抗状態が互いに逆になる。このため、メモリセルＭＣに論理１が保持されているとき（ＭＴＪ１＝ＲＨ、ＭＴＪ２＝ＲＬ）、接続ノードＣＮの電圧ＶＳＩＧはリファレンス電圧ＶＲＤ／２より低くなる。メモリセルＭＣに論理０が保持されているとき（ＭＴＪ１＝ＲＬ、ＭＴＪ２＝ＲＨ）、接続ノードＣＮの電圧ＶＳＩＧはリファレンス電圧ＶＲＤ／２より高くなる。

図８は、図３に示した半導体メモリＭＥＭの読み出し動作の例を示している。この例では、図３に示したワード線ＷＬ２に接続されるメモリセルＭＣからデータが読み出される。

まず、半導体メモリＭＥＭの外部端子に読み出しコマンドＲＤおよびアドレス信号ＡＤが供給される（図８（ａ））。図３に示したソース線ドライバＳＬＤＲＶは、アドレス信号ＡＤに応じてワード線ＷＬ２が選択されることを認識する。ソース線ドライバＳＬＤＲＶは、偶数番号のソース線ＳＬをフローティング状態に設定し、奇数番号のソース線ＳＬをリファレンス電圧ＶＲＤ／２に設定する（図８（ｂ、ｃ））。なお、例えば、図３に示したワード線ＷＬ３に接続されるメモリセルＭＣからデータが読み出されるとき、偶数番号のソース線ＳＬはリファレンス電圧ＶＲＤ／２に設定され、奇数番号のソース線ＳＬはフローティング状態に設定される。

ビット線ドライバＢＬＤＲＶは、ビット線ＢＬ１を読み出し電圧ＶＲＤに設定し、ビット線ＢＬ２をロウレベルに設定する（図８（ｄ、ｅ））。これにより、メモリセルＭＣに保持されている論理に応じて、接続ノードＣＮに電圧が発生する（図８（ｆ））。

次に、図３に示したワード線ドライバＷＬＤＲＶは、アドレス信号ＡＤに応じてワード線ＷＬ２をハイレベルに活性化し、他のワード線ＷＬをロウレベルに非活性化する（図８（ｇ））。ワード線ＷＬ２の活性化により、接続ノードＣＮと偶数番号のソース線ＳＬとが接続され、接続ノードＣＮの電圧が偶数番号のソース線ＳＬに伝達される（図８（ｈ））。すなわち、偶数番号のソース線ＳＬのソース線ＳＬの電圧は、メモリセルＭＣに保持されている論理に応じて上昇する。

次に、図３に示したセンスアンプＳＡが動作し、偶数番号のソース線ＳＬの電圧を奇数番号のソース線ＳＬのリファレンス電圧ＶＲＤ／２と比較し、比較結果に応じて、論理０または論理１の読み出しデータＤＯを出力する（図８（ｉ））。読み出しデータＤＯは、半導体メモリＭＥＭのデータ端子から出力される。

この後、ビット線ドライバＢＬＤＲＶは、ビット線ＢＬ１をロウレベルにリセットする（図８（ｊ））。ソース線ドライバＳＬＤＲＶは、ソース線ＳＬをロウレベルにリセットする（図８（ｋ、ｌ））。ワード線ＷＬ２が活性化されているため、接続ノードＣＮの電圧は、偶数番号のソース線ＳＬの電圧の低下とともにロウレベルに変化する（図８（ｍ））。次に、ワード線ドライバＷＬＤＲＶは、ワード線ＷＬ２をロウレベルに非活性化する（図８（ｎ））。そして、センスアンプＳＡが停止し、書き込み動作が完了する。

以上、この実施形態では、書き込み動作時に、ソース線ＳＬとビット線ＢＬ１、ＢＬ２とを互いに逆レベルの電圧に設定することで、メモリセルＭＣにデータを容易に書き込みできる。この際、ソース線ＳＬと接続ノードＣＮとを選択トランジスタＳＴを介して接続することで、ビット線ＢＬ１、ＢＬ２に複数のメモリセルＭＣが接続されるときにも、着目するメモリセルＭＣに選択的にデータを書き込みできる。

図９は、別の実施形態における半導体メモリの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。例えば、半導体メモリＭＥＭは、スピン注入型のＭＲＡＭである。この実施形態では、各ワード線ＷＬは、図９の横方向に並ぶ全てメモリセルＭＣに接続されている。センスアンプＳＡは、各ソース線ＳＬに接続されている。センスアンプのマイナス入力は各ソース線ＳＬに接続され、センスアンプＳＡのプラス入力は専用のリファレンス電圧線ＶＲＤ／２に接続されている。

すなわち、この実施形態では、１回の書き込み動作において、ｍビットの書き込みデータＤＩが半導体メモリＭＥＭに供給され、メモリセルＭＣに書き込まれる。１回の読み出し動作において、ｍビットの読み出しデータＤＯがメモリセルＭＣから読み出され、半導体メモリＭＥＭから出力される。書き込み動作は、図４と同様に実施され、読み出し動作は、図６と同様に実施される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図１０は、上述した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を含んでいる。システムＳＹＳの形態は、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣ、あるいはパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰのいずれでもよい。

例えば、システムＳＹＳは、ＣＰＵ、ＲＯＭおよび周辺回路ＰＥＲＩと、上述した半導体メモリＭＥＭのいずれかとを有している。ＣＰＵ、ＲＯＭ、周辺回路ＰＥＲＩおよび半導体メモリＭＥＭは、システムバスＳＢＵＳにより互いに接続されている。ＲＯＭは、ＣＰＵにより実行されるプログラムを格納している。ＣＰＵは、ＲＯＭにアクセスするとともに、半導体メモリＭＥＭにアクセスし、システム全体の動作を制御する。なお、ＣＰＰＵにより実行されるプログラムが半導体メモリＭＥＭに格納されるとき、ＲＯＭは不要である。周辺回路ＰＥＲＩは、システムＳＹＳに接続される入力装置および出力装置の少なくともいずれかを制御する。半導体メモリＭＥＭは、ＣＰＵからのアクセス要求に応じて、書き込み動作および読み出し動作を実行する。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

ＡＤ‥アドレス信号；ＡＲＹ‥メモリセルアレイ；ＢＬ１、ＢＬ２‥ビット線；ＢＬＤＲＶ‥ビット線ドライバ；ＶＤＤ‥外部電源電圧；ＤＩ‥書き込みデータ；ＤＯ‥読み出しデータ；ＤＲ‥ドレイン；ＦＬ‥自由層；ＦＬＴ‥フローティング状態；ＩＣ１、ＩＣ２‥電流；Ｍ１‥第１金属配線層；Ｍ２‥第２金属配線層；Ｍ３‥第３金属配線層；ＭＣ‥メモリセル；ＭＥＭ‥半導体メモリ；ＭＴＪ１、ＭＴＪ２‥磁気トンネル接合素子；ＰＣ１、ＰＣ２、ＰＣ３‥プラグコンタクト；ＰＥＲＩ‥周辺回路；ＰＬ‥固定層；ＰＯＬＹ‥ポリシリコン配線層；ＲＨ‥高抵抗状態；ＲＬ‥低抵抗状態；ＳＡ‥センスアンプ；ＳＢＵＳ‥システムバス；ＳＣ‥ソース；ＳＬ‥ソース線；ＳＬＤＲＶ‥ソース線ドライバ；ＳＴ‥選択トランジスタ；ＳＵＢ‥半導体基板；ＳＹＳ‥システム；ＴＬ‥トンネル絶縁膜；ＶＲＤ‥読み出し電圧；ＶＷＲ‥書き込み電圧；Ｗ２、Ｗ３‥配線；ＷＬ‥ワード線；ＷＬＤＲＶ‥ワード線ドライバ

Claims (5)

1. 第１電圧線と接続ノードとの間に配置され、固定層が前記接続ノードに接続され、フリー層が前記第１電圧線に接続される第１磁気トンネル接合素子と、
   第２電圧線と前記接続ノードとの間に配置され、固定層が前記第２電圧線に接続され、フリー層が前記接続ノードに接続される第２磁気トンネル接合素子と、
   第３電圧線と前記接続ノードとの間に配置され、ゲートが第４電圧線に接続される選択トランジスタと
   を備え、
   前記第１電圧線は、第１配線層を用いて形成され、
   前記第２電圧線は、前記第１配線層と異なる第２配線層を用いて形成され、
   前記第１磁気トンネル接合素子の固定層と前記第２磁気トンネル接合素子の固定層とは、前記第１配線層と前記第２配線層との間に設けられる第１の層を用いて形成され、
   前記第１磁気トンネル接合素子のフリー層と前記第２磁気トンネル接合素子のフリー層とは、前記第１配線層と前記第２配線層との間に設けられ、前記第１の層と異なる第２の層を用いて形成され、
   前記接続ノードは、前記第１配線層および前記第２配線層を用いて、前記第１磁気トンネル接合素子の固定層と前記第２磁気トンネル接合素子のフリー層とに接続されていることを特徴とするメモリセル。
2. 第１電圧線と接続ノードとの間に配置され、固定層が前記接続ノードに接続され、フリー層が前記第１電圧線に接続される第１磁気トンネル接合素子と、
   第２電圧線と前記接続ノードとの間に配置され、固定層が前記第２電圧線に接続され、フリー層が前記接続ノードに接続される第２磁気トンネル接合素子と、
   第３電圧線と前記接続ノードとの間に配置され、ゲートが第４電圧線に接続される選択トランジスタと
   を含む少なくとも１つのメモリセルと、
   書き込み動作時に、前記メモリセルに書き込む論理に応じて、前記第１電圧線および前記第２電圧線をハイレベルである書き込み電圧に設定し、または前記第１電圧線および前記第２電圧線をロウレベルに設定する第１ドライバと、
   書き込み動作時に、前記メモリセルに書き込む論理に応じて、前記第３電圧線を前記第１電圧線および前記第２電圧線と反対のレベルに設定する第２ドライバと、
   書き込み動作時に、前記選択トランジスタをオンするために前記第４電圧線を駆動する第３ドライバと、
   を備え、
   前記第１電圧線は、第１配線層を用いて形成され、
   前記第２電圧線は、前記第１配線層と異なる第２配線層を用いて形成され、
   前記第１磁気トンネル接合素子の固定層と前記第２磁気トンネル接合素子の固定層とは、前記第１配線層と前記第２配線層との間に設けられる第１の層を用いて形成され、
   前記第１磁気トンネル接合素子のフリー層と前記第２磁気トンネル接合素子のフリー層とは、前記第１配線層と前記第２配線層との間に設けられ、前記第１の層と異なる第２の層を用いて形成され、
   前記接続ノードは、前記第１配線層および前記第２配線層を用いて、前記第１磁気トンネル接合素子の固定層と前記第２磁気トンネル接合素子のフリー層とに接続されていることを特徴とする半導体メモリ。
3. 前記第３電圧線に接続されるセンスアンプを備え、
   前記第１ドライバは、読み出し動作時に、前記第１電圧線および前記第２電圧線の一方をハイレベルである読み出し電圧に設定し、前記第１電圧線および前記第２電圧線の他方をロウレベルに設定し、
   前記第２ドライバは、読み出し動作時に、前記第３電圧線の駆動を停止し、
   前記第３ドライバは、読み出し動作時に、前記選択トランジスタをオンするために前記第４電圧線を駆動し、
   前記センスアンプは、前記選択トランジスタを介して前記接続ノードから前記第３電圧線に伝達される電圧を前記読み出し電圧の半分の値を有するリファレンス電圧と比較することで、前記メモリセルに保持されている論理を判定すること
   を特徴とする請求項２記載の半導体メモリ。
4. 一対の前記メモリセルを含むメモリセル対を備え、
   前記メモリセル対の前記メモリセルは、接続される前記第４電圧線が互いに異なり、接続される前記第３電圧線が互いに異なり、
   前記センスアンプは、前記メモリセル対に接続された一対の前記第３電圧線に接続され、
   前記第２ドライバは、読み出し動作時に、前記メモリセル対のうちデータが読み出される前記メモリセルに接続される前記第３電圧線の駆動を停止し、前記メモリセル対のうちデータが読み出されない前記メモリセルに接続される前記第３電圧線を前記リファレンス電圧に設定し、
   前記第３ドライバは、読み出し動作時に、前記メモリセル対のうちデータが読み出される前記メモリセルに接続される第４電圧線を駆動し、前記メモリセル対のうちデータが読み出されない前記メモリセルに接続される第４電圧線の駆動を停止すること
   を特徴とする請求項３記載の半導体メモリ。
5. 請求項２ないし請求項４のいずれか１項記載の半導体メモリと、
   前記半導体メモリのアクセスを制御するコントローラと
   を備えていることを特徴とするシステム。

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