JP5444414B2 - 磁気ランダムアクセスメモリ - Google Patents

Description

実施形態は、磁気ランダムアクセスメモリに関する。

磁気ランダムアクセスメモリのコンベンショナルな読み出し動作では、センスアンプから磁気抵抗効果素子に電流を流し、磁気抵抗効果素子の抵抗値によって生ずる電流差をセンスアンプ内のトランジスタの電圧降下の差に変換し、その差を増幅する、といった方式が採用される。

この方式では、読み出し時に、電流値が安定するまで、磁気抵抗効果素子に電流を流し続ける必要があるため、読み出し動作が長くなると共に、消費電力も大きくなる、という問題がある。この問題は、例えば、磁気ランダムアクセスメモリを低消費電力プロセッサのキャッシュメモリとして使用する場合には、致命的な欠点となる。

また、この方式では、リファレンス電流と磁気抵抗効果素子の抵抗値（高抵抗値／低抵抗値）に依存する電流との差がそのまま読み出しマージンとなる。このため、電流値を電圧値に変換するタイミング（瞬時値）に発生するノイズが読み出し動作に大きな影響を与える。例えば、電流値が１０μＡのオーダーであり、トランジスタのオン抵抗が数ｋΩであると仮定すると、読み出しマージンは、５ｍＶ程度となり、これをセンスするためには、大きな電力を消費し、かつ、大きなサイズを有する、極めて高精度なセンスアンプが必要になる。

さらに、磁気ランダムアクセスメモリを、高速読み出しプロセッサのキャッシュメモリとして使用する場合を想定すると、上述のコンベンショナルな読み出し動作では、読み出し時の消費電力とレイテンシ（遅延時間）が大きくなってしまう問題がある。プロセッサのキャッシュメモリでは、読み出しアクセスが高頻度に発生するため、この問題は、プロセッサの性能を著しく劣化させる。

特開2011-192345号公報 特開2006-150554号公報 米国特許出願公開第2011/0063897号明細書

実施形態は、磁気ランダムアクセスメモリの読み出し時の消費電力とレイテンシを改善する技術を提案する。

実施形態によれば、磁気ランダムアクセスメモリは、第１及び第２のビット線と、共通ソース線と、前記第１のビット線及び前記共通ソース線間に接続される第１の磁気抵抗効果素子を備える第１のセルユニットと、前記第２のビット線及び前記共通ソース線間に接続される第２の磁気抵抗効果素子を備える第２のセルユニットと、前記第１及び第２のセルユニット内の前記第１及び第２の磁気抵抗効果素子に相補データを書き込むための書き込み回路と、前記第１及び第２のセルユニット内の前記第１及び第２の磁気抵抗効果素子から相補データを読み出すための読み出し回路と、前記書き込み回路及び前記読み出し回路を制御する制御回路とを備え、前記制御回路は、前記第１及び第２のビット線を第１の電位に設定した後にフローティング状態にし、前記共通ソース線を第２の電位に設定することにより、前記フローティング状態の前記第１のビット線の電位を前記第１の磁気抵抗効果素子の抵抗値に応じた値に変化させ、かつ、前記フローティング状態の前記第２のビット線の電位を前記第２の磁気抵抗効果素子の抵抗値に応じた値に変化させ、前記読み出し回路を用いて、前記フローティング状態の前記第１のビット線の電位と前記フローティング状態の前記第２のビット線の電位との差を検出し、前記読み出し回路は、入力端子が前記第１のビット線に接続され、出力端子が前記第２のビット線に接続される第１のインバータと、入力端子が前記第２のビット線に接続され、出力端子が前記第１のビット線に接続される第２のインバータと、前記第１及び第２のインバータのＰチャネルＦＥＴのソースと高電位側の電源端子との間に接続されるスイッチ素子とを備え、前記第１の電位は、前記第２の電位よりも低く、前記制御回路は、前記共通ソース線を前記第２の電位に設定してから一定期間が経過した後に前記スイッチ素子をオンにし、前記第１のビット線の電位と前記第２のビット線の電位との差は、前記一定期間内において前記第１及び第２のインバータのＮチャネルＦＥＴにより検出され、前記一定期間後において前記第１及び第２のインバータの前記ＰチャネルＦＥＴと前記ＮチャネルＦＥＴとにより検出される。

磁気ランダムアクセスメモリを示す図。 メモリセルアレイ、書き込み回路及び読み出し回路を示す図。 メモリセルアレイ、書き込み回路及び読み出し回路を示す図。 セルユニットのパターンを示す図。 磁気抵抗効果素子のパターンを示す図。 センスアンプを示す図。 読み出しタイミングを示す波形図。 センスアンプを示す図。 読み出しタイミングを示す波形図。 メモリセルアレイ、書き込み回路及び読み出し回路を示す図。 メモリセルアレイ、書き込み回路及び読み出し回路を示す図。 セルユニットのパターンを示す図。 磁気抵抗効果素子のパターンを示す図。 センスアンプを示す図。 センスアンプを示す図。 電圧センス方式の電位差と電流値を示す図。 電流センス方式の電位差と電流値を示す図。 読み出し動作を示す図。 書き込み動作を示す図。 メモリセルアレイ、書き込み回路及び読み出し回路を示す図。 メモリセルアレイ、書き込み回路及び読み出し回路を示す図。 メモリセルアレイ、書き込み回路及び読み出し回路を示す図。 セルユニットのパターンを示す図。 磁気抵抗効果素子のパターンを示す図。 書き込み動作を示す図。 メモリセルのレイアウトを示す図。 メモリセルのレイアウトを示す図。 メモリセルのレイアウトを示す図。 メモリセルのレイアウトを示す図。

以下、図面を参照しながら実施形態を説明する。

［全体図］
図１は、磁気ランダムアクセスメモリの主要部を示している。

メモリセルアレイ１０は、複数の磁気抵抗効果素子（メモリセル）のアレイを備える。ロウデコーダ１１ａ及びカラムデコーダ１１ｂは、アドレス信号Addに基づいて、メモリセルアレイ１０内の磁気抵抗効果素子をランダムアクセスする。

カラム選択スイッチ１２は、カラムデコーダ１１ｂからの信号に基づいて、メモリセルアレイ１０と書き込み回路／読み出し回路１３を互いに電気的に接続する役割を有する。

書き込み回路／読み出し回路１３は、メモリセルアレイ１０へのデータDATA_INの書き込み及びメモリセルアレイ１０からのデータDATA_OUTの読み出しを実行する。

制御回路１４は、ロウデコーダ１１ａ、カラムデコーダ１１ｂ及び書き込み回路／読み出し回路１３の動作を制御する。

［第１の実施例］
本実施例は、１セル１ビット構造の磁気ランダムアクセスメモリに関する。

図２は、メモリセルアレイ、書き込み回路及び読み出し回路を示している。

メモリセルアレイ１０内のセルユニットＣＥＬＬは、直列接続される磁気抵抗効果素子と選択トランジスタ（ＦＥＴ）とを備える。選択トランジスタのゲート端子は、ワード線ＷＬに接続される。ワード線ＷＬは、ロウ方向に延び、その一端は、ロウデコーダ１１ａに接続される。

セルユニットＣＥＬＬの一端は、ビット線ＢＬに接続され、他端は、ビット線ｂＢＬに接続される。ビット線ＢＬ，ｂＢＬは、共に、カラム方向に延び、その一端は、カラム選択トランジスタ（ＦＥＴ）ＣＳＷを経由して、書き込み回路１３ａ及び読み出し回路１３ｂに接続される。

カラム選択トランジスタＣＳＷのゲート端子は、カラムデコーダ１１ｂに接続される。また、カラム選択トランジスタＣＳＷのオン／オフは、カラムデコーダ１１ｂからのカラム選択信号ＣＳＬにより制御される。

書き込み回路１３ａは、書き込みドライバ／シンカーＤＳ１，ＤＳ２を備える。書き込みドライバ／シンカーＤＳ１は、ビット線ＢＬの一端に接続され、書き込みドライバ／シンカーＤＳ２は、ビット線ｂＢＬの一端に接続される。

また、書き込みドライバ／シンカーＤＳ１，ＤＳ２は、例えば、電源端子Vddと接地端子Vssとの間に直列接続される２つのＰチャネルＦＥＴと２つのＮチャネルＦＥＴとを備える。

例えば、書き込みイネーブル信号WEが“Ｈ”であり、その反転信号bWEが“Ｌ”であるとき、ドライバ／シンカーＤＳ１，ＤＳ２が活性化される。

従って、書き込みデータDATA_INが“１”のときは、セルユニットＣＥＬＬに、ドライバ／シンカーＤＳ２からドライバ／シンカーＤＳ１に向かう方向の書き込み電流が流れ、書き込みデータDATA_INが“０”のときは、セルユニットＣＥＬＬに、ドライバ／シンカーＤＳ１からドライバ／シンカーＤＳ２に向かう方向の書き込み電流が流れる。

また、例えば、書き込みイネーブル信号WEが“Ｌ”であり、その反転信号bWEが“Ｈ”であるときは、ドライバ／シンカーＤＳ１，ＤＳ２が非活性化される。

読み出し回路１３ｂは、例えば、ビット線ＢＬに接続される電源トランジスタ（ＦＥＴ）ＰＳＷと、ビット線ｂＢＬに接続されるセンスアンプＳ／Ａとを備える。

但し、電源トランジスタＰＳＷとセンスアンプＳ／Ａとの位置関係は、逆であってもよい。即ち、電源トランジスタ（ＦＥＴ）ＰＳＷがビット線ｂＢＬに接続され、センスアンプＳ／Ａがビット線ＢＬに接続されていてもよい。

例えば、活性化信号bSE2が“Ｌ”であるとき、電源トランジスタＰＳＷがオン状態となり、活性化信号SE3が“Ｈ”であるとき、センスアンプＳ／Ａが活性化される。

従って、例えば、センスアンプＳ／Ａを用いて、フローティング状態のビット線ＢＬの電位の変化を検出することにより、セルユニットＣＥＬＬ内の磁気抵抗効果素子から読み出しデータDATA_OUTを読み出すことができる。

この読み出し技術（電荷積算方式又は電圧センス方式）については、後に詳述する。

尚、本例では、データ“１”がロジック“Ｈ”に対応し、データ“０”がロジック“Ｌ”に対応することを前提とするが、データ“１”／“０”とロジック“Ｈ”／“Ｌ”との関係は、これに限られず、逆の関係を有していてもよい。

また、セルユニットＣＥＬＬ内の磁気抵抗効果素子は、高抵抗状態及び低抵抗状態の１ビット（２値）を記憶する。また、高抵抗状態を“１”状態とし、低抵抗状態を“０”状態とする。磁気ランダムアクセスメモリの初期状態においては、全ての磁気抵抗効果素子は、“１”状態であるものとする。

本例によれば、書き込みドライバ／シンカーＤＳ１，ＤＳ２が２つのＰチャネルＦＥＴと２つのＮチャネルＦＥＴとを備えるため、それらのオン／オフを制御する制御回路の構成が簡単になる利点がある。但し、電源端子Ｖｄｄとビット線ＢＬとの間に２つのＦＥＴが配置されるために、電圧降下が大きくなるため、電圧降下を小さくしたいときは、以下の図３に示す例を採用するのが望ましい。

図３は、メモリセルアレイ、書き込み回路及び読み出し回路を示している。

本例は、図２に示す例と比べると、書き込み回路１３ａの構成が相違している。

書き込み回路１３ａは、書き込みドライバ／シンカーＤＳ１，ＤＳ２を備える。書き込みドライバ／シンカーＤＳ１は、ビット線ＢＬの一端に接続され、書き込みドライバ／シンカーＤＳ２は、ビット線ｂＢＬの一端に接続される。

また、書き込みドライバ／シンカーＤＳ１，ＤＳ２は、例えば、電源端子Ｖｄｄと接地端子Ｖｓｓとの間に直列接続されるＰチャネルＦＥＴとＮチャネルＦＥＴとを備える。

そして、書き込みイネーブル信号WEが“Ｈ”であり、その反転信号bWEが“Ｌ”であるとき、ＮＡＮＤゲート回路ＮＤ１−２，ＮＤ１−３及びＮＯＲゲート回路ＮＲ１−１，ＮＲ１−２は、書き込みデータDATA_INの値に応じた出力信号を出力する。

例えば、書き込みデータDATA_INが“１”のときは、ＮＡＮＤゲート回路ＮＤ１−２の出力信号及びＮＯＲゲート回路ＮＲ１−１の出力信号は、共に“１”となる。このため、書き込みドライバ／シンカーＤＳ１は、ビット線ＢＬを接地端子Ｖｓｓに接続する。また、ＮＡＮＤゲート回路ＮＤ１−３の出力信号及びＮＯＲゲート回路ＮＲ１−２の出力信号は、共に“０”となる。このため、書き込みドライバ／シンカーＤＳ２は、ビット線ｂＢＬを電源端子Ｖｄｄに接続する。

従って、セルユニットＣＥＬＬに、ドライバ／シンカーＤＳ２（ビット線ｂＢＬ）からドライバ／シンカーＤＳ１（ビット線ＢＬ）に向かう方向の書き込み電流が流れる。

また、例えば、書き込みデータDATA_INが“０”のときは、ＮＡＮＤゲート回路ＮＤ１−２の出力信号及びＮＯＲゲート回路ＮＲ１−１の出力信号は、共に“０”となる。このため、書き込みドライバ／シンカーＤＳ１は、ビット線ＢＬを電源端子Ｖｄｄに接続する。また、ＮＡＮＤゲート回路ＮＤ１−３の出力信号及びＮＯＲゲート回路ＮＲ１−２の出力信号は、共に“１”となる。このため、書き込みドライバ／シンカーＤＳ２は、ビット線ｂＢＬを接地端子Ｖｓｓに接続する。

従って、セルユニットＣＥＬＬに、ドライバ／シンカーＤＳ１（ビット線ＢＬ）からドライバ／シンカーＤＳ２（ビット線ｂＢＬ）に向かう方向の書き込み電流が流れる。

図４は、１セル／１ビット構造のセルユニットのパターンを示している。

１つのセルユニットＣＥＬＬは、直列接続される１つの磁気抵抗効果素子ＭＴＪと１つの選択トランジスタ（ＦＥＴ）Ｔとを備える。

第１のパターン（No. 1）では、磁気抵抗効果素子（メモリセル）ＭＴＪは、ビット線ＢＬ側に配置され、選択トランジスタ（スイッチ素子）Ｔは、ビット線ｂＢＬ側に配置される。また、第２のパターン（No. 2）では、磁気抵抗効果素子ＭＴＪは、ビット線ｂＢＬ側に配置され、選択トランジスタＴは、ビット線ＢＬ側に配置される。

本実施例では、セルユニットＣＥＬＬは、第１及び第２のパターンのいずれを有していても構わない。

図５は、磁気抵抗効果素子のパターンを示している。

本例は、図４の１セル／１ビット構造のセルユニットＣＥＬＬ内の磁気抵抗効果素子ＭＴＪのピンド層及びフリー層の配置に関する。

磁気抵抗効果素子ＭＴＪは、それぞれ、磁化状態が不変のピンド層Ｐと、磁化状態が可変のフリー層Ｆとを備える。

第１のパターン（No. 1）では、磁気抵抗効果素子ＭＴＪのピンド層Ｐは、図４の第１及び第２のパターン(No. 1及びNo. 2)のそれぞれにおいてビット線ＢＬ側に配置され、磁気抵抗効果素子ＭＴＪのフリー層Ｆは、図４の第１及び第２のパターン(No. 1及びNo. 2)のそれぞれにおいてビット線ｂＢＬ側に配置される。

第２のパターン（No. 2）では、磁気抵抗効果素子ＭＴＪのピンド層Ｐは、図４の第１及び第２のパターン(No. 1及びNo. 2)のそれぞれにおいてビット線ｂＢＬ側に配置され、磁気抵抗効果素子ＭＴＪのフリー層Ｆは、図４の第１及び第２のパターン(No. 1及びNo. 2)のそれぞれにおいてビット線ＢＬ側に配置される。

本実施例では、磁気抵抗効果素子ＭＴＪは、第１及び第２のパターンのいずれを有していても構わない。

図６は、センスアンプの構成例を示している。

このセンスアンプＳ／Ａは、ビット線ＢＬの電位Vreadと基準電位Vrefとを比較する差動電圧センス方式を採用する。また、本例は、センス動作前に、ビット線ＢＬ，ＤＢＬを予めディスチャージするディスチャージ型を採用する。

センスアンプＳ／Ａは、入力端子がビット線ＢＬに接続され、出力端子がビット線ＤＢＬに接続される第１のインバータＩ１と、入力端子がビット線ＤＢＬに接続され、出力端子がビット線ＢＬに接続される第２のインバータＩ２とを備える。

センスアンプＳ／Ａは、活性化信号bSE3により活性化される。例えば、活性化信号bSE3が“Ｌ”であるとき、センスアンプＳ／Ａは、活性化される。

イコライズ／プリディスチャージ回路ＥＱ／ＰＲＥは、２つのビット線ＢＬ，ＤＢＬ間に接続され、これらビット線ＢＬ，ＤＢＬの電位を、例えば、接地電位Vssにイコライズかつプリディスチャージする。

本例では、イコライズ／プリディスチャージ回路ＥＱ／ＰＲＥは、ビット線ＢＬ，ＤＢＬをディスチャージすることにより、ビット線ＢＬ，ＤＢＬを接地電位Vssにする。

リファレンスユニットＲＥＦは、センスアンプＳ／Ａの基準電位Vrefを生成するためのユニットである。

リファレンスユニットＲＥＦは、例えば、直列接続される磁気抵抗効果素子と選択トランジスタ（ＦＥＴ）とを備える。選択トランジスタのゲート端子は、ワード線ＷＬに接続される。リファレンスユニットＲＥＦの一端は、ビット線ＤＢＬに接続され、他端は、ビット線ｂＤＢＬに接続される。

尚、セルユニットＣＥＬＬ、電源トランジスタＰＳＷ及びカラム選択トランジスタＣＳＷについては、図２と同じであるため、ここでの説明を省略する。

本例では、図６のセンスアンプを用いて、電荷積算方式（電圧センス方式）により磁気抵抗効果素子（メモリセル）のデータを読み出す。

本例の電圧センス方式では、セルユニットＣＥＬＬ側においては、ビット線ＢＬをプリディスチャージし、第１の電位（例えば、接地電位Vss）に設定した後にフローティング状態にする。また、ビット線ｂＢＬを第１の電位よりも高い第２の電位（例えば、電源電位Vdd）に設定することにより、フローティング状態のビット線ＢＬの電位を磁気抵抗効果素子の抵抗値に応じた値に変化させる。

同様に、リファレンスユニットＲＥＦ側においては、ビット線ＤＢＬをプリディスチャージし、第１の電位（例えば、接地電位Vss）に設定した後にフローティング状態にする。また、ビット線ｂＤＢＬを第１の電位よりも高い第２の電位（例えば、電源電位Vdd）に設定することにより、フローティング状態のビット線ＤＢＬの電位を磁気抵抗効果素子の抵抗値に応じた値に変化させる。

そして、センスアンプＳ／Ａを用いて、フローティング状態のビット線ＢＬの電位（読み出し電位）Vreadとフローティング状態のビット線ＤＢＬの電位（基準電位）Vrefとの差を検出し、かつ、この差を増幅することにより、読み出しデータDATA_OUTを出力する。

尚、この電圧センス方式においても、電流センス方式と同様に、クランプ回路を付加することにより、セルユニットＣＥＬＬ及びリファレンスユニットＲＥＦに流れる電流を調整することが可能である。

図７は、図６のセンスアンプを用いて電圧センス方式により読み出しを行ったときのタイミング波形図を示している。

まず、活性化信号SE1を“Ｈ”にすることにより、ビット線ＢＬ，ＤＢＬを、ディスチャージし、接地電位Vssに設定する。このディスチャージ期間中に、アドレス信号（ロウアドレス信号及びカラムアドレス信号）Addが入力される。

また、カラム選択信号CSLを“Ｈ”にし、ビット線ＢＬ，ＤＢＬを非活性状態のセンスアンプＳ／Ａに電気的に接続する。

この後、ワード線ＷＬを“Ｈ”に設定することにより、ビット線ｂＢＬがセルユニットＣＥＬＬを経由してビット線ＢＬに電気的に接続される状態、及び、ビット線ｂＤＢＬがリファレンスユニットＲＥＦを経由してビット線ＤＢＬに電気的に接続される状態を形成する。

また、活性化信号SE1を“Ｌ”にすることにより、ビット線ＢＬ，ＤＢＬをフローティング状態にする。また、活性化信号bSE2を“Ｌ”にすることにより、ビット線ｂＢＬ，ｂＤＢＬを電源電位Vddに設定する。

その結果、ビット線ｂＢＬからビット線ＢＬに向かって電流が流れ、ビット線ＢＬの寄生容量を充電する。同様に、ビット線ｂＤＢＬからビット線ＤＢＬに向かって電流が流れ、ビット線ＤＢＬの寄生容量を充電する。

この時、ビット線ＢＬの寄生容量を充電する速度は、セルユニットＣＥＬＬ内の磁気抵抗効果素子の抵抗値に応じて変化し、ビット線ＤＢＬの寄生容量を充電する速度は、リファレンスユニットＲＥＦ内の磁気抵抗効果素子の抵抗値に応じて変化する。

従って、例えば、セルユニットＣＥＬＬ内の磁気抵抗効果素子が“１”を記憶し、高抵抗状態にあるときは、ビット線ＢＬの寄生容量を充電する速度が遅くなり、セルユニットＣＥＬＬ内の磁気抵抗効果素子が“０”を記憶し、低抵抗状態にあるときは、ビット線ＢＬの寄生容量を充電する速度が速くなる。

一方、リファレンスユニットＲＥＦ内の磁気抵抗効果素子の抵抗値を、“１”（高抵抗状態）と“０”（低抵抗状態）の中間の抵抗値にしておけば、ビット線ＤＢＬの寄生容量を充電する速度は、セルユニットＣＥＬＬ内の磁気抵抗効果素子が“１”を保持しているときの充電速度と“０”を保持しているときの充電速度との中間となる。

即ち、ビット線ＢＬの電位の変化（電荷の積算量）とビット線ＤＢＬの電位の変化（電荷の積算量）との差をセンスアンプＳ／Ａでセンスすることにより、セルユニットＣＥＬＬ内の磁気抵抗効果素子のデータを読み出すことができる。

ここで、ビット線ＢＬ，ＤＢＬを充電し始めてから、センスアンプＳ／Ａを活性化させるまでの期間は、電流センス方式に比べて十分に短くすることができる。例えば、本実施例の電圧センス方式では、この期間を1 nsec未満にすることが可能である。

尚、センスアンプＳ／Ａは、活性化信号bSE3が“Ｌ”になることにより活性化される。

電流センス方式では、磁気抵抗効果素子のＭＲ比（磁気抵抗比）によって、電流値の変化率が決まるため、この方式により生成可能な電位差は5 mV程度である。このため、センスアンプは、この微小な電位差を増幅しなければならない。これに対し、電圧センス方式では、電荷を積算させるため、50 mV以上の電位差を作ることが可能であり、センスアンプの設計を大幅に簡便化できる。

また、電流センス方式では、磁気抵抗効果素子に電流が流れ始めてから一定期間が経過し、電流値が安定するまでは、センスアンプによるセンスが不可能であるのに対し、電圧センス方式では、磁気抵抗効果素子に電流が流れ始めてから直ちに電荷の積算が開始されるため、電流値の飽和を待つ必要がない。

このため、電圧センス方式は、ＲＣ遅延によるセンス時期の遅れが発生する電流センス方式比べて、磁気抵抗効果素子に電流を流し始めてからセンス動作を開始するまでの期間を短くすることができる。

さらに、電圧センス方式は、データを電位差（電荷の積算値）で読み出す方式であるため、電流の瞬時値で比較する電流センス方式に比べて、読み出しのマージンと速度の両方について改善できる。

尚、本例では、活性化信号SE1を“Ｌ”にするタイミング、及び、活性化信号bSE2を“Ｌ”にするタイミングとは、それぞれ、同じであるが、これに代えて、これらのタイミングを互いにずらしてもよい。

また、ワード線ＷＬを“Ｈ”にするタイミングは、活性化信号SE1を“Ｌ”にするタイミング及び活性化信号bSE2を“Ｌ”にするタイミングよりも前、又は、それよりも後であってもよい。

図８は、センスアンプの構成例を示している。

このセンスアンプＳ／Ａは、ビット線ＢＬの電位Vreadと基準電位Vrefとを比較する差動電圧センス方式を採用する。また、本例は、センス動作前に、ビット線ＢＬ，ＤＢＬを予めプリチャージするプリチャージ型を採用する。

センスアンプＳ／Ａは、入力端子がビット線ＢＬに接続され、出力端子がビット線ＤＢＬに接続される第１のインバータＩ１と、入力端子がビット線ＤＢＬに接続され、出力端子がビット線ＢＬに接続される第２のインバータＩ２とを備える。

センスアンプＳ／Ａは、活性化信号SE3により活性化される。例えば、活性化信号SE3が“Ｈ”であるとき、センスアンプＳ／Ａは、活性化される。

イコライズ／プリチャージ回路ＥＱ／ＰＲＥは、２つのビット線ＢＬ，ＤＢＬ間に接続され、これらビット線ＢＬ，ＤＢＬの電位を、例えば、電源電位Vddにイコライズかつプリチャージする。

本例では、イコライズ／プリチャージ回路ＥＱ／ＰＲＥは、ビット線ＢＬ，ＤＢＬをプリチャージすることにより、ビット線ＢＬ，ＤＢＬを電源電位Vddにする。

リファレンスユニットＲＥＦは、センスアンプＳ／Ａの基準電位Vrefを生成するためのユニットである。

リファレンスユニットＲＥＦは、例えば、直列接続される磁気抵抗効果素子と選択トランジスタ（ＦＥＴ）とを備える。選択トランジスタのゲート端子は、ワード線ＷＬに接続される。リファレンスユニットＲＥＦの一端は、ビット線ＤＢＬに接続され、他端は、ビット線ｂＤＢＬに接続される。

尚、セルユニットＣＥＬＬ、電源トランジスタＰＳＷ及びカラム選択トランジスタＣＳＷについては、図２と同じであるため、ここでの説明を省略する。

本例では、図８のセンスアンプを用いて、電荷積算方式（電圧センス方式）により磁気抵抗効果素子（メモリセル）のデータを読み出す。

本例の電圧センス方式では、セルユニットＣＥＬＬ側においては、ビット線ＢＬをプリチャージし、第１の電位（例えば、電源電位Vdd）に設定した後にフローティング状態にする。また、ビット線ｂＢＬを第１の電位よりも低い第２の電位（例えば、接地電位Vss）に設定することにより、フローティング状態のビット線ＢＬの電位を磁気抵抗効果素子の抵抗値に応じた値に変化させる。

同様に、リファレンスユニットＲＥＦ側においては、ビット線ＤＢＬをプリチャージし、第１の電位（例えば、電源電位Vdd）に設定した後にフローティング状態にする。また、ビット線ｂＤＢＬを第１の電位よりも低い第２の電位（例えば、接地電位Vss）に設定することにより、フローティング状態のビット線ＤＢＬの電位を磁気抵抗効果素子の抵抗値に応じた値に変化させる。

そして、センスアンプＳ／Ａを用いて、フローティング状態のビット線ＢＬの電位（読み出し電位）Vreadとフローティング状態のビット線ＤＢＬの電位（基準電位）Vrefとの差を検出し、かつ、この差を増幅することにより、読み出しデータDATA_OUTを出力する。

尚、この電圧センス方式においても、電流センス方式と同様に、クランプ回路を付加することにより、セルユニットＣＥＬＬ及びリファレンスユニットＲＥＦに流れる電流を調整することが可能である。

図９は、図８のセンスアンプを用いて電圧センス方式により読み出しを行ったときのタイミング波形図を示している。

まず、活性化信号bSE1を“Ｌ”にすることにより、ビット線ＢＬ，ＤＢＬを、プリチャージし、電源電位Vddに設定する。このプリチャージ期間中に、アドレス信号（ロウアドレス信号及びカラムアドレス信号）Addが入力される。

また、カラム選択信号CSLを“Ｈ”にし、ビット線ＢＬ，ＤＢＬを非活性状態のセンスアンプＳ／Ａに電気的に接続する。

この後、ワード線ＷＬを“Ｈ”に設定することにより、ビット線ｂＢＬがセルユニットＣＥＬＬを経由してビット線ＢＬに電気的に接続される状態、及び、ビット線ｂＤＢＬがリファレンスユニットＲＥＦを経由してビット線ＤＢＬに電気的に接続される状態を形成する。

また、活性化信号bSE1を“Ｈ”にすることにより、ビット線ＢＬ，ＤＢＬをフローティング状態にする。また、活性化信号SE2を“Ｈ”にすることにより、ビット線ｂＢＬ，ｂＤＢＬを接地電位Vssに設定する。

その結果、ビット線ＢＬからビット線ｂＢＬに向かって電流が流れ、ビット線ＢＬの寄生容量を放電する。同様に、ビット線ＤＢＬからビット線ｂＤＢＬに向かって電流が流れ、ビット線ＤＢＬの寄生容量を放電する。

この時、ビット線ＢＬの寄生容量を放電する速度は、セルユニットＣＥＬＬ内の磁気抵抗効果素子の抵抗値に応じて変化し、ビット線ＤＢＬの寄生容量を放電する速度は、リファレンスユニットＲＥＦ内の磁気抵抗効果素子の抵抗値に応じて変化する。

従って、例えば、セルユニットＣＥＬＬ内の磁気抵抗効果素子が“１”を記憶し、高抵抗状態にあるときは、ビット線ＢＬの寄生容量を放電する速度が遅くなり、セルユニットＣＥＬＬ内の磁気抵抗効果素子が“０”を記憶し、低抵抗状態にあるときは、ビット線ＢＬの寄生容量を放電する速度が速くなる。

一方、リファレンスユニットＲＥＦ内の磁気抵抗効果素子の抵抗値を、“１”（高抵抗状態）と“０”（低抵抗状態）の中間の抵抗値にしておけば、ビット線ＤＢＬの寄生容量を放電する速度は、セルユニットＣＥＬＬ内の磁気抵抗効果素子が“１”を保持しているときの放電速度と“０”を保持しているときの放電速度との中間となる。

即ち、ビット線ＢＬの電位の変化（電荷の積算量）とビット線ＤＢＬの電位の変化（電荷の積算量）との差をセンスアンプＳ／Ａでセンスすることにより、セルユニットＣＥＬＬ内の磁気抵抗効果素子のデータを読み出すことができる。

ここで、ビット線ＢＬ，ＤＢＬを放電し始めてから、センスアンプＳ／Ａを活性化させるまでの期間は、電流センス方式に比べて十分に短くすることができる。例えば、本実施例の電圧センス方式では、この期間を1 nsec未満にすることが可能である。

尚、センスアンプＳ／Ａは、活性化信号SE3が“Ｈ”になることにより活性化される。

電流センス方式では、磁気抵抗効果素子のＭＲ比（磁気抵抗比）によって、電流値の変化率が決まるため、この方式により生成可能な電位差は5 mV程度である。このため、センスアンプは、この微小な電位差を増幅しなければならない。これに対し、電圧センス方式では、電荷を積算させるため、50 mV以上の電位差を作ることが可能であり、センスアンプの設計を大幅に簡便化できる。

また、電流センス方式では、磁気抵抗効果素子に電流が流れ始めてから一定期間が経過し、電流値が安定するまでは、センスアンプによるセンスが不可能であるのに対し、電圧センス方式では、磁気抵抗効果素子に電流が流れ始めてから直ちに電荷の積算が開始されるため、電流値の飽和を待つ必要がない。

このため、電圧センス方式は、ＲＣ遅延によるセンス時期の遅れが発生する電流センス方式比べて、磁気抵抗効果素子に電流を流し始めてからセンス動作を開始するまでの期間を短くすることができる。

さらに、電圧センス方式は、データを電位差（電荷の積算値）で読み出す方式であるため、電流の瞬時値で比較する電流センス方式に比べて、読み出しのマージンと速度の両方について改善できる。

尚、本例では、活性化信号bSE1を“Ｈ”にするタイミング、及び、活性化信号SE2を“Ｈ”にするタイミングは、それぞれ、同じであるが、これに代えて、これらのタイミングを互いにずらしてもよい。

また、ワード線ＷＬを“Ｈ”にするタイミングは、活性化信号bSE1を“Ｈ”にするタイミング及び活性化信号SE2を“Ｈ”にするタイミングよりも前、又は、それよりも後であってもよい。

［第２の実施例］
本実施例は、２セル１ビット構造の磁気ランダムアクセスメモリに関する。

図１０は、メモリセルアレイ、書き込み回路及び読み出し回路を示している。

本実施例は、１ビットデータを２つのセルユニットＣＥＬＬ０，ＣＥＬＬ１を用いて記憶する。２つのセルユニットＣＥＬＬ０，ＣＥＬＬ１には、相補データが記憶される。

メモリセルアレイ１０内のセルユニットＣＥＬＬ０，ＣＥＬＬ１は、それぞれ、直列接続される磁気抵抗効果素子と選択トランジスタ（ＦＥＴ）とを備える。選択トランジスタのゲート端子は、ワード線ＷＬに接続される。ワード線ＷＬは、ロウ方向に延び、その一端は、ロウデコーダ１１ａに接続される。

セルユニットＣＥＬＬ０の一端は、ビット線ＢＬに接続され、他端は、共通ソース線ＳＬに接続される。セルユニットＣＥＬＬ１の一端は、ビット線ｂＢＬに接続され、他端は、共通ソース線ＳＬに接続される。ビット線ＢＬ，ｂＢＬ及び共通ソース線ＳＬは、共に、カラム方向に延び、その一端は、カラム選択トランジスタ（ＦＥＴ）ＣＳＷを経由して、書き込み回路１３ａ及び読み出し回路１３ｂに接続される。

カラム選択トランジスタＣＳＷのゲート端子は、カラムデコーダ１１ｂに接続される。また、カラム選択トランジスタＣＳＷのオン／オフは、カラムデコーダ１１ｂからのカラム選択信号ＣＳＬにより制御される。

書き込み回路１３ａは、書き込みドライバ／シンカーＤＳ１，ＤＳ２を備える。書き込みドライバ／シンカーＤＳ１は、ビット線ＢＬの一端に接続され、書き込みドライバ／シンカーＤＳ２は、ビット線ｂＢＬの一端に接続される。

また、書き込みドライバ／シンカーＤＳ１，ＤＳ２は、例えば、電源端子Vddと接地端子Vssとの間に直列接続される２つのＰチャネルＦＥＴと２つのＮチャネルＦＥＴとを備える。

例えば、書き込みイネーブル信号WEが“Ｈ”であり、その反転信号bWEが“Ｌ”であるとき、ドライバ／シンカーＤＳ１，ＤＳ２が活性化される。

従って、書き込みデータDATA_INが“１”のときは、セルユニットＣＥＬＬ０，ＣＥＬＬ１に、ドライバ／シンカーＤＳ２からドライバ／シンカーＤＳ１に向かう方向の書き込み電流が流れ、書き込みデータDATA_INが“０”のときは、セルユニットＣＥＬＬ０，ＣＥＬＬ１に、ドライバ／シンカーＤＳ１からドライバ／シンカーＤＳ２に向かう方向の書き込み電流が流れる。

また、例えば、書き込みイネーブル信号WEが“Ｌ”であり、その反転信号bWEが“Ｈ”であるときは、ドライバ／シンカーＤＳ１，ＤＳ２が非活性化される。

読み出し回路１３ｂは、例えば、共通ソース線ＳＬに接続される電源トランジスタ（ＦＥＴ）ＰＳＷと、ビット線ＢＬ，ｂＢＬに接続されるセンスアンプＳ／Ａとを備える。

例えば、活性化信号bSE2が“Ｌ”であるとき、電源トランジスタＰＳＷがオン状態となり、活性化信号SE3が“Ｈ”であるとき、センスアンプＳ／Ａが活性化される。

従って、例えば、センスアンプＳ／Ａを用いて、フローティング状態のビット線ＢＬ，ｂＢＬの電位差を検出することにより、セルユニットＣＥＬＬ０．ＣＥＬＬ１内の磁気抵抗効果素子から読み出しデータDATA_OUTを読み出すことができる。

本例においても、第１の実施例と同様に、書き込み回路１３ａを変形することができる。即ち、書き込み回路１３ａ内の書き込みドライバ／シンカーの電圧降下を小さくしたいときは、以下の図１１に示す例を採用するのが望ましい。

図１１は、メモリセルアレイ、書き込み回路及び読み出し回路を示している。

本例は、図１０に示す例と比べると、書き込み回路１３ａの構成が相違している。書き込み回路１３ａの構成は、図３と同じであるため、ここでの説明を省略する。

書き込みイネーブル信号WEが“Ｈ”であり、その反転信号bWEが“Ｌ”であるとき、ＮＡＮＤゲート回路ＮＤ１−２，ＮＤ１−３及びＮＯＲゲート回路ＮＲ１−１，ＮＲ１−２は、書き込みデータDATA_INの値に応じた出力信号を出力する。

例えば、書き込みデータDATA_INが“１”のときは、ＮＡＮＤゲート回路ＮＤ１−２の出力信号及びＮＯＲゲート回路ＮＲ１−１の出力信号は、共に“１”となる。このため、書き込みドライバ／シンカーＤＳ１は、ビット線ＢＬを接地端子Ｖｓｓに接続する。また、ＮＡＮＤゲート回路ＮＤ１−３の出力信号及びＮＯＲゲート回路ＮＲ１−２の出力信号は、共に“０”となる。このため、書き込みドライバ／シンカーＤＳ２は、ビット線ｂＢＬを電源端子Ｖｄｄに接続する。

従って、セルユニットＣＥＬＬ０，ＣＥＬＬ１に、ドライバ／シンカーＤＳ２（ビット線ｂＢＬ）からドライバ／シンカーＤＳ１（ビット線ＢＬ）に向かう方向の書き込み電流が流れる。

また、例えば、書き込みデータDATA_INが“０”のときは、ＮＡＮＤゲート回路ＮＤ１−２の出力信号及びＮＯＲゲート回路ＮＲ１−１の出力信号は、共に“０”となる。このため、書き込みドライバ／シンカーＤＳ１は、ビット線ＢＬを電源端子Ｖｄｄに接続する。また、ＮＡＮＤゲート回路ＮＤ１−３の出力信号及びＮＯＲゲート回路ＮＲ１−２の出力信号は、共に“１”となる。このため、書き込みドライバ／シンカーＤＳ２は、ビット線ｂＢＬを接地端子Ｖｓｓに接続する。

従って、セルユニットＣＥＬＬ０，ＣＥＬＬ１に、ドライバ／シンカーＤＳ１（ビット線ＢＬ）からドライバ／シンカーＤＳ２（ビット線ｂＢＬ）に向かう方向の書き込み電流が流れる。

図１２は、２セル／１ビット構造のセルユニットのパターンを示している。

セルユニットＣＥＬＬ０は、直列接続される磁気抵抗効果素子ＭＴＪ０と選択トランジスタ（ＦＥＴ）Ｔ０とを備える。また、セルユニットＣＥＬＬ１は、直列接続される磁気抵抗効果素子ＭＴＪ１と選択トランジスタ（ＦＥＴ）Ｔ１とを備える。

第１のパターン（No. 1）では、セルユニットＣＥＬＬ０において、磁気抵抗効果素子（メモリセル）ＭＴＪ０は、ビット線ＢＬ側に配置され、選択トランジスタ（スイッチ素子）Ｔ０は、共通ソース線ＳＬ側に配置される。また、セルユニットＣＥＬＬ１において、磁気抵抗効果素子ＭＴＪ１は、ビット線ｂＢＬ側に配置され、選択トランジスタＴ１は、共通ソース線ＳＬ側に配置される。

第２のパターン（No. 2）では、セルユニットＣＥＬＬ０において、磁気抵抗効果素子（メモリセル）ＭＴＪ０は、共通ソース線ＳＬ側に配置され、選択トランジスタ（スイッチ素子）Ｔ０は、ビット線ＢＬ側に配置される。また、セルユニットＣＥＬＬ１において、磁気抵抗効果素子ＭＴＪ１は、共通ソース線ＳＬ側に配置され、選択トランジスタＴ１は、ビット線ｂＢＬ側に配置される。

本実施例では、セルユニットＣＥＬＬ０，ＣＥＬＬ１は、第１及び第２のパターンのいずれを有していても構わない。

図１３は、磁気抵抗効果素子のパターンを示している。

本例は、図１２の２セル／１ビット構造のセルユニットＣＥＬＬ０，ＣＥＬＬ１内の磁気抵抗効果素子ＭＴＪ０，ＭＴＪ１のピンド層及びフリー層の配置に関する。

磁気抵抗効果素子ＭＴＪ０，ＭＴＪ１は、それぞれ、磁化状態が不変のピンド層Ｐと、磁化状態が可変のフリー層Ｆとを備える。そして、磁気抵抗効果素子ＭＴＪ０，ＭＴＪ１のピンド層Ｐ及びフリー層Ｆは、共通ソース線ＳＬに対して対称に配置される。

第１のパターン（No. 1）では、磁気抵抗効果素子ＭＴＪ０のピンド層Ｐは、図１２の第１及び第２のパターン(No. 1及びNo. 2)のそれぞれにおいてビット線ＢＬ側に配置され、磁気抵抗効果素子ＭＴＪ０のフリー層Ｆは、図１２の第１及び第２のパターン(No. 1及びNo. 2)のそれぞれにおいて共通ソース線ＳＬ側に配置される。

また、磁気抵抗効果素子ＭＴＪ１のピンド層Ｐは、図１２の第１及び第２のパターン(No. 1及びNo. 2)のそれぞれにおいてビット線ｂＢＬ側に配置され、磁気抵抗効果素子ＭＴＪ１のフリー層Ｆは、図１２の第１及び第２のパターン(No. 1及びNo. 2)のそれぞれにおいて共通ソース線ＳＬ側に配置される。

即ち、磁気抵抗効果素子ＭＴＪ０，ＭＴＪ１のピンド層Ｐ及びフリー層Ｆの配置は、共通ソース線ＳＬに対して対称である。

第２のパターン（No. 2）では、磁気抵抗効果素子ＭＴＪ０のピンド層Ｐは、図１２の第１及び第２のパターン(No. 1及びNo. 2)のそれぞれにおいて共通ソース線ＳＬ側に配置され、磁気抵抗効果素子ＭＴＪ０のフリー層Ｆは、図１２の第１及び第２のパターン(No. 1及びNo. 2)のそれぞれにおいてビット線ＢＬ側に配置される。

また、磁気抵抗効果素子ＭＴＪ１のピンド層Ｐは、図１２の第１及び第２のパターン(No. 1及びNo. 2)のそれぞれにおいて共通ソース線ＳＬ側に配置され、磁気抵抗効果素子ＭＴＪ１のフリー層Ｆは、図１２の第１及び第２のパターン(No. 1及びNo. 2)のそれぞれにおいてビット線ｂＢＬ側に配置される。

即ち、磁気抵抗効果素子ＭＴＪ０，ＭＴＪ１のピンド層Ｐ及びフリー層Ｆの配置は、共通ソース線ＳＬに対して対称である。

本実施例では、磁気抵抗効果素子ＭＴＪは、第１及び第２のパターンのいずれを有していても構わない。

図１４は、センスアンプの構成例を示している。

このセンスアンプＳ／Ａは、２本のビット線ＢＬ，ｂＢＬの電位Vread0, Vread1を比較する差動電圧センス方式を採用する。また、本例は、センス動作前に、ビット線ＢＬ，ｂＢＬを予めディスチャージするディスチャージ型を採用する。

センスアンプＳ／Ａは、入力端子がビット線ＢＬに接続され、出力端子がビット線ｂＢＬに接続される第１のインバータＩ１と、入力端子がビット線ｂＢＬに接続され、出力端子がビット線ＢＬに接続される第２のインバータＩ２とを備える。

センスアンプＳ／Ａは、活性化信号bSE3により活性化される。例えば、活性化信号bSE3が“Ｌ”であるとき、センスアンプＳ／Ａは、活性化される。

イコライズ／プリディスチャージ回路ＥＱ／ＰＲＥは、２つのビット線ＢＬ，ｂＢＬ間に接続され、これらビット線ＢＬ，ｂＢＬの電位を、例えば、接地電位Vssにイコライズかつプリディスチャージする。

本例では、イコライズ／プリディスチャージ回路ＥＱ／ＰＲＥは、ビット線ＢＬ，ｂＢＬをプリディスチャージすることにより、ビット線ＢＬ，ｂＢＬを接地電位Vssにする。

尚、セルユニットＣＥＬＬ０，ＣＥＬＬ１、電源トランジスタＰＳＷ及びカラム選択トランジスタＣＳＷについては、図１０と同じであるため、ここでの説明を省略する。

本例では、図１４のセンスアンプを用いて、電荷積算方式（電圧センス方式）により磁気抵抗効果素子（メモリセル）のデータを読み出す。

本例の電圧センス方式では、セルユニットＣＥＬＬ０においては、ビット線ＢＬをディスチャージし、第１の電位（例えば、接地電位Vss）に設定した後にフローティング状態にする。また、共通ソース線ＳＬを第１の電位よりも高い第２の電位（例えば、電源電位Vdd）に設定することにより、フローティング状態のビット線ＢＬの電位をセルユニットＣＥＬＬ０内の磁気抵抗効果素子の抵抗値に応じた値に変化させる。

同様に、セルユニットＣＥＬＬ１においては、ビット線ｂＢＬをディスチャージし、第１の電位（例えば、接地電位Vss）に設定した後にフローティング状態にする。また、共通ソース線ＳＬを第１の電位よりも高い第２の電位（例えば、電源電位Vdd）に設定することにより、フローティング状態のビット線ｂＢＬの電位をセルユニットＣＥＬＬ１内の磁気抵抗効果素子の抵抗値に応じた値に変化させる。

そして、センスアンプＳ／Ａを用いて、フローティング状態のビット線ＢＬの電位（読み出し電位）Vread0とフローティング状態のビット線ｂＢＬの電位（読み出し電位）Vread1との電位差を検出し、かつ、この電位差を増幅することにより、読み出しデータDATA_OUTを出力する。

第２の実施例は、読み出し電位Vreadを基準電位Vrefと比較する第１の実施例とは異なり、相補データに基づく２つの読み出し電位Vread0, Vread1を比較するため、読み出しマージンが向上する利点がある。

尚、この電圧センス方式においても、電流センス方式と同様に、クランプ回路を付加することにより、セルユニットＣＥＬＬ及びリファレンスユニットＲＥＦに流れる電流を調整することが可能である。

また、図１４のセンスアンプを用いて電圧センス方式により読み出しを行ったときのタイミング波形図は、第１の実施例で使用したタイミング波形図（図７参照）と同じであるため、ここでの説明を省略する。

図１５は、センスアンプの構成例を示している。

このセンスアンプＳ／Ａは、２本のビット線ＢＬ，ｂＢＬの電位Vread0, Vread1を比較する差動電圧センス方式を採用する。また、本例は、センス動作前に、ビット線ＢＬ，ＤＢＬを予めプリチャージするプリチャージ型を採用する。

センスアンプＳ／Ａは、入力端子がビット線ＢＬに接続され、出力端子がビット線ｂＢＬに接続される第１のインバータＩ１と、入力端子がビット線ｂＢＬに接続され、出力端子がビット線ＢＬに接続される第２のインバータＩ２とを備える。

センスアンプＳ／Ａは、活性化信号SE3により活性化される。例えば、活性化信号SE3が“Ｈ”であるとき、センスアンプＳ／Ａは、活性化される。

イコライズ／プリチャージ回路ＥＱ／ＰＲＥは、２つのビット線ＢＬ，ｂＢＬ間に接続され、これらビット線ＢＬ，ｂＢＬの電位を、例えば、電源電位Vddにイコライズかつプリチャージする。

本例では、イコライズ／プリチャージ回路ＥＱ／ＰＲＥは、ビット線ＢＬ，ｂＢＬをプリチャージすることにより、ビット線ＢＬ，ｂＢＬを電源電位Vddにする。

尚、セルユニットＣＥＬＬ０，ＣＥＬＬ１、電源トランジスタＰＳＷ及びカラム選択トランジスタＣＳＷについては、図１０と同じであるため、ここでの説明を省略する。

本例では、図１５のセンスアンプを用いて、電荷積算方式（電圧センス方式）により磁気抵抗効果素子（メモリセル）のデータを読み出す。

本例の電圧センス方式では、セルユニットＣＥＬＬ０においては、ビット線ＢＬをプリチャージし、第１の電位（例えば、電源電位Vdd）に設定した後にフローティング状態にする。また、共通ソース線ＳＬを第１の電位よりも低い第２の電位（例えば、接地電位Vss）に設定することにより、フローティング状態のビット線ＢＬの電位をセルユニットＣＥＬＬ０内の磁気抵抗効果素子の抵抗値に応じた値に変化させる。

同様に、セルユニットＣＥＬＬ１においては、ビット線ｂＢＬをプリチャージし、第１の電位（例えば、電源電位Vdd）に設定した後にフローティング状態にする。また、共通ソース線ＳＬを第１の電位よりも低い第２の電位（例えば、接地電位Vss）に設定することにより、フローティング状態のビット線ｂＢＬの電位をセルユニットＣＥＬＬ１内の磁気抵抗効果素子の抵抗値に応じた値に変化させる。

そして、センスアンプＳ／Ａを用いて、フローティング状態のビット線ＢＬの電位（読み出し電位）Vread0とフローティング状態のビット線ｂＢＬの電位（読み出し電位）Vread1との電位差を検出し、かつ、この電位差を増幅することにより、読み出しデータDATA_OUTを出力する。

第２の実施例は、読み出し電位Vreadを基準電位Vrefと比較する第１の実施例とは異なり、相補データに基づく２つの読み出し電位Vread0, Vread1を比較するため、読み出しマージンが向上する利点がある。

尚、この電圧センス方式においても、電流センス方式と同様に、クランプ回路を付加することにより、セルユニットＣＥＬＬ及びリファレンスユニットＲＥＦに流れる電流を調整することが可能である。

また、図１５のセンスアンプを用いて電圧センス方式により読み出しを行ったときのタイミング波形図は、第１の実施例で使用したタイミング波形図（図９参照）と同じであるため、ここでの説明を省略する。

図１６は、電圧センス方式による電位差及び電流値を示している。

電位差とは、読み出し時における２つのビット線ＢＬ，ｂＢＬの電位差のことである。また、電流値とは、読み出し時にセルユニットＣＥＬＬ０，ＣＥＬＬ１に流れる電流値のことである。

即ち、電流値の２つの波形のうちの１つ（電流値が小さい側）は、セルユニットＣＥＬＬ０，ＣＥＬＬ１のうち、高抵抗状態（“１”状態）の磁気抵抗効果素子を有するセルユニットに流れる電流値であり、電流値の２つの波形のうちの他の１つ（電流値が大きい側）は、セルユニットＣＥＬＬ０，ＣＥＬＬ１のうち、低抵抗状態（“０”状態）の磁気抵抗効果素子を有するセルユニットに流れる電流値である。

電圧センス方式によれば、読み出し時のマージン及び速度を改善するだけではなく、電流センス方式に比べて、低消費電力化を実現できる効果がある。

フローティング状態のビット線ＢＬ，ｂＢＬの電位が充電されていくと、セルユニットＣＥＬＬ０，ＣＥＬＬ１内の磁気抵抗効果素子に印加される電圧が、ビット線ＢＬ，ｂＢＬの電位の上昇に応じて小さくなるため、それに流れる電流値も下がる。

この電流値の低下は、低抵抗状態（“０”状態）の磁気抵抗効果素子を有するセルユニットに対して顕著に発生する。そのため、同図に示すように、２つのビット線ＢＬ，ｂＢＬ間の電位差は、ある時期にピークを迎えた後、時間が経過するとともに低下する。これは、読み出し時における低消費電力化に効果を有する。

但し、これは、同時に、センスアンプを活性化させるタイミングを、２つのビット線ＢＬ，ｂＢＬの電位差が十分に大きい期間に合わせないと、読み出しエラーが発生することも意味する。

従って、本実施例における電圧センス方式では、ワード線ＷＬを“Ｈ”にするタイミング及び活性化信号SE3を“Ｈ”にするタイミングを、最適な時期に調整する必要がある。また、ワード線ＷＬを“Ｈ”にしてから一定期間後に、ビット線ＢＬ，ｂＢＬとセンスアンプＳ／Ａとを電気的に切り離す手法を採用してもよい。

ビット線ＢＬ，ｂＢＬとセンスアンプＳ／Ａとを電気的に切り離す手法では、両者が切り離されると、その時点で、センスアンプＳ／Ａに入力される２つの入力電位（電位差）が確定するため、例えば、センスアンプＳ／Ａを活性化させるタイミングを調整するなどの制御が不要になる。

本実施例の電圧センス方式では、２つのビット線ＢＬ，ｂＢＬの電位差が必要値ｘ１になるまでの期間ｔ１は、例えば、0.6 nsec程度である。また、電流値は、ワード線ＷＬを“Ｈ”にした直後に最も多く（例えば、10 μA程度）、その後、次第に低下する。

この電流値の最大値は、書き込み電流値よりも十分に小さい。

これに対し、電流センス方式では、例えば、図１７に示すように、ワード線ＷＬを“Ｈ”にしてからセンスアンプＳ／Ａを活性化させるまでの期間ｔ２は、電流値が十分に安定し、十分な電位差ｘ２が発生した後であり、この期間ｔ２は、例えば、6 nsec程度であり、本実施例の電圧センス方式の約10倍である。

また、電流センス方式では、電流値は、ワード線ＷＬを“Ｈ”にしてからは、常に高い値（例えば、10 μA程度）を維持する。

図１８は、読み出し動作を示している。

例えば、磁気抵抗効果素子ＭＴＪ０が高抵抗状態（“１”状態）であるアンチパラレル（ＡＰ）にあり、磁気抵抗効果素子ＭＴＪ１が低抵抗状態（“０”状態）であるパラレル（Ｐ）にあるとき、センスアンプＳ／Ａは、読み出しデータDATA_OUTとして、“Ｈ”（＝“１”）を出力する（“１”−読み出し）。

また、例えば、磁気抵抗効果素子ＭＴＪ０が低抵抗状態（“０”状態）であるパラレル（Ｐ）にあり、磁気抵抗効果素子ＭＴＪ１が高抵抗状態（“１”状態）であるアンチパラレル（ＡＰ）にあるとき、センスアンプＳ／Ａは、読み出しデータDATA_OUTとして、“Ｌ”（＝“０”）を出力する（“０”−読み出し）。

図１９は、書き込み動作を示している。

第２の実施例では、上述のように、２つのセルユニットＣＥＬＬ０，ＣＥＬＬ１内の磁気抵抗効果素子を共通ソース線ＳＬに対して対称に配置することにより、これら２つのセルユニットＣＥＬＬ０，ＣＥＬＬ１に対して同時に書き込みを行うことができる。

例えば、ビット線ＢＬ側からビット線ｂＢＬ側に向かう書き込み電流を流したときは、磁気抵抗効果素子ＭＴＪ０を高抵抗状態（“１”状態）であるアンチパラレル（ＡＰ）にし、かつ、磁気抵抗効果素子ＭＴＪ１を低抵抗状態（“０”状態）であるパラレル（Ｐ）に同時に設定することができる（“１”−書き込み）。

また、例えば、ビット線ｂＢＬ側からビット線ＢＬ側に向かう書き込み電流を流したときは、磁気抵抗効果素子ＭＴＪ０を低抵抗状態（“０”状態）であるパラレル（Ｐ）にし、かつ、磁気抵抗効果素子ＭＴＪ１を高抵抗状態（“１”状態）であるアンチパラレル（ＡＰ）に同時に設定することができる（“０”−書き込み）。

以上、第２の実施例では、２つのセルユニットを用いて相補データを記憶することにより、基準電位（リファレンス電流）を用いる第１の実施例に比べて、さらに、高速かつ安定して読み出すことが可能である。

［第３の実施例］
本実施例も、２セル１ビット構造の磁気ランダムアクセスメモリに関する。

本実施例が第２の実施例と異なる点は、書き込み時において、書き込み電流が２つのセルユニットＣＥＬＬ０，ＣＥＬＬ１に流れる経路にある。

図２０は、メモリセルアレイ、書き込み回路及び読み出し回路を示している。

本実施例も、１ビットデータを２つのセルユニットＣＥＬＬ０，ＣＥＬＬ１を用いて記憶する。２つのセルユニットＣＥＬＬ０，ＣＥＬＬ１には、相補データが記憶される。

メモリセルアレイ１０内のセルユニットＣＥＬＬ０，ＣＥＬＬ１及びカラム選択トランジスタＣＳＷの構成は、第２の実施例と同じであるため、ここでの説明を省略する。

書き込み回路１３ａは、書き込みドライバ／シンカーＤＳ１，ＤＳ２を備える。書き込みドライバ／シンカーＤＳ１は、ビット線ＢＬの一端に接続され、書き込みドライバ／シンカーＤＳ２は、共通ソース線ＳＬの一端に接続される。

また、書き込みドライバ／シンカーＤＳ１，ＤＳ２は、例えば、電源端子Vddと接地端子Vssとの間に直列接続される２つのＰチャネルＦＥＴと２つのＮチャネルＦＥＴとを備える。

さらに、ビット線ＢＬとビット線ｂＢＬとの間には、書き込み時に両者を短絡させるためのスイッチ素子（ＦＥＴ）Ｓｗが接続される。スイッチ素子Ｓｗは、書き込み時に、制御信号φｗが“Ｈ”になると、２つのビット線ＢＬ，ｂＢＬを互いに短絡させ、両者を書き込みドライバ／シンカーＤＳ１に接続する役割を果たす。

例えば、書き込みイネーブル信号WEが“Ｈ”であり、その反転信号bWEが“Ｌ”であるとき、ドライバ／シンカーＤＳ１，ＤＳ２が活性化される。

従って、書き込みデータDATA_INが“１”のときは、制御信号φｗを“Ｈ”にして２つのビット線ＢＬ，ｂＢＬを短絡させることにより、セルユニットＣＥＬＬ０については、ドライバ／シンカーＤＳ２（共通ソース線ＳＬ側）からドライバ／シンカーＤＳ１（ビット線ＢＬ側）に向かう方向の書き込み電流が流れ、セルユニットＣＥＬＬ１については、ドライバ／シンカーＤＳ２（共通ソース線ＳＬ側）からドライバ／シンカーＤＳ１（ビット線ｂＢＬ側）に向かう方向の書き込み電流が流れる。

また、書き込みデータDATA_INが“０”のときは、制御信号φｗを“Ｈ”にして２つのビット線ＢＬ，ｂＢＬを短絡させることにより、セルユニットＣＥＬＬ０については、ドライバ／シンカーＤＳ１（ビット線ＢＬ側）からドライバ／シンカーＤＳ２（共通ソース線ＳＬ側）に向かう方向の書き込み電流が流れ、セルユニットＣＥＬＬ１については、ドライバ／シンカーＤＳ１（ビット線ｂＢＬ側）からドライバ／シンカーＤＳ２（共通ソース線ＳＬ側）に向かう方向の書き込み電流が流れる。

また、例えば、書き込みイネーブル信号WEが“Ｌ”であり、その反転信号bWEが“Ｈ”であるときは、ドライバ／シンカーＤＳ１，ＤＳ２が非活性化される。

読み出し回路１３ｂは、例えば、共通ソース線ＳＬに接続される電源トランジスタ（ＦＥＴ）ＰＳＷと、ビット線ＢＬ，ｂＢＬに接続されるセンスアンプＳ／Ａとを備える。

例えば、活性化信号bSE2が“Ｌ”であるとき、電源トランジスタＰＳＷがオン状態となり、活性化信号SE3が“Ｈ”であるとき、センスアンプＳ／Ａが活性化される。

従って、例えば、センスアンプＳ／Ａを用いて、フローティング状態のビット線ＢＬ，ｂＢＬの電位差を検出することにより、セルユニットＣＥＬＬ０．ＣＥＬＬ１内の磁気抵抗効果素子から読み出しデータDATA_OUTを読み出すことができる。

本例においても、第１の実施例と同様に、書き込み回路１３ａを変形することができる。即ち、書き込み回路１３ａ内の書き込みドライバ／シンカーの電圧降下を小さくしたいときは、以下の図２１に示す例を採用するのが望ましい。

図２１は、メモリセルアレイ、書き込み回路及び読み出し回路を示している。

本例は、図２０に示す例と比べると、書き込み回路１３ａの構成が相違している。書き込み回路１３ａの構成は、以下の点を除き、図３と同じである。

即ち、書き込みドライバ／シンカーＤＳ１は、ビット線ＢＬに接続されると共に、スイッチ素子Ｓｗを介してビット線ｂＢＬに接続される。また、ドライバ／シンカーＤＳ２は、共通ソース線ＳＬに接続される。

書き込み時においては、制御信号φｗを“Ｈ”にして２つのビット線ＢＬ，ｂＢＬを短絡させる。

書き込みイネーブル信号WEが“Ｈ”であり、その反転信号bWEが“Ｌ”であるとき、ＮＡＮＤゲート回路ＮＤ１−２，ＮＤ１−３及びＮＯＲゲート回路ＮＲ１−１，ＮＲ１−２は、書き込みデータDATA_INの値に応じた出力信号を出力する。

例えば、書き込みデータDATA_INが“１”のときは、ＮＡＮＤゲート回路ＮＤ１−２の出力信号及びＮＯＲゲート回路ＮＲ１−１の出力信号は、共に“１”となる。このため、書き込みドライバ／シンカーＤＳ１は、ビット線ＢＬ，ｂＢＬを接地端子Ｖｓｓに接続する。また、ＮＡＮＤゲート回路ＮＤ１−３の出力信号及びＮＯＲゲート回路ＮＲ１−２の出力信号は、共に“０”となる。このため、書き込みドライバ／シンカーＤＳ２は、共通ソース線ＳＬを電源端子Ｖｄｄに接続する。

従って、セルユニットＣＥＬＬ０，ＣＥＬＬ１に、ドライバ／シンカーＤＳ２（共通ソース線ＳＬ）からドライバ／シンカーＤＳ１（ビット線ＢＬ，ｂＢＬ）に向かう方向の書き込み電流が流れる。

また、例えば、書き込みデータDATA_INが“０”のときは、ＮＡＮＤゲート回路ＮＤ１−２の出力信号及びＮＯＲゲート回路ＮＲ１−１の出力信号は、共に“０”となる。このため、書き込みドライバ／シンカーＤＳ１は、ビット線ＢＬ，ｂＢＬを電源端子Ｖｄｄに接続する。また、ＮＡＮＤゲート回路ＮＤ１−３の出力信号及びＮＯＲゲート回路ＮＲ１−２の出力信号は、共に“１”となる。このため、書き込みドライバ／シンカーＤＳ２は、共通ソース線ＳＬを接地端子Ｖｓｓに接続する。

従って、セルユニットＣＥＬＬに、ドライバ／シンカーＤＳ１（ビット線ＢＬ，ｂＢＬ）からドライバ／シンカーＤＳ２（共通ソース線ＳＬ）に向かう方向の書き込み電流が流れる。

尚、図２０及び図２１の例においては、２本のビット線ＢＬ，ｂＢＬに、共通に、ドライバ／シンカーＤＳ１を接続しているが、ビット線ＢＬ及びビット線ｂＢＬに、それぞれ独立に、ドライバ／シンカーを接続してもよい。この場合、図２０及び図２１に示すスイッチ素子Ｓｗを省略できる。

例えば、図２０の書き込み回路１３ａを例にとると、図２２に示すように、ビット線ＢＬにドライバ／シンカーＤＳ１−１が接続され、ビット線ｂＢＬにドライバ／シンカーＤＳ１−２が接続される。

図２３は、２セル／１ビット構造のセルユニットのパターンを示している。

セルユニットＣＥＬＬ０は、直列接続される磁気抵抗効果素子ＭＴＪ０と選択トランジスタ（ＦＥＴ）Ｔ０とを備える。また、セルユニットＣＥＬＬ１は、直列接続される磁気抵抗効果素子ＭＴＪ１と選択トランジスタ（ＦＥＴ）Ｔ１とを備える。

第１のパターン（No. 1）では、セルユニットＣＥＬＬ０において、磁気抵抗効果素子（メモリセル）ＭＴＪ０は、ビット線ＢＬ側に配置され、選択トランジスタ（スイッチ素子）Ｔ０は、共通ソース線ＳＬ側に配置される。また、セルユニットＣＥＬＬ１において、磁気抵抗効果素子ＭＴＪ１は、ビット線ｂＢＬ側に配置され、選択トランジスタＴ１は、共通ソース線ＳＬ側に配置される。

第２のパターン（No. 2）では、セルユニットＣＥＬＬ０において、磁気抵抗効果素子（メモリセル）ＭＴＪ０は、共通ソース線ＳＬ側に配置され、選択トランジスタ（スイッチ素子）Ｔ０は、ビット線ＢＬ側に配置される。また、セルユニットＣＥＬＬ１において、磁気抵抗効果素子ＭＴＪ１は、共通ソース線ＳＬ側に配置され、選択トランジスタＴ１は、ビット線ｂＢＬ側に配置される。

本実施例では、セルユニットＣＥＬＬ０，ＣＥＬＬ１は、第１及び第２のパターンのいずれを有していても構わない。

図２４は、磁気抵抗効果素子のパターンを示している。

本例は、図２３の２セル／１ビット構造のセルユニットＣＥＬＬ０，ＣＥＬＬ１内の磁気抵抗効果素子ＭＴＪ０，ＭＴＪ１のピンド層及びフリー層の配置に関する。

磁気抵抗効果素子ＭＴＪ０，ＭＴＪ１は、それぞれ、磁化状態が不変のピンド層Ｐと、磁化状態が可変のフリー層Ｆとを備える。そして、磁気抵抗効果素子ＭＴＪ０，ＭＴＪ１のピンド層Ｐ及びフリー層Ｆは、共通ソース線ＳＬに対して非対称に配置される。

第１のパターン（No. 1）では、磁気抵抗効果素子ＭＴＪ０のピンド層Ｐは、図２３の第１及び第２のパターン(No. 1及びNo. 2)のそれぞれにおいてビット線ＢＬ側に配置され、磁気抵抗効果素子ＭＴＪ０のフリー層Ｆは、図２３の第１及び第２のパターン(No. 1及びNo. 2)のそれぞれにおいて共通ソース線ＳＬ側に配置される。

また、磁気抵抗効果素子ＭＴＪ１のピンド層Ｐは、図２３の第１及び第２のパターン(No. 1及びNo. 2)のそれぞれにおいて共通ソース線ＳＬ側に配置され、磁気抵抗効果素子ＭＴＪ１のフリー層Ｆは、図２３の第１及び第２のパターン(No. 1及びNo. 2)のそれぞれにおいてビット線ｂＢＬ側に配置される。

即ち、磁気抵抗効果素子ＭＴＪ０，ＭＴＪ１のピンド層Ｐ及びフリー層Ｆの配置は、共通ソース線ＳＬに対して非対称である。

第２のパターン（No. 2）では、磁気抵抗効果素子ＭＴＪ０のピンド層Ｐは、図２３の第１及び第２のパターン(No. 1及びNo. 2)のそれぞれにおいて共通ソース線ＳＬ側に配置され、磁気抵抗効果素子ＭＴＪ０のフリー層Ｆは、図２３の第１及び第２のパターン(No. 1及びNo. 2)のそれぞれにおいてビット線ＢＬ側に配置される。

また、磁気抵抗効果素子ＭＴＪ１のピンド層Ｐは、図２３の第１及び第２のパターン(No. 1及びNo. 2)のそれぞれにおいてビット線ｂＢＬ側に配置され、磁気抵抗効果素子ＭＴＪ１のフリー層Ｆは、図２３の第１及び第２のパターン(No. 1及びNo. 2)のそれぞれにおいて共通ソース線ＳＬ側に配置される。

即ち、磁気抵抗効果素子ＭＴＪ０，ＭＴＪ１のピンド層Ｐ及びフリー層Ｆの配置は、共通ソース線ＳＬに対して非対称である。

本実施例では、磁気抵抗効果素子ＭＴＪは、第１及び第２のパターンのいずれを有していても構わない。

尚、本実施例におけるセンスアンプの構成及び読み出し方式については、例えば、上述の第２の実施例（図１４参照）と同じであるため、ここでの説明を省略する。

図２５は、書き込み動作を示している。

第３の実施例では、上述のように、２つのセルユニットＣＥＬＬ０，ＣＥＬＬ１内の磁気抵抗効果素子を共通ソース線ＳＬに対して非対称に配置することにより、これら２つのセルユニットＣＥＬＬ０，ＣＥＬＬ１に対して同時に書き込みを行うことができる。

例えば、ビット線ＢＬ，ｂＢＬ側から共通ソース線ＳＬ側に向かう書き込み電流を流したときは、磁気抵抗効果素子ＭＴＪ０を高抵抗状態（“１”状態）であるアンチパラレル（ＡＰ）にし、かつ、磁気抵抗効果素子ＭＴＪ１を低抵抗状態（“０”状態）であるパラレル（Ｐ）に同時に設定することができる（“１”−書き込み）。

また、例えば、共通ソース線ＳＬ側からビット線ＢＬ，ｂＢＬ側に向かう書き込み電流を流したときは、磁気抵抗効果素子ＭＴＪ０を低抵抗状態（“０”状態）であるパラレル（Ｐ）にし、かつ、磁気抵抗効果素子ＭＴＪ１を高抵抗状態（“１”状態）であるアンチパラレル（ＡＰ）に同時に設定することができる（“０”−書き込み）。

［その他］
上述の第１乃至第３の実施例において、各スイッチ（セルユニット内の選択トランジスタ、カラム選択スイッチなど）については、ｎチャネル型ＦＥＴを前提としたが、これに限られず、例えば、ｐチャネル型ＦＥＴとしてもよい。

また、電圧センス方式において、ビット線をディスチャージすることにより接地電位Vssにすることを前提としたが、例えば、電源電位Vddにプリチャージした後にフローティング状態にしてもよい。

さらに、図２、図３、図１０、図１１及び図２０〜図２２に関しては、セルユニットの構成によって書き込み電流の制御方法も異なるため、セルユニットの構成に応じて、適宜、書き込み回路内における書き込み電流の向きを制御する制御信号を、書き込みデータDATA_INからその反転信号bDATA_INに置き換えることができる。

［レイアウト］
以下、２トラ／１ビット構造のセルユニットのレイアウトの例を説明する。

図２６乃至図２９において、各符号は、上述の第１乃至第３の実施例で使用した符号に対応している。

アクティブエリアＡＡは、図２６乃至図２９において、薄く塗りつぶした領域に相当する。即ち、図２６の例では、１つのメモリセル（セルユニットＣＥＬＬ０，ＣＥＬＬ１）は、１つのアクティブエリアＡＡ内に配置される。これに対し、図２７乃至図２９の例では、１つのメモリセル内のセルユニットＣＥＬＬ０及びセルユニットＣＥＬＬ１は、互いに異なるアクティブエリアＡＡ内に配置される。

図２７のレイアウトは、図２６乃至図２９のレイアウトのなかで、最も、複数の磁気抵抗効果素子ＭＴＪ間のスペースが広くなる点に特徴を有する。また、図２８及び図２９のレイアウトは、図２６及び図２７のレイアウトに比べて、セルユニットＣＥＬＬ０，ＣＥＬＬ１内の選択トランジスタのサイズ（チャネル幅）が２倍になる。

このため、図２８及び図２９のレイアウトでは、書き込み時の書き込み電流の値を大きくすることができる。また、図２８及び図２９のレイアウトでは、アクティブエリアＡＡの配置を工夫することで、ワード線ＷＬ、ビット線ＢＬ，ｂＢＬ及び共通ソース線ＳＬのレイアウトを容易化すると共に、セルユニットＣＥＬＬ０，ＣＥＬＬ１のサイズの増加を抑えている。

以上を勘案すると、最も望ましいレイアウトは、図２８及び図２９となる。

図２８のレイアウトでは、セルユニットＣＥＬＬ０内の第１のスイッチ素子は、第１のアクティブエリアＡＡ内に形成される第１、第２及び第３の不純物領域と、第１及び第２の不純物領域間のチャネル上、並びに、第１及び第３の不純物領域間のチャネル上に、それぞれ配置される共通ゲート電極（ワード線ＷＬ）とを備える。

また、セルユニットＣＥＬＬ１内の第２のスイッチ素子は、第２のアクティブエリアＡＡ内に形成される第４、第５及び第６の不純物領域と、第４及び第５の不純物領域間のチャネル上、並びに、第４及び第６の不純物領域間のチャネル上に、それぞれ配置される共通ゲート電極（ワード線ＷＬ）とを備える。

２つのセルユニットＣＥＬＬ０，ＣＥＬＬ１内の第１及び第２のスイッチ素子は、共通ゲート電極（ワード線ＷＬ）が延びる方向に並んで配置され、かつ、同じ向きにレイアウトされる。

図２９のレイアウトでは、セルユニットＣＥＬＬ０内の第１のスイッチ素子は、第１のアクティブエリアＡＡ内に形成される第１、第２及び第３の不純物領域と、第１及び第２の不純物領域間のチャネル上、並びに、第１及び第３の不純物領域間のチャネル上に、それぞれ配置される共通ゲート電極（ワード線ＷＬ）とを備える。

また、セルユニットＣＥＬＬ１内の第２のスイッチ素子は、第２のアクティブエリアＡＡ内に形成される第４、第５及び第６の不純物領域と、第４及び第５の不純物領域間のチャネル上、並びに、第４及び第６の不純物領域間のチャネル上に、それぞれ配置される共通ゲート電極（ワード線ＷＬ）とを備える。

２つのセルユニットＣＥＬＬ０，ＣＥＬＬ１内の第１及び第２のスイッチ素子は、共通ゲート電極（ワード線ＷＬ）が延びる方向に並んで配置され、かつ、逆向きにレイアウトされる。

尚、図２６乃至図２９において、ＭＴＪは、磁気抵抗効果素子を表しており、ＣＳは、例えば、シリコンチャネル（アクティブエリア）及びワード線ＷＬに対するコンタクトを表している。

また、ワード線ＷＬに対するコンタクトを設けるピッチについては、任意に決めることが可能である。即ち、本例では、ワード線ＷＬに対するコンタクトを図示しているが、ワード線に対するコンタクトのピッチが広いときは、図示されない場合もある。

［適用例］
上述の実施例に係わる磁気ランダムアクセスメモリは、例えば、低消費電力プロセッサのキャッシュメモリに適用することができる。

例えば、コンベンショナルな磁気ランダムアクセスメモリを単にキャッシュメモリとして使用しただけでは、ＳＲＡＭによるキャッシュメモリ（ＳＲＡＭキャッシュ）に比べて、特に、読み出し時の消費電力が大きくなる問題がある。

これに対し、本実施例に係わる磁気ランダムアクセスメモリによるキャッシュメモリ（ＭＲＡＭキャッシュ）は、例えば、ディスチャージされたビット線をフローティング状態にした後に、磁気抵抗効果素子の抵抗値に応じてビット線の電位を変化させる電荷積算方式（電圧センス方式）による読み出し技術を採用する。

従って、読み出し時の消費電力とレイテンシ(遅延時間)を改善することができ、結果として、ＳＲＡＭキャッシュと同等又はそれ以上に、読み出しの低消費電力化及び高速化を図ることができる。

［むすび］
実施形態によれば、磁気ランダムアクセスメモリの読み出し時の消費電力とレイテンシを改善できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０： メモリセルアレイ、 １１ａ： ロウデコーダ、 １１ｂ： カラムデコーダ、 １２： カラム選択スイッチ、 １３： 書き込み回路／読み出し回路、 １３ａ： 書き込み回路、 １３ｂ： 読み出し回路、１４： 制御回路。

Claims (16)

1. 第１及び第２のビット線と、共通ソース線と、前記第１のビット線及び前記共通ソース線間に接続される第１の磁気抵抗効果素子を備える第１のセルユニットと、前記第２のビット線及び前記共通ソース線間に接続される第２の磁気抵抗効果素子を備える第２のセルユニットと、前記第１及び第２のセルユニット内の前記第１及び第２の磁気抵抗効果素子に相補データを書き込むための書き込み回路と、前記第１及び第２のセルユニット内の前記第１及び第２の磁気抵抗効果素子から相補データを読み出すための読み出し回路と、前記書き込み回路及び前記読み出し回路を制御する制御回路とを具備し、前記制御回路は、
   前記第１及び第２のビット線を第１の電位に設定した後にフローティング状態にし、
   前記共通ソース線を第２の電位に設定することにより、前記フローティング状態の前記第１のビット線の電位を前記第１の磁気抵抗効果素子の抵抗値に応じた値に変化させ、かつ、前記フローティング状態の前記第２のビット線の電位を前記第２の磁気抵抗効果素子の抵抗値に応じた値に変化させ、
   前記読み出し回路を用いて、前記フローティング状態の前記第１のビット線の電位と前記フローティング状態の前記第２のビット線の電位との差を検出し、
   前記読み出し回路は、入力端子が前記第１のビット線に接続され、出力端子が前記第２のビット線に接続される第１のインバータと、入力端子が前記第２のビット線に接続され、出力端子が前記第１のビット線に接続される第２のインバータと、前記第１及び第２のインバータのＰチャネルＦＥＴのソースと高電位側の電源端子との間に接続されるスイッチ素子とを備え、
   前記第１の電位は、前記第２の電位よりも低く、
   前記制御回路は、前記共通ソース線を前記第２の電位に設定してから一定期間が経過した後に前記スイッチ素子をオンにし、
   前記第１のビット線の電位と前記第２のビット線の電位との差は、前記一定期間内において前記第１及び第２のインバータのＮチャネルＦＥＴにより検出され、前記一定期間後において前記第１及び第２のインバータの前記ＰチャネルＦＥＴと前記ＮチャネルＦＥＴとにより検出される
   磁気ランダムアクセスメモリ。
2. 第１及び第２のビット線と、共通ソース線と、前記第１のビット線及び前記共通ソース線間に接続される第１の磁気抵抗効果素子を備える第１のセルユニットと、前記第２のビット線及び前記共通ソース線間に接続される第２の磁気抵抗効果素子を備える第２のセルユニットと、前記第１及び第２のセルユニット内の前記第１及び第２の磁気抵抗効果素子に相補データを書き込むための書き込み回路と、前記第１及び第２のセルユニット内の前記第１及び第２の磁気抵抗効果素子から相補データを読み出すための読み出し回路と、前記書き込み回路及び前記読み出し回路を制御する制御回路とを具備し、前記制御回路は、
   前記第１及び第２のビット線を第１の電位に設定した後にフローティング状態にし、
   前記共通ソース線を第２の電位に設定することにより、前記フローティング状態の前記第１のビット線の電位を前記第１の磁気抵抗効果素子の抵抗値に応じた値に変化させ、かつ、前記フローティング状態の前記第２のビット線の電位を前記第２の磁気抵抗効果素子の抵抗値に応じた値に変化させ、
   前記読み出し回路を用いて、前記フローティング状態の前記第１のビット線の電位と前記フローティング状態の前記第２のビット線の電位との差を検出し、
   前記読み出し回路は、入力端子が前記第１のビット線に接続され、出力端子が前記第２のビット線に接続される第１のインバータと、入力端子が前記第２のビット線に接続され、出力端子が前記第１のビット線に接続される第２のインバータと、前記第１及び第２のインバータのＮチャネルＦＥＴのソースと低電位側の電源端子との間に接続されるスイッチ素子とを備え、
   前記第１の電位は、前記第２の電位よりも高く、
   前記制御回路は、前記共通ソース線を前記第２の電位に設定してから一定期間が経過した後に前記スイッチ素子をオンにし、
   前記第１のビット線の電位と前記第２のビット線の電位との差は、前記一定期間内において前記第１及び第２のインバータのＰチャネルＦＥＴにより検出され、前記一定期間後において前記第１及び第２のインバータの前記ＰチャネルＦＥＴと前記ＮチャネルＦＥＴとにより検出される
   磁気ランダムアクセスメモリ。
3. 前記第１及び第２の磁気抵抗効果素子は、それぞれ、磁化状態が不変のピンド層と、磁化状態が可変のフリー層とを備え、前記第１の磁気抵抗効果素子の前記ピンド層及び前記フリー層の配置と、前記第２の磁気抵抗効果素子の前記ピンド層及び前記フリー層の配置とは、前記共通ソース線に対して対称である請求項１又は２に記載の磁気ランダムアクセスメモリ。
4. 前記制御回路は、前記書き込み回路を用いて、前記第１のビット線から前記第１及び第２の磁気抵抗効果素子を経由して前記第２のビット線に向かう第１の書き込み電流、又は、前記第２のビット線から前記第１及び第２の磁気抵抗効果素子を経由して前記第１のビット線に向かう第２の書き込み電流を流すことにより、前記第１及び第２の磁気抵抗効果素子に対して相補データを書き込む請求項３に記載の磁気ランダムアクセスメモリ。
5. 前記第１及び第２の磁気抵抗効果素子は、それぞれ、磁化状態が不変のピンド層と、磁化状態が可変のフリー層とを備え、前記第１の磁気抵抗効果素子の前記ピンド層及び前記フリー層の配置と、前記第２の磁気抵抗効果素子の前記ピンド層及び前記フリー層の配置とは、前記共通ソース線に対して非対称である請求項１又は２に記載の磁気ランダムアクセスメモリ。
6. 前記制御回路は、前記書き込み回路を用いて、前記第１及び第２のビット線から前記第１及び第２の磁気抵抗効果素子を経由して前記共通ソース線に向かう第１の書き込み電流、又は、前記共通ソース線から前記第１及び第２の磁気抵抗効果素子を経由して前記第１及び第２のビット線に向かう第２の書き込み電流を流すことにより、前記第１及び第２の磁気抵抗効果素子に対して相補データを書き込む請求項５に記載の磁気ランダムアクセスメモリ。
7. 前記第１のセルユニットは、前記第１の磁気抵抗効果素子に直列接続される第１のスイッチ素子を備え、前記第１の磁気抵抗効果素子は、前記第１のビット線側に配置され、前記第１のスイッチ素子は、前記共通ソース線側に配置され、
   前記第２のセルユニットは、前記第２の磁気抵抗効果素子に直列接続される第２のスイッチ素子を備え、前記第２の磁気抵抗効果素子は、前記第２のビット線側に配置され、前記第２のスイッチ素子は、前記共通ソース線側に配置される
   請求項１又は２に記載の磁気ランダムアクセスメモリ。
8. 前記第１のセルユニットは、前記第１の磁気抵抗効果素子に直列接続される第１のスイッチ素子を備え、前記第１の磁気抵抗効果素子は、前記共通ソース線側に配置され、前記第１のスイッチ素子は、前記第１のビット線側に配置され、
   前記第２のセルユニットは、前記第２の磁気抵抗効果素子に直列接続される第２のスイッチ素子を備え、前記第２の磁気抵抗効果素子は、前記共通ソース線側に配置され、前記第２のスイッチ素子は、前記第２のビット線側に配置される
   請求項１又は２に記載の磁気ランダムアクセスメモリ。
9. 前記第１のスイッチ素子は、
   第１のアクティブエリア内に形成される第１、第２及び第３の不純物領域と、前記第１及び第２の不純物領域間のチャネル上、並びに、前記第１及び第３の不純物領域間のチャネル上に、それぞれ配置される共通ゲート電極とを備え、
   前記第２のスイッチ素子は、
   第２のアクティブエリア内に形成される第４、第５及び第６の不純物領域と、前記第４及び第５の不純物領域間のチャネル上、並びに、前記第４及び第６の不純物領域間のチャネル上に、それぞれ配置される前記共通ゲート電極とを備え、
   前記第１及び第２のスイッチ素子は、前記共通ゲート電極が延びる方向に並んで配置され、かつ、同じ向きにレイアウトされる
   請求項７又は８に記載の磁気ランダムアクセスメモリ。
10. 前記第１のスイッチ素子は、
    第１のアクティブエリア内に形成される第１、第２及び第３の不純物領域と、前記第１及び第２の不純物領域間のチャネル上、並びに、前記第１及び第３の不純物領域間のチャネル上に、それぞれ配置される共通ゲート電極とを備え、
    前記第２のスイッチ素子は、
    第２のアクティブエリア内に形成される第４、第５及び第６の不純物領域と、前記第４及び第５の不純物領域間のチャネル上、並びに、前記第４及び第６の不純物領域間のチャネル上に、それぞれ配置される前記共通ゲート電極とを備え、
    前記第１及び第２のスイッチ素子は、前記共通ゲート電極が延びる方向に並んで配置され、かつ、逆向きにレイアウトされる
    請求項７又は８に記載の磁気ランダムアクセスメモリ。
11. 第１及び第２のビット線と、前記第１及び第２のビット線間に接続される第１の磁気抵抗効果素子を備えるセルユニットと、第３及び第４のビット線と、前記第３及び第４のビット線間に接続される第２の磁気抵抗効果素子を備えるリファレンスユニットと、前記セルユニット内の前記第１の磁気抵抗効果素子にデータを書き込むための書き込み回路と、前記セルユニット内の前記第１の磁気抵抗効果素子及び前記リファレンスユニット内の前記第２の磁気抵抗効果素子からデータを読み出すための読み出し回路と、前記書き込み回路及び前記読み出し回路を制御する制御回路とを具備し、前記制御回路は、
    前記第１及び第３のビット線を第１の電位に設定した後にフローティング状態にし、
    前記第２及び第４のビット線を第２の電位に設定することにより、前記フローティング状態の前記第１のビット線の電位を前記第１の磁気抵抗効果素子の抵抗値に応じた値に変化させ、かつ、前記フローティング状態の前記第３のビット線の電位を前記第２の磁気抵抗効果素子の抵抗値に応じた値に変化させ、
    前記読み出し回路を用いて、前記フローティング状態の前記第１のビット線の電位と前記フローティング状態の前記第３のビット線の電位との差を検出し、
    前記読み出し回路は、入力端子が前記第１のビット線に接続され、出力端子が前記第３のビット線に接続される第１のインバータと、入力端子が前記第３のビット線に接続され、出力端子が前記第１のビット線に接続される第２のインバータと、前記第１及び第２のインバータのＰチャネルＦＥＴのソースと高電位側の電源端子との間に接続されるスイッチ素子とを備え、
    前記第１の電位は、前記第２の電位よりも低く、
    前記制御回路は、前記第２及び第４のビット線を前記第２の電位に設定してから一定期間が経過した後に前記スイッチ素子をオンにし、
    前記第１のビット線の電位と前記第３のビット線の電位との差は、前記一定期間内において前記第１及び第２のインバータのＮチャネルＦＥＴにより検出され、前記一定期間後において前記第１及び第２のインバータの前記ＰチャネルＦＥＴと前記ＮチャネルＦＥＴとにより検出される
    磁気ランダムアクセスメモリ。
12. 第１及び第２のビット線と、前記第１及び第２のビット線間に接続される第１の磁気抵抗効果素子を備えるセルユニットと、第３及び第４のビット線と、前記第３及び第４のビット線間に接続される第２の磁気抵抗効果素子を備えるリファレンスユニットと、前記セルユニット内の前記第１の磁気抵抗効果素子にデータを書き込むための書き込み回路と、前記セルユニット内の前記第１の磁気抵抗効果素子及び前記リファレンスユニット内の前記第２の磁気抵抗効果素子からデータを読み出すための読み出し回路と、前記書き込み回路及び前記読み出し回路を制御する制御回路とを具備し、前記制御回路は、
    前記第１及び第３のビット線を第１の電位に設定した後にフローティング状態にし、
    前記第２及び第４のビット線を第２の電位に設定することにより、前記フローティング状態の前記第１のビット線の電位を前記第１の磁気抵抗効果素子の抵抗値に応じた値に変化させ、かつ、前記フローティング状態の前記第３のビット線の電位を前記第２の磁気抵抗効果素子の抵抗値に応じた値に変化させ、
    前記読み出し回路を用いて、前記フローティング状態の前記第１のビット線の電位と前記フローティング状態の前記第３のビット線の電位との差を検出し、
    前記読み出し回路は、入力端子が前記第１のビット線に接続され、出力端子が前記第３のビット線に接続される第１のインバータと、入力端子が前記第３のビット線に接続され、出力端子が前記第１のビット線に接続される第２のインバータと、前記第１及び第２のインバータのＮチャネルＦＥＴのソースと低電位側の電源端子との間に接続されるスイッチ素子とを備え、
    前記第１の電位は、前記第２の電位よりも高く、
    前記制御回路は、前記第２及び第４のビット線を前記第２の電位に設定してから一定期間が経過した後に前記スイッチ素子をオンにし、
    前記第１のビット線の電位と前記第３のビット線の電位との差は、前記一定期間内において前記第１及び第２のインバータのＰチャネルＦＥＴにより検出され、前記一定期間後において前記第１及び第２のインバータの前記ＰチャネルＦＥＴと前記ＮチャネルＦＥＴとにより検出される
    磁気ランダムアクセスメモリ。
13. 前記セルユニットは、前記第１の磁気抵抗効果素子に直列接続されるスイッチ素子を備え、前記第１の磁気抵抗効果素子は、前記第１のビット線側に配置され、前記スイッチ素子は、前記第２のビット線側に配置される請求項１１又は１２に記載の磁気ランダムアクセスメモリ。
14. 前記セルユニットは、前記第１の磁気抵抗効果素子に直列接続されるスイッチ素子を備え、前記第１の磁気抵抗効果素子は、前記第２のビット線側に配置され、前記スイッチ素子は、前記第１のビット線側に配置される請求項１１又は１２に記載の磁気ランダムアクセスメモリ。
15. 前記第１の電位は、接地電位であり、前記第２の電位は、電源電位である請求項１又は１１に記載の磁気ランダムアクセスメモリ。
16. 前記第１の電位は、電源電位であり、前記第２の電位は、接地電位である請求項２又は１２に記載の磁気ランダムアクセスメモリ。

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