JP2023044034A - 磁気記憶装置 - Google Patents

Abstract

【課題】応答速度の速い磁気記憶装置を提供することができる。【解決手段】実施形態の磁気記憶装置は、第１の配線と、第２の配線と、メモリセルと、書込み回路とを備える。メモリセルは、第１の配線と第２の配線との間に電気的に接続され、可変抵抗素子及びスイッチング素子を含む。書込み回路は、電流源回路と電圧源回路とを含み、電流源回路又は電圧源回路から書込み電圧を供給することでメモリセルにデータを書込む。書込み回路は、第１の配線及び第２の配線の一方に、書込み電圧よりも低い電圧である第１電圧が印加されている間、第１の配線及び第２の配線の他方に、書込み電圧の供給を開始する第１の時刻から第２の時刻までの第１の期間において、電圧源回路を用いて、書込み電圧を供給し、第２の時刻よりも後の時刻である第３の時刻から書込み電圧の供給を停止する第４の時刻までの第２の期間において、電流源回路を用いて、書込み電圧を供給する。【選択図】図１１

Description

実施形態は、概して磁気記憶装置に関する。

磁気抵抗効果素子を用いた記憶装置が知られている。

特開２０２０－１５５１８６

応答速度の速い磁気記憶装置を提供することができる。

実施形態の磁気記憶装置は、第１の配線と、第２の配線と、メモリセルと、書込み回路とを備える。メモリセルは、第１の配線と第２の配線との間に電気的に接続され、可変抵抗素子及びスイッチング素子を含む。書込み回路は、電流源回路と電圧源回路とを含み、電流源回路又は電圧源回路から書込み電圧を供給することでメモリセルにデータを書込む。書込み回路は、第１の配線及び第２の配線の一方に、書込み電圧よりも低い電圧である第１電圧が印加されている間、第１の配線及び第２の配線の他方に、書込み電圧の供給を開始する第１の時刻から第２の時刻までの第１の期間において、電圧源回路を用いて、書込み電圧を供給し、第２の時刻よりも後の時刻である第３の時刻から書込み電圧の供給を停止する第４の時刻までの第２の期間において、電流源回路を用いて、書込み電圧を供給する。

図１は、実施形態に係る磁気記憶装置の構成例であるブロック図を示す。 図２は、実施形態に係る磁気記憶装置が備えるメモリセルアレイの回路構成の一例である回路図を示す。 図３は、スイッチング素子の一例の特性図である。 図４は、実施形態に係る磁気記憶装置が備えるメモリセルアレイの断面構造の一例を示す。 図５は、実施形態に係る磁気記憶装置が備えるメモリセルアレイの断面構造の一例を示す。 図６は、実施形態に係る磁気記憶装置が備えるメモリセルの断面構造の一例を示す。 図７は、実施形態に係る磁気記憶装置における読出し回路の構成と接続の一例である回路図を示す。 図８は、実施形態に係る磁気記憶装置における書込み回路の構成と接続の一例である回路図を示す。 図９は、実施形態に係る磁気記憶装置における制御信号生成回路の構成の一例である回路図を示す。 図１０は、実施形態に係る磁気記憶装置における制御信号生成回路の構成の一例である回路図を示す。 図１１は、実施形態に係る磁気記憶装置のデータ読出しの間の信号の状態を示したタイミングチャートである。 図１２は、実施形態に係る磁気記憶装置の読出し回路に定電圧回路が接続されている状態の一例を示す回路図である。 図１３は、実施形態に係る磁気記憶装置の読出し回路に定電流回路が接続されている状態の一例を示す回路図である。 図１４は、実施形態に係る磁気記憶装置の選択ＭＴＪ素子が低抵抗状態であるときのデータ書込みの間の信号の状態を示したタイミングチャートである。 図１５は、実施形態に係る磁気記憶装置の書込み回路に定電圧回路が接続されている状態の一例を示す回路図である。 図１６は、実施形態に係る磁気記憶装置の書込み回路に定電流回路が接続されている状態の一例を示す回路図である。 図１７は、実施形態に係る磁気記憶装置の選択ＭＴＪ素子が高抵抗状態であるときのデータ書込みの間の信号の状態を示したタイミングチャートである。 図１８は、実施形態に係る磁気記憶装置の書込み回路に定電圧回路が接続されている状態の一例を示す回路図である。 図１９は、実施形態に係る磁気記憶装置の書込み回路に定電流回路が接続されている状態の一例を示す回路図である。 図２０は、実施形態の比較例に係る磁気記憶装置のデータ読出しの間における選択ビット線電圧ＶＢＬの状態を示す概念図である。 図２１は、実施形態の第１変形例に係る磁気記憶装置のデータ読出しの間の信号の状態を示したタイミングチャートである。 図２２は、実施形態の第２変形例に係る磁気記憶装置のデータ書込みの間の信号の状態を示したタイミングチャートである。

以下に実施形態が図面を参照して記述される。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。ある実施形態についての記述は全て、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。

尚、以下の記述において、略同一の機能及び構成を有する構成要素については、同一の符号が付される。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。

以下、ｘｙｚ直交座標系が用いられて、実施形態が記述される。以下の記述において、「下」との記述及びその派生語並びに関連語は、ｚ軸上のより小さい座標の位置を指し、「上」との記述及びその派生語並びに関連語は、ｚ軸上のより大きい座標の位置を指す。

［１］実施形態
［１－１］構造（構成）
以下に、実施形態に係るメモリデバイスについて説明する。

［１－１－１］全体の構造
図１は、実施形態の磁気記憶装置の機能ブロックを示す。図１に示されるように、磁気記憶装置１は、メモリコントローラ２により制御される。磁気記憶装置１は、強磁性体を使用してデータを記憶する記憶装置である。磁気記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、ロウ選択回路１４、カラム選択回路１５、書込み回路１６、読出し回路１７、及び電圧生成回路１８を含む。

メモリセルアレイ１１は、配列された複数のメモリセルＭＣの集合である。メモリセルＭＣは、データを不揮発に記憶することができる。メモリセルアレイ１１中には、複数のワード線ＷＬ、及び複数のビット線ＢＬが位置している。各メモリセルＭＣは、１つのワード線ＷＬ及び１つのビット線ＢＬと接続されている。ワード線ＷＬは行（ロウ）と関連付けられている。ビット線ＢＬは列（カラム）と関連付けられている。１つの行の選択及び１つの列の選択により、１つのメモリセルＭＣが特定される。

入出力回路１２は、データ及び信号の入出力を行う回路である。入出力回路１２は、メモリコントローラ２から、制御信号ＣＮＴ、コマンドＣＭＤ、アドレス信号ＡＤＤ、データ（書込みデータ）ＤＡＴを受け取る。入出力回路１２は、メモリコントローラ２にデータ（読出しデータ）ＤＡＴを送信する。

ロウ選択回路１４は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤにより特定される行と関連付けられた１つのワード線ＷＬを選択された状態にする。

カラム選択回路１５は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤにより特定される列と関連付けられた１又は複数のビット線ＢＬを選択された状態にする。

制御回路１３は、入出力回路１２から制御信号ＣＮＴ及びコマンドＣＭＤを受け取る。制御回路１３は、制御信号ＣＮＴによって指示される制御及びコマンドＣＭＤに基づいて、書込み回路１６及び読出し回路１７を制御する。具体的には、制御回路１３は、メモリセルアレイ１１へのデータの書込みの間に、データ書込みに使用される電圧を書込み回路１６に供給する。また、制御回路１３は、メモリセルアレイ１１からのデータの読出しの間に、データ読出しに使用される電圧を読出し回路１７に供給する。制御回路１３は、制御信号生成回路１３Ａ及び１３Ｂを有する。制御信号生成回路１３Ａ及び１３Ｂは、書込み回路１６及び読出し回路１７の制御のための信号を生成する。制御信号生成回路１３Ａ及び１３Ｂに関しては後述される。

書込み回路１６は、入出力回路１２から書込みデータＤＡＴを受け取り、制御回路１３の制御及び書込みデータＤＡＴに基づいて、データ書込みに使用される電圧をロウ選択回路１４及びカラム選択回路１５に供給する。

書込み回路１６は、定電圧回路１６Ａ及び定電流回路１６Ｂを有する。定電圧回路１６Ａ及び定電流回路１６Ｂに関しては後述される。

読出し回路１７は、制御回路１３の制御に基づいて、データ読出しに使用される電圧を使用して、メモリセルＭＣに保持されているデータを割り出す。割り出されたデータは、読出しデータＤＡＴとして、入出力回路１２に供給される。読出し回路１７は、センスアンプを含む。

読出し回路１７は、定電圧回路１７Ａ及び定電流回路１７Ｂを有する。定電圧回路１７Ａ及び定電流回路１７Ｂに関しては後述される。

電圧生成回路１８は、制御回路１３の制御に基づいて、データ読出し及び書込みに使用される電圧を生成する。電圧生成回路１８は、生成した電圧を書込み回路１６及び読出し回路１７に供給する。

［１－１－２］メモリセルアレイの回路構成
図２は、実施形態のメモリセルアレイ１１の回路図である。図２に示されるように、メモリセルアレイ１１中には、Ｍ＋１（Ｍは自然数）本のワード線ＷＬＡ（ＷＬＡ＜０＞、ＷＬＡ＜１＞、…、ＷＬＡ＜Ｍ＞）及びＭ＋１本のワード線ＷＬＢ（ＷＬＢ＜０＞、ＷＬＢ＜１＞、…、ＷＬＢ＜Ｍ＞）が設けられる。メモリセルアレイ１１にはまた、Ｎ＋１（Ｎは自然数）本のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞）が設けられる。

各メモリセルＭＣ（ＭＣＡ及びＭＣＢ）は、第１ノード及び第２ノードを有する。各メモリセルＭＣは、第１ノードにおいて１本のワード線ＷＬと接続され、第２ノードにおいて１本のビット線ＢＬと接続されている。より具体的には、メモリセルＭＣＡは、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣＡ＜α，β＞を含み、メモリセルＭＣＡ＜α，β＞は、ワード線ＷＬＡ＜α＞とビット線ＢＬ＜β＞との間に接続される。同様に、メモリセルＭＣＢは、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣＢ＜α，β＞を含み、メモリセルＭＣＢ＜α，β＞は、ワード線ＷＬＢ＜α＞とビット線ＢＬ＜β＞との間に接続される。

各メモリセルＭＣは、１つのＭＴＪ素子ＭＴＪ（ＭＴＪＡ又はＭＴＪＢ）及び１つのスイッチング素子ＳＥ（ＳＥＡ又はＳＥＢ）を含む。より具体的には、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣＡ＜α、β＞は、ＭＴＪ素子ＭＴＪＡ＜α，β＞及びスイッチング素子ＳＥＡ＜α，β＞を含む。さらに、αが０以上Ｍ以下の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣＢ＜α，β＞は、ＭＴＪ素子ＭＴＪＢ＜α，β＞及びスイッチング素子ＳＥＢ＜α，β＞を含む。

各メモリセルＭＣにおいて、ＭＴＪ素子ＭＴＪとスイッチング素子ＳＥは直列に接続されている。ＭＴＪ素子ＭＴＪは１本のワード線ＷＬと接続されており、スイッチング素子ＳＥは１本のビット線ＢＬと接続されている。

ＭＴＪ素子ＭＴＪは、トンネル磁気抵抗効果を示し、例えば、磁気トンネル接合（Magnetic Tunnel Junction； ＭＴＪ）を含む素子である。ＭＴＪ素子ＭＴＪは、低抵抗の状態と高抵抗の状態との間を切り替わることができる。ＭＴＪ素子ＭＴＪは、２つの抵抗状態の違いを利用して、１ビットのデータを記憶することができる。

スイッチング素子ＳＥは、このスイッチング素子ＳＥが含まれるメモリセルＭＣを選択するための素子である。スイッチング素子は、２つの端子を有し、２端子間に或る第１閾値未満の電圧が或る第１方向に印加されている場合、そのスイッチング素子は高抵抗状態、例えば電気的に非導通状態である（オフ状態である）。一方、２端子間に第１閾値以上の電圧が第１方向に印加されている場合、そのスイッチング素子は低抵抗状態、例えば電気的に導通状態である（オン状態である）。スイッチング素子は、さらに、このような第１方向に印加される電圧の大きさに基づく高抵抗状態及び低抵抗状態の間の切り替わりの機能と同じ機能を、第１方向と反対の第２方向についても有する。すなわち、スイッチング素子は、双方向スイッチング素子である。スイッチング素子のオン又はオフにより、当該スイッチング素子と接続されたＭＴＪ素子ＭＴＪへの電流の供給の有無、すなわち当該ＭＴＪ素子ＭＴＪの選択又は非選択が制御されることが可能である。

なお、実施形態で説明されるスイッチング素子ＳＥは、図３に示されるように、スイッチング素子ＳＥの閾値電圧ＶＴＨにおいて抵抗値が急激に下がり、それに伴い印加電圧は急減に下がり電流は増加（スナップバック）する特性を有するスイッチング素子でも同様に可能である。また、このような特性を有するスイッチング素子に使用される材料組成は、メモリセルＭＣの特性に応じて、適宜選択して使用される。

［１－１－３］メモリセルアレイの構造
図４及び図５は、実施形態のメモリセルアレイ１１の一部の断面の構造を示す。図４は、ｘｚ面に沿った断面を示し、図５は、ｙｚ面に沿った断面を示す。

図４及び図５に示されるように、半導体基板（図示せず）の上方に複数の導電体２１が設けられている。導電体２１は、ｙ軸に沿って延び、ｘ軸に沿って並ぶ。各導電体２１は、１つのワード線ＷＬとして機能する。

各導電体２１は、上面において、複数のメモリセルＭＣＢのそれぞれの上面と接続されている。メモリセルＭＣＢは、ｘｙ面において、例えば円の形状を有する。メモリセルＭＣＢは各導電体２１上でｙ軸に沿って並んでおり、このような配置によってメモリセルＭＣＢはｘｙ面に沿って行列状に配列されている。各メモリセルＭＣＢは、スイッチング素子ＳＥＢとして機能する構造と、ＭＴＪ素子ＭＴＪＢとして機能する構造を含む。スイッチング素子ＳＥＢとして機能する構造及びＭＴＪ素子ＭＴＪＢとして機能する構造は、各々、後述のように１又は複数の層を含む。

メモリセルＭＣＢの上方に、複数の導電体２２が設けられている。導電体２２は、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。各導電体２２は、下面において、ｘ軸に沿って並ぶ複数のメモリセルＭＣＢのそれぞれの上面と接している。各導電体２２は、１つのビット線ＢＬとして機能する。

各導電体２２は、上面において、複数のメモリセルＭＣＡのそれぞれの下面と接続されている。メモリセルＭＣＡは、ｘｙ面において、例えば円の形状を有する。メモリセルＭＣＡは各導電体２２上でｘ軸に沿って並んでおり、このような配置によってメモリセルＭＣＡはｘｙ面に沿って行列状に配列されている。各メモリセルＭＣＡは、スイッチング素子ＳＥＡとして機能する構造と、ＭＴＪ素子ＭＴＪＡとして機能する構造を含む。スイッチング素子ＳＥＡとして機能する構造及びＭＴＪ素子ＭＴＪＡとして機能する構造は、各々、後述のように１又は複数の層を含む。

ｙ軸に沿って並ぶ複数のメモリセルＭＣＡのそれぞれの上面上に、さらなる導電体２１が設けられている。

図４及び図５に示される最下の導電体２１の層からメモリセルＭＣＡの層までの構造がｚ軸に沿って繰返し設けられることによって、図２に示されるようなメモリセルアレイ１１が実現されることが可能である。

メモリセルアレイ１１は、さらに、導電体２１、導電体２２、及びメモリセルＭＣを設けられていない領域において層間絶縁体を含む。

図６は、実施形態のメモリセルＭＣの構造の例の断面を示す。図６に示されるように、スイッチング素子ＳＥは、下部電極２４、可変抵抗材料（層）２５、及び上部電極２６を含む。下部電極２４は導電体２１又は２２（図示せず）の上面上に位置する。可変抵抗材料２５は下部電極２４の上面上に位置する。上部電極２６は可変抵抗材料２５の上面上に位置する。

下部電極２４及び上部電極２６は、例えば、窒化チタン（ＴｉＮ）を含むか、ＴｉＮからなる。

可変抵抗材料２５は、例えば２端子間スイッチ素子であり、２端子のうちの第１端子は可変抵抗材料２５の上面及び底面の一方であり、２端子のうちの第２端子は可変抵抗材料２５の上面及び底面の他方である。各上部電極２６の上面上に、１つのＭＴＪ素子ＭＴＪが位置する。ＭＴＪ素子ＭＴＪは、強磁性層３１、絶縁層３２、及び強磁性層３３を含む。例として、図６に示されるように、絶縁層３２は強磁性層３１の上面上に位置し、強磁性層３３は絶縁層３２の上面上に位置する。

強磁性層３１は、強磁性層３１、絶縁層３２、及び強磁性層３３の界面を貫く方向に沿った磁化容易軸を有し、例えば界面に対して４５°以上９０°以下の角度の磁化容易軸を有し、例えば界面と直交する方向に沿った磁化容易軸を有する。強磁性層３１の磁化の向きは磁気記憶装置１でのデータの読出し及び書込みによっても不変であることを意図されている。強磁性層３１は、いわゆる参照層として機能することができる。強磁性層３１は、積層された複数の強磁性層、及び（又は）導電層を含んでいてもよい。

絶縁層３２は、例えば、酸素及びマグネシウムを含むか、酸化マグネシウム（ＭｇＯ）を含み、いわゆるトンネルバリアとして機能する。

強磁性層３３は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含むか、ＣｏＦｅＢ又はＦｅＢからなる。強磁性層３３は、強磁性層３１、絶縁層３２、及び強磁性層３３の界面を貫く方向に沿った磁化容易軸を有し、例えば界面に対して４５°以上９０°以下の角度の磁化容易軸を有し、例えば界面と直交する方向に沿った磁化容易軸を有する。強磁性層３３の磁化の向きはデータ書込みによって可変であり、強磁性層３３は、いわゆる記憶層として機能することができる。

強磁性層３３の磁化の向きが強磁性層３１の磁化の向きと平行であると、ＭＴＪ素子ＭＴＪは、或る低い抵抗を有する。強磁性層３３の磁化の向きが強磁性層３１の磁化の向きと反平行であると、ＭＴＪ素子ＭＴＪは、強磁性層３１と３３の磁化の向きが反平行である場合の抵抗よりも高い抵抗を有する。強磁性層３１の磁化の向きと平行な強磁性層３３の磁化の向きを有する状態のメモリセルＭＣは、Ｐ状態にあると称される。強磁性層３１の磁化の向きと反平行な強磁性層３３の磁化の向きを有する状態のメモリセルＭＣは、ＡＰ状態にあると称される。

強磁性層３３から強磁性層３１に向かって或る大きさの書込み電流Ｉｗｐが流れると、強磁性層３３の磁化の向きは強磁性層３１の磁化の向きと平行になる。このような磁化の向きを反転させる操作はＰ書込みと称される場合がある。一方、強磁性層３１から強磁性層３３に向かって或る別の大きさの書込み電流Ｉｗａｐが流れると、強磁性層３３の磁化の向きは強磁性層３１の磁化の向きと反平行になる。このような磁化の向きを反転させる操作はＡＰ書込みと称される場合がある。以下、書込み電流ＩｗｐはＰ書込み電流と称される場合があり、書込み電流ＩｗａｐはＡＰ書込み電流と称される場合がある。ＡＰ書込み電流Ｉｗａｐは、Ｐ書込み電流Ｉｗｐより大きい。

メモリセルＭＣは、さらなる導電体、絶縁体、及び（又は）強磁性体を含んでいてもよい。

［１－１－４］回路の構造
図７は、実施形態の磁気記憶装置１における、読出し回路１７の構成と接続の一例を示す回路図である。図７は、代表として、或る１つのメモリセルＭＣが選択されている状態を示す。すなわち、図１を参照して記述されるように、ロウ選択回路１４によって１つのワード線ＷＬが選択された状態にされるとともに、カラム選択回路１５によって１つのビット線ＢＬが選択された状態にされる。１つの選択された状態のワード線ＷＬと１つの選択された状態のビット線ＢＬと接続された１つのメモリセルＭＣが選択された状態になる。選択された状態のメモリセルＭＣからデータが読み出され、又は、選択された状態のメモリセルＭＣにデータが書き込まれる。図７は、選択された状態のワード線ＷＬ、選択された状態のビット線ＢＬ、及び選択された状態の１つのメモリセルＭＣを示し、ロウ選択回路１４及びカラム選択回路１５は省略されている。

図７に示されるように、読出し回路１７は、定電圧回路１７Ａ、定電流回路１７Ｂ、及びＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）１７１を含む。

定電圧回路１７Ａは、ＭＯＳＦＥＴ１７Ａ１を含む。ＭＯＳＦＥＴ１７Ａ１の一端は、ノードＶＷに接続されている。ノードＶＷは、例えば、電圧生成回路１８によって一定の大きさＶＷの電圧を印加されており、定電圧を供給するノードとして機能する。以下、ノードＶＷは、定電圧源ＶＷと称される場合がある。ＭＯＳＦＥＴ１７Ａ１の他端は、ノードＮ１に接続されている。ＭＯＳＦＥＴ１７Ａ１の制御端子は、制御回路１３（図示せず）から、定電圧ドライバ制御信号ＣＶ１７を受信する。

定電流回路１７Ｂは、ＭＯＳＦＥＴ１７Ｂ１及び定電流源１７Ｂ２を含む。定電流源１７Ｂ２は、電源電圧ＶＤＤのノードと接続されており、或る大きさの定電流を供給する。電源電圧ＶＤＤのノードは、例えば、電圧生成回路１８によって、一定の大きさＶＤＤの電圧を印加されている。定電流は、ＭＯＳＦＥＴ１７Ｂ１の一端に供給される。ＭＯＳＦＥＴ１７Ｂ１の他端は、ノードＮ１に接続されている。ＭＯＳＦＥＴ１７Ｂ１の制御端子は、制御回路１３（図示せず）から、定電流ドライバ制御信号ＣＣ１７を受信する。

ノードＮ１は、図示せぬカラム選択回路１５を介してビット線ＢＬに接続されている。ビット線ＢＬはメモリセルＭＣに接続されている。

メモリセルは、ワード線ＷＬに接続されている。ワード線ＷＬは、図示せぬロウ選択回路１４を介してＭＯＳＦＥＴ１７１の一端に接続されている。ＭＯＳＦＥＴ１７１の他端は、接地電圧ＶＳＳ（例えば、０Ｖ）のノードに接続されている。ＭＯＳＦＥＴ１７１の制御端子は、制御回路１３（図示せず）の要素が接続される。ＭＯＳＦＥＴ１７１の制御端子は、制御回路１３から制御信号ＳＩＮＫＥＮ１７を受信する。

図８は、実施形態の磁気記憶装置１における、書込み回路１６の構成と接続の一例を示す回路図である。図８は、図７と同じく、１つの選択された状態のメモリセルＭＣについて示す。図８に示されるように、書込み回路１６は、定電圧回路１６Ａ、定電流回路１６Ｂ、ＭＯＳＦＥＴ１６１、ＭＯＳＦＥＴ１６２、並びに切り替えスイッチＴＲ１及びＴＲ２を含む。

定電圧回路１６Ａは、ＭＯＳＦＥＴ１６Ａ１を含む。ＭＯＳＦＥＴ１６Ａ１の一端は、定電圧源ＶＷに接続されている。ＭＯＳＦＥＴ１６Ａ１の他端は、ノードＮ２に接続されている。ＭＯＳＦＥＴ１６Ａ１の制御端子は、制御回路１３（図示せず）から、定電圧ドライバ制御信号ＣＶ１６を受信する。

定電流回路１６Ｂは、ＭＯＳＦＥＴ１６Ｂ１及び定電流源１６Ｂ２を含む。定電流源１６Ｂ２は、電源電圧ＶＤＤのノードと接続されており、或る大きさの定電流を供給する。定電流は、ＭＯＳＦＥＴ１６Ｂ１の一端に供給される。ＭＯＳＦＥＴ１６Ｂ１の他端は、ノードＮ２に接続されている。ＭＯＳＦＥＴ１６Ｂ１の制御端子は、制御回路１３（図示せず）から、定電流ドライバ制御信号ＣＣ１６を受信する。

ノードＮ２は、切り替えスイッチＴＲ１及びＴＲ２の各々の一端に接続されている。切り替えスイッチＴＲ１の他端は、図示せぬカラム選択回路１５を介してビット線ＢＬに接続されている。ビット線ＢＬは、メモリセルＭＣに接続されている。切り替えスイッチＴＲ２の他端は、図示せぬロウ選択回路１４を介してワード線ＷＬに接続されている。切り替えスイッチＴＲ１の制御端子は、制御回路１３から信号ＩＮ１を受信する。切り替えスイッチＴＲ２の制御端子は信号ＩＮ２が印加される。

ビット線ＢＬはまた、図示せぬカラム選択回路１５を介してＭＯＳＦＥＴ１６１の一端に接続されている。ＭＯＳＦＥＴ１６１の他端は、接地電圧のノードＶＳＳに接続されている。ＭＯＳＦＥＴ１６１の制御端子は、制御回路１３（図示せず）から制御信号ＳＩＮＫＥＮ１６１を受信する。

ワード線ＷＬはまた、図示せぬロウ選択回路１４を介してＭＯＳＦＥＴ１６２の一端に接続されている。ＭＯＳＦＥＴ１６２の他端は、接地電圧のノードＶＳＳに接続されている。ＭＯＳＦＥＴ１６２の制御端子は、制御回路１３から制御信号ＳＩＮＫＥＮ１６２を受信する。

図９は、実施形態の磁気記憶装置１における、制御信号生成回路１３Ｂの構成の一例を示す回路図である。制御回路１３は、受信した制御信号ＣＮＴ及びコマンドＣＭＤから制御信号ＷＥＮＳ１７１、ＷＥＮＳ１７２、及びＷＥＮＥ１７を生成する。制御信号生成回路１３Ｂは、制御信号ＷＥＮＳ１７１、ＷＥＮＳ１７２、及びＷＥＮＥ１７を受信する。制御信号生成回路１３Ｂは、受信した制御信号ＷＥＮＳ１７１、ＷＥＮＳ１７２、及びＷＥＮＥ１７を元に定電圧ドライバ制御信号ＣＶ１７及び定電流ドライバ制御信号ＣＣ１７を生成する。制御信号生成回路１３Ｂは、生成した定電圧ドライバ制御信号ＣＶ１７を、定電圧回路１７Ａに送信する。制御信号生成回路１３Ｂは、生成した定電流ドライバ制御信号ＣＣ１７を、定電流回路１７Ｂに送信する。

図１０は、実施形態の磁気記憶装置１における、制御信号生成回路１３Ａの構成の一例を示す回路図である。制御回路１３は、受信した制御信号ＣＮＴ及びコマンドＣＭＤから制御信号ＷＥＮＳ１６１、ＷＥＮＳ１６２、及びＷＥＮＥ１６を生成する。制御信号生成回路１３Ａは、制御信号ＷＥＮＳ１６１、ＷＥＮＳ１６２、及びＷＥＮＥ１６を受信する。制御信号生成回路１３Ａは、受信した制御信号ＷＥＮＳ１６１、ＷＥＮＳ１６２、及びＷＥＮＥ１６を元に定電圧ドライバ制御信号ＣＶ１６及び定電流ドライバ制御信号ＣＣ１６を生成する。制御信号生成回路１３Ａは、生成した定電圧ドライバ制御信号ＣＶ１６を、定電圧回路１６Ａに送信する。制御信号生成回路１３Ａは、生成した定電流ドライバ制御信号ＣＣ１６を、定電流回路１６Ｂに送信する。

［１－２］動作
以下の動作については、メモリセルＭＣＡを対象とした例を示す。メモリセルＭＣＢの場合の動作ついては、メモリセルＭＣＡについての動作の説明における接続のビット線ＢＬとワード線ＷＬとが逆転した説明が当てはまり、容易に類推されることが可能である。

図１１は、実施形態の磁気記憶装置１のデータ読出しの間のいくつかの信号の状態を時間に沿って示したタイミングチャートである。図１１は、制御信号ＷＥＮＳ１７１、ＷＥＮＳ１７２、ＷＥＮＥ１７、及びＳＩＮＫＥＮ１７、定電圧ドライバ制御信号ＣＶ１７、定電流ドライバ制御信号ＣＣ１７、選択ビット線電圧ＶＢＬ、選択ワード線電圧ＶＷＬ、非選択ビット線電圧ＶＢＬｕｓｅｌ、並びに非選択ワード線電圧ＶＷＬｕｓｅｌのタイミングチャートを示す。選択ビット線電圧ＶＢＬ及び選択ワード線電圧ＶＷＬは、それぞれ、選択されたビット線ＢＬ（以下、選択ビット線ＢＬと称される場合がある）の電圧及び選択されたワード線ＷＬ（以下、選択ワード線ＷＬと称される場合がある）の電圧である。非選択ビット線電圧ＶＢＬｕｓｅｌ及び非選択ワード線電圧ＶＷＬｕｓｅｌは、それぞれ、選択されていないビット線ＢＬ（以下、非選択ビット線ＢＬｕｓｅｌと称される場合がある）の電圧及び選択されていないワード線ＷＬ（以下、非選択ワード線ＷＬｕｓｅｌと称される場合がある）の電圧である。制御信号ＷＥＮＳ１７１、ＷＥＮＳ１７２、及びＷＥＮＥ１７は、定電圧ドライバ制御信号ＣＶ１７及び定電流ドライバ制御信号ＣＣ１７の生成に使用される。制御信号ＳＩＮＫＥＮ１７は、メモリセルＭＣに電圧を掛けるために、選択ワード線ＷＬに接地電圧ＶＳＳを印加する信号である。

時刻ｔ０において、メモリコントローラ２は、読出し動作を開始する。時刻ｔ０において、選択ビット線電圧ＶＢＬ及び選択ワード線電圧ＶＷＬは、半選択電圧Ｖｕｓｅｌに設定されている。半選択電圧Ｖｕｓｅｌとは、非選択ビット線ＢＬｕｓｅｌ及び非選択ワード線ＷＬｕｓｅｌに印加される電圧で、例えば、選択ビット線ＢＬ及び選択ワード線ＷＬに印加される電圧である選択電圧Ｖｓｅｌの半分の値の電圧である。半選択電圧Ｖｕｓｅｌは、例えばビット線ＢＬとワード線ＷＬと接続されたメモリセルＭＣ（以下、選択メモリセルＭＣと称される場合がある）のスイッチング素子ＳＥのセレクタの閾値電圧（第１閾値電圧又は第２閾値電圧）ＶＴＨの半分の値の電圧である。例えば、非選択ビット線電圧ＶＢＬｕｓｅｌ及び非選択ワード線電圧ＶＷＬｕｓｅｌは、時刻ｔ０以降、読出し動作が終了するまで、常に半選択電圧Ｖｕｓｅｌに設定されている。

図示が省略されているが、例えば、読出し動作が始まる時刻ｔ０よりも前の時刻において、選択ビット線電圧ＶＢＬ、選択ワード線電圧ＶＷＬ、非選択ビット線電圧ＶＢＬｕｓｅｌ及び非選択ワード線電圧ＶＷＬｕｓｅｌは、接地電圧ＶＳＳに設定されている。メモリコントローラ２は、時刻ｔ０において読出し動作が始まると、選択ビット線電圧ＶＢＬ、選択ワード線電圧ＶＷＬ、非選択ビット線電圧ＶＢＬｕｓｅｌ及び非選択ワード線電圧ＶＷＬｕｓｅｌを半選択電圧Ｖｕｓｅｌに設定する。

時刻ｔ１から時刻ｔ２を含む期間に亘って、メモリコントローラ２は、制御信号ＷＥＮＳ１７１をハイレベルにする。制御信号ＷＥＮＳ１７１がハイレベルになったことに基づいて、制御信号生成回路１３Ｂは、定電圧ドライバ制御信号ＣＶ１７をハイレベルにする。制御信号生成回路１３Ｂは、制御信号ＷＥＮＳ１７１がハイレベルになった後、制御信号ＷＥＮＳ１７１のレベルによらずに定電圧ドライバ制御信号ＣＶ１７をハイレベルに維持し、一方、時刻ｔ１から定電流ドライバ制御信号ＣＣ１７をローレベルに維持する。このときの読出し回路１７の接続の一例を図１２として示す。図１２は、実施形態に係る磁気記憶装置１の読出し回路１７に定電圧回路１７Ａが接続されている状態の一例を示す回路図である。図１２に示されるように、時刻ｔ１から、選択ビット線ＢＬは、定電圧回路１７Ａと接続されるとともに、定電流回路１７Ｂとは接続されない。このため、図１１に例示されるように、選択ビット線ＢＬは定電圧回路１７Ａからの電圧の供給を受け、選択ビット線電圧ＶＢＬが急速に立ち上がる。

また、制御回路１３は、時刻ｔ１において制御信号ＳＩＮＫＥＮ１７をハイレベルにする。制御信号ＳＩＮＫＥＮ１７がハイレベルになったことで、選択ワード線ＷＬは、接地電圧ＶＳＳのノードに接続される。よって、選択ワード線電圧ＶＷＬの値は接地電圧ＶＳＳになる。図１２に示されるように、選択メモリセルＭＣには、選択ビット線電圧ＶＢＬ－選択ワード線電圧ＶＷＬの値の電圧が印加される。

図１１に示されるように、時刻ｔ３において、選択ビット線電圧ＶＢＬは、電圧Ｖ１に到達する。電圧Ｖ１は、半選択電圧Ｖｕｓｅｌより大きい。電圧Ｖ１は、選択ビット線ＢＬと選択ワード線ＷＬと接続された選択メモリセルＭＣのスイッチング素子ＳＥのセレクタの閾値電圧ＶＴＨよりも小さい。電圧Ｖ１の詳細については後述される。

時刻ｔ３から時刻ｔ４を含む期間に亘って、メモリコントローラ２は、制御信号ＷＥＮＳ１７２をハイレベルにする。制御信号ＷＥＮＳ１７２がハイレベルになったことに基づいて、制御信号生成回路１３Ｂは、定電圧ドライバ制御信号ＣＶ１７をローレベルにする。制御信号生成回路１３Ｂは、制御信号ＷＥＮＳ１７２がハイレベルになった後、制御信号ＷＥＮＳ１７２のレベルによらずに定電圧ドライバ制御信号ＣＶ１７をローレベルに維持する。また、制御信号ＷＥＮＳ１７２がハイレベルになったことに基づいて、制御信号生成回路１３Ｂは、定電流ドライバ制御信号ＣＣ１７をハイレベルにする。制御信号生成回路１３Ｂは、制御信号ＷＥＮＳ１７２がハイレベルになった後、制御信号ＷＥＮＳ１７２のレベルによらずに定電流ドライバ制御信号ＣＣ１７をハイレベルに維持する。

このときの読出し回路１７の接続の一例を図１３として示す。図１３は、実施形態に係る磁気記憶装置１の読出し回路１７に定電流回路１７Ｂが接続されている状態の一例を示す回路図である。図１３に示されるように選択ビット線ＢＬは、時刻ｔ３から、定電圧回路１７Ａから切断されるとともに定電流回路１７Ｂと接続される。このため、選択ビット線ＢＬは、定電流回路１７Ｂから定電流を供給される。

これにより、図１１に例示されるように、時刻ｔ３において、選択ビット線電圧ＶＢＬは、急速に大きくなる動きから、単位時間当たり一定の大きさで上昇する動きへと変化する。

時刻ｔ５において、選択ビット線電圧ＶＢＬが、閾値電圧ＶＴＨに到達する。これにより、スイッチング素子ＳＥに電圧ＶＴＨ－ＶＳＳ（＝ＶＴＨ）の電圧が印加される。この結果、スイッチング素子ＳＥがオンする。よって、選択ビット線ＢＬと選択ワード線ＷＬとの間に読出し電流Iｒが流れる。読出し電流Iｒは、ノードＶＤＤから、ノードＶＳＳに向かって流れる。読出し電流Ｉｒが流れることにより、選択ビット線電圧ＶＢＬが低下する。選択ビット線電圧ＶＢＬは、選択メモリセルＭＣの抵抗状態に基づく大きさの電圧に落着する。

時刻ｔ６から時刻ｔ７を含む期間に亘って、メモリコントローラ２は、制御信号ＷＥＮＥ１７をハイレベルにする。制御信号ＷＥＮ１７がハイレベルになったことに基づいて、制御信号生成回路１３Ｂは、定電流ドライバ制御信号ＣＣ１７をローレベルにし、その後も定電流ドライバ制御信号ＣＣ１７をローレベルに維持する。よって、時刻ｔ６から、選択ビット線ＢＬは、定電流回路１７Ｂから切断される。このため、選択ビット線電圧ＶＢＬは半選択電圧Ｖｕｓｅｌに戻る。また、制御回路１３は、時刻ｔ６において制御信号ＳＩＮＫＥＮ１７をローレベルにする。制御信号ＳＩＮＫＥＮ１７がローレベルになったことで、選択ワード線電圧ＶＷＬの値は半選択電圧Ｖｕｓｅｌに戻る。

図示が省略されているが、例えば、読出し動作が終了する時刻ｔ７よりも後の時刻において、選択ビット線電圧ＶＢＬ、選択ワード線電圧ＶＷＬ、非選択ビット線電圧ＶＢＬｕｓｅｌ及び非選択ワード線電圧ＶＷＬｕｓｅｌは、接地電圧ＶＳＳに戻る。メモリコントローラ２は、時刻ｔ７よりも後の時刻において読出し動作が終了すると、選択ビット線電圧ＶＢＬ、選択ワード線電圧ＶＷＬ、非選択ビット線電圧ＶＢＬｕｓｅｌ及び非選択ワード線電圧ＶＷＬｕｓｅｌを半選択電圧Ｖｕｓｅｌに設定する。

時刻ｔ５から時刻ｔ６を含む期間に亘って、選択メモリセルＭＣに対するデータの判定動作が行われる。データの判定動作とは、選択メモリセルＭＣのＭＴＪ素子ＭＴＪが低抵抗状態であるか高抵抗状態であるかの判定を行う動作である。読出し電流Iｒは、時刻ｔ５から時刻ｔ６を含む期間に亘って流れる。時刻ｔ１から時刻ｔ３を含む期間に亘って、実施形態に係る磁気記憶装置１の読出し回路１７は、図１２に例示されるような接続の状態である。時刻ｔ３から時刻ｔ６を含む期間に亘って、実施形態に係る磁気記憶装置１の読出し回路１７は、図１３に例示されるような接続の状態である。

図１４は、実施形態の磁気記憶装置１の選択メモリセルＭＣのＭＴＪ素子ＭＴＪ（以下、選択ＭＴＪ素子と称される場合がある）が低抵抗状態であるときのデータ書込みの間のいくつかの信号の状態を時間に沿って示したタイミングチャートである。図１４は、選択ＭＴＪ素子ＭＴＪの初期状態が低抵抗状態であるときに、高抵抗状態にする書込み（ＡＰ書込み）の場合の信号について例示している。図１４は、制御信号ＷＥＮＳ１６１、ＷＥＮＳ１６２、ＷＥＮＥ１６、及びＳＩＮＫＥＮ１６２、定電圧ドライバ制御信号ＣＶ１６、定電流ドライバ制御信号ＣＣ１６、選択ビット線電圧ＶＢＬ、選択ワード線電圧ＶＷＬ、非選択ビット線電圧ＶＢＬｕｓｅｌ、並びに非選択ワード線電圧ＶＷＬｕｓｅｌのタイミングチャートを示す。制御信号ＷＥＮＳ１６１、ＷＥＮＳ１６２、及びＷＥＮＥ１６は、定電圧ドライバ制御信号ＣＶ１６及び定電流ドライバ制御信号ＣＣ１６の生成に使用される。制御信号ＳＩＮＫＥＮ１６１は、メモリセルＭＣに電圧を印加するために、選択ワード線ＷＬに接地電圧ＶＳＳを印加する信号である。図１４の動作の間、制御回路１３の制御により、信号ＩＮ１はハイレベルに維持され、信号ＩＮ２及び制御信号ＳＩＮＫＥＮ１６１はローレベルに維持される。このため、ノードＮ２は選択ビット線ＢＬに接続されているとともに選択ワード線ＷＬに接続されておらず、選択ビット線ＢＬは接地電圧ＶＳＳのノードに接続されていない。

時刻ｔ０において、メモリコントローラ２は、書込み動作を開始する。時刻ｔ０において、選択ビット線電圧ＶＢＬ及び選択ワード線電圧ＶＷＬは、半選択電圧Ｖｕｓｅｌに設定されている。例えば、非選択ビット線電圧ＶＢＬｕｓｅｌ及び非選択ワード線電圧ＶＷＬｕｓｅｌは、時刻ｔ０以降、書込み動作が終了するまで、常に半選択電圧Ｖｕｓｅｌに設定されている。

図示が省略されているが、例えば、書込み動作が始まる時刻ｔ０よりも前の時刻において、選択ビット線電圧ＶＢＬ、選択ワード線電圧ＶＷＬ、非選択ビット線電圧ＶＢＬｕｓｅｌ、及び非選択ワード線電圧ＶＷＬｕｓｅｌは、接地電圧ＶＳＳに設定されている。メモリコントローラ２は、時刻ｔ０において書込み動作が始まると、選択ビット線電圧ＶＢＬ、選択ワード線電圧ＶＷＬ、非選択ビット線電圧ＶＢＬｕｓｅｌ、及び非選択ワード線電圧ＶＷＬｕｓｅｌを半選択電圧Ｖｕｓｅｌに設定する。

時刻ｔ１から時刻ｔ２を含む期間に亘って、メモリコントローラ２は、制御信号ＷＥＮＳ１６１をハイレベルにする。制御信号ＷＥＮＳ１６１がハイレベルになったことに基づいて、制御信号生成回路１３Ｂは、定電圧ドライバ制御信号ＣＶ１６をハイレベルにする。制御信号生成回路１３Ｂは、制御信号ＷＥＮＳ１６１がハイレベルになった後、制御信号ＷＥＮＳ１６１のレベルによらずに定電圧ドライバ制御信号ＣＶ１６をハイレベルに維持し、一方、時刻ｔ１から定電流ドライバ制御信号ＣＣ１６をローレベルに維持する。このときの書込み回路１６の接続の一例を図１５に示す。図１５は、実施形態に係る磁気記憶装置１の書込み回路１６に定電圧回路１６Ａが接続されている状態の一例を示す回路図である。図１５に示されるように、時刻ｔ１から、選択ビット線ＢＬは、定電圧回路１６Ａと接続されるとともに、定電流回路１６Ｂとは接続されない。このため、図１４に例示されるように、選択ビット線ＢＬは定電圧回路１６Ａからの電圧の供給を受け、選択ビット線電圧ＶＢＬが急速に立ち上がる。

また、制御回路１３は、時刻ｔ１において制御信号ＳＩＮＫＥＮ１６１をハイレベルにする。制御信号ＳＩＮＫＥＮ１６１がハイレベルになったことで、選択ワード線ＷＬは、接地電圧ＶＳＳのノードに接続される。よって、選択ワード線電圧ＶＷＬの値は接地電圧ＶＳＳになる。図１５に示されるように、メモリセルＭＣには、選択ビット線電圧ＶＢＬ－選択ワード線電圧ＶＷＬの値の電圧が印加される。

図１４に示されるように、時刻ｔ３において、選択ビット線電圧ＶＢＬは、電圧Ｖ１に到達する。電圧Ｖ１は、半選択電圧Ｖｕｓｅｌより大きく、閾値電圧ＶＴＨよりも小さい。電圧Ｖ１は読出し動作における電圧Ｖ１と同じ値であってもよいし、異なる値であっても良い。電圧Ｖ１の詳細については後述される。

時刻ｔ３から時刻ｔ４を含む期間に亘って、メモリコントローラ２は、制御信号ＷＥＮＳ１６２をハイレベルにする。制御信号ＷＥＮＳ１６２がハイレベルになったことに基づいて、制御信号生成回路１３Ｂは、定電圧ドライバ制御信号ＣＶ１６をローレベルにする。制御信号生成回路１３Ｂは、制御信号ＷＥＮＳ１６２がハイレベルになった後、制御信号ＷＥＮＳ１６２のレベルによらずに定電圧ドライバ制御信号ＣＶ１６をローレベルに維持する。また、制御信号ＷＥＮＳ１６２がハイレベルになったことに基づいて、制御信号生成回路１３Ｂは、定電流ドライバ制御信号ＣＣ１６をハイレベルにする。制御信号生成回路１３Ｂは、制御信号ＷＥＮＳ１６２がハイレベルになった後、制御信号ＷＥＮＳ１６２のレベルによらずに定電流ドライバ制御信号ＣＣ１６をハイレベルに維持する。

このときの書込み回路１６の接続の一例を図１６として示す。図１６は、実施形態に係る磁気記憶装置１の書込み回路１６に定電流回路１６Ｂが接続されている状態の一例を示す回路図である。図１６に示されるように選択ビット線ＢＬは、時刻ｔ３から、定電圧回路１６Ａから切断されるとともに定電流回路１６Ｂと接続される。このため、選択ビット線ＢＬは、定電流回路１６Ｂから定電流を供給される。

これにより、図１４に例示されるように、時刻ｔ３において、選択ビット線電圧ＶＢＬは、急速に大きくなる動きから、単位時間当たり一定の大きさで上昇する動きへと変化する。

時刻ｔ５において、選択ビット線電圧ＶＢＬが、閾値電圧ＶＴＨに到達する。これにより、スイッチング素子ＳＥに電圧ＶＴＨ－ＶＳＳ（＝ＶＴＨ）の電圧が印加される。この結果、スイッチング素子ＳＥがオンする。よって、選択ビット線ＢＬと選択ワード線ＷＬとの間にＡＰ書込み電流Ｉｗａｐが流れる。ＡＰ書込み電流Ｉｗａｐは、ノードＶＤＤから、切り替えスイッチＴＲ１及びＭＯＳＦＥＴ１６２を経由してノードＶＳＳに向かって流れる。ＡＰ書込み電流Ｉｗａｐが流れることにより、選択ビット線電圧ＶＢＬが低下する。選択ビット線電圧ＶＢＬは、選択ＭＴＪ素子ＭＴＪの抵抗状態に基づく大きさの電圧に落着する。選択メモリセルＭＣの初期状態は低抵抗状態であるため、時刻ｔ５において、選択ビット線電圧ＶＢＬは、選択ＭＴＪ素子ＭＴＪが低抵抗状態であるときの電圧Ｖ２（以下では低抵抗状態電圧Ｖ２と称される場合がある）に落着する。

時刻ｔ７から時刻ｔ８を含む期間に亘って、選択ＭＴＪ素子ＭＴＪが低抵抗状態から高抵抗状態に切り換わる。これにより、選択ビット線電圧ＶＢＬが低抵抗状態電圧Ｖ２から、選択ＭＴＪ素子ＭＴＪが高抵抗状態であるときの電圧Ｖ３（以下では高抵抗状態電圧Ｖ３と称される場合がある）に上昇する。

時刻ｔ９から時刻ｔ１０を含む期間に亘って、メモリコントローラ２は、制御信号ＷＥＮＥ１６をハイレベルにする。制御信号ＷＥＮＥ１６がハイレベルになったことに基づいて、制御信号生成回路１３Ｂは、定電流ドライバ制御信号ＣＣ１６をローレベルにし、その後も定電流ドライバ制御信号ＣＣ１６をローレベルに維持する。よって、時刻ｔ９から、選択ビット線ＢＬは、定電流回路１６Ｂから切断される。このため、選択ビット線電圧ＶＢＬは半選択電圧Ｖｕｓｅｌに戻る。また、制御回路１３は、時刻ｔ９において制御信号ＳＩＮＫＥＮ１６１をローレベルにする。制御信号ＳＩＮＫＥＮ１６１がローレベルになったことで、選択ワード線電圧ＶＷＬの値は半選択電圧Ｖｕｓｅｌに戻る。

図示が省略されているが、例えば、書込み動作が終了する時刻ｔ１０よりも後の時刻において、選択ビット線電圧ＶＢＬ、選択ワード線電圧ＶＷＬ、非選択ビット線電圧ＶＢＬｕｓｅｌ、及び非選択ワード線電圧ＶＷＬｕｓｅｌは、接地電圧ＶＳＳに戻る。メモリコントローラ２は、時刻ｔ１０よりも後の時刻において書込み動作が終了すると、選択ビット線電圧ＶＢＬ、選択ワード線電圧ＶＷＬ、非選択ビット線電圧ＶＢＬｕｓｅｌ、及び非選択ワード線電圧ＶＷＬｕｓｅｌを半選択電圧Ｖｕｓｅｌに設定する。

時刻ｔ５から時刻ｔ９を含む期間に亘って、選択メモリセルＭＣに対するデータの設定動作が行われる。データの設定動作とは、選択メモリセルＭＣのＭＴＪ素子ＭＴＪを、書込みデータに基づいた抵抗状態に設定する動作である。ＡＰ書込み電流Ｉｗａｐは、時刻ｔ５から時刻ｔ９を含む期間に亘って流れる。時刻ｔ１から時刻ｔ３を含む期間に亘って、実施形態に係る磁気記憶装置１の書込み回路１６は、図１５に例示されるような接続の状態である。時刻ｔ３から時刻ｔ９を含む期間に亘って、実施形態に係る磁気記憶装置１の書込み回路１６は、図１６に例示されるような接続の状態である。

図１７は、実施形態の磁気記憶装置１の選択ＭＴＪ素子が高抵抗状態であるときのデータ書込みの間のいくつかの信号の状態を時間に沿って示したタイミングチャートである。図１７は、選択ＭＴＪ素子ＭＴＪの初期状態が高抵抗状態であるときに、低抵抗状態にする書込み（Ｐ書込み）の場合の信号について例示している。図１７は、制御信号ＷＥＮＳ１６１、ＷＥＮＳ１６２、ＷＥＮＥ１６、及びＳＩＮＫＥＮ１６１、定電圧ドライバ制御信号ＣＶ１６、定電流ドライバ制御信号ＣＣ１６、選択ビット線電圧ＶＢＬ、選択ワード線電圧ＶＷＬ、非選択ビット線電圧ＶＢＬｕｓｅｌ、並びに非選択ワード線電圧ＶＷＬｕｓｅｌのタイミングチャートを示す。制御信号ＷＥＮＳ１６１、ＷＥＮＳ１６２、及びＷＥＮＥ１６は、定電圧ドライバ制御信号ＣＶ１６及び定電流ドライバ制御信号ＣＣ１６の生成に使用される。制御信号ＳＩＮＫＥＮ１６１は、メモリセルＭＣに電圧を印加するために、選択ワード線ＷＬに接地電圧ＶＳＳを印加する信号である。図１７の動作の間、制御回路１３の制御により、信号ＩＮ２はハイレベルに維持され、信号ＩＮ１及び制御信号ＳＩＮＫＥＮ１６２はローレベルに維持される。このため、ノードＮ２は選択ワード線ＷＬに接続されているとともに選択ビット線ＢＬに接続されておらず、選択ワード線ＷＬは接地電圧ＶＳＳのノードに接続されていない。

時刻ｔ０において、メモリコントローラ２は、読出し動作を開始する。時刻ｔ０において、選択ビット線電圧ＶＢＬ及び選択ワード線電圧ＶＷＬは、半選択電圧Ｖｕｓｅｌに設定されている。例えば、非選択ビット線電圧ＶＢＬｕｓｅｌ及び非選択ワード線電圧ＶＷＬｕｓｅｌは、時刻ｔ０以降、書込み動作が終了するまで、常に半選択電圧Ｖｕｓｅｌに設定されている。

図示が省略されているが、例えば、書込み動作が始まる時刻ｔ０よりも前の時刻において、選択ビット線電圧ＶＢＬ、選択ワード線電圧ＶＷＬ、非選択ビット線電圧ＶＢＬｕｓｅｌ、及び非選択ワード線電圧ＶＷＬｕｓｅｌは、接地電圧ＶＳＳに設定されている。メモリコントローラ２は、時刻ｔ０において書込み動作が始まると、選択ビット線電圧ＶＢＬ、選択ワード線電圧ＶＷＬ、非選択ビット線電圧ＶＢＬｕｓｅｌ、及び非選択ワード線電圧ＶＷＬｕｓｅｌを半選択電圧Ｖｕｓｅｌに設定する。

時刻ｔ１から時刻ｔ２を含む期間に亘って、メモリコントローラ２は、制御信号ＷＥＮＳ１６１をハイレベルにする。制御信号ＷＥＮＳ１６１がハイレベルになったことに基づいて、制御信号生成回路１３Ｂは、定電圧ドライバ制御信号ＣＶ１６をハイレベルにする。制御信号生成回路１３Ｂは、制御信号ＷＥＮＳ１６１がハイレベルになった後、制御信号ＷＥＮＳ１６１のレベルによらずに定電圧ドライバ制御信号ＣＶ１６をハイレベルに維持し、一方、時刻ｔ１から定電流ドライバ制御信号ＣＣ１６をローレベルに維持する。このときの書込み回路１６の接続の一例を図１８に示す。図１８は、実施形態に係る磁気記憶装置１の書込み回路１６に定電圧回路１６Ａが接続されている状態の一例を示す回路図である。図１８に示されるように、時刻ｔ１から、選択ワード線ＷＬは、定電圧回路１６Ａと接続されるとともに、定電流回路１６Ｂとは接続されない。このため、図１７に例示されるように、選択ワード線ＷＬは定電圧回路１６Ａからの電圧の供給を受け、選択ワード線電圧ＶＷＬが急速に立ち上がる。

また、制御回路１３は、時刻ｔ１において制御信号ＳＩＮＫＥＮ１６１をハイレベルにする。制御信号ＳＩＮＫＥＮ１６１がハイレベルになったことで、選択ビット線ＢＬは、接地電圧ＶＳＳのノードに接続される。よって、選択ビット線電圧ＶＢＬの値は接地電圧ＶＳＳになる。図１８に示されるように、メモリセルＭＣには、選択ワード線電圧ＶＷＬ－選択ビット線電圧ＶＢＬの値の電圧が印加される。

図１７に示されるように、時刻ｔ３において、選択ワード線ＷＬ電圧ＶＷＬは、電圧Ｖ１に到達する。電圧Ｖ１は、半選択電圧Ｖｕｓｅｌより大きく、閾値電圧ＶＴＨよりも小さい。電圧Ｖ１は読出し動作における電圧Ｖ１と同じ値であってもよいし、異なる値であっても良い。電圧Ｖ１の詳細については後述される。

時刻ｔ３から時刻ｔ４を含む期間に亘って、メモリコントローラ２は、制御信号ＷＥＮＳ１６２をハイレベルにする。制御信号ＷＥＮＳ１６２がハイレベルになったことに基づいて、制御信号生成回路１３Ｂは、定電圧ドライバ制御信号ＣＶ１６をローレベルにする。制御信号生成回路１３Ｂは、制御信号ＷＥＮＳ１６２がハイレベルになった後、制御信号ＷＥＮＳ１６２のレベルによらずに定電圧ドライバ制御信号ＣＶ１６をローレベルに維持する。また、制御信号ＷＥＮＳ１６２がハイレベルになったことに基づいて、制御信号生成回路１３Ｂは、定電流ドライバ制御信号ＣＣ１６をハイレベルにする。制御信号生成回路１３Ｂは、制御信号ＷＥＮＳ１６２がハイレベルになった後、制御信号ＷＥＮＳ１６２のレベルによらずに定電流ドライバ制御信号ＣＣ１６をハイレベルに維持する。

このときの書込み回路１６の接続の一例を図１９として示す。図１９は、実施形態に係る磁気記憶装置１の書込み回路１６に定電流回路１６Ｂが接続されている状態の一例を示す回路図である。図１９に示されるように選択ワード線ＷＬは、時刻ｔ３から、定電圧回路１６Ａから切断されるとともに定電流回路１６Ｂと接続される。このため、選択ワード線ＷＬは、定電流回路１６Ｂから定電流を供給される。

これにより、図１７に例示されるように、時刻ｔ３において、選択ワード線電圧ＶＷＬは、急速に大きくなる動きから、単位時間当たり一定の大きさで上昇する動きへと変化する。

時刻ｔ５において、選択ワード線電圧ＶＷＬが、閾値電圧ＶＴＨに到達する。これにより、スイッチング素子ＳＥに電圧ＶＴＨ－ＶＳＳ（＝ＶＴＨ）の電圧が印加される。この結果、スイッチング素子ＳＥがオンする。よって、選択ワード線ＷＬと選択ビット線ＢＬとの間にＰ書込み電流Ｉｗｐが流れる。Ｐ書込み電流Ｉｗｐは、ノードＶＤＤから、切り替えスイッチＴＲ２及びＭＯＳＦＥＴ１６１を経由してノードＶＳＳに向かって流れる。Ｐ書込み電流Ｉｗｐが流れることにより、選択ワード線電圧ＶＷＬが低下する。選択ワード線電圧ＶＷＬは、選択ＭＴＪ素子ＭＴＪの抵抗状態に基づく大きさの電圧に落着する。選択メモリセルＭＣの初期状態は高抵抗状態であるため、時刻ｔ５において、選択ワード線電圧ＶＷＬは、選択ＭＴＪ素子ＭＴＪが高抵抗状態電圧Ｖ３に落着する。

時刻ｔ７から時刻ｔ８を含む期間に亘って、選択ＭＴＪ素子ＭＴＪが高抵抗状態から低抵抗状態に切り換わる。これにより、選択ワード線電圧ＶＷＬが高抵抗状態電圧Ｖ３から、低抵抗状態電圧Ｖ２に落着する。

時刻ｔ９から時刻ｔ１０を含む期間に亘って、メモリコントローラ２は、制御信号ＷＥＮＥ１６をハイレベルにする。制御信号ＷＥＮ１６がハイレベルになったことに基づいて、制御信号生成回路１３Ｂは、定電流ドライバ制御信号ＣＣ１６をローレベルにし、その後も定電流ドライバ制御信号ＣＣ１６をローレベルに維持する。よって、時刻ｔ９から、選択ワード線ＷＬは、定電流回路１６Ｂから切断される。このため、選択ワード線電圧ＶＷＬは半選択電圧Ｖｕｓｅｌに戻る。また、制御回路１３は、時刻ｔ９において制御信号ＳＩＮＫＥＮ１６１をローレベルにする。制御信号ＳＩＮＫＥＮ１６１がローレベルになったことで、選択ビット線電圧ＶＢＬの値は半選択電圧Ｖｕｓｅｌに戻る。

図示が省略されているが、例えば、書込み動作が終了する時刻ｔ１０よりも後の時刻において、選択ビット線電圧ＶＢＬ、選択ワード線電圧ＶＷＬ、非選択ビット線電圧ＶＢＬｕｓｅｌ、及び非選択ワード線電圧ＶＷＬｕｓｅｌは、接地電圧ＶＳＳに戻る。メモリコントローラ２は、時刻ｔ１０よりも後の時刻において書込み動作が終了すると、選択ビット線電圧ＶＢＬ、選択ワード線電圧ＶＷＬ、非選択ビット線電圧ＶＢＬｕｓｅｌ、及び非選択ワード線電圧ＶＷＬｕｓｅｌを半選択電圧Ｖｕｓｅｌに設定する。

時刻ｔ５から時刻ｔ９を含む期間に亘って、選択メモリセルＭＣに対するデータの設定動作が行われる。データの設定動作とは、選択メモリセルＭＣのＭＴＪ素子ＭＴＪを、書込みデータに基づいた抵抗状態に設定する動作である。Ｐ書込み電流Ｉｗｐは、時刻ｔ５から時刻ｔ９を含む期間に亘って流れる。時刻ｔ１から時刻ｔ３を含む期間に亘って、実施形態に係る磁気記憶装置１の書込み回路１６は、図１８に例示されるような接続の状態である。時刻ｔ３から時刻ｔ９を含む期間に亘って、実施形態に係る磁気記憶装置１の書込み回路１６は、図１９に例示されるような接続の状態である。

［１－３］実施形態の利点（効果）
以上で説明した実施形態に係る磁気記憶装置１によれば、書込み及び読出しを開始するまでに掛かる時間を短くすることができ、応答速度の速い磁気記憶装置を提供することができる。以下に、実施形態に係る磁気記憶装置１の詳細な効果について説明する。

図２０は、実施形態の比較例に係る磁気記憶装置１１１のデータ読出しの間における選択ビット線電圧ＶＢＬの状態を示す概念図である。図２０には、比較のために図１１に示された実施形態に係る磁気記憶装置１のデータ読出しの間における選択ビット線電圧ＶＢＬの状態を併せて示している。

磁気記憶装置１１１の読出し回路は、例えば定電流回路を有し、定電圧回路を有しない。すなわち、磁気記憶装置１１１は、主に読出し回路及び書込み回路に定電圧回路を有しない点において実施形態に係る磁気記憶装置１と異なる。

図２０に示されるように、磁気記憶装置１１１は、定電圧回路を有しないため、定電流回路によって選択ビット線電圧ＶＢＬの値が上昇する。具体的には、磁気記憶装置１１１の選択ビット線ＢＬは、時刻ｔ１において定電流回路に接続され、定電流を供給される。これにより、磁気記憶装置１１１の選択ビット線電圧ＶＢＬは、時刻ｔ１から単位時間当たり一定の大きさで上昇する。

時刻ｔｘにおいて、磁気記憶装置１１１の選択ビット線電圧ＶＢＬが、閾値電圧ＶＴＨに到達する。これにより、スイッチング素子ＳＥに電圧ＶＴＨ－ＶＳＳ（＝ＶＴＨ）の電圧が印加される。この結果、スイッチング素子ＳＥがオンする。よって、選択ビット線ＢＬと選択ワード線ＷＬとの間に電流が流れ、選択ビット線電圧ＶＢＬが低下する。選択ビット線電圧ＶＢＬは、選択メモリセルＭＣの抵抗状態に基づく大きさの電圧に落着する。時刻ｔｘより後の時刻の挙動については、実施形態の磁気記憶装置１と同様であるため、説明は省略される。

このように、磁気記憶装置１１１の選択ビット線電圧ＶＢＬは、半選択電圧Ｖｕｓｅｌから、閾値電圧ＶＴＨまで、単位時間当たり一定の大きさで上昇する。このため、磁気記憶装置１１１の選択ビット線電圧ＶＢＬが閾値電圧ＶＴＨに到達する時刻は、時刻ｔ５よりも遅い時刻である時刻ｔｘである。時刻ｔ５は、実施形態の磁気記憶装置１の選択ビット線電圧ＶＢＬが閾値電圧ＶＴＨに到達する時刻である。すなわち、磁気記憶装置１１１の選択ビット線電圧ＶＢＬは、磁気記憶装置１の選択ビット線電圧ＶＢＬと比較して、閾値電圧ＶＴＨに到達するまでの時間が長くなり得る。すなわち磁気記憶装置１１１は、磁気記憶装置１と比較して、読出しを開始するまでに掛かる時間が長くなり得る。

実施形態に係る磁気記憶装置１は、読出し回路１７に定電流回路１７Ｂ及び定電圧回路１７Ａを有している。定電圧回路１７Ａは、定電流回路１７Ｂと比較して、選択ビット線電圧ＶＢＬの電圧を上げる速度が速い。このため、実施形態に係る磁気記憶装置１は、定電圧回路１７Ａを使用できる分、比較例のように定電流回路のみを使用して読出しを行う場合と比較して、読出しを開始するまでの時間を短くすることが可能である。

次に、電圧Ｖ１について述べられる。前述の通り、電圧Ｖ１は、半選択電圧Ｖｕｓｅｌより大きく、閾値電圧ＶＴＨよりも小さい。電圧Ｖ１は、半選択電圧Ｖｕｓｅｌより大きく、閾値電圧ＶＴＨよりも小さい値の間で任意に設定することができる。電圧Ｖ１が閾値電圧ＶＴＨに近い値であるほど、定電圧回路１７Ａによって選択ビット線電圧ＶＢＬの電圧を上げる時間が長くなる。定電圧回路１７Ａによって選択ビット線電圧ＶＢＬの電圧を上げる時間が長くなるほど、読出しを開始するまでの時間を短くすることが可能である。

しかしながら、スイッチング素子ＳＥの閾値電圧ＶＴＨはメモリセルＭＣ毎にある程度のばらつきを有するため、Ｖ１の値が閾値電圧ＶＴＨにあまりに近すぎると、低い方にばらついた閾値電圧ＶＴＨを有するスイッチング素子ＳＥが、定電圧ドライバ制御信号ＣＶ１７によってオンしてしまう。選択ビット線電圧ＶＢＬを急速に大きくする定電圧ドライバ制御信号ＣＶ１７によって、スイッチング素子ＳＥがオンしてしまうと、スイッチング素子ＳＥの制御に不具合が生じ得る。

反対に、電圧Ｖ１の値が半選択電圧Ｖｕｓｅｌに近すぎると、定電圧回路１７Ａによって選択ビット線電圧ＶＢＬの電圧を上げる時間が短くなる。定電圧回路１７Ａによって選択ビット線電圧ＶＢＬの電圧を上げる時間が短くなると、読出しを開始するまでの時間を短くするという効果が低減し得る。

よって、電圧Ｖ１の値は、スイッチング素子ＳＥが、定電圧ドライバ制御信号ＣＶ１７によってオンしてしまわない程度に大きい値であることが望ましい。

上述の効果は、書込み動作に関しても同様で、実施形態に係る磁気記憶装置１は、定電圧回路１６Ａを使用できる分、比較例のように定電流回路のみを使用して書込みを行う場合と比較して、書込みを開始するまでの時間を短くすることが可能である。

［２］その他の変形例等
（第１例）
実施形態の第１変形例に係る磁気記憶装置１のタイミングチャートは、実施形態の磁気記憶装置１のタイミングチャートとそれぞれ異なる。以下、実施形態の第１変形例に係る磁気記憶装置１は、実施形態の磁気記憶装置１との区別のために、磁気記憶装置１ｂと称される場合がある。

図２１は、実施形態の第１変形例に係る磁気記憶装置１ｂのデータ読出しの間のいくつかの信号の状態を時間に沿って示したタイミングチャートである。制御信号ＷＥＮＳ１７１、ＷＥＮＳ１７２、ＷＥＮＥ１７、及びＳＩＮＫＥＮ１７、定電圧ドライバ制御信号ＣＶ１７、定電流ドライバ制御信号ＣＣ１７、選択ビット線電圧ＶＢＬ、選択ワード線電圧ＶＷＬ、非選択ビット線電圧ＶＢＬｕｓｅｌ、並びに非選択ワード線電圧ＶＷＬｕｓｅｌは、図１１を引用して説明されたものと同様であるため、説明は省略される。

上述した実施形態に係る磁気記憶装置１の選択ビット線ＢＬでは、時刻ｔ３において定電圧回路１７Ａから切断されるとともに定電流回路１７Ｂと接続される場合について例示された。第１変形例に係る磁気記憶装置１ｂの選択ビット線ＢＬは、時刻ｔ３において定電圧回路１７Ａから切断された後、時刻ｔ３よりも後の時刻である時刻ｔ３’において定電流回路１７Ｂと接続される。

例えば時刻ｔ３において制御信号ＷＥＮＳ１７２がオンになってから、定電流ドライバ制御信号ＣＣ１７がオンになるまでの間に、信号を伝送する為の時間等の意図しない遅延が生じる場合がある。この場合、定電流ドライバ制御信号ＣＣ１７がオンになるのは、時刻ｔ３よりも後の時刻である時刻ｔ３’となる。

（第２例）
上述の第１変形例は、書込み動作に関しても同様に適用される。実施形態の第２変形例に係る磁気記憶装置１のタイミングチャートは、実施形態の磁気記憶装置１のタイミングチャートとそれぞれ異なる。以下、実施形態の第２変形例に係る磁気記憶装置１は、実施形態の磁気記憶装置１との区別のために、磁気記憶装置１ｃと称される場合がある。

図２２は、実施形態の第２変形例に係る磁気記憶装置１ｃのデータ書込みの間のいくつかの信号の状態を時間に沿って示したタイミングチャートである。制御信号ＷＥＮＳ１６１、ＷＥＮＳ１６２、ＷＥＮＥ１６、及びＳＩＮＫＥＮ１６２、定電圧ドライバ制御信号ＣＶ１６、定電流ドライバ制御信号ＣＣ１６、選択ビット線電圧ＶＢＬ、選択ワード線電圧ＶＷＬ、非選択ビット線電圧ＶＢＬｕｓｅｌ、並びに非選択ワード線電圧ＶＷＬｕｓｅｌは、図１４を引用して説明されたものと同様であるため、説明は省略される。

上述した実施形態に係る磁気記憶装置１の選択ビット線ＢＬでは、時刻ｔ３において定電圧回路１６Ａから切断されるとともに定電流回路１６Ｂと接続される場合について例示された。第２変形例に係る磁気記憶装置１ｃの選択ビット線ＢＬは、時刻ｔ３において定電圧回路１６Ａから切断された後、時刻ｔ３よりも後の時刻である時刻ｔ３’において定電流回路１６Ｂと接続される。

例えば時刻ｔ３において制御信号ＷＥＮＳ１６２がオンになってから、定電流ドライバ制御信号ＣＣ１６がオンになるまでの間に、信号を伝送する為の時間等の意図しない遅延が生じる場合がある。この場合、定電流ドライバ制御信号ＣＣ１６がオンになるのは、時刻ｔ３よりも後の時刻である時刻ｔ３’となる。

実施形態において、磁気記憶装置１、１ｂ、及び１ｃの構造はその他の構造であってもよい。

本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していてもよい。

本発明の実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１ｂ，１ｃ，１１１…磁気記憶装置、２…メモリコントローラ、１１…メモリセルアレイ、１２…入出力回路、１３…制御回路、１３Ａ，１３Ｂ…制御信号生成回路、１４…ロウ選択回路、１５…カラム選択回路、１６…書込み回路、１６Ａ，１７Ａ…定電圧回路、１６Ｂ，１７Ｂ…定電流回路、１７…読出し回路、１８…電圧生成回路、２１，２２…導電体、２４…下部電極、２５…可変抵抗材料、２６…上部電極、３１，３３…強磁性層、３２…絶縁層

Claims (20)

1. 第１方向に延びる第１の配線と、
   前記第１方向と交差する第２方向に延びる第２の配線と、
   前記第１の配線と前記第２の配線との間に電気的に接続され、可変抵抗素子及びスイッチング素子を含むメモリセルと、
   電流源回路と電圧源回路とを含み、前記電流源回路又は前記電圧源回路から書込み電圧を供給することで前記メモリセルにデータを書込む書込み回路と、を備え、
   前記書込み回路は、前記第１の配線及び前記第２の配線の一方に、前記書込み電圧よりも低い電圧である第１電圧が印加されている間、前記第１の配線及び前記第２の配線の他方に、
   前記書込み電圧の供給を開始する第１の時刻から第２の時刻までの第１の期間において、前記電圧源回路を用いて、前記書込み電圧を供給し、
   前記第２の時刻よりも後の時刻である第３の時刻から前記書込み電圧の供給を停止する第４の時刻までの第２の期間において、前記電流源回路を用いて、前記書込み電圧を供給する、
   磁気記憶装置。
2. 前記第１の配線及び前記第２の配線は、前記第１の時刻よりも前の時刻において、前記第１電圧よりも高く前記書込み電圧よりも低い値である第２電圧が印加される、
   請求項１に記載の磁気記憶装置。
3. 前記第２の時刻において、前記第１の配線又は前記第２の配線の他方は、第３電圧を有しており、
   前記第３電圧は、前記スイッチング素子をオンさせる電圧よりも小さく、前記第２電圧よりも大きい、
   請求項２に記載の磁気記憶装置。
4. 前記第３電圧は、前記第２電圧よりも前記スイッチング素子をオンさせる電圧に近い、
   請求項３に記載の磁気記憶装置。
5. 第２電流源回路と第２電圧源回路とを含み、前記第２電流源回路又は前記第２電圧源回路から読出し電圧を供給することで前記メモリセルからデータを読出す読出し回路を更に備え、
   前記読出し回路は、前記第１の配線及び前記第２の配線の一方に、前記読出し電圧よりも低い電圧である前記第１電圧が印加されている間、前記第１の配線及び前記第２の配線の他方に、
   前記読出し電圧の供給を開始する第５の時刻から第６の時刻までの第３の期間において、前記第２電圧源回路を用いて、前記読出し電圧を供給し、
   前記第６の時刻よりも後の時刻である第７の時刻から前記読出し電圧の供給を停止する第８の時刻までの第４の期間において、前記第２電流源回路を用いて、前記読出し電圧を供給する、
   請求項１に記載の磁気記憶装置。
6. 前記第２の期間より前記第１の期間の方が、前記第１の配線及び前記第２の配線の他方における、単位時間あたりの電圧値の上昇が大きい期間を有する、
   請求項１に記載の磁気記憶装置。
7. 第１方向に延びる第１の配線と、
   前記第１方向と交差する第２方向に延びる第２の配線と、
   前記第１の配線と前記第２の配線との間に電気的に接続され、可変抵抗素子及びスイッチング素子を含むメモリセルと、
   書込み電圧を供給することで前記メモリセルにデータを書込む書込み回路と、を備え、
   前記書込み回路は、
   電圧源と第１のノードとの間に電気的に接続された第１のトランジスタと、
   電流源と第１のノードとの間に電気的に接続された第２のトランジスタと、
   前記第１のノードと前記第１の配線との間に電気的に接続された第３のトランジスタと、
   前記第１のノードと前記第２の配線との間に電気的に接続された第４のトランジスタと、
   前記第１の配線と前記電圧源の電圧より低い電圧の第１電源との間に電気的に接続された第５のトランジスタと、
   前記第２の配線と前記第１電源との間に電気的に接続された第６のトランジスタと、を有し、
   前記第１の配線及び前記第２の配線の一方に、前記書込み電圧よりも低い電圧である第１電圧が印加されている間、
   前記第１の配線及び前記第２の配線の他方に、
   前記書込み電圧の供給を開始する第１の時刻から第２の時刻までの第１の期間において、前記第１のトランジスタを用いて、前記書込み電圧を供給し、
   前記第２の時刻よりも後の時刻である第３の時刻から前記書込み電圧の供給を停止する第４の時刻までの第２の期間において、前記第２のトランジスタを用いて、前記書込み電圧を供給する、
   磁気記憶装置。
8. 前記第１のトランジスタの制御端子は、前記第１の期間において第１信号を受信し、
   前記第２のトランジスタの制御端子は、前記第２の期間において第２信号を受信し、
   前記第３のトランジスタの制御端子は、前記第１の配線及び前記第２の配線の一方に前記第１電圧が印加されている間である第３の期間において、第３信号を受信し、
   前記第６のトランジスタの制御端子は、前記第３の期間において第４信号を受信する、
   請求項７に記載の磁気記憶装置。
9. 前記第１のトランジスタの制御端子は、前記第１の期間において第１信号を受信し、
   前記第２のトランジスタの制御端子は、前記第２の期間において第２信号を受信し、
   前記第４のトランジスタの制御端子は、前記第１の配線及び前記第２の配線の一方に前記第１電圧が印加されている間である第３の期間において、第３信号を受信し、
   前記第５のトランジスタの制御端子は、前記第３の期間において第４信号を受信する、
   請求項７に記載の磁気記憶装置。
10. 前記第１の配線及び前記第２の配線は、前記第１の時刻よりも前の時刻において、前記第１電圧よりも高く前記書込み電圧よりも低い値である第２電圧が印加される、
    請求項７に記載の磁気記憶装置。
11. 前記第２の時刻において、前記第１の配線又は前記第２の配線の他方は、第３電圧を有しており、
    前記第３電圧は、前記スイッチング素子をオンさせる電圧よりも小さく、前記第２電圧よりも大きい、
    請求項１０に記載の磁気記憶装置。
12. 前記第３電圧は、前記第２電圧よりも前記スイッチング素子をオンさせる電圧に近い、
    請求項１１に記載の磁気記憶装置。
13. 前記第２の期間より前記第１の期間の方が、前記第１の配線及び前記第２の配線の他方における、単位時間あたりの電圧値の上昇が大きい期間を有する、
    請求項７に記載の磁気記憶装置。
14. 第１方向に延びる第１の配線と、
    前記第１方向と交差する第２方向に延びる第２の配線と、
    前記第１の配線と前記第２の配線との間に電気的に接続され、可変抵抗素子及びスイッチング素子を含むメモリセルと、
    電流源回路と電圧源回路とを含み、前記電流源回路又は前記電圧源回路から読出し電圧を供給することで前記メモリセルからデータを読出す読出し回路と、
    を備え、
    前記読出し回路は、前記第１の配線及び前記第２の配線の一方に、前記読出し電圧よりも低い電圧である第１電圧が印加されている間、前記第１の配線及び前記第２の配線の他方に、
    前記読出し電圧の供給を開始する第１の時刻から第２の時刻までの第１の期間において、前記電圧源回路を用いて、前記読出し電圧を供給し、
    前記第２の時刻よりも後の時刻である第３の時刻から前記読出し電圧の供給を停止する第４の時刻までの第２の期間において、前記電流源回路を用いて、前記読出し電圧を供給する、
    磁気記憶装置。
15. 前記読出し回路は、
    電圧源と第１のノードとの間に電気的に接続された第１のトランジスタと、
    電流源と第１のノードとの間に電気的に接続された第２のトランジスタと、
    前記第１の配線と接地電源との間に電気的に接続された第３のトランジスタと、を有する、
    請求項１４に記載の磁気記憶装置。
16. 前記第１のトランジスタの制御端子は、前記第１の期間において第１信号を受信し、
    前記第２のトランジスタの制御端子は、前記第２の期間において第２信号を受信し、
    前記第３のトランジスタの制御端子は、前記第１の配線及び前記第２の配線の一方に前記第１電圧が印加されている間である第３の期間において、第３信号を受信する、
    請求項１５に記載の磁気記憶装置。
17. 前記第１の配線及び前記第２の配線は、前記第１の時刻よりも前の時刻において、前記第１電圧よりも高く前記読出し電圧よりも低い値である第２電圧が印加される、
    請求項１４に記載の磁気記憶装置。
18. 前記第２の時刻において、前記第１の配線又は前記第２の配線の他方は、第３電圧を有しており、
    前記第３電圧は、前記スイッチング素子をオンさせる電圧よりも小さく、前記第２電圧よりも大きい、
    請求項１７に記載の磁気記憶装置。
19. 前記第３電圧は、前記第２電圧よりも前記スイッチング素子をオンさせる電圧に近い、
    請求項１８に記載の磁気記憶装置。
20. 前記第２の期間より前記第１の期間の方が、前記第１の配線及び前記第２の配線の他方における、単位時間あたりの電圧値の上昇が大きい期間を有する、
    請求項１４に記載の磁気記憶装置。

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