TWI791211B - 電阻變化型記憶裝置 - Google Patents

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TWI791211B
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Abstract

實施方式提供一種可實現干擾抑制及高積體之電阻變化型記憶裝置。  一實施方式之電阻變化型記憶裝置係具備記憶胞、第1導電體、第2導電體及第3導電體。記憶胞含第1子記憶胞及第2子記憶胞。第1子記憶胞含第1可變電阻元件及第1雙向切換元件。第2子記憶胞含第2可變電阻元件及第2雙向切換元件。第1子記憶胞在第1導電體上方。第2導電體在第1子記憶胞上方。第2子記憶胞在第2導電體上方。第3導電體在第2子記憶胞上方。電阻變化型記憶裝置構成為接收第1資料，從記憶胞讀出之第2資料與第1資料不一致時，對記憶胞寫入第1資料。

Description

電阻變化型記憶裝置
實施方式總體上關於一種電阻變化型記憶裝置。
作為記憶裝置之一種，已知電阻變化型記憶裝置。電阻變化型記憶裝置使用具有動態可變電阻之元件來記憶資料。要求電阻變化型記憶裝置能抑制干擾及(或)具有較高積體度。
本發明所欲解決之問題在於提供一種可實現干擾抑制及高積體之電阻變化型記憶裝置。
一實施方式之電阻變化型記憶裝置具備記憶胞、第1導電體、第2導電體及第3導電體。記憶胞包含第1子記憶胞及第2子記憶胞。第1子記憶胞包含第1可變電阻元件及第1雙向切換元件。第2子記憶胞包含第2可變電阻元件及第2雙向切換元件。上述第1子記憶胞位於上述第1導電體之上方。上述第2導電體位於上述第1子記憶胞之上方。上述第2子記憶胞位於上述第2導電體之上方。上述第3導電體位於上述第2子記憶胞之上方。電阻變化型記憶裝置構成為，接收第1資料，當從上述記憶胞讀出之第2資料與上述第1資料不一致時，將上述第1資料寫入上述記憶胞。
以下，參照圖式來記載實施方式。以下記載中，對具有大致相同功能及構成之構成要素標註相同參考符號。為了將具有大致相同功能及構成之複數個構成要素相互區分，有時會於參考符號之末尾標註另一數字或文字。
圖式係示意圖，厚度與平面尺寸之關係、各層厚度之比率等可能與實際不同。圖式彼此間可能包含尺寸關係或比率互不相同之部分。又，關於某實施方式之所有記載，只要未明確或清楚地排除，則亦適用於其他實施方式之記載。
無須如以下示例般區分各功能區塊。例如，一部分功能可由與例示功能區塊不同之功能區塊執行。進而，例示功能區塊可分割成更細分之功能子區塊。
本說明書及申請專利範圍中，所謂某第1要素「連接」於另一第2要素，包含第1要素直接或始終連接於第2要素，或者選擇性地經由具有導電性之要素連接於第2要素。
以下，使用xyz正交座標系統來記載實施方式。
1.第1實施方式  1.1.構造(構成)  1.1.1.整體構造  圖1表示第1實施方式之電阻變化型記憶裝置之功能區塊。圖1亦示出記憶體控制器。
如圖1所示，電阻變化型記憶裝置1由記憶體控制器2控制。電阻變化型記憶裝置1從電阻變化型記憶裝置1之外部接受電源電位Vdd及接地電位(或共通電位)Vss。電阻變化型記憶裝置1例如從記憶體控制器2接受電源電位Vdd及接地電位Vss。接地電位Vss例如為0 V。電阻變化型記憶裝置1使用電源電位Vdd及接地電位Vss，基於記憶體控制器2之控制而動作。
電阻變化型記憶裝置1包含記憶胞陣列11、輸入輸出電路12、控制電路13、行選擇電路15、寫入電路16及讀出電路17。
記憶胞陣列11包含複數個記憶胞MC、複數個字元線WL、複數個位元線BL及複數個位元線¯BL。記憶胞MC可非揮發地記憶資料。各記憶胞MC與1個字元線WL、及1個位元線對BLP連接。各位元線對BLP由位元線BL及¯BL構成。字元線WL與列建立關聯。位元線對BLP與行建立關聯。藉由選擇1列及選擇1行，而特定出1個或複數個記憶胞MC。
輸入輸出電路12從記憶體控制器2接收控制信號CNT、指令CMD、位址信號ADD及資料DAT。輸入輸出電路12向記憶體控制器2發送資料DAT。當向電阻變化型記憶裝置1中寫入資料時，資料DAT為寫入資料。當從電阻變化型記憶裝置1中讀出資料時，資料DAT為讀出資料。
控制電路13從輸入輸出電路12接收控制信號CNT及指令CMD。控制電路13基於由控制信號CNT指示之控制及指令CMD，控制寫入電路16。具體而言，控制電路13對寫入電路16發送控制信號CN1，使用控制信號CN1來控制寫入電路16。控制信號CN1可包含複數個不同之控制信號。
控制電路13基於由控制信號CNT指示之控制及指令CMD，控制讀出電路17。具體而言，控制電路13對讀出電路17發送控制信號CN2，使用控制信號CN2來控制讀出電路17。控制信號CN1可包含複數個不同之控制信號。
寫入電路16進行用於向記憶胞MC寫入資料之處理及控制。寫入電路16接受電源電位Vdd及接地電位Vss。寫入電路16從輸入輸出電路12接收寫入資料Dw。寫入資料Dw係被寫入到作為資料寫入對象之記憶胞MC之資料。寫入電路16使用電源電位Vdd及接地電位Vss，產生資料寫入時使用之複數個電位。資料寫入時使用之複數個電位具有各種大小。資料寫入時使用之複數個電位被稱為寫入用電位Vw。寫入電路16接收控制信號CN1及寫入資料Dw。寫入電路16基於控制信號CN1及寫入資料Dw，對列選擇電路14及行選擇電路15供給1個或複數個寫入用電位Vw。
讀出電路17進行用於從記憶胞MC讀出資料之處理及控制。讀出電路17接受電源電位Vdd及接地電位Vss。讀出電路17使用電源電位Vdd及接地電位Vss，產生資料讀出時使用之複數個電位。資料讀出時使用之複數個電位具有各種大小。資料讀出時使用之複數個電位被稱為讀出用電位Vr。讀出電路17接收控制信號CN2。讀出電路17基於控制信號CN2，對列選擇電路14及行選擇電路15供給1個或複數個讀出用電位Vr。
讀出電路17包含1個或複數個感測放大器。讀出電路17經由控制信號CN2及行選擇電路15，與1個位元線對BLP連接，上述位元線對BLP與作為讀出對象之記憶胞MC連接。讀出電路17接受所連接之位元線對BLP之位元線BL及¯BL各自之上之電位Vb1及Vb2。讀出電路17使用感測放大器，基於電位Vb1及Vb2，辨別作為讀出對象之記憶胞MC中所記憶之資料。經辨別之資料作為讀出資料Dr被供給至輸入輸出電路12。
列選擇電路14從寫入電路16接受寫入用電位Vw。列選擇電路14從讀出電路17接受讀出用電位Vr。列選擇電路14從輸入輸出電路12接收位址信號ADD。列選擇電路14對與由所接收到之位址信號ADD特定出之列建立關聯之1個字元線WL施加寫入用電位Vw。列選擇電路14對與由所接收到之位址信號ADD特定出之列建立關聯之1個字元線WL以外之字元線WL，施加另一寫入用電位Vw。列選擇電路14對與由所接收到之位址信號ADD特定出之列建立關聯之1個字元線WL，施加讀出用電位Vr。列選擇電路14對與由所接收到之位址信號ADD特定出之列建立關聯之1個字元線WL以外之字元線WL，施加另一讀出用電位Vr。
行選擇電路15從寫入電路16接受寫入用電位Vw。行選擇電路15從讀出電路17接受讀出用電位Vr。行選擇電路15從輸入輸出電路12接收位址信號ADD。行選擇電路15對與由所接收到之位址信號ADD特定出之行建立關聯之1個位元線對BLP，施加基於寫入資料Dw之寫入用電位Vw。行選擇電路15對與由所接收到之位址信號ADD特定出之行建立關聯之1個位元線對BLP以外之位元線對BLP，施加另一寫入用電位Vw。行選擇電路15對與由所接收到之位址信號ADD特定出之行建立關聯之1個位元線對BLP，施加讀出用電位Vr。行選擇電路15對與由所接收到之位址信號ADD特定出之行建立關聯之1個位元線對BLP以外之位元線對BLP，施加另一讀出用電位Vr。
1.1.2.記憶胞陣列之電路構成  圖2係第1實施方式之記憶胞陣列11之電路圖。如圖2所示，記憶胞陣列11包含M＋1(M為自然數)個字元線WL(WL＜0＞、WL＜1＞、…、WL＜M＞)。記憶胞陣列11進而包含N＋1(N為自然數)個位元線BL(BL＜0＞、BL＜1＞、…、BL＜N＞)及N＋1個位元線¯BL(¯BL＜0＞、¯BL＜1＞、…、¯BL＜N＞)。
各記憶胞MC與1個位元線對BLP及1個字元線WL連接。各記憶胞MC具有第1節點N1、第2節點N2及第3節點N3。各記憶胞MC於第1節點N1，與字元線WL連接。各記憶胞MC於第2節點N2，與位元線對BLP中之位元線BL連接。各記憶胞MC於第3節點N3，與位元線對BLP中之位元線¯BL連接。更具體之內容如下。對於α為0以上M以下之整數之所有實例及β為0以上N以下之整數之所有實例之全部組合，記憶胞MC包含記憶胞MC＜α，β＞。對於α為0以上M以下之整數之所有實例及β為0以上N以下之整數之所有實例之全部組合，記憶胞MC＜α，β＞於第1節點N1與字元線WL＜α＞連接。對於α為0以上M以下之整數之所有實例及β為0以上N以下之整數之所有實例之全部組合，記憶胞MC＜α，β＞於第2節點N2與位元線BL＜β＞連接。對於α為0以上M以下之整數之所有實例及β為0以上N以下之整數之所有實例之全部組合，記憶胞MC＜α，β＞於第3節點N3與位元線¯BL＜β＞連接。
1.1.3.記憶胞之電路構成  圖3係第1實施方式之記憶胞MC之電路圖。如圖3所示，各記憶胞MC包含2個子記憶胞SMC。有時，其中一個子記憶胞SMC被稱為第1子記憶胞SMCa，另一個子記憶胞SMC被稱為第2子記憶胞SMCb。第1子記憶胞SMCa及第2子記憶胞SMCb各自包含1個可變電阻元件VR(VRa或VRb)、及1個選擇器SE(SEa或SEb)。具體而言，第1子記憶胞SMCa包含1個可變電阻元件VRa及1個選擇器SEa，第2子記憶胞SMCb包含1個可變電阻元件VRb及1個選擇器SEb。
各記憶胞MC中，選擇器SEa、可變電阻元件VRa、選擇器SEb及可變電阻元件VRb依序串聯連接。各記憶胞MC中，可變電阻元件VRa與選擇器SEb連接之節點作為第1節點N1發揮功能。各記憶胞MC中，選擇器SEa之與可變電阻元件VRa為相反側之一端作為第2節點N2發揮功能。各記憶胞MC中，可變電阻元件VRb之與選擇器SEb為相反側之一端作為第3節點N3發揮功能。
可變電阻元件VR可於低電阻狀態與高電阻狀態之間切換。可變電阻元件VR可利用這兩個電阻狀態之差異，記憶1位元之資料。
選擇器SE可為例如以下所記載之切換元件。切換元件具有2個端子，當於兩端子間朝第1方向施加小於第1閾值之電壓時，該切換元件為高電阻狀態、例如非電性導通狀態(斷開狀態)。另一方面，當於兩端子間朝第1方向施加小於第1閾值以上之電壓時，該切換元件為低電阻狀態、例如電性導通狀態(導通狀態)。進而，切換元件於與第1方向相反之第2方向上，亦具有和此種基於朝第1方向施加之電壓之大小在高電阻狀態與低電阻狀態之間切換之功能相同之功能。即，切換元件為雙向二極體元件等雙向切換元件。藉由切換元件導通或斷開，可控制是否對與切換元件連接之可變電阻元件VR供給電流，即，選擇抑或不選擇可變電阻元件VR。
各記憶胞MC使用該記憶胞MC之2個可變電阻元件VRa及VRb來記憶1位元之資料。各記憶胞MC中，可變電阻元件VRa及VRb記憶彼此互補之1位元之資料。各記憶胞MC基於可變電阻元件VRa及VRb之任一個是否記憶有資料“0”，而記憶1位元之資料。
可變電阻元件VRa及VRb之任一個記憶有資料“0”之狀態可被視作由記憶胞MC記憶有資料“0”之狀態。以下記載係基於可變電阻元件VRa記憶有資料“0”之狀態即為包含該可變電阻元件VRa之記憶胞MC記憶有資料“1”之狀態之例。另一方面，可變電阻元件VRb記憶有資料“0”之狀態被視作包含該可變電阻元件VRa之記憶胞MC記憶有資料“0”之狀態。
1.1.4.記憶胞陣列之構造  圖4及圖5表示第1實施方式之記憶胞陣列11之局部截面構造。圖4表示沿著xz面之截面，圖5表示沿著yz面之截面。
如圖4及圖5所示，於半導體基板(未圖示)之上方設置有複數個導電體21。導電體21沿著y軸延伸，且沿著x軸排列。各導電體21作為1個位元線BL發揮功能。複數個導電體21源自相同導電體。即，複數個導電體21係藉由將用於導電體21之沿著xy面擴展之導電體局部去除而形成。以下，即便未明示，位於某一層(位於某高度之1個連續範圍之區域)且相互獨立之構成要素亦為藉由局部去除某一種材料或經積層之多種材料而形成。由此，此種構成要素具有以下特性，即，相比由分別形成之獨立材料形成時，不均較小。
各導電體21於上表面，與複數個記憶胞MC之各者之第1子記憶胞SMCa各自之底面連接。各第1子記憶胞SMCa於xy面上，具有例如圓形形狀。第1子記憶胞SMCa於各導電體21上沿著y軸排列，根據此種配置，第1子記憶胞SMCa於xy面上呈矩陣狀排列。各第1子記憶胞SMCa包含作為選擇器SE發揮功能之構造、及作為可變電阻元件VRa發揮功能之構造。作為選擇器SEa發揮功能之構造及作為可變電阻元件VRa發揮功能之構造如下所述，分別包含1個或複數個經積層之構成要素。
第1子記憶胞SMCa所在之層之上一層中，設置有複數個導電體22。導電體22沿著x軸延伸，且沿著y軸排列。各導電體22於底面，與沿著x軸排列之複數個第1子記憶胞SMCa各自之上表面相接。各導電體22作為1個字元線WL發揮功能。
各導電體22於上表面，與複數個第2子記憶胞SMCb各自之底面連接。各第2子記憶胞SMCb於xy面，例如具有圓形形狀。第2子記憶胞SMCb於各導電體22上沿著x軸排列，根據此種配置，第2子記憶胞SMCb呈矩陣狀排列於xy面上。各第2子記憶胞SMCb包含作為選擇器SEb發揮功能之構造、作為可變電阻元件VRb發揮功能之構造。作為選擇器SEb發揮功能之構造及作為可變電阻元件VRb發揮功能之構造如下所述，分別包含1個或複數個經積層之構成要素。各第2子記憶胞SMCb與該第2子記憶胞SMCb之正下方之1個第1子記憶胞SMCa至少局部構成1個記憶胞MC。
於沿著y軸排列之複數個第2子記憶胞SMCb各自之上表面上，設置有導電體23。各導電體23作為1個位元線¯BL發揮功能。
1.1.4.1.子記憶胞之構造  圖6表示第1實施方式之子記憶胞SMC之構造例之截面。如圖6所示，且如下所述，子記憶胞SMC包含選擇器SE及可變電阻元件VR。
選擇器SE包含可變電阻材料。選擇器SE可進而包含下部電極及上部電極。該情形時，可變電阻材料位於下部電極之上表面上，上部電極位於可變電阻材料之上表面上。選擇器SE例如為兩端子間切換元件，兩端子中之第1端子相當於選擇器SE之上表面及底面中之一個，兩端子中之第2端子相當於選擇器SE之上表面及底面中之另一個。
可變電阻元件VR位於選擇器SE之上表面上。可變電阻元件VR例如為磁穿隧接面(Magnetic Tunnel Junction)元件(MTJ元件)。以下之記載及圖式係基於可變電阻元件VR為MTJ元件之例。MTJ元件係MRAM(Magnetoresistive Random Access Memory，磁阻式隨機存取記憶體)中使用之元件。
電阻變化型記憶裝置1於1個記憶胞MC中包含2個子記憶胞SMC，這兩個子記憶胞SMC各自包含MTJ元件。以下，此種單元方式有時被稱為每單元2MTJ方式。
具體而言，MTJ元件VR包含鐵磁層41、絕緣層42及鐵磁層43。作為示例，絕緣層42位於鐵磁層41之上表面上，鐵磁層43位於絕緣層42之上表面上。
鐵磁層41具有沿著貫穿鐵磁層41、絕緣層42及鐵磁層43之界面之方向之易磁化軸。鐵磁層41之易磁化軸例如相對於界面具有45°以上90°以下之角度，且例如與鐵磁層41、絕緣層42及鐵磁層43之界面正交。意圖使鐵磁層41之磁化方向不因電阻變化型記憶裝置1中從子記憶胞SMC讀出資料及向子記憶胞SMC寫入資料而改變。鐵磁層41可作為所謂之參考層發揮功能。鐵磁層41例如含有鐵(Fe)、鈷(Co)及鎳(Ni)中之1個以上。鐵磁層41可進而含有硼(B)。作為更具體之例，鐵磁層41含有鈷鐵硼(CoFeB)或硼化鐵(FeB)。
鐵磁層41可包含複數個子層。鐵磁層41可具有SAF(Synthetic Antiferromagnetic，合成反鐵磁)構造。該情形時，鐵磁層41包含2個鐵磁體(鐵磁層)、及2個鐵磁體間之導電體(導電層)。導電體使2個鐵磁體反鐵磁性地交換耦合。
絕緣層42例如含有氧化鎂(MgO)，或由氧化鎂構成，作為所謂之隧道勢壘發揮功能。
鐵磁層43含有表現出鐵磁性之材料，至少含有鐵。因此，鐵磁層43具有磁化現象。鐵磁層43例如含有鈷鐵硼或硼化鐵，或實質上由鈷鐵硼或硼化鐵構成。本說明書及申請專利範圍中，包含「實質上」之「實質上構成」這一記載及同類記載意指容許「實質上構成」之構成要素含有不期望之雜質。關於不期望之雜質之例，包含電阻變化型記憶裝置1之製造工序中使用之氣體所含之元素之原子、及從其他「實質上構成」之構成要素周圍擴散到「實質上構成」之構成要素中之元素之原子。
鐵磁層43具有沿著貫穿鐵磁層41、絕緣層42及鐵磁層43之界面之方向之易磁化軸。鐵磁層43之易磁化軸例如相對於界面具有45°以上90°以下之角度，例如與鐵磁層41、絕緣層42及鐵磁層43之界面正交。鐵磁層43之磁化方向可變，這依存於向子記憶胞SMC之資料寫入，鐵磁層43可作為所謂之記憶層發揮功能。
當鐵磁層43之磁化方向與鐵磁層41之磁化方向平行時，MTJ元件VR具有某較低之電阻。以下，鐵磁層43之磁化方向與鐵磁層41之磁化方向平行之狀態被稱為子記憶胞SMC之P狀態或低電阻狀態。另一方面，當鐵磁層43之磁化方向與鐵磁層41之磁化方向反平行時，MTJ元件VR所具有之電阻高於鐵磁層41之磁化方向與鐵磁層43之磁化方向平行時之電阻。以下，鐵磁層43之磁化方向與鐵磁層41之磁化方向反平行之狀態被稱為子記憶胞SMC之AP狀態或高電阻狀態。
當某大小之寫入電流Iwp從鐵磁層43流向鐵磁層41時，鐵磁層43之磁化方向與鐵磁層41之磁化方向平行。另一方面，當某大小之寫入電流Iwap從鐵磁層41流向鐵磁層43時，鐵磁層43之磁化方向與鐵磁層41之磁化方向反平行。
寫入電流Iwp及Iwap係於資料寫入期間，於作為寫入對象之子記憶胞SMC中流動之電流，其等係從這一用途之角度來命名，於電阻變化型記憶裝置1之動作期間可具有動態可變之大小。
寫入電流Iwp使選擇器SE成為導通狀態，以使電流可從與鐵磁層41相向之面朝向與鐵磁層41相反之面流動。寫入電流Iwap使選擇器SE成為導通狀態，以使電流可從與鐵磁層41相反之面朝向與鐵磁層41相向之面流動。
使寫入電流Iwp流入各子記憶胞SMC，該子記憶胞SMC之鐵磁層43之磁化方向與鐵磁層41之磁化方向平行有時會被稱為P寫入。以下，寫入電流Iwp有時會被稱為P寫入電流。
另一方面，使寫入電流Iwap流入各子記憶胞SMC，使該子記憶胞SMC之鐵磁層43之磁化方向與鐵磁層41之磁化方向反平行有時會被稱為AP寫入。以下，寫入電流Iwap有時會被稱為AP寫入電流。
1.1.5.寫入電路  圖7表示第1實施方式之寫入電路16之功能區塊。如圖7所示，寫入電路16包含電位產生電路WD1、WD2及WD3、寫入電路控制電路WCD、及開關電路SW1及SW2。
寫入電路控制電路WCD接收來自控制電路13(未圖示)之控制信號CN1、及寫入資料Dw。寫入電路控制電路WCD為了進行由控制信號CN1及寫入資料Dw指定之資料寫入，而輸出用於使電位產生電路WD1、WD2及WD3、以及開關電路SW1及SW2動作之信號CS1、CS2、CS3、CS4及CS5。
電位產生電路WD1使用接地電位Vss及電源電位Vdd，產生寫入電位Vp。寫入電位Vp係於資料寫入期間，對某字元線WL施加之電位，其係從這一用途之角度來命名，於電阻變化型記憶裝置1之動作期間可具有動態可變之大小。寫入電位Vp例如具有與電源電位Vdd相同之大小。電位產生電路WD1例如包含電荷泵CP1，使用接地電位Vss、電源電位Vdd及電荷泵CP1，產生寫入電位Vp。電位產生電路WD1從寫入電路控制電路WCD接收信號CS1。電位產生電路WD1基於信號CS1，產生某大小之寫入電位Vp，並輸出所產生之寫入電位Vp。電位產生電路WD1例如可包含電流驅動電路，或者可作為電流驅動電路。
電位產生電路WD2接受接地電位Vss，從寫入電路控制電路WCD接收信號CS2。電位產生電路WD2基於信號CS2，輸出接地電位Vss。電位產生電路WD2例如可為電流吸收電路。
電位產生電路WD3使用接地電位Vss及電源電位Vdd，產生中間電位Vm。中間電位Vm具有電源電位Vdd與接地電位Vss之間之大小。中間電位Vm例如具有電源電位Vdd之一半大小。電位產生電路WD3例如包含電荷泵CP3，使用接地電位Vss、電源電位Vdd及電荷泵CP3，產生中間電位Vm。電位產生電路WD3從寫入電路控制電路WCD接收信號CS3。電位產生電路WD3基於信號CS3，產生中間電位Vm，並輸出所產生之中間電位Vm。中間電位Vm被供給至列選擇電路14及行選擇電路15。電位產生電路WD3例如可包含電流驅動電路，或者可作為電流驅動電路。
開關電路SW1具有第1端、第2端及第3端。開關電路SW1於第1端與電位產生電路WD1之輸出連接。第2端與列選擇電路14連接。第3端與行選擇電路15連接。開關電路SW1從寫入電路控制電路WCD接收信號CS4。開關電路SW1將自身之第1端與自身之第2端及自身之第3端中之基於信號CS4之一端連接。開關電路SW1例如包含複數個電晶體。
開關電路SW2具有第1端、第2端及第3端。開關電路SW2於第1端，與電位產生電路WD2之輸出連接。第2端與列選擇電路14連接。第3端與行選擇電路15連接。開關電路SW2從寫入電路控制電路WCD接收信號CS5。開關電路SW1將自身之第1端與自身之第2端及自身之第3端中之基於信號CS5之一端連接。開關電路SW2例如包含複數個電晶體。
寫入電路控制電路WCD基於寫入資料Dw，輸出信號CS4及CS5，以對列選擇電路14供給寫入電位Vp並且對行選擇電路15供給接地電位Vss。又，寫入電路控制電路WCD基於寫入資料Dw，輸出信號CS4及CS5，以對列選擇電路14供給接地電位Vss並且對行選擇電路15供給寫入電位Vp。是否將寫入電位Vp供給至列選擇電路14及行選擇電路15之任一電路依存於寫入資料Dw之值、即被寫入記憶胞MC之資料之值。
1.1.6.讀出電路  圖8表示第1實施方式之讀出電路17之功能區塊。如圖8所示，讀出電路17包含電位產生電路RD、感測放大器SA及讀出電路控制電路RCD。
讀出電路控制電路RCD從控制電路13(未圖示)接收控制信號CN2。讀出電路控制電路RCD輸出用於使電位產生電路RD及感測放大器SA動作之信號CS6及CS7，以讀出資料。
電位產生電路RD使用接地電位Vss及電源電位Vdd，產生讀出電位Vread。電位產生電路RD例如包含電荷泵CP3，使用接地電位Vss、電源電位Vdd及電荷泵CP3，產生讀出電位Vread。電位產生電路RD從讀出電路控制電路RCD接收信號CS6。電位產生電路RD基於信號CS6，輸出讀出電位Vread。電位產生電路RD例如可包含電流驅動電路，或者可作為電流驅動電路。讀出電位Vread被供給至列選擇電路14。
感測放大器SA從讀出電路控制電路RCD接收信號CS7。感測放大器SA基於信號CS7而動作。感測放大器SA於資料讀出期間，藉由行選擇電路15與複數個位元線對BLP中和由位址信號ADD特定出之行建立關聯之1個位元線對BLP連接。感測放大器SA係所謂之差動放大型放大電路，以下記載將基於該例進行。差動放大型感測放大器將2個配線中之其中一個配線上之電位放大至2個不同位準中之其中一個位準之大小，並且將2個配線中之另一配線上之電位放大至2個不同位準中之另一位準之大小。感測放大器SA於所連接之位元線對BLP中之位元線BL上接收電位Vb1，於所連接之位元線對BLP中之位元線¯BL上接收電位Vb2。感測放大器SA基於電位Vb1及電位Vb2，辨別與所連接之位元線對BLP連接之記憶胞MC中記憶之資料。
1.1.6.1.感測放大器  圖9表示第1實施方式之讀出電路17之一部分及行選擇電路15之一部分之構成要素及構成要素之連接。
行選擇電路15將複數個位元線對BLP中與由位址信號ADD特定出之行建立關聯之位元線對BLP連接於感測放大器SA。圖9僅示出1個位元線對BLP，即位元線BL及位元線¯BL。
行選擇電路15包含p型MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體)TP1及TP2、以及n型MOSFET TN1及TN2。電晶體TP1及TN1於位元線BL與全局位元線GBL之間並聯連接。電晶體TN1於閘極接收信號CL。信號CL基於位址信號ADD，特定出圖9所示之位元線對BLP。信號CL例如從控制電路13供給。電晶體TP1於閘極接收信號¯CL。信號名稱開頭之記號「¯」表示具有與名稱不帶記號「¯」之信號之邏輯相反之邏輯。
電晶體TP2及TN2於位元線¯BL與全局位元線¯GBL之間並聯連接。電晶體TN2於閘極接收信號CL。電晶體TP2於閘極接收信號¯CL。
感測放大器SA包含n型MOSFET TN3、TN4、TN5、TN6、TN7、TN8及TN9、以及p型MOSFET TP3、TP4、TP5、TP6。
電晶體TN3及TN4依序串聯連接於全局位元線GBL與接地電位Vss之節點(以下，有時稱為接地節點)之間。電晶體TN3於閘極接收感測放大器賦能信號SAE。感測放大器賦能信號SAE控制感測放大器SA之啟動及停用，例如包含於來自讀出電路控制電路RCD之信號CS7中。電晶體TN4於閘極接收信號PDE。信號PDE例如包含於來自讀出電路控制電路RCD之信號CS7中。連接電晶體TN3與電晶體TN4之節點被稱為節點NBL1。
電晶體TN5及TN6依序串聯連接於全局位元線¯GBL與接地節點之間。電晶體TN5於閘極接收感測放大器賦能信號SAE。電晶體TN6於閘極接收信號PDE。連接電晶體TN5與電晶體TN6之節點，被稱為節點NBL2。
電晶體NT7連接於節點NBL1與節點NBL2之間。電晶體TN7於閘極接收信號PDE。
電晶體TP3、TP4及TN8依序串聯連接於電源電位之節點(以下，有時稱為電源節點)與接地節點之間。電晶體TP3於閘極接收感測放大器賦能信號¯SAE。感測放大器賦能信號¯SAE例如包含在來自讀出電路控制電路RCD之信號CS7中。電晶體TP4與電晶體TN8構成第1反相器。電晶體TP4與電晶體TN8所連接之節點，係作為第1反相器之輸出而發揮功能，且連接於節點NBL1。電晶體TP4之閘極與電晶體TN8之閘極連接，作為第1反相器之輸入而發揮功能。
電晶體TP5、TP6及TN9依序串聯連接於電源節點與接地節點之間。電晶體TP5於閘極接收感測放大器賦能信號¯SAE。電晶體TP6與電晶體TN9構成第2反相器。電晶體TP6與電晶體TN9所連接之節點，作為第2反相器之輸出而發揮功能，且連接於節點NBL2。電晶體TP6之閘極與電晶體TN9之閘極連接，作為第2反相器之輸入而發揮功能。
第1反相器、即電晶體TP4與TN8所構成之組，和第2反相器、即電晶體TP6與TN9所構成之組，進行所謂之交叉連接。即，第1反相器之輸入、即電晶體TP4及TN8各自之閘極係連接於節點NBL2，且電晶體TP6及TN9各自之閘極係連接於節點NBL1。節點NBL2作為感測放大器SA之輸出而發揮功能。
1.1.7.列選擇電路  圖10表示第1實施方式之列選擇電路14中之構成要素及構成要素之連接。列選擇電路14構成為，可將列選擇電路14所接受之複數個電位中之經動態選擇之1個電位，傳輸至字元線WL中之1個或複數個經動態選擇之字元線WL。
如圖10所示，列選擇電路14包含就各字元線WL設置之開關Tp(Tp0、Tp1、…TpM)、Tm(Tm0、Tm1、…TmM)、Ts(Ts0、Ts1、…TsM)、及Tr(Tr0、Tr1、…TrM)。開關Tp、Tm、Ts及Tr例如為n型MOSFET。以下記載將基於該例進行。各電晶體Tp連接於1個字元線WL與配線Wvp之間。配線Wvp被施加寫入電位Vp。各電晶體Tm連接於1個字元線WL與配線Wvm之間。配線Wvm被施加中間電位Vm。各電晶體Ts連接於1個字元線WL與配線Wvs之間。配線Wvs被施加接地電位Vss(接地)。各電晶體Tr連接於1個字元線WL與配線Wvr之間。配線Wvr被施加讀出電位Vread。
列選擇電路14包含列解碼器RDE。列解碼器RDE接收位址信號ADD。列解碼器RDE基於位址信號ADD，控制電晶體Tp、Tm、Ts及Tr各自之導通及斷開。
列選擇電路14之更具體之示例如下。例如，對於α為0以上M以下之整數之所有實例，列選擇電路14包含電晶體Tpα、Tmα、Tsα及Trα。對於α為0以上M以下之整數之所有實例，電晶體Tpα連接於配線Wvp與字元線WLα之間。對於α為0以上M以下之整數之所有實例，電晶體Tmα連接於配線Wvm與字元線WLα之間。對於α為0以上M以下之整數之所有實例，電晶體Tsα連接於配線Wvs與字元線WLα之間。對於α為0以上M以下之整數之所有實例，電晶體Trα連接於配線WVr與字元線WLα之間。電晶體Tp、Tm、Ts及Tr各自於其閘極與列解碼器RDE連接。
1.1.8.行選擇電路  圖11表示第1實施方式之行選擇電路15中之構成要素及構成要素之連接。行選擇電路15構成為，可將行選擇電路15所接收之複數個電位中之經動態選擇之1個電位傳輸至位元線對BLP中之1個或複數個經動態選擇之位元線對BLP。各位元線對BLP相互連接。
如圖11所示，行選擇電路15包含對各位元線對BLP設置之開關Qp(Qp0、Qp1、…QpN)、Qm(Qm0、Qm1、…QmN)及Qs(Qs0、Qs1、…QsN)。開關Qp、Qm、及Qs例如為n型MOSFET。以下記載將基於該例進行。各電晶體Qp連接於1個位元線對BLP與配線Bvp之間。配線Bvp被施加寫入電位Vp。各電晶體Qm連接於1個位元線對BLP與配線Bvm之間。配線Bvm被施加中間電位Vm。各電晶體Qs連接於1個位元線對BLP與配線Bvs之間。配線Bvs被施加接地電位Vss(接地)。
行選擇電路15進而包含行解碼器CDE。行解碼器CDE接收位址信號ADD。行解碼器CDE基於位址信號ADD，控制電晶體Qp、Qm及Qs各自之導通及斷開。
行選擇電路15之更具體之例如下。例如對於β為0以上N以下之整數之所有實例，行選擇電路15包含電晶體Qpβ、Qmβ及Qsβ。對於β為0以上N以下之整數之所有實例，電晶體Qpβ連接於配線Bvp與位元線BLβ及¯BLβ所連接之節點之間。對於β為0以上N以下之整數之所有實例，電晶體Qmβ連接於配線Bvm與位元線BLβ及¯BLβ所連接之節點之間。對於β為0以上N以下之整數之所有實例，電晶體Qsβ連接於配線Bvs與位元線BLβ及¯BLβ所連接之節點之間。電晶體Qp、Qm及Qs各自於其閘極與行解碼器CDE連接。
1.2.動作  1.2.1.資料寫入  圖12及圖13表示於第1實施方式之電阻變化型記憶裝置1之一部分寫入資料之期間的狀態。具體而言，圖12及圖13表示與對作為寫入對象之記憶胞MC於資料寫入期間之資料寫入相關之構成要素之狀態。以下，作為寫入對象或讀出對象之記憶胞MC有時被稱為選擇記憶胞MCs。選擇記憶胞MCs中之子記憶胞SMC有時被稱為選擇子記憶胞SMCs。選擇記憶胞MCs中之第1子記憶胞SMCa有時被稱為選擇第1子記憶胞SMCas。選擇記憶胞MCs中之第2子記憶胞SMCb有時被稱為選擇第2子記憶胞SMCbs。
記憶胞MC中之除選擇記憶胞MCs以外之記憶胞MC有時被稱為非選擇記憶胞MCns。非選擇記憶胞MCns中之第1子記憶胞SMCa有時被稱為非選擇第1子記憶胞SMCans。非選擇記憶胞MCns中之第2子記憶胞SMCb有時被稱為非選擇第2子記憶胞SMCbns。
字元線WL中之由位址信號ADD指定之字元線WL有時被稱為選擇字元線WLs。字元線WL中之除選擇字元線WLs以外之字元線WL有時被稱為非選擇字元線WLns。
位元線對BLP中之由位址信號ADD指定之位元線對BLP有時被稱為選擇位元線對BLPs。選擇位元線對BLPs中之位元線BL有時被稱為選擇位元線BLs。選擇位元線對BLPs中之位元線¯BL有時被稱為選擇位元線¯BLs。
位元線對BLP中之除選擇位元線對BLPs以外之位元線對BLP有時被稱為非選擇位元線對BLPns。非選擇位元線對BLPns中之位元線BL有時被稱為非選擇位元線BLns。非選擇位元線對BLPns中之位元線¯BL有時被稱為非選擇位元線¯BLns。
圖12及圖13表示電路，但亦表現出圖12及圖13所示之若干個構成要素之構造。具體如下。第1子記憶胞SMCa與圖4及圖5所示之構造一致，被描繪於字元線WL之下側。第2子記憶胞SMCb與圖4及圖5所示之構造一致，被描繪於字元線WL之上側。
圖12表示向選擇記憶胞MCs寫入資料“1”期間之狀態。圖13表示向選擇記憶胞MCs寫入資料“0”期間之狀態。向選擇記憶胞MCs寫入資料係藉由並行進行向選擇第1子記憶胞SMCas之MTJ元件VRa寫入資料、及向選擇第2子記憶胞SMCbs之MTJ元件VRb寫入資料而進行。
1.2.1.1.資料“1”寫入  為了向選擇記憶胞MCs寫入資料“1”，寫入電路16、列選擇電路14及行選擇電路15基於控制信號CN1、寫入資料Dw及位址信號ADD，形成圖12所示之狀態。具體如下。
寫入電路16輸出寫入電位Vp、接地電位Vss及中間電位Vm。
行選擇電路15將被施加接地電位Vss之配線Bvs連接於選擇位元線BLs及¯BLs。行選擇電路15將被施加中間電位Vm之配線Bvm連接於非選擇位元線BLns及¯BLns。
列選擇電路14將被施加寫入電位Vp之配線Wvp連接於選擇字元線WLs。列選擇電路14將被施加中間電位Vm之配線Wvm連接於非選擇字元線WLns。
藉由如參照圖12到目前為止所記載之字元線WL、及位元線BL以及¯BL之連接，對字元線WL、及位元線BL以及¯BL施加圖12所示之電位。即，從選擇字元線WLs向選擇位元線BLs施加大小等於寫入電位Vp與接地電位Vss之電位差之電壓。從選擇字元線WLs向選擇位元線¯BLs施加大小等於寫入電位Vp與接地電位Vss之電位差之電壓。以下，具有等於寫入電位Vp與接地電位Vss之電位差之大小之電壓有時被稱為寫入電壓Vwd。寫入電壓Vwd之大小依存於寫入電位Vp之大小。寫入電位Vp具有如下大小，即，使P寫入電流Iwp或AP寫入電流Iwap流入被施加寫入電壓Vwd之子記憶胞SMC，並且使該子記憶胞SMC之選擇器SE導通。因此，藉由施加寫入電壓Vwd，P寫入電流Iwp或AP寫入電流Iwap流入選擇子記憶胞SMCs。藉由施加從選擇字元線WLs朝向選擇位元線BLs之寫入電壓Vwd，選擇第1子記憶胞SMCas中流通P寫入電流Iwp，對選擇第1子記憶胞SMCas進行P寫入。選擇第1子記憶胞SMCas於P寫入後，成為P狀態。又，藉由施加從選擇字元線WLs朝向選擇位元線¯BLs之寫入電壓Vwd，選擇第2子記憶胞SMCbs中流通AP寫入電流Iwap，對選擇第2子記憶胞SMCbs進行AP寫入。選擇第2子記憶胞SMCbs於AP寫入後，成為AP狀態。對選擇第1子記憶胞SMCas進行P寫入及對選擇第2子記憶胞SMCbs進行AP寫入之後，選擇記憶胞MCs成為記憶有資料“1”之狀態。以下，用於使某記憶胞MC成為記憶有資料“1”之狀態之動作有時被稱為向該記憶胞MC寫入資料“1”。
另一方面，對非選擇位元線BLns及¯BLns施加中間電位Vm。因此，對選擇字元線WLs與非選擇位元線BLns之間之非選擇第1子記憶胞SMCans、及選擇字元線WLs與非選擇位元線¯BLns之間之非選擇第2子記憶胞SMCbns施加電壓。以下，選擇字元線WLs與非選擇位元線BLns之間之非選擇第1子記憶胞SMCans、及選擇字元線WLs與非選擇位元線¯BLns之間之非選擇第2子記憶胞SMCbns有時被稱為處於半選擇狀態，有時還被稱為半選擇子記憶胞SMCh。以下，對半選擇子記憶胞SMCh施加之電壓有時被稱為半選擇電壓。
非選擇字元線WLns與非選擇位元線BLns之間之非選擇第1子記憶胞SMCans、及非選擇字元線WLns與非選擇位元線¯BLns之間之非選擇第2子記憶胞SMCbns未產生電位差。
對非選擇字元線WLns與選擇位元線BLs之間之非選擇第1子記憶胞SMCans、及非選擇字元線WLns與選擇位元線¯BLs之間之非選擇第2子記憶胞SMCbns亦施加半選擇電壓。
半選擇電壓等於寫入電位Vp與中間電位Vm之差、或接地電位Vss與中間電位Vm之差之大小。中間電位Vm高於接地電位Vss，如上所述例如具有電源電位Vdd之一半大小。因此，半選擇電壓低於寫入電壓Vwd，只能使較P寫入電流Iwp及AP寫入電流Iwap小之電流流通。由此，對半選擇子記憶胞SMCh既未進行P寫入，亦未進行AP寫入，而是選擇性地對選擇記憶胞MCs寫入資料。
1.2.1.2.資料“0”寫入  為了向選擇記憶胞MCs寫入資料“0”，寫入電路16、列選擇電路14及行選擇電路15基於控制信號CN1、寫入資料Dw及位址信號ADD，形成圖13所示之狀態。具體如下。
寫入電路16輸出寫入電位Vp、接地電位Vss及中間電位Vm。
行選擇電路15將被施加寫入電位Vp之配線Bvp連接於選擇位元線BLs及¯BLs。行選擇電路15將被施加中間電位Vm之配線Bvm連接於非選擇位元線BLns及非選擇位元線¯BLns。
列選擇電路14將被施加接地電位Vss之配線Wvs連接於選擇字元線WLs。列選擇電路14將被施加中間電位Vm之配線Wvm連接於非選擇字元線WLns。
藉由如參照圖13到目前為止所記載之字元線WL、及位元線BL以及¯BL之連接，對字元線WL、及位元線BL以及¯BL施加圖13所示之電位。即，從選擇位元線BLs朝向選擇字元線WLs施加寫入電壓Vwd，並且從選擇位元線¯BL朝向選擇字元線WLs施加寫入電壓Vwd。藉由施加寫入電壓Vwd，AP寫入電流Iwap或P寫入電流Iwp流入選擇子記憶胞SMCs。藉由從選擇位元線BLs朝向選擇字元線WLs施加寫入電壓Vwd，選擇第1子記憶胞SMCas中流通AP寫入電流Iwap，對選擇第1子記憶胞SMCas進行AP寫入。選擇第1子記憶胞SMCas於AP寫入後，成為AP狀態。又，藉由從選擇位元線¯BLs朝向選擇字元線WLs施加寫入電壓Vwd，選擇第2子記憶胞SMCbs中流通P寫入電流Iwp，對選擇第2子記憶胞SMCbs進行P寫入。選擇第2子記憶胞SMCbs於P寫入之後，成為P狀態。對選擇第1子記憶胞SMCas進行AP寫入、及對選擇第2子記憶胞SMCbs進行P寫入之後，選擇記憶胞MCs成為記憶有資料“0”之狀態。以下，用於使某記憶胞MC成為記憶有資料“0”之狀態之動作有時被稱為向該記憶胞MC寫入資料“0”。
根據與關於資料“1”寫入所記載之理由相同之理由，就資料“0”寫入而言，亦為選擇性地對選擇記憶胞MCs寫入資料。
1.2.2.資料讀出  圖14表示於第1實施方式之電阻變化型記憶裝置1之一部分讀出資料之期間的狀態。具體而言，圖14表示與從選擇記憶胞MCs讀出資料期間之資料讀出相關之構成要素之狀態。圖14與圖12及圖13相同，不僅表示電路，還表示第1子記憶胞SMCa及第2子記憶胞SMCb之位置。
為了從選擇記憶胞MCs讀出資料，讀出電路17、列選擇電路14及行選擇電路15基於控制信號CN2及位址信號ADD形成圖14所示之狀態。具體如下。
讀出電路17輸出讀出電位Vread、接地電位Vss及中間電位Vm。
行選擇電路15使信號CL維持於高位準。結果，選擇位元線BLs與感測放大器SA(參照圖9)中之全局位元線GBL連接，並且選擇位元線¯BLs與感測放大器SA中之全局位元線¯GBL連接。讀出電路17使信號PDE暫時生效。生效期間，全局位元線GBL與全局位元線¯GBL放電。隨後，行選擇電路15將被施加接地電位Vss之配線Bvs連接於選擇位元線BLs及選擇位元線¯BLs。行選擇電路15將被施加中間電位Vm之配線Bvm連接於非選擇位元線BLns及非選擇位元線¯BLns。
隨後，列選擇電路14將被施加讀出電位Vread之配線Wvr連接於選擇字元線WLs。列選擇電路14將被施加接地電位Vss之配線Wvs連接於非選擇字元線WLns。
圖14所示之狀態下，讀出電路17使感測放大器賦能信號SAE生效。結果，感測放大器SA之感測動作開始。即，選擇第1子記憶胞SMCas及選擇第2子記憶胞SMCbs中流通讀出電流Iread。利用讀出電流Iread，將基於選擇第1子記憶胞SMCas之電阻狀態(P狀態或AP狀態)之電位傳輸至全局位元線GBL。又，利用讀出電流Iread，將基於選擇第2子記憶胞SMCbs之電阻狀態之電位傳輸至全局位元線¯GBL。選擇第1子記憶胞SMCas及選擇第2子記憶胞SMCbs之其中一個為P狀態，另一個為AP狀態。因此，全局位元線GBL上之電位與全局位元線¯GBL上之電位具有差。該差被感測放大器SA放大。藉由放大，於節點NBL1及NBL2之其中一個之上顯現電源電位Vdd，於另一個之上顯現接地電位Vss。基於節點NBL2上之電位是否高於節點NBL1上之電位，例如是否為電源電位Vdd，或者，節點NBL2之電位是否低於節點NBL1上之電位，例如是否為接地電位Vss，來判斷選擇記憶胞MCs中記憶之資料。於節點NBL2之電位低於節點NBL1之電位之情形時，意味著選擇第1子記憶胞SMCas處於P狀態，且選擇第2子記憶胞SMCbs處於AP狀態。由此，選擇記憶胞MCs被判斷為記憶有資料“1”。另一方面，於節點NBL2之電位高於節點NBL1之電位之情形時，意味著選擇第1子記憶胞SMCas處於AP狀態，且選擇第2子記憶胞SMCbs處於P狀態。由此，選擇記憶胞MCs被判斷為記憶有資料“0”。
非選擇字元線WLns與非選擇位元線BLns之間之非選擇第1子記憶胞SMCans、及非選擇字元線WLns與非選擇位元線¯BLns之間之非選擇第2子記憶胞SMCbns成為半選擇狀態。
非選擇字元線WLns與選擇位元線BLs之間之非選擇第1子記憶胞SMCans、及非選擇字元線WLns與選擇位元線¯BLs之間之非選擇第2子記憶胞SMCbns未產生電位差。選擇字元線WLs與非選擇位元線BLns之間之非選擇第1子記憶胞SMCans、及選擇字元線WLs與非選擇位元線¯BLns之間之非選擇第2子記憶胞SMCbns成為半選擇狀態。半選擇之子記憶胞SMCh被施加半選擇電壓。半選擇電壓等於讀出電位Vread與中間電位Vm之差之大小。中間電位Vm高於接地電位Vss，如上所述，例如具有電源電位Vdd之一半大小。因此，半選擇電壓只能使較讀出電流Iread小之電流流通。由此，無法從半選擇子記憶胞SMCh讀出資料，而從選擇記憶胞MCs選擇性地讀出資料。
1.3.效果  根據第1實施方式，如以下所記載，可提供一種能高速地動作，且可實現高積體之電阻變化型記憶裝置。
MTJ元件利用低電阻狀態與高電阻狀態來記憶資料。從MTJ元件讀出資料依據的是MTJ元件是否為低電阻狀態及高電阻狀態之任一狀態之判斷。對MTJ元件之電阻狀態之判斷例如利用參考用電阻，該參考用電阻具有MTJ元件之低電阻狀態下之電阻與高電阻狀態下之電阻之平均大小。基於在讀出對象之MTJ元件中流通之電流是大於還是小於在參考用電阻中流通之電流(以下，有時稱為參考電流)，可判斷MTJ元件之電阻狀態。MTJ元件當處於低電阻狀態時，會流通值較參考電流之值大之讀出電流(以下，稱為高讀出電流)，當處於高電阻狀態時，會流通值較參考電流之值小之讀出電流(以下，稱為低讀出電流)。
參考電流與高讀出電流之差、及(或)參考電流與低讀出電流之差越大，讀出裕量越大，可實現更準確之讀出。參考電流與高讀出電流之差、及參考電流與低讀出電流之差依存於MTJ元件之低電阻狀態下之電阻與高電阻狀態下之電阻之比(MR(magnetoresistance，磁電阻)比)。由此，可期望MTJ元件具有較高之MR比。然而，MR比不如所期望之值那麼高。作為應對低MR比之對策，已知所謂之自參考讀出。自參考讀出包含從作為讀出對象之MTJ元件之第1次資料讀出、向作為讀出對象之MTJ元件之資料寫入、及從讀出對象之MTJ元件之第2次資料讀出。然而，自參考讀出需要時間來辨別資料。
作為應對低MR比之對策，想到每單元2MTJ方式。每單元2MTJ方式於資料讀出時無需參考電流，故不會產生由低MR比所致之讀出裕量之限制。然而，使用每單元2MTJ方式之電阻變化型記憶裝置雖MTJ元件數與1個記憶胞包含1個MTJ元件之方式(有時被稱為每單元1MTJ方式)之情形相同，但只具有每單元1MTJ方式一半之記憶容量。為了提昇每單元2MTJ方式之電阻變化型記憶裝置之記憶容量，必須增加MTJ元件之數量。然而，這便要求增大電阻變化型記憶裝置之記憶胞陣列之面積。
第1實施方式之電阻變化型記憶裝置1使用每單元2MTJ方式。因此，可實現不依存於MTJ元件VR之MR比之資料讀出。又，第1實施方式之電阻變化型記憶裝置1中，位元線BL、字元線WL及位元線¯BL沿著z軸排列，各第1子記憶胞SMCa位於1個位元線BL與1個字元線WL之間，並且各第2子記憶胞SMCb位於1個字元線WL與1個位元線¯BL之間。因此，構成1個記憶胞MC之2個子記憶胞SMC沿著z軸方向排列。由此，可對某數量之子記憶胞SMC之二維記憶胞陣列11設置該數量之2倍之子記憶胞SMC。即便採用每單元2MTJ方式，亦能以與每單元1MTJ方式中之記憶胞之排列面積相同之面積，設置用於實現每單元2MTJ方式之子記憶胞SMC。由此，能以與每單元1MTJ方式中之記憶胞MC之排列相同之面積及相同之記憶容量，實現每單元2MTJ方式之電阻變化型記憶裝置1。
1.4.變化例  資料讀出亦可從連接於選擇字元線WLs之2個以上之記憶胞MC同時進行。
變化例之電阻變化型記憶裝置1於讀出電路17中包含2個以上之感測放大器SA。感測放大器SA之數量與被同時讀出資料之記憶胞MC之數量相同，或為其以上。被同時讀出資料之MC所構成之組例如構成1個行，且係根據位址信號ADD中之行位址指定。
於資料讀出期間，行選擇電路15將複數個選擇位元線對BLPS各自連接於1個感測放大器SA，上述複數個選擇位元線對BLPS與由位址信號ADD指定之複數個記憶胞MC分別連接。該狀態下，對各選擇位元線對BLPS，同時進行參照圖14之關於1個選擇位元線對BLPS所記載之資料讀出。
2.第2實施方式  第2實施方式係基於第1實施方式，且關於資料寫入。以下，主要記載與第1實施方式不同之特徵。
2.1.構成  圖15表示第2實施方式之電阻變化型記憶裝置之功能區塊。關於圖15之記載中，未記載之構成要素(功能區塊)與第1實施方式之構成要素相同。
如圖15所示，第2實施方式之電阻變化型記憶裝置1除包含第1實施方式之電阻變化型記憶裝置1所包含之構成要素以外，進而包含比較電路18。第2實施方式之電阻變化型記憶裝置1有時被稱為電阻變化型記憶裝置1b，以便與第1實施方式之電阻變化型記憶裝置1區分。又，第2實施方式之控制電路13、寫入電路16及讀出電路17局部與第1實施方式之控制電路13、寫入電路16及讀出電路17不同。以下，第2實施方式之控制電路13、寫入電路16、及讀出電路17有時分別被稱為控制電路13b、寫入電路16b及讀出電路17b，以便與第1實施方式之控制電路13、寫入電路16及讀出電路17區分。
寫入電路16b包含資料鎖存器16A。資料鎖存器16A於寫入電路16b接收到寫入資料Dw後，保持所接收到之寫入資料Dw。寫入電路16b基於控制信號CN1，將資料鎖存器16A中保持之寫入資料Dw供給至比較電路18。
讀出電路17b包含資料鎖存器17A。資料鎖存器17A當獲得讀出資料Dr時，保持讀出資料Dr。讀出電路17b基於控制信號CN2，將讀出資料Dr供給至比較電路18。
比較電路18從控制電路13b接收控制信號CN3。比較電路18基於控制信號CN3，將所接收到之寫入資料Dw與所接收到之讀出資料Dr加以比較。比較電路18基於比較結果，將信號SI供給至控制電路13b。信號SI傳送寫入資料Dw與讀出資料Dr是一致還是不一致之資訊。
以進行下文所記載之動作之方式，對控制電路13b、寫入電路16b、讀出電路17b及比較電路18進行控制。
2.2.動作  圖16表示第2實施方式之電阻變化型記憶裝置中之資料寫入期間之動作。具體而言，圖16表示向選擇記憶胞MCs寫入資料之動作。如圖16所示，資料寫入包含1個或複數個循環。圖16表示複數個循環之例。各循環包含寫入階段及驗證階段。
寫入階段包含與第1實施方式之資料寫入章節中所記載之資料寫入相同之資料寫入。但是，如下文所述，每次循環中，寫入電位Vp、進而寫入電壓Vwd可不同。
驗證階段包含與第1實施方式之資料讀出章節中所記載之資料讀出相同之資料讀出。驗證階段進而包含讀出資料與寫入資料之比較。於某資料寫入中所包含之某循環中之驗證階段，讀出資料與寫入資料一致時，資料寫入結束。另一方面，於某循環中之驗證階段，讀出資料與寫入資料不一致時，資料寫入進入下一循環。
圖17及圖18係按照時間順序表示第2實施方式之資料寫入期間之若干個配線之電位。具體而言，圖17係按照時間順序表示向選擇記憶胞MCs寫入資料“1”期間之字元線WL及位元線BL以及¯BL之電位。圖18係按照時間順序表示向選擇記憶胞MCs寫入資料“0”期間之字元線WL及位元線BL、以及¯BL之電位。作為資料寫入之一部分，於以下參照圖17及圖18所記載之動作之前，寫入資料Dw由資料鎖存器16A保持。
2.2.1.資料“1”寫入  如圖17所示，於資料寫入期間，對選擇位元線BLs及¯BLs施加接地電位Vss。於資料寫入期間，對非選擇字元線WLns、非選擇位元線BLns及非選擇位元線¯BLns施加中間電位Vm。
控制電路13b從時刻t1至時刻t5，執行資料“1”寫入之第1循環。第1循環之寫入階段係從時刻t1至時刻t2。第1循環之驗證階段係從時刻t3至時刻t5。
控制電路13b從時刻t1至時刻t2，對選擇記憶胞MCs寫入資料“1”。即，於時刻t1，控制電路13b控制寫入電路16b，對選擇字元線WLs施加寫入電位Vp。寫入電位Vp具有大小Vp1。以下，第n(n為自然數)循環之寫入電位Vp有時被稱為寫入電位Vpn。寫入電位Vp1之施加持續至時刻t2為止。藉由時刻t1至時刻t2之電位施加，對選擇記憶胞MCs寫入資料“1”。更具體而言，從選擇字元線WLs向選擇位元線BLs施加寫入電壓Vwd，並且從選擇字元線WLs向選擇位元線¯BLs施加寫入電壓Vwd。以下，第n循環之寫入電壓Vwd有時被稱為寫入電壓Vwdn。藉由施加寫入電壓Vwd1，選擇第1子記憶胞SMCas中流通P寫入電流Iwp，並且選擇第2子記憶胞SMCbs中流通AP寫入電流Iwap。以下，第n循環中因寫入電壓Vwd而流通之AP寫入電流Iwap有時被稱為AP寫入電流Iwapn。第n循環中因寫入電壓Vwd而流通之P寫入電流Iwp有時被稱為P寫入電流Iwpn。
控制電路13b從時刻t3至時刻t4，執行資料“1”寫入之第1循環之驗證。作為該驗證之一部分，控制電路13b控制讀出電路17b，從選擇記憶胞MCs讀出資料。為此，控制電路13b控制讀出電路17b，從時刻t3至時刻t4，對選擇字元線WLs施加讀出電位Vread。藉由時刻t3至時刻t4之動作，獲得讀出資料Dr。
控制電路13b從時刻t4至時刻t5，將讀出資料Dr與寫入資料Dw加以比較。更具體而言，從時刻t4至時刻t5，控制電路13b進行以下所記載之動作。控制電路13b使用控制信號CN1，令寫入電路16b對比較電路18供給寫入資料Dw。又，控制電路13b使用控制信號CN2，令讀出電路17b對比較電路18供給讀出資料Dr。控制電路13b使用控制信號CN3，令比較電路18輸出信號SI。控制信號CN3例如包含使比較電路18啟動之資訊。控制電路13b於信號SI表示讀出資料Dr與寫入資料Dw一致時，完成執行中之資料“1”寫入。讀出資料Dr與寫入資料Dw一致之情形被稱為驗證通過。另一方面，控制電路13b於信號SI表示讀出資料Dr與寫入資料Dw不一致時，進入第2循環。讀出資料Dr與寫入資料Dw不一致之情形被稱為驗證失敗。
以下，反覆執行與第1循環中執行之動作相同之動作，直至驗證通過為止。但是，第2循環之後，第n循環中使用之寫入電位Vpn較第m循環(m為n－1)中使用之寫入電位Vpm高出ΔVn。某循環中之ΔVn可與其他循環中之ΔVn相同，亦可不同。
以下，以對選擇字元線WLs施加之電位為中心記載第2循環之後之動作之概要。從時刻t6至時刻t10進行第2循環。具體而言，從時刻t6至時刻t7，控制電路13b控制寫入電路16b，對選擇字元線WLs施加寫入電位Vp2。寫入電位Vp2具有等於寫入電位Vp1之大小與ΔV2之和之大小。寫入電位Vp2高於寫入電位Vp1。因此，第2循環中之AP寫入電流Iwap2高於第1循環中之AP寫入電流Iwap1，第2循環中之P寫入電流Iwp2高於第1循環中之P寫入電流Iwp1。
關於n為3以上之整數之所有實例，第n循環中之時刻t(5n－4)、時刻t(5n－3)、時刻t(5n－2)、時刻t(5n－1)、及時刻t(5n)之動作除使用寫入電位Vpn以外，分別與時刻t1、時刻t2、時刻t3、時刻t4、及時刻t5之動作相同。
2.2.2.資料“0”寫入  資料“0”寫入與資料“1”寫入類似。以下，記載資料“0”寫入中與資料“1”寫入之不同點。不同點在於寫入階段中之電位施加。即，於各寫入階段，對選擇字元線WLs施加接地電位Vss，並且對選擇位元線BLs及¯BLs施加寫入電位Vp。更具體之內容如下。
如圖18所示，控制電路13b從時刻t31至時刻t35，執行資料“0”寫入之第1循環。第1循環之寫入階段係從時刻t31至時刻t32。第1循環之驗證階段係從時刻t33至時刻t35。
控制電路13b從時刻t31至時刻t32，對選擇記憶胞MCs寫入資料“0”。即，於時刻t31，控制電路13b控制寫入電路16b，對選擇位元線BLs及¯BLs施加寫入電位Vp1。藉由時刻t31至時刻t32之電位施加，從選擇位元線BLs向選擇字元線WLs施加寫入電壓Vwd1，並且從選擇位元線¯BLs向選擇字元線WLs施加寫入電壓Vwd1。藉由施加寫入電壓Vwd1，選擇第1子記憶胞SMCas中流通AP寫入電流Iwap1，並且選擇第2子記憶胞SMCbs中流通P寫入電流Iwp。
時刻t33至時刻t34之動作與資料“1”寫入中之時刻t3至時刻t4之動作相同。
第2循環之後亦與資料“0”寫入中之第1循環相同。即，關於n為2以上之整數之所有實例，第n循環中之時刻t(20n－4)、時刻t(20n－3)、時刻t(20n－2)、時刻t(20n－1)及時刻t(20n)之動作除使用寫入電位Vpn以外，分別與時刻t31、時刻t32、時刻t33、時刻t34及時刻t35之動作相同。
2.3.效果  第2實施方式之電阻變化型記憶裝置1b與第1實施方式相同，使用每單元2MTJ方式。又，電阻變化型記憶裝置1b中，與第1實施方式相同，位元線BL、字元線WL及位元線¯BL沿著z軸排列，各第1子記憶胞SMCa位於1個位元線BL與1個字元線WL之間，並且各第2子記憶胞SMCb位於1個字元線WL與1個位元線¯BL之間。因此，可獲得與第1實施方式相同之效果。
進而，根據第2實施方式，如以下所記載，可實現寫入不良得到抑制之電阻變化型記憶裝置。
作為應對MTJ元件之低MR比之對策，已知所謂之自參考讀出。自參考讀出能應用於每單元1MTJ方式。自參考讀出中，從1個記憶胞(以下，有時稱為記憶胞MCR)之資料讀出包含從作為讀出對象之記憶胞MCR(以下，有時稱為選擇記憶胞MCRs)之資料讀出、向選擇記憶胞MCRs之某資料之寫入、及從選擇記憶胞MCRs之資料讀出。基於第1次資料讀出之結果與第2次資料讀出之結果之比較，來辨別選擇記憶胞MCRs中記憶之資料。
自參考讀出可應用於圖4及圖5之構造。但是，該情形時，將第1實施方式中被用作子記憶胞SMC之構造用作1個記憶胞MCR。無須如第1實施方式般區分位元線BL與位元線¯BL。由此，第1實施方式中被用作位元線¯BL之導電體23亦作為位元線BL發揮功能。各記憶胞MCR係利用與該記憶胞連接之1個字元線(選擇字元線WLs)及與該記憶胞MCR連接之1個位元線(選擇位元線BLs)來選擇。資料讀出與第1實施方式同樣，係對選擇字元線WLs施加讀出電位Vread，之後藉由與選擇位元線BLs連接之感測放大器之第1次資料讀出結果和第2次資料讀出結果之比較來進行。於資料讀出期間，與第1實施方式相同，對非選擇字元線WLns及非選擇位元線BLns施加中間電位Vm。選擇字元線WLs與非選擇位元線BLns之間之非選擇記憶胞MCR有時被稱為半選擇記憶胞MCRh。圖4及圖5之構造中應用了自參考讀出之電阻變化型記憶裝置，有時會稱為參考用電阻變化型記憶裝置100。
具有圖4及圖5之構造之電阻變化型記憶裝置，係無論讀出方式如何，均可能會引起寫入干擾。即，對半選擇記憶胞MCRh施加半選擇電壓。半選擇電壓可能會導致半選擇記憶胞MCRh以某種幾率發生不期望之資料寫入，即誤寫入。
誤寫入可藉由抑制半選擇電壓來抑制。半選擇電壓依存於寫入電位Vp與中間電位Vm之差、及中間電位Vm與接地電位Vss之差。因而，可利用較小之寫入電位Vp及較小之中間電位Vm，抑制半選擇電壓，進而抑制誤寫入。然而，寫入電位Vp之降低會導致寫入電壓Vwd之降低。寫入電壓Vwd之降低會導致AP寫入電流Iwap及P寫入電流Iwp之降低，從而會導致寫入誤差(寫入失敗)增加。因此，寫入電位Vp及中間電位Vm之調整，無法實現寫入干擾抑制與寫入誤差抑制此二者。
寫入干擾抑制與誤寫入抑制，可藉由反覆執行包含驗證之循環來實現。即，藉由抑制第1循環中之寫入電位Vp及中間電位Vm，抑制寫入干擾。另一方面，因寫入電壓Vwd之限制，可能會導致寫入誤差產生。然而，藉由反覆執行驗證及每次循環均伴有寫入電位Vp上升之循環，可實現能抑制寫入干擾之最低寫入電壓Vwd下之寫入。然而，自參考讀出如上所述，係於驗證所需之資料之辨別中，包含從選擇記憶胞MCRs之2次資料讀出。因此，循環之每一次驗證均需要2次資料讀出。因此，自參考讀出與驗證之併用，會使資料寫入變得過長。
第2實施方式之電阻變化型記憶裝置1b採用每單元2MTJ方式。每單元2MTJ方式如第1實施方式中所記載，從選擇記憶胞MCs之資料讀出，雖包含從2個選擇子記憶胞SMCs之資料讀出，但上述讀出係同時進行。因此，電阻變化型記憶裝置1b無需例如從選擇記憶胞MCRs進行自參考讀出時所需之2次資料讀出，且亦無需例如自參考讀出所需之資料寫入。因而，電阻變化型記憶裝置1b可於短時間內讀出資料。因而，可實現短時間之驗證，包含驗證之循環之反覆，僅需較參考用電阻變化型記憶裝置100所需時間短之時間。因而，電阻變化型記憶裝置1b可實現寫入干擾抑制、寫入誤差抑制及以短時間進行之資料寫入。
3.第3實施方式  第3實施方式與第1實施方式之不同點在於記憶胞陣列之構造。以下，主要記載與第1實施方式不同之特徵。
3.1.構成  以下，第3實施方式之電阻變化型記憶裝置1有時被稱為電阻變化型記憶裝置1c，以便與第1及第2實施方式之電阻變化型記憶裝置1區分。電阻變化型記憶裝置1c包含與第1實施方式之電阻變化型記憶裝置1之記憶胞陣列11不同之記憶胞陣列11。以下，第3實施方式之記憶胞陣列11有時被稱為記憶胞陣列11c，以便與第1實施方式之記憶胞陣列11區分。
圖19及圖20表示第3實施方式之記憶胞陣列11c之局部平面構造。圖19及圖20表示沿著xy面之構造，且表示xy面上之相同區域。圖19表示沿著z軸排列之某複數個層。圖20表示圖19所示之層之一部分、及較圖19所示之層靠上之層。圖19及圖20包含標註了影線之構成要素，以便容易藉由目測來區分構成要素。然而，影線僅用於區分構成要素，構成要素之材料並非由影線樣式所示之材料特定及限定。
如圖19所示，於某層設置有複數個導電體51。導電體51包含導電體51A及導電體51B。導電體51A沿著x軸延伸，且沿著y軸具有間隔地排列。各導電體51A作為1個字元線WL之至少一部分發揮功能。
導電體51B沿著y軸延伸。各導電體51B位於沿著y軸排列之複數個導電體51A所構成之組與沿著y軸排列之複數個導電體51A所構成之另一組之間。各導電體51B與其兩側之導電體51A具有間隔。各導電體51B作為1個位元線BL之至少一部分發揮功能。
導電體51所在之層上一層，設置有複數個接觸插塞53及複數個子記憶胞SMC。接觸插塞53例如沿著xy面具有圓形形狀。接觸插塞53包含接觸插塞53A及53B。1個接觸插塞53A與1個接觸插塞53B構成對。接觸插塞53A及53B之各對與1個導電體51A至少局部重疊，例如位於1個導電體51A之沿著z軸之正上方。接觸插塞53A於導電體51A之左端與該導電體51A重疊。接觸插塞53B於導電體51A之右端與該導電體51A重疊。與沿著y軸排列之複數個導電體51A分別重疊之複數個接觸插塞53A沿著y軸排列。與沿著y軸排列之複數個導電體51A分別重疊之複數個接觸插塞53B沿著y軸排列。
各子記憶胞SMCb與1個導電體51A至少局部重疊，例如位於1個導電體51A之沿著z軸之正上方。各子記憶胞SMCb位於1個接觸插塞53A與1個接觸插塞53B之間。換句話說，於各導電體51A之沿著z軸之上方，1個接觸插塞53A、1個子記憶胞SMCb及1個接觸插塞53B沿著x軸排列。與沿著y軸排列之複數個導電體51A分別重疊之複數個子記憶胞SMCb沿著y軸排列。
各子記憶胞SMCa與1個導電體51B至少局部重疊，例如位於1個導電體51B之沿著z軸之正上方。若干個子記憶胞SMCa沿著y軸具有間隔地排列。各子記憶胞SMCa位於沿著x軸排列之2個導電體51A之間。由此，1個接觸插塞53B、1個子記憶胞SMCa及1個接觸插塞53A沿著x軸排列。
沿著x軸排列之1個接觸插塞53、及沿著該x軸至兩側之2個子記憶胞SMC為止之區域構成1個記憶胞MC。圖19及其之後之圖、以及說明書之記載係基於各記憶胞MC使沿著x軸排列之1個子記憶胞SMCa、接觸插塞53A、及1個子記憶胞SMCb包含於1個記憶胞MC中之例。然而，各記憶胞MC亦可使沿著x軸排列之1個子記憶胞SMCb、接觸插塞53B及1個子記憶胞SMCa包含於1個記憶胞MC中。
如圖20所示，接觸插塞53及複數個子記憶胞SMC所在之層之上一層，設置有複數個導電體55。導電體55包含導電體55A及導電體55B。導電體55A沿著x軸延伸，且沿著y軸具有間隔地排列。各導電體55A與沿著x軸排列之1個接觸插塞53B、1個子記憶胞SMCa及1個接觸插塞53A局部重疊。例如，各導電體55A位於沿著x軸排列之1個接觸插塞53B、1個子記憶胞SMCa及1個接觸插塞53A之沿著z軸之正上方。各導電體55A作為1個字元線WL之至少一部分發揮功能。
各導電體55B沿著y軸延伸。各導電體55B位於沿著y軸排列之複數個導電體55A所構成之組與沿著y軸排列之複數個導電體55A所構成之另一組之間。各導電體55B與其兩側之2個導電體55A具有間隔。各導電體55B與沿著y軸排列之複數個子記憶胞SMCb局部重疊，例如位於沿著y軸排列之複數個子記憶胞SMCb之沿著z軸之正上方。各導電體55B作為1個位元線¯BL之至少一部分發揮功能。
圖21、圖22、圖23及圖24表示第3實施方式之記憶胞陣列11c之局部截面構造。圖21表示沿著圖19及圖20之XXI-XXI線之截面。圖22表示沿著圖19及圖20之XXII-XXII線之截面。圖23表示沿著圖19及圖20之XXIII-XXIII線之截面。圖24表示沿著圖19及圖20之XXIV-XXIV線之截面。
如圖21所示且參照圖19及圖20所記載，於圖21所示之最下層，導電體51A及導電體51B沿著x軸交替地排列。導電體51A及51B源自相同導電體。即，導電體51A及51B係藉由將用於導電體51A及51B之沿著xy面擴展之導電體局部去除而形成。
接觸插塞53A及53B、以及子記憶胞SMCa及SMCb位於導電體51A及51B所在之層之上一層。由1個接觸插塞53A、1個子記憶胞SMCb及1個接觸插塞53B所構成之各組位於1個導電體51A之上表面上。各組之1個接觸插塞53A、1個子記憶胞SMCb及1個接觸插塞53B沿著x軸具有間隔地排列。各子記憶胞SMCa位於1個導電體51B之上表面上。
子記憶胞SMCa及SMCb源自相同材料。即，子記憶胞SMCa中之位於某層中之構成要素和子記憶胞SMCb之位於相同層中之構成要素源自相同材料(導電體、絕緣體或鐵磁體等)。更具體之內容如下。如參照圖6所記載，子記憶胞SMC包含複數個構成要素，這複數個構成要素包含選擇器SE、鐵磁層41、絕緣層42及鐵磁層43且經積層。第3實施方式之子記憶胞SMCa及SMCb係藉由電阻變化型記憶裝置1c之製造流程中之某一系列步驟而同時形成。作為示例，若基於圖6之構造，則會形成用於選擇器SE之沿著xy面擴展之材料，藉由將該材料局部去除，形成分別用於子記憶胞SMCa及SMCb之選擇器SEa及SEb。對於鐵磁層41、絕緣層42及鐵磁層43亦相同。使分別用於鐵磁層41、絕緣層42及鐵磁層43之沿著xy面擴展之多種材料積層，並將這多種材料局部去除，由此形成子記憶胞SMCa之MTJ元件VRa及子記憶胞SMCb之MTJ元件VRb。無論是對於子記憶胞SMCa及SMCb具有圖6未示出之又一構成要素之實例，還是對於選擇器SE、鐵磁層41、鐵磁層43之1個以上包含複數個構成要素之實例，均相同。因此，可抑制因流程偏差所致之SMCa及SMCb之特性偏差。
導電體55A及55B位於接觸插塞53A及53B、以及子記憶胞SMCa及SMCb之層之上一層。各導電體55A與1個接觸插塞53B、1個子記憶胞SMCa、及1個接觸插塞53A各自之上表面相接。各導電體55B位於1個子記憶胞SMCb之上表面上。導電體55A及55B源自相同導電體。即，導電體55A及55B係藉由將用於導電體55A及55B之沿著xy面擴展之導電體局部去除而形成。
如圖22所示且參照圖19及圖20所記載，子記憶胞SMCa位於各導電體51B之上表面上。各導電體55A於底面與沿著y軸排列之子記憶胞SMCa各自之上表面相接。
如圖23所示且參照圖19及圖20所記載，1個接觸插塞53A位於各導電體51A之上表面上。各導電體55B位於1個接觸插塞53A之上表面上。
如圖24所示且參照圖19及圖20所記載，1個子記憶胞SMCb位於各導電體51A之上表面上。各導電體55B於底面與沿著y軸排列之子記憶胞SMCb各自之上表面相接。
3.2.效果  根據第3實施方式之記憶胞陣列11c之構造，亦能構成第1實施方式中參照圖3所記載之電路。因此，根據第3實施方式，亦可實現每單元2MTJ方式，根據與第1實施方式中所記載之理由相同之理由，可執行不依存於MTJ元件VR之MR比之資料讀出。
又，根據第3實施方式，如以下所記載，可提供一種對記憶胞MC之資料寫入及(或)資料讀出之控制較容易之電阻變化型記憶裝置1c。
子記憶胞SMC對熱敏感。因此，藉由於製造流程中對子記憶胞SMC施加熱，子記憶胞SMC之特性可能會發生變化。子記憶胞SMCa及SMCb源自相同之複數個經積層之構成要素所構成之組，且藉由相同之一系列製造流程而形成。由此，子記憶胞SMCa及SMCb經過了相同熱處理，於熱處理中會以相同方式改變特性。這能抑制子記憶胞SMCa及SMCb之特性偏差，子記憶胞SMCa及SMCb具有實質上相同之特性。因此，子記憶胞SMCa所需之P寫入電流Iwp及AP寫入電流Iwap分別非常接近子記憶胞SMCb所需之P寫入電流Iwp及AP寫入電流Iwap，例如實質上相同。這抑制了向選擇記憶胞MCs寫入資料“0”所需之條件(例如寫入電壓Vwd)與向選擇記憶胞MCs寫入資料“1”所需之條件之差異。由此，容易控制資料寫入。
又，藉由抑制子記憶胞SMCa及SMCb之特性偏差，子記憶胞SMCa之低電阻狀態之電阻及高電阻狀態之電阻分別非常接近子記憶胞SMCb之低電阻狀態之電阻及高電阻狀態之電阻，例如實質上相同。這抑制了從選擇記憶胞MCs讀出資料“0”所需之條件(例如讀出電位Vread)與從選擇記憶胞MCs讀出資料“1”所需之條件之差異。由此，容易控制資料讀出。
3.3.變化例  第3實施方式之電阻變化型記憶裝置1c採用每單元2MTJ方式。由此，第3實施方式可與第2實施方式組合，藉由組合，進一步獲得與藉由第2實施方式獲得之效果相同之效果。
4.第4實施方式  第4實施方式與第1及第3實施方式之不同點在於記憶胞陣列之構造。以下，主要記載與第3實施方式不同之特徵。
4.1.構成  以下，第4實施方式之電阻變化型記憶裝置1有時被稱為電阻變化型記憶裝置1d，以便與第1及第3實施方式之電阻變化型記憶裝置1區分。電阻變化型記憶裝置1包含與第1及第3實施方式之記憶胞陣列11不同之記憶胞陣列11。以下，第4實施方式之記憶胞陣列11有時被稱為記憶胞陣列11d，以便與第1及第3實施方式之記憶胞陣列11區分。
圖25表示第4實施方式之記憶胞陣列11d之局部平面構造。圖25表示沿著xy面之構造。圖25包含標註了影線之構成要素，以便容易藉由目測來區分構成要素。然而，影線僅用於區分構成要素，構成要素之材料並非由影線樣式所示之材料特定及限定。
如圖25所示，子記憶胞SMC(SMCa及SMCb)與接觸插塞53(53A及53B)沿著x軸排列，且不沿著y軸排列。具體如下。若干個接觸插塞53沿著x軸排列，沿著x軸排列之複數個接觸插塞53所構成之複數個組沿著y軸排列。又，若干個接觸插塞53沿著y軸排列，沿著y軸排列之複數個接觸插塞53所構成之複數個組沿著x軸排列。即，接觸插塞53呈矩陣狀配置。接觸插塞53之矩陣之接觸插塞53之各列(沿著x軸排列之接觸插塞53所構成之組)包含交替地排列之接觸插塞53A及53B。接觸插塞53之矩陣包含接觸插塞53A之複數個行(沿著y軸排列之接觸插塞53A所構成之組)、及接觸插塞53B之複數個行。接觸插塞53A之行與接觸插塞53B之行沿著x軸交替地排列。
子記憶胞SMC之各行位於接觸插塞53A之1個行與接觸插塞53B之1個行之間。例如，子記憶胞SMC之各行位於接觸插塞53之2個行之中間。接觸插塞53A之行與接觸插塞53B之行沿著x軸交替地排列。接觸插塞53B之行位於子記憶胞SMCa之行之左側，接觸插塞53A之行位於子記憶胞SMCa之行之右側。接觸插塞53A之行位於子記憶胞SMCb之行之左側，接觸插塞53B之行位於子記憶胞SMCa之行之右側。
若干個子記憶胞SMC沿著x軸排列。子記憶胞SMC之各列(沿著x軸排列之子記憶胞SMC所構成之組)包含交替地排列之子記憶胞SMCa及SMCb。子記憶胞SMC之各列於y軸上，位於接觸插塞53之2個列之間。例如，子記憶胞SMC之各列位於接觸插塞53之2個列之中間。
藉由如上所述之配置，子記憶胞SMC呈矩陣狀配置。
以上配置之子記憶胞SMCa及SMCb以及接觸插塞53A及53B與第3實施方式中記載之內容相同，與導電體51A及導電體51B電連接。具體如下。
各導電體51A與第3實施方式相同，與1個接觸插塞53A、1個子記憶胞SMCb及1個接觸插塞53B各自之底面連接。因此，各導電體51A沿著1個接觸插塞53A、1個子記憶胞SMCb、1個接觸插塞53B延伸。各導電體51A跨及與該導電體51A連接之接觸插塞53A之沿著z軸之下方的位置和與該導電體51A連接之接觸插塞53B之沿著z軸之下方的位置延伸。各導電體51A例如沿著從x軸朝順時針方向旋轉45°後之軸延伸。
各導電體55A與第3實施方式相同，與1個接觸插塞53B、1個子記憶胞SMCa及1個接觸插塞53A各自之上表面連接。因此，沿著1個接觸插塞53B、1個子記憶胞SMCa及1個接觸插塞53A延伸。各導電體55A跨及與該導電體55A連接之接觸插塞53B之沿著z軸之上方的位置和與該導電體55A連接之接觸插塞53A之沿著z軸之上方的位置延伸。各導電體55A沿著從x軸朝逆時針方向旋轉45°後之軸延伸。
4.2.效果  根據第4實施方式之記憶胞陣列11d之構造，亦能構成第1實施方式中參照圖3所記載之電路。因此，根據第4實施方式，亦能實現每單元2MTJ方式，根據與第1實施方式中所記載之理由相同之理由，可執行不依存於MTJ元件VR之MR比之資料讀出。
又，根據第4實施方式，與第3實施方式相同，子記憶胞SMCa及SMCb源自相同之複數個經積層之構成要素所構成之組，藉由相同之一系列流程形成。因此，可獲得與第3實施方式相同之效果。
進而，根據第4實施方式，接觸插塞53與子記憶胞SMC未構成沿著x軸之行，且未構成沿著y軸之行。接觸插塞53之行與子記憶胞SMC之行交替地排列，接觸插塞53之行與子記憶胞SMC之行交替地排列。因此，各子記憶胞SMC位於分別處於正方形之頂點之4個接觸插塞53之排列的中心，各接觸插塞53位於分別處於正方形之頂點之4個子記憶胞SMC之排列的中心。這可實現高密度地配置子記憶胞SMC及接觸插塞53。若第3及第4實施方式之導電體51及55以可實現之最小尺寸之線與間隙圖案之尺寸形成，則根據第4實施方式，接觸插塞53及子記憶胞SMC能以較第3實施方式中之密度高之密度配置。
5.第5實施方式  第5實施方式與第1、第3及第4實施方式之不同點在於記憶胞陣列之構造。以下，主要記載與第3實施方式不同之特徵。
5.1.構成  以下，第5實施方式之電阻變化型記憶裝置1有時被稱為電阻變化型記憶裝置1e，以便與第1、第3及第4實施方式之電阻變化型記憶裝置1區分。電阻變化型記憶裝置1包含與第1、第3及第4實施方式之記憶胞陣列11不同之記憶胞陣列11。以下，第5實施方式之記憶胞陣列11有時被稱為記憶胞陣列11e，以便與第1、第3及第4實施方式之記憶胞陣列11區分。
圖26及圖27表示第5實施方式之記憶胞陣列11e之局部平面構造。圖26及圖27表示沿著xy面之構造，且表示xy面中之相同區域。圖26及圖27表示沿著z軸排列之某複數個層。圖27表示圖26所示之層之一部分、及較圖26所示之層靠上之層。圖26及圖27包含標註了影線之構成要素，以便容易藉由目測來區分構成要素。然而，影線僅用於區分構成要素，構成要素之材料並非由影線樣式所示之材料特定及限定。
記憶胞陣列11e與第3實施方式之記憶胞陣列11d類似。第4實施方式中，沿著x軸排列之接觸插塞53A及53B之間設置有1個子記憶胞SMC，與此相對，第5實施方式中，沿著x軸排列之接觸插塞53A及53B之間設置有2個子記憶胞SMC。
如圖26所示，導電體51包含導電體51B及導電體51C。導電體51C沿著x軸延伸，且沿著y軸具有間隔地排列。各導電體51C作為1個字元線WL之至少一部分發揮功能。
各導電體51B位於沿著y軸排列之複數個導電體51C所構成之組與沿著y軸排列之複數個導電體51C所構成之另一組之間。於複數個導電體51C中之沿著x軸排列之各2個導電體51C之間，設置有2個導電體51B。
各接觸插塞53A與1個導電體51C至少局部重疊，例如位於1個導電體51C之沿著z軸之正上方。各接觸插塞53A於1個導電體51C之左端，與該導電體51C重疊。各接觸插塞53B與1個導電體51C至少局部重疊，例如位於1個導電體51C之沿著z軸之正上方。各接觸插塞53B於1個導電體51C之右端，與該導電體51C重疊。
2個子記憶胞SMCa之各組位於1個接觸插塞53B與1個接觸插塞53A之間，例如，1個接觸插塞53B與1個接觸插塞53A沿著x軸排列。
各子記憶胞SMCb與1個導電體51C至少局部重疊，例如位於1個導電體51C之沿著z軸之正上方。各導電體51C與2個(1對)子記憶胞SMCb至少局部重疊。子記憶胞SMCb之各對位於1個接觸插塞53A與1個接觸插塞53B之間。例如，1個接觸插塞53A、2個子記憶胞SMCb及1個接觸插塞53B沿著x軸排列。若干個子記憶胞SMCb沿著y軸具有間隔地排列。
由沿著x軸排列之2個(1對)子記憶胞SMCa、和介隔接觸插塞53與該子記憶胞SMCa對並排之2個(1對)子記憶胞SMCb構成之4個子記憶胞SMC之各組構成2個記憶胞MC。即，子記憶胞SMCa對之第1側(例如左側)之1個子記憶胞SMCa、和介隔接觸插塞53與該子記憶胞SMCa對並排之子記憶胞SMCb對之第1側之1個子記憶胞SMCb構成1個記憶胞MC1。子記憶胞SMCa對之第2側(例如右側)之1個子記憶胞SMCa、和介隔接觸插塞53與該子記憶胞SMCa對並排之子記憶胞SMCb對之第2側之1個子記憶胞SMCb構成1個記憶胞MC2。
如圖27所示，導電體55包含導電體55B及導電體55C。導電體55C沿著x軸延伸，且沿著y軸具有間隔地排列。各導電體55C與沿著x軸排列之1個接觸插塞53B、2個子記憶胞SMCa及1個接觸插塞53A局部重疊。例如，各導電體55C位於沿著x軸排列之1個接觸插塞53B、2個子記憶胞SMCa、及1個接觸插塞53A之沿著z軸之正上方。各導電體55C作為1個字元線WL之至少一部分發揮功能。
導電體55B位於沿著y軸排列之複數個導電體55C所構成之組與沿著y軸排列之複數個導電體55C所構成之另一組之間。於複數個導電體55C中之沿著x軸排列之各2個導電體55C間，設置有2個導電體55B。
圖28表示第5實施方式之記憶胞陣列11e之局部截面構造。圖28表示沿著圖26及圖27之XXVIII-XXVIII線之截面。
如圖28所示且參照圖26及圖27所記載，於圖28所示之最下方之層，1個導電體51C、及2個導電體51B所構成之組沿著x軸交替地排列。導電體51B及51C源自相同導電體。即，導電體51B及51C係藉由將用於導電體51B及51C之沿著xy面擴展之導電體局部去除而形成。
接觸插塞53A及53B、以及子記憶胞SMCa及SMCb位於導電體51B及51C所在之層之上一層。由1個接觸插塞53A、2個子記憶胞SMCb及1個接觸插塞53B所構成之各組位於1個導電體51C之上表面上。
各子記憶胞SMCa位於1個導電體51B之上表面上。
導電體55B及55C位於接觸插塞53A及53B、以及子記憶胞SMCa及SMCb所在之層之上一層。各導電體55C於底面與1個接觸插塞53B、2個子記憶胞SMCa及1個接觸插塞53A各自之上表面相接。
5.2.效果  根據第5實施方式之記憶胞陣列11e之構造，亦能構成第1實施方式中參照圖3所記載之電路。因此，根據第5實施方式，亦可實現每單元2MTJ方式，根據與第1實施方式中所記載之理由相同之理由，可執行不依存於MTJ元件VR之MR比之資料讀出。
又，根據第4實施方式，與第3實施方式相同，子記憶胞SMCa及SMCb源自相同之複數個經積層之構成要素所構成之組，藉由相同之一系列製造流程形成。因此，可獲得與第3實施方式相同之效果。
進而，根據第5實施方式，2個子記憶胞SMC於1個接觸插塞53A與1個接觸插塞53B之間沿著x軸排列。這可實現高密度地配置子記憶胞SMC。若第3及第5實施方式之導電體51及55以可實現之最小尺寸之線與間隙圖案之尺寸形成，則根據第5實施方式，接觸插塞53及子記憶胞SMC能以較沿著x軸排列之接觸插塞53A及53B之間設置有1個子記憶胞SMC之第3實施方式中之密度高之密度配置。
6.第6實施方式  第6實施方式與第1、第3、第4及第5實施方式之不同點在於記憶胞陣列之構造。以下，主要記載與第5實施方式不同之特徵。
6.1.構成  以下，第6實施方式之電阻變化型記憶裝置1有時被稱為電阻變化型記憶裝置1f，以便與第1、第3、第4及第5實施方式之電阻變化型記憶裝置1區分。電阻變化型記憶裝置1包含與第1、第3、第4及第5實施方式之記憶胞陣列11不同之記憶胞陣列11。以下，第6實施方式之記憶胞陣列11有時被稱為記憶胞陣列11f，以便與第1、第3、第4及第5實施方式之記憶胞陣列11區分。
第6實施方式相當於第5實施方式之擴充。即，於第6實施方式中，於沿著x軸排列之接觸插塞53A與53B之間設置有4個子記憶胞SMC。
圖29及圖30表示第6實施方式之記憶胞陣列11f之局部構造。圖29及圖30表示沿著xy面之構造，且表示xy面上之相同區域。圖29及圖30表示沿著z軸排列之某複數個層。圖30表示圖29所示之層之一部分、及較圖29所示之層靠上之層。圖29及圖30包含標註了影線之構成要素，以便容易藉由目測來區分構成要素。然而，影線僅用於區分構成要素，構成要素之材料並非由影線樣式所示之材料特定及限定。
如圖29所示，於複數個導電體51C中之沿著x軸排列之各2個導電體51C間，設置有4個導電體51B。
4個子記憶胞SMCa之各組位於1個接觸插塞53B與1個接觸插塞53A之間，例如1個接觸插塞53B與1個接觸插塞53A沿著x軸排列。
各導電體51C與構成1組之4個子記憶胞SMCb重疊。子記憶胞SMCb之各組位於1個接觸插塞53A與1個接觸插塞53B之間。例如，1個接觸插塞53A、4個子記憶胞SMCb及1個接觸插塞53B沿著x軸排列。若干個子記憶胞SMCb沿著y軸具有間隔地排列。
由4個(1組)子記憶胞SMCa與4個(1組)子記憶胞SMCb構成之8個子記憶胞SMC之各組構成4個記憶胞MC，上述4個(1組)子記憶胞SMCa沿著x軸排列，上述4個(1組)子記憶胞SMCb介隔接觸插塞53與該子記憶胞SMCa組並排。即，子記憶胞SMCa組之第1側(例如最左側)起第1個子記憶胞SMCa、及介隔接觸插塞53與該子記憶胞SMCa組並排之子記憶胞SMCb組之第1側起第1個子記憶胞SMCb構成1個記憶胞MC1。子記憶胞SMCa組之第1側起第2個子記憶胞SMCa、及介隔接觸插塞53與該子記憶胞SMCa組並排之子記憶胞SMCb組之第1側起第2個子記憶胞SMCb構成1個記憶胞MC2。子記憶胞SMCa組之第1側起第3個子記憶胞SMCa、及介隔接觸插塞53與該子記憶胞SMCa組並排之子記憶胞SMCb組之第1側起第3個子記憶胞SMCb構成1個記憶胞MC3。子記憶胞SMCa組之第1側起第4個子記憶胞SMCa、及介隔接觸插塞53與該子記憶胞SMCa組並排之子記憶胞SMCb組之第1側起第4個子記憶胞SMCb構成1個記憶胞MC4。
如圖30所示，各導電體55C與沿著x軸排列之1個接觸插塞53B、4個子記憶胞SMCa及1個接觸插塞53A局部重疊。例如，各導電體55C位於沿著x軸排列之1個接觸插塞53B、4個子記憶胞SMCa、及1個接觸插塞53A之沿著z軸之正上方。
於複數個導電體55C中之沿著x軸排列之各2個導電體55C間，設置有4個導電體55B。
圖31表示第5實施方式之記憶胞陣列11f之局部截面構造。圖31表示沿著圖29及圖30之XXXI-XXXI線之截面。
如圖31所示且參照圖29及圖30所記載，於圖31所示之最下方之層，1個導電體51C、及4個導電體51B所構成之組沿著x軸交替地排列。由1個接觸插塞53A、4個子記憶胞SMCb及1個接觸插塞53B所構成之各組位於1個導電體51C之上表面上。各導電體55C於底面與1個接觸插塞53B、4個子記憶胞SMCa及1個接觸插塞53A各自之上表面相接。
6.2.效果  根據第6實施方式之記憶胞陣列11f之構造，亦能構成第1實施方式中參照圖3所記載之電路。因此，根據第6實施方式，亦可實現每單元2MTJ方式，根據與第1實施方式中所記載之理由相同之理由，可執行不依存於MTJ元件VR之MR比之資料讀出。
又，根據第6實施方式，與第3實施方式相同，子記憶胞SMCa及SMCb源自相同之複數個經積層之構成要素所構成之組，藉由相同之一系列製造流程形成。因此，可獲得與第3實施方式相同之效果。
進而，根據第6實施方式，4個子記憶胞SMC沿著x軸排列於1個接觸插塞53A與1個接觸插塞53B之間。這可實現高密度地配置子記憶胞SMC。根據第6實施方式，接觸插塞53及子記憶胞SMC能以較沿著x軸排列之接觸插塞53A及53B之間設置2個子記憶胞SMC之第5實施方式中之密度高之密度配置。
6.3.變化例  於1個接觸插塞53A與1個接觸插塞53B之間，亦可排列超過4個之子記憶胞SMC。這可實現以更高之密度配置接觸插塞53及子記憶胞SMC。
7.變化例  各子記憶胞SMC中，選擇器SE可位於可變電阻元件VR之上表面上。
於可變電阻元件VR為MTJ元件之情形時，鐵磁層41可隔著絕緣層42位於鐵磁層43之上方。
可變電阻元件VR可為除MTJ元件以外之元件。此種元件包含相變元件、鐵電元件。相變元件被用於PCRAM(相變(Phase Change)RAM)，含有硫化物等，因寫入電流產生之熱而成為結晶狀態或非晶質狀態，由此顯示出不同之電阻值。或者，可變電阻元件VR亦可包含一種元件，其含有金屬氧化物或鈣鈦礦氧化物，用於ReRAM(電阻式(Resistive)RAM)。於此種可變電阻元件VR之情形時，可變電阻元件VR之電阻值會因寫入脈衝之不同寬度(脈衝之施加期間)、或不同之振幅(電流值或電壓值)、寫入脈衝之不同極性(施加方向)之施加而變化。
雖然說明了本發明之若干個實施方式，但該等實施方式係作為示例提出，並不意圖限定發明之範圍。該等實施方式能以其他多種方式實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式及其變化包含於發明範圍及主旨中，且同樣包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案] 本申請案享有以日本專利申請案2021-023416號(申請日：2021年2月17日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:電阻變化型記憶裝置 1b:電阻變化型記憶裝置 2:記憶體控制器 11:記憶胞陣列 11c:記憶胞陣列 11d:記憶胞陣列 11e:記憶胞陣列 11f:記憶胞陣列 12:輸入輸出電路 13:控制電路 13b:控制電路 14:列選擇電路 15:行選擇電路 16:寫入電路 16A:資料鎖存器 16b:寫入電路 17:讀出電路 17A:資料鎖存器 17b:讀出電路 18:比較電路 21:導電體 22:導電體 23:導電體 41:鐵磁層 42:絕緣層 43:鐵磁層 51A:導電體 51B:導電體 51C:導電體 53A:接觸插塞 53B:接觸插塞 55A:導電體 55B:導電體 55C:導電體 ADD:位址信號 BL:位元線 ¯BL:位元線 BL＜0＞,BL＜1＞,…,BL＜N＞:位元線 ¯BL＜0＞,¯BL＜1＞,…,¯BL＜N＞:位元線 BLns:非選擇位元線 ¯BLns:非選擇位元線 BLP:位元線對 ¯BLs:位元線 BLPns:非選擇位元線對 BLPs:選擇位元線對 BLs:選擇位元線 Bvm:配線 Bvp:配線 Bvs:配線 CDE:行解碼器 CMD:指令 CN1:控制信號 CN2:控制信號 CNT:控制信號 CP1:電荷泵 CP3:電荷泵 CS1,CS2,CS3,CS4,CS5:信號 CS6:信號 CS7:信號 DAT:資料 Dr:讀出資料 Dw:寫入資料 GBL:全局位元線 ¯GBL:全局位元線 Iwap:寫入電流 Iwp:寫入電流 MC:記憶胞 MC＜α，β＞:記憶胞 MC1:記憶胞 MC2:記憶胞 MC3:記憶胞 MC4:記憶胞 MCns:非選擇記憶胞 MCs:選擇記憶胞 N1:第1節點 N2:第2節點 N3:第3節點 NBL1,NBL2:節點 PDE:信號 Qp(Qp0、Qp1、…QpN),Qm(Qm0、Qm1、…QmN),Qs(Qs0、Qs1、…QsN):開關 RCD:讀出電路控制電路 RD:電位產生電路 RDE:列解碼器 SA:感測放大器 SAE:感測放大器賦能信號 ¯SAE:感測放大器賦能信號 SE:選擇器 SEa:選擇器 SEb:選擇器 SI:信號 SMC:子記憶胞 SMCa:第1子記憶胞 SMCans:非選擇第1子記憶胞 SMCas:選擇第1子記憶胞 SMCb:第2子記憶胞 SMCbns:非選擇第2子記憶胞 SMCbs:選擇第2子記憶胞 SMCh:半選擇子記憶胞 SW1,SW2:開關電路 TN1,TN2:n型MOSFET TN3、TN4、TN5、TN6、TN7、TN8,TN9:n型MOSFET Tp(Tp0、Tp1、…TpM),Tm(Tm0、Tm1、…TmM),Ts(Ts0、Ts1、…TsM),Tr(Tr0、Tr1、…TrM):開關 TP1,TP2:p型MOSFET TP3、TP4、TP5、TP6:p型MOSFET Vb1:電位 Vb2:電位 Vdd:電源電位 Vm:中間電位 Vp:寫入電位 Vr:讀出用電位 VR:可變電阻元件 VR:MTJ元件 VRa:可變電阻元件 VRb:可變電阻元件 Vread:讀出電位 Vss:接地電位 Vw:寫入用電位 WCD:寫入電路控制電路 WD1,WD2,WD3:電位產生電路 WL:字元線 WL＜0＞,WL＜1＞,…,WL＜M＞:字元線 WLns:非選擇字元線 WLs:選擇字元線 Wvm:配線 Wvp:配線 Wvr:配線 Wvs:配線
圖1表示第1實施方式之電阻變化型記憶裝置之功能區塊。  圖2係第1實施方式之記憶胞陣列之電路圖。  圖3係第1實施方式之記憶胞之電路圖。  圖4表示第1實施方式之記憶胞陣列之局部截面構造。  圖5表示第1實施方式之記憶胞陣列之局部截面構造。  圖6表示第1實施方式之子記憶胞之構造例之截面。  圖7表示第1實施方式之寫入電路之功能區塊。  圖8表示第1實施方式之讀出電路之功能區塊。  圖9表示第1實施方式之讀出電路之一部分及行選擇電路之一部分之構成要素及構成要素之連接。  圖10表示第1實施方式之列選擇電路中之構成要素及構成要素之連接。  圖11表示第1實施方式之行選擇電路中之構成要素及構成要素之連接。  圖12表示於第1實施方式之電阻變化型記憶裝置之一部分寫入資料“1”之期間的狀態。  圖13表示於第1實施方式之電阻變化型記憶裝置之一部分寫入資料“0”之期間的狀態。  圖14表示於第1實施方式之電阻變化型記憶裝置之一部分讀出資料之期間的狀態。  圖15表示第2實施方式之電阻變化型記憶裝置之功能區塊。  圖16表示第2實施方式之電阻變化型記憶裝置中之資料寫入之動作。  圖17係按照時間順序表示第2實施方式之資料寫入期間之某配線之電位。  圖18係按照時間順序表示第2實施方式之資料寫入期間之某配線之電位。  圖19表示第3實施方式之記憶胞陣列之局部平面構造。  圖20表示第3實施方式之記憶胞陣列之局部平面構造。  圖21表示第3實施方式之記憶胞陣列之局部截面構造。  圖22表示第3實施方式之記憶胞陣列之局部截面構造。  圖23表示第3實施方式之記憶胞陣列之局部截面構造。  圖24表示第3實施方式之記憶胞陣列之局部截面構造。  圖25表示第4實施方式之記憶胞陣列之局部平面構造。  圖26表示第5實施方式之記憶胞陣列之局部平面構造。  圖27表示第5實施方式之記憶胞陣列之局部平面構造。  圖28表示第5實施方式之記憶胞陣列之局部截面構造。  圖29表示第6實施方式之記憶胞陣列之局部平面構造。  圖30表示第6實施方式之記憶胞陣列之局部平面構造。  圖31表示第6實施方式之記憶胞陣列之局部截面構造。
11:記憶胞陣列
21:導電體
22:導電體
23:導電體
BL:位元線
-BL:位元線
MC:記憶胞
SEa:選擇器
SEb:選擇器
SMCa:第1子記憶胞
SMCb:第2子記憶胞
VRa:可變電阻元件
VRb:可變電阻元件
WL:字元線

Claims (4)

  1. 一種電阻變化型記憶裝置，其包含：記憶胞，其包含第1子記憶胞及第2子記憶胞，該第1子記憶胞包含第1可變電阻元件及第1雙向切換元件，該第2子記憶胞包含第2可變電阻元件及第2雙向切換元件；第1導電體；第2導電體；及第3導電體；且上述第1子記憶胞位於上述第1導電體之上方，上述第2導電體位於上述第1子記憶胞之上方，上述第2子記憶胞位於上述第2導電體之上方，上述第3導電體位於上述第2子記憶胞之上方，上述電阻變化型記憶裝置構成為接收第1資料，當從上述記憶胞讀出之第2資料與上述第1資料不一致時，對上述記憶胞寫入上述第1資料，當接收到上述第1資料時，將上述第1資料寫入上述記憶胞，於寫入上述第1資料後從上述記憶胞讀出上述第2資料，於讀出上述第2資料後，當上述第1資料與上述第2資料不一致時，對上述記憶胞寫入上述第1資料。
  2. 一種電阻變化型記憶裝置，其包含：記憶胞，其包含第1子記憶胞及第2子記憶胞，該第1子記憶胞包含第 1可變電阻元件及第1雙向切換元件，該第2子記憶胞包含第2可變電阻元件及第2雙向切換元件；第1導電體；第2導電體；及第3導電體；且上述第1子記憶胞位於上述第1導電體之上方，上述第2導電體位於上述第1子記憶胞之上方，上述第2子記憶胞位於上述第2導電體之上方，上述第3導電體位於上述第2子記憶胞之上方，上述電阻變化型記憶裝置構成為接收第1資料，當從上述記憶胞讀出之第2資料與上述第1資料不一致時，對上述記憶胞寫入上述第1資料，上述電阻變化型記憶裝置包含：與上述第1導電體連接之第1節點、及與上述第3導電體連接之第2節點，且進而包含放大電路，該放大電路包含：第1反相器，其於第1輸入與上述第1節點連接，於第1輸出與上述第2節點連接；及第2反相器，其於第2輸入與上述第2節點連接，於第2輸出與上述第1節點連接。
  3. 如請求項1或2之電阻變化型記憶裝置，其中上述第1可變電阻元件表現出可切換之第1電阻或第2電阻，上述第2電阻高於上述第1電阻，第2可變電阻元件表現出可切換之第3電阻或第4電阻， 上述第4電阻高於上述第3電阻，上述記憶胞基於上述第1可變電阻元件表現出上述第1電阻且上述第2可變電阻元件表現出上述第4電阻，或上述第1可變電阻元件表現出上述第2電阻且上述第2可變電阻元件表現出上述第3電阻，來記憶1位元之資料。
  4. 如請求項1或2之電阻變化型記憶裝置，其中將上述第1資料寫入上述記憶胞之處理係包含：同時執行使上述第1可變電阻元件成為表現出上述第1電阻之狀態、及使上述第2可變電阻元件成為表現出上述第4電阻之狀態之處理；或同時執行使上述第1可變電阻元件成為表現出上述第2電阻之狀態、及使上述第2可變電阻元件成為表現出上述第3電阻之狀態之處理。
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