JP2023132766A - 記憶装置 - Google Patents

記憶装置 Download PDF

Info

Publication number
JP2023132766A
JP2023132766A JP2022038284A JP2022038284A JP2023132766A JP 2023132766 A JP2023132766 A JP 2023132766A JP 2022038284 A JP2022038284 A JP 2022038284A JP 2022038284 A JP2022038284 A JP 2022038284A JP 2023132766 A JP2023132766 A JP 2023132766A
Authority
JP
Japan
Prior art keywords
wiring
voltage
circuit
sub
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022038284A
Other languages
English (en)
Inventor
洋介 小林
Yosuke Kobayashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2022038284A priority Critical patent/JP2023132766A/ja
Priority to US17/842,486 priority patent/US11961557B2/en
Priority to TW112106697A priority patent/TW202336761A/zh
Publication of JP2023132766A publication Critical patent/JP2023132766A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0057—Read done in two steps, e.g. wherein the cell is read twice and one of the two read values serving as a reference value
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/15—Current-voltage curve

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)
  • Hall/Mr Elements (AREA)

Abstract

【課題】 短時間でデータを読み出す記憶装置を提供する。
【解決手段】 一実施形態による記憶装置は、第１配線と、第２配線と、メモリセルと、第１回路と、第２回路と、第３回路と、第４回路と、センスアンプ回路と、を備える。メモリセルは、第１配線と第２配線との間に接続され、可変抵抗素子とスイッチング素子を含む。可変抵抗素子は、第１強磁性層と、第２強磁性層と、第１強磁性層と第２強磁性層の間の絶縁層と、を含む。第１回路は、第１配線に第１電圧を印加するように構成されている。第２回路は、第２配線に第２電圧を印加するように構成されている。第３回路は、第２配線に第３電圧を印加するように構成されている。第４回路は、第１配線に第４電圧を印加するように構成されている。センスアンプ回路は、第１配線及び第２配線と接続されている。
【選択図】 図７

Description

実施形態は、概して記憶装置に関する。
動的に可変な抵抗を有する素子を用いてデータを記憶する記憶装置が知られている。記憶装置は、短時間でデータを読み出せることを求められる。
米国特許第７１０２９４５号明細書
短時間でデータを読み出す記憶装置を提供しようとするものである。
一実施形態による記憶装置は、第１配線と、第２配線と、メモリセルと、第１回路と、第２回路と、第３回路と、第４回路と、センスアンプ回路と、を備える。
上記メモリセルは、上記第１配線と上記第２配線との間に接続され、可変抵抗素子とスイッチング素子を含む。上記可変抵抗素子は、第１強磁性層と、第２強磁性層と、上記第１強磁性層と上記第２強磁性層の間の絶縁層と、を含む。上記第１回路は、上記第１配線に第１電圧を印加するように構成されている。上記第２回路は、上記第２配線に第２電圧を印加するように構成されている。上記第３回路は、上記第２配線に第３電圧を印加するように構成されている。上記第４回路は、上記第１配線に第４電圧を印加するように構成されている。上記センスアンプ回路は、上記第１配線及び上記第２配線と接続されている。
第１実施形態の記憶装置の機能ブロックを示す図。 第１実施形態のコア回路の機能ブロックを示す図。 第１実施形態のメモリセルアレイの回路図。 第１実施形態のメモリセルアレイの一部の斜視図。 第１実施形態のメモリセルの構造の例の断面を示す図。 第１実施形態のメモリセルの電圧と電流の特性の例を示すグラフ。 第１実施形態の読出し回路の構成要素及び構成要素の接続を示す図。 第１実施形態のセンスアンプ回路の構成要素及び構成要素の接続を示す図。 第１実施形態の記憶装置でのデータ読出しの間のいくつかの配線の電位を時間に沿って示す図。 第１実施形態の記憶装置の一部のデータ読出しの間の状態の例を示す図。 第１実施形態の記憶装置の一部のデータ読出しの間の状態の例を示す図。 参考用の記憶装置でのデータ読出しの間のいくつかの配線の電位を時間に沿って示す図。 第２実施形態のコア回路の機能ブロックを示す図。 第２実施形態のＧＷＬ抵抗調整回路及びロウセレクタの回路図。 第２実施形態のＧＢＬ抵抗調整回路及びカラムセレクタの回路図。 第２実施形態のデコード回路の機能ブロックを示す図。 第２実施形態のＧＷＬ抵抗調整回路の動作の間の一状態の例を示す図。 第２実施形態のＧＷＬ抵抗調整回路の動作の間の一状態の例を示す図。 第２実施形態のＧＢＬ抵抗調整回路の動作の間の一状態の例を示す図。 第２実施形態のＧＢＬ抵抗調整回路の動作の間の一状態の例を示す図。 第２実施形態の記憶装置のデータ読出しの間の一状態の例を示す図。 第２実施形態の記憶装置のデータ読出しの間の一状態の例を示す図。 第３実施形態の書込み回路の構成要素及び構成要素の接続を示す図。 第３実施形態の記憶装置でのデータ書込みの間のいくつかの配線の電位を時間に沿って示す図。
以下に実施形態が図面を参照して記述される。或る実施形態又は相違する実施形態での略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。或る記述済みの実施形態に後続する実施形態では、記述済みの実施形態と異なる点が主に記述される。或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
１．第１実施形態
１．１．構造（構成）
１．１．１．全体の構成
図１は、第１実施形態の記憶装置の機能ブロックを示す。記憶装置１は、データを記憶する装置である。記憶装置１は、可変抵抗を示す磁性体の積層体を用いてデータを記憶する。記憶装置１は、コア回路１１、入出力回路１２、制御回路１３、デコード回路１４、ページバッファ１５、及び電圧生成回路１６を含む。
コア回路１１は、メモリセルＭＣ、及びメモリセルＭＣにアクセスするための配線並びに周辺回路を含む回路である。メモリセルＭＣは、データを不揮発に記憶する素子である。配線は、グローバルワード線ＧＷＬ（図示せず）、ローカルワード線ＬＷＬ、グローバルビット線ＧＢＬ（図示せず）、及びローカルビット線ＬＢＬを含む。各メモリセルＭＣは、１つのローカルワード線ＬＷＬ及び１つのローカルビット線ＬＢＬと接続されている。ローカルワード線ＬＷＬは、１つのロウアドレスを割り当てられている。ローカルビット線ＬＢＬは、１つのカラムアドレスを割り当てられている。
入出力回路１２は、データ及び信号の入出力を行う回路である。入出力回路１２は、記憶装置１の外部、例えば、メモリコントローラから、制御信号ＣＮＴ、コマンドＣＭＤ、アドレス信号ＡＤＤ、及びメモリセルＭＣに書き込まれるデータＤＡＴを受け取る。
制御回路１３は、記憶装置１の動作を制御する回路である。制御回路１３は、入出力回路１２からコマンドＣＭＤ及び制御信号ＣＮＴを受け取る。制御回路１３は、コマンドＣＭＤ及び制御信号ＣＮＴによって指示される制御に基づいて、コア回路１１を制御し、メモリセルＭＣからのデータの読出し及びメモリセルＭＣへのデータの書込みを制御する。制御回路１３は、コマンドＣＭＤ及び制御信号ＣＮＴによって指示される制御に基づいて、電圧生成回路１６を制御する。
デコード回路１４は、アドレス信号ＡＤＤをデコードする回路である。デコード回路１４は、入出力回路１２からアドレス信号ＡＤＤを受け取る。デコード回路１４は、アドレス信号ＡＤＤをデコードし、デコードの結果に基づいて、データの読出し又はデータの書込みの対象のメモリセルＭＣを選択するための信号を生成する。生成された信号は、コア回路１１に送信される。
ページバッファ１５は、或るサイズのデータを一時的に記憶する回路である。ページバッファ１５は、入出力回路１２から、メモリセルＭＣに書き込まれるデータＤＡＴを受け取り、データを一時的に記憶し、データをコア回路１１に転送する。ページバッファ１５は、メモリセルＭＣから読み出されたデータを受け取り、読み出されたデータを一時的に記憶し、データＤＡＴを入出力回路１２に転送する。
電圧生成回路１６は、記憶装置１において使用される種々の電圧を生成する回路である。電圧生成回路１６は、制御回路１３の制御に基づいて電圧を生成する。電圧生成回路１６は、メモリセルＭＣへのデータの書込みの間、データ書込みに使用される電圧をコア回路１１に供給する。電圧生成回路１６は、メモリセルＭＣからのデータの読出しの間、データ読出しに使用される電圧をコア回路１１に供給する。
１．１．２．コア回路の構成
図２は、第１実施形態のコア回路１１の機能ブロックを示す。図２に示されるように、コア回路１１は、１つ以上のサブコア回路ＳＣＣ、１つ以上のグローバルワード線ＧＷＬ、１つ以上のグローバルビット線ＧＢＬ、１つ以上の読出し回路ＲＣ、並びに１以上の書込み回路ＷＣを含む。図２は、１つのサブコア回路ＳＣＣ、１つのグローバルワード線ＧＷＬ、１つのグローバルビット線ＧＢＬ、１つの読出し回路ＲＣ、並びに１つの書込み回路ＷＣのみを示す。
サブコア回路ＳＣＣは、メモリセルアレイＭＡ、ロウセレクタＲＳ、及びカラムセレクタＣＳを含む。
メモリセルアレイＭＡは、配列された複数のメモリセルＭＣの集合である。メモリセルアレイＭＡには、複数のローカルワード線ＬＷＬ、及び複数のローカルビット線ＬＢＬが位置している。
ロウセレクタＲＳは、このロウセレクタＲＳが含まれるサブコア回路ＳＣＣ中のメモリセルアレイＭＡの１つのロウを選択する回路である。ロウセレクタＲＳは、ロウアドレスを受け取り、受け取られたロウアドレスに基づいて、ロウセレクタＲＳによる選択の対象のメモリセルアレイ（又は、対応するメモリセルアレイ）ＭＡのローカルワード線ＬＷＬの１つを１つのグローバルワード線ＧＷＬに接続する。ロウセレクタＲＳは、複数のスイッチを含む。各スイッチは、一端において１つのグローバルワード線ＧＷＬと接続されており、他端において１つのローカルワード線ＬＷＬと接続されている。スイッチは、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、例えば、ｎ型のＭＯＳＦＥＴである。
カラムセレクタＣＳは、このカラムセレクタＣＳが含まれるサブコア回路ＳＣＣ中のメモリセルアレイＭＡの１つのカラムを選択する回路である。カラムセレクタＣＳは、カラムアドレスを受け取り、受け取られたカラムアドレスに基づいて、カラムセレクタＣＳによる選択の対象のメモリセルアレイ（又は、対応するメモリセルアレイ）ＭＡのローカルビット線ＬＢＬの１つを１つのグローバルビット線ＧＢＬに接続する。カラムセレクタＣＳは、複数のスイッチを含む。各スイッチは、一端において１つのグローバルビット線ＧＢＬと接続されており、他端において１つのローカルビット線ＬＢＬと接続されている。スイッチは、例えば、ＭＯＳＦＥＴであり、例えば、ｎ型のＭＯＳＦＥＴである。
グローバルワード線ＧＷＬは、１つ以上のサブコア回路ＳＣＣのそれぞれのロウセレクタＲＳに接続されている。グローバルワード線ＧＷＬはまた、１つの読出し回路ＲＣ及び１つの書込み回路ＷＣに接続されている。
グローバルビット線ＧＢＬは、１つ以上のサブコア回路ＳＣＣのそれぞれのカラムセレクタＣＳに接続されている。グローバルビット線ＧＢＬはまた、１つの読出し回路ＲＣ及び１つの書込み回路ＷＣに接続されている。
読出し回路ＲＣは、メモリセルＭＣからのデータの読出しを制御する回路である。読出し回路ＲＣは、データ読出し対象のメモリセルＭＣに記憶されているデータに基づく電圧を使用して、データ読出し対象のメモリセルＭＣに記憶されているデータを判断する。読出し回路ＲＣは、複数のセンスアンプ回路ＳＡＣ（図示せず）を含む。センスアンプ回路ＳＡＣは、データ読出し対象のメモリセルＭＣに記憶されているデータに基づく電圧を使用して、データ読出し対象のメモリセルＭＣに記憶されているデータを示す信号を出力する回路である。センスアンプ回路ＳＡＣは、２つの電圧の大きさの関係に基づいて、データ読出し対象のメモリセルＭＣに記憶されている決定されたデータを出力する。
書込み回路ＷＣは、メモリセルＭＣへのデータの書込みを制御する回路である。書込み回路ＷＣは、書き込まれるデータを受け取る。書込み回路ＷＣは、書き込まれるデータに基づいてデータ書込み対象のメモリセルＭＣに電流を流すことによって、データ書込み対象のメモリセルＭＣにデータを書き込む。
１．１．３．メモリセルアレイの回路構成
図３は、第１実施形態のメモリセルアレイＭＡの回路図である。図３に示されるように、メモリセルアレイＭＡ中には、Ｍ＋１（Ｍは自然数）本のローカルワード線ＬＷＬ（ＬＷＬ＜０＞、ＬＷＬ＜１＞、…、ＬＷＬ＜Ｍ＞）、及びＮ＋１（Ｎは自然数）本のローカルビット線ＬＢＬ（ＬＢＬ＜０＞、ＬＢＬ＜１＞、…、ＬＢＬ＜Ｎ＞）が位置している。
各メモリセルＭＣは、１つのローカルワード線ＬＷＬと１つのローカルビット線ＬＢＬと接続されている。各メモリセルＭＣは、１つのＭＴＪ素子ＭＴＪ及び１つのスイッチング素子ＳＥを含む。各メモリセルＭＣにおいて、ＭＴＪ素子ＭＴＪとスイッチング素子ＳＥは直列に接続されている。各メモリセルＭＣのスイッチング素子ＳＥは、１つのローカルビット線ＬＢＬと接続されている。各メモリセルＭＣのＭＴＪ素子ＭＴＪは、１つのローカルワード線ＬＷＬと接続されている。
ＭＴＪ素子ＭＴＪは、トンネル磁気抵抗効果を示し、例えば、磁気トンネル接合（Magnetic Tunnel Junction； ＭＴＪ）を含む素子である。ＭＴＪ素子ＭＴＪは、低抵抗の状態と高抵抗の状態との間を切り替わることができる可変抵抗素子である。ＭＴＪ素子ＭＴＪは、２つの抵抗状態の違いを利用して、１ビットのデータを記憶することができる。例えば、ＭＴＪ素子ＭＴＪは、低抵抗状態によって“０”データを記憶し、高抵抗状態によって“１”データを記憶する。
スイッチング素子ＳＥは、自身の両端の電気的接続又は切断を行う素子である。スイッチング素子ＳＥは、２つの端子を有する。スイッチング素子ＳＥは、２端子間に印加される電圧が或る第１閾値未満の場合、高抵抗状態、例えば電気的に非導通状態（オフ状態）である。２端子間に印加される電圧が上昇して、第１閾値以上になると、スイッチング素子ＳＥは低抵抗状態、例えば電気的に導通状態（オン状態）になる。低抵抗状態のスイッチング素子ＳＥの２端子間に印加される電圧が低下して、第２閾値以下になると、スイッチング素子ＳＥは高抵抗状態になる。スイッチング素子ＳＥは、このような第１方向に印加される電圧の大きさに基づく高抵抗状態及び低抵抗状態の間の切替わりの機能と同じ機能を、第１方向と反対の第２方向についても有する。すなわち、スイッチング素子ＳＥは、双方向スイッチング素子である。スイッチング素子ＳＥのオン又はオフにより、このスイッチング素子ＳＥと接続されたＭＴＪ素子ＭＴＪへの電流の供給の有無、すなわちＭＴＪ素子ＭＴＪの選択又は非選択が制御されることが可能である。
１．１．４．メモリセルアレイの構造
図４は、第１実施形態のメモリセルアレイＭＡの一部の斜視図である。図４に示されるように、複数の導電体２１及び複数の導電体２２が設けられている。
導電体２１は、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。各導電体２１は、１つのローカルワード線ＬＷＬとして機能する。
導電体２２は、導電体２１の上方に位置する。導電体２２は、ｙ軸に沿って延び、ｘ軸に沿って並ぶ。各導電体２２は、１つのローカルビット線ＬＢＬとして機能する。
導電体２１と導電体２２の交点の各々に１つのメモリセルＭＣが設けられている。メモリセルＭＣは、ｘｙ面に沿って行列状に配列されている。各メモリセルＭＣは、スイッチング素子ＳＥとして機能する構造と、ＭＴＪ素子ＭＴＪとして機能する構造を含む。スイッチング素子ＳＥとして機能する構造及びＭＴＪ素子ＭＴＪとして機能する構造は、各々、１又は複数の層を含む。例えば、ＭＴＪ素子ＭＴＪとして機能する構造は、スイッチング素子ＳＥとして機能する構造の上面上に位置する。メモリセルＭＣの下面は、１つの導電体２１の上面と接している。メモリセルＭＣの上面は、１つの導電体２２の下面と接している。スイッチング素子ＳＥとして機能する構造がＭＴＪ素子ＭＴＪとして機能する構造の上面上に位置していてもよい。
１．１．５．メモリセル
図５は、第１実施形態のメモリセルＭＣの構造の例の断面を示す。
スイッチング素子ＳＥは、可変抵抗材料３２を含む。可変抵抗材料３２は、動的に可変な抵抗を示す材料であり、例えば層の形状を有する。可変抵抗材料３２は、２端子間スイッチング素子であり、２端子のうちの第１端子は可変抵抗材料３２の上面及び下面の一方であり、２端子のうちの第２端子は可変抵抗材料３２の上面及び下面の他方である。２端子間に印加される電圧が或る第１閾値未満の場合、可変抵抗材料は“高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加される電圧が上昇し、第１閾値以上になると、可変抵抗材料は“低抵抗”状態、例えば電気的に導通状態になる。低抵抗状態の可変抵抗材料３２の２端子間に印加される電圧が低下し、第２閾値以下になると、可変抵抗材料は高抵抗状態になる。可変抵抗材料３２は、絶縁体と、絶縁体にイオン注入により導入されたドーパントを含む。絶縁体は、例えば、酸化物を含み、ＳｉＯ２或いはＳｉＯ２から実質的になる材料を含む。ドーパントは、例えば、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）を含む。本明細書及び特許請求の範囲において、「実質的になる（又は、構成される）」という記載及び同種の記載は、「実質的になる」構成要素が意図せぬ不純物を含有することを許容することを意味する。
スイッチング素子ＳＥは、下部電極３１及び上部電極３３をさらに含み得る。図５は、そのような例を示す。可変抵抗材料３２は下部電極３１の上面上に位置し、上部電極３３は可変抵抗材料３２の上面上に位置する。
ＭＴＪ素子ＭＴＪは、強磁性層３５、絶縁層３６、及び強磁性層３７を含む。例として、図５に示されるように、絶縁層３６は強磁性層３５の上面上に位置し、強磁性層３７は絶縁層３６の上面上に位置する。
強磁性層３５は、強磁性を示す材料の層である。強磁性層３５は、強磁性層３５、絶縁層３６、及び強磁性層３７の界面を貫く方向に沿った磁化容易軸を有し、例えば、界面に対して４５°以上９０°以下の角度の磁化容易軸を有し、例えば、界面と直交する方向に沿う磁化容易軸を有する。強磁性層３５の磁化の向きはメモリセルＭＣでのデータの読出し及び書込みによっても不変であることを意図されている。強磁性層３５は、いわゆる参照層として機能することができる。強磁性層３５は、複数の層を含んでいてもよい。以下、強磁性層３５は、参照層３５と称される場合がある。
絶縁層３６は、絶縁体の層である。絶縁層３６は、例えば、酸化マグネシウム（ＭｇＯ）を含むか、ＭｇＯから実質的に構成され、いわゆるトンネルバリアとして機能する。
強磁性層３７は、強磁性を示す材料の層である。強磁性層３７は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含むか、ＣｏＦｅＢ又はＦｅＢから実質的に構成される。強磁性層３７は、強磁性層３５、絶縁層３６、及び強磁性層３７の界面を貫く方向に沿う磁化容易軸を有し、例えば、界面に対して４５°以上９０°以下の角度の磁化容易軸を有し、例えば、界面と直交する方向に沿う磁化容易軸を有する。強磁性層３７の磁化の向きはメモリセルＭＣへのデータ書込みによって可変であり、強磁性層３７は、いわゆる記憶層として機能することができる。以下、強磁性層３７は、記憶層３７と称される場合がある。
記憶層３７の磁化の向きが参照層３５の磁化の向きと平行であると、ＭＴＪ素子ＭＴＪは、或る低い抵抗を有する。記憶層３７の磁化の向きが参照層３５の磁化の向きと反平行であると、ＭＴＪ素子ＭＴＪは、記憶層３７の磁化の向きと参照層３５の磁化の向きが反平行である場合の抵抗よりも高い抵抗を有する。以下、或るＭＴＪ素子ＭＴＪの強磁性層３７の磁化の向きが参照層３５の磁化の向きと平行である状態は、ＭＴＪ素子ＭＴＪが「平行状態にある」、又は「Ｐ状態にある」と称される場合がある。或るＭＴＪ素子ＭＴＪの強磁性層３７の磁化の向きが参照層３５の磁化の向きと反平行である状態は、ＭＴＪ素子ＭＴＪが「反平行状態にある」、又は「ＡＰ状態にある」と称される場合がある。
記憶層３７から参照層３５に向かって或る大きさの電流Ｉｃｐ以上の大きさの電流Ｉｗｐが流れると、記憶層３７の磁化の向きは参照層３５の磁化の向きと平行になる。強磁性層３５から記憶層３７に向かって或る大きさの電流Ｉｃａｐ以上の大きさの電流Ｉｗａｐが流れると、記憶層３７の磁化の向きは参照層３５の磁化の向きと反平行になる。ＡＰ方向スイッチング電流Ｉｃａｐは、Ｐ方向スイッチング電流Ｉｃｐより大きい。
以下、参照層３５から記憶層３７に向かう方向はＡＰ方向と称される場合があり、記憶層３７から参照層３５に向かう方向は、Ｐ方向と称される場合がある。スイッチング電流Ｉｃｐは、Ｐ方向スイッチング電流Ｉｃｐと称される場合がある。スイッチング電流Ｉｃａｐは、ＡＰ方向スイッチング電流Ｉｃａｐと称される場合がある。電流Ｉｗｐは、Ｐ書込み電流Ｉｗｐと称される場合がある。電流Ｉｗａｐは、ＡＰ書込み電流Ｉｗａｐと称される場合がある。
ＭＴＪ素子ＭＴＪは、さらなる層を含んでいてもよい。
図６は、第１実施形態のメモリセルＭＣの電圧と電流の特性の曲線の例を示すグラフである。グラフの横軸は、メモリセルＭＣの端子電圧の大きさを示す。グラフの縦軸は、メモリセルＭＣを流れる電流の大きさを対数スケールで示す。図６は、実際には現れない仮想的な特性を破線によって示す。図６は、メモリセルＭＣが低抵抗状態にある場合と高抵抗状態にある場合を示す。以下の記述は、メモリセルＭＣが低抵抗状態にある場合と高抵抗状態にある場合のいずれにも当てはまる。
電圧が０から大きくされると、閾値電圧Ｖｔｈに達するまで、電流は増加し続ける。電圧が閾値電圧Ｖｔｈに達するまでは、メモリセルＭＣのスイッチング素子ＳＥはオフしており、すなわち、非導通である。
電圧がさらに大きくされて、電圧が閾値電圧Ｖｔｈに達すると、すなわち、Ａ点に達すると、電圧と電流の関係は、不連続な変化を示し、点Ｂ１及び点Ｂ２に示される特性を示すようになる。点Ｂ１及び点Ｂ２での電流の大きさは、点Ａでの電流の大きさより大幅に小さい。この電流の急激な変化は、メモリセルＭＣのスイッチング素子ＳＥがオンしたことに基づく。点Ｂ１及び点Ｂ２における電流の大きさは、メモリセルＭＣのＭＴＪ素子ＭＴＪの抵抗状態に依存する。
スイッチング素子ＳＥがオンしている状態、例えば、電圧と電流が点Ｂ１又は点Ｂ２に示される関係を示す状態から、電圧が小さくされると、電流は減少し続ける。
電圧がさらに小さくされて、或る大きさに達すると、電圧と電流の関係は不連続な変化を示す。電圧と電流の関係が不連続性を示し始めるときの電圧は、メモリセルＭＣのＭＴＪ素子ＭＴＪの端子電圧に依存し、すなわち、ＭＴＪ素子ＭＴＪが高抵抗状態にあるか、低抵抗状態にあるかに依存する。ＭＴＪ素子ＭＴＪが低抵抗状態である場合、電圧と電流の関係は、点Ｃ１から不連続性を示す。ＭＴＪ素子ＭＴＪが高抵抗状態である場合、電圧と電流の関係は、点Ｃ２から不連続性を示す。電圧と電流の関係は、点Ｃ１及び点Ｃ２に達すると、それぞれ点Ｄ１及びＤ２に示される特性を示すようになる。点Ｄ１及び点Ｄ２での電流の大きさは、それぞれ、点Ｃ１及び点Ｃ２での電流の大きさより大幅に小さい。この電流の急激な変化は、メモリセルＭＣのスイッチング素子ＳＥがオフしたことに基づく。
低抵抗状態のＭＴＪ素子ＭＴＪを含んだメモリセルＭＣの点Ｄ１での端子電圧は、低ホールド電圧ＶｈｄＬと称される。高抵抗状態のＭＴＪ素子ＭＴＪを含んだメモリセルＭＣの点Ｄ２での端子電圧は、高ホールド電圧ＶｈｄＨと称される。複数のメモリセルＭＣのそれぞれの高ホールド電圧ＶｈｄＨの大きさは、メモリセルＭＣの特性の意図せぬばらつきによって相違し得る。複数のメモリセルＭＣのそれぞれの低ホールド電圧ＶｈｄＬの大きさは、メモリセルＭＣの特性の意図せぬばらつきにより、相違し得る。
１．１．７．読出し回路の構成
図７は、第１実施形態の読出し回路の構成要素及び構成要素の接続を示す。図７に示されるように、読出し回路ＲＣは、読出し制御回路ＲＯＣ、ドライバ回路ＲＤＵＢ、ＲＤＰＢ、ＲＤＵＷ、及びＲＤＰＷ、シンク回路ＲＤＳＢ及びＲＤＳＷ、並びにセンスアンプ回路ＳＡＣを含む。図７は、１つのグローバルビット線ＧＢＬ及び１つのグローバルワード線ＧＷＬに関する構成要素のみを示す。他のグローバルビット線ＧＢＬに対してもドライバ回路ＲＤＵＢ及びＲＤＰＢ並びにシンク回路ＲＤＳＢが設けられる。また、他のグローバルワード線ＧＷＬに対してもドライバ回路ＲＤＵＷ及びＲＤＰＷ、シンク回路ＲＤＳＷ、並びにセンスアンプ回路ＳＡＣが設けられる。
シンク回路ＲＤＳＢは、グローバルビット線ＧＢＬに接地電圧（又は共通電圧）Ｖｓｓを印加できるように構成されている。接地電圧Ｖｓｓは、例えば、０Ｖである。シンク回路ＲＤＳＢは、グローバルビット線ＧＢＬに接地電圧Ｖｓｓを印加できる限り、どのような構成を有していてもよい。例えば、シンク回路ＲＤＳＢは、スイッチＳＷ１を含む。スイッチＳＷ１は、一端においてグローバルビット線ＧＢＬと接続されており、他端において記憶装置１の中（例えば、電圧生成回路１６）の接地電圧Ｖｓｓを印加されるノードと接続されている。スイッチＳＷ１は、制御信号Ｓ１に基づいてオン又はオフし、オンしている間、接地電圧Ｖｓｓをグローバルビット線ＧＢＬに転送する。スイッチＳＷ１は、例えば、読出し制御回路ＲＯＣから制御信号Ｓ１を受け取る。スイッチＳＷ１は、例えば、ＭＯＳＦＥＴである。
シンク回路ＲＤＳＷは、グローバルワード線ＧＷＬに接地電圧Ｖｓｓを印加できるように構成されている。シンク回路ＲＤＳＷは、グローバルワード線ＧＷＬに接地電圧Ｖｓｓを印加できる限り、どのような構成を有していてもよい。例えば、シンク回路ＲＤＳＷは、スイッチＳＷ４を含む。スイッチＳＷ４は、一端においてグローバルワード線ＧＷＬと接続されており、他端において接地電圧Ｖｓｓを印加されるノードと接続されている。スイッチＳＷ４は、制御信号Ｓ４に基づいてオン又はオフし、オンしている間、接地電圧Ｖｓｓをグローバルワード線ＧＷＬに転送する。スイッチＳＷ４は、例えば、読出し制御回路ＲＯＣから制御信号Ｓ４を受け取る。スイッチＳＷ４は、例えば、ＭＯＳＦＥＴである。
ドライバ回路ＲＤＰＢは、グローバルビット線ＧＢＬにプリチャージ電圧Ｖｐｃｐを印加できるように構成されている。プリチャージ電圧Ｖｐｃｐは、プリチャージ電圧Ｖｐｃｐの大きさの電圧が１つのメモリセルＭＣに印加されることによって、このメモリセルＭＣのスイッチング素子ＳＥをオンさせる大きさを有する。また、プリチャージ電圧Ｖｐｃｐは、１つのメモリセルＭＣに印加されることによって、Ｐ方向スイッチング電流Ｉｃｐの大きさを超える大きさの電流がこのメモリセルＭＣを流れることを可能にする大きさを有する。ドライバ回路ＲＤＰＢは、グローバルビット線ＧＢＬにプリチャージ電圧Ｖｐｃｐを印加できる限り、どのような構成を有していてもよい。例えば、ドライバ回路ＲＤＰＢは、スイッチＳＷ３を含む。スイッチＳＷ３は、一端においてグローバルビット線ＧＢＬと接続されており、他端において記憶装置１の中（例えば、電圧生成回路１６）のプリチャージ電圧Ｖｐｃｐを印加されるノードと接続されている。スイッチＳＷ３は、制御信号Ｓ３に基づいてオン又はオフし、オンしている間、プリチャージ電圧Ｖｐｃｐをグローバルビット線ＧＢＬに転送する。スイッチＳＷ３は、例えば、読出し制御回路ＲＯＣから制御信号Ｓ３を受け取る。スイッチＳＷ３は、例えば、ＭＯＳＦＥＴである。
ドライバ回路ＲＤＰＷは、グローバルワード線ＧＷＬにプリチャージ電圧Ｖｐｃａｐを印加できるように構成されている。プリチャージ電圧Ｖｐｃａｐは、接地電圧Ｖｓｓ及び高ホールド電圧ＶｈｄＨより高く、プリチャージ電圧Ｖｐｃｐより低く、プリチャージ電圧Ｖｐｃａｐの大きさの電圧が１つのメモリセルＭＣに印加されることによって、このメモリセルＭＣのスイッチング素子ＳＥをオンさせる大きさを有する。また、プリチャージ電圧Ｖｐｃａｐは、１つのメモリセルＭＣに印加されることによっても、ＡＰ方向スイッチング電流Ｉｃａｐの大きさ未満の電流だけこのメモリセルＭＣを流れることを可能にする大きさを有する。ドライバ回路ＲＤＰＷは、グローバルワード線ＧＷＬにプリチャージ電圧Ｖｐｃａｐを印加できる限り、どのような構成を有していてもよい。例えば、ドライバ回路ＲＤＰＷは、スイッチＳＷ６を含む。スイッチＳＷ６は、一端においてグローバルワード線ＧＷＬと接続されており、他端において記憶装置１の中（例えば、電圧生成回路１６）のプリチャージ電圧Ｖｐｃａｐを印加されるノードと接続されている。スイッチＳＷ６は、制御信号Ｓ６に基づいてオン又はオフし、オンしている間、プリチャージ電圧Ｖｐｃａｐをグローバルワード線ＧＷＬに転送する。スイッチＳＷ６は、例えば、読出し制御回路ＲＯＣから制御信号Ｓ６を受け取る。スイッチＳＷ６は、例えば、ＭＯＳＦＥＴである。
ドライバ回路ＲＤＵＢは、グローバルビット線ＧＢＬに非選択電圧Ｖｕｓｅｌを印加できるように構成されている。非選択電圧Ｖｕｓｅｌは、接地電圧Ｖｓｓより高く、プリチャージ電圧Ｖｐｃａｐ及びプリチャージ電圧Ｖｐｃｐより低い。非選択電圧Ｖｕｓｅｌは、非選択電圧Ｖｕｓｅｌの大きさの電圧が１つのメモリセルＭＣに印加されても、このメモリセルＭＣのスイッチング素子ＳＥをオンさせない大きさを有する。また、非選択電圧Ｖｕｓｅｌは、プリチャージ電圧Ｖｐｃｐと非選択電圧Ｖｕｓｅｌの差の大きさの電圧が１つのメモリセルＭＣに印加されても、このメモリセルＭＣのスイッチング素子ＳＥをオンさせない大きさを有する。さらに、非選択電圧Ｖｕｓｅｌは、プリチャージ電圧Ｖｐｃａｐと非選択電圧Ｖｕｓｅｌの差の大きさの電圧が１つのメモリセルＭＣに印加されても、このメモリセルＭＣのスイッチング素子ＳＥをオンさせない大きさを有する。ドライバ回路ＲＤＵＢは、グローバルビット線ＧＢＬに非選択電圧Ｖｕｓｅｌを印加できる限り、どのような構成を有していてもよい。例えば、ドライバ回路ＲＤＵＢは、スイッチＳＷ２を含む。スイッチＳＷ２は、一端においてグローバルビット線ＧＢＬと接続されており、他端において記憶装置１の中（例えば、電圧生成回路１６）の非選択電圧Ｖｕｓｅｌを印加されるノードと接続されている。スイッチＳＷ２は、制御信号Ｓ２に基づいてオン又はオフし、オンしている間、非選択電圧Ｖｕｓｅｌをグローバルビット線ＧＢＬに転送する。スイッチＳＷ２は、例えば、読出し制御回路ＲＯＣから制御信号Ｓ２を受け取る。スイッチＳＷ２は、例えば、ＭＯＳＦＥＴである。
ドライバ回路ＲＤＵＷは、グローバルワード線ＧＷＬに非選択電圧Ｖｕｓｅｌを印加できるように構成されている。ドライバ回路ＲＤＵＷは、グローバルワード線ＧＷＬに非選択電圧Ｖｕｓｅｌを印加できる限り、どのような構成を有していてもよい。例えば、ドライバ回路ＲＤＵＷは、スイッチＳＷ５を含む。スイッチＳＷ５は、一端においてグローバルワード線ＧＷＬと接続されており、他端において非選択電圧Ｖｕｓｅｌを印加されるノードと接続されている。スイッチＳＷ５は、制御信号Ｓ５に基づいてオン又はオフし、オンしている間、非選択電圧Ｖｕｓｅｌをグローバルワード線ＧＷＬに転送する。スイッチＳＷ５は、例えば、読出し制御回路ＲＯＣから制御信号Ｓ５を受け取る。スイッチＳＷ５は、例えば、ＭＯＳＦＥＴである。
読出し制御回路ＲＯＣは、読出し回路ＲＣ中の構成要素を制御する回路である。読出し制御回路ＲＯＣは、制御信号ＣＮＴ、コマンドＣＭＤ、及びアドレス信号ＡＤＤに基づいて制御回路１３及びデコード回路１４によって生成された制御信号に基づいて動作する。
センスアンプ回路ＳＡＣは、グローバルビット線ＧＢＬ及びグローバルワード線ＧＷＬと接続されている。
図８は、第１実施形態のセンスアンプ回路ＳＡＣの構成要素及び構成要素の接続を示す。図８に示されるように、センスアンプ回路ＳＡＣは、トランジスタＴｒ１及びＴｒ２、電圧調整回路ＶＭＣ、並びにオペアンプＯＰを含む。トランジスタＴｒ１は、グローバルビット線ＧＢＬとノードＮ１との間に接続されている。トランジスタＴｒ１は、ゲート電極において、制御信号Ｓ１１を、例えば、読出し制御回路ＲＯＣから、受け取る。
トランジスタＴｒ２は、グローバルワード線ＧＷＬとノードＮ２との間に接続されている。トランジスタＴｒ２は、ゲート電極において、制御信号Ｓ１１を、例えば、読出し制御回路ＲＯＣから、受け取る。
オペアンプＯＰは、非反転入力端子において、ノードＮ３と接続されている。オペアンプＯＰは、反転入力端子において、ノードＮ４と接続されている。オペアンプＯＰの出力ＯＵＴは、オペアンプＯＰが接続されたメモリセルアレイＭＡ中の読出し対象のメモリセルＭＣに記憶されているデータを示す１ビットデータである。
電圧調整回路ＶＭＣは、受けた電圧をオフセットして、オフセットされた電圧を出力する回路である。電圧調整回路ＶＭＣは、第１入力においてノードＮ１と接続されている。電圧調整回路ＶＭＣは、第２入力においてノードＮ２と接続されている。電圧調整回路ＶＭＣは、第１出力においてノードＮ３と接続されている。電圧調整回路ＶＭＣは、第２出力においてノードＮ４と接続されている。
電圧調整回路ＶＭＣは、ノードＮ１の電圧とノードＮ２の電圧とが実質的に等しい場合と、ノードＮ１の電圧とノードＮ２の電圧とが異なる場合とが、オペアンプＯＰを使用して判別されることを可能にする構成を有する。そのために、電圧調整回路ＶＭＣは、ノードＮ１の電圧が予め定めれた方法で調整された大きさの電圧をノードＮ３に印加し、及び（又は）ノードＮ２の電圧が予め定めれた方法で調整された大きさの電圧をノードＮ４に印加する。調整の方法は、任意であり、以下、一例が記述され、後続の記述はこの例に基づく。
電圧調整回路ＶＭＣは、ノードＮ１の電圧とノードＮ２の電圧が実質的に同じ場合に、一方の電圧をオフセットし、ノードＮ１の電圧又はノードＮ１の電圧の大きさのオフセットされた大きさの電圧をノードＮ３において出力し、及び（又は）ノードＮ２の電圧又はノードＮ２の電圧の大きさのオフセットされた大きさの電圧をノードＮ４において出力する。或る要素Ａと或る要素Ｂが「実質的に同じ」とは、同じであることを意図されているものの、不可避な誤差等により要素Ａと要素Ｂが完全に同じでないことが許容されることを意味する。
電圧調整回路ＶＭＣは、例えば、ノードＮ１の電圧が負の方向にΔＶオフセットされた大きさの電圧をノードＮ３に印加するとともに、ノードＮ２の電圧と実質的に同じ大きさの電圧をノードＮ４に印加する。ΔＶは、低ホールド電圧ＶｈｄＬと高ホールド電圧ＶｈｄＨの差より小さい。
１．２．動作
図９は、第１実施形態の記憶装置１でのデータ読出しの間のいくつかの配線の電位を時間に沿って示す。図９は、データ読出し対象のメモリセル（読出し対象メモリセル）ＭＣを含んだサブコア回路ＳＣＣと接続された１つのグローバルビット線ＧＢＬ及び１つのグローバルワード線ＧＷＬについて示す。図９は、また、下部において、第１実施形態の記憶装置１でのデータ読出しの間に読出し対象メモリセルＭＣを流れる電流を時間に沿って示す。図９の下部は、縦軸の電流の正の領域において、参照層３５から記憶層３７に向かう方向、すなわちＡＰ方向の電流を示す。図９の下部は、縦軸の電流の負の領域において、記憶層３７から参照層３５に向かう方向、すなわちＰ方向の電流を示す。以下の記述では、或る配線に或る電圧が印加される旨の記述は、別の電圧が印加されるまで、この電圧が印加され続けていることを指す。
データ読出しの開始の時点で、グローバルワード線ＧＷＬは、ドライバ回路ＲＤＵＷによって非選択電圧Ｖｕｓｅｌを印加されており、非選択電圧Ｖｕｓｅｌに充電されている。これは、ドライバ回路ＲＤＵＷのスイッチＳＷ５をオンに維持するとともに、その他のスイッチＳＷ４及びＳＷ６をオフに維持することによって行われることが可能である。また、グローバルビット線ＧＢＬは、ドライバ回路ＲＤＵＢによって、非選択電圧Ｖｕｓｅｌを印加されており、非選択電圧Ｖｕｓｅｌに充電されている。これは、ドライバ回路ＲＤＵＢのスイッチＳＷ２をオンに維持するとともに、その他のスイッチＳＷ１及びＳＷ３をオフに維持することによって行われることが可能である。
読出し対象メモリセルＭＣからのデータ読出しの開始に伴い、読出し対象メモリセルＭＣがローカルビット線ＬＢＬ（導電体２２）を介してグローバルビット線ＧＢＬに接続されるとともにローカルワード線ＬＷＬ（導電体２１）を介してグローバルワード線ＧＷＬに接続される。
図９に示されるように、時刻ｔ０からは、第１センスの期間である。時刻ｔ０において、グローバルワード線ＧＷＬに、ドライバ回路ＲＤＰＷによってプリチャージ電圧Ｖｐｃａｐが印加される。これは、ドライバ回路ＲＤＰＷのスイッチＳＷ６をオンに維持するとともに、その他のスイッチＳＷ４及びＳＷ５をオフに維持することによって行われることが可能である。プリチャージ電圧Ｖｐｃａｐの印加により、これにより、グローバルワード線ＧＷＬがプリチャージ電圧Ｖｐｃａｐに充電される。その後、ドライバ回路ＲＤＰＷのスイッチＳＷ１がオフされることにより、グローバルワード線ＧＷＬがフローティングにされる。
時刻ｔ１において、グローバルビット線ＧＢＬに、シンク回路ＲＤＳＢによって接地電圧Ｖｓｓが印加される。これは、シンク回路ＲＤＳＢのスイッチＳＷ４をオンに維持するとともに、その他のスイッチＳＷ５及びＳＷ６をオフに維持することによって行われることが可能である。この時の状態が、図１０に模式的に示されている。さらに、図１０に示されるように、トランジスタＴｒ１がオフに維持されていることによって、グローバルビット線ＧＢＬはノードＮ１から切断されている。また、トランジスタＴｒ２がオンに維持されていることによって、グローバルワード線ＧＷＬはノードＮ２に接続されている。図１０及び後続の図１１において、オフしているトランジスタは描かれておらず、オンしているトランジスタは実線で示されている。
グローバルビット線ＧＢＬへの接地電圧Ｖｓｓの印加によって、読出し対象メモリセルＭＣの両端に、Ｖｐｃａｐ－Ｖｓｓの大きさの電圧、すなわち、プリチャージ電圧Ｖｐｃａｐが印加される。この結果、読出し対象メモリセルＭＣのスイッチング素子ＳＥがオンし、図９の下部及び図１０に示されるように、参照層３５から記憶層３７に向かって、すなわち、ＡＰ方向に、読出し電流Ｉｒａｐが流れる。読出し電流Ｉｒａｐによって、グローバルワード線ＧＷＬの電位が低下する。この結果、読出し対象メモリセルＭＣの両端の電位差が低下する。読出し電流Ｉｒａｐの大きさは、時刻ｔ１の直後にピークに達した後、徐々に低下する。
読出し対象メモリセルＭＣの両端の電位差が或る大きさまで低下すると、読出し対象メモリセルＭＣのスイッチング素子ＳＥがオフする。この結果、読出し対象メモリセルＭＣのスイッチング素子ＳＥがオフしたときのグローバルワード線ＧＷＬの電位がグローバルワード線ＧＷＬに保存される。保存された電位は、低ホールド電圧ＶｈｄＬ及び高ホールド電圧ＶｈｄＨのうちの読出し対象メモリセルＭＣの抵抗状態に基づく一方である。さらに、センスアンプ回路ＳＡＣのトランジスタＴｒ２がオフされる。この結果、ノードＮ２にグローバルワード線ＧＷＬの電位が保存される。
図９に示されるように、時刻ｔ２において、グローバルワード線ＧＷＬに非選択電圧Ｖｕｓｅｌが印加される。時刻ｔ３において、グローバルビット線ＧＢＬに非選択電圧Ｖｕｓｅｌが印加される。
時刻ｔ４からは、参照データ書込み及び第２センスの期間である。時刻ｔ４において、グローバルビット線ＧＢＬに、ドライバ回路ＲＤＰＢによってプリチャージ電圧Ｖｐｃｐが印加される。これは、ドライバ回路ＲＤＰＢのスイッチＳＷ３をオンに維持するとともに、その他のスイッチＳＷ１及びＳＷ２をオフに維持することによって行われることが可能である。プリチャージ電圧Ｖｐｃｐの印加により、グローバルビット線ＧＢＬがプリチャージ電圧Ｖｐｃｐに充電される。その後、ドライバ回路ＲＤＰＢのスイッチＳＷ３がオフされることにより、グローバルビット線ＧＢＬがフローティングにされる。
時刻ｔ５において、グローバルワード線ＧＷＬに、シンク回路ＲＤＳＷによって接地電圧Ｖｓｓが印加される。これは、シンク回路ＲＤＳＷのスイッチＳＷ４をオンに維持するとともに、その他のスイッチＳＷ５及びＳＷ６をオフに維持することによって行われることが可能である。この時の状態が、図１１に模式的に示されている。さらに、図１１に示されるように、トランジスタＴｒ１がオンに維持されていることによって、グローバルビット線ＧＢＬはノードＮ１に接続されている。また、トランジスタＴｒ２がオフに維持されていることによって、グローバルワード線ＧＷＬはノードＮ２から切断されている。
グローバルワード線ＧＷＬへの接地電圧Ｖｓｓの印加によって、読出し対象メモリセルＭＣの両端に、Ｖｐｃｐ－Ｖｓｓの大きさの電圧、すなわち、プリチャージ電圧Ｖｐｃｐが印加される。この結果、読出し対象メモリセルＭＣのスイッチング素子ＳＥがオンし、図９の下部及び図１１に示されるように、記憶層３７から参照層３５に向かって、すなわち、Ｐ方向に、読出し電流Ｉｒｐが流れる。読出し電流Ｉｒｐが読出し対象メモリセルＭＣを流れる。図７を参照して記述されるように、プリチャージ電圧Ｖｐｃｐは、１つのメモリセルＭＣに印加されることによって、Ｐ方向スイッチング電流Ｉｃｐの大きさを超える大きさの電流がこのメモリセルＭＣを流れることを可能にする大きさを有する。よって、読出し電流Ｉｒｐの大きさは、Ｐ方向スイッチング電流Ｉｃｐの大きさより大きい。よって、読出し電流Ｉｒｐによって、読出し対象メモリセルＭＣのＭＴＪ素子ＭＴＪは、Ｐ状態になる。
さらに、読出し電流Ｉｒｐによって、グローバルビット線ＧＢＬの電位が低下する。この結果、読出し対象メモリセルＭＣの両端の電位差が低下する。読出し電流Ｉｒｐの大きさは、時刻ｔ５の直後にピークに達した後、徐々に低下する。読出し電流Ｉｒｐの大きさのピークは、読出し電流Ｉｒａｐの大きさのピークより小さい。
読出し対象メモリセルＭＣの両端の電位差が或る大きさまで低下すると、読出し対象メモリセルＭＣのスイッチング素子ＳＥがオフする。この結果、読出し対象メモリセルＭＣのスイッチング素子ＳＥがオフしたときのグローバルビット線ＧＢＬの電位がグローバルビット線ＧＢＬに保存される。保存された電位は、読出し対象メモリセルＭＣのＭＴＪ素子ＭＴＪがＰ状態であるため、低ホールド電圧ＶｈｄＬである。さらに、センスアンプ回路ＳＡＣのトランジスタＴｒ１がオフされる。この結果、ノードＮ１にグローバルビット線ＧＢＬの電位が保存される。
図９に示されるように、時刻ｔ６において、グローバルビット線ＧＢＬに非選択電圧Ｖｕｓｅｌが印加される。時刻ｔ７において、グローバルワード線ＧＷＬに非選択電圧Ｖｕｓｅｌが印加される。
時刻ｔ５の後、オペアンプＯＰが、例えば、読出し制御回路ＲＯＣによって、イネーブルとされる。この結果、データ読出しの開始の時点の読出し対象メモリセルＭＣのＭＴＪ素子ＭＴＪの抵抗状態に基づく大きさの出力ＯＵＴが、オペアンプＯＰから出力される。すなわち、ＭＴＪ素子ＭＴＪが低抵抗状態であれば、オペアンプＯＰは、Ｌレベルの出力ＯＵＴを出力する。一方、ＭＴＪ素子ＭＴＪが高抵抗状態であれば、オペアンプＯＰは、Ｈレベルの出力ＯＵＴを出力する。こうして、読出し対象メモリセルＭＣに記憶されていたデータの読出しが完了する。
１．３．利点（効果）
第１実施形によれば、以下に記述されるように、短時間でデータを読み出す記憶装置が提供されることが可能である。
比較及び参考のために、記憶装置１００の概要が記述される。データ読出しは、第１実施形態と同じく、第１センスによって得られる、読出し対象メモリセルに記憶されているデータに基づく電圧と、参照データを書き込まれた読出し対象メモリセルに対する第２センスによって得られる電圧と、の比較によって行われ得る。この方式は、自己参照方式と称される場合がある。
図１２は、図９と同様に、記憶装置１００でのデータ読出しの間のいくつかの配線の電位を時間に沿って示す。図１２に示されるように、第１実施形態（図９）と同じ方法により、時刻ｔ０から時刻ｔ２までの期間において第１センスが行われる。一般に、ＭＴＪ素子をＡＰ状態にするためのスイッチング電流は、ＭＴＪ素子をＰ状態にするためのスイッチング電流より大きい。このため、読出しディスターブを抑制するために、第１センスのための読出し電流は、ＡＰ方向に流される。
時刻ｔ２の後の時刻ｔ１１から時刻ｔ１２までの期間において、参照データが書き込まれる。時刻ｔ１２の後の時刻ｔ１３から時刻ｔ１５までの期間において、時刻ｔ０から時刻ｔ２までの第1センスと同じ方法で第２センスが行われる。第２センスのための読出し電流も、読出しディスターブを抑制するために、ＡＰ方向に流される。時刻ｔ１５の後、第１センスによって得られた電圧と、第２センスによって得られた電圧とに基づいて、第１実施形態と同じ方法で、読出し対象メモリセルに記憶されていたデータを示す信号が得られる。自己参照方式のデータ読出しによって、不可避的なメモリセルの特性のばらつきによるデータ読出し結果のばらつきが抑制されることができる。読出し対象メモリセルにいずれかが記憶されているか未知である“０”データ又は“１”データに基づく電圧と、自身が“０”データを記憶しているときに得られる電圧とが比較されるためである。
しかしながら、図１２から明らかなように、自己参照方式のために参照データの書込みが必要である。このことは、データ読出しに要する時間を長くさせる。
第１実施形態によれば、第１センスの後、参照データ書込みが行われない。代わりに、第１センスに続けて第２センスが行われ、第２センスでは、Ｐ方向に流れるとともに読出し対象メモリセルＭＣのＭＴＪ素子ＭＴＪをＰ状態にできる大きさの読出し電流Ｉｒｐが読出し対象メモリセルＭＣに流される。読出し電流Ｉｒｐによって、読出し対象メモリセルＭＣのＭＴＪ素子ＭＴＪはＰ状態にされ、続けて、Ｐ状態のＭＴＪ素子ＭＴＪを含んだ読出し対象メモリセルＭＣに対して、読出し電流Ｉｒｐによって第２センスが行われる。このようなデータ読出しは、図１２のような、参照データ書込みのための専用の時間を必要としない。よって、図１２と第１実施形態の図９との比較から明らかなように、第１実施形態によれば、参考用の記憶装置１００でのデータ読出しよりも短い時間でデータが読み出されることが可能である。さらに、自己参照方式が使用されているので、メモリセルの特性のばらつきによるデータ読出し結果のばらつきも抑制されている。
１．４．変形例
ドライバ回路ＲＤＵＢ、ＲＤＰＢ、ＲＤＵＷ、又はＲＤＰＷによって電圧を印加することは、種々の方法で行われ得る。第１の方法として、図７を参照して記述されるようにドライバ回路によって、印加されることを望まれる電圧が生成され、生成された電圧がスイッチ、すなわち、スイッチＳＷ２、ＳＷ３、ＳＷ５、又はＳＷ６を介して配線に転送される。
第２の方法として、配線に、ｎ型のＭＯＳＦＥＴを介して、転送を望まれる電圧と異なる基準電圧（例えば、内部電源電圧）のノードが接続される。そして、ＭＯＳＦＥＴのゲートの電圧の調整によって、基準電圧が下降されることによって生成された、転送を望まれる大きさの電圧が配線に印加される。以下、第２の方法は、ゲートバイアス方式と称される場合がある。
２．第２実施形態
第２実施形態は、第１実施形態に付加して行われる。第２実施形態は、読出し電流が流れる経路の抵抗の大きさの調整に関する。
２．１．構造（構成）
第２実施形態の記憶装置１ｂは、第１実施形態でのコア回路１１に代えて、コア回路１１ｂを含む。
図１３は、第２実施形態のコア回路１１ｂの機能ブロックを示す。図３は、第１実施形態の図２と同じく、１つのサブコア回路ＳＣＣ、１つのグローバルワード線ＧＷＬ、１つのグローバルビット線ＧＢＬ、１つの読出し回路ＲＣ、並びに１つの書込み回路ＷＣのみを示す。図３に示されるように、コア回路１１ｂは、１つ以上のサブコア回路ＳＣＣｂを含む。サブコア回路ＳＣＣｂは、メモリセルアレイＭＡ、ロウセレクタＲＳ、及びカラムセレクタＣＳに加えて、サブグローバルワード線ＧＷＬＩ、ＧＷＬ抵抗調整回路ＷＲＡ、サブグローバルビット線ＧＢＬＩ、及びＧＢＬ抵抗調整回路ＢＲＡを含む。
ロウセレクタＲＳは、ロウアドレスを受け取り、受け取られたロウアドレスに基づいて、対応するメモリセルアレイＭＡのローカルワード線ＬＷＬの１つを１つのサブグローバルワード線ＧＷＬＩに接続する。
カラムセレクタＣＳは、カラムアドレスを受け取り、受け取られたカラムアドレスに基づいて、対応するメモリセルアレイＭＡのローカルビット線ＬＢＬの１つを１つのサブグローバルビット線ＧＢＬＩに接続する。
ＧＷＬ抵抗調整回路ＷＲＡは、グローバルワード線ＧＷＬとサブグローバルワード線ＧＷＬＩとの間の抵抗を調整する回路である。ＧＷＬ抵抗調整回路ＷＲＡは、グローバルワード線ＧＷＬとサブグローバルワード線ＧＷＬＩとの間に接続されている。ＧＷＬ抵抗調整回路ＷＲＡは、グローバルワード線ＧＷＬとサブグローバルワード線ＧＷＬＩとの間の抵抗を動的に変更できるように構成されている。ＧＷＬ抵抗調整回路ＷＲＡは、カラムアドレスを受け取り、受け取られたカラムアドレスに基づいて、グローバルワード線ＧＷＬとサブグローバルワード線ＧＷＬＩとの間の抵抗を動的に変更する。
ＧＢＬ抵抗調整回路ＢＲＡは、グローバルビット線ＧＢＬとサブグローバルビット線ＧＢＬＩとの間の抵抗を調整する回路である。ＧＢＬ抵抗調整回路ＢＲＡは、グローバルビット線ＧＢＬとサブグローバルビット線ＧＢＬＩとの間に接続されている。ＧＢＬ抵抗調整回路ＢＲＡは、グローバルビット線ＧＢＬとサブグローバルビット線ＧＢＬＩとの間の抵抗を動的に変更できるように構成されている。ＧＢＬ抵抗調整回路ＢＲＡは、ロウアドレスを受け取り、受け取られたロウアドレスに基づいて、グローバルビット線ＧＢＬとサブグローバルビット線ＧＢＬＩとの間の抵抗を動的に変更する。
図１４は、第２実施形態のＧＷＬ抵抗調整回路ＷＲＡ及びロウセレクタＲＳの回路図である。図１４は、第２実施形態のデコード回路１４ｂも併せて示す。
図１４に示されるように、ロウセレクタＲＳは、ｎ型のＭＯＳＦＥＴ ＴＡ０～ＴＡＭを含む。トランジスタＴＡ０～ＴＡＭは、それぞれ、一端において、ローカルワード線ＬＷＬ＜０＞～ＬＷＬ＜Ｍ＞と接続されている。トランジスタＴＡ０～ＴＡＭは、他端において、サブグローバルワード線ＧＷＬＩと接続されている。トランジスタＴＡ０～ＴＡＭは、各々、ゲートにおいてデコード回路１４ｂから制御信号を受け取る。デコード回路１４ｂからの制御信号の１つがアサートされることにより、アサートされている信号を受け取る１つのトランジスタＴＡがサブグローバルワード線ＧＷＬＩと接続される。デコード回路１４ｂは、トランジスタＴＡ０～ＴＡＭに供給される複数の制御信号のうちのロウアドレスにより特定される１つをアサートする。
トランジスタＴＡ０～ＴＡＮは、実質的に同じオン抵抗を有する。その目的で、例えば、トランジスタＴＡ０～ＴＡＮは、実質的に同じ寸法及び実質的に同じ濃度の不純物を有し、共通のプロセスによって形成される。
ＧＷＬ抵抗調整回路ＷＲＡは、Ｊを１以上の整数として、ｎ型のＭＯＳＦＥＴ ＴＢ０～ＴＢＪ、及びスイッチＳＣ０～ＳＣｊを含む。トランジスタＴＢ０～ＴＢＪは「ＴＢα」の「α」の昇順に直列に接続されている。トランジスタＴＢ０～ＴＢＪの直列構造は、トランジスタＴＢ０において、サブグローバルワード線ＧＷＬＩと接続されており、トランジスタＴＢＪにおいて、グローバルワード線ＧＷＬと接続されている。トランジスタＴＢ０～ＴＢＪは、それぞれ、ゲートにおいて、デコード回路１４ｂから制御信号ＮＢ０～ＮＢＪを受け取る。デコード回路１４ｂは、カラムアドレスに基づいて、制御信号ＮＢ０～ＮＢＪを生成する。
スイッチＳＣ０は、一端において、サブグローバルワード線ＧＷＬＩと接続されており、他端において、グローバルワード線ＧＷＬと接続されている。αが１以上Ｊ以下の整数の全てのケースについて、βをα－１として、スイッチＳＣαは、一端において、トランジスタＴＢαとトランジスタＴＢβが接続されているノードと接続されており、他端において、グローバルワード線ＧＷＬと接続されている。スイッチＳＣ０～ＳＣＪは、それぞれ、デコード回路１４ｂから制御信号ＮＣ０～ＮＣＪを受け取り、制御信号ＮＣ０～ＮＣＪに基づいてオン又はオフする。デコード回路１４ｂは、カラムアドレスに基づいて、制御信号ＮＣ０～ＮＣＪを生成する。
図１５は、第２実施形態のＧＢＬ抵抗調整回路ＢＲＡ及びカラムセレクタＣＳの回路図である。図１５は、デコード回路１４ｂも併せて示す。
図１５に示されるように、カラムセレクタＣＳは、ｎ型のＭＯＳＦＥＴ ＴＤ０～ＴＤＮを含む。トランジスタＴＤ０～ＴＤＮは、それぞれ、一端において、ローカルビット線ＬＢＬ＜０＞～ＬＢＬ＜Ｎ＞と接続されている。トランジスタＴＤ０～ＴＤＮは、他端において、サブグローバルビット線ＧＢＬＩと接続されている。トランジスタＴＤ０～ＴＤＮは、各々、ゲートにおいてデコード回路１４ｂから制御信号を受け取る。デコード回路１４ｂからの制御信号の１つがアサートされることにより、アサートされている信号を受け取る１つのトランジスタＴＤがサブグローバルビット線ＧＢＬＩと接続される。デコード回路１４ｂは、トランジスタＴＤ０～ＴＤＮに供給される複数の制御信号のうちのカラムアドレスにより特定される１つをアサートする。
トランジスタＴＤ０～ＴＤＮは、実質的に同じオン抵抗を有する。その目的で、例えば、トランジスタＴＤ０～ＴＤＮは、実質的に同じ寸法及び実質的に同じ濃度の不純物を有し、共通のプロセスによって形成される。
ＧＢＬ抵抗調整回路ＢＲＡは、Ｋを１以上の整数として、ｎ型のＭＯＳＦＥＴ ＴＥ０～ＴＥＫ、及びスイッチＳＦ０～ＳＦＫを含む。トランジスタＴＥ０～ＴＥＫは、「ＴＢβ」「β」の昇順に直列に接続されている。トランジスタＴＥ０～ＴＥＫの直列構造は、トランジスタＴＥ０において、サブグローバルビット線ＧＢＬＩと接続されており、トランジスタＴＥＫにおいて、グローバルビット線ＧＢＬと接続されている。トランジスタＴＥ０～ＴＥＫは、それぞれ、ゲートにおいて、デコード回路１４ｂから制御信号ＮＥ０～ＮＥＫを受け取る。デコード回路１４ｂは、ロウアドレスに基づいて、制御信号ＮＥ０～ＮＥＫを生成する。
スイッチＳＦ０は、一端において、サブグローバルビット線ＧＢＬＩと接続されており、他端において、グローバルビット線ＧＢＬと接続されている。γが１以上Ｋ以下の整数の全てのケースについて、εをγ－１として、スイッチＳＦγは、一端において、トランジスタＴＥγとトランジスタＴＥεが接続されているノードと接続されており、他端において、グローバルビット線ＧＢＬと接続されている。スイッチＳＦ０～ＳＦＫは、それぞれ、デコード回路１４ｂから制御信号ＮＦ０～ＮＦＫを受け取り、制御信号ＮＦ０～ＮＦＫに基づいてオン又はオフする。デコード回路１４ｂは、ロウアドレスに基づいて、制御信号ＮＦ０～ＮＦＫを生成する。
図１６は、第２実施形態のデコード回路１４ｂの機能ブロックを示す。図１６に示されるように、デコード回路１４ｂは、制御信号生成回路１４ｂ１及び１４ｂ２を含む。制御信号生成回路１４ｂ１は、カラムアドレスを受け取り、受け取られたカラムアドレスに基づいて、制御信号ＮＢ０～ＮＢＪ及び制御信号ＮＣ０～ＮＣＪを生成する。制御信号生成回路１４ｂ２は、ロウアドレスを受け取り、受け取られたロウアドレスに基づいて、制御信号ＮＥ０～ＮＥＫ及び制御信号ＮＦ０～ＮＦＫを生成する。
２．２．動作
２．２．１．ＧＷＬ抵抗調整回路ＷＲＡ
図１７及び図１８は、各々、第２実施形態のＧＷＬ抵抗調整回路ＷＲＡの動作の間の一状態の例を示す。図１７及び図１８は、第１センス、又は参照データ書込み及び第２センスの間に形成される状態の例を示す。図１７及び図１８は、オフしているトランジスタＴＢ及びオフしているスイッチＳＣを破線で示す。図１７及び図１８は、オンしているトランジスタＴＢを実線で示す。図１７及び図１８は、オンしているスイッチＳＣを、このスイッチＳＣの両端を結ぶ実線で示す。
ＧＷＬ抵抗調整回路ＷＲＡは、トランジスタＴＢ０～ＴＢＪのオン又はオフ、及びスイッチＳＣ０～ＳＣＪのオン又はオフの組合せを使用して、サブグローバルワード線ＧＷＬＩとグローバルワード線ＧＷＬとを結ぶ電流経路の抵抗を調整する。そのために、トランジスタＴＢ０～ＴＢＪのうち、サブグローバルワード線ＧＷＬＩの側から０以上の直列接続されているトランジスタＴＢが全てオンされる。加えて、スイッチＳＣ０～ＳＣＪのうち、オンされているトランジスタＴＢとオフされているトランジスタＴＢとが接続されているノードと接続されているスイッチＳＣのみがオンされる。こうすることにより、サブグローバルワード線ＧＷＬＩとグローバルワード線ＧＷＬとを結ぶ電流経路に、オンしているトランジスタＴＢのオン抵抗が挿入される。トランジスタＴＢ０～ＴＢＪのうちのオンされるトランジスタＴＢの数の選択によって、サブグローバルワード線ＧＷＬＩとグローバルワード線ＧＷＬとを結ぶ電流経路の抵抗が動的に選択されることが可能である。
ＧＷＬ抵抗調整回路ＷＲＡの制御のために、デコード回路１４ｂは、カラムアドレスに基づいて、制御信号ＮＢ０～ＮＢＪ及び制御信号ＮＣ０～ＮＣＪのアサート及びネゲートを制御する。より具体的には、デコード回路１４ｂは、カラムアドレスが、ロウセレクタＲＳにからより遠いローカルビット線ＬＢＬを指定している場合、トランジスタＴＢ０～ＴＢＪのうちのより多くのトランジスタＴＢをオンさせる。
図１７に示される例では、トランジスタＴＢ０～ＴＢＪが全てオフされており、スイッチＳＣ０～ＳＣＪのうちのスイッチＳＣ０のみがオンされている。これは、制御信号ＮＢ０～ＮＢＪの全てがネゲートされるとともに制御信号ＮＣ０～ＮＣＪのうちの制御信号ＮＣ０のみがアサートされることによって行われることが可能である。トランジスタＴＢ０～ＴＢＪが全てオフされているとともにスイッチＳＣ０のみがオンされているため、サブグローバルワード線ＧＷＬＩとグローバルワード線ＧＷＬとを結ぶ電流経路の中に、トランジスタＴＢは挿入されていない。よって、サブグローバルワード線ＧＷＬＩとグローバルワード線ＧＷＬとを結ぶ電流経路の抵抗は、いずれのトランジスタＴＢのオン抵抗も含まない。
図１８に示される例では、トランジスタＴＢ０及びＴＢ１がオンされており、スイッチＳＣ０～ＳＣＪのうちのスイッチＳＣ２のみがオンされている。これは、制御信号ＮＢ０～ＮＢＪのうちの制御信号ＮＢ０及びＮＢ１のみがアサートされるとともに制御信号ＮＣ０～ＮＣＪのうちの制御信号ＮＣ２のみがアサートされることによって行われることが可能である。トランジスタＴＢ０及びＴＢ１がオンされているとともにスイッチＳＣ２のみがオンされているため、サブグローバルワード線ＧＷＬＩとグローバルワード線ＧＷＬとを結ぶ電流経路の中に、トランジスタＴＢ０及びＴＢ１が挿入されている。よって、サブグローバルワード線ＧＷＬＩとグローバルワード線ＧＷＬとを結ぶ電流経路の抵抗は、トランジスタＴＢ０及びＴＢ１のそれぞれのオン抵抗の合計のオン抵抗ＲＷ１を含む。一般化された記述は、以下の通りである。すなわち、ζを０以上の整数及びηをζ＋１とし、トランジスタＴＢ０～ＴＢζがオンされるとともに、スイッチＳＣ０～ＳＣＪのうちのスイッチＳＷηのみがオンされる。
２．２．２．ＧＢＬ抵抗調整回路ＢＲＡ
ＧＢＬ抵抗調整回路ＢＲＡの動作は、ＧＷＬ抵抗調整回路ＷＲＡと同様である。
図１９及び図２０は、各々、第２実施形態のＧＢＬ抵抗調整回路ＢＲＡの動作の間の一状態の例を示す。図１９及び図２０は、第１センス、又は参照データ書込み及び第２センスの間に形成される状態の例を示す。図１９及び図２０は、オフしているトランジスタＴＥ及びオフしているスイッチＳＦを破線で示す。図１９及び図２０は、オンしているトランジスタＴＥを実線で示す。図１９及び図２０は、オンしているスイッチＳＦを、このスイッチＳＦの両端を結ぶ実線で示す。
ＧＢＬ抵抗調整回路ＢＲＡは、トランジスタＴＥ０～ＴＥＫのオン又はオフ、及びスイッチＳＦ０～ＳＦＫのオン又はオフの組合せを使用して、サブグローバルビット線ＧＢＬＩとグローバルビット線ＧＢＬとを結ぶ電流経路の抵抗を調整する。そのために、トランジスタＴＥ０～ＴＥＫのうち、サブグローバルビット線ＧＢＬＩの側から０以上の直列接続されているトランジスタＴＥが全てオンされる。加えて、スイッチＳＦ０～ＳＦＫのうち、オンされているトランジスタＴＥとオフされているトランジスタＴＥとが接続されているノードと接続されているスイッチＳＦのみがオンされる。こうすることにより、サブグローバルビット線ＧＢＬＩとグローバルビット線ＧＢＬとを結ぶ電流経路に、オンしているトランジスタＴＥのオン抵抗が挿入される。トランジスタＴＥ０～ＴＥＫのうちのオンされるトランジスタＴＥの数の選択によって、サブグローバルビット線ＧＢＬＩとグローバルビット線ＧＢＬとを結ぶ電流経路の抵抗が動的に選択されることが可能である。
ＧＢＬ抵抗調整回路ＢＲＡの制御のために、デコード回路１４ｂは、ロウアドレスに基づいて、制御信号ＮＥ０～ＮＥＫ及び制御信号ＮＦ０～ＮＦＫのアサート及びネゲートを制御する。より具体的には、デコード回路１４ｂは、ロウアドレスが、カラムセレクタＣＳからより遠いローカルビット線ＬＢＬを指定している場合、トランジスタＴＥ０～ＴＥＫのうちのより多くのトランジスタＴＥをオンさせる。
図１９に示される例では、トランジスタＴＥ０～ＴＥＫが全てオフされており、スイッチＳＦ０～ＳＦＫのうちのスイッチＳＦ０のみがオンされている。これは、制御信号ＮＥ０～ＮＥＫの全てがネゲートされるとともに制御信号ＮＦ０～ＮＦＫのうちの制御信号ＮＦ０のみがアサートされることによって行われることが可能である。トランジスタＴＥ０～ＴＥＫが全てオフされているとともにスイッチＳＦ０のみがオンされているため、サブグローバルビット線ＧＢＬＩとグローバルビット線ＧＢＬとを結ぶ電流経路の中に、トランジスタＴＥは挿入されていない。よって、サブグローバルビット線ＧＢＬＩとグローバルビット線ＧＢＬとを結ぶ電流経路の抵抗は、いずれのトランジスタＴＥのオン抵抗も含まない。
図２０に示される例では、トランジスタＴＥ０、ＴＥ１、及びＴＥ２がオンされており、スイッチＳＦ０～ＳＦＫのうちのスイッチＳＦ３のみがオンされている。これは、制御信号ＮＥ０～ＮＥＫのうちの制御信号ＮＥ０、ＮＥ１、及びＮＥ２のみがアサートされるとともに制御信号ＮＦ０～ＮＦＫのうちの制御信号ＮＦ３のみがアサートされることによって行われることが可能である。トランジスタＴＥ０、ＴＥ１、及びＴＥ２がオンされているとともにスイッチＳＦ３のみがオンされているため、サブグローバルビット線ＧＢＬＩとグローバルビット線ＧＢＬとを結ぶ電流経路の中に、トランジスタＴＥ０、ＴＥ１、及びＴＥ２が挿入されている。よって、サブグローバルビット線ＧＢＬＩとグローバルビット線ＧＢＬとを結ぶ電流経路の抵抗は、トランジスタＴＥ０、ＴＥ１、及びＴＥ２のそれぞれのオン抵抗の合計のオン抵抗ＲＢ１を含む。一般化された記述は、以下の通りである。すなわち、θを０以上の整数及びιをθ＋１とし、トランジスタＴＥ０～ＴＥＫのうちのトランジスタＴＥ０～ＴＥθがオンされるとともに、スイッチＳＦ０～ＳＦＫのうちのスイッチＳＦιのみがオンされる。
２．２．３．第１センス及び第２センスの間の抵抗調整
図２１及び図２２は、各々、第１実施形態の記憶装置のデータ読出しの間の一状態の例を示す。具体的には、図２１は、第１センスの間のロウセレクタＲＳ、カラムセレクタＣＳ、ＧＷＬ抵抗調整回路ＷＲＡ、及びＧＢＬ抵抗調整回路ＢＲＡの一状態の例を示す。図２２は、各々、第２センスの間のロウセレクタＲＳ、カラムセレクタＣＳ、ＧＷＬ抵抗調整回路ＷＲＡ、及びＧＢＬ抵抗調整回路ＢＲＡの一状態の例を示す。
図２１及び図２２は、各々、Ｍ＝Ｎ＝４の例を示し、すなわち、各ローカルワード線ＬＷＬに４つのメモリセルＭＣが接続されているとともに各ローカルビット線ＬＢＬに４つのメモリセルが接続されている例を示す。図２１及び図２２は、データ読出し対象のメモリセルＭＣＳが、ロウセレクタＲＳの側から２つ目のローカルビット線ＬＢＬ及びカラムセレクタＣＳの側から３つ目のローカルワード線ＬＷＬと接続されている例を示す。読出し対象メモリセルＭＣＳと接続されたローカルワード線ＬＷＬは、選択ローカルワード線ＬＷＬＳと称される場合がある。読出し対象メモリセルＭＣＳと接続されたローカルビット線ＬＢＬは、選択ローカルビット線ＬＢＬＳと称される場合がある。
図２１及び図２２に示されるように、選択ローカルワード線ＬＷＬＳは、ロウセレクタＲＳ中の選択ローカルワード線ＬＷＬＳと接続されたトランジスタＴＡ（図示せず）がオンしていることによって、サブグローバルワード線ＧＷＬＩと接続されている。選択ローカルビット線ＬＢＬＳは、カラムセレクタＣＳ中の選択ローカルビット線ＬＢＬＳと接続されたトランジスタＴＤ（図示せず）がオンしていることによって、サブグローバルビット線ＧＢＬＩと接続されている。
図２１に示されるとともに、図１０を参照して記述されるように、第１センスの実行のために、グローバルワード線ＧＷＬがドライバ回路ＲＤＰＷと接続されるとともにグローバルビット線ＧＢＬがシンク回路ＲＤＳＢと接続される。
選択ローカルビット線ＬＢＬＳがロウセレクタＲＳの側から２つ目のローカルビット線ＬＢＬであることに基づく数のトランジスタＴＢがオンしている。図２１は、３つのトランジスタＴＢがオンしている例を示す。さらに、全てのスイッチＳＣのうちのオンしているトランジスタＴＢとオフしているトランジスタＴＢとが接続されているノードと接続されているスイッチＳＣのみがオンしている。このようなトランジスタＴＢ及びスイッチＳＣの状態によって、サブグローバルワード線ＧＷＬＩとグローバルワード線ＧＷＬとの間に、３つのトランジスタＴＢのオン抵抗の合計の抵抗ＲＯＷ１が挿入されている。この結果、読出し対象メモリセルＭＣＳとドライバ回路ＲＤＰＷとを結ぶ電流経路（太線により示されている）は、或る大きさの抵抗ＲＰ１を有する。
選択ローカルワード線ＬＷＬＳが、カラムセレクタＣＳの側から３つ目のローカルワード線ＬＷＬであることに基づく数のトランジスタＴＥがオンしている。図２１は、２つのトランジスタＴＥがオンしている例を示す。さらに、全てのスイッチＳＦのうちのオンしているトランジスタＴＥとオフしているトランジスタＴＥとが接続されているノードと接続されているスイッチＳＦのみがオンしている。このようなトランジスタＴＥ及びスイッチＳＦの状態によって、サブグローバルビット線ＧＢＬＩとグローバルビット線ＧＢＬとの間に、２つのトランジスタＴＥのオン抵抗の合計の抵抗ＲＯＢ１が挿入されている。この結果、読出し対象メモリセルＭＣＳとシンク回路ＲＤＳＢとを結ぶ電流経路（太線により示されている）は、或る大きさの抵抗ＲＰ２を有する。
抵抗ＲＰ１と抵抗ＲＰ２は、ほぼ又は実質的に同じ大きさを有する。換言すると、抵抗ＲＰ１と抵抗ＲＰ２の差を最小とするオン抵抗ＲＯＷ１及びＲＯＢ１が形成されるように、オン抵抗ＲＯＷ１及びＲＯＢ１が形成、すなわち、オンするトランジスタＴＢの数及びオンするトランジスタＴＥの数が選択される。
オンされるべきトランジスタＴＢの数は、選択ローカルビット線ＬＢＬＳに依存する。選択ローカルビット線ＬＢＬＳは、データ読出しを指定するカラムアドレスにより指定される。よって、オンされるべきトランジスタＴＢの数は、カラムアドレスに依存する。デコード回路１４ｂは、カラムアドレスに基づいて、制御信号ＮＢ０～ＮＢＪ及び制御信号ＮＣ０～ＮＣＪを生成する。
同様に、オンされるべきトランジスタＴＥの数は、選択ローカルワード線ＬＷＬＳに依存する。選択ローカルワード線ＬＷＬＳは、データ読出しを指定するロウアドレスにより指定される。よって、オンされるべきトランジスタＴＥの数は、ロウアドレスに依存する。デコード回路１４ｂは、ロウアドレスに基づいて、制御信号ＮＥ０～ＮＥＫ及び制御信号ＮＦ０～ＮＦＫを生成する。
図２２に示されるとともに、図１１を参照して記述されるように、参照データ書込み及び第２センスの実行のために、グローバルワード線ＧＷＬがシンク回路ＲＤＳＷと接続されるとともにグローバルビット線ＧＢＬがドライバ回路ＲＤＰＢと接続される。その他の構成要素の接続については、図２１と同じである。よって、読出し対象メモリセルＭＣＳとシンク回路ＲＤＳＷとを結ぶ電流経路（太線により示されている）は、抵抗ＲＰ１を有する。また、読出し対象メモリセルＭＣＳとドライバ回路ＲＤＰＢとを結ぶ電流経路（太線により示されている）は、抵抗ＲＰ２を有する。
図２１の第１センスの間と図２２の参照データ書込み及び第２センスの間の各々において、読出し対象メモリセルＭＣＳとドライバ回路（ＲＤＰＷ又はＲＤＰＢ）とを結ぶ電流経路の抵抗（ＲＰ１又はＲＰ２）は、読出し対象メモリセルＭＣＳとシンク回路（ＲＤＳＢ又はＲＤＳＷ）とを結ぶ電流経路の抵抗（ＲＰ２又はＲＰ２）は実質的に同じである。よって、読出し電流Ｉｒａｐが流れる場合のドライバ回路（ＲＤＰＷ）と読出し対象メモリセルＭＣＳとを結ぶ電流経路の抵抗、すなわち、図２１の抵抗ＲＰ１は、読出し電流Ｉｒｐが流れる場合のドライバ回路（ＲＤＰＢ）と読出し対象メモリセルＭＣＳとを結ぶ電流経路の抵抗、すなわち、図２２の抵抗ＲＰ２と、実質的に同じである。同じく、読出し電流Ｉｒａｐが流れる場合の読出し対象メモリセルＭＣＳとシンク回路（ＲＤＳＢ）とを結ぶ電流経路の抵抗、すなわち、図２１の抵抗ＲＰ２は、読出し電流Ｉｒｐが流れる場合の読出し対象メモリセルＭＣＳとシンク回路（ＲＤＳＷ）とを結ぶ電流経路の抵抗、すなわち、図２２の抵抗ＲＰ１と、実質的に同じである。よって、読出し対象メモリセルＭＣＳとドライバ回路とを結ぶ電流経路の抵抗及び読出し対象メモリセルＭＣＳとシンク回路とを結ぶ電流経路の抵抗のいずれも、読出し電流Ｉｒａｐが流れる場合と読出しＩｒｐが流れる場合とで実質的に同じである。
２．３．利点
第２実施形態によれば、第１実施形態と同じく、第１センスに続けて第２センスが行われ、第２センスでは、Ｐ方向に流れるとともに読出し対象メモリセルＭＣのＭＴＪ素子ＭＴＪをＰ状態にできる大きさの読出し電流Ｉｒｐが読出し対象メモリセルＭＣに流される。このため、第１実施形態と同じ利点を得られる。
第２実施形態の記憶装置１ｂは、ＧＷＬ抵抗調整回路ＷＲＡ及びＧＢＬ抵抗調整回路ＢＲＡを含む。ＧＷＬ抵抗調整回路ＷＲＡは、サブグローバルワード線ＧＷＬＩとグローバルワード線ＧＷＬとの間に可変の数のオンしているトランジスタＴＢを挿入できる。ＧＢＬ抵抗調整回路ＢＲＡは、サブグローバルビット線ＧＢＬＩとグローバルビット線ＧＢＬとの間に可変の数のオンしているトランジスタＴＥを挿入できる。ＧＷＬ抵抗調整回路ＷＲＡ及びＧＢＬ抵抗調整回路ＢＲＡは、第１センス及び第２センスのいずれにおいても、読出し対象メモリセルＭＣＳとドライバ回路とを結ぶ電流経路の抵抗が読出し対象メモリセルＭＣＳとシンク回路とを結ぶ電流経路の抵抗と実質的に等しくなるようにオンしているトランジスタＴＢ及びＴＥの数を調整する。よって、読出し対象メモリセルＭＣＳとドライバ回路とを結ぶ電流経路の抵抗及び読出し対象メモリセルＭＣＳとシンク回路とを結ぶ電流経路の抵抗のいずれも、読出し電流Ｉｒａｐが流れる場合と読出し電流Ｉｒｐが流れる場合とで実質的に同じである。このため、読出し対象メモリセルＭＣＳに対する第１センスによって得られる低ホールド電圧ＶｈｄＬと、読出し対象メモリセルＭＣＳに対する第２センスによって得られる低ホールド電圧ＶｈｄＬとの差が抑制される。これは、より正確なデータ読出しを可能にする。よって、第１センス及び第２センスで読出し電流の流れる方向が違っていても、高い精度でデータが読み出されることが可能である。
３．第３実施形態
第３実施形態は、データ書込みに関する。
３．１．構成
図２３は、第３実施形態の書込み回路の構成要素及び構成要素の接続を示す。図２３に示されるように、書込み回路ＷＣは、書込み制御回路ＷＯＣ、ドライバ回路ＷＤＵＢ、ＷＤＰＢ、ＷＤＵＷ、及びＷＤＰＷ、並びに、シンク回路ＷＤＳＢ及びＷＤＳＷを含む。図２３は、１つのグローバルビット線ＧＢＬ及び１つのグローバルワード線ＧＷＬに関する構成要素のみを示す。他のグローバルビット線ＧＢＬに対してもドライバ回路ＷＤＵＢ及びＷＤＰＢ、並びにシンク回路ＷＤＳＢが設けられる。また、他のグローバルワード線ＧＷＬに対してもドライバ回路ＷＤＵＷ及びＷＤＰＷ、並びにシンク回路ＷＤＳＷが設けられる。
シンク回路ＷＤＳＢは、グローバルビット線ＧＢＬに接地電圧ＶＳＳを印加できるように構成されている。シンク回路ＷＤＳＢの機能及び（又は）構成は、スイッチＳＷ１に代えてスイッチＳＷ２１が設けられること、及び制御信号Ｓ１に代えて制御信号Ｓ２１が使用されることを除いて、シンク回路ＲＤＳＢと同じである。シンク回路ＷＤＳＢに対して、第１実施形態のシンク回路ＲＤＳＢについての記述のうち、「ＳＷ１」及び「Ｓ１」がそれぞれ「ＳＷ２１」及び「Ｓ２１」に置き換えられた記述が当てはまる。スイッチＳＷ２１は、例えば、書込み制御回路ＷＯＣから制御信号Ｓ２１を受け取る。シンク回路ＷＤＳＢに代えて、シンク回路ＲＤＳＢが使用されてもよい。
シンク回路ＷＤＳＷは、グローバルワード線ＧＷＬに接地電圧ＶＳＳを印加できるように構成されている。シンク回路ＷＤＳＷの機能及び（又は）構成は、スイッチＳＷ４に代えてスイッチＳＷ２４が設けられること、及び制御信号Ｓ４に代えて制御信号Ｓ２４が使用されることを除いて、シンク回路ＲＤＳＷと同じである。シンク回路ＷＤＳＷに対して、第１実施形態のシンク回路ＲＤＳＷについての記述のうち、「ＳＷ４」及び「Ｓ４」がそれぞれ「ＳＷ４」及び「Ｓ２４」に置き換えられた記述が当てはまる。スイッチＳＷ２４は、例えば、書込み制御回路ＷＯＣから制御信号Ｓ２４を受け取る。シンク回路ＷＤＳＷに代えて、シンク回路ＲＤＳＷが使用されてもよい。
ドライバ回路ＷＤＰＢは、グローバルビット線ＧＢＬに書込み電圧Ｖｗｐを印加できるように構成されている。書込み電圧Ｖｗｐは、書込み電圧Ｖｗｐの大きさの電圧が１つのメモリセルＭＣに印加されることによって、このメモリセルＭＣのスイッチング素子ＳＥをオンさせるとともにメモリセルＭＣにＰ書込み電流Ｉｗｐを流せる大きさを有する。書込み電圧Ｖｗｐは、プリチャージ電圧Ｖｐｃｐと同じであってもよい。ドライバ回路ＷＤＰＢは、グローバルビット線ＧＢＬに書込み電圧Ｖｗｐを印加できる限り、どのような構成を有していてもよい。例えば、ドライバ回路ＷＤＰＢは、スイッチＳＷ２３を含む。スイッチＳＷ２３は、一端においてグローバルビット線ＧＢＬと接続されており、他端において記憶装置１の中（例えば、電圧生成回路１６）の書込み電圧Ｖｗｐを印加されるノードと接続されている。スイッチＳＷ２３は、制御信号Ｓ２３に基づいてオン又はオフし、オンしている間、書込み電圧Ｖｗｐをグローバルビット線ＧＢＬに転送する。スイッチＳＷ２３は、例えば、書込み制御回路ＷＯＣから制御信号Ｓ２３を受け取る。スイッチＳＷ２３は、例えば、ＭＯＳＦＥＴである。
ドライバ回路ＷＤＰＷは、グローバルワード線ＧＷＬに書込み電圧Ｖｗａｐを印加できるように構成されている。書込み電圧Ｖｗａｐは、書込み電圧Ｖｗａｐの大きさの電圧が１つのメモリセルＭＣに印加されることによって、このメモリセルＭＣのスイッチング素子ＳＥをオンさせるとともにメモリセルＭＣにＡＰ書込み電流Ｉｗａｐを流せる大きさを有する。ドライバ回路ＷＤＰＷは、グローバルワード線ＧＷＬに書込み電圧Ｖｗａｐを印加できる限り、どのような構成を有していてもよい。例えば、ドライバ回路ＷＤＰＷは、スイッチＳＷ２６を含む。スイッチＳＷ２６は、一端においてグローバルワード線ＧＷＬと接続されており、他端において記憶装置１の中（例えば、電圧生成回路１６）の書込み電圧Ｖｗａｐを印加されるノードと接続されている。スイッチＳＷ２６は、制御信号Ｓ２６に基づいてオン又はオフし、オンしている間、書込み電圧Ｖｗａｐをグローバルワード線ＧＷＬに転送する。スイッチＳＷ２６は、例えば、書込み制御回路ＷＯＣから制御信号Ｓ２６を受け取る。スイッチＳＷ２６は、例えば、ＭＯＳＦＥＴである。
書込み電圧Ｖｗｐは、書込み電圧Ｖｗａｐと同じであってもよい。
ドライバ回路ＷＤＵＢは、グローバルビット線ＧＢＬに非選択電圧Ｖｕｓｅｌを印加できるように構成されている。ドライバ回路ＷＤＵＢの機能及び（又は）構成は、スイッチＳＷ２に代えてスイッチＳＷ２２が設けられること、及び制御信号Ｓ２に代えて制御信号Ｓ２２が使用されることを除いて、ドライバ回路ＲＤＵＢと同じである。ドライバ回路ＷＤＵＢに対して、第１実施形態のドライバ回路ＲＤＵＢについての記述のうち、「ＳＷ２」及び「Ｓ２」がそれぞれ「ＳＷ２２」及び「Ｓ２２」に置き換えられた記述が当てはまる。スイッチＳＷ２２は、例えば、書込み制御回路ＷＯＣから制御信号Ｓ２２を受け取る。ドライバ回路ＷＤＵＢに代えて、ドライバ回路ＲＤＵＢが使用されてもよい。
ドライバ回路ＷＤＵＷは、グローバルワード線ＧＷＬに非選択電圧Ｖｕｓｅｌを印加できるように構成されている。ドライバ回路ＷＤＵＷの機能及び（又は）構成は、スイッチＳＷ５に代えてスイッチＳＷ２５が設けられること、及び制御信号Ｓ５に代えて制御信号Ｓ２５が使用されることを除いて、ドライバ回路ＲＤＵＷと同じである。ドライバ回路ＷＤＵＷに対して、第１実施形態のドライバ回路ＲＤＵＷについての記述のうち、「ＳＷ５」及び「Ｓ５」がそれぞれ「ＳＷ２５」及び「Ｓ２５」に置き換えられた記述が当てはまる。スイッチＳＷ２５は、例えば、書込み制御回路ＷＯＣから制御信号Ｓ２５を受け取る。ドライバ回路ＷＤＵＷに代えて、ドライバ回路ＲＤＵＷが使用されてもよい。
書込み制御回路ＷＯＣは、書込み回路ＷＣ中の構成要素を制御する回路である。書込み制御回路ＷＯＣは、制御信号ＣＮＴ、コマンドＣＭＤ、及びアドレス信号ＡＤＤに基づいて制御回路１３及びデコード回路１４によって生成された制御信号に基づいて動作する。
３．２．動作
図２４は、第３実施形態の記憶装置１ｃでのデータ書込みの間のいくつかの配線の電位を時間に沿って示す。図２４は、データ書込み対象のメモリセル（書込み対象メモリセル）ＭＣを含んだサブコア回路ＳＣＣと接続された１つのグローバルビット線ＧＢＬ及び１つのグローバルワード線ＧＷＬについて示す。図２４は、また、下部において、第３実施形態の記憶装置１ｃでのデータ書込みの間に書込み対象メモリセルＭＣを流れる電流を時間に沿って示す。図２４の下部は、図９と同じく、縦軸の電流の正の領域において、ＡＰ方向の電流を示し、縦軸の電流の負の領域において、Ｐ方向の電流を示す。
図２４は、便宜上、ＡＰ書込みに続けて、Ｐ書込みを示す。ＡＰ書込みに続けてＰ書込みが行われることは要求されない。
データ書込みの概要は、第１実施形態において図９を参照して記述された参照データ書込みと同じである。以下、参照データ書込みと異なる点が主に記述される。
ＡＰ書込み又はＰ書込みの開始の時点で、グローバルワード線ＧＷＬは、ドライバ回路ＲＤＵＷによって非選択電圧Ｖｕｓｅｌに充電されている。これは、ドライバ回路ＷＤＵＢのスイッチＳＷ２５をオンに維持するとともに、その他のスイッチＳＷ２４及びＳＷ２６をオフに維持することによって行われることが可能である。また、グローバルビット線ＧＢＬは、ドライバ回路ＷＤＵＢによって、非選択電圧Ｖｕｓｅｌに充電されている。これは、ドライバ回路ＷＤＵＢのスイッチＳＷ２２をオンに維持するとともに、その他のスイッチＳＷ２１及びＳＷ２３をオフに維持することによって行われることが可能である。
書込み対象メモリセルＭＣへのデータ書込みの開始に伴い、書込み対象メモリセルＭＣがローカルビット線ＬＢＬ（導電体２２）を介してグローバルビット線ＧＢＬに接続されるとともにローカルワード線ＬＷＬ（導電体２１）を介してグローバルワード線ＧＷＬに接続される。
時刻ｔ１１において、グローバルワード線ＧＷＬに、ドライバ回路ＷＤＰＷによって書込み電圧Ｖｗａｐが印加される。これは、ドライバ回路ＷＤＰＷのスイッチＳＷ２６をオンに維持するとともに、その他のスイッチＳＷ２４及びＳＷ２５をオフに維持することによって行われることが可能である。書込み電圧Ｖｗａｐの印加により、グローバルワード線ＧＷＬが書込み電圧Ｖｗａｐに充電される。その後、ドライバ回路ＷＤＰＷのスイッチＳＷ２６がオフされることにより、グローバルワード線ＧＷＬがフローティングにされる。
時刻ｔ１２において、グローバルビット線ＧＢＬに、シンク回路ＷＤＳＢによって接地電圧Ｖｓｓが印加される。これは、シンク回路ＷＤＳＢのスイッチＳＷ２１をオンに維持するとともに、その他のスイッチＳＷ２２及びＳＷ２３をオフに維持することによって行われることが可能である。グローバルビット線ＧＢＬへの接地電圧Ｖｓｓの印加によって、書込み対象メモリセルＭＣの両端に、Ｖｗａｐ－Ｖｓｓの大きさの電圧、すなわち、書込み電圧Ｖｗａｐが印加される。この電圧は、書込み対象メモリセルＭＣのスイッチング素子ＳＥをオンさせる大きさを有する。よって、ＡＰ方向に、書込み電流Ｉｗａｐが流れる。
図２３を参照して記述されるように、書込み電流Ｉｗａｐの大きさは、ＡＰ方向スイッチング電流Ｉｃａｐより大きい。よって、書込み電流Ｉｗｐが書込み対象メモリセルＭＣを流れることにより、書込み対象メモリセルＭＣのＭＴＪ素子ＭＴＪは、ＡＰ状態になる。
さらに、書込み電流Ｉｗｐによって、グローバルワード線ＧＷＬの電位が低下する。この結果、書込み対象メモリセルＭＣの両端の電位差が低下する。書込み対象メモリセルＭＣの両端の電位差が高ホールド電圧ＶｈｄＨまで低下すると、書込み対象メモリセルＭＣのスイッチング素子ＳＥがオフする。こうして、ＡＰ書込みが完了する。
その後、時刻ｔ１３から、グローバルワード線ＧＷＬに非選択電圧Ｖｕｓｅｌが印加され、続けて、グローバルビット線ＧＢＬに非選択電圧Ｖｕｓｅｌが印加される。
時刻ｔ２１において、グローバルビット線ＧＢＬに、ドライバ回路ＷＤＰＢによって書込み電圧Ｖｗｐが印加される。これは、ドライバ回路ＷＤＰＢのスイッチＳＷ２３をオンに維持するとともに、その他のスイッチＳＷ２１及びＳＷ２２をオフに維持することによって行われることが可能である。書込み電圧Ｖｗｐの印加により、グローバルビット線ＧＢＬが書込み電圧Ｖｗｐに充電される。その後、ドライバ回路ＷＤＰＢのスイッチＳＷ２３がオフされることにより、グローバルビット線ＧＢＬがフローティングにされる。
時刻ｔ２２において、グローバルワード線ＧＷＬに、シンク回路ＷＤＳＷによって接地電圧Ｖｓｓが印加される。これは、シンク回路ＷＤＳＷのスイッチＳＷ２４をオンに維持するとともに、その他のスイッチＳＷ２５及びスイッチＳＷ２６をオフに維持することによって行われることが可能である。グローバルワード線ＧＷＬへの接地電圧Ｖｓｓの印加によって、書込み対象メモリセルＭＣの両端に、Ｖｗｐ－Ｖｓｓの大きさの電圧、すなわち、書込み電圧Ｖｗｐが印加される。この電圧は、書込み対象メモリセルＭＣのスイッチング素子ＳＥをオンさせる大きさを有する。よって、Ｐ方向に、書込み電流Ｉｗｐが流れる。
図２３を参照して記述されるように、書込み電流Ｉｗｐの大きさは、Ｐ方向スイッチング電流Ｉｃｐより大きい。よって、書込み電流Ｉｗｐが書込み対象メモリセルＭＣを流れることにより、書込み対象メモリセルＭＣのＭＴＪ素子ＭＴＪは、Ｐ状態になる。
さらに、書込み電流Ｉｗｐによって、グローバルビット線ＧＢＬの電位が低下する。この結果、書込み対象メモリセルＭＣの両端の電位差が低下する。書込み対象メモリセルＭＣの両端の電位差が低ホールド電圧ＶｈｄＬまで低下すると、書込み対象メモリセルＭＣのスイッチング素子ＳＥがオフする。こうして、Ｐ書込みが完了する。
その後、時刻ｔ２３から、グローバルビット線ＧＢＬに非選択電圧Ｖｕｓｅｌが印加され、続けて、グローバルワード線ＧＷＬに非選択電圧Ｖｕｓｅｌが印加される。
３．３．利点
第３実施形態によれば、データ書込みの間、第１センス及び第２センスと同じように、グローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬのうちの一方が充電され、その後にフローティングにされ、次いで、グローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬのうちの他方が接地電圧Ｖｓｓにされる。このような電圧の印加によっても、メモリセルＭＣにデータが書き込まれることが可能である。
３．４．変形例
第１実施形態の変形例と同じく、ドライバ回路ＷＤＰＢ及び（又は）ＷＤＰＷは、ゲートバイアス方式を使用して実現されてもよい。
第３実施形態は、第１実施形態又は第２実施形態に組み合せられることができる。第３実施形態が第１実施形態と組み合せられる場合、幾つかのドライバ回路が１つのドライバ回路とゲートバイアス方式の使用とによって実現されることが可能である。読出し回路ＲＣ中のグローバルビット線ＧＢＬにプリチャージ電圧Ｖｐｃｐを印加するためのドライバ回路ＲＤＰＢの機能及び書込み回路ＷＣ中のグローバルビット線ＧＢＬに書込み電圧Ｖｗｐを印加するためのドライバ回路ＷＤＰＢの機能が１つのドライバ回路によって実現される。この場合、ドライバ回路は、例えば、電源電圧のノードとグローバルビット線ＧＢＬとに接続されたｎ型のＭＯＳＦＥＴを含む。ＭＯＳＦＥＴは、ゲートにおいて、グローバルビット線ＧＢＬにプリチャージ電圧Ｖｐｃｐを印加する場合と、書込み電圧Ｖｗｐを印加する場合とで、異なる電圧を受ける。
読出し回路ＲＣ中のグローバルワード線ＧＷＬにプリチャージ電圧Ｖｐｃａｐを印加するためのドライバ回路ＲＤＰＷの機能及び書込み回路ＷＣ中のグローバルワード線ＧＷＬに書込み電圧Ｖｗａｐを印加するためのドライバ回路ＷＤＰＷの機能が１つのドライバ回路によって実現され得る。この場合、ドライバ回路は、例えば、電源電圧のノードとグローバルワード線ＧＷＬとに接続されたｎ型のＭＯＳＦＥＴを含む。ＭＯＳＦＥＴは、ゲートにおいて、グローバルワード線ＧＷＬにプリチャージ電圧Ｖｐｃａｐを印加する場合と、書込み電圧Ｖｗａｐを印加する場合とで、異なる電圧を受ける。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…記憶装置、１１…コア回路、１２…入出力回路、１３…制御回路、１４…デコード回路、１５…ページバッファ、１６…電圧生成回路、ＭＣ…メモリセル、ＧＷＬ…グローバルワード線、ＬＷＬ…ローカルワード線、ＧＢＬ…グローバルビット線、ＬＢＬ…ローカルビット線、ＳＣＣ…サブコア回路、ＭＡ…メモリセルアレイ、ＲＣ…読出し回路、ＷＣ…書込み回路、ＲＳ…ロウセレクタ、ＣＳ…カラムセレクタ、ＳＡＣ…センスアンプ回路、ＭＴＪ…ＭＴＪ素子、ＳＥ…スイッチング素子、ＲＯＣ…読出し制御回路、ＲＤＳＷ…シンク回路、ＲＤＵＷ…ドライバ回路、ＲＤＰＷ…ドライバ回路、ＲＤＳＢ…シンク回路、ＲＤＵＢ…ドライバ回路、ＲＤＰＢ…ドライバ回路、Ｖｓｓ…接地電圧、Ｖｕｓｅｌ…非選択電圧、Ｖｐｃｐ…プリチャージ電圧、Ｖｐｃａｐ…プリチャージ電圧、ＳＡＣ…センスアンプ回路

Claims (18)

  1. 第１配線と、
    第２配線と、
    前記第１配線と前記第２配線との間に接続され、可変抵抗素子とスイッチング素子を含み、前記可変抵抗素子は、第１強磁性層と、第２強磁性層と、前記第１強磁性層と前記第２強磁性層の間の絶縁層と、を含む、メモリセルと、
    前記第１配線に第１電圧を印加するように構成された第１回路と、
    前記第２配線に第２電圧を印加するように構成された第２回路と、
    前記第２配線に第３電圧を印加するように構成された第３回路と、
    前記第１配線に第４電圧を印加するように構成された第４回路と、
    前記第１配線及び前記第２配線と接続されたセンスアンプ回路と、
    を備える記憶装置。
  2. 前記センスアンプ回路は、オペアンプを含み、
    前記オペアンプは、非反転入力において前記第１配線の電位に基づく電圧を受け、反転入力において前記第２配線の電位に基づく電圧を受ける、
    請求項１に記載の記憶装置。
  3. 第１動作及び第２動作を行えるように構成されており、
    前記第１動作において、前記第１配線に前記第１電圧が印加され、前記第１配線に前記第１電圧が印加された後に前記第１配線がフローティングにされ、前記第１配線がフローティングされている間に前記第２配線に前記第２電圧が印加され、
    前記第２動作において、前記第２配線に前記第３電圧が印加され、前記第２配線に前記第３電圧が印加された後に前記第２配線がフローティングにされ、前記第２配線がフローティングにされている間に前記第１配線に前記第４電圧が印加される、
    請求項１に記載の記憶装置。
  4. 第３動作を行えるように構成されており、
    前記第３動作において、前記第１配線及び前記第２配線に、前記第２電圧及び前記第４電圧より高く前記第１電圧及び前記第３電圧より低い第５電圧が印加される、
    請求項３に記載の記憶装置。
  5. 前記第１動作に続けて前記第３動作が行われ、
    前記第３動作に続けて前記第２動作が行われる、
    請求項４に記載の記憶装置。
  6. 前記第１電圧は、前記第３電圧より低い、
    請求項１に記載の記憶装置。
  7. 前記可変抵抗素子は、前記可変抵抗素子を前記第１配線の側から前記第２配線の側に流れる電流によって、第１抵抗を有し、
    前記可変抵抗素子は、前記可変抵抗素子を前記第２配線の側から前記第１配線の側に流れる電流によって、第２抵抗を有し、
    前記第１抵抗は、前記第２抵抗より高い、
    請求項１に記載の記憶装置。
  8. 前記第１配線は、第１サブ配線と第２サブ配線を含み、
    前記第２配線は、第３サブ配線と第４サブ配線を含み、
    前記第１サブ配線と前記第２サブ配線との間の第１可変抵抗と、
    前記第３サブ配線と前記第４サブ配線との間の第２可変抵抗と、
    をさらに備える、
    請求項１に記載の記憶装置。
  9. 前記第１可変抵抗は、
    前記第１サブ配線と前記第２サブ配線との間に直列に接続された複数の第１トランジスタと、
    前記第１サブ配線と前記第２サブ配線との間に接続された第１スイッチと、
    複数の第２スイッチであって、前記複数の第２スイッチの各々は前記複数の第１トランジスタのうちの２つが互いに接続されているノードと前記第１サブ配線との間に接続されている、複数の第２スイッチと、
    を含み、
    前記第２可変抵抗は、
    前記第３サブ配線と前記第４サブ配線との間に直列に接続された複数の第２トランジスタと、
    前記第３サブ配線と前記第４サブ配線との間に接続された第３スイッチと、
    複数の第４スイッチであって、前記複数の第４スイッチの各々は前記複数の第２トランジスタのうちの２つが互いに接続されているノードと前記第３サブ配線との間に接続されている、複数の第４スイッチと、
    を含む、
    請求項８に記載の記憶装置。
  10. 第１配線と、
    第２配線と、
    前記第１配線と前記第２配線との間に接続され、可変抵抗素子とスイッチング素子を含み、前記可変抵抗素子は、第１強磁性層と、第２強磁性層と、前記第１強磁性層と前記第２強磁性層の間の絶縁層と、を含む、メモリセルと、
    第１動作及び第２動作を行えるように構成されており、
    前記第１動作において、前記第１配線に第１電圧を印加し、前記第１配線に前記第１電圧を印加した後に前記第１配線をフローティングにし、前記第１配線をフローティングしている間に前記第２配線に前記第１電圧より低い第２電圧を印加し、
    前記第２動作において、前記第２配線に前記第１電圧と異なる第３電圧を印加し、前記第２配線に前記第３電圧を印加した後に前記第２配線をフローティングにし、前記第２配線をフローティングにしている間に前記第１配線に前記第３電圧より低い第４電圧を印加する、
    第１回路と、
    を備える記憶装置。
  11. 前記第１回路は、第３動作を行えるように構成されており、
    前記第１回路は、前記第３動作において、前記第１配線及び前記第２配線に、前記第２電圧及び前記第４電圧より高く前記第１電圧及び前記第３電圧より低い第５電圧を印加する、
    請求項１０に記載の記憶装置。
  12. 前記第１回路は、前記第１動作に続けて前記第３動作を行い、前記第３動作に続けて前記第２動作を行う、
    請求項１１に記載の記憶装置。
  13. 前記第１電圧は、前記第３電圧より低い、
    請求項１０に記載の記憶装置。
  14. 前記可変抵抗素子は、前記可変抵抗素子を前記第１配線の側から前記第２配線の側に流れる電流によって、第１抵抗を有し、
    前記可変抵抗素子は、前記可変抵抗素子を前記第２配線の側から前記第１配線の側に流れる電流によって、第２抵抗を有し、
    前記第１抵抗は、前記第２抵抗より高い、
    請求項１０に記載の記憶装置。
  15. 前記第１回路は、
    前記第１配線に前記第１電圧を印加するように構成された第１サブ回路と、
    前記第２配線に前記第２電圧を印加するように構成された第２サブ回路と、
    前記第２配線に前記第３電圧を印加するように構成された第３サブ回路と、
    前記第１配線に前記第４電圧を印加するように構成された第４サブ回路と、
    を含む、
    請求項１０に記載の記憶装置。
  16. 前記第１配線及び前記第２配線と接続されたセンスアンプ回路をさらに備え、
    前記センスアンプ回路は、非反転入力において前記第１配線の電位に基づく電圧を受け、反転入力において前記第２配線の電位に基づく電圧を受ける、オペアンプを含む、
    請求項１０に記載の記憶装置。
  17. 前記第１配線は、第１サブ配線と第２サブ配線を含み、
    前記第２配線は、第３サブ配線と第４サブ配線を含み、
    前記第１サブ配線と前記第２サブ配線との間の第１可変抵抗と、
    前記第３サブ配線と前記第４サブ配線との間の第２可変抵抗と、
    をさらに備える、
    請求項１０に記載の記憶装置。
  18. 前記第１可変抵抗は、
    前記第１サブ配線と前記第２サブ配線との間に直列に接続された複数の第１トランジスタと、
    前記第１サブ配線と前記第２サブ配線との間に接続された第１スイッチと、
    複数の第２スイッチであって、前記複数の第２スイッチの各々は前記複数の第１トランジスタのうちの２つが互いに接続されているノードと前記第１サブ配線との間に接続されている、複数の第２スイッチと、
    を含み、
    前記第２可変抵抗は、
    前記第３サブ配線と前記第４サブ配線との間に直列に接続された複数の第２トランジスタと、
    前記第３サブ配線と前記第４サブ配線との間に接続された第３スイッチと、
    複数の第４スイッチであって、前記複数の第４スイッチの各々は前記複数の第２トランジスタのうちの２つが互いに接続されているノードと前記第３サブ配線との間に接続されている、複数の第４スイッチと、
    を含む、
    請求項１７に記載の記憶装置。
JP2022038284A 2022-03-11 2022-03-11 記憶装置 Pending JP2023132766A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2022038284A JP2023132766A (ja) 2022-03-11 2022-03-11 記憶装置
US17/842,486 US11961557B2 (en) 2022-03-11 2022-06-16 Memory device
TW112106697A TW202336761A (zh) 2022-03-11 2023-02-23 記憶裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022038284A JP2023132766A (ja) 2022-03-11 2022-03-11 記憶装置

Publications (1)

Publication Number Publication Date
JP2023132766A true JP2023132766A (ja) 2023-09-22

Family

ID=87932226

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022038284A Pending JP2023132766A (ja) 2022-03-11 2022-03-11 記憶装置

Country Status (2)

Country Link
US (1) US11961557B2 (ja)
JP (1) JP2023132766A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230368833A1 (en) * 2022-05-10 2023-11-16 Micron Technology, Inc. Power-efficient access line operation for memory

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3959417B2 (ja) 2004-10-29 2007-08-15 株式会社東芝 半導体メモリの読み出し回路
EP2309514B1 (en) 2009-10-05 2016-01-06 Crocus Technology Circuit for generating adjustable timing signals for sensing a self-referenced MRAM cell
JP2017059740A (ja) * 2015-09-18 2017-03-23 富士通株式会社 磁気トンネル接合素子及び半導体記憶装置
JP2022125684A (ja) * 2021-02-17 2022-08-29 キオクシア株式会社 抵抗変化型記憶装置

Also Published As

Publication number Publication date
US20230290408A1 (en) 2023-09-14
US11961557B2 (en) 2024-04-16

Similar Documents

Publication Publication Date Title
CN107689239B (zh) 非易失性存储器
US7944730B2 (en) Write method with voltage line tuning
TW201411628A (zh) 非揮發性記憶體中的位元線電壓調整器
US9990975B2 (en) Nonvolatile semiconductor memory
TW201805941A (zh) 非揮發性記憶體
US10103716B2 (en) Data latch circuit
CN110021312A (zh) 操作集成电路装置的方法及存储器
US20040109377A1 (en) Nonvolatile memory device having circuit for stably supplying desired current during data writing
JP2023132766A (ja) 記憶装置
CN114388027A (zh) 在读取期间的mram中的信号保留
CN113129953B (zh) 磁性随机存储器的读电路
TW202336761A (zh) 記憶裝置
CN116741231A (zh) 存储装置
US20230290397A1 (en) Memory device
US20040042291A1 (en) Thin film magnetic memory device with magnetic tunnel junction
US20230317155A1 (en) Memory device
TWI829271B (zh) 半導體記憶體裝置
US20230223064A1 (en) Semiconductor storage
CN116778993A (zh) 存储装置
TWI823232B (zh) 非揮發性記憶體元件
CN1525486B (zh) 抑制电源配线的磁场噪声影响的薄膜磁性体存储装置
TW202338815A (zh) 記憶體裝置
TW202336752A (zh) 記憶體裝置
JP5076182B2 (ja) 不揮発性半導体記憶装置
JP2023044395A (ja) 記憶装置

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230106