JP2022125684A - 抵抗変化型記憶装置 - Google Patents

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Abstract

Figure 2022125684000001
【課題】 ディスターブの抑制及び高集積が可能な抵抗変化型記憶装置を提供する。
【解決手段】 一実施形態による抵抗変化型記憶装置は、メモリセルと、第１導電体と、第２導電体と、第３導電体と、を備える。メモリセルは、第１サブメモリセルと、第２サブメモリセルを含む。第１サブメモリセルは、第１可変抵抗素子及び第１双方向スイッチング素子を含む。第２サブメモリセルは、第２可変抵抗素子及び第２双方向スイッチング素子を含む。第１サブメモリセルは、第１導電体の上方に位置する。第２導電体は、第１サブメモリセルの上方に位置する。第２サブメモリセルは、第２導電体の上方に位置する。第３導電体は、第２サブメモリセルの上方に位置する。抵抗変化型記憶装置は、第１データを受け取り、メモリセルから読み出された第２データと第１データが一致していない場合、メモリセルに第１データを書き込むように構成されている。
【選択図】 図５

Description

実施形態は、概して抵抗変化型記憶装置に関する。
記憶装置の一種として、抵抗変化型記憶装置が知られている。抵抗変化型記憶装置は、動的に可変な抵抗を有する素子を用いてデータを記憶する。抵抗変化型記憶装置は、ディスターブの抑制及び（又は）高い集積度を有することを求められる。
米国特許第９８３０９６８号明細書
ディスターブの抑制及び高集積が可能な抵抗変化型記憶装置を提供しようとするものである。
一実施形態による抵抗変化型記憶装置は、メモリセルと、第１導電体と、第２導電体と、第３導電体と、を備える。メモリセルは、第１サブメモリセルと、第２サブメモリセルを含む。第１サブメモリセルは、第１可変抵抗素子及び第１双方向スイッチング素子を含む。第２サブメモリセルは、第２可変抵抗素子及び第２双方向スイッチング素子を含む。上記第１サブメモリセルは、上記第１導電体の上方に位置する。上記第２導電体は、上記第１サブメモリセルの上方に位置する。上記第２サブメモリセルは、上記第２導電体の上方に位置する。上記第３導電体は、上記第２サブメモリセルの上方に位置する。抵抗変化型記憶装置は、第１データを受け取り、上記メモリセルから読み出された第２データと上記第１データが一致していない場合、上記メモリセルに上記第１データを書き込むように構成されている。
図１は、第１実施形態の抵抗変化型記憶装置の機能ブロックを示す。 図２は、第１実施形態のメモリセルアレイの回路図。 図３は、第１実施形態のメモリセルの回路図。 図４は、第１実施形態のメモリセルアレイの一部の断面の構造を示す。 図５は、第１実施形態のメモリセルアレイの一部の断面の構造を示す。 図６は、第１実施形態のサブメモリセルの構造の例の断面を示す。 図７は、第１実施形態の書込み回路の機能ブロックを示す。 図８は、第１実施形態の読出し回路の機能ブロックを示す。 図９は、第１実施形態の読出し回路の一部及びカラム選択回路の一部の構成要素及び構成要素の接続を示す。 図１０は、第１実施形態のロウ選択回路中の構成要素及び構成要素の接続を示す。 図１１は、第１実施形態のカラム選択回路中の構成要素及び構成要素の接続を示す。 図１２は、第１実施形態の抵抗変化型記憶装置の一部での“１”データの書込みの間の状態を示す。 図１３は、第１実施形態の抵抗変化型記憶装置の一部での“０”データの書込みの間の状態を示す。 図１４は、第１実施形態の抵抗変化型記憶装置の一部でのデータ読出しの間の状態を示す。 図１５は、第２実施形態の抵抗変化型記憶装置の機能ブロックを示す。 図１６は、第２実施形態の抵抗変化型記憶装置でのデータ書込みの動作を示す。 図１７は、第２実施形態のデータ書込みの間の或る配線の電位を時間に沿って示す。 図１８は、第２実施形態のデータ書込みの間の或る配線の電位を時間に沿って示す。 図１９は、第３実施形態のメモリセルアレイの一部の平面の構造を示す。 図２０は、第３実施形態のメモリセルアレイの一部の平面の構造を示す。 図２１は、第３実施形態のメモリセルアレイの一部の断面の構造を示す。 図２２は、第３実施形態のメモリセルアレイの一部の断面の構造を示す。 図２３は、第３実施形態のメモリセルアレイの一部の断面の構造を示す。 図２４は、第３実施形態のメモリセルアレイの一部の断面の構造を示す。 図２５は、第４実施形態のメモリセルアレイの一部の平面の構造を示す。 図２６は、第５実施形態のメモリセルアレイの一部の平面の構造を示す。 図２７は、第５実施形態のメモリセルアレイの一部の平面の構造を示す。 図２８は、第５実施形態のメモリセルアレイの一部の断面の構造を示す。 図２９は、第６実施形態のメモリセルアレイの一部の平面の構造を示す。 図３０は、第６実施形態のメモリセルアレイの一部の平面の構造を示す。 図３１は、第６実施形態のメモリセルアレイの一部の断面の構造を示す。
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一の参照符号を付される。略同一の機能及び構成を有する複数の構成要素が相互に区別されるために、参照符号の末尾にさらなる数字又は文字が付される場合がある。
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。また、或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
以下、ｘｙｚ直交座標系が用いられて、実施形態が記述される。
１．第１実施形態
１．１．構造（構成）
１．１．１．全体の構造
図１は、第１実施形態の抵抗変化型記憶装置の機能ブロックを示す。図１は、メモリコントローラも示す。
図１に示されるように、抵抗変化型記憶装置１は、メモリコントローラ２により制御される。抵抗変化型記憶装置１は、抵抗変化型記憶装置１の外部から電源電位Ｖｄｄ及び接地電位（又は共通電位）Ｖｓｓを受ける。抵抗変化型記憶装置１は、例えば、メモリコントローラ２から、電源電位Ｖｄｄ及び接地電位Ｖｓｓを受ける。接地電位Ｖｓｓは、例えば０Ｖである。抵抗変化型記憶装置１は、電源電位Ｖｄｄ及び接地電位Ｖｓｓを使用し、メモリコントローラ２の制御に基づいて動作する。
抵抗変化型記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、カラム選択回路１５、書込み回路１６、及び読出し回路１７を含む。
メモリセルアレイ１１は、複数のメモリセルＭＣ、複数のワード線ＷＬ、複数のビット線ＢＬ、及び複数のビット線￣ＢＬを含む。メモリセルＭＣは、データを不揮発に記憶することができる。各メモリセルＭＣは、１つのワード線ＷＬ、及び１つのビット線対ＢＬＰと接続されている。各ビット線対ＢＬＰは、ビット線ＢＬ及び￣ＢＬからなる。ワード線ＷＬはロウと関連付けられている。ビット線対ＢＬＰはカラムと関連付けられている。１つのロウの選択及び１つのカラムの選択により、１つ又は複数のメモリセルＭＣが特定される。
入出力回路１２は、メモリコントローラ２から、制御信号ＣＮＴ、コマンドＣＭＤ、アドレス信号ＡＤＤ、データＤＡＴを受け取る。入出力回路１２は、メモリコントローラ２にデータＤＡＴを送信する。データＤＡＴは、抵抗変化型記憶装置１でのデータ書込みの場合は、書込みデータである。データＤＡＴは、抵抗変化型記憶装置１からのデータ読出しの場合は、読出しデータである。
制御回路１３は、入出力回路１２から制御信号ＣＮＴ及びコマンドＣＭＤを受け取る。制御回路１３は、制御信号ＣＮＴによって指示される制御及びコマンドＣＭＤに基づいて、書込み回路１６を制御する。具体的には、制御回路１３は、書込み回路１６に制御信号ＣＮ１を送信し、制御信号ＣＮ１を使用して書込み回路１６を制御する。制御信号ＣＮ１は、複数の相違する制御信号を含み得る。
制御回路１３は、制御信号ＣＮＴによって指示される制御及びコマンドＣＭＤに基づいて、読出し回路１７を制御する。具体的には、制御回路１３は、読出し回路１７に制御信号ＣＮ２を送信し、制御信号ＣＮ２を使用して読出し回路１７を制御する。制御信号ＣＮ１は、複数の相違する制御信号を含み得る。
書込み回路１６は、メモリセルＭＣへのデータの書込みのための処理及び制御を行う。書込み回路１６は、電源電位Ｖｄｄ及び接地電位Ｖｓｓを受ける。書込み回路１６は、入出力回路１２から書込みデータＤｗを受け取る。書込みデータＤｗは、データの書込み対象のメモリセルＭＣに書き込まれるデータである。書込み回路１６は、電源電位Ｖｄｄ及び接地電位Ｖｓｓを使用して、データ書込みにおいて使用される複数の電位を生成する。データ書込みにおいて使用される複数の電位は、種々の大きさを有する。データ書込みにおいて使用される複数の電位は、書込み用電位Ｖｗと称される。書込み回路１６は、制御信号ＣＮ１及び書込みデータＤｗを受け取る。書込み回路１６は、制御信号ＣＮ１及び書込みデータＤｗに基づいて、書込み用電位Ｖｗの１つ又は複数をロウ選択回路１４及びカラム選択回路１５に供給する。
読出し回路１７は、メモリセルＭＣからのデータの読出しのための処理及び制御を行う。読出し回路１７は、電源電位Ｖｄｄ及び接地電位Ｖｓｓを受ける。読出し回路１７は、電源電位Ｖｄｄ及び接地電位Ｖｓｓを使用して、データ読出しに使用される複数の電位を生成する。データ読出しにおいて使用される複数の電位は、種々の大きさを有する。データ読出しにおいて使用される複数の電位は、読出し用電位Ｖｒと称される。読出し回路１７は、制御信号ＣＮ２を受け取る。読出し回路１７は、制御信号ＣＮ２に基づいて、読出し用電位Ｖｒの１つ又は複数をロウ選択回路１４及びカラム選択回路１５に供給する。
読出し回路１７は、１又は複数のセンスアンプを含む。読出し回路１７は、制御信号ＣＮ２及びカラム選択回路１５を介して、読出し対象のメモリセルＭＣと接続された１つのビット線対ＢＬＰと接続される。読出し回路１７は、接続されたビット線対ＢＬＰのビット線ＢＬ及び￣ＢＬのそれぞれの上の電位Ｖｂ１及びＶｂ２を受ける。読出し回路１７は、センスアンプを使用して、電位Ｖｂ１及びＶｂ２に基づいて、読出し対象のメモリセルＭＣに記憶されているデータを判別する。判別されたデータは、読出しデータＤｒとして、入出力回路１２に供給される。
ロウ選択回路１４は、書込み回路１６から書込み用電位Ｖｗを受ける。ロウ選択回路１４は、読出し回路１７から読出し用電位Ｖｒを受ける。ロウ選択回路１４は、入出力回路１２からアドレス信号ＡＤＤを受け取る。ロウ選択回路１４は、受け取られたアドレス信号ＡＤＤにより特定されるロウと関連付けられた１つのワード線ＷＬに、書込み用電位Ｖｗを印加する。ロウ選択回路１４は、受け取られたアドレス信号ＡＤＤにより特定されるロウと関連付けられた１つのワード線ＷＬ以外のワード線ＷＬに、別の書込み用電位Ｖｗを印加する。ロウ選択回路１４は、受け取られたアドレス信号ＡＤＤにより特定されるロウと関連付けられた１つのワード線ＷＬに、読出し用電位Ｖｒを印加する。ロウ選択回路１４は、受け取られたアドレス信号ＡＤＤにより特定されるロウと関連付けられた１つのワード線ＷＬ以外のワード線ＷＬに、別の読出し用電位Ｖｒを印加する。
カラム選択回路１５は、書込み回路１６から書込み用電位Ｖｗを受ける。カラム選択回路１５は、読出し回路１７から読出し用電位Ｖｒを受ける。カラム選択回路１５は、入出力回路１２からアドレス信号ＡＤＤを受け取る。カラム選択回路１５は、受け取られたアドレス信号ＡＤＤにより特定されるカラムと関連付けられた１つのビット線対ＢＬＰに、書込みデータＤｗに基づく書込み用電位Ｖｗを印加する。カラム選択回路１５は、受け取られたアドレス信号ＡＤＤにより特定されるカラムと関連付けられた１つのビット線対ＢＬＰ以外のビット線対ＢＬＰに、別の書込み用電位Ｖｗを印加する。カラム選択回路１５は、受け取られたアドレス信号ＡＤＤにより特定されるカラムと関連付けられた１つのビット線対ＢＬＰに、読出し用電位Ｖｒを印加する。カラム選択回路１５は、受け取られたアドレス信号ＡＤＤにより特定されるカラムと関連付けられた１つのビット線対ＢＬＰ以外のビット線対ＢＬＰに、別の読出し用電位Ｖｒを印加する。
１．１．２．メモリセルアレイの回路構成
図２は、第１実施形態のメモリセルアレイ１１の回路図である。図２に示されるように、メモリセルアレイ１１は、Ｍ＋１（Ｍは自然数）本のワード線ＷＬ（ＷＬ＜０＞、ＷＬ＜１＞、…、ＷＬ＜Ｍ＞）を含む。メモリセルアレイ１１はまた、Ｎ＋１（Ｎは自然数）本のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞）及びＮ＋１本のビット線￣ＢＬ（￣ＢＬ＜０＞、￣ＢＬ＜１＞、…、￣ＢＬ＜Ｎ＞）を含む。
各メモリセルＭＣは、１つのビット線対ＢＬＰと１本のワード線ＷＬと接続されている。各メモリセルＭＣは、第１ノードＮ１、第２ノードＮ２、及び第３ノードＮ３を有する。各メモリセルＭＣは、第１ノードＮ１において、ワード線ＷＬと接続されている。各メモリセルＭＣは、第２ノードＮ２において、ビット線対ＢＬＰのうちのビット線ＢＬと接続されている。各メモリセルＭＣは、第３ノードＮ３においてビット線対ＢＬＰのうちのビット線￣ＢＬと接続されている。より具体的には、以下の通りである。メモリセルＭＣは、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣ＜α、β＞を含む。メモリセルＭＣ＜α，β＞は、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、第１ノードＮ１においてワード線ＷＬ＜α＞に接続されている。メモリセルＭＣ＜α，β＞は、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、第２ノードＮ２においてビット線ＢＬ＜β＞に接続されている。メモリセルＭＣ＜α，β＞は、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、第３ノードＮ３においてビット線￣ＢＬ＜β＞に接続されている。
１．１．３．メモリセルの回路構成
図３は、第１実施形態のメモリセルＭＣの回路図である。図３に示されるように、各メモリセルＭＣは、２つのサブメモリセルＳＭＣを含む。一方のサブメモリセルＳＭＣは、第１サブメモリセルＳＭＣａと称され、他方のサブメモリセルＳＭＣは第２サブメモリセルＳＭＣｂと称される場合がある。第１サブメモリセルＳＭＣａ及び第２サブメモリセルＳＭＣｂの各々は、１つの可変抵抗素子ＶＲ（ＶＲａ又はＶＲｂ）、及び１つのセレクタＳＥ（ＳＥａ又はＳＥｂ）を含む。具体的には、第１サブメモリセルＳＭＣａは、１つの可変抵抗素子ＶＲａ及び１つのセレクタＳＥａを含み、第２サブメモリセルＳＭＣｂは、１つの可変抵抗素子ＶＲｂ及び１つのセレクタＳＥｂを含む。
各メモリセルＭＣにおいて、セレクタＳＥａ、可変抵抗素子ＶＲａ、セレクタＳＥｂ、及び可変抵抗素子ＶＲｂは、この順に直列に接続されている。各メモリセルＭＣにおいて、可変抵抗素子ＶＲａとセレクタＳＥｂとが接続されているノードは、第１ノードＮ１として機能する。各メモリセルＭＣにおいて、セレクタＳＥａの、可変抵抗素子ＶＲａと反対の端は第２ノードＮ２として機能する。各メモリセルＭＣにおいて、可変抵抗素子ＶＲｂの、セレクタＳＥｂと反対の端は第３ノードＮ３として機能する。
可変抵抗素子ＶＲは、低抵抗の状態と高抵抗の状態との間を切り替わることができる。可変抵抗素子ＶＲは、この２つの抵抗状態の違いを利用して、１ビットのデータを記憶することができる。
セレクタＳＥは、例えば以下に記述されるようなスイッチング素子であることが可能である。スイッチング素子は、２つの端子を有し、２端子間に第１閾値未満の電圧が第１方向に印加されている場合、そのスイッチング素子は高抵抗状態、例えば電気的に非導通状態である（オフ状態である）。一方、２端子間に第１閾値以上の電圧が第１方向に印加されている場合、そのスイッチング素子は低抵抗状態、例えば電気的に導通状態である（オン状態である）。スイッチング素子は、さらに、このような第１方向に印加される電圧の大きさに基づく高抵抗状態及び低抵抗状態の間の切替わりの機能と同じ機能を、第１方向と反対の第２方向についても有する。すなわち、スイッチング素子は、双方向ダイオード素子などの双方向スイッチング素子である。スイッチング素子のオン又はオフにより、スイッチング素子と接続された可変抵抗素子ＶＲへの電流の供給の有無、すなわち可変抵抗素子ＶＲの選択又は非選択が制御されることが可能である。
各メモリセルＭＣは、このメモリセルＭＣの２つの可変抵抗素子ＶＲａ及びＶＲｂを使用して１ビットのデータを記憶する。各メモリセルＭＣにおいて、可変抵抗素子ＶＲａ及びＶＲｂは、互いに相補な１ビットデータを記憶する。各メモリセルＭＣは、可変抵抗素子ＶＲａ及びＶＲｂのいずれが“０”データを記憶しているかに基づいて、１ビットのデータを記憶する。
可変抵抗素子ＶＲａ及びＶＲｂのいずれが“０”データを記憶している状態がメモリセルＭＣによって“０”データが記憶されている状態として扱われてもよい。以下の記述は、可変抵抗素子ＶＲａが“０”データを記憶している状態が、この可変抵抗素子ＶＲａを含んだメモリセルＭＣが“１”データを記憶している状態である例に基づく。一方、可変抵抗素子ＶＲｂが“０”データを記憶している状態は、この可変抵抗素子ＶＲａを含んだメモリセルＭＣが“０”データを記憶している状態として扱われる。
１．１．４．メモリセルアレイの構造
図４及び図５は、第１実施形態のメモリセルアレイ１１の一部の断面の構造を示す。図４は、ｘｚ面に沿った断面を示し、図５は、ｙｚ面に沿った断面を示す。
図４及び図５に示されるように、半導体基板（図示せず）の上方に複数の導電体２１が設けられている。導電体２１は、ｙ軸に沿って延び、ｘ軸に沿って並ぶ。各導電体２１は、１つのビット線ＢＬとして機能する。複数の導電体２１は、同じ導電体に由来する。すなわち、複数の導電体２１は、導電体２１のためのｘｙ面に沿って拡がる導電体が部分的に除去されることにより形成される。以下、明示が無い場合であっても、或る１つの層（或る高さに位置する１つの連続する範囲の領域）に位置するとともに互いに独立した構成要素は、或る１つの材料又は積層された複数の材料の部分的な除去により形成されている。よって、このような構成要素は、別々に形成された独立した材料から形成される場合よりもばらつきの小さい特性を有する。
各導電体２１は、上面において、複数のメモリセルＭＣのそれぞれの第１サブメモリセルＳＭＣａのそれぞれの底面と接続されている。各第１サブメモリセルＳＭＣａは、ｘｙ面において、例えば円の形状を有する。第１サブメモリセルＳＭＣａは各導電体２１上でｙ軸に沿って並んでおり、このような配置によって第１サブメモリセルＳＭＣａはｘｙ面において行列状に配列されている。各第１サブメモリセルＳＭＣａは、セレクタＳＥａとして機能する構造と、可変抵抗素子ＶＲａとして機能する構造を含む。セレクタＳＥａとして機能する構造及び可変抵抗素子ＶＲａとして機能する構造は、各々、後述のように１又は複数の積層された構成要素を含む。
第１サブメモリセルＳＭＣａが位置する層の１つ上の層において、複数の導電体２２が設けられている。導電体２２は、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。各導電体２２は、底面において、ｘ軸に沿って並ぶ複数の第１サブメモリセルＳＭＣａのそれぞれの上面と接している。各導電体２２は、１つのワード線ＷＬとして機能する。
各導電体２２は、上面において、複数の第２サブメモリセルＳＭＣｂのそれぞれの底面と接続されている。各第２サブメモリセルＳＭＣｂは、ｘｙ面において、例えば円の形状を有する。第２サブメモリセルＳＭＣｂは各導電体２２上でｘ軸に沿って並んでおり、このような配置によって第２サブメモリセルＳＭＣｂはｘｙ面において行列状に配列されている。各第２サブメモリセルＳＭＣｂは、セレクタＳＥｂとして機能する構造と、可変抵抗素子ＶＲｂとして機能する構造を含む。セレクタＳＥｂとして機能する構造及び可変抵抗素子ＶＲｂとして機能する構造は、各々、後述のように１又は複数の積層された構成要素を含む。各第２サブメモリセルＳＭＣｂと、この第２サブメモリセルＳＭＣｂの直下の１つの第１サブメモリセルＳＭＣａは、１つのメモリセルＭＣを少なくとも部分的に構成する。
ｙ軸に沿って並ぶ複数の第２サブメモリセルＳＭＣｂのそれぞれの上面上に、導電体２３が設けられている。各導電体２３は、１つのビット線￣ＢＬとして機能する。
１．１．４．１．サブメモリセルの構造
図６は、第１実施形態のサブメモリセルＳＭＣの構造の例の断面を示す。図６に示されるとともに上記されるように、サブメモリセルＳＭＣは、セレクタＳＥ及び可変抵抗素子ＶＲを含む。
セレクタＳＥは、可変抵抗材料を含む。セレクタＳＥは、下部電極及び上部電極をさらに含み得る。この場合、可変抵抗材料は下部電極の上面上に位置し、上部電極は可変抵抗材料の上面上に位置する。セレクタＳＥは、例えば２端子間スイッチング素子であり、２端子のうちの第１端子はセレクタＳＥの上面及び底面の一方に相当し、２端子のうちの第２端子はセレクタＳＥの上面及び底面の他方である。
可変抵抗素子ＶＲは、セレクタＳＥの上面上に位置する。可変抵抗素子ＶＲは、例えば、磁気トンネル接合（Magnetic Tunnel Junction）素子（ＭＴＪ素子）である。以下の記述及び図面は、可変抵抗素子ＶＲがＭＴＪ素子である例に基づく。ＭＴＪ素子は、ＭＲＡＭ（Magnetoresistive Random Access Memory）に用いられる素子である。
抵抗変化型記憶装置１は、１つのメモリセルＭＣにおいて、それぞれがＭＴＪ素子を含んだ２つのサブメモリセルＳＭＣを含む。以下、このようなセルの方式は、セル毎２ＭＴＪ方式と称される場合がある。
ＭＴＪ素子ＶＲは、具体的には、強磁性層４１、絶縁層４２、及び強磁性層４３を含む。例として、絶縁層４２は強磁性層４１の上面上に位置し、強磁性層４３は絶縁層４２の上面上に位置する。
強磁性層４１は、強磁性層４１、絶縁層４２、及び強磁性層４３の界面を貫く方向に沿った磁化容易軸を有する。強磁性層４１の磁化容易軸は、例えば界面に対して４５°以上９０°以下の角度を有し、例えば強磁性層４１、絶縁層４２、及び強磁性層４３の界面と直交する。強磁性層４１の磁化の向きは抵抗変化型記憶装置１でのサブメモリセルＳＭＣからのデータの読出し及びサブメモリセルＳＭＣへのデータの書込みによっても不変であることを意図されている。強磁性層４１は、いわゆる参照層として機能できる。強磁性層４１は、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）のうちの１つ以上を含む。強磁性層４１は、ボロン（Ｂ）を更に含んでいてもよい。より具体的な例として、強磁性層４１は、コバルト鉄ボロン（ＣｏＦｅＢ）またはホウ化鉄（ＦｅＢ）を含む。
強磁性層４１は、複数のサブ層を含んでいてもよい。強磁性層４１は、ＳＡＦ（Synthetic Antiferromagnetic）構造を有していてもよい。この場合、強磁性層４１は、２つの強磁性体（強磁性層）、及び２つの強磁性体の間の導電体（導電層）を含む。導電体は、２つの強磁性体を反強磁性的に交換結合させる。
絶縁層４２は、例えば、酸化マグネシウム（ＭｇＯ）を含むか、酸化マグネシウムからなり、いわゆるトンネルバリアとして機能する。
強磁性層４３は、強磁性を示す材料を含み、少なくとも鉄を含む。このため、強磁性層４３は、磁化を有する。強磁性層４３は、例えば、コバルト鉄ボロン又はホウ化鉄を含むか、コバルト鉄ボロン又はホウ化鉄から実質的に構成される。本明細書及び特許請求の範囲において、「実質的に」を含んだ「実質的に構成される」という記載及び同種の記載は、「実質的に構成される」構成要素が意図せぬ不純物を含有することを許容することを意味する。意図せぬ不純物の例は、抵抗変化型記憶装置１の製造工程中で使用されるガスに含まれる元素の原子、及び他の「実質的に構成される」構成要素の周囲から「実質的に構成される」構成要素に拡散してきた元素の原子を含む。
強磁性層４３は、強磁性層４１、絶縁層４２、及び強磁性層４３の界面を貫く方向に沿った磁化容易軸を有する。強磁性層４３の磁化容易軸は、例えば界面に対して４５°以上９０°以下の角度を有し、例えば強磁性層４１、絶縁層４２、及び強磁性層４３の界面と直交する。強磁性層４３の磁化の向きはサブメモリセルＳＭＣへのデータ書込みによって可変であり、強磁性層４３は、いわゆる記憶層として機能できる。
強磁性層４３の磁化の向きが強磁性層４１の磁化の向きと平行であると、ＭＴＪ素子ＶＲは、或る低い抵抗を有する。以下、強磁性層４３の磁化の向きが強磁性層４１の磁化の向きと平行である状態は、サブメモリセルＳＭＣのＰ状態又は低抵抗状態と称される。一方、強磁性層４３の磁化の向きが強磁性層４１の磁化の向きと反平行であると、ＭＴＪ素子ＶＲは、強磁性層４１の磁化の向きと強磁性層４３の磁化の向きが平行である場合の抵抗よりも高い抵抗を有する。以下、強磁性層４３の磁化の向きが強磁性層４１の磁化の向きと反平行である状態は、サブメモリセルＳＭＣのＡＰ状態又は高抵抗状態と称される。
強磁性層４３から強磁性層４１に向かって或る大きさの書込み電流Ｉｗｐが流れると、強磁性層４３の磁化の向きは強磁性層４１の磁化の向きと平行になる。一方、強磁性層４１から強磁性層４３に向かって或る大きさの書込み電流Ｉｗａｐが流れると、強磁性層４３の磁化の向きを強磁性層４１の磁化の向きと反平行になる。
書込み電流Ｉｗｐ及びＩｗａｐは、データ書込みの間に、書込み対象のサブメモリセルＳＭＣを流れる電流であるという用途の観点から命名されており、抵抗変化型記憶装置１の動作の間に動的に可変の大きさを有し得る。
書込み電流Ｉｗｐは、セレクタＳＥを、強磁性層４１と面する面から、強磁性層４１と反対の面に向かって電流が流れることを可能にするようにオン状態にする。書込み電流Ｉｗａｐは、セレクタＳＥを、強磁性層４１と反対の面から、強磁性層４１と面する面に向かって電流が流れることを可能にするようにオン状態にする。
各サブメモリセルＳＭＣに書込み電流Ｉｗｐを流して、このサブメモリセルＳＭＣの強磁性層４３の磁化の向きは強磁性層４１の磁化の向きと平行にすることは、Ｐ書込みと称される場合がある。以下、書込み電流Ｉｗｐは、Ｐ書込み電流と称される場合がある。
一方、各サブメモリセルＳＭＣに書込み電流Ｉｗａｐを流して、このサブメモリセルＳＭＣの強磁性層４３の磁化の向きを強磁性層４１の磁化の向きと反平行にすることは、ＡＰ書込みと称される場合がある。以下、書込み電流Ｉｗａｐは、ＡＰ書込み電流と称される場合がある。
１．１．５．書込み回路
図７は、第１実施形態の書込み回路１６の機能ブロックを示す。図７に示されるように、書込み回路１６は、電位生成回路ＷＤ１、ＷＤ２、及びＷＤ３、書込み回路制御回路ＷＣＤ、及びスイッチ回路ＳＷ１及びＳＷ２を含む。
書込み回路制御回路ＷＣＤは、制御回路１３（図示せず）からの制御信号ＣＮ１、及び書込みデータＤｗを受け取る。書込み回路制御回路ＷＣＤは、制御信号ＣＮ１及び書込みデータＤｗにより指定されるデータ書込みが行われるように、電位生成回路ＷＤ１、ＷＤ２、及びＷＤ３、並びにスイッチ回路ＳＷ１及びＳＷ２を動作させるための信号ＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４及びＣＳ５を出力する。
電位生成回路ＷＤ１は、接地電位Ｖｓｓ及び電源電位Ｖｄｄを使用して、書込み電位Ｖｐを生成する。書込み電位Ｖｐは、データ書込みの間に、或るワード線ＷＬに印加される電位であるという用途の観点から命名されており、抵抗変化型記憶装置１の動作の間に動的に可変の大きさを有し得る。書込み電位Ｖｐは、例えば電源電位Ｖｄｄと同じ大きさを有する。電位生成回路ＷＤ１は、例えば、チャージポンプＣＰ１を含み、接地電位Ｖｓｓ、電源電位Ｖｄｄ、及びチャージポンプＣＰ１を使用して、書込み電位Ｖｐを生成する。電位生成回路ＷＤ１は、書込み回路制御回路ＷＣＤから信号ＣＳ１を受け取る。電位生成回路ＷＤ１は、信号ＣＳ１に基づいて、或る大きさの書込み電位Ｖｐを生成し、生成された書込み電位Ｖｐを出力する。電位生成回路ＷＤ１は、例えば、電流ドライバ回路を含むことが可能であり、又は、電流ドライバ回路であることが可能である。
電位生成回路ＷＤ２は、接地電位Ｖｓｓを受け、書込み回路制御回路ＷＣＤから信号ＣＳ２を受け取る。電位生成回路ＷＤ２は、信号ＣＳ２に基づいて、接地電位Ｖｓｓを出力する。電位生成回路ＷＤ２は、例えば、電流シンク回路であることが可能である。
電位生成回路ＷＤ３は、接地電位Ｖｓｓ及び電源電位Ｖｄｄを使用して、中間電位Ｖｍを生成する。中間電位Ｖｍは、電源電位Ｖｄｄと接地電位Ｖｓｓの間の大きさを有する。中間電位Ｖｍは、例えば、電源電位Ｖｄｄの半分の大きさを有する。電位生成回路ＷＤ３は、例えば、チャージポンプＣＰ３を含み、接地電位Ｖｓｓ、電源電位Ｖｄｄ、及びチャージポンプＣＰ３を使用して、中間電位Ｖｍを生成する。電位生成回路ＷＤ３は、書込み回路制御回路ＷＣＤから信号ＣＳ３を受け取る。電位生成回路ＷＤ３は、信号ＣＳ３に基づいて、中間電位Ｖｍを生成し、生成された中間電位Ｖｍを出力する。中間電位Ｖｍは、ロウ選択回路１４及びカラム選択回路１５に供給される。電位生成回路ＷＤ３は、例えば、電流ドライバ回路を含むことが可能であり、又は、電流ドライバ回路であることが可能である。
スイッチ回路ＳＷ１は、第１端、第２端、及び第３端を有する。スイッチ回路ＳＷ１は、第１端において、電位生成回路ＷＤ１の出力と接続されている。第２端は、ロウ選択回路１４と接続されている。第３端は、カラム選択回路１５と接続されている。スイッチ回路ＳＷ１は、書込み回路制御回路ＷＣＤから信号ＣＳ４を受け取る。スイッチ回路ＳＷ１は、自身の第１端を自身の第２端及び自身の第３端のうちの信号ＣＳ４に基づく一方と接続する。スイッチ回路ＳＷ１は、例えば、複数のトランジスタを含む。
スイッチ回路ＳＷ２は、第１端、第２端、及び第３端を有する。スイッチ回路ＳＷ２は、第１端において、電位生成回路ＷＤ２の出力と接続されている。第２端は、ロウ選択回路１４と接続されている。第３端は、カラム選択回路１５と接続されている。スイッチ回路ＳＷ２は、書込み回路制御回路ＷＣＤから信号ＣＳ５を受け取る。スイッチ回路ＳＷ１は、自身の第１端を自身の第２端及び自身の第３端のうちの信号ＣＳ５に基づく一方と接続する。スイッチ回路ＳＷ２は、例えば、複数のトランジスタを含む。
書込み回路制御回路ＷＣＤは、書込みデータＤｗに基づいて、ロウ選択回路１４に書込み電位Ｖｐを供給するとともにカラム選択回路１５に接地電位Ｖｓｓを供給するように信号ＣＳ４及びＣＳ５を出力する。また、書込み回路制御回路ＷＣＤは、書込みデータＤｗに基づいて、ロウ選択回路１４に接地電位Ｖｓｓを供給するとともにカラム選択回路１５に書込み電位Ｖｐを供給するように信号ＣＳ４及びＣＳ５を出力する。書込み電位Ｖｐがロウ選択回路１４及びカラム選択回路１５のいずれに供給されるかは、書込みデータＤｗの値、すなわち、メモリセルＭＣに書き込まれるデータの値に依存する。
１．１．６．読出し回路
図８は、第１実施形態の読出し回路１７の機能ブロックを示す。図８に示されるように、読出し回路１７は、電位生成回路ＲＤ、センスアンプＳＡ、及び読出し回路制御回路ＲＣＤを含む。
読出し回路制御回路ＲＣＤは、制御回路１３（図示せず）から制御信号ＣＮ２を受け取る。読出し回路制御回路ＲＣＤは、データ読出しが行われるように、電位生成回路ＲＤ、及びセンスアンプＳＡを動作させるための信号ＣＳ６及びＣＳ７を出力する。
電位生成回路ＲＤは、接地電位Ｖｓｓ及び電源電位Ｖｄｄを使用して、読出し電位Ｖｒｅａｄを生成する。電位生成回路ＲＤは、例えば、チャージポンプＣＰ３を含み、接地電位Ｖｓｓ、電源電位Ｖｄｄ、及びチャージポンプＣＰ３を使用して、読出し電位Ｖｒｅａｄを生成する。電位生成回路ＲＤは、読出し回路制御回路ＲＣＤから信号ＣＳ６を受け取る。電位生成回路ＲＤは、信号ＣＳ６に基づいて、読出し電位Ｖｒｅａｄを出力する。電位生成回路ＲＤは、例えば、電流ドライバ回路を含むことが可能であり、又は、電流ドライバ回路であることが可能である。読出し電位Ｖｒｅａｄは、ロウ選択回路１４に供給される。
センスアンプＳＡは、読出し回路制御回路ＲＣＤから信号ＣＳ７を受け取る。センスアンプＳＡは、信号ＣＳ７に基づいて動作する。センスアンプＳＡは、データ読出しの間、カラム選択回路１５によって、複数のビット線対ＢＬＰのうちのアドレス信号ＡＤＤにより特定されるカラムと関連付けられた１つのビット線対ＢＬＰと接続される。センスアンプＳＡは、いわゆる差動増幅型の増幅回路であり、以下の記述は、この例に基づく。差動増幅型のセンスアンプは、２つの配線の一方の配線上の電位を、２つの相違するレベルの一方の大きさまで増幅するとともに、２つの配線の他方の配線上の電位を、２つの相違するレベルの他方の大きさまで増幅する。センスアンプＳＡは、接続されるビット線対ＢＬＰのうちのビット線ＢＬ上で電位Ｖｂ１を受け取り、接続されるビット線対ＢＬＰのうちのビット線￣ＢＬ上で電位Ｖｂ２を受け取る。センスアンプＳＡは、電位Ｖｂ１及び電位Ｖｂ２に基づいて、接続されるビット線対ＢＬＰと接続されているメモリセルＭＣに記憶されているデータを判別する。
１．１．６．１．センスアンプ
図９は、第１実施形態の読出し回路１７の一部及びカラム選択回路１５の一部の構成要素及び構成要素の接続を示す。
カラム選択回路１５は、複数のビット線対ＢＬＰのうちのアドレス信号ＡＤＤにより特定されるカラムと関連付けられたビット線対ＢＬＰをセンスアンプＳＡに接続する。図９は、１つのビット線対ＢＬＰ、すなわち、ビット線ＢＬ及びビット線￣ＢＬのみを示す。
カラム選択回路１５は、ｐ型のＭＯＳＦＥＴ ＴＰ１及びＴＰ２、並びにｎ型のＭＯＳＦＥＴ ＴＮ１及びＴＮ２を含む。トランジスタＴＰ１及びＴＮ１は、ビット線ＢＬとグローバルビット線ＧＢＬとの間に並列に接続されている。トランジスタＴＮ１は、ゲートにおいて、信号ＣＬを受け取る。信号ＣＬは、アドレス信号ＡＤＤに基づき、図９に示されるビット線対ＢＬＰを特定する。信号ＣＬは、例えば、制御回路１３から供給される。トランジスタＴＰ１は、ゲートにおいて、信号￣ＣＬを受け取る。信号の名称の先頭の記号「￣」は、記号「￣」を伴わない名称の信号の論理と反対の論理を有することを示す。
トランジスタＴＰ２及びＴＮ２は、ビット線￣ＢＬとグローバルビット線￣ＧＢＬとの間に並列に接続されている。トランジスタＴＮ２は、ゲートにおいて、信号ＣＬを受け取る。トランジスタＴＰ２は、ゲートにおいて、信号￣ＣＬを受け取る。
センスアンプＳＡは、ｎ型のＭＯＳＦＥＴ ＴＮ３、ＴＮ４、ＴＮ５、ＴＮ６、ＴＮ７、ＴＮ８、及びＴＮ９、並びにｐ型のＭＯＳＦＥＴ ＴＰ３、ＴＰ４、ＴＰ５、ＴＰ６を含む。
トランジスタＴＮ３及びＴＮ４は、この順で、グローバルビット線ＧＢＬと接地電位Ｖｓｓのノード（以下、接地ノードと称される場合がある）との間に直列に接続されている。トランジスタＴＮ３は、ゲートにおいて、センスアンプイネーブル信号ＳＡＥを受け取る。センスアンプイネーブル信号ＳＡＥは、センスアンプＳＡのイネーブル及びディセーブルを制御し、例えば、読出し回路制御回路ＲＣＤからの信号ＣＳ７に含まれる。トランジスタＴＮ４は、ゲートにおいて、信号ＰＤＥを受け取る。信号ＰＤＥは、例えば、読出し回路制御回路ＲＣＤからの信号ＣＳ７に含まれる。トランジスタＴＮ３とトランジスタＴＮ４が接続されているノードは、ノードＮＢＬ１と称される。
トランジスタＴＮ５及びＴＮ６は、この順で、グローバルビット線￣ＧＢＬと接地ノードとの間に直列に接続されている。トランジスタＴＮ５は、ゲートにおいて、センスアンプイネーブル信号ＳＡＥを受け取る。トランジスタＴＮ６は、ゲートにおいて、信号ＰＤＥを受け取る。トランジスタＴＮ５とトランジスタＴＮ６が接続されているノードは、ノードＮＢＬ２と称される。
トランジスタＮＴ７は、ノードＮＢＬ１とノードＮＢＬ２の間に接続されている。トランジスタＴＮ７は、ゲートにおいて、信号ＰＤＥを受け取る。
トランジスタＴＰ３、ＴＰ４、及びＴＮ８は、この順で、電源電位のノード（以下、電源ノードと称される場合がある）と接地ノードとの間に直列に接続されている。トランジスタＴＰ３は、ゲートにおいて、センスアンプイネーブル信号￣ＳＡＥを受け取る。センスアンプイネーブル信号￣ＳＡＥは、例えば、読出し回路制御回路ＲＣＤからの信号ＣＳ７に含まれる。トランジスタＴＰ４とトランジスタＴＮ８は、第１インバータを構成する。トランジスタＴＰ４とトランジスタＴＮ８が接続されているノードは、第１インバータの出力として機能し、ノードＮＢＬ１に接続されている。トランジスタＴＰ４のゲートとトランジスタＴＮ８のゲートは接続されており、第１インバータの入力として機能する。
トランジスタＴＰ５、ＴＰ６、及びＴＮ９は、この順で、電源ノードと接地ノードとの間に直列に接続されている。トランジスタＴＰ５は、ゲートにおいて、センスアンプイネーブル信号￣ＳＡＥを受け取る。トランジスタＴＰ６とトランジスタＴＮ９は、第２インバータを構成する。トランジスタＴＰ６とトランジスタＴＮ９が接続されているノードは、第２インバータの出力として機能し、ノードＮＢＬ２に接続されている。トランジスタＴＰ６のゲートとトランジスタＴＮ９のゲートは接続されており、第２インバータの入力として機能する。
第１インバータ、すなわち、トランジスタＴＰ４とＴＮ８の組と、第２インバータ、すなわち、トランジスタＴＰ６とＴＮ９の組は、いわゆるクロス接続されている。すなわち、第１インバータの入力、すなわち、トランジスタＴＰ４及びＴＮ８のそれぞれのゲートは、ノードＮＢＬ２に接続されているとともに、トランジスタＴＰ６及びＴＮ９のそれぞれのゲートは、ノードＮＢＬ１に接続されている。ノードＮＢＬ２は、センスアンプＳＡの出力として機能する。
１．１．７．ロウ選択回路
図１０は、第１実施形態のロウ選択回路１４中の構成要素及び構成要素の接続を示す。ロウ選択回路１４は、ワード線ＷＬのうちの１又は複数の動的に選択されたワード線ＷＬにロウ選択回路１４が受ける複数の電位のうちの動的に選択された１つを転送できるように構成されている。
図１０に示されるように、ロウ選択回路１４は、各ワード線ＷＬについて設けられたスイッチＴｐ（Ｔｐ０、Ｔｐ１、…ＴｐＭ）、Ｔｍ（Ｔｍ０、Ｔｍ１、…ＴｍＭ）、Ｔｓ（Ｔｓ０、Ｔｓ１、…ＴｓＭ）、及びＴｒ（Ｔｒ０、Ｔｒ１、…ＴｒＭ）を含む。スイッチＴｐ、Ｔｍ、Ｔｓ、及びＴｒは、例えば、ｎ型のＭＯＳＦＥＴである。以下の記述は、この例に基づく。各トランジスタＴｐは、１つのワード線ＷＬと、配線Ｗｖｐの間に接続される。配線Ｗｖｐは、書込み電位Ｖｐを印加される。各トランジスタＴｍは、１つのワード線ＷＬと、配線Ｗｖｍの間に接続される。配線Ｗｖｍは、中間電位Ｖｍを印加される。各トランジスタＴｓは、１つのワード線ＷＬと、配線Ｗｖｓの間に接続される。配線Ｗｖｓは、接地電位Ｖｓｓを印加される（接地される）。各トランジスタＴｒは、１つのワード線ＷＬと、配線Ｗｖｒの間に接続される。配線Ｗｖｒは、読出し電位Ｖｒｅａｄを印加される。
ロウ選択回路１４は、ロウデコーダＲＤＥを含む。ロウデコーダＲＤＥは、アドレス信号ＡＤＤを受け取る。ロウデコーダＲＤＥは、アドレス信号ＡＤＤに基づいて、トランジスタＴｐ、Ｔｍ、Ｔｓ、及びＴｒの各々のオン及びオフを制御する。
ロウ選択回路１４のより具体的な例は、以下の通りである。例えば、ロウ選択回路１４は、αが０以上Ｍ以下の整数の全てのケースについて、トランジスタＴｐα、Ｔｍα、Ｔｓα、及びＴｒαを含む。αが０以上Ｍ以下の整数の全てのケースについて、トランジスタＴｐαは、配線Ｗｖｐとワード線ＷＬαの間に接続される。αが０以上Ｍ以下の整数の全てのケースについて、トランジスタＴｍαは、配線Ｗｖｍとワード線ＷＬαの間に接続される。αが０以上Ｍ以下の整数の全てのケースについて、トランジスタＴｓαは、配線Ｗｖｓとワード線ＷＬαの間に接続される。αが０以上Ｍ以下の整数の全てのケースについて、トランジスタＴｒαは、配線ＷＶｒとワード線ＷＬαの間に接続される。トランジスタＴｐ、Ｔｍ、Ｔｓ、及びＴｒの各々は、そのゲートにおいて、ロウデコーダＲＤＥと接続されている。
１．１．８．カラム選択回路
図１１は、第１実施形態のカラム選択回路１５中の構成要素及び構成要素の接続を示す。カラム選択回路１５は、ビット線対ＢＬＰのうちの１つの複数の動的に選択されたビット線対ＢＬＰにカラム選択回路１５が受け取る複数の電位のうちの動的に選択された１つを転送できるように構成されている。各ビット線対ＢＬＰは、互いに接続されている。
図１１に示されるように、カラム選択回路１５は、各ビット線対ＢＬＰについて設けられたスイッチＱｐ（Ｑｐ０、Ｑｐ１、…ＱｐＮ）、Ｑｍ（Ｑｍ０、Ｑｍ１、…ＱｍＮ）、及びＱｓ（Ｑｓ０、Ｑｓ１、…ＱｓＮ）を含む。スイッチＱｐ、Ｑｍ、及びＱｓは、例えば、ｎ型のＭＯＳＦＥＴである。以下の記述は、この例に基づく。各トランジスタＱｐは、１つのビット線対ＢＬＰと、配線Ｂｖｐの間に接続される。配線Ｂｖｐは、書込み電位Ｖｐを印加される。各トランジスタＱｍは、１つのビット線対ＢＬＰと、配線Ｂｖｍの間に接続される。配線Ｂｖｍは、中間電位Ｖｍを印加される。各トランジスタＱｓは、１つのビット線対ＢＬＰと、配線Ｂｖｓの間に接続される。配線Ｂｖｓは、接地電位Ｖｓｓを印加される（接地される）。
カラム選択回路１５は、また、カラムデコーダＣＤＥを含む。カラムデコーダＣＤＥは、アドレス信号ＡＤＤを受け取る。カラムデコーダＣＤＥは、アドレス信号ＡＤＤに基づいて、トランジスタＱｐ、Ｑｍ、及びＱｓの各々のオン及びオフを制御する。
カラム選択回路１５のより具体的な例は、以下の通りである。例えば、カラム選択回路１５は、βが０以上Ｎ以下の整数の全てのケースについて、トランジスタＱｐβ、Ｑｍβ、及びＱｓβを含む。βが０以上Ｎ以下の整数の全てのケースについて、トランジスタＱｐβは、配線Ｂｖｐと、ビット線ＢＬβ及び￣ＢＬβが接続されるノードの間に接続される。βが０以上Ｎ以下の整数の全てのケースについて、トランジスタＱｍβは、配線Ｂｖｍと、ビット線ＢＬβ及び￣ＢＬβが接続されるノードの間に接続される。βが０以上Ｎ以下の整数の全てのケースについて、トランジスタＱｓβは、配線Ｂｖｓと、ビット線ＢＬβ及び￣ＢＬβが接続されるノードの間に接続される。トランジスタＱｐ、Ｑｍ、及びＱｓの各々は、そのゲートにおいて、カラムデコーダＣＤＥと接続されている。
１．２．動作
１．２．１．データ書込み
図１２及び図１３は、第１実施形態の抵抗変化型記憶装置１の一部でのデータ書込みの間の状態を示す。具体的には、図１２及び図１３は、書込み対象のメモリセルＭＣに対するデータの書込みの間のデータ書込みに関連する構成要素の状態を示す。書込み対象又は読出し対象のメモリセルＭＣは、以下、選択メモリセルＭＣｓと称される場合がある。
選択メモリセルＭＣｓ中のサブメモリセルＳＭＣは、選択サブメモリセルＳＭＣｓと称される場合がある。選択メモリセルＭＣｓ中の第１サブメモリセルＳＭＣａは、選択第１サブメモリセルＳＭＣａｓと称される場合がある。選択メモリセルＭＣｓ中の第２サブメモリセルＳＭＣｂは、選択第２サブメモリセルＳＭＣｂｓと称される場合がある。
メモリセルＭＣのうちの選択メモリセルＭＣｓ以外のメモリセルＭＣは、非選択メモリセルＭＣｎｓと称される場合がある。非選択メモリセルＭＣｎｓ中の第１サブメモリセルＳＭＣａは、非選択第１サブメモリセルＳＭＣａｎｓと称される場合がある。非選択メモリセルＭＣｎｓ中の第２サブメモリセルＳＭＣｂは、非選択第２サブメモリセルＳＭＣｂｎｓと称される場合がある。
ワード線ＷＬのうちのアドレス信号ＡＤＤにより指定されるワード線ＷＬは、選択ワード線ＷＬｓと称される場合がある。ワード線ＷＬのうちの選択ワード線ＷＬｓ以外のワード線ＷＬは、非選択ワード線ＷＬｎｓと称される場合がある。
ビット線対ＢＬＰのうちのアドレス信号ＡＤＤにより指定される選択ビット線対ＢＬＰｓと称される場合がある。選択ビット線対ＢＬＰｓ中のビット線ＢＬは、選択ビット線ＢＬｓと称される場合がある。選択ビット線対ＢＬＰｓ中のビット線￣ＢＬは、選択ビット線￣ＢＬｓと称される場合がある。
ビット線対ＢＬＰのうちの選択ビット線対ＢＬＰｓ以外のビット線対ＢＬＰは、非選択ビット線対ＢＬＰｎｓと称される場合がある。非選択ビット線対ＢＬＰｎｓ中のビット線ＢＬは、非選択ビット線ＢＬｎｓと称される場合がある。非選択ビット線対ＢＬＰｎｓ中のビット線￣ＢＬは、非選択ビット線￣ＢＬｎｓと称される場合がある。
図１２及び図１３は、回路を示すが、図１２及び図１３に示されるいくつかの構成要素の構造も表現する。具体的には、以下の通りである。第１サブメモリセルＳＭＣａは、図４及び図５に示される構造に合わせて、ワード線ＷＬの下側に描かれている。第２サブメモリセルＳＭＣｂは、図４及び図５に示される構造に合わせて、ワード線ＷＬの上側に描かれている。
図１２は、選択メモリセルＭＣｓへの“１”データの書込みの間の状態を示す。図１３は、選択メモリセルＭＣｓへの“０”データの書込みの間の状態を示す。選択メモリセルＭＣｓへのデータ書込みは、選択第１サブメモリセルＳＭＣａｓのＭＴＪ素子ＶＲａへのデータ書込みと、選択第２サブメモリセルＳＭＣｂｓのＭＴＪ素子ＶＲｂへのデータ書込みを平行して行うことにより行われる。
１．２．１．１．“１”データ書込み
選択メモリセルＭＣｓへの“１”データの書込みのために、書込み回路１６、ロウ選択回路１４、及びカラム選択回路１５は、制御信号ＣＮ１、書込みデータＤｗ、及びアドレス信号ＡＤＤに基づいて、図１２に示される状態を形成する。具体的には、以下の通りである。
書込み回路１６は、書込み電位Ｖｐ、接地電位Ｖｓｓ、及び中間電位Ｖｍを出力する。
カラム選択回路１５は、選択ビット線ＢＬｓ及び￣ＢＬｓに、接地電位Ｖｓｓを印加される配線Ｂｖｓを接続する。カラム選択回路１５は、非選択ビット線ＢＬｎｓ及び￣ＢＬｎｓに、中間電位Ｖｍを印加される配線Ｂｖｍを接続する。
ロウ選択回路１４は、選択ワード線ＷＬｓに、書込み電位Ｖｐを印加される配線Ｗｖｐを接続する。ロウ選択回路１４は、非選択ワード線ＷＬｎｓに、中間電位Ｖｍを印加される配線Ｗｖｍを接続する。
図１２を参照してここまで記述されるようなワード線ＷＬ、及びビット線ＢＬ並びに￣ＢＬの接続により、ワード線ＷＬ、及びビット線ＢＬ並びに￣ＢＬに、図１２に示される電位が印加される。すなわち、選択ワード線ＷＬｓから選択ビット線ＢＬｓに向かって、書込み電位Ｖｐと接地電位Ｖｓｓの電位差の大きさに等しい電圧が印加される。選択ワード線ＷＬｓから選択ビット線￣ＢＬｓに向かって、書込み電位Ｖｐと接地電位Ｖｓｓの電位差に等しい大きさの電圧が印加される。以下、書込み電位Ｖｐと接地電位Ｖｓｓの電位差に等しい大きさを有する電圧は、書込み電圧Ｖｗｄと称される場合がある。書込み電圧Ｖｗｄの大きさは、書込み電位Ｖｐの大きさに依存する。書込み電位Ｖｐは、書込み電圧Ｖｗｄを印加されるサブメモリセルＳＭＣにＰ書込み電流Ｉｗｐ又はＡＰ書込み電流Ｉｗａｐを流すとともに、このサブメモリセルＳＭＣのセレクタＳＥをオンさせる大きさを有する。このため、書込み電圧Ｖｗｄの印加により、選択サブメモリセルＳＭＣｓにＰ書込み電流Ｉｗｐ又はＡＰ書込み電流Ｉｗａｐが流れる。選択ワード線ＷＬｓから選択ビット線ＢＬｓに向かう書込み電圧Ｖｗｄの印加によって選択第１サブメモリセルＳＭＣａｓをＰ書込み電流Ｉｗｐが流れ、選択第１サブメモリセルＳＭＣａｓに対してＰ書込みがなされる。選択第１サブメモリセルＳＭＣａｓは、Ｐ書込みの後、Ｐ状態にある。また、選択ワード線ＷＬｓから選択ビット線￣ＢＬｓに向かう書込み電圧Ｖｗｄの印加によって選択第２サブメモリセルＳＭＣｂｓをＡＰ書込み電流Ｉｗａｐが流れ、選択第２サブメモリセルＳＭＣｂｓに対してＡＰ書込みがなされる。選択第２サブメモリセルＳＭＣｂｓは、ＡＰ書込みの後、ＡＰ状態にある。選択第１サブメモリセルＳＭＣａｓに対するＰ書込みと選択第２サブメモリセルＳＭＣｂｓに対するＡＰ書込みの後、選択メモリセルＭＣｓは、“１”データを記憶している状態にある。以下、或るメモリセルＭＣが“１”データを記憶している状態にするための動作は、このメモリセルＭＣへの“１”データ書込みと称される場合がある。
一方、非選択ビット線ＢＬｎｓ及び￣ＢＬｎｓには、中間電位Ｖｍが印加されている。このため、選択ワード線ＷＬｓと非選択ビット線ＢＬｎｓの間の非選択第１サブメモリセルＳＭＣａｎｓ、及び選択ワード線ＷＬｓと非選択ビット線￣ＢＬｎｓの間の非選択第２サブメモリセルＳＭＣｂｎｓに、電圧が印加される。以下、選択ワード線ＷＬｓと非選択ビット線ＢＬｎｓの間の非選択第１サブメモリセルＳＭＣａｎｓ、及び選択ワード線ＷＬｓと非選択ビット線￣ＢＬｎｓの間の非選択第２サブメモリセルＳＭＣｂｎｓは、半選択状態にあると称される場合があり、また、半選択サブメモリセルＳＭＣｈと称される場合がある。以下、半選択サブメモリセルＳＭＣｈに印加される電圧は、半選択電圧と称される場合がある。
非選択ワード線ＷＬｎｓと非選択ビット線ＢＬｎｓの間の非選択第１サブメモリセルＳＭＣａｎｓ、及び非選択ワード線ＷＬｎｓと非選択ビット線￣ＢＬｎｓの間の非選択第２サブメモリセルＳＭＣｂｎｓには、電位差は生じない。
非選択ワード線ＷＬｎｓと選択ビット線ＢＬｓの間の非選択第１サブメモリセルＳＭＣａｎｓ、及び非選択ワード線ＷＬｎｓと選択ビット線￣ＢＬｓの間の非選択第２サブメモリセルＳＭＣｂｎｓにも、半選択電圧が印加される。
半選択電圧は、書込み電位Ｖｐと中間電位Ｖｍとの差、又は接地電位Ｖｓｓと中間電位Ｖｍとの差の大きさに等しい。中間電位Ｖｍは、接地電位Ｖｓｓより高く、上記のように例えば、電源電位Ｖｄｄの大きさの半分の大きさを有する。このため、半選択電圧は、書込み電圧Ｖｗｄより低く、Ｐ書込み電流Ｉｗｐ及びＡＰ書込み電流Ｉｗａｐより小さい電流しか流さない。よって、半選択サブメモリセルＳＭＣｈにはＰ書込みもＡＰ書込みもなされず、選択メモリセルＭＣｓに選択的にデータが書き込まれる。
１．２．１．２．“０”データ書込み
選択メモリセルＭＣｓへの“０”データの書込みのために、書込み回路１６、ロウ選択回路１４、及びカラム選択回路１５は、制御信号ＣＮ１、書込みデータＤｗ、及びアドレス信号ＡＤＤに基づいて、図１３に示される状態を形成する。具体的には、以下の通りである。
書込み回路１６は、書込み電位Ｖｐ、接地電位Ｖｓｓ、及び中間電位Ｖｍを出力する。
カラム選択回路１５は、選択ビット線ＢＬｓ及び￣ＢＬｓに、書込み電位Ｖｐを印加される配線Ｂｖｐを接続する。カラム選択回路１５は、非選択ビット線ＢＬｎｓ及び非選択ビット線￣ＢＬｎｓに、中間電位Ｖｍを印加される配線Ｂｖｍを接続する。
ロウ選択回路１４は、選択ワード線ＷＬｓに、接地電位Ｖｓｓを印加される配線Ｗｖｓを接続する。ロウ選択回路１４は、非選択ワード線ＷＬｎｓに、中間電位Ｖｍを印加される配線Ｗｖｍを接続する。
図１３を参照してここまで記述されるようなワード線ＷＬ、及びビット線ＢＬ並びに￣ＢＬの接続により、ワード線ＷＬ、及びビット線ＢＬ並びに￣ＢＬに、図１３に示される電位が印加される。すなわち、選択ビット線ＢＬｓから選択ワード線ＷＬｓに向かって、書込み電圧Ｖｗｄが印加されるとともに選択ビット線￣ＢＬから選択ワード線ＷＬｓに向かって、書込み電圧Ｖｗｄが印加される。書込み電圧Ｖｗｄの印加により、選択サブメモリセルＳＭＣｓにＡＰ書込み電流Ｉｗａｐ又はＰ書込み電流Ｉｗｐが流れる。選択ビット線ＢＬｓから選択ワード線ＷＬｓに向かう書込み電圧Ｖｗｄの印加によって選択第１サブメモリセルＳＭＣａｓをＡＰ書込み電流Ｉｗａｐが流れ、選択第１サブメモリセルＳＭＣａｓに対してＡＰ書込みがなされる。選択第１サブメモリセルＳＭＣａｓは、ＡＰ書込みの後、ＡＰ状態にある。また、選択ビット線￣ＢＬｓから選択ワード線ＷＬｓに向かう書込み電圧Ｖｗｄの印加によって選択第２サブメモリセルＳＭＣｂｓをＰ書込み電流Ｉｗｐが流れ、選択第２サブメモリセルＳＭＣｂｓに対して、Ｐ書込みがなされる。選択第２サブメモリセルＳＭＣｂｓは、Ｐ書込みの後、Ｐ状態にある。選択第１サブメモリセルＳＭＣａｓに対するＡＰ書込みと選択第２サブメモリセルＳＭＣｂｓに対するＰ書込みの後、選択メモリセルＭＣｓは、“０”データを記憶している状態にある。以下、或るメモリセルＭＣが“０”データを記憶している状態にするための動作は、このメモリセルＭＣへの“０”データ書込みと称される場合がある。
“１”データ書込みについて記述される理由と同じ理由により、“０”データ書込みでも、選択メモリセルＭＣｓに選択的にデータが書き込まれる。
１．２．２．データ読出し
図１４は、第１実施形態の抵抗変化型記憶装置１の一部でのデータ読出しの間の状態を示す。具体的には、図１４は、選択メモリセルＭＣｓからのデータの読出しの間のデータ読出しに関連する構成要素の状態を示す。図１４は、図１２及び図１３と同じく、回路だけでなく、第１サブメモリセルＳＭＣａ及び第２サブメモリセルＳＭＣｂの位置も表現している。
選択メモリセルＭＣｓからのデータ読出しのために、読出し回路１７、ロウ選択回路１４、及びカラム選択回路１５は、制御信号ＣＮ２、及びアドレス信号ＡＤＤに基づいて、図１４に示される状態を形成する。具体的には、以下の通りである。
読出し回路１７は、読出し電位Ｖｒｅａｄ、接地電位Ｖｓｓ、及び中間電位Ｖｍを出力する。
カラム選択回路１５は、信号ＣＬをハイレベルに維持する。この結果、選択ビット線ＢＬｓは、センスアンプＳＡ（図９を参照）中のグローバルビット線ＧＢＬに接続されるとともに、選択ビット線￣ＢＬｓは、センスアンプＳＡ中のグローバルビット線￣ＧＢＬに接続される。読出し回路１７は、一時的に信号ＰＤＥをアサートする。アサートの間、グローバルビット線ＧＢＬとグローバルビット線￣ＧＢＬはディスチャージされる。次いで、カラム選択回路１５は、選択ビット線ＢＬｓ及び選択ビット線￣ＢＬｓに、接地電位Ｖｓｓを印加される配線Ｂｖｓを接続する。カラム選択回路１５は、非選択ビット線ＢＬｎｓ及び非選択ビット線￣ＢＬｎｓに、中間電位Ｖｍを印加される配線Ｂｖｍを接続する。
次いで、ロウ選択回路１４は、選択ワード線ＷＬｓに、読出し電位Ｖｒｅａｄを印加される配線Ｗｖｒを接続する。ロウ選択回路１４は、非選択ワード線ＷＬｎｓに、接地電位Ｖｓｓを印加される配線Ｗｖｓを接続する。
図１４に示される状態で、読出し回路１７は、センスアンプイネーブル信号ＳＡＥをアサートする。この結果、センスアンプＳＡによるセンス動作が開始する。すなわち、選択第１サブメモリセルＳＭＣａｓ及び選択第２サブメモリセルＳＭＣｂｓを読出し電流Ｉｒｅａｄが流れる。読出し電流Ｉｒｅａｄにより、選択第１サブメモリセルＳＭＣａｓの抵抗状態（Ｐ状態又はＡＰ状態）に基づく電位が、グローバルビット線ＧＢＬに転送される。また、読出し電流Ｉｒｅａｄにより、選択第２サブメモリセルＳＭＣｂｓの抵抗状態に基づく電位がグローバルビット線￣ＧＢＬに転送される。選択第１サブメモリセルＳＭＣａｓ及び選択第２サブメモリセルＳＭＣｂｓの一方はＰ状態であり、他方はＡＰ状態である。このため、グローバルビット線ＧＢＬ上の電位と、グローバルビット線￣ＧＢＬ上の電位は差を有する。この差が、センスアンプＳＡにより増幅される。増幅により、ノードＮＢＬ１及びＮＢＬ２の一方の上に電源電位Ｖｄｄが表れ、他方の上に接地電位Ｖｓｓが表れる。ノードＮＢＬ２上の電位がノードＮＢＬ１上の電位より高いか、例えば、電源電位Ｖｄｄであるか、または、ノードＮＢＬ２の電位がノードＮＢＬ１上の電位より低いか、例えば、接地電位Ｖｓｓであるか、に基づいて、選択メモリセルＭＣｓに記憶されているデータが判断される。ノードＮＢＬ２の電位がノードＮＢＬ１の電位より低い場合、これは、選択第１サブメモリセルＳＭＣａｓがＰ状態にあるとともに選択第２サブメモリセルＳＭＣｂｓがＡＰ状態にあることを意味する。よって、選択メモリセルＭＣｓは、“１”データを記憶していると判断される。一方、ノードＮＢＬ２の電位がノードＮＢＬ１の電位より高い場合、これは、選択第１サブメモリセルＳＭＣａｓがＡＰ状態にあるとともに選択第２サブメモリセルＳＭＣｂｓがＰ状態にあることを意味する。よって、選択メモリセルＭＣｓは、“０”データを記憶していると判断される。
非選択ワード線ＷＬｎｓと非選択ビット線ＢＬｎｓの間の非選択第１サブメモリセルＳＭＣａｎｓ、及び非選択ワード線ＷＬｎｓと非選択ビット線￣ＢＬｎｓの間の非選択第２サブメモリセルＳＭＣｂｎｓは、半選択の状態になる。
非選択ワード線ＷＬｎｓと選択ビット線ＢＬｓの間の非選択第１サブメモリセルＳＭＣａｎｓ、及び非選択ワード線ＷＬｎｓと選択ビット線￣ＢＬｓの間の非選択第２サブメモリセルＳＭＣｂｎｓには、電位差は生じない。選択ワード線ＷＬｓと非選択ビット線ＢＬｎｓの間の非選択第１サブメモリセルＳＭＣａｎｓ、及び選択ワード線ＷＬｓと非選択ビット線￣ＢＬｎｓの間の非選択第２サブメモリセルＳＭＣｂｎｓは、半選択の状態になる。半選択のサブメモリセルＳＭＣｈは、半選択電圧を印加される。半選択電圧は、読出し電位Ｖｒｅａｄと中間電位Ｖｍとの差の大きさに等しい。中間電位Ｖｍは、接地電位Ｖｓｓより高く、上記のように、例えば、電源電位Ｖｄｄの大きさの半分の大きさを有する。このため、半選択電圧は、読出し電流Ｉｒｅａｄより小さい電流しか流さない。よって、半選択サブメモリセルＳＭＣｈからはデータは読み出されず、選択メモリセルＭＣｓから選択的にデータが読み出される。
１．３．効果
第１実施形態によれば、以下に記述されるように、高速で動作でき、高集積が可能な抵抗変化型記憶装置が提供されることが可能である。
ＭＴＪ素子は、低抵抗状態と高抵抗状態を利用してデータを記憶する。ＭＴＪ素子からのデータの読出しは、ＭＴＪ素子が低抵抗状態及び高抵抗状態のいずれであるかの判断に基づく。ＭＴＪ素子の抵抗の状態の判断には、例えば、ＭＴＪ素子の低抵抗状態での抵抗と高抵抗状態での抵抗の平均の大きさを有する参照用の抵抗が利用される。読出し対象のＭＴＪ素子を流れる電流が、参照用の抵抗を流れる電流（以下、参照電流と称される場合がある）より大きいか、小さいかに基づいて、ＭＴＪ素子の抵抗状態が判断されることが可能である。ＭＴＪ素子は、低抵抗状態にあると、参照電流より大きな値の読出し電流（以下、高読出し電流と称する）を流し、高抵抗状態にあると、参照電流より小さな値の読出し電流（以下、低読出し電流と称する）を流す。
参照電流と高読出し電流の差、及び（又は）参照電流と低読出し電流の差が大きいほど、読出しのマージンが大きく、より正確な読出しが可能である。参照電流と高読出し電流の差、及び参照電流と低読出し電流の差は、ＭＴＪ素子の低抵抗状態での抵抗と高抵抗状態での抵抗の比（ＭＲ比）に依存する。よって、ＭＴＪ素子は、高いＭＲ比を有することが望まれる。しかしながら、ＭＲ比は、望まれるほどに高くない。低いＭＲ比への対策として、いわゆる自己参照読出しが知られている。自己参照読出しは、読出し対象のＭＴＪ素子からの１回目のデータ読出し、読出し対象のＭＴＪ素子へのデータの書込み、及び読出し対象のＭＴＪ素子からの２回目のデータ読出しを含む。しかしながら、自己参照読出しは、データの判別に時間を要する。
低いＭＲ比の対策として、セル毎２ＭＴＪ方式が考えられる。セル毎２ＭＴＪ方式は、データの読出しに参照電流を要しないので、低ＭＲ比による読出しマージンの制限が生じない。しかしながら、セル毎２ＭＴＪ方式を使用する抵抗変化型記憶装置は、１つのメモリセルが１つのＭＴＪ素子を含む方式（セル毎１ＭＴＪ方式と称される場合がある）の場合と同じＭＴＪ素子数で、セル毎１ＭＴＪ方式の半分の記憶容量しか有しない。セル毎２ＭＴＪ方式の抵抗変化型記憶装置の記憶容量を上げるには、ＭＴＪ素子の数を増やす必要がある。しかしながら、これは、抵抗変化型記憶装置のメモリセルアレイの面積の増大を要求する。
第１実施形態の抵抗変化型記憶装置１は、セル毎２ＭＴＪ方式を使用する。このため、ＭＴＪ素子ＶＲのＭＲ比に依存しないデータ読出しが可能である。また、第１実施形態の抵抗変化型記憶装置１では、ビット線ＢＬ、ワード線ＷＬ、及びビット線￣ＢＬがｚ軸に沿って並び、各第１サブメモリセルＳＭＣａは１つのビット線ＢＬ及び１つのワード線ＷＬの間に位置するとともに、各第２サブメモリセルＳＭＣｂは１つのワード線ＷＬ及び１つのビット線￣ＢＬの間に位置する。このため、１つのメモリセルＭＣを構成する２つのサブメモリセルＳＭＣは、ｚ軸方向に沿って並ぶ。よって、或る数のサブメモリセルＳＭＣの２次元のメモリセルアレイ１１に、この数の２倍のサブメモリセルＳＭＣが設けられることが可能である。このことは、セル毎２ＭＴＪ方式の採用によっても、セル毎１ＭＴＪ方式でのメモリセルの配列の面積と同じ面積に、セル毎２ＭＴＪ方式の実現のためのサブメモリセルＳＭＣが設けられることを可能にする。よって、セル毎１ＭＴＪ方式でのメモリセルＭＣの配列と同じ面積及び同じ記憶容量でセル毎２ＭＴＪ方式の抵抗変化型記憶装置１が実現されることが可能である。
１．４．変形例
データ読出しは、選択ワード線ＷＬｓに接続された２以上のメモリセルＭＣから並行して行われることも可能である。
変形例に係る抵抗変化型記憶装置１は、読出し回路１７において、２以上のセンスアンプＳＡを含む。センスアンプＳＡの数は、データを並行して読み出されるメモリセルＭＣの数と同じか、それ以上である。並行してデータを読み出されるＭＣの組は、例えば、１つのカラムを構成し、アドレス信号ＡＤＤ中のカラムアドレスにより指定される。
データ読出しの間、カラム選択回路１５は、アドレス信号ＡＤＤにより指定される複数のメモリセルＭＣのそれぞれに接続された複数の選択ビット線対ＢＬＰＳの各々を、１つのセンスアンプＳＡに接続する。この状態で、各選択ビット線対ＢＬＰＳに対して、図１４を参照して１つの選択ビット線対ＢＬＰＳについて記述されるデータ読出しが並行して行われる。
２．第２実施形態
第２実施形態は、第１実施形態に基づき、データ書込みに関する。以下、第１実施形態と異なる特徴が主に記述される。
２．１．構成
図１５は、第２実施形態の抵抗変化型記憶装置の機能ブロックを示す。図１５についての記述において、記述されていない構成要素（機能ブロック）については、第１実施形態の構成要素と同じである。
図１５に示されるように、第２実施形態の抵抗変化型記憶装置１は、第１実施形態の抵抗変化型記憶装置１に含まれる構成要素に加えて、比較回路１８を含む。第２実施形態の抵抗変化型記憶装置１は、第１実施形態の抵抗変化型記憶装置１との区別のために、抵抗変化型記憶装置１ｂと称される場合がある。また、第２実施形態の制御回路１３、書込み回路１６、及び読出し回路１７は、第１実施形態の制御回路１３、書込み回路１６、及び読出し回路１７と部分的に異なる。以下、第２実施形態の制御回路１３、書込み回路１６、及び読出し回路１７は、第１実施形態の制御回路１３、書込み回路１６、及び読出し回路１７との区別のために、それぞれ、制御回路１３ｂ、書込み回路１６ｂ、及び読出し回路１７ｂと称される場合がある。
書込み回路１６ｂは、データラッチ１６Ａを含む。データラッチ１６Ａは、書込みデータＤｗが書込み回路１６ｂによって受け取られると、受け取られた書込みデータＤｗを保持する。書込み回路１６ｂは、制御信号ＣＮ１に基づいて、データラッチ１６Ａに保持されている書込みデータＤｗを比較回路１８に供給する。
読出し回路１７ｂは、データラッチ１７Ａを含む。データラッチ１７Ａは、読出しデータＤｒが得られると、読出しデータＤｒを保持する。読出し回路１７ｂは、制御信号ＣＮ２に基づいて、読出しデータＤｒを、比較回路１８に供給する。
比較回路１８は、制御回路１３ｂから制御信号ＣＮ３を受け取る。比較回路１８は、制御信号ＣＮ３に基づいて、受け取られた書込みデータＤｗと受け取られた読出しデータＤｒを比較する。比較回路１８は、比較の結果に基づいて、信号ＳＩを制御回路１３ｂに供給する。信号ＳＩは、書込みデータＤｗと読出しデータＤｒの一致又は不一致の情報を伝送する。
制御回路１３ｂ、書込み回路１６ｂ、読出し回路１７ｂ、及び比較回路１８を、以下に記述される動作を行うように制御する。
２．２．動作
図１６は、第２実施形態の抵抗変化型記憶装置でのデータ書込みの間の動作を示す。具体的には、図１６は、選択メモリセルＭＣｓへのデータ書込みの動作を示す。図１６に示されるように、データ書込みは、１又は複数のループを含む。図１６は、複数のループの例を示す。各ループは、書込みステージとベリファイステージを含む。
書込みステージは、第１実施形態のデータ書込みの章で記述されるのと同じデータ書込みを含む。ただし、後述のように、ループの度に、書込み電位Ｖｐ、ひいては、書込み電圧Ｖｗｄは、相違し得る。
ベリファイステージは、第１実施形態のデータ読出しの章で記述されるのと同じデータ読出しを含む。ベリファイステージは、さらに、読出しデータと書込みデータとの比較を含む。或るデータ書込みに含まれる或るループでのベリファイステージにおいて、読出しデータと書込みデータが一致している場合、データ書込みは終了する。一方、或るループでのベリファイステージにおいて、読出しデータと書込みデータが不一致の場合、データ書込みは、次のループへと進行する。
図１７及び図１８は、第２実施形態のデータ書込みの間のいくつかの配線の電位を時間に沿って示す。具体的には、図１７は、選択メモリセルＭＣｓへの“１”データ書込みの間のワード線ＷＬ及びビット線ＢＬ並びに￣ＢＬの電位を時間に沿って示す。図１８は、選択メモリセルＭＣｓへの“０”データ書込みの間のワード線ＷＬ及びビット線ＢＬ並びに￣ＢＬの電位を時間に沿って示す。データ書込みの一部として、図１７及び図１８を参照して以下に記述される動作の前に、書込みデータＤｗがデータラッチ１６Ａに保持されている。
２．２．１．“１”データ書込み
図１７に示されるように、データの書込みの間、選択ビット線ＢＬｓ及び￣ＢＬｓに、接地電位Ｖｓｓが印加されている。データ書込みの間、非選択ワード線ＷＬｎｓ、非選択ビット線ＢＬｎｓ、及び非選択ビット線￣ＢＬｎｓに、中間電位Ｖｍが印加されている。
制御回路１３ｂは、時刻ｔ１から時刻ｔ５に亘って、“１”データ書込みの第１ループを行う。第１ループの書込みステージは、時刻ｔ１から時刻ｔ２に亘る。第１ループのベリファイステージは、時刻ｔ３から時刻ｔ５に亘る。
制御回路１３ｂは、時刻ｔ１から時刻ｔ２に亘って、選択メモリセルＭＣｓに対する“１”データ書込みを行う。すなわち、時刻ｔ１において、制御回路１３ｂは、書込み回路１６ｂを制御して、選択ワード線ＷＬｓに書込み電位Ｖｐを印加する。書込み電位Ｖｐは、大きさＶｐ１を有する。以下、第ｎ（ｎは自然数）ループの書込み電位Ｖｐは、書込み電位Ｖｐｎと称される場合がある。書込み電位Ｖｐ１の印加は、時刻ｔ２まで継続する。時刻ｔ１から時刻ｔ２に亘る電位の印可により、選択メモリセルＭＣｓに対して“１”データ書込みが行われる。より具体的には、選択ワード線ＷＬｓから選択ビット線ＢＬｓに向かって書込み電圧Ｖｗｄが印加されるとともに、選択ワード線ＷＬｓから選択ビット線￣ＢＬｓに向かって書込み電圧Ｖｗｄが印加される。以下、第ｎループの書込み電圧Ｖｗｄは、書込み電圧Ｖｗｄｎと称される場合がある。書込み電圧Ｖｗｄ１の印加によって、選択第１サブメモリセルＳＭＣａｓをＰ書込み電流Ｉｗｐが流れるとともに、選択第２サブメモリセルＳＭＣｂｓをＡＰ書込み電流Ｉｗａｐが流れる。以下、第ｎループでの書込み電圧Ｖｗｄによって流れるＡＰ書込み電流Ｉｗａｐは、ＡＰ書込み電流Ｉｗａｐｎと称される場合がある。第ｎループでの書込み電圧Ｖｗｄによって流れるＰ書込み電流Ｉｗｐは、Ｐ書込み電流Ｉｗｐｎと称される場合がある。
制御回路１３ｂは、時刻ｔ３から時刻ｔ４に亘って、“１”データ書込みの第１ループのベリファイを行う。その一部として、制御回路１３ｂは、読出し回路１７ｂを制御して、選択メモリセルＭＣｓからデータを読み出す。その目的で、制御回路１３ｂは、読出し回路１７ｂを制御して、時刻ｔ３から時刻ｔ４に亘って、選択ワード線ＷＬｓに読出し電位Ｖｒｅａｄを印加する。時刻ｔ３から時刻ｔ４の動作により、読出しデータＤｒが得られる。
制御回路１３ｂは、時刻ｔ４から時刻ｔ５に亘って、読出しデータＤｒと書込みデータＤｗを比較する。より具体的には、時刻ｔ４から時刻ｔ５に亘って、制御回路１３ｂは、以下に記述される動作を行う。制御回路１３ｂは、制御信号ＣＮ１を使用して、書込み回路１６ｂに、書込みデータＤｗを比較回路１８に供給させる。また、制御回路１３ｂは、制御信号ＣＮ２を使用して、読出し回路１７ｂに、読出しデータＤｒを比較回路１８に供給させる。制御回路１３ｂは、制御信号ＣＮ３を使用して、比較回路１８に、信号ＳＩを出力させる。制御信号ＣＮ３は、例えば、比較回路１８をイネーブルにする情報を含む。制御回路１３ｂは、信号ＳＩが、読出しデータＤｒと書込みデータＤｗの一致を示す場合、実行中の“１”データ書込みを完了する。読出しデータＤｒと書込みデータＤｗが一致していることは、ベリファイがパスすると称される。一方、制御回路１３ｂは、信号ＳＩが、読出しデータＤｒと書込みデータＤｗの不一致を示す場合、第２ループに進行する。読出しデータＤｒと書込みデータＤｗが不一致であることは、ベリファイがフェイルすると称される。
以下、第１ループで行われる動作と同じ動作が、ベリファイパスまで繰り返される。ただし、第２ループ以降、第ｎループで使用される書込み電位Ｖｐｎは、第ｍループ（ｍはｎ－１）で使用される書込み電位Ｖｐｍより、ΔＶｎ高い。或るループでのΔＶｎは、別のループでのΔＶｎと同じであっても違っていてもよい。
以下、第２ループ以降の動作の概要が、選択ワード線ＷＬｓに印加される電位を中心に記述される。時刻ｔ６から時刻ｔ１０に亘って第２ループが行われる。具体的には、時刻ｔ６から時刻ｔ７に亘って、制御回路１３ｂは、書込み回路１６ｂを制御して、選択ワード線ＷＬｓに、書込み電位Ｖｐ２を印加する。書込み電位Ｖｐ２は、書込み電位Ｖｐ１の大きさとΔＶ２との和に等しい大きさを有する。書込み電位Ｖｐ２は、書込み電位Ｖｐ１より高い。このため、第２ループでのＡＰ書込み電流Ｉｗａｐ２は、第１ループでのＡＰ書込み電流Ｉｗａｐ１より高く、第２ループでのＰ書込み電流Ｉｗｐ２は、第１ループでのＰ書込み電流Ｉｗｐ１より高い。
ｎが３以上の整数の全てのケースについて、第ｎループでの時刻ｔ（５ｎ－４）、時刻ｔ（５ｎ－３）、時刻ｔ（５ｎ－２）、時刻ｔ（５ｎ－１）、及び時刻ｔ（５ｎ）での動作は、書込み電位Ｖｐｎが使用されることを除いて、それぞれ、時刻ｔ１、時刻ｔ２、時刻ｔ３、時刻ｔ４、及び時刻ｔ５での動作と同じである。
２．２．２．“０”データ書込み
“０”データ書込みは、“１”データ書込みに類似する。以下に“０”データ書込みでの“１”データ書込みと異なる点が記述される。異なる点は、書込みステージでの電位の印加である。すなわち、各書込みステージにおいて、選択ワード線ＷＬｓには接地電位Ｖｓｓが印加されるとともに、選択ビット線ＢＬｓ及び￣ＢＬｓに、書込み電位Ｖｐが印加される。より具体的には、以下の通りである。
図１８に示されるように、制御回路１３ｂは、時刻ｔ３１から時刻ｔ３５に亘って、“０”データ書込みの第１ループを行う。第１ループの書込みステージは、時刻ｔ３１から時刻ｔ３２に亘る。第１ループのベリファイステージは、時刻ｔ３３から時刻ｔ３５に亘る。
制御回路１３ｂは、時刻ｔ３１から時刻ｔ３２に亘って、選択メモリセルＭＣｓに対する“０”データ書込みを行う。すなわち、時刻ｔ３１において、制御回路１３ｂは、書込み回路１６ｂを制御して、選択ビット線ＢＬｓ及び￣ＢＬｓに書込み電位Ｖｐ１を印加する。時刻ｔ３１から時刻ｔ３２に亘る電位の印可により、選択ビット線ＢＬｓから選択ワード線ＷＬｓに向かって書込み電圧Ｖｗｄ１が印加されるとともに、選択ビット線￣ＢＬｓから選択ワード線ＷＬｓに向かって書込み電圧Ｖｗｄ１が印加される。書込み電圧Ｖｗｄ１の印加によって、選択第１サブメモリセルＳＭＣａｓをＡＰ書込み電流Ｉｗａｐ１が流れるとともに、選択第２サブメモリセルＳＭＣｂｓをＰ書込み電流Ｉｗｐが流れる。
時刻ｔ３３から時刻ｔ３４までの動作は、“１”データ書込みでの時刻ｔ３から時刻ｔ４までの動作と同じである。
第２ループ以降も、“０”データ書込みでの第１ループと同様である。すなわち、ｎが２以上の整数の全てのケースについて、第ｎループでの時刻ｔ（２０ｎ－４）、時刻ｔ（２０ｎ－３）、時刻ｔ（２０ｎ－２）、時刻ｔ（２０ｎ－１）、及び時刻ｔ（２０ｎ）での動作は、書込み電位Ｖｐｎが使用されることを除いて、それぞれ、時刻ｔ３１、時刻ｔ３２、時刻ｔ３３、時刻ｔ３４、及び時刻ｔ３５での動作と同じである。
２．３．効果
第２実施形態の抵抗変化型記憶装置１ｂは、第１実施形態と同じく、セル毎２ＭＴＪ方式を使用する。また、抵抗変化型記憶装置１ｂでは、第１実施形態と同じく、ビット線ＢＬ、ワード線ＷＬ、及びビット線￣ＢＬがｚ軸に沿って並び、各第１サブメモリセルＳＭＣａは１つのビット線ＢＬ及び１つのワード線ＷＬの間に位置するとともに、各第２サブメモリセルＳＭＣｂは１つのワード線ＷＬ及び１つのビット線￣ＢＬの間に位置する。このため、第１実施形態と同じ効果を得られる。
さらに、第２実施形態によれば、以下に記述されるように、書込み不良を抑制された抵抗変化型記憶装置が実現されることが可能である。
ＭＴＪ素子の低ＭＲ比に対する対策として、いわゆる自己参照読出しが知られている。自己参照読出しは、セル毎１ＭＴＪ方式に適用される。自己参照読出しでは、１つのメモリセル（以下、メモリセルＭＣＲと称される場合がある）からのデータの読出しは、読出し対象のメモリセルＭＣＲ（以下、選択メモリセルＭＣＲｓと称される場合がある）からのデータの読出し、選択メモリセルＭＣＲｓへの或るデータの書込み、選択メモリセルＭＣＲｓからのデータの読出しを含む。１回目のデータ読出しの結果と、２回目のデータ読出しの結果の比較に基づいて、選択メモリセルＭＣＲｓに記憶されているデータを判別する。
自己参照読出しは、図４及び図５の構造に適用されることが可能である。ただし、この場合、第１実施形態ではサブメモリセルＳＭＣとして使用される構造が、１つのメモリセルＭＣＲとして使用される。第１実施形態のようにビット線ＢＬとビット線￣ＢＬの区別は必要ない。よって、第１実施形態においてビット線￣ＢＬとして使用される導電体２３もビット線ＢＬとして機能する。各メモリセルＭＣＲは、このメモリセルと接続された１つのワード線（選択ワード線ＷＬｓ）及びこのメモリセルＭＣＲと接続された１つのビット線（選択ビット線ＢＬｓ）により選択される。データ読出しは、第１実施形態と同様に、選択ワード線ＷＬｓに読出し電位Ｖｒｅａｄが印加され、その後に選択ビット線ＢＬｓと接続されたセンスアンプによる１回目のデータ読出し結果と、２回目のデータ読出し結果の比較により行われる。データ読出しの間、非選択ワード線ＷＬｎｓ及び非選択ビット線ＢＬｎｓには、第１実施形態と同じく、中間電位Ｖｍが印加される。選択ワード線ＷＬｓと非選択ビット線ＢＬｎｓの間の非選択メモリセルＭＣＲは、半選択メモリセルＭＣＲｈと称される場合がある。図４及び図５の構造に自己参照読出しが適用される抵抗変化型記憶装置は、参考用の抵抗変化型記憶装置１００と称される場合がある。
図４及び図５の構造を有する抵抗変化型記憶装置は、読出しの方式に関わらず、書込みディスターブを起こし得る。すなわち、半選択メモリセルＭＣＲｈに、半選択電圧が印加される。半選択電圧は、半選択メモリセルＭＣＲｈに、或る確率で、意図しないデータ書込み、すなわち、誤書き込みを起こし得る。
誤書き込みは、半選択電圧の抑制により、抑制されることが可能である。半選択電圧は、書込み電位Ｖｐと中間電位Ｖｍの差、及び中間電位Ｖｍと接地電位Ｖｓｓの差に依存する。よって、小さい書込み電位Ｖｐ及び小さい中間電位Ｖｍによって、半選択電圧、ひいては誤書き込みが抑制されることが可能である。しかしながら、書込み電位Ｖｐの低下は、書込み電圧Ｖｗｄの低下に繋がる。書込み電圧Ｖｗｄの低下は、ＡＰ書込み電流Ｉｗａｐ及びＰ書込み電流Ｉｗｐの低下に繋がり、これは、書込みエラー（書込み失敗）の増大に繋がる。したがって、書込み電位Ｖｐ及び中間電位Ｖｍの調整は、書込みディスターブの抑制と書込みエラーの抑制の両方を実現できない。
書込みディスターブの抑制と誤書き込みの抑制は、ベリファイを含んだループの繰り返しによって実現され得る。すなわち、第１ループでの書込み電位Ｖｐ及び中間電位Ｖｍの抑制により、書込みディスターブが抑制される。一方、書込み電圧Ｖｗｄの制限により、書込みエラーが生じ得る。しかしながら、ベリファイ及びループの度の書込み電位Ｖｐの上昇を伴ったループの繰り返しにより、書込みディスターブを抑制できる最低の書込み電圧Ｖｗｄでの書込みが可能である。しかしながら、自己参照読出しは、上記のように、ベリファイに必要なデータの判別において、選択メモリセルＭＣＲｓからの２回のデータ読出しを含む。したがって、ループのベリファイの度に２回のデータ読出しが必要である。よって、自己参照読出しとベリファイの併用は、データ書込みを過度に長くする。
第２実施形態の抵抗変化型記憶装置１ｂは、セル毎２ＭＴＪ方式を採用する。セル毎２ＭＴＪ方式は、第１実施形態において記述されるように、選択メモリセルＭＣｓからのデータの読出しに、２つの選択サブメモリセルＳＭＣｓからのデータ読出しは含むものの、これらの読出しは並行して行われる。このため、抵抗変化型記憶装置１ｂは、選択メモリセルＭＣＲｓからの自己参照読出しに要するような２回のデータ読出しを要さず、自己参照読出しに要するようなデータ書込みも要しない。よって、抵抗変化型記憶装置１ｂは、短時間でデータを読み出すことが可能である。よって、短時間でのベリファイが可能であり、ベリファイを含んだループの繰り返しに、参考用の抵抗変化型記憶装置１００が要する時間よりも短い時間しか要しない。よって、抵抗変化型記憶装置１ｂは、書込みディスターブの抑制、書き込みエラーの抑制、及び短時間でのデータ書込みを実現できる。
３．第３実施形態
第３実施形態は、メモリセルアレイの構造の点で、第１実施形態と異なる。以下、第１実施形態と異なる特徴が主に記述される。
３．１．構成
第３実施形態の抵抗変化型記憶装置１は、第１及び第２実施形態の抵抗変化型記憶装置１との区別のために、以下、抵抗変化型記憶装置１ｃと称される場合がある。抵抗変化型記憶装置１ｃは、第１実施形態の抵抗変化型記憶装置１のメモリセルアレイ１１と異なるメモリセルアレイ１１を含む。以下、第３実施形態のメモリセルアレイ１１は、第１実施形態のメモリセルアレイ１１との区別のために、メモリセルアレイ１１ｃと称される場合がある。
図１９及び図２０は、第３実施形態のメモリセルアレイ１１ｃの一部の平面の構造を示す。図１９及び図２０は、ｘｙ面に沿った構造を示し、ｘｙ面での同じ領域を示す。図１９は、ｚ軸に沿って並ぶ或る複数の層を示す。図２０は、図１９に示される層の一部と、図１９に示される層より上の層を示す。図１９及び図２０は、視認による構成要素の区別を容易にするために、ハッチングを付された構成要素を含む。しかしながら、ハッチングは、構成要素の区別のみを目的として使用されており、構成要素の材料を、ハッチングの模様によって示される材料に特定も限定もしない。
図１９に示されるように、或る層において、複数の導電体５１が設けられている。導電体５１は、導電体５１Ａ及び導電体５１Ｂを含む。導電体５１Ａは、ｘ軸に沿って延び、ｙ軸に沿って間隔を有して並ぶ。各導電体５１Ａは、１つのワード線ＷＬの少なくとも一部として機能する。
導電体５１Ｂは、ｙ軸に沿って延びる。各導電体５１Ｂは、ｙ軸に沿って並ぶ複数の導電体５１Ａの組とｙ軸に沿って並ぶ複数の導電体５１Ａの別の組との間に位置する。各導電体５１Ｂは、その両側の導電体５１Ａと間隔を有する。各導電体５１Ｂは、１つのビット線ＢＬの少なくとも一部として機能する。
導電体５１の層の１つ上の層において、複数のコンタクトプラグ５３、及び複数のサブメモリセルＳＭＣが設けられている。コンタクトプラグ５３は、例えば、ｘｙ面に沿って円の形状を有する。コンタクトプラグ５３は、コンタクトプラグ５３Ａ及び５３Ｂを含む。１つのコンタクトプラグ５３Ａと１つのコンタクトプラグ５３Ｂは、対を構成する。コンタクトプラグ５３Ａ及び５３Ｂの各対は、１つの導電体５１Ａと少なくとも部分的に重なり、例えば１つの導電体５１Ａのｚ軸に沿った真上に位置する。コンタクトプラグ５３Ａは、導電体５１Ａの左端において、この導電体５１Ａと重なる。コンタクトプラグ５３Ｂは、導電体５１Ａの右端において、この導電体５１Ａと重なる。ｙ軸に沿って並ぶ複数の導電体５１Ａとそれぞれ重なる複数のコンタクトプラグ５３Ａは、ｙ軸に沿って並ぶ。ｙ軸に沿って並ぶ複数の導電体５１Ａとそれぞれ重なる複数のコンタクトプラグ５３Ｂは、ｙ軸に沿って並ぶ。
各サブメモリセルＳＭＣｂは、１つの導電体５１Ａと少なくとも部分的に重なり、例えば１つの導電体５１Ａのｚ軸に沿った真上に位置する。各サブメモリセルＳＭＣｂは、１つのコンタクトプラグ５３Ａと１つのコンタクトプラグ５３Ｂの間に位置する。換言すると、各導電体５１Ａのｚ軸に沿った上方において、１つのコンタクトプラグ５３Ａ、１つのサブメモリセルＳＭＣｂ、及び１つのコンタクトプラグ５３Ｂは、ｘ軸に沿って並ぶ。ｙ軸に沿って並ぶ複数の導電体５１Ａとそれぞれ重なる複数のサブメモリセルＳＭＣｂは、ｙ軸に沿って並ぶ。
各サブメモリセルＳＭＣａは、１つの導電体５１Ｂと少なくとも部分的に重なり、例えば１つの導電体５１Ｂのｚ軸に沿った真上に位置する。サブメモリセルＳＭＣａのいくつかは、ｙ軸に沿って間隔を有して並ぶ。各サブメモリセルＳＭＣａは、ｘ軸に沿って並ぶ２つの導電体５１Ａの間に位置する。よって、１つのコンタクトプラグ５３Ｂ、１つのサブメモリセルＳＭＣａ、及び１つのコンタクトプラグ５３Ａは、ｘ軸に沿って並ぶ。
ｘ軸に沿って並ぶ１つのコンタクトプラグ５３と、そのｘ軸に沿って両側の２つのサブメモリセルＳＭＣまでの領域は、１つのメモリセルＭＣを構成する。図１９及びそれ以降の図、並びに明細書の記述は、各メモリセルＭＣが、ｘ軸に沿って並ぶ１つのサブメモリセルＳＭＣａ、コンタクトプラグ５３Ａ、及び１つのサブメモリセルＳＭＣｂが１つのメモリセルＭＣに含まれる例に基づく。しかしながら、各メモリセルＭＣがｘ軸に沿って並ぶ１つのサブメモリセルＳＭＣｂ、コンタクトプラグ５３Ｂ、及び１つのサブメモリセルＳＭＣａが１つのメモリセルＭＣに含まれていてもよい。
図２０に示されるように、コンタクトプラグ５３及び複数のサブメモリセルＳＭＣの層の１つ上の層において、複数の導電体５５が設けられている。導電体５５は、導電体５５Ａ及び導電体５５Ｂを含む。導電体５５Ａは、ｘ軸に沿って延び、ｙ軸に沿って間隔を有して並ぶ。各導電体５５Ａは、ｘ軸に沿って並ぶ１つのコンタクトプラグ５３Ｂ、１つのサブメモリセルＳＭＣａ、及び１つのコンタクトプラグ５３Ａと、部分的に重なる。例えば、各導電体５５Ａは、ｘ軸に沿って並ぶ１つのコンタクトプラグ５３Ｂ、１つのサブメモリセルＳＭＣａ、及び１つのコンタクトプラグ５３Ａのｚ軸に沿った真上に位置する。各導電体５５Ａは、１つのワード線ＷＬの少なくとも一部として機能する。
各導電体５５Ｂは、ｙ軸に沿って延びる。各導電体５５Ｂは、ｙ軸に沿って並ぶ複数の導電体５５Ａの組とｙ軸に沿って並ぶ複数の導電体５５Ａの別の組との間に位置する。各導電体５５Ｂは、その両側の２つの導電体５５Ａと間隔を有する。各導電体５５Ｂは、ｙ軸に沿って並ぶ複数のサブメモリセルＳＭＣｂと部分的に重なり、例えば、ｙ軸に沿って並ぶ複数のサブメモリセルＳＭＣｂのｚ軸に沿った真上に位置する。各導電体５５Ｂは、１つのビット線￣ＢＬの少なくとも一部として機能する。
図２１、図２２、図２３、及び図２４は、第３実施形態のメモリセルアレイ１１ｃの一部の断面の構造を示す。図２１は、図１９及び図２０のＸＸＩ－ＸＸＩ線に沿った断面を示す。図２２は、図１９及び図２０のＸＸＩＩ－ＸＸＩＩ線に沿った断面を示す。図２３は、図１９及び図２０のＸＸＩＩＩ－ＸＸＩＩＩ線に沿った断面を示す。図２４は、図１９及び図２０のＸＸＩＶ－ＸＸＩＶ線に沿った断面を示す。
図２１に示されるとともに図１９及び図２０を参照して記述されるように、図２１に示される最下の層において、導電体５１Ａ及び導電体５１Ｂがｘ軸に沿って交互に並ぶ。導電体５１Ａ及び５１Ｂは、同じ導電体に由来する。すなわち、導電体５１Ａ及び５１Ｂは、導電体５１Ａ及び５１Ｂのためのｘｙ面に沿って拡がる導電体が部分的に除去されることにより形成される。
導電体５１Ａ及び５１Ｂの層の１つ上の層において、コンタクトプラグ５３Ａ及び５３Ｂ、並びに、サブメモリセルＳＭＣａ及びＳＭＣｂが位置する。１つのコンタクトプラグ５３Ａ、１つのサブメモリセルＳＭＣｂ、及び１つのコンタクトプラグ５３Ｂの各組は、１つの導電体５１Ａの上面上に位置する。各組の１つのコンタクトプラグ５３Ａ、１つのサブメモリセルＳＭＣｂ、及び１つのコンタクトプラグ５３Ｂは、ｘ軸に沿って間隔を有して並ぶ。各サブメモリセルＳＭＣａは、１つの導電体５１Ｂの上面上に位置する。
サブメモリセルＳＭＣａ及びＳＭＣｂは、同じ材料に由来する。すなわち、サブメモリセルＳＭＣａのうちの或る層中に位置する構成要素と、サブメモリセルＳＭＣｂの同じ層中に位置する構成要素は、同じ材料（導電体、絶縁体、又は強磁性体等）に由来する。より具体的には、以下の通りである。図６を参照して記述されるように、サブメモリセルＳＭＣは、セレクタＳＥ、強磁性層４１、絶縁層４２、及び強磁性層４３を含む積層された複数の構成要素を含む。第３実施形態のサブメモリセルＳＭＣａ及びＳＭＣｂは、抵抗変化型記憶装置１ｃの製造プロセス中の或る一連のステップによって並行して形成される。例として、図６の構造に基づくと、セレクタＳＥのためのｘｙ面に沿って拡がる材料が形成され、この材料が部分的に除去されることにより、サブメモリセルＳＭＣａ及びＳＭＣｂのそれぞれのためのセレクタＳＥａ及びＳＥｂが形成される。強磁性層４１、絶縁層４２、及び強磁性層４３についても同じである。強磁性層４１、絶縁層４２、及び強磁性層４３のそれぞれのためのｘｙ面に沿って拡がる複数の材料が積層され、この複数の材料が部分的に除去されることにより、サブメモリセルＳＭＣａのＭＴＪ素子ＶＲａ及びサブメモリセルＳＭＣｂのＭＴＪ素子ＶＲｂが形成される。サブメモリセルＳＭＣａ及びＳＭＣｂが図６に示されないさらなる構成要素を有するケースについても、セレクタＳＥ、強磁性層４１、強磁性層４３の１つ以上が複数の構成要素から構成されているケースについても同じである。このため、プロセスのばらつきによるサブメモリセルＳＭＣａ及びＳＭＣｂの特性のばらつきを抑制することが可能である。
コンタクトプラグ５３Ａ及び５３Ｂ、並びにサブメモリセルＳＭＣａ及びＳＭＣｂの層の１つ上の層において、導電体５５Ａ及び５５Ｂが位置する。各導電体５５Ａは、１つのコンタクトプラグ５３Ｂ、１つのサブメモリセルＳＭＣａ、及び１つのコンタクトプラグ５３Ａのそれぞれの上面と接する。各導電体５５Ｂは、１つのサブメモリセルＳＭＣｂの上面上に位置する。導電体５５Ａ及び５５Ｂは、同じ導電体に由来する。すなわち、導電体５５Ａ及び５５Ｂは、導電体５５Ａ及び５５Ｂのためのｘｙ面に沿って拡がる導電体が部分的に除去されることにより形成される。
図２２に示されるとともに図１９及び図２０を参照して記述されるように、各導電体５１Ｂの上面上に、サブメモリセルＳＭＣａが位置する。各導電体５５Ａは、底面において、ｙ軸に沿って並ぶサブメモリセルＳＭＣａのそれぞれの上面と接する。
図２３に示されるとともに図１９及び図２０を参照して記述されるように、各導電体５１Ａの上面上に、１つのコンタクトプラグ５３Ａが位置する。各導電体５５Ｂは、１つのコンタクトプラグ５３Ａの上面上に位置する。
図２４に示されるとともに図１９及び図２０を参照して記述されるように、各導電体５１Ａの上面上に、１つのサブメモリセルＳＭＣｂが位置する。各導電体５５Ｂは、底面において、ｙ軸に沿って並ぶサブメモリセルＳＭＣｂのそれぞれの上面と接する。
３．２．効果
第３実施形態のメモリセルアレイ１１ｃの構造によっても、第１実施形態において図３を参照して記述される回路が構成されることが可能である。このため、第３実施形態によっても、セル毎２ＭＴＪ方式の実現が可能であり、第１実施形態において記述される理由と同じ理由により、ＭＴＪ素子ＶＲのＭＲ比に依存しないデータ読出しが可能である。
また、第３実施形態によれば、以下に記述されるように、メモリセルＭＣに対するデータ書込み及び（又は）データ読出しの制御が容易な抵抗変化型記憶装置１ｃが提供されることが可能である。
サブメモリセルＳＭＣは、熱に対して敏感である。このため、サブメモリセルＳＭＣに製造プロセスにおいて熱が加えられることにより、サブメモリセルＳＭＣの特性が変化し得る。サブメモリセルＳＭＣａ及びＳＭＣｂが、同じ複数の積層された構成要素の組に由来し、同じ一連の製造プロセスにより形成されている。よって、サブメモリセルＳＭＣａ及びＳＭＣｂは、同じ熱処理を経ており、熱処理に対して、同様に特性を変える。このことは、サブメモリセルＳＭＣａ及びＳＭＣｂの特性のばらつきを抑制し、サブメモリセルＳＭＣａ及びＳＭＣｂは実質的に同じ特性を有する。このため、サブメモリセルＳＭＣａに必要なＰ書込み電流Ｉｗｐ及びＡＰ書込み電流Ｉｗａｐは、サブメモリセルＳＭＣｂに必要なＰ書込み電流Ｉｗｐ及びＡＰ書込み電流Ｉｗａｐにそれぞれ非常に近く、例えば実質的に同じである。このことは、選択メモリセルＭＣｓへの“０”データ書込みに要する条件（例えば、書込み電圧Ｖｗｄ）と、選択メモリセルＭＣｓへの“１”データ書込みに要する条件との違いを抑制する。よって、データ書込みの制御が容易である。
また、サブメモリセルＳＭＣａ及びＳＭＣｂの特性のばらつきの抑制により、サブメモリセルＳＭＣａの低抵抗状態の抵抗及び高抵抗状態の抵抗は、サブメモリセルＳＭＣｂの低抵抗状態の抵抗及び高抵抗状態の抵抗にそれぞれ非常に近く、例えば実質的に同じである。このことは、選択メモリセルＭＣｓからの“０”データ読出しに要する条件（例えば、読出し電位Ｖｒｅａｄ）と、選択メモリセルＭＣｓからの“１”データ読出しに要する条件との違いを抑制する。よって、データ読出しの制御が容易である。
３．３．変形例
第３実施形態の抵抗変化型記憶装置１ｃは、セル毎２ＭＴＪ方式を採用する。よって、第３実施形態は、第２実施形態と組み合せられることが可能であり、組合せにより、第２実施形態によって得られる効果と同じ効果をさらに得られる。
４．第４実施形態
第４実施形態は、メモリセルアレイの構造の点で、第１及び第３実施形態と異なる。以下、第３実施形態と異なる特徴が主に記述される。
４．１．構成
第４実施形態の抵抗変化型記憶装置１は、第１及び第３実施形態の抵抗変化型記憶装置１との区別のために、以下、抵抗変化型記憶装置１ｄと称される場合がある。抵抗変化型記憶装置１は、第１及び第３実施形態のメモリセルアレイ１１と異なるメモリセルアレイ１１を含む。以下、第４実施形態のメモリセルアレイ１１は、第１及び第３実施形態のメモリセルアレイ１１との区別のために、メモリセルアレイ１１ｄと称される場合がある。
図２５は、第４実施形態のメモリセルアレイ１１ｄの一部の平面の構造を示す。図２５は、ｘｙ面に沿った構造を示す。図２５は、視認による構成要素の区別を容易にするために、ハッチングを付された構成要素を含む。しかしながら、ハッチングは、構成要素の区別のみを目的として使用されており、構成要素の材料を、ハッチングの模様によって示される材料に特定も限定もしない。
図２５に示されるように、サブメモリセルＳＭＣ（ＳＭＣａ及びＳＭＣｂ）は、コンタクトプラグ５３（５３Ａ及び５３Ｂ）と、ｘ軸に沿って並んでおらず、ｙ軸に沿って並んでいない。具体的には、以下の通りである。いくつかのコンタクトプラグ５３は、ｘ軸に沿って並び、ｘ軸に沿って並ぶ複数のコンタクトプラグ５３の複数の組が、ｙ軸に沿って並ぶ。また、いくつかのコンタクトプラグ５３は、ｙ軸に沿って並び、ｙ軸に沿って並ぶ複数のコンタクトプラグ５３の複数の組が、ｘ軸に沿って並ぶ。すなわち、コンタクトプラグ５３は、行列状に配置されている。コンタクトプラグ５３の行列のコンタクトプラグ５３の各行（ｘ軸に沿って並ぶコンタクトプラグ５３の組）は、交互に並ぶコンタクトプラグ５３Ａ及び５３Ｂを含む。コンタクトプラグ５３の行列は、コンタクトプラグ５３Ａの複数の列（ｙ軸に沿って並ぶコンタクトプラグ５３Ａの組）と、コンタクトプラグ５３Ｂの複数の列を含む。コンタクトプラグ５３Ａの列とコンタクトプラグ５３Ｂの列は、ｘ軸に沿って交互に並ぶ。
サブメモリセルＳＭＣの各列は、コンタクトプラグ５３Ａの１つの列と、コンタクトプラグ５３Ｂの１つの列との間に位置する。例えば、サブメモリセルＳＭＣの各列は、コンタクトプラグ５３の２つの列の中間に位置する。コンタクトプラグ５３Ａの列とコンタクトプラグ５３Ｂの列は、ｘ軸に沿って交互に並ぶ。サブメモリセルＳＭＣａの列の左側には、コンタクトプラグ５３Ｂの列が位置し、サブメモリセルＳＭＣａの列の右側には、コンタクトプラグ５３Ａの列が位置する。サブメモリセルＳＭＣｂの列の左側には、コンタクトプラグ５３Ａの列が位置し、サブメモリセルＳＭＣａの列の右側には、コンタクトプラグ５３Ｂの列が位置する。
いくつかのサブメモリセルＳＭＣは、ｘ軸に沿って並ぶ。サブメモリセルＳＭＣの各行（ｘ軸に沿って並ぶサブメモリセルＳＭＣの組）は、交互に並ぶサブメモリセルＳＭＣａ及びＳＭＣｂを含む。サブメモリセルＳＭＣの各行は、ｙ軸上で、コンタクトプラグ５３の２つの行の間に位置する。例えば、サブメモリセルＳＭＣの各行は、コンタクトプラグ５３の２つの行の中間に位置する。
以上のような配置により、サブメモリセルＳＭＣは、行列状に配置されている。
以上の配置のサブメモリセルＳＭＣａ及びＳＭＣｂ並びにコンタクトプラグ５３Ａ及び５３Ｂが、第３実施形態において記述されるのと同じように、導電体５１Ａ及び導電体５１Ｂと電気的に接続される。具体的には、以下の通りである。
各導電体５１Ａは、第３実施形態と同じく、１つのコンタクトプラグ５３Ａ、１つのサブメモリセルＳＭＣｂ、及び１つのコンタクトプラグ５３Ｂのそれぞれの底面と接続される。そのために、各導電体５１Ａは、１つのコンタクトプラグ５３Ａ、１つのサブメモリセルＳＭＣｂ、１つのコンタクトプラグ５３Ｂに沿って延びる。各導電体５１Ａは、この導電体５１Ａと接続されるコンタクトプラグ５３Ａのｚ軸に沿った下方の位置と、この導電体５１Ａと接続されるコンタクトプラグ５３Ｂのｚ軸に沿った下方の位置に亘って延びる。各導電体５１Ａは、例えば、ｘ軸から時計回りに４５°回転した軸に沿って延びる。
各導電体５５Ａは、第３実施形態と同じく、１つのコンタクトプラグ５３Ｂ、１つのサブメモリセルＳＭＣａ、及び１つのコンタクトプラグ５３Ａのそれぞれの上面と接続される。そのために、１つのコンタクトプラグ５３Ｂ、１つのサブメモリセルＳＭＣａ、１つのコンタクトプラグ５３Ａに沿って延びる。各導電体５５Ａは、この導電体５５Ａと接続されるコンタクトプラグ５３Ｂのｚ軸に沿った上方の位置と、この導電体５５Ａと接続されるコンタクトプラグ５３Ａのｚ軸に沿った上方の位置に亘って延びる。各導電体５５Ａは、ｘ軸から反時計回りに４５°回転した軸に沿って延びる。
４．２．効果
第４実施形態のメモリセルアレイ１１ｄの構造によっても、第１実施形態において図３を参照して記述される回路が構成されることが可能である。このため、第４実施形態によっても、セル毎２ＭＴＪ方式の実現が可能であり、第１実施形態において記述される理由と同じ理由により、ＭＴＪ素子ＶＲのＭＲ比に依存しないデータ読出しが可能である。
また、第４実施形態によれば、第３実施形態と同じく、サブメモリセルＳＭＣａ及びＳＭＣｂは、同じ複数の積層された構成要素の組に由来し、同じ一連のプロセスにより形成されている。このため、第３実施形態と同じ効果を得られる。
さらに、第４実施形態によれば、コンタクトプラグ５３とサブメモリセルＳＭＣは、ｘ軸に沿う行を構成せず、ｙ軸に沿う列を構成しない。コンタクトプラグ５３の行とサブメモリセルＳＭＣの行は交互に並び、コンタクトプラグ５３の列とサブメモリセルＳＭＣの列は交互に並ぶ。このため、正方形の頂点にそれぞれ位置する４つのコンタクトプラグ５３の配列の中心に各サブメモリセルＳＭＣが位置し、正方形の頂点にそれぞれ位置する４つのサブメモリセルＳＭＣの配列の中心に各コンタクトプラグ５３が位置する。このことは、サブメモリセルＳＭＣ及びコンタクトプラグ５３が高密度に配置されることを可能にする。第３及び第４実施形態の導電体５１及び５５が、実現可能な最小の寸法のラインアンドスペースのパターンの寸法で形成されるとすると、第４実施形態によれば、コンタクトプラグ５３及びサブメモリセルＳＭＣは、第３実施形態での密度よりも高い密度で配置されることが可能である。
５．第５実施形態
第５実施形態は、メモリセルアレイの構造の点で、第１、第３、及び第４実施形態と異なる。以下、第３実施形態と異なる特徴が主に記述される。
５．１．構成
第５実施形態の抵抗変化型記憶装置１は、第１、第３、及び第４実施形態の抵抗変化型記憶装置１との区別のために、以下、抵抗変化型記憶装置１ｅと称される場合がある。抵抗変化型記憶装置１は、第１、第３、及び第４実施形態のメモリセルアレイ１１と異なるメモリセルアレイ１１を含む。以下、第５実施形態のメモリセルアレイ１１は、第１、第３、及び第４実施形態のメモリセルアレイ１１との区別のために、メモリセルアレイ１１ｅと称される場合がある。
図２６及び図２７は、第５実施形態のメモリセルアレイ１１ｅの一部の平面の構造を示す。図２６及び図２７は、ｘｙ面に沿った構造を示し、ｘｙ面での同じ領域を示す。図２６及び図２７は、ｚ軸に沿って並ぶ或る複数の層を示す。図２７は、図２６に示される層の一部と、図２６に示される層より上の層を示す。図２６及び図２７は、視認による構成要素の区別を容易にするために、ハッチングを付された構成要素を含む。しかしながら、ハッチングは、構成要素の区別のみを目的として使用されており、構成要素の材料を、ハッチングの模様によって示される材料に特定も限定もしない。
メモリセルアレイ１１ｅは、第３実施形態のメモリセルアレイ１１ｄに類似する。第４実施形態ではｘ軸に沿って並ぶコンタクトプラグ５３Ａ及び５３Ｂの間に１つのサブメモリセルＳＭＣが設けられるのに対し、第５実施形態では、ｘ軸に沿って並ぶコンタクトプラグ５３Ａ及び５３Ｂの間に２つのサブメモリセルＳＭＣが設けられる。
図２６に示されるように、導電体５１は、導電体５１Ｂ及び導電体５１Ｃを含む。導電体５１Ｃは、ｘ軸に沿って延び、ｙ軸に沿って間隔を有して並ぶ。各導電体５１Ｃは、１つのワード線ＷＬの少なくとも一部として機能する。
各導電体５１Ｂは、ｙ軸に沿って並ぶ複数の導電体５１Ｃの組と、ｙ軸に沿って並ぶ複数の導電体５１Ｃの別の組との間に位置する。複数の導電体５１Ｃのうちのｘ軸に沿って並ぶ各２つの間において、２つの導電体５１Ｂが設けられる。
各コンタクトプラグ５３Ａは、１つの導電体５１Ｃと少なくとも部分的に重なり、例えば１つの導電体５１Ｃのｚ軸に沿った真上に位置する。各コンタクトプラグ５３Ａは、１つの導電体５１Ｃの左端において、この導電体５１Ｃと重なる。各コンタクトプラグ５３Ｂは、１つの導電体５１Ｃと少なくとも部分的に重なり、例えば１つの導電体５１Ｃのｚ軸に沿った真上に位置する。各コンタクトプラグ５３Ｂは、１つの導電体５１Ｃの右端において、この導電体５１Ｃと重なる。
２つのサブメモリセルＳＭＣａの各組は、１つのコンタクトプラグ５３Ｂ及び１つのコンタクトプラグ５３Ａの間に位置し、例えば、１つのコンタクトプラグ５３Ｂと１つのコンタクトプラグ５３Ａと、ｘ軸に沿って並ぶ。
各サブメモリセルＳＭＣｂは、１つの導電体５１Ｃと少なくとも部分的に重なり、例えば１つの導電体５１Ｃのｚ軸に沿った真上に位置する。各導電体５１Ｃと、２つの（１対の）サブメモリセルＳＭＣｂが少なくとも部分的に重なる。サブメモリセルＳＭＣｂの各対は、１つのコンタクトプラグ５３Ａと１つのコンタクトプラグ５３Ｂの間に位置する。例えば、１つのコンタクトプラグ５３Ａ、２つのサブメモリセルＳＭＣｂ、及び１つのコンタクトプラグ５３Ｂは、ｘ軸に沿って並ぶ。いくつかのサブメモリセルＳＭＣｂは、ｙ軸に沿って間隔を有して並ぶ。
ｘ軸に沿って並ぶ２つの（１対の）サブメモリセルＳＭＣａと、このサブメモリセルＳＭＣａの対とコンタクトプラグ５３を介して並ぶ２つの（１対の）サブメモリセルＳＭＣｂからなる４つのサブメモリセルＳＭＣの各組は、２つのメモリセルＭＣを構成する。すなわち、サブメモリセルＳＭＣａの対の第１の側（例えば左側）の１つと、このサブメモリセルＳＭＣａの対とコンタクトプラグ５３を介して並ぶサブメモリセルＳＭＣｂの対の第１の側の１つは、１つのメモリセルＭＣ１を構成する。サブメモリセルＳＭＣａの対の第２の側（例えば右側）の１つと、このサブメモリセルＳＭＣａの対とコンタクトプラグ５３を介して並ぶサブメモリセルＳＭＣｂの対の第２の側の１つは、１つのメモリセルＭＣ２を構成する。
図２７に示されるように、導電体５５は、導電体５５Ｂ及び導電体５５Ｃを含む。導電体５５Ｃは、ｘ軸に沿って延び、ｙ軸に沿って間隔を有して並ぶ。各導電体５５Ｃは、ｘ軸に沿って並ぶ１つのコンタクトプラグ５３Ｂ、２つのサブメモリセルＳＭＣａ、及び１つのコンタクトプラグ５３Ａと、部分的に重なる。例えば、各導電体５５Ｃは、ｘ軸に沿って並ぶ１つのコンタクトプラグ５３Ｂ、２つのサブメモリセルＳＭＣａ、及び１つのコンタクトプラグ５３Ａのｚ軸に沿った真上に位置する。各導電体５５Ｃは、１つのワード線ＷＬの少なくとも一部として機能する。
導電体５５Ｂは、ｙ軸に沿って並ぶ複数の導電体５５Ｃの組と、ｙ軸に沿って並ぶ複数の導電体５５Ｃの別の組との間に位置する。複数の導電体５５Ｃのうちのｘ軸に沿って並ぶ各２つの間において、２つの導電体５５Ｂが設けられる。
図２８は、第５実施形態のメモリセルアレイ１１ｅの一部の断面の構造を示す。図２８は、図２６及び図２７のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿った断面を示す。
図２８に示されるとともに図２６及び図２７を参照して記述されるように、図２８に示される最下の層において、１つの導電体５１Ｃ、及び２つの導電体５１Ｂの組がｘ軸に沿って交互に並ぶ。導電体５１Ｂ及び５１Ｃは、同じ導電体に由来する。すなわち、導電体５１Ｂ及び５１Ｃは、導電体５１Ｂ及び５１Ｃのためのｘｙ面に沿って拡がる導電体が部分的に除去されることにより形成される。
導電体５１Ｂ及び５１Ｃの層の１つ上の層において、コンタクトプラグ５３Ａ及び５３Ｂ、並びにサブメモリセルＳＭＣａ及びＳＭＣｂが位置する。１つのコンタクトプラグ５３Ａ、２つのサブメモリセルＳＭＣｂ、及び１つのコンタクトプラグ５３Ｂの各組は、１つの導電体５１Ｃの上面上に位置する。
各サブメモリセルＳＭＣａは、１つの導電体５１Ｂの上面上に位置する。
コンタクトプラグ５３Ａ及び５３Ｂ、並びにサブメモリセルＳＭＣａ及びＳＭＣｂの層の１つ上の層において、導電体５５Ｂ及び５５Ｃが位置する。各導電体５５Ｃは、底面において、１つのコンタクトプラグ５３Ｂ、２つのサブメモリセルＳＭＣａ、及び１つのコンタクトプラグ５３Ａのそれぞれの上面と接する。
５．２．効果
第５実施形態のメモリセルアレイ１１ｅの構造によっても、第１実施形態において図３を参照して記述される回路が構成されることが可能である。このため、第５実施形態によっても、セル毎２ＭＴＪ方式の実現が可能であり、第１実施形態において記述される理由と同じ理由により、ＭＴＪ素子ＶＲのＭＲ比に依存しないデータ読出しが可能である。
また、第４実施形態によれば、第３実施形態と同じく、サブメモリセルＳＭＣａ及びＳＭＣｂは、同じ複数の積層された構成要素の組に由来し、同じ一連の製造プロセスにより形成されている。このため、第３実施形態と同じ効果を得られる。
さらに、第５実施形態によれば、１つのコンタクトプラグ５３Ａと１つのコンタクトプラグ５３Ｂの間に、２つのサブメモリセルＳＭＣがｘ軸に沿って並ぶ。このことは、サブメモリセルＳＭＣが高密度に配置されることを可能にする。第３及び第５実施形態の導電体５１及び５５が、実現可能な最小の寸法のラインアンドスペースのパターンの寸法で形成されるとすると、第５実施形態によれば、コンタクトプラグ５３及びサブメモリセルＳＭＣは、ｘ軸に沿って並ぶコンタクトプラグ５３Ａ及び５３Ｂの間に１つのサブメモリセルＳＭＣが設けられる第３実施形態での密度よりも高い密度で配置されることが可能である。
６．第６実施形態
第６実施形態は、メモリセルアレイの構造の点で、第１、第３、第４、及び第５実施形態と異なる。以下、第５実施形態と異なる特徴が主に記述される。
６．１．構成
第６実施形態の抵抗変化型記憶装置１は、第１、第３、第４、及び第５実施形態の抵抗変化型記憶装置１との区別のために、以下、抵抗変化型記憶装置１ｆと称される場合がある。抵抗変化型記憶装置１は、第１、第３、第４、及び第５実施形態のメモリセルアレイ１１と異なるメモリセルアレイ１１を含む。以下、第６実施形態のメモリセルアレイ１１は、第１、第３、第４、及び第５実施形態のメモリセルアレイ１１との区別のために、メモリセルアレイ１１ｆと称される場合がある。
第６実施形態は、第５実施形態の拡張に相当する。すなわち、第６実施形態では、ｘ軸に沿って並ぶコンタクトプラグ５３Ａ及び５３Ｂの間に４つのサブメモリセルＳＭＣが設けられる。
図２９及び図３０は、第６実施形態のメモリセルアレイ１１ｆの一部の構造を示す。図２９及び図３０は、ｘｙ面に沿った構造を示し、ｘｙ面での同じ領域を示す。図２９及び図３０は、ｚ軸に沿って並ぶ或る複数の層を示す。図３０は、図２９に示される層の一部と、図２９に示される層より上の層を示す。図２９及び図３０は、視認による構成要素の区別を容易にするために、ハッチングを付された構成要素を含む。しかしながら、ハッチングは、構成要素の区別のみを目的として使用されており、構成要素の材料を、ハッチングの模様によって示される材料に特定も限定もしない。
図２９に示されるように、複数の導電体５１Ｃのうちのｘ軸に沿って並ぶ各２つの間において、４つの導電体５１Ｂが設けられる。
４つのサブメモリセルＳＭＣａの各組は、１つのコンタクトプラグ５３Ｂ及び１つのコンタクトプラグ５３Ａの間に位置し、例えば、１つのコンタクトプラグ５３Ｂと１つのコンタクトプラグ５３Ａと、ｘ軸に沿って並ぶ。
各導電体５１Ｃと、１組を構成する４つのサブメモリセルＳＭＣｂが重なる。サブメモリセルＳＭＣｂの各組は、１つのコンタクトプラグ５３Ａと１つのコンタクトプラグ５３Ｂの間に位置する。例えば、１つのコンタクトプラグ５３Ａ、４つのサブメモリセルＳＭＣｂ、及び１つのコンタクトプラグ５３Ｂは、ｘ軸に沿って並ぶ。いくつかのサブメモリセルＳＭＣｂは、ｙ軸に沿って間隔を有して並ぶ。
ｘ軸に沿って並ぶ４つの（１組の）サブメモリセルＳＭＣａと、このサブメモリセルＳＭＣａの組とコンタクトプラグ５３を介して並ぶ４つの（１組の）サブメモリセルＳＭＣｂからなる８つのサブメモリセルＳＭＣの各組は、４つのメモリセルＭＣを構成する。すなわち、サブメモリセルＳＭＣａの組の第１の側（例えば最も左側）から１番目の１つと、このサブメモリセルＳＭＣａの組とコンタクトプラグ５３を介して並ぶサブメモリセルＳＭＣｂの組の第１の側から１番目の１つは、１つのメモリセルＭＣ１を構成する。サブメモリセルＳＭＣａの組の第１の側から２番目の１つと、このサブメモリセルＳＭＣａの組とコンタクトプラグ５３を介して並ぶサブメモリセルＳＭＣｂの組の第１の側から２番目の１つは、１つのメモリセルＭＣ２を構成する。サブメモリセルＳＭＣａの組の第１の側から３番目の１つと、このサブメモリセルＳＭＣａの組とコンタクトプラグ５３を介して並ぶサブメモリセルＳＭＣｂの組の第１の側から３番目の１つは、１つのメモリセルＭＣ３を構成する。サブメモリセルＳＭＣａの組の第１の側から４番目の１つと、このサブメモリセルＳＭＣａの組とコンタクトプラグ５３を介して並ぶサブメモリセルＳＭＣｂの組の第１の側から４番目の１つは、１つのメモリセルＭＣ４を構成する。
図３０に示されるように、各導電体５５Ｃは、ｘ軸に沿って並ぶ１つのコンタクトプラグ５３Ｂ、４つのサブメモリセルＳＭＣａ、及び１つのコンタクトプラグ５３Ａと、部分的に重なる。例えば、各導電体５５Ｃは、ｘ軸に沿って並ぶ１つのコンタクトプラグ５３Ｂ、４つのサブメモリセルＳＭＣａ、及び１つのコンタクトプラグ５３Ａのｚ軸に沿った真上に位置する。
複数の導電体５５Ｃのうちのｘ軸に沿って並ぶ各２つの間において、４つの導電体５５Ｂが設けられる。
図３１は、第５実施形態のメモリセルアレイ１１ｆの一部の断面の構造を示す。図３１は、図２９及び図３０のＸＸＸＩ－ＸＸＸＩ線に沿った断面を示す。
図３１に示されるとともに図２９及び図３０を参照して記述されるように、図３１に示される最下の層において、１つの導電体５１Ｃ、及び４つの導電体５１Ｂの組がｘ軸に沿って交互に並ぶ。１つのコンタクトプラグ５３Ａ、４つのサブメモリセルＳＭＣｂ、及び１つのコンタクトプラグ５３Ｂの各組は、１つの導電体５１Ｃの上面上に位置する。各導電体５５Ｃは、底面において、１つのコンタクトプラグ５３Ｂ、４つのサブメモリセルＳＭＣａ、及び１つのコンタクトプラグ５３Ａのそれぞれの上面と接する。
６．２．効果
第６実施形態のメモリセルアレイ１１ｆの構造によっても、第１実施形態において図３を参照して記述される回路が構成されることが可能である。このため、第６実施形態によっても、セル毎２ＭＴＪ方式の実現が可能であり、第１実施形態において記述される理由と同じ理由により、ＭＴＪ素子ＶＲのＭＲ比に依存しないデータ読出しが可能である。
また、第６実施形態によれば、第３実施形態と同じく、サブメモリセルＳＭＣａ及びＳＭＣｂは、同じ複数の積層された構成要素の組に由来し、同じ一連の製造プロセスにより形成されている。このため、第３実施形態と同じ効果を得られる。
さらに、第６実施形態によれば、１つのコンタクトプラグ５３Ａと１つのコンタクトプラグ５３Ｂの間に、４つのサブメモリセルＳＭＣがｘ軸に沿って並ぶ。このことは、サブメモリセルＳＭＣが高密度に配置されることを可能にする。第６実施形態によれば、コンタクトプラグ５３及びサブメモリセルＳＭＣは、ｘ軸に沿って並ぶコンタクトプラグ５３Ａ及び５３Ｂの間に２つのサブメモリセルＳＭＣが設けられる第５実施形態での密度よりも高い密度で、配置されることが可能である。
６．３．変形例
１つのコンタクトプラグ５３Ａと１つのコンタクトプラグ５３Ｂの間に、４つ超のサブメモリセルＳＭＣが並ぶことも可能である。このことは、コンタクトプラグ５３及びサブメモリセルＳＭＣをさらに高い密度で配置することを可能にする。
７．変形例
各サブメモリセルＳＭＣにおいて、セレクタＳＥが可変抵抗素子ＶＲの上面上に位置していてもよい。
可変抵抗素子ＶＲがＭＴＪ素子の場合、強磁性層４１が、絶縁層４２を挟んで、強磁性層４３の上方に位置していてもよい。
可変抵抗素子ＶＲは、ＭＴＪ素子以外の素子であってもよい。そのような素子は、相変化素子、強誘電体素子を含む。相変化素子は、ＰＣＲＡＭ（Phase Change RAM）に用いられ、カルコゲナイドなどを含み、書込み電流によって生じる熱によって結晶状態または非晶質状態になり、それによって相違する抵抗値を示す。または、可変抵抗素子ＶＲは、金属酸化物やペロブスカイト酸化物を含み、ＲｅＲＡＭ（Resistive RAM）に用いられる素子を含んでいてもよい。このような可変抵抗素子ＶＲの場合、可変抵抗素子ＶＲの抵抗値は、書込みパルスの相違する幅（パルスの印加期間）や相違する振幅（電流値又は電圧値）、書込みパルスの相違する極性（印加方向）の印加によって変化する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…抵抗変化型記憶装置、２…メモリコントローラ、１１…メモリセルアレイ、１２…入出力回路、１３…制御回路、１４…ロウ選択回路、１５…カラム選択回路、１６…書込み回路、１７…読出し回路、１８…比較回路、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、￣ＢＬ…ビット線、ＢＬＰ…ビット線対、ＣＮ１…制御信号、ＣＮ２…制御信号、Ｄｗ…書込みデータ、Ｄｒ…読出しデータ、Ｖｗ…書込み用電位、Ｖｒ…読出し用電位、ＳＭＣ…サブメモリセル、ＳＭＣａ…第１サブメモリセル、ＳＭＣｂ…第２サブメモリセル、ＶＲ…可変抵抗素子、ＶＲ…ＭＴＪ素子、ＳＥ…セレクタ、２１…導電体、２２…導電体、２３…導電体、４１…強磁性層、４２…絶縁層、４３…強磁性層。

Claims (20)

  1. 第１可変抵抗素子及び第１双方向スイッチング素子を含む第１サブメモリセルと、第２可変抵抗素子及び第２双方向スイッチング素子を含む第２サブメモリセルと、を含むメモリセルと、
    第１導電体と、
    第２導電体と、
    第３導電体と、
    を備え、
    前記第１サブメモリセルは、前記第１導電体の上方に位置し、
    前記第２導電体は、前記第１サブメモリセルの上方に位置し、
    前記第２サブメモリセルは、前記第２導電体の上方に位置し、
    前記第３導電体は、前記第２サブメモリセルの上方に位置し、
    第１データを受け取り、前記メモリセルから読み出された第２データと前記第１データが一致していない場合、前記メモリセルに前記第１データを書き込むように構成されている、
    抵抗変化型記憶装置。
  2. 前記第１可変抵抗素子は、切替わり可能な第１抵抗又は第２抵抗を示し、
    前記第２抵抗は前記第１抵抗より高く、
    第２可変抵抗素子は、切替わり可能な第３抵抗又は第４抵抗を示し、
    前記第４抵抗は前記第３抵抗より高く、
    前記メモリセルは、前記第１可変抵抗素子が前記第１抵抗を示すとともに前記第２可変抵抗素子が前記第４抵抗を示すか、前記第１可変抵抗素子が前記第２抵抗を示すとともに前記第２可変抵抗素子が前記第３抵抗を示すかに基づいて１ビットのデータを記憶する、
    請求項１に記載の抵抗変化型記憶装置。
  3. 前記第１データを前記メモリセルに書き込むことは、
    前記第１可変抵抗素子を前記第１抵抗を示す状態にすることと前記第２可変抵抗素子を前記第４抵抗を示す状態にすることを並行して行うことか、
    前記第１可変抵抗素子を前記第２抵抗を示す状態にすることと前記第２可変抵抗素子を前記第３抵抗を示す状態にすることを並行して行うこと、
    を含む、
    請求項２に記載の抵抗変化型記憶装置。
  4. 前記第１データを受け取ると、
    前記第１データを前記メモリセルに書込み、
    前記第１データが書き込まれた後に前記メモリセルから前記第２データを読み出し、
    前記第２データが読み出された後に、前記第１データと前記第２データが一致していない場合、前記メモリセルに前記第１データを書き込む、
    ように構成されている、
    請求項１に記載の抵抗変化型記憶装置。
  5. 前記第１導電体と接続される第１ノード、及び前記第３導電体と接続された第２ノードを含み、
    第１入力において前記第１ノードと接続され、第１出力において前記第２ノードと接続された第１インバータと、
    第２入力において前記第２ノードと接続され、第２出力において前記第１ノードと接続された第２インバータと、
    を含む増幅回路をさらに備える、
    請求項１に記載の抵抗変化型記憶装置。
  6. 第１導電体と、
    前記第１導電体の上方の、第１可変抵抗素子及び第１双方向スイッチング素子を含む第１サブメモリセルと、
    前記第１サブメモリセルの上方の第２導電体と、
    前記第２導電体の下方で前記第２導電体と接続された第３導電体と、
    前記第３導電体の下方で前記第３導電体と接続された第４導電体と、
    前記第４導電体の上方の、第２可変抵抗素子及び第２双方向スイッチング素子を含む第２サブメモリセルと、
    を備える、
    抵抗変化型記憶装置。
  7. 前記第１導電体と前記第４導電体は、第１層中に位置し、
    前記第１サブメモリセルと、前記第３導電体と、前記第２サブメモリセルは、第２層中に位置する、
    請求項６に記載の抵抗変化型記憶装置。
  8. 前記第１可変抵抗素子と前記第２可変抵抗素子は、第３層中に位置し、
    前記第１双方向スイッチング素子と前記第２双方向スイッチング素子は、第４層中に位置する、
    請求項７に記載の抵抗変化型記憶装置。
  9. 前記第２サブメモリセルの上方の第５導電体をさらに含み、
    前記第２導電体と前記第５導電体は、第５層中に位置する、
    請求項６に記載の抵抗変化型記憶装置。
  10. 前記第１導電体は、第１軸に沿って延び、
    前記第２導電体及び前記第４導電体は、前記第１軸と交わる第２軸に沿って延びる、
    請求項６に記載の抵抗変化型記憶装置。
  11. 前記第２サブメモリセルの上方の第５導電体をさらに含み、
    前記第５導電体は、前記第１軸に沿って延びる、
    請求項１０に記載の抵抗変化型記憶装置。
  12. 前記第１サブメモリセル、前記第３導電体、及び前記第２サブメモリセルは、前記第２軸に沿って並ぶ、
    請求項１０に記載の抵抗変化型記憶装置。
  13. 前記第１導電体は、第１軸に沿って延び、
    前記第２導電体は、前記第１軸と交わる第２軸に沿って延び、
    前記第４導電体は、前記第１軸及び前記第２軸と交わる第３軸に沿って延びる、
    請求項６に記載の抵抗変化型記憶装置。
  14. 前記第２サブメモリセルの上方の第５導電体をさらに含み、
    前記第５導電体は、前記第１軸に沿って延びる、
    請求項１３に記載の抵抗変化型記憶装置。
  15. 前記第１サブメモリセル、及び前記第２サブメモリセルは、間に前記第３導電体を挟むことなく前記第１軸と交わる第４軸に沿って並ぶ、
    請求項１３に記載の抵抗変化型記憶装置。
  16. 第５導電体と、
    前記第５導電体の上方の、第３可変抵抗素子及び第３双方向スイッチング素子を含む第３サブメモリセルと、
    前記第４導電体の上方の、第４可変抵抗素子及び第４双方向スイッチング素子を含む第４サブメモリセルと、
    をさらに備える、
    請求項１２に記載の抵抗変化型記憶装置。
  17. 前記第１導電体と、前記第４導電体と、前記第５導電体は、第６層中に位置し、
    前記第１サブメモリセルと、前記第３導電体と、前記第２サブメモリセルと、前記第３サブメモリセルと、前記第４サブメモリセルは、第７層中に位置する、
    請求項１６に記載の抵抗変化型記憶装置。
  18. 前記第１可変抵抗素子と、前記第２可変抵抗素子と、前記第３可変抵抗素子と、前記第４可変抵抗素子は、第８層中に位置し、
    前記第１双方向スイッチング素子と、前記第２双方向スイッチング素子と、前記第３双方向スイッチング素子と、前記第４双方向スイッチング素子は、第９層中に位置する、
    請求項１７に記載の抵抗変化型記憶装置。
  19. 前記第２サブメモリセルの上方の第６導電体と、
    前記第４サブメモリセルの上方の第７導電体と、
    をさらに含み、
    前記第２導電体と、前記第６導電体と、前記第７導電体は、第１０層中に位置する、
    請求項１６に記載の抵抗変化型記憶装置。
  20. 前記第１可変抵抗素子は、切替わり可能な第１抵抗又は第２抵抗を示し、
    前記第２抵抗は前記第１抵抗より高く、
    第２可変抵抗素子は、切替わり可能な第３抵抗又は第４抵抗を示し、
    前記第４抵抗は前記第３抵抗より高く、
    前記第１サブメモリセル及び前記第２サブメモリセルの組は、前記第１可変抵抗素子が前記第１抵抗を示すとともに前記第２可変抵抗素子が前記第４抵抗を示すか、前記第１可変抵抗素子が前記第２抵抗を示すとともに前記第２可変抵抗素子が前記第３抵抗を示すかに基づいて１ビットのデータを記憶する、
    請求項６に記載の抵抗変化型記憶装置。
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