JP2024038840A - メモリデバイスのフォーミング方法 - Google Patents

Abstract

【課題】スイッチング素子の信頼性を向上させる。
【解決手段】一実施形態のメモリデバイスのフォーミング方法は、複数の第１配線と、複数の第２配線と、各々が複数の第１配線のうちの１本及び複数の第２配線のうちの１本の組に対応づけられかつ直列接続された可変抵抗素子及びスイッチング素子を含む複数のメモリセルと、を含むメモリデバイスのフォーミング方法であって、フォーミング処理されていないメモリセルのうち、配線抵抗が最大のメモリセルを選択することと、選択されたメモリセル内のスイッチング素子に対してフォーミング処理を実行することと、選択すること及び実行することを複数のメモリセルに対して繰り返すことと、を備える。
【選択図】図６

Description

実施形態は、メモリデバイスのフォーミング方法に関する。

可変抵抗素子を記憶素子として用いたメモリデバイスが知られている。可変抵抗素子は、スイッチング素子と直列接続されてメモリセルとして機能する。スイッチング素子には、２端子型のスイッチング素子が用いられる。

特開２０２１－１２９０７１号公報 特開２０１４－４９１７５号公報

スイッチング素子の信頼性を向上させる。

実施形態のメモリデバイスのフォーミング方法は、複数の第１配線と、複数の第２配線と、各々が上記複数の第１配線のうちの１本及び上記複数の第２配線のうちの１本の組に対応づけられかつ直列接続された可変抵抗素子及びスイッチング素子を含む複数のメモリセルと、を含むメモリデバイスのフォーミング方法であって、フォーミング処理されていないメモリセルのうち、配線抵抗が最大のメモリセルを選択することと、上記選択されたメモリセル内のスイッチング素子に対してフォーミング処理を実行することと、上記選択すること及び上記実行することを上記複数のメモリセルに対して繰り返すことと、を備える。

実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図。 実施形態に係るメモリセルアレイの回路構成の一例を示す回路図。 実施形態に係る可変抵抗素子の構成の一例を示す断面図。 実施形態に係るメモリデバイスにおけるフォーミング処理の前後でのスイッチング素子の電流－電圧特性の一例を示すダイアグラム。 実施形態に係るメモリデバイスにおけるメモリセルのフォーミング処理で印加される電圧の一例を示す図。 実施形態に係るメモリデバイスにおけるメモリセルアレイのフォーミング処理の概要を示すフローチャート。 実施形態に係るメモリデバイスにおけるメモリセルアレイのフォーミング処理におけるメモリセルの選択順番と配線抵抗との関係の一例を示すダイアグラム。 実施形態に係るメモリデバイスにおけるメモリセルアレイのフォーミング処理におけるメモリセルの選択順番と総リーク電流との関係の一例を示すダイアグラム。 第１変形例に係るメモリデバイスにおけるメモリセルアレイのフォーミング処理を示すフローチャート。 第２変形例に係るメモリデバイスにおけるメモリセルアレイのフォーミング処理を示すフローチャート。

以下、図面を参照していくつかの実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。

１．実施形態
実施形態について説明する。

１．１ 構成
１．１．１ メモリシステム
まず、実施形態に係るメモリデバイスを含むメモリシステムの構成について説明する。図１は、実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図である。

メモリシステム１は、記憶装置である。メモリシステム１は、データのライト処理、及びリード処理を実行する。メモリシステム１は、メモリデバイス２及びメモリコントローラ３を含む。

メモリデバイス２は、例えば、磁気メモリデバイス（ＭＲＡＭ：Magnetoresistive Random Access Memory）である。メモリデバイス２は、不揮発にデータを記憶する。メモリデバイス２は、複数の記憶素子を含む。記憶素子は、例えば、磁気抵抗効果素子である。磁気抵抗効果素子は、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によって磁気抵抗効果（Magnetoresistance effect）を有する可変抵抗素子（Variable resistance element）の一種である。磁気抵抗効果素子は、ＭＴＪ素子とも称される。

メモリコントローラ３は、例えば、ＳｏＣ（System-on-a-Chip）のような集積回路で構成される。メモリコントローラ３は、外部の図示せぬホスト機器からの要求に応じて、メモリデバイス２に対してライト処理及びリード処理を実行させる。ライト処理に際して、メモリコントローラ３は、書き込むデータをメモリデバイス２に送信する。リード処理に際して、メモリコントローラ３は、メモリデバイス２から読み出されたデータを受信する。

１．１．２ メモリデバイス
次に、引き続き図１を参照して、第１実施形態に係るメモリデバイスの内部構成について説明する。

メモリデバイス２は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備える。

メモリセルアレイ１０は、メモリデバイス２におけるデータの記憶部である。メモリセルアレイ１０は、複数のメモリセルＭＣを備える。複数のメモリセルＭＣの各々は、行（row）及び列（column）の組に対応付けられる。同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣは、同一のビット線ＢＬの組に接続される。

ロウ選択回路１１は、メモリセルアレイ１０の行を選択する回路である。ロウ選択回路１１は、ワード線ＷＬを介してメモリセルアレイ１０と接続される。ロウ選択回路１１には、デコード回路１３からのアドレスＡＤＤのデコード結果（ロウアドレス）が供給される。ロウ選択回路１１は、アドレスＡＤＤのデコード結果に基づいた行に対応するワード線ＷＬを選択する。以下において、選択されたワード線ＷＬは、選択ワード線ＷＬと言う。また、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと言う。

カラム選択回路１２は、メモリセルアレイ１０の列を選択する回路である。カラム選択回路１２は、ビット線ＢＬを介してメモリセルアレイ１０と接続される。カラム選択回路１２には、デコード回路１３からのアドレスＡＤＤのデコード結果（カラムアドレス）が供給される。カラム選択回路１２は、アドレスＡＤＤのデコード結果に基づいた列に対応するビット線ＢＬを選択する。以下において、選択されたビット線ＢＬは、選択ビット線ＢＬと言う。また、選択ビット線ＢＬ以外のビット線ＢＬは、非選択ビット線ＢＬと言う。

なお、選択ワード線ＷＬ及び選択ビット線ＢＬによって特定されたメモリセルＭＣは、選択メモリセルＭＣと言う。選択メモリセルＭＣ以外のメモリセルＭＣは、非選択メモリセルＭＣと言う。選択メモリセルＭＣには、選択ワード線ＷＬ及び選択ビット線ＢＬを介して、所定の電流を流すことができる。

デコード回路１３は、入出力回路１７からのアドレスＡＤＤをデコードするデコーダである。デコード回路１３は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１、及びカラム選択回路１２に供給する。アドレスＡＤＤは、選択されるカラムアドレス、及びロウアドレスを含む。

書込み回路１４は、例えば、書込みドライバ（図示せず）を含む。書込み回路１４は、ライト処理において、メモリセルＭＣへデータを書き込む。

読出し回路１５は、例えば、センスアンプ（図示せず）を含む。読出し回路１５は、リード処理において、メモリセルＭＣからデータを読み出す。

電圧生成回路１６は、メモリデバイス２の外部（図示せず）から提供された電源電圧を用いて、メモリセルアレイ１０の各種の処理のための電圧を生成する。例えば、電圧生成回路１６は、ライト処理の際に必要な種々の電圧を生成し、書込み回路１４に出力する。また、例えば、電圧生成回路１６は、リード処理の際に必要な種々の電圧を生成し、読出し回路１５に出力する。

入出力回路１７は、メモリコントローラ３との通信を司る。入出力回路１７は、メモリコントローラ３からのアドレスＡＤＤを、デコード回路１３に転送する。入出力回路１７は、メモリコントローラ３からのコマンドＣＭＤを、制御回路１８に転送する。入出力回路１７は、種々の制御信号ＣＮＴを、メモリコントローラ３と、制御回路１８と、の間で送受信する。入出力回路１７は、メモリコントローラ３からのデータＤＡＴを書込み回路１４に転送する。入出力回路１７は、読出し回路１５から転送されたデータＤＡＴをメモリコントローラ３に出力する。

制御回路１８は、例えば、ＣＰＵ（Central Processing Unit）のようなプロセッサ、及びＲＯＭ（Read Only Memory）を含む。制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、メモリデバイス２内のロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、及び入出力回路１７の動作を制御する。

１．１．３ メモリセルアレイ
次に、実施形態に係るメモリデバイスのメモリセルアレイの回路構成について説明する。

図２は、実施形態に係るメモリセルアレイの回路構成の一例を示す回路図である。図２では、ワード線ＷＬ及びビット線ＢＬの各々が、インデックス（“＜＞”）を含む添え字によって分類されて示される。

メモリセルアレイ１０は、複数のメモリセルＭＣ、複数のワード線ＷＬ、及び複数のビット線ＢＬを含む。図２の例では、複数のメモリセルＭＣは、（Ｍ＋１）×（Ｎ＋１）個のメモリセルＭＣ＜０，０＞、…、ＭＣ＜０，Ｎ＞、…、ＭＣ＜Ｍ，０＞、…、及びＭＣ＜Ｍ，Ｎ＞を含む（Ｍ及びＮは、１以上の整数）。なお、図２の例では、Ｍ及びＮが１以上の整数である場合について示したが、これに限られない。Ｍ及びＮは、０であってもよい。複数のワード線ＷＬは、（Ｍ＋１）本のワード線ＷＬ＜０＞、…、及びＷＬ＜Ｍ＞を含む。複数のビット線ＢＬは、（Ｎ＋１）本のビット線ＢＬ＜０＞、…、及びＢＬ＜Ｎ＞を含む。

複数のメモリセルＭＣは、マトリクス状に配置される。メモリセルＭＣは、１本のワード線ＷＬ、及び１本のビット線ＢＬの組に対応付けられる。すなわち、メモリセルＭＣ＜ｍ，ｎ＞（０≦ｍ≦Ｍ、０≦ｎ≦Ｎ）は、ワード線ＷＬ＜ｍ＞、ビット線ＢＬ＜ｎ＞に接続される。メモリセルＭＣ＜ｍ，ｎ＞は、スイッチング素子ＳＷ＜ｍ，ｎ＞、及び可変抵抗素子ＳＥ＜ｍ，ｎ＞を含む。スイッチング素子ＳＷ＜ｍ，ｎ＞及び可変抵抗素子ＳＥ＜ｍ，ｎ＞は、直列に接続される。

スイッチング素子ＳＷは、２端子型のスイッチング素子である。２端子型のスイッチング素子は、３個目の端子を含まない点において、トランジスタ等の３端子型のスイッチング素子と異なる。より具体的には、例えば、対応するメモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈ未満の場合、スイッチング素子ＳＷは、抵抗値の大きい絶縁体として電流を遮断する（オフ状態となる）。対応するメモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈ以上の場合、スイッチング素子ＳＷは、抵抗値の小さい導電体として電流を流す（オン状態となる）。スイッチング素子ＳＷは、２端子間に印加される電圧がどちらの極性でも（流れる電流の方向に依らず）、対応するメモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替える。

以上のような構成により、メモリセルＭＣが選択されると、選択メモリセルＭＣ内のスイッチング素子ＳＷがオン状態となる。これにより、選択メモリセルＭＣ内の可変抵抗素子ＳＥに電流を流すことができる。

可変抵抗素子ＳＥは、記憶素子である。可変抵抗素子ＳＥは、スイッチング素子ＳＷがオン状態の際に流れる電流に基づき、抵抗値を低抵抗状態と高抵抗状態とに切替えることができる。可変抵抗素子ＳＥは、その抵抗状態の変化によってデータを不揮発に記憶する。

１．１．４ 可変抵抗素子
次に、実施形態に係る可変抵抗素子の構成について説明する。

図３は、実施形態に係る可変抵抗素子の構成の一例を示す断面図である。図３では、可変抵抗素子ＳＥが、磁気抵抗効果素子（ＭＴＪ素子）である場合の構成の一例が示される。磁気抵抗効果素子である場合、可変抵抗素子ＳＥは、強磁性層２１、非磁性層２２、及び強磁性層２３を含む。強磁性層２１、非磁性層２２、及び強磁性層２３は、半導体基板（図示せず）の上方に積層される。

強磁性層２１は、強磁性を有する導電膜である。強磁性層２１は、記憶層（Storage Layer）として使用される。強磁性層２１は、積層面に垂直な方向に磁化容易軸方向を有する。強磁性層２１の磁化方向は、可変である。強磁性層２１は、鉄（Ｆｅ）を含む。強磁性層２１は、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）のうちの少なくとも１つの元素を更に含んでもよい。また、強磁性層２１は、ボロン（Ｂ）を更に含んでもよい。より具体的には、例えば、強磁性層２１は、鉄コバルトボロン（ＦｅＣｏＢ）又はホウ化鉄（ＦｅＢ）を含んでもよい。

強磁性層２１の膜面上には、非磁性層２２が設けられる。非磁性層２２は、非磁性を有する絶縁膜である。非磁性層２２は、トンネルバリア層（Tunnel Barrier Layer）として使用される。非磁性層２２は、強磁性層２１と強磁性層２３との間に設けられて、これら２つの強磁性層と共に磁気トンネル接合を形成する。また、非磁性層２２は、強磁性層２１の結晶化処理において、強磁性層２１との界面から結晶質の膜を成長させるための核となるシード材としても機能する。非磁性層２２は、膜面が（００１）面に配向したＮａＣｌ結晶構造を有する。非磁性層２２は、例えば、酸化マグネシウム（ＭｇＯ）を含む。

非磁性層２２に対して強磁性層２１が設けられる膜面と反対側に位置する非磁性層２２の膜面上には、強磁性層２３が設けられる。強磁性層２３は、強磁性を有する導電膜である。強磁性層２３は、参照層（Reference Layer）として使用される。強磁性層２３は、膜面に垂直な方向に磁化容易軸方向を有する。強磁性層２３の磁化方向は、固定されている。図３の例では、強磁性層２３の磁化方向は、強磁性層２１の方向を向いている。なお、「磁化方向が固定されている」とは、強磁性層２１の磁化方向を反転させ得る大きさのトルクによって、磁化方向が変化しないことを意味する。強磁性層２３は、例えば、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの化合物を含む。

磁気抵抗効果素子は、記憶層及び参照層の磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることが出来る。以下では、磁気抵抗効果素子の抵抗状態を変化させる方式として、スピン注入書込み方式が用いられる場合について説明する。スピン注入書込み方式では、磁気抵抗効果素子に書込み電流を流すことによってスピントルクを発生させる。そして、発生させたスピントルクによって、参照層の磁化方向に対する記憶層の磁化方向を制御する。

記憶層から参照層に向かって（図３における矢印Ａ１の方向に）磁気抵抗効果素子に書込み電流Ｉｗ０を流すと、記憶層及び参照層の磁化方向の相対関係は、平行になる。平行状態の場合、磁気抵抗効果素子は低抵抗状態に設定される。低抵抗状態は、例えば、データ“０”と対応づけられる。低抵抗状態は、「Ｐ（Parallel）状態」とも呼ばれる。

また、参照層から記憶層に向かって（図３における矢印Ａ２の方向に）磁気抵抗効果素子に書込み電流Ｉｗ０より大きい書込み電流Ｉｗ１を流すと、記憶層及び参照層の磁化方向の相対関係は、反平行になる。反平行状態の場合、磁気抵抗効果素子は高抵抗状態に設定される。高抵抗状態は、例えば、データ“１”と対応づけられる。高抵抗状態は、「ＡＰ（Anti-Parallel）状態」とも呼ばれる。

また、磁気抵抗効果素子に読出し電流Ｉｒを流すと、記憶層及び参照層の磁化方向は、変化しない。読出し回路１５は、読出し電流Ｉｒに基づき、磁気抵抗効果素子の抵抗状態がＰ状態であるかＡＰ状態であるかを判定する。これにより、読出し回路１５は、メモリセルＭＣからデータを読み出すことができる。

なお、抵抗状態とデータとの対応関係は、上述した例に限られない。例えば、Ｐ状態及びＡＰ状態はそれぞれ、データ“１”及び“０”に対応づけられてもよい。また、読出し電流Ｉｒの極性は、負であってもよい。

１．２ 動作
次に、第１実施形態に係るメモリデバイスにおける動作として、フォーミング処理について説明する。フォーミング処理は、スイッチング素子ＳＷの電流－電圧特性を初期状態から変化させる処理である。フォーミング処理は、例えば、メモリデバイス２の出荷前に実行される。すなわち、メモリデバイス２は、フォーミング処理によってスイッチング素子ＳＷの電流－電圧特性を初期状態から変化させた後に出荷され、ライト処理及びリード処理等が実行される。

１．２．１ スイッチング素子の特性の変化
図４は、実施形態に係るメモリデバイスにおけるフォーミング処理の前後でのスイッチング素子の電流－電圧特性の一例を示すダイアグラムである。図４に示される電流－電圧特性は、電圧に対する電流の対数値である。図４の例では、フォーミング処理前（すなわち、初期状態）でのスイッチング素子ＳＷの主にオフ状態における電流－電圧特性が、線Ｌ１で示される。そして、フォーミング処理後での主にオフ状態におけるスイッチング素子ＳＷの電流－電圧特性が、線Ｌ２で示される。

フォーミング処理は、スイッチング素子ＳＷにフォーミング電圧Ｖｆ以上の電圧が印加されることによって実行される。そして、スイッチング素子ＳＷの電流－電圧特性は、フォーミング電圧Ｖｆ以上の電圧が印加されることによって、線Ｌ１に示される状態から、線Ｌ２に示される状態へと変化する。

線Ｌ１に示されるように、フォーミング処理の前では、スイッチング素子ＳＷは、フォーミング電圧Ｖｆ以上の電位差が印加されることによってオン状態となる。すなわち、フォーミング電圧Ｖｆは、フォーミング処理が実行される前のスイッチング素子ＳＷの閾値電圧ともいえる。一方、線Ｌ２に示されるように、フォーミング処理の後では、スイッチング素子ＳＷは、フォーミング電圧Ｖｆより低い閾値電圧Ｖｔｈ以上の電位差が印加されることによってオン状態となる。すなわち、フォーミング処理によって、スイッチング素子ＳＷの閾値電圧は、フォーミング電圧Ｖｆから閾値電圧Ｖｔｈへと低下する。また、オフ状態でスイッチング素子ＳＷに流れる電流量は、フォーミング処理の後の方が、フォーミング処理の前よりも大きくなる。

１．２．２ 印加電圧
図５は、実施形態に係るメモリデバイスにおけるメモリセルのフォーミング処理で印加される電圧の一例を示す図である。図５の例では、メモリセルＭＣ＜ｍ，ｎ＞のスイッチング素子ＳＷ＜ｍ，ｎ＞に対してフォーミング処理を実行する場合にメモリセルアレイ１０に印加される電圧が示される。

スイッチング素子ＳＷ＜ｍ，ｎ＞がフォーミング処理される場合、ロウ選択回路１１は、例えば、ワード線ＷＬ＜ｍ＞に電圧ＶＳＳを印加する。カラム選択回路１２は、例えば、ビット線ＢＬ＜ｎ＞に電圧Ｖａｐｐを印加する。電圧ＶＳＳは、例えば、０Ｖである。電圧Ｖａｐｐは、フォーミング電圧Ｖｆより高い電圧である。

また、ロウ選択回路１１は、ワード線ＷＬ＜ｍ＞を除く全てのワード線ＷＬに、電圧Ｖｕｓｅｌを印加する。カラム選択回路１２は、ビット線ＢＬ＜ｎ＞を除く全てのビット線ＢＬに電圧Ｖｕｓｅｌを印加する。電圧Ｖｕｓｅｌは、電圧ＶＳＳより高く電圧Ｖａｐｐより低い電圧である。電圧Ｖｕｓｅｌは、フォーミング処理の前後に関わらず、スイッチング素子ＳＷをオフ状態にする電圧である。すなわち、電圧Ｖｕｓｅｌは、閾値電圧Ｖｔｈ未満の電圧である。電圧Ｖｕｓｅｌは、例えば、Ｖａｐｐ／２である。

これにより、ワード線ＷＬ及びビット線ＢＬの配線抵抗を無視した場合、メモリセルＭＣ＜ｍ，ｎ＞には、電位差Ｖａｐｐが印加される。メモリセルＭＣ＜ｍ，ｎ＞の状態は、選択状態とも呼ばれる。ワード線ＷＬ＜ｍ＞又はビット線ＢＬ＜ｎ＞に接続されるメモリセルＭＣのうちメモリセルＭＣ＜ｍ，ｎ＞を除く全てのメモリセルＭＣ＜０，ｎ＞～ＭＣ＜ｍ－１，ｎ＞、ＭＣ＜ｍ＋１，ｎ＞～ＭＣ＜Ｍ，ｎ＞、ＭＣ＜ｍ，０＞～ＭＣ＜ｍ，ｎ－１＞、及びＭＣ＜ｍ，ｎ＋１＞～ＭＣ＜ｍ，Ｎ＞には、例えば、電位差Ｖａｐｐ／２が印加される。メモリセルＭＣ＜０，ｎ＞～ＭＣ＜ｍ－１，ｎ＞、ＭＣ＜ｍ＋１，ｎ＞～ＭＣ＜Ｍ，ｎ＞、ＭＣ＜ｍ，０＞～ＭＣ＜ｍ，ｎ－１＞、及びＭＣ＜ｍ，ｎ＋１＞～ＭＣ＜ｍ，Ｎ＞の状態は、半選択状態とも呼ばれる。ワード線ＷＬ＜ｍ＞を除くワード線ＷＬ及びビット線ＢＬ＜ｎ＞を除くビット線ＢＬの組に接続される全てのメモリセルＭＣには、電位差が発生しない。選択状態及び半選択状態のいずれでもない全てのメモリセルＭＣの状態は、非選択状態とも呼ばれる。

なお、実際のフォーミング処理では、ワード線ＷＬ及びビット線ＢＬの配線抵抗を無視できない場合がある。ワード線ＷＬ及びビット線ＢＬの配線抵抗が無視できない場合、選択状態のメモリセルＭＣ＜ｍ，ｎ＞に印加される電位差Ｖｃｅｌｌは、電位差Ｖａｐｐを用いて、以下の式のように表される。以下の式において、フォーミング電圧Ｖｆ以上の電位差Ｖｅｌｌを印加することによって、スイッチング素子ＳＷ＜ｍ，ｎ＞の電流－電圧特性を図４の線Ｌ１の状態から線Ｌ２の状態へと変化させることができる。
Ｖｃｅｌｌ＝Ｖａｐｐ－（Ｖｄ＿ｗｌ＋Ｖｄ＿ｂｌ）
＝Ｖａｐｐ－（Ｒ＿ＷＬ＋Ｒ＿ＢＬ）×（Ｉｃｅｌｌ＋ΣＩｌｅａｋ）
ここで、Ｖｄ＿ｗｌ及びＶｄ＿ｂｌはそれぞれ、ワード線ＷＬ＜ｍ＞及びビット線ＢＬ＜ｎ＞で生じる電圧降下量である。Ｒ＿ＷＬは、ワード線ＷＬ＜ｍ＞のうち、ロウ選択回路１１からメモリセルＭＣ＜ｍ，ｎ＞までの部分の配線抵抗である。Ｒ＿ＢＬは、ビット線ＢＬ＜ｎ＞のうち、カラム選択回路１２からメモリセルＭＣ＜ｍ，ｎ＞までの部分の配線抵抗である。Ｉｃｅｌｌは、メモリセルＭＣ＜ｍ，ｎ＞を流れる電流である。Ｉｌｅａｋは、メモリセルＭＣ＜ｍ，ｎ＞以外のメモリセルＭＣに流れるリーク電流である。ΣＩｌｅａｋは、リーク電流Ｉｌｅａｋの総和（総リーク電流）である。

上述のフォーミング処理において、電位差Ｖｃｅｌｌがフォーミング電圧Ｖｆに達するまでの間、電流Ｉｃｅｌｌは０とみなすことができる。このため、電位差Ｖａｐｐと電位差Ｖｃｅｌｌとの差は、リーク電流Ｉｌｅａｋと、配線抵抗Ｒ＿ＷＬ及びＲ＿ＢＬとの積によって生じるとみなすことができる。

１．２．３ フローチャート
図６は、実施形態に係るメモリデバイスにおけるメモリセルアレイのフォーミング処理の概要を示すフローチャートである。

フォーミング処理を開始する旨のコマンドをメモリコントローラ３から受信すると（開始）、制御回路１８は、フォーミング処理を実行していないメモリセルＭＣのうち、配線抵抗が最大のメモリセルＭＣを選択する（Ｓ１０）。

制御回路１８は、Ｓ１０の処理で選択されたメモリセルＭＣに対するフォーミング処理を実行する（Ｓ２０）。具体的には、例えば、Ｓ１０の処理でメモリセルＭＣ＜ｍ，ｎ＞が選択された場合、ロウ選択回路１１は、ワード線ＷＬ＜ｍ＞に電圧ＶＳＳを印加し、ワード線ＷＬ＜ｍ＞以外の全てのワード線ＷＬに電圧Ｖｕｓｅｌを印加する。カラム選択回路１２は、ビット線ＢＬ＜ｎ＞に電圧Ｖａｐｐを印加し、ビット線ＢＬ＜ｎ＞以外の全てのビット線ＢＬに電圧Ｖａｐｐを印加する。これにより、メモリセルＭＣ＜ｍ，ｎ＞のスイッチング素子ＳＷ＜ｍ，ｎ＞にフォーミング電圧Ｖｆ以上の電位差Ｖｃｅｌｌが印加される。このため、スイッチング素子ＳＷ＜ｍ，ｎ＞の電流－電圧特性が初期状態から変化する。

Ｓ２０の処理の後、制御回路１８は、全てのメモリセルＭＣに対してフォーミング処理を実行したか否かを判定する（Ｓ３０）。

フォーミング処理を実行していないメモリセルＭＣが存在する場合（Ｓ３０；ｎｏ）、制御回路１８は、フォーミング処理を実行していないメモリセルＭＣのうち、配線抵抗が最大のメモリセルＭＣを選択する（Ｓ１０）。そして、Ｓ１０の処理で選択されたメモリセルＭＣに対して、フォーミング処理を実行する（Ｓ２０）。このように、全てのメモリセルＭＣに対してフォーミング処理が実行されるまで、Ｓ１０及びＳ２０の処理が繰り返される。

全てのメモリセルＭＣに対してフォーミング処理が実行された場合（Ｓ３０；ｙｅｓ）、メモリセルアレイ１０のフォーミング処理が終了となる（終了）。

１．３ 実施形態に係る効果
実施形態によれば、制御回路１８は、フォーミング処理されていないメモリセルＭＣのうち、配線抵抗（Ｒ＿ＷＬ＋Ｒ＿ＢＬ）が最大のメモリセルＭＣを選択する。制御回路１８は、当該選択されたメモリセルＭＣ内のスイッチング素子ＳＷに対してフォーミング処理を実行する。制御回路１８は、上記選択すること及び上記実行することを、メモリセルアレイ１０内の全てのメモリセルＭＣに対して繰り返す。これにより、フォーミング処理後のスイッチング素子ＳＷの信頼性を向上させることができる。当該効果について、以下に説明する。

図７は、実施形態に係るメモリデバイスにおけるメモリセルアレイのフォーミング処理におけるメモリセルの選択順番と配線抵抗との関係の一例を示すダイアグラムである。図８は、実施形態に係るメモリデバイスにおけるメモリセルアレイのフォーミング処理におけるメモリセルの選択順番と総リーク電流との関係の一例を示すダイアグラムである。図７及び図８ではそれぞれ、横軸の選択順番に対して、縦軸に配線抵抗（Ｒ＿ＷＬ＋Ｒ＿ＢＬ）及び総リーク電流ΣＩｌｅａｋが示される。

図７に示されるように、フォーミング処理されていないメモリセルＭＣのうち配線抵抗（Ｒ＿ＷＬ＋Ｒ＿ＢＬ）が最大のメモリセルＭＣから順に選択していく場合、選択されるメモリセルＭＣの配線抵抗（Ｒ＿ＷＬ＋Ｒ＿ＢＬ）は、選択順番が後になるにしたがって、減少する。

一方、フォーミング処理が実行済みのメモリセルＭＣの数は、選択順番が後になるにしたがって増加する。このため、半選択状態のメモリセルＭＣのうちフォーミング処理が実行済みのメモリセルＭＣの数は、選択順番が後になるにしたがって増加する。

半選択状態のメモリセルＭＣを流れるリーク電流Ｉｌｅａｋは、当該半選択状態のメモリセルＭＣに対するフォーミング処理が実行済みの場合の方が、フォーミング処理が未実行の場合よりも大きい。このため、図８に示されるように、総リーク電流ΣＩｌｅａｋは、選択順番が後になるにしたがって増加する。

このように、実施形態に係るフォーミング方法によれば、比較的先に選択されるメモリセルＭＣでは、配線抵抗（Ｒ＿ＷＬ＋Ｒ＿ＢＬ）は比較的大きいが、総リーク電流ΣＩｌｅａｋは比較的小さくすることができる。そして、比較的後に選択されるメモリセルＭＣでは、総リーク電流ΣＩｌｅａｋは比較的大きいが、配線抵抗（Ｒ＿ＷＬ＋Ｒ＿ＢＬ）は比較的小さくすることができる。これにより、選択順番によって配線抵抗（Ｒ＿ＷＬ＋Ｒ＿ＢＬ）及び総リーク電流ΣＩｌｅａｋの積が大きく変化することを抑制できる。このため、選択順番が先の場合と後の場合との間に生じる電位差Ｖｃｅｌｌのばらつきを抑制できる。したがって、フォーミング電圧Ｖｆ未満の電位差Ｖｃｅｌｌが印加されることによって、スイッチング素子ＳＷの電流－電圧特性を変化させることに失敗すること（フォーミング不良）を抑制できる。また、フォーミング電圧Ｖｆを過剰に超える電位差Ｖｃｅｌｌが印加されることによって、例えば選択メモリセルＭＣの可変抵抗素子ＳＥの非磁性層２２が絶縁破壊を起こすことを抑制できる。

２． 変形例等
なお、上述の実施形態には、種々の変形を適用し得る。

２．１ 第１変形例
例えば、フォーミング処理を実行する順番は、配線長に基づいて決定されてもよい。

図９は、第１変形例に係るメモリデバイスにおけるメモリセルアレイのフォーミング処理の一例を示すフローチャートである。図９は、実施形態における図６に対応する。

フォーミング処理を開始する旨のコマンドをメモリコントローラ３から受信すると（開始）、制御回路１８は、フォーミング処理を実行していないメモリセルＭＣのうち、ワード線ＷＬのロウ選択回路１１からの配線長及びビット線ＢＬのカラム選択回路１２からの配線長の和が最大のメモリセルＭＣを選択する（Ｓ１０Ａ）。

制御回路１８は、Ｓ１０Ａの処理で選択されたメモリセルＭＣに対するフォーミング処理を実行する（Ｓ２０）。

Ｓ２０の処理の後、制御回路１８は、全てのメモリセルＭＣに対してフォーミング処理を実行したか否かを判定する（Ｓ３０）。

フォーミング処理を実行していないメモリセルＭＣが存在する場合（Ｓ３０；ｎｏ）、制御回路１８は、フォーミング処理を実行していないメモリセルＭＣのうち、ワード線ＷＬのロウ選択回路１１からの配線長及びビット線ＢＬのカラム選択回路１２からの配線長の和が最大のメモリセルＭＣを選択する（Ｓ１０Ａ）。そして、Ｓ１０Ａの処理で選択されたメモリセルＭＣに対して、フォーミング処理を実行する（Ｓ２０）。このように、全てのメモリセルＭＣに対してフォーミング処理が実行されるまで、Ｓ１０Ａ及びＳ２０の処理が繰り返される。

全てのメモリセルＭＣに対してフォーミング処理が実行された場合（Ｓ３０；ｙｅｓ）、メモリセルアレイ１０のフォーミング処理が終了となる（終了）。

第１変形例によれば、フォーミング処理によるスイッチング素子ＳＷの信頼性を損なうことなく、配線抵抗を直接評価する場合よりも簡便に配線抵抗の高いメモリセルＭＣを選択することができる。

２．２ 第２変形例
また、例えば、フォーミング処理を実行する順番は、配線長及びシート抵抗の積に基づいて決定されてもよい。

図１０は、第２変形例に係るメモリデバイスにおけるメモリセルアレイのフォーミング処理の一例を示すフローチャートである。図１０は、実施形態における図６に対応する。

フォーミング処理を開始する旨のコマンドをメモリコントローラ３から受信すると（開始）、制御回路１８は、フォーミング処理を実行していないメモリセルＭＣのうち、ワード線ＷＬのシート抵抗とロウ選択回路１１からの配線長との積、及びビット線ＢＬのシート抵抗とカラム選択回路１２からの配線長との積の和が最大のメモリセルＭＣを選択する（Ｓ１０Ｂ）。

制御回路１８は、Ｓ１０Ｂの処理で選択されたメモリセルＭＣに対するフォーミング処理を実行する（Ｓ２０）。

Ｓ２０の処理の後、制御回路１８は、全てのメモリセルＭＣに対してフォーミング処理を実行したか否かを判定する（Ｓ３０）。

フォーミング処理を実行していないメモリセルＭＣが存在する場合（Ｓ３０；ｎｏ）、制御回路１８は、フォーミング処理を実行していないメモリセルＭＣのうち、ワード線ＷＬのシート抵抗とロウ選択回路１１からの配線長との積、及びビット線ＢＬのシート抵抗とカラム選択回路１２からの配線長との積の和が最大のメモリセルＭＣを選択する（Ｓ１０Ｂ）。そして、Ｓ１０Ｂの処理で選択されたメモリセルＭＣに対して、フォーミング処理を実行する（Ｓ２０）。このように、全てのメモリセルＭＣに対してフォーミング処理が実行されるまで、Ｓ１０Ｂ及びＳ２０の処理が繰り返される。

全てのメモリセルＭＣに対してフォーミング処理が実行された場合（Ｓ３０；ｙｅｓ）、メモリセルアレイ１０のフォーミング処理が終了となる（終了）。

第２変形例によれば、ワード線ＷＬとビット線ＢＬとでシート抵抗が異なる場合にも、配線抵抗の高いメモリセルＭＣから順番にフォーミング処理を実行できる。したがって、実施形態と同等の効果を奏することができる。

３． その他
上述の実施形態並びに第１変形例及び第２変形例では、メモリセルＭＣの配線抵抗（Ｒ＿ＷＬ＋Ｒ＿ＢＬ）の大きさに基づいてフォーミング処理における選択順番を決定する場合について説明したが、これに限られない。例えば、製造プロセスやメモリセルアレイ１０のレイアウト上の特性に起因して、メモリセルＭＣの配線抵抗（Ｒ＿ＷＬ＋Ｒ＿ＢＬ）の大きさによらず、大きなリーク電流Ｉｌｅａｋが流れやすいメモリセルＭＣのアドレスが判明している場合、当該メモリセルＭＣのフォーミング処理を優先的に先に実行してもよい。また、例えば、製造プロセスやメモリセルアレイ１０のレイアウト上の特性に起因して、メモリセルＭＣの配線抵抗（Ｒ＿ＷＬ＋Ｒ＿ＢＬ）の大きさによらず、フォーミング不良が発生しやすいメモリセルＭＣのアドレスが判明している場合、当該メモリセルＭＣのフォーミング処理を優先的に先に実行してもよい。

上述の実施形態並びに第１変形例及び第２変形例では、ＭＲＡＭのような磁気メモリデバイスにフォーミング処理が適用される場合を例に説明したが、これに限らない。例えば、ＭＲＡＭと同様の抵抗変化メモリ、例えばＰＣＲＡＭ（Phase - Change Random Access Memory）、及びＲｅＲＡＭ（Resistive Random Access Memory）等の抵抗変化メモリにも上述のフォーミングを適用可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリシステム
２…メモリデバイス
３…メモリコントローラ
１０…メモリセルアレイ
１１…ロウ選択回路
１２…カラム選択回路
１３…デコード回路
１４…書込み回路
１５…読出し回路
１６…電圧生成回路
１７…入出力回路
１８…制御回路
２１，２３…強磁性層
２２…非磁性層

Claims (10)

1. 複数の第１配線と、複数の第２配線と、各々が前記複数の第１配線のうちの１本及び前記複数の第２配線のうちの１本の組に対応づけられかつ直列接続された可変抵抗素子及びスイッチング素子を含む複数のメモリセルと、を含むメモリデバイスのフォーミング方法であって、
   フォーミング処理されていないメモリセルのうち、配線抵抗が最大のメモリセルを選択することと、
   前記選択されたメモリセル内のスイッチング素子に対してフォーミング処理を実行することと、
   前記選択すること及び前記実行することを前記複数のメモリセルに対して繰り返すことと、
   を備えた、メモリデバイスのフォーミング方法。
2. 前記メモリデバイスは、前記複数の第１配線のうちの１本を選択する第１回路と、前記複数の第２配線のうちの１本を選択する第２回路と、を含み、
   前記選択することは、前記フォーミング処理されていないメモリセルから前記第１回路までの第１配線長と、前記第２回路までの第２配線長と、の和が最大のメモリセルを選択することを含む、
   請求項１記載のフォーミング方法。
3. 前記複数の第１配線の各々は、第１シート抵抗を有し、
   前記複数の第２配線の各々は、第２シート抵抗を有し、
   前記メモリデバイスは、前記複数の第１配線のうちの１本を選択する第１回路と、前記複数の第２配線のうちの１本を選択する第２回路と、を含み、
   前記選択することは、前記フォーミング処理されていないメモリセルから前記第１回路までの第１配線長及び前記第１シート抵抗の積と、前記第２回路までの第２配線長及び前記第２シート抵抗の積と、の和が最大のメモリセルを選択することを含む、
   請求項１記載のフォーミング方法。
4. 前記フォーミング処理の実行後の前記スイッチング素子の第１閾値電圧は、前記フォーミング処理の実行前の前記スイッチング素子の第２閾値電圧より低い、
   請求項３記載のフォーミング方法。
5. 前記実行することは、
   前記選択されたメモリセルに対応する第１配線に第１電圧を印加し、
   前記選択されたメモリセルに対応する第２配線に前記第１電圧より低い第２電圧を印加し、
   前記選択されたメモリセルに対応する第１配線を除く全ての第１配線、及び前記選択されたメモリセルに対応する第２配線を除く全ての第２配線に前記第１電圧及び前記第２電圧の間の第３電圧を印加する
   ことを含む、
   請求項４記載のフォーミング方法。
6. 前記第１電圧と前記第２電圧との差は、前記第２閾値電圧より高い、
   請求項５記載のフォーミング方法。
7. 前記第１電圧と前記第３電圧との差、及び前記第３電圧と前記第２電圧との差は、前記第１閾値電圧より低い、
   請求項５記載のフォーミング方法。
8. 前記スイッチング素子は、２端子型のスイッチング素子である、
   請求項１記載のフォーミング方法。
9. 前記メモリセルは、対応する１組の第１配線及び第２配線の間に設けられる、
   請求項１記載のフォーミング方法。
10. 前記複数のメモリセルに対して前記フォーミング処理を実行した後、前記複数のメモリセルに対してライト処理及びリード処理を実行することを更に備えた、
    請求項１記載のフォーミング方法。