KR102345540B1 - 가변 저항 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 가변 저항 메모리 소자는 기판 상에서 제1 방향으로 연장되는 제1 도전 라인; 상기 제1 도전 라인 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 제2 도전 라인; 및 상기 제1 도전 라인과 상기 제2 도전 라인과의 사이의 교차 지점에서 상기 제1 도전 라인 및 상기 제2 도전 라인에 연결되도록 배치되고, 가열 전극층과 상기 가열 전극층에 접하는 가변 저항층을 포함하는 메모리 셀 필라를 포함하고, 상기 가열 전극층의 양측벽은 상기 제1 방향으로 상기 제1 도전 라인의 양측벽에 얼라인되도록 배치되어 있다. 상기 가열 전극층은 상기 제1 방향의 상기 가변 저항층의 모서리 부분에서만 상기 가변 저항층의 하면과 접촉하게 배치됨과 아울러 상기 제2 방향으로 상기 가변 저항층의 하면과 전체적으로 접촉하게 배치된 대쉬 형태로 구성되어 있다.

Description

가변 저항 메모리 소자 및 그 제조방법{variable resistance memory device and fabrication method}
본 발명의 기술적 사상은 가변 저항 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 전력 소모를 최소화하면서 신뢰성을 향상시킬 수 있는 가변 저항 메모리 소자 및 그 제조방법에 관한 것이다.
가변 저항 메모리 소자는 인가 전압에 따른 가변 저항층의 전류 전달 특성을 이용하는 것으로 플래시 메모리 장치를 대체할 것으로 주목받고 있다. 가변 저항 메모리 소자의 대표적인 예로 상변화 램(PRAM, Phase change RAM(random access memory))이나 저항 램(RRAM, Resistance RAM)등 등을 들 수 있다. 이와 같은 가변 저항 메모리 소자는 고집적화 및 다운 스케일링(down-scaling)이 지속적으로 요구됨에 따라 전력 소모를 최소화하면서 신뢰성을 향상시킬 수 있는 구조를 개발할 필요가 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 전력 소모를 최소화하면서 신뢰성을 향상시킬 수 있는 가변 저항 메모리 소자를 제공하는 데 있다.
또한, 본 발명의 기술적 사상이 해결하고자 하는 다른 과제는 전력 소모를 최소화하면서 신뢰성을 향상시킬 수 있는 가변 저항 메모리 소자의 제조 방법을 제공하는데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자는 기판 상에서 제1 방향으로 연장되는 제1 도전 라인; 상기 제1 도전 라인 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 제2 도전 라인; 및 상기 제1 도전 라인과 상기 제2 도전 라인과의 사이의 교차 지점에서 상기 제1 도전 라인 및 상기 제2 도전 라인에 연결되도록 배치되고, 가열 전극층과 상기 가열 전극층에 접하는 가변 저항층을 포함하는 메모리 셀 필라를 포함하고, 상기 가열 전극층의 양측벽은 상기 제1 방향으로 상기 제1 도전 라인의 양측벽에 얼라인되도록 배치되어 있다. 상기 가열 전극층은 상기 제1 방향의 상기 가변 저항층의 모서리 부분에서만 상기 가변 저항층의 하면과 접촉하게 배치됨과 아울러 상기 제2 방향으로 상기 가변 저항층의 하면과 전체적으로 접촉하게 배치된 대쉬 형태로 구성되어 있다.
본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자는 제1 방향을 따라 연장되고 상기 제1 방향과 수직의 제2 방향으로 서로 떨어져 배치된 복수개의 제1 도전 라인들; 상기 제1 도전 라인들의 상부에서 상기 제2 방향을 따라 연장되고 상기 제1 방향으로 서로 떨어져 배치된 복수개의 제2 도전 라인들; 및 상기 제1 도전 라인들과 상기 제2 도전 라인들 사이의 교차점에서 배치되고 서로 떨어져 배치된 복수개의 메모리 셀 필라들을 포함하며, 상기 메모리 셀 필라들은 상기 제1 도전 라인들 및 상기 제2 도전 라인들에 연결되도록 배치되고, 가열 전극층과 상기 가열 전극층에 접하는 가변 저항층을 포함하고, 상기 가열 전극층의 양측벽은 상기 제1 방향으로 상기 제1 도전 라인들의 양측벽에 얼라인되어 배치되고, 상기 제2 방향으로 상기 가열 전극층의 폭은 상기 제1 도전 라인들의 폭과 동일하게 구성한다. 상기 가열 전극층은 상기 제1 방향의 상기 가변 저항층의 모서리 부분에서만 상기 가변 저항층의 하면과 접촉하게 배치됨과 아울러 상기 제2 방향으로 상기 가변 저항층의 하면과 전체적으로 접촉하게 배치된 대쉬 형태로 구성되어 있다.
본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 제조 방법은 기판 상에 제1 도전층을 형성하는 단계; 상기 제1 도전층 상에 제1 방향으로 서로 떨어져 위치하는 제1 절연 패턴들을 형성하는 단계; 상기 제1 도전층 상에서 상기 제1 방향으로 상기 제1 절연 패턴들 사이에 가열 전극 물질층, 절연 스페이서층 및 캡필 절연 물질층을 형성함과 아울러 상기 제1 방향과 수직의 제2 방향으로 제1 도전층 상에 상기 가열 전극 물질층 및 상기 절연 스페이서층을 형성하는 단계; 상기 가열 전극 물질층, 절연 스페이서층, 캡필 절연 물질층 및 제1 도전층을 패터닝하여 상기 제1 절연 패턴들의 양측벽에 가열 전극층들, 절연 스페이서들 및 캡필 절연층을 형성함과 아울러 상기 제1 방향으로 상기 가열 전극층과 얼라인되고 상기 제2 방향으로 이격된 제1 도전 라인들을 형성하는 단계; 상기 가열 전극층들, 절연 스페이서들 및 제1 도전 라인들 사이에 상기 제1 방향으로 연장된 제2 절연 패턴을 형성하는 단계; 상기 가열 전극층들, 절연 스페이서들 및 캡필 절연층 상에 가변 저항 물질층을 포함하는 셀 적층 물질층을 형성하는 단계; 상기 셀 적층 물질층들을 패터닝하여 상기 제1 방향 및 제2 방향으로 각각 분리되고 가변 저항층을 포함하는 복수의 셀 적층 구조체들을 형성하는 단계; 상기 셀 적층 구조체들 사이에 형성되어 상기 제1 방향 및 제2 방향으로 각각 절연하는 제3 절연 패턴들을 형성하는 단계; 상기 셀 적층 구조체들 및 제3 절연 패턴들 상에 제2 도전층을 형성하는 단계; 및 상기 제2 도전층을 패터닝하여 상기 셀 적층 구조체들 상에서 제2 방향으로 연장되고 상기 제1 방향으로 이격된 복수의 제2 도전 라인들을 형성하는 단계를 포함한다.
본 발명의 기술적 사상의 일 실시예의 가변 저항 메모리 소자는 가열 전극 물질층과 워드 라인용 도전층(제1 도전층)을 제1 방향(워드 라인 방향)으로 동시에 식각함으로써 제1 방향(워드 라인 방향)으로 대쉬형(dash type) 가열 전극층과 워드 라인(제1 도전 라인)이 얼라인될 수 있다. 이에 따라, 본 발명의 기술적 사상의 가변 저항 메모리 소자는 대쉬형 가열 전극층과 가변 저항층간의 접촉 면적은 줄여 전력 소모를 최소화하면서 워드 라인들간의 브릿지를 억제하여 신뢰성을 향상시킬 수 있다.
본 발명의 기술적 사상의 일 실시예의 가변 저항 메모리 소자는 대쉬형(dash type) 가열 전극층 상에서 가변 저항 물질층과 선택 소자 물질층을 포함하는 셀 적층 물질층을 제1 방향 및/또는 제2 방향으로 동시에 식각되어 셀 적층 구조체를 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예의 가변 저항 메모리 소자는 가열 전극층 상에서 제1 방향으로 셀 적층 물질층을 식각한 후, 제2 방향으로 비트 라인용 도전층(제2 도전층) 및 셀 적층 물질층을 동시에 식각하여 셀 적층 구조체를 형성할 수 있다.
이에 따라, 본 발명의 기술적 사상의 일 실시예의 가변 저항 메모리 소자는 대쉬형 가열 전극층과 가변 저항층간의 접촉 면적은 줄여 전력 소모를 최소하면서도 가변 저항층의 동작을 안정되게 하여 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자에 대한 등가 회로도이다.
도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 가변 저항 메모리 소자의 평면 레이아웃도이다.
도 3a 내지 도 3e는 본 발명이 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 구성을 설명하기 위한 도면들이다.
도 4a 및 도 4b는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 가변 저항 메모리 소자를 설명하기 위한 도면들이다.
도 5a 내지 도 5c는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 가변 저항 메모리 소자를 설명하기 위한 도면들이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 가변 저항 메모리 소자를 설명하기 위한 사시도이다.
도 7a 및 도 7b는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 가변 저항 메모리 소자를 설명하기 위한 도면들이다.
도 8 내지 도 16은 본 발명의 기술적 사상에 의한 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 17 내지 도 20은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 21은 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 구성도이다.
도 22는 본 발명의 일 실시예에 의한 가변 저항 메모리 소자를 포함하는 데이터 처리 시스템의 구성도이다.
도 23은 본 발명의 일 실시예에 의한 가변 저항 메모리 소자를 포함하는 데이터 처리 시스템의 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다. 본 명세서에서, 구성 요소들의 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자에 대한 등가 회로도이다.
구체적으로, 가변 저항 메모리 소자(10)는 제1 방향(X 방향)을 따라 연장되고 제1 방향에 수직한 제2 방향(Y 방향)으로 서로 떨어져 배치된 복수의 워드 라인들(WL1, WL2)을 포함할 수 있다. 가변 저항 메모리 소자(10)는 워드 라인들(WL1, WL2)과 제3 방향(Z 방향)으로 이격되고, 제1 방향(X 방향)과 수직한 제2 방향(Y 방향)을 따라 연장되고 제1 방향으로 서로 떨어져 배치된 복수의 비트 라인들(BL1, BL2, BL3, BL4)을 포함할 수 있다. 제3 방향은 제1 방향 및 제2 방향과 수직한 방향이며, 기판(도 3a 내지도 도 3b)의 상부 표면에 수직한 수직 방향일 수 있다.
워드 라인들(WL1, WL2)은 제1 도전 라인들(또는 제1 신호 라인들)이라 명명할 수 있다. 비트 라인들(BL1, BL2, BL3, BL4)은 제2 도전 라인들(또는 제2 신호 라인들)이라 명명할 수 있다. 반대로, 워드 라인들(WL1, WL2)은 제2 도전 라인들(제2 신호 라인들)이라 명명할 수 있다. 비트 라인들(BL1, BL2, BL3, BL4)은 제1 도전 라인들(제1 신호 라인들)이라 명명될 수 있다.
메모리 셀(MC)은 비트 라인들(BL1, BL2, BL3, BL4)과 워드 라인들(WL1, WL2)과의 사이에 각각 배치될 수 있다. 메모리 셀(MC)은 비트 라인들(BL1, BL2, BL3, BL4)과 워드 라인들(WL1, WL2)의 교차점에 배치될 수 있고, 정보 저장을 위한 가변 저항층(ME)과 메모리 셀(MC)을 선택하기 위한 선택 소자(SW)를 포함할 수 있다. 선택 소자(SW)는 스위칭 소자 또는 억세스 소자로도 명명될 수도 있다.
메모리 셀(MC)은 제1 방향 및 제2 방향으로 배열된 단층의 메모리 셀 어레이를 구성할 수 있다. 가변 저항 메모리 소자(10)는 제3 방향으로 단층의 메모리 셀 어레이를 복수개 적층할 경우 3차원 수직 구조의 메모리 셀 어레이를 포함할 수 있다.
워드 라인(WL1)과 비트 라인(BL1) 사이에 배치되는 메모리 셀(MC)에서, 선택 소자(SW)는 워드 라인(WL1)에 전기적으로 연결되고, 가변 저항층(ME)은 비트 라인(BL4)에 전기적으로 연결되며, 가변 저항층(ME)과 선택 소자(SW)는 직렬로 연결될 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예컨대, 도 1에 도시된 것과는 달리, 메모리 셀(MC)에서 선택 소자(SW)와 가변 저항층(ME)의 위치가 바뀔 수 있다. 이에 따라, 메모리 셀(MC)에서 가변 저항층(ME)이 워드 라인(WL1)에 연결되고 선택 소자(SW)가 비트 라인(BL4)과 연결될 수도 있다.
가변 저항 메모리 소자(10)의 구동 방법에 대하여 간단히 설명한다. 워드 라인들(WL1, WL2)과 비트 라인들(BL1, BL2, BL3, BL4)을 통해 메모리 셀(MC)의 가변 저항층(ME)에 전압이 인가되어, 가변 저항층(ME)에 전류가 흐를 수 있다. 예컨대, 가변 저항층(ME)은 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있는 상변화 물질층을 포함할 수 있다.
그러나 가변 저항층(ME)은 이에 한정되는 것은 아니며, 인가된 전압에 따라 저항값이 달라지는 가변 저항체라면 어떠한 것도 포함할 수 있다. 예컨대, 선택된 메모리 셀(MC)은 가변 저항층(ME)에 인가되는 전압에 따라 가변 저항층(ME)의 저항이 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있다.
가변 저항층(ME)의 저항 변화에 따라, 메모리 셀(MC)은 '0' 또는 '1'과 같은 디지털 정보를 기억할 수 있고, 메모리 셀(MC)로부터 디지털 정보를 소거할 수도 있다. 예컨대, 메모리 셀(MC)에서 고저항 상태 '0'과 저저항 상태 '1'로 데이터를 기입할 수 있다. 여기서, 고저항 상태 '0'에서 저저항 상태 '1'로의 기입을 '셋(set) 동작'이라 칭할 수 있고, 저저항 상태 '1'에서 고저항 상태 '0'으로의 기입을 '리셋(reset) 동작'이라 칭할 수 있다. 그러나 본 발명의 실시예들에 따른 메모리 셀(MC)은 예시된 고저항 상태 '0' 및 저저항 상태 '1'의 디지털 정보에만 한정되는 것은 아니며, 다양한 저항 상태들을 저장할 수 있다.
워드 라인들(WL1, WL2) 및 비트 라인들(BL1, BL2, BL3, BL4)의 선택에 의해 임의의 메모리 셀(MC)이 어드레스될 수 있고, 워드 라인들(WL1, WL2) 및 비트 라인들(BL1, BL2, BL3, BL4) 사이에 소정의 신호를 인가하여, 메모리 셀(MC)을 프로그래밍할 수 있다. 비트 라인들(BL1, BL2, BL3, BL4)을 통하여 전류 값을 측정함으로써, 해당 메모리 셀(MC)의 가변 저항층(ME)의 저항값에 따른 정보, 즉 프로그래밍된 정보를 판독할 수 있다.
도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 가변 저항 메모리 소자의 평면 레이아웃도이다.
구체적으로, 도 2에 예시한 가변 저항 메모리 소자(100)는 도 1에 예시한 가변 저항 메모리 소자(10)와 동일한 등가 회로 구성을 가질 수 있다. 가변 저항 메모리 소자(100)는 기판(후의 도 3a 및 도 3b의 102) 상에서 제1 방향(X 방향)으로 상호 평행하게 연장되는 복수의 제1 도전 라인들(110)을 포함할 수 있다. 제1 도전 라인들(110)은 제1 방향을 따라 연장되고 제1 방향과 수직의 제2 방향(Y 방향)으로 서로 떨어져 배치될 수 있다.
가변 저항 메모리 소자(100)는 제1 도전 라인들(110) 상에서 제1 방향과 교차하는 제2 방향(Y 방향)으로 상호 평행하게 연장되는 복수의 제2 도전 라인들(170)을 포함할 수 있다. 제2 도전 라인들(110)은 제2 방향을 따라 연장되고 제1 방향과 수직의 제1 방향으로 서로 떨어져 배치될 수 있다. 본 실시예에서는 제1 방향 및 제2 방향이 상호 직교하는 경우를 예로 들어 설명하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
일 실시예에서, 제1 도전 라인들(110)은 도 1에 예시한 워드 라인들(WL1, WL2)을 구성하고, 제2 도전 라인들(170)은 도 1에 예시한 비트 라인들(BL1, BL2, BL3, BL4)을 구성할 수 있다. 다른 실시예에서, 제1 도전 라인들(110)은 비트 라인들(BL1, BL2, BL3, BL4)을 구성하고, 제2 도전 라인들(170)은 워드 라인들(WL1, WL2)을 구성할 수도 있다.
제1 도전 라인들(110) 및 제2 도전 라인들(170)은 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 제1 도전 라인들(110) 및 제2 도전 라인들(170)은 각각 W, Ti, Ta, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, TiCSiN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, Au, Ag, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금, 또는 이들의 조합을 포함할 수 있다. 제1 도전 라인들(110) 및 제2 도전 라인들(170)은 각각 도전성 배리어막을 더 포함할 수 있다. 도전성 배리어막은 예를 들면 Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있다.
제1 도전 라인들(110)과 제2 도전 라인들(170)과의 사이의 복수의 교차 지점에는 서로 떨어져 위치하고 메모리 셀(MC)을 구성하는 메모리 셀 필라들(pillar, P1)이 배치될 수 있다. 메모리 셀 필라들(P1)을 포함하여 도 2의 가변 저항 메모리 소자(100)의 구성에 관해서는 후에 자세하게 설명한다.
도 3a 내지 도 3e는 본 발명이 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 구성을 설명하기 위한 도면들이다.
구체적으로, 도 3a는 도 2의 가변 저항 메모리 소자(100)의 요부 구성을 보여주는 사시도이다. 도 3b는 도 2 및 도 3a의 A-A'선 단면, B1-B1'선 단면 및 B2-B2'선 단면의 주요 구성들을 보여주는 단면도이다. 도 3c는 도 2의 가변 저항 메모리 소자(100)의 제1 도전 라인(110), 가열 전극층(120)의 상면 레벨 및 제2 도전 라인(170)의 상호 배치 관계를 도시한 평면 레이아웃도이다. 도 3d는 도 3b의 점선 영역(100X)을 확대하여 도시한 단면도이다. 도 3e는 도 3a 및 도 3b의 가열 전극층(120)의 개략적인 사시도이다.
가변 저항 메모리 소자(100)는 도 3a 및 도 3b에 도시한 바와 같이 기판(102) 상에 층간 절연층(104)이 배치될 수 있다. 층간 절연층(104)은 제1 도전 라인(110)을 기판(102)으로부터 전기적으로 분리하기 위한 것으로서 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
제1 도전 라인들(110)은 제1 방향(X 방향)으로 연장되고 제1 방향과 수직한 제2 방향(Y 방향)으로 서로 분리되어 있다. 제1 도전 라인들(110) 사이에는 제2 절연 패턴(116B)이 형성될 수 있다. 제2 절연 패턴(116B)은 제2 방향으로 가열 전극층들(120)을 분리할 수 있다. 제2 절연 패턴(116B)은 후의 제조 공정을 볼 때 평탄화 절연 패턴층(planarization insulating pattern layer)일 수 있다. 제1 도전 라인들(110)과 제2 도전 라인들(170)과의 사이의 복수의 교차 지점들에는 각각 메모리 셀(도 2의 MC)을 구성하는 메모리 셀 필라(pillar, P1)가 배치될 수 있다. 메모리 셀 필라(P1)는 사각 기둥 형태로 도시하였으나 원기둥, 타원 기둥 및 다각형 기둥중 어느 하나로도 구성될 수 있다.
메모리 셀 필라(pillar, P1)는 제1 도전 라인(110) 및 제2 도전 라인(170)에 연결되도록 배치될 수 있다. 메모리 셀 필라(P1)는 제1 도전 라인(110) 상에 형성된 가열 전극층(120)과, 가열 전극층(120) 상에 형성된 셀 적층 구조체(CST1)를 포함할 수 있다.
제1 도전 라인(110)은 도 3a 내지 도 3c에 도시한 바와 같이 제1 방향으로 제1 폭(W1)을 가지고 연장될 수 있다. 가열 전극층(120)은 도 3a 내지 도 3c에 도시한 바와 같이 제2 방향으로 제2 폭(W2)을 가지고 연장될 수 있다. 제2 방향으로 가열 전극층의 폭(W2)은 제1 도전 라인들(110)의 폭(W1)과 동일할 수 있다. 가열 전극층(120)의 양측벽(SD2)은 제1 방향으로 제1 도전 라인(110)의 양측벽(SD1)에 얼라인되어 배치될 수 있다.
가열 전극층(120)의 양측벽(SD2)이 제1 방향으로 제1 도전 라인(110)의 양측벽(SD1)에 얼라인되고, 제2 방향으로 가열 전극층(120)의 폭(W2)과 제1 도전 라인(110)의 폭(W1)이 동일한 것은 후에 설명하는 바와 같이 제조 공정중에 가열 전극 물질층과 제1 도전층을 제1 방향으로 동시에 식각하기 때문에 얻어질 수 있다.
이로 인하여, 제2 방향으로 가열 전극층(120)과 제1 도전 라인들(110)간의 미스 얼라인으로 인한 가열 전극층들(120)이나 도전 라인들(110)간의 브릿지를 방지하여 가변 저항 메모리 소자(100)의 신뢰성을 향상시킬 수 있다.
아울러서, 가열 전극 물질층과 제1 도전층을 제1 방향으로 동시에 식각할 경우, 기판(102)에는 제1 방향으로 제1 도전 라인(110)의 양측벽(SD2)으로부터 리세스된 기판 리세부(103)가 형성될 수 있다. 기판 리세스부(103)로 인해 제1 도전 라인들(110) 사이의 절연 성능은 향상될 수 있다.
셀 적층 구조체(CST1)는 가열 전극층(120)과 접하는 가변 저항층(130), 가변 저항층(130) 상에 형성된 하부 전극층(140), 하부 전극층(140) 상에 형성된 선택 소자층(154), 선택 소자층(154) 상에 형성된 상부 전극층(160)을 포함할 수 있다. 셀 적층 구조체(CST1)은 하부 전극층(140) 상에 형성된 제1 인터페이스층(152) 및 선택 소자층(154) 상에 형성된 제2 인터페이스층(156)을 더 포함할 수 있다.
셀 적층 구조체(CST1)는 도 3a 내지 도 3c에 도시한 바와 같이 제1 방향으로 제3 폭(W3)을 가질 수 있다. 셀 적층 구조체(CST1)를 구성하는 가변 저항층(130) 및 선택 소자층(154)의 제1 방향의 폭도 동일하게 제3 폭(W3)을 가질 수 있다. 셀 적층 구조체(CST1)는 도 3a 내지 도 3c에 도시한 바와 같이 제2 방향으로 제4 폭(W4)을 가질 수 있다. 셀 적층 구조체(CST1)를 구성하는 가변 저항층(130) 및 선택 소자층(154)의 제2 방향의 폭도 동일하게 제4 폭(W4)을 가질 수 있다. 셀 적층 구조체(CST1)의 제1 방향 및 제2 방향의 폭(W3, W4)은 서로 같을 수도 있고 다를 수도 있다.
가변 저항층(130) 및 선택 소자층(154)의 폭(W3, W4)이 제1 방향 및 제2 방향으로 각각 동일한 것은 후에 설명하는 바와 같이 제조 과정중에 가변 저항 물질층 및 선택 소자 물질층을 동시에 식각하기 때문에 얻어질 수 있다. 이로 인하여, 가변 저항층(130) 및 선택 소자층(154)의 식각 손상, 특히 선택 소자층(154)의 식각 손상을 줄여 가변 저항 메모리 소자(100)의 신뢰성을 향상시킬 수 있다.
아울러서, 가변 저항 물질층 및 선택 소자 물질층을 제1 방향 및 제2 방향으로 동시에 식각할 경우, 갭필 절연층(124)에는 제2 방향으로 셀 적층 구조체(CST1)의 양측벽(SD3)으로부터 리세스된 캡필 리세부(125)가 형성될 수 있다. 캡필 리세스부(125)로 인해 셀 적층 구조체들(CST1) 사이의 절연 성능은 향상될 수 있다.
제1 인터페이스층(152) 및 제2 인터페이스층(156)은 각각 비금속 재료, 예를 들면 탄소(C)로 이루어질 수 있다. 일부 실시예에서, 제1 인터페이스층(152) 및 제2 인터페이스층(156)은 생략 가능하다. 선택 소자층(154)은 도 1에 예시한 선택 소자층(S)에 대응할 수 있다. 선택 소자층(154)은 비정질 상태의 칼코게나이드 스위칭 물질을 포함할 수 있다. 선택 소자층(154)은 선택 소자층(154)의 양단에 걸린 전압의 크기에 따라 저항이 변화할 수 있는 물질층을 포함할 수 있다.
예를 들면, 선택 소자층(154)은 오보닉 문턱 스위칭(Ovonic Threshold Switching, OTS) 물질을 포함할 수 있다. OTS 물질은 칼코게나이드 스위칭 물질을 포함할 수 있다. 일부 실시예에서, 선택 소자층(154)은 Si, Te, As, Ge, In, 또는 이들 원소의 조합을 포함할 수 있다. 선택 소자층(154)은 질소 원자(N)를 더 포함할 수 있다. 선택 소자층(154)의 구성 물질은 상기 예시한 바에 한정되지 않으며, 소자를 선택할 수 있는 기능을 할 수 있는 다양한 물질층을 포함할 수 있다.
셀 적층 구조체(CST1)는 제1 방향 및 제2 방향으로 제3 절연 패턴(162)에 의해 분리될 수 있다. 제3 절연 패턴(162)은 후의 제조 공정을 볼 때 평탄화 절연 패턴층일 수 있다. 제3 절연 패턴(162)은 제1 방향 및 제2 방향으로 연장되어 형성될 수 있다.
도 3a 및 도 3b에 도시한 바와 같이 제1 도전 라인(110) 상에서 제1 방향을 따라 일렬로 배치되는 제1 절연 패턴들(116A)과, 제1 절연 패턴들(116A) 사이에는 한 쌍의 메모리 셀 필라(P1)가 개재되어 있다. 제1 절연 패턴들(116A)은 후에 설명하듯시 층간 절연층(104) 상에 절연 물질층을 형성한 후, 사진 식각 공정에 의해 형성된 절연 패턴층(insulating pattern layer)일 수 있다. 제2 절연 패턴들(116B)은 제1 방향으로 상호 평행하게 연장되며, 제2 방향(Y 방향)을 따라 제2 절연 패턴(116B) 및 메모리 셀 필라(P1)가 하나씩 교대로 배치되어 있다.
메모리 셀 필라들(P1)은 도 3a 및 도 3b에 도시한 바와 같이 제1 절연 패턴(116A), 제2 절연 패턴(116B)), 제3 절연 패턴들(162)에 의해 상호 절연될 수 있다. 제1 절연 패턴(116A), 제2 절연 패턴(116B)), 제3 절연 패턴들(162)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
메모리 셀 필라들(P1) 및 제3 절연 패턴(162) 상에는 제2 방향으로 연장되고 제1 방향으로 서로 떨어져 있는 제2 도전 라인들(170)이 형성되어 있다. 제2 도전 라인들(170)은 제2 방향으로 연장된 제4 절연 패턴(172)에 의해 분리될 수 있다. 제4 절연 패턴(172)은 앞서 제1 절연 패턴(116A), 제2 절연 패턴(116B)), 제3 절연 패턴들(162)과 마찬가지로 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 제4 절연 패턴(172)은 후의 제조 공정을 볼 때 평탄화 절연 패턴층(planarization insulating pattern layer)일 수 있다.
가열 전극층(120)은 도 3c에 도시한 바와 같이 제1 도전 라인(110) 상에서 제2 방향으로 대쉬(dash) 형태로 형성된 대쉬형 가열 전극층일 수 있다. 가열 전극층(120)은 도 3a, 도 3b, 도 3d 및 도 3e에 도시한 바와 같이 대략 U자형 단면 형상을 가질 수 있다. 가열 전극층(120)은 대쉬형 가열 전극층이기 때문에, 가열 전극층(120)은 제1 방향으로 가변 저항층(130)의 하면의 일부분과 접촉하고, 제2 방향으로 가변 저항층(130)의 하면과 전체적으로 접촉할 수 있다. 대쉬형 가열 전극층(120)과 가변 저항층(130)간의 접촉 면적은 줄일 수 있어 전력 소모를 최소화할 수 있다.
가열 전극층(120)은 도 3e에 도시한 바와 같이 제1 도전 라인들(110)과 평행하게 연장되는 베이스부(base portion, 120B)와, 베이스부(120B)의 양단에서 제1 도전 라인들(110)로부터 멀어지는 방향으로 연장되는 2개의 핀부(fin portion, 120P)를 포함할 수 있다. 핀부(120P)는 기판(102)의 주면에 대하여 대략 수직 방향으로 연장되고, 베이스부(120B)와 핀부(120P)와의 사이의 사잇각(θ11)은 직각일 수 있다. 핀부(120P)는 제1 도전 라인들(110) 상에 배치되고 메모리 셀 필라(P1)에 접하는 제1 절연 패턴(116A)에 접할 수 있다. 핀부(120P)의 상부 접촉면(120T)은 가열 전극층(120)의 하면과 접촉할 수 있다.
가변 저항 메모리 소자(100)에서, 1개의 가열 전극층(120)은 2개의 메모리 셀 필라들(P1)에 의해 공유될 수 있다. 필요에 따라서, 베이스부(120b)의 중앙 부분을 절단하여 1개의 가열 전극층(120)이 1개의 메모리 셀 필라(P1)만 연결될 수 있다. 이렇게 될 경우에는, 1개의 핀부(120P)가 제1 방향으로 가변 저항층(130)의 일측 하면의 일부분 및 제2 방향으로는 가변 저항층(130)의 하면과 전체적으로 접촉할 수 있다.
2개의 메모리 셀 필라들(P1)에 의해 공유되는 1개의 가열 전극층(120)의 일측벽에는 절연 스페이서(122) 및 갭필 절연층(124)이 차례로 적층되어 있다. 1개의 가열 전극층(120)을 공유하는 2개의 메모리 셀 필라들(P1)은 절연 스페이서(122) 및 갭필 절연층(124)에 의해 상호 절연될 수 있다. 절연 스페이서(122)는 가열 전극층(120)의 상면 및 측벽에 접하고 가변 저항층(130)의 하면과 접하도록 배치될 수 있다. 절연 스페이서(122)는 대략 U자형 단면 형상을 가질 수 있다.
절연 스페이서(122)는 제1 절연 패턴(116A) 및 제2 절연 패턴(116B)의 구성 물질과는 다른 식각 선택비를 가지는 물질로 이루어지고, 갭필 절연층(124)은 제1 절연 패턴(116A) 및 제2 절연 패턴(116B)의 구성 물질과 동일 또는 유사한 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 제1 절연 패턴(116A), 제2 절연 패턴(116B), 및 갭필 절연층(124)은 실리콘 질화막으로 이루어지고, 절연 스페이서(122)는 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
가열 전극층(120)은 셋 또는 리셋 동작에서 가변 저항층(130)을 가열하는 기능을 할 수 있다. 가열 전극층(120)은 가변 저항층(130)과 반응하지 않으면서, 가변 저항층(130)이 상변화하기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있다. 가열 전극층(120)은 금속, 금속 질화물, 합금, 또는 탄소 계열의 도전 물질로 이루어질 수 있다. 예를 들면, 가열 전극층(120)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, C, SiC, SiCN, CN, TiCN, TaCN, 또는 이들의 조합으로 이루어질 수 있다.
가변 저항층(130)은 가열 시간에 따라 비정질(amorphous) 상태와 결정질(crystalline) 상태 사이에서 가역적으로 변화하는 상변화 물질을 포함할 수 있다. 예를 들면, 가변 저항층(130)은 양단에 인가되는 전압에 의해 발생하는 줄 열(Joule heat)에 의해 상(phase)이 가역적으로 변화될 수 있고, 이러한 상변화에 의해 저항이 변화될 수 있는 물질을 포함할 수 있다.
일부 실시예에서, 가변 저항층(130)은 상변화 물질로서 칼코게나이드 물질을 포함할 수 있다. 일부 실시예에서, 가변 저항층(130)은 Ge-Sb-Te(GST)를 포함할 수 있다. 예를 들면, 가변 저항층(130)은 Ge-Sb-Te는 Ge2Sb2Te5, Ge2Sb2Te7, GeSb2Te4, 또는 GeSb4Te7 등의 물질로 이루어질 수 있다.
가변 저항층(130)은 전술한 Ge-Sb-Te(GST) 외에도 다양한 칼코게나이드 물질을 포함할 수 있다. 예를 들면, 가변 저항층(130)은 칼코게나이드 물질로서, Si, Ge, Sb, Te, Bi, In, Sn, 및 Se 중에서 선택된 적어도 2 개의 원소를 포함하는 물질로 이루어질 수 있다.
일부 실시예에서, 가변 저항층(130)은 B, C, N, O, P, 및 S 중에서 선택된 적어도 하나의 불순물을 더 포함할 수 있다. 불순물에 의해 가변 저항 메모리 소자(100)의 구동 전류가 변화될 수 있다. 가변 저항층(130)은 금속을 더 포함할 수 있다. 예를 들면, 가변 저항층(130)은 Al, Ga, Zn, Ti, Cr, Mn, Fe, Co, Ni, Mo, Ru, Pd, Hf, Ta, Ir, Pt, Zr, Tl, Pd, 및 Po 중에서 선택된 적어도 하나의 금속을 포함할 수 있다. 일부 실시예에서, 가변 저항층(130)은 서로 다른 물성을 가지는 두 개 이상의 층들이 적층된 다층 구조를 가질 수 있다. 다층 구조를 이루는 복수의 층들의 수 또는 두께는 자유롭게 선택될 수 있다. 예를 들면, 가변 저항층(130)은 서로 다른 물질을 포함하는 복수의 층들이 교대로 적층되는 초격자(superlattice) 구조를 가질 수 있다.
가변 저항층(130)의 구성 물질은 상변화 물질에만 한정되는 것은 아니다. 가변 저항층(130)은 저항 변화 특성을 가지는 다양한 물질을 포함할 수 있다. 일부 실시예에서, 가변 저항층(130)은 전이 금속 산화물을 포함할 수 있으며, 이 경우 가변 저항 메모리 소자(100)는 ReRAM(resistive RAM) 소자를 구성할 수 있다.
다른 일부 실시예에서, 가변 저항층(130)은 자성체로 이루어지는 2 개의 전극과, 이들 2 개의 자성체 전극 사이에 개재되는 유전체를 포함하는 MTJ(magnetic tunnel junction) 구조를 가질 수 있으며, 이 경우 가변 저항 메모리 소자(100)는 MRAM(magnetic RAM) 소자를 구성할 수 있다.
하부 전극층(140) 및 상부 전극층(160)은 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 하부 전극층(140) 및 상부 전극층(160)은 W, Ti, Ta, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, TiCSiN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 이들의 조합으로 이루어질 수 있다.
1개의 메모리 셀 필라(P1)에서, 셀 적층 구조체(CST1)는 제1 절연 패턴(116A)의 측벽에 얼라인될 수 있다. 절연 스페이서(122)는 가열 전극층(120)의 핀부(120P) 및 베이스부(120B)의 표면과 가변 저항층(130)의 하면과 접하도록 배치될 수 있다. 핀부(120P)는 절연 스페이서(122)를 사이에 두고 갭필 절연층(124)으로부터 이격되어 있다. 절연 스페이서(122)는 가열 전극층(120)의 베이스부(120B)에 접하는 저면과, 가변 저항층(130)의 하면에 접하는 상면을 가질 수 있다.
절연 스페이서(122)는 가열 전극층(120)의 베이스부(120B)와 핀부(120P)와의 사이의 오목한 코너부(reentrant corner portion)(C1)를 채우도록 배치될 수 있다. 하부 전극층(140)의 상면과 갭필 절연층(124)의 상면은 동일 평면상에서 연장될 수 있다.
가변 저항 메모리 소자(100)는 가열 전극층(120)에 포함된 핀부(120P)와 가변 저항층(130)의 하면이 접촉함으로써, 가열 전극층(120)과 가변 저항층(130)과의 접촉 면적을 최소화되고, 가열 전극층(120)을 통해 전류가 인가될 때 히팅 효율을 높일 수 있다. 이에 따라, 크로스 포인트 적층 구조의 가변 저항 메모리 소자(100)에서 가열 전극층(120)의 핀부(120P)로 인해 리셋 전류를 감소시켜 전력 소모를 최소화할 수 있으며, 스위칭 동작시의 히팅 효율을 높임으로써 신뢰성을 향상시킬 수 있다.
도 4a 및 도 4b는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 가변 저항 메모리 소자를 설명하기 위한 도면들이다.
구체적으로, 도 4a는 도 2의 A-A'선 단면, B1-B1'선 단면, 및 B2-B2'선 단면에 대응하는 부분들의 주요 구성들을 보여주는 단면도이다. 도 4b는 도 4a의 점선 영역(100X-1)을 확대하여 도시한 단면도이다. 도 4a 및 도 4b에서, 도 3a 내지 도 3e와 동일한 참조번호는 동일한 부재를 나타낸다. 가변 저항 메모리 소자(100-1)는 도 3a 내지 도 3e에 예시한 가변 저항 메모리 소자(100)와 대체로 동일한 구성을 가진다.
다만, 가변 저항 메모리 소자(100-1)는 도 4a의 제1 방향(X 방향)의 단면에 보듯이 제2 도전 라인(170)이 제2 방향으로 연장될 수 있다. 제2 도전 라인(170)은 제1 방향으로 제5 폭(W5)을 가질 수 있다. 제1 방향으로 제2 도전 라인(170)의 폭(W5)은 셀 적층 구조체(CST1)의 폭(W3)과 동일할 수 있다. 제2 도전 라인(170)의 양측벽(SD4)은 제2 방향으로 셀 적층 구조체(CST1)의 양측벽(SD3)에 얼라인되어 배치될 수 있다.
제1 방향으로 셀 적층 구조체(CST1)의 폭(W3)과 제2 도전 라인(170)의 폭(W5)이 동일한 것은 후에 설명하는 바와 같이 제조 과정중에 제2 도전층과 셀 적층 물질층을 제2 방향으로 동시에 식각하기 때문에 얻어질 수 있다. 아울러서, 셀 적층 구조체들(CST1) 및 제2 도전 라인들(170) 사이에는 제2 방향으로 제5 절연 패턴(175)이 형성될 수 있다. 제5 절연 패턴(175)은 후의 제조 공정을 볼 때 평탄화 절연 패턴층(planarization insulating pattern layer)일 수 있다. 이로 인하여, 가변 저항층(130) 및 선택 소자층(154)의 식각 손상, 특히 선택 소자층(154)의 식각 손상을 줄여 가변 저항 메모리 소자(100-1)의 신뢰성을 향상시킬 수 있다.
도 5a 내지 도 5c는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 가변 저항 메모리 소자를 설명하기 위한 도면들이다.
구체적으로, 도 5a는 도 2의 A-A'선 단면, B1-B1'선 단면, 및 B2-B2'선 단면에 대응하는 부분들의 주요 구성들을 보여주는 단면도이다. 도 5b는 도 5a의 점선 영역(100X-2)을 확대하여 도시한 단면도이다. 도 5c는 가열 전극층(120-1)의 개략적인 사시도이다. 도 5a 내지 도 5c에서, 도 3a 내지 도 3e와 동일한 참조번호는 동일한 부재를 나타낸다. 가변 저항 메모리 소자(100-2)는 도 3a 내지 도 3e에 예시한 가변 저항 메모리 소자(100)와 대체로 동일한 구성을 가진다.
단, 가변 저항 메모리 소자(100-2)의 제1 절연 패턴(116A-1)은 메모리 셀 필라(P1-1)의 하부에서 경사진 측벽(116S)을 가질 수 있다. 제1 절연 패턴(116A-1)은 기판(102)에 가까워질수록 제1 방향의 폭이 더 커질 수 있다. 이에 따라, 메모리 셀 필라(P1-1)에서, 가열 전극층(120-1) 및 절연 스페이서(122)는 제1 절연 패턴(116A-1)의 경사진 측벽(116S)에 접하여 형성될 수 있다.
가열 전극층(120-1)은 제1 도전 라인(110)과 평행하게 연장되는 베이스부(120B)와, 베이스부(120B)의 양단부로부터 기판(102)으로부터 멀어지는 방향으로 제1 절연 패턴(116A-1)의 경사진 측벽(116S)을 따라 연장되는 2개의 경사진 핀부(120P-1)를 포함한다. 베이스부(120B)와 경사진 핀부(120P-1)와의 사이의 사잇각(θ21)은 둔각일 수 있다. 다시 말해, 경사진 핀부(120P-1)의 측벽과 베이스부(120B)의 표면의 사이의 사잇각(θ21)은 둔각일 수 있다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 가변 저항 메모리 소자를 설명하기 위한 사시도이다.
구체적으로, 가변 저항 메모리 소자(200)는 기판(102) 상에 제1 방향(X 방향)으로 상호 평행하게 연장되는 하부 워드 라인들(210), 제2 방향(Y 방향)으로 상호 평행하게 연장되는 공통 비트 라인들(220), 및 제1 방향(X 방향)으로 상호 평행하게 연장되는 상부 워드 라인들(230)을 포함할 수 있다. 일 실시예에서, 하부 워드 라인들(210) 및 공통 비트 라인들(220)은 도 3a 내지 도 3e에 예시한 제1 도전 라인들(110) 및 제2 도전 라인들(170)에 대응할 수 있다. 일 실시예에서, 공통 비트 라인들(220) 및 상부 워드 라인들(230)은 도 3a 내지 도 3e에 예시한 제1 도전 라인들(110) 및 제2 도전 라인들(170)에 대응할 수 있다.
하부 워드 라인들(210)과 공통 비트 라인(230)과의 사이의 교차 지점에는 각각 제1 메모리 셀들(MC1)이 배치될 수 있다. 공통 비트 라인(220)과 상부 워드 라인(230)과의 사이의 교차 지점에는 제2 메모리 셀들(MC2)이 배치될 수 있다. 제1 메모리 셀들(MC1) 및 제2 메모리 셀들(MC2)은 각각 도 3a 내지 도 3e를 참조하여 설명한 메모리 셀 필라(P1)로 이루어질 수 있다.
가변 저항 메모리 소자(200)에서, 제1 메모리 셀들(MC1)의 형상과 제2 메모리 셀들(MC2)의 형상이 서로에 대하여 90ㅀ회전 이동된 합동(congruence) 형상을 가질 수 있다. 제1 메모리 셀(MC1)에 대한 제2 메모리 셀(MC2)의 회전 각도는 도 6에 예시한 바에 한정되는 것은 아니며, 필요에 따라 다양하게 선택될 수 있다.
도 6에는 제1 메모리 셀들(MC1) 및 제2 메모리 셀들(MC2)이 각각 도 3a 내지 도 3e에 예시한 메모리 셀 필라(P1)로 구성된 것으로 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)은 도 5a 내지 도 5c에 예시한 메모리 셀 필라(P1-1) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 구조들 중에서 선택되는 메모리 셀 필라로 구성될 수 있다.
도 7a 및 도 7b는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 가변 저항 메모리 소자를 설명하기 위한 도면들이다.
구체적으로, 도 7a는 본 발명의 기술적 사상에 의한 실시예에 따른 가변 저항 메모리 소자의 요부 구성을 보여주는 사시도이고, 도 7b는 도 7a의 A-A'선 단면의 주요 구성들을 보여주는 단면도이다. 도 7a 및 도 7b에 있어서, 도 3a 내지 도 3e와, 도 6에서와 동일한 참조부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
가변 저항 메모리 소자(300)는 기판(102) 상에 형성된 구동 회로 영역(310)을 포함하고, 구동 회로 영역(310) 상에 메모리 셀들이 배치되는 COP(Cell On Peri) 구조를 가진다. 보다 상세히 설명하면, 가변 저항 메모리 소자(300)는 기판(102) 상의 제1 레벨에 형성된 구동 회로 영역(310)과, 기판(102) 상의 제1 레벨보다 높은 레벨에 형성된 복수의 제1 메모리 셀들(MC1) 및 복수의 제2 메모리 셀들(MC2)을 포함한다.
구동 회로 영역(310)은 제1 메모리 셀들(MC1) 및 제2 메모리 셀들(MC2)을 구동하기 위한 주변 회로들 또는 구동 회로들이 배치되는 영역들일 수 있다. 구동 회로 영역(310)에 배치되는 주변 회로들은 제1 메모리 셀들(MC1) 및 제2 메모리 셀들(MC2)의 구동을 위해 입력/출력되는 데이터를 고속으로 처리할 수 있는 회로들일 수 있다. 일부 실시예에서, 주변 회로들은 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier), 데이터 인/아웃 회로(data in/out circuit) 또는 로우 디코더(row decoder) 등을 포함할 수 있다.
도 7b에 예시한 바와 같이, 기판(102)에는 소자 분리막(105)에 의해 활성 영역(AC)이 정의될 수 있다. 기판(102)의 활성 영역(AC) 위에는 구동 회로 영역(310)을 구성하는 복수의 트랜지스터(TR)가 형성될 수 있다. 복수의 트랜지스터(TR)는 각각 게이트(G), 게이트 절연층(GD), 및 소스/드레인 영역(SD)을 포함할 수 있다. 게이트(G)의 양 측벽은 절연 스페이서(306)로 덮일 수 있고, 게이트(G) 및 절연 스페이서(306) 위에 식각 정지막(308)이 형성될 수 있다. 식각 정지막(308)은 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 식각 정지막(308) 상에 복수의 층간 절연층(312A, 312B, 312C)이 순차적으로 적층될 수 있다. 복수의 층간 절연층(312A, 312B, 312C)은 실리콘 산화물, 실리콘 산질화물, 실리콘 산질화물 등을 포함할 수 있다.
구동 회로 영역(310)은 복수의 트랜지스터(TR)에 전기적으로 연결되는 다층 배선 구조(314)를 포함한다. 다층 배선 구조(314)는 복수의 층간 절연층(312A, 312B, 312C)에 의해 상호 절연될 수 있다. 다층 배선 구조(314)는 기판(102) 상에 차례로 순차적으로 적층되고 상호 전기적으로 연결되는 제1 콘택(316A), 제1 배선층(318A), 제2 콘택(316B), 및 제2 배선층(318B)을 포함할 수 있다. 제1 배선층(318A) 및 제2 배선층(318B)은 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다.
도 7a 및 도 7b에서, 다층 배선 구조(314)가 제1 배선층(318A) 및 제2 배선층(318B)을 포함하는 2층의 배선 구조를 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 구동 회로 영역(310)의 레이아웃, 게이트(G)의 종류 및 배열에 따라 다층 배선 구조(314)가 3층 또는 그 이상의 다층 배선 구조를 가질 수도 있다.
복수의 층간 절연층(312A, 312B, 312C) 상에는 또 다른 층간 절연층(104)이 형성될 수 있다. 도시하지는 않았으나, 복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)과 구동 회로 영역(810)과의 사이에 연결되는 배선 구조물(도시 생략)이 층간 절연층(104)을 관통하여 배치될 수 있다. 가변 저항 메모리 소자(300)에서, 구동 회로 영역(310) 상부에 복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)이 배치됨에 따라 가변 저항 메모리 소자(300)의 집적도가 더욱 높아질 수 있다.
다음에, 본 발명의 기술적 사상에 의한 실시예에 따른 가변 저항 메모리 소자들의 제조 방법에 대하여 상세히 설명한다.
도 8 내지 도 16은 본 발명의 기술적 사상에 의한 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
구체적으로, 도 8 내지 도 16을 참조하여 도 3a 내지 도 3e에 예시한 가변 저항 메모리 소자(100)의 예시적인 제조 방법을 설명한다. 도 8 내지 도 16에는 도 3a의 A-A'선 단면, B1-B1'선 단면, 및 B2-B2'선 단면에 대응하는 부분들의 주요 구성들이 공정 순서에 따라 도시되어 있다.
도 8을 참조하면, 기판(102)상에 층간 절연층(104)을 형성하고, 층간 절연층(104) 위에 제1 도전층(110L)을 형성한다. 제1 도전층(110L) 상에 제1 절연 패턴(116A)을 형성한다. 제1 절연 패턴(116A)은 층간 절연층(104) 상에 절연 물질층을 형성한 후, 사진 식각 공정에 의해 형성된 절연 패턴층(insulating pattern layer)일 수 있다.
제1 절연 패턴(116A)은 제2 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다. 제1 절연 패턴(116A)의 양측벽은 대략 제3 방향, 즉 기판(102)의 상부 표면에 수직한 수직 방향(Z 방향)으로 연장될 수 있다. 제1 절연 패턴(116A)은 질화막 또는 산화막으로 이루어질 수 있다. 예를 들면, 제1 절연 패턴(116A)은 실리콘 질화막을 포함할 수 있다.
제1 절연 패턴(116A)은 제1 방향(X 방향)으로 제6 폭(W6)을 가질 수 있으며, 제1 간격(G1)을 사이에 두고 서로 이격되도록 배치될 수 있다. 제1 간격(G1)은 제6 폭(W6)의 약 2배 일 수 있다. 제1 간격(G1)은 메모리 셀 필라(P1)(도 3a 내지 도 3d 참조)를 형성하는 데 필요한 물질들이 매립되는 매립 공간을 제공할 수 있다. 제1 도전층(110L)이 제1 절연 패턴(116A) 각각의 사이에서 제1 간격(G1)을 통해 노출될 수 있다.
도 9를 참조하면, 제1 절연 패턴(116A) 및 제1 도전층(110L)의 노출 표면을 컨포멀(conformal)하게 덮는 가열 전극 물질층(120L) 및 절연 스페이서층(122L)을 형성한 후, 절연 스페이서층(122L) 위에서 제1 절연 패턴(116A) 각각의 사이의 공간을 채우는 갭필 절연 물질층(124L)을 형성한다.
가열 전극 물질층(120L), 절연 스페이서층(122L) 및 갭필 절연 물질층(124L)의 구성 물질은 각각 도 3a 내지 도 3에 설명한 가열 전극층(120), 제1 절연 스페이서(122), 및 갭필 절연층(124)의 구성 물질에 대하여 설명한 바와 같다. 절연 스페이서층(122L) 및 갭필 절연 물질층(124L)은 식각 선택비가 서로 다른 물질로 이루어질 수 있다. 예를 들면, 절연 스페이서층(122L)은 실리콘 산화막으로 이루어지고, 갭필 절연 물질층(124L)은 실리콘 질화막으로 이루어질 수 있다.
도 10을 참조하면, 제1 절연 패턴(116A)의 상면이 노출되도록 제1 절연 패턴(116A) 상부의 불필요한 막질들을 제거한다. 이렇게 되면, 가열 전극 물질층(120L), 절연 스페이서층(122L) 및 갭필 절연 물질층(124L)이 제1 절연 패턴들(116A) 사이에 남게 된다. 불필요한 막질들을 제거하는 동안 제1 절연 패턴(116A), 가열 전극 물질층(120L), 절연 스페이서층(122L), 및 갭필 절연 물질층(124L) 각각의 두께가 낮아질 수도 있다. 불필요한 부분들을 제거하기 위하여, CMP(chemical mechanical polishing) 또는 에치백 (etchback) 공정을 수행할 수 있다.
도 11을 참조하면, 제1 절연 패턴(116A), 가열 전극 물질층(120L), 절연 스페이서층(122L), 및 갭필 절연 물질층(124L) 상에 제1 마스크 패턴(M1)을 형성한다. 제1 마스크 패턴(M1)을 식각 마스크로 이용하여 갭필 절연 물질층(124L), 절연 스페이서층(122L), 가열 전극 물질층(120L) 및 제1 도전층(110L)을 동시에 식각한다.
제1 마스크 패턴(M1)은 도 3a 내지 도 3d에 도시한 바와 같이 제1 도전 라인(110)과 동일하게 제1 방향(X 방향)으로 상호 평행하게 연장되는 라인 패턴으로 이루어질 수 있다. 제1 마스크 패턴(M1)은 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
이에 따라, 제1 방향으로 연장되는 제1 도전 라인(110), 가열 전극층(120), 절연 스페이서(122), 및 갭필 절연층(124)을 포함하는 라인 형상의 패턴 구조물을 형성한다. 패턴 구조물들 사이의 라인 공간(LS1)을 통해 층간 절연층(104)이 노출될 수 있다. 제1 도전 라인(110)은 제1 방향, 예를 들면 X 방향으로 연장되도록 형성될 수 있다.
앞서 설명한 바와 같이, 가열 전극 물질층(120L)과 제1 도전층(110L)을 제1 방향으로 동시에 식각할 경우, 가열 전극층(120)의 양측벽(SD2)은 제1 방향으로 제1 도전 라인(110)의 양측벽(SD1)에 얼라인되어 배치될 수 있다. 아울러서, 기판(102)에는 제1 방향으로 제1 도전 라인(110)의 양측벽(SD2)으로부터 리세스된 기판 리세부(103)가 형성될 수 있다.
기판 리세스부(103)로 인해 제1 도전 라인들(110) 사이의 절연 성능은 향상될 수 있다. 아울러서, 제2 방향으로 가열 전극층(120)과 제1 도전 라인들(110)이 얼라인되어 있기 때문에, 가열 전극층들(120)이나 도전 라인들(110)간의 미스 얼라인으로 인한 브릿지를 방지하여 가변 저항 메모리 소자의 신뢰성을 향상시킬 수 있다.
도 12를 참조하면, 제1 마스크 패턴(M1)을 제거한 후, 패턴 구조물들 사이의 라인 공간(LS1)을 채우는 제2 절연 패턴(116B)을 형성한다. 제2 절연 패턴(116B)의 양측벽은 대략 제3 방향(Z 방향)으로 연장될 수 있다.
제2 절연 패턴(116B)을 형성하기 위하여, 도 11의 결과물 상에 복수의 라인 공간(LS1)을 채우기에 충분한 두께의 절연층을 형성한 후, 제1 절연 패턴(116A), 가열 전극층(120), 절연 스페이서(122), 및 갭필 절연층(124)의 상면들이 노출되도록 절연층의 불필요한 부분을 CMP 또는 에치백에 의해 제거할 수 있다.
제2 절연 패턴(116B)은 라인 공간(LS1)을 절연층으로 채우고 평탄화하여 만들어지는 평탄화 절연 패턴층(planarization insulating pattern layer)일 수 있다. 절연층의 불필요한 부분을 제거하는 동안 복수의 제1 절연 패턴(116A), 가열 전극층(120), 절연 스페이서(122), 및 갭필 절연층(124)의 높이가 낮아질 수 있다.
제2 절연 패턴(116B)은 제2 방향(Y 방향)으로 제7 폭(W7)을 가질 수 있으며, 제2 간격(G2)을 사이에 두고 서로 이격되도록 배치될 수 있다. 제2 간격(G2)은 가열 전극층(120)이나 제1 도전 라인(110)의 제2 방향을 따르는 폭(도 3a 및 도 3b의 W1 및 W2)에 대응할 수 있다.
도 13을 참조하면, 가열 전극층(120)의 위에서 제1 절연 패턴(116A), 제2 절연 패턴(116B), 절연 스페이서(122) 및 캡필 절연층(124)을 덮는 셀 적층 물질층(CSTL1)을 형성한다. 셀 적층 물질층(CSTL1)은 가변 저항 물질층(130L), 하부 전극 물질층(140L), 제1 인터페이스 물질층(152L), 선택 소자 물질층(154L), 제2 인터페이스 물질층(156L), 및 상부 전극 물질층(160L)으로 구성될 수 있다.
셀 적층 물질층(CSTL1)은 가변 저항 물질층(130L) 상에 하부 전극 물질층(140L), 제1 인터페이스 물질층(152L), 선택 소자 물질층(154L), 제2 인터페이스 물질층(156L), 및 상부 전극 물질층(160L)을 차례로 형성하여 얻어질 수 있다.
도 14를 참조하면, 사진식각공정을 이용하여 셀 적층 물질층(CSTL1)을 제1 방향 및 제2 방향으로 패터닝하여 셀 적층 구조체(CST1)를 형성한다. 셀 적층 구조체(CST1)는 상부 전극층(160), 제2 인터페이스층(156), 선택 소자층(154), 제1 인터페이스층(152), 하부 전극층(140), 및 가변 저항층(130)으로 이루어질 수 있다. 셀 적층 구조체(CST1)는 도 3a 및 도 3b에 도시한 바와 같이 가열 전극층(120)을 포함하여 메모리 셀 필라(P1)을 구성할 수 있다. 셀 적층 구조체(CST1)는 도 2의 메모리 셀(MC)에 대응하는 위치에 하나씩 배치되어 평면에서 볼 때 매트릭스 형상으로 배열될 수 있다.
가변 저항 물질층(130L) 및 선택 소자 물질층(154L)을 포함하는 셀 적층 물질층(CSTL1)을 동시에 식각하여 셀 적층 구조체(CST1)를 형성할 경우, 가변 저항층(130) 및 선택 소자층(154)의 식각 손상, 특히 선택 소자층(154)의 식각 손상을 줄여 가변 저항 메모리 소자의 신뢰성을 향상시킬 수 있다
일 실시예에서, 셀 적층 구조체(CST1)는 사진식각공정을 이용하여 셀 적층 물질층(CSTL1)을 제1 방향으로 패터닝한 다음 제2 방향으로 패터닝하여 형성할 수 있다. 일 실시예에서, 셀 적층 구조체(CST1)는 사진식각공정을 이용하여 셀 적층 물질층(CSTL1)을 제1 방향 및 제2 방향으로 동시에 패터닝하여 형성할 수 있다.
이에 따라, 가변 저항층(130) 및 선택 소자층(154)을 포함하는 셀 적층 구조체(CST1)는 제1 방향으로 제3 폭(W3)을 가질 수 있다. 또한, 가변 저항층(130) 및 선택 소자층(154)을 포함하는 셀 적층 구조체(CST1)는 제2 방향으로 제4 폭(W4)을 가질 수 있다. 셀 적층 구조체(CST1)의 제1 방향 및 제2 방향의 폭(W3, W4)은 서로 같을 수도 있고 다를 수도 있다.
아울러서, 가변 저항 물질층 및 선택 소자 물질층을 포함하는 셀 적층 물질층을 제2 방향으로 동시에 식각할 경우, 갭필 절연층(124)에는 제2 방향으로 셀 적층 구조체(CST1)의 양측벽(SD3)으로부터 리세스된 캡필 리세부(125)가 형성될 수 있다. 캡필 리세스부(125)로 인해 셀 적층 구조체들(CST1) 사이의 절연 성능은 향상될 수 있다.
도 15를 참조하면, 셀 적층 구조체들(CST1) 사이를 채우는 제3 절연 패턴(162)을 형성한다. 제3 절연 패턴(162)은 셀 적층 구조체들(CST1) 사이에 절연층을 형성한 후, 평탄화여 얻어지는 평탄화 절연 패턴층일 수 있다. 제3 절연 패턴(162)은 제1 방향 및 제2 방향으로 연장되어 형성될 수 있다.
도 16을 참조하면, 셀 적층 구조체(CST1)를 제2 방향으로 가로지르면서 연장되는 제2 도전 라인들(170)을 형성한다. 제2 도전 라인들(170)은 셀 적층 구조체들(CST1) 및 제3 절연 패턴(162) 상에 제2 도전층을 형성한 후, 사진식각공정을 이용하여 제2 방향으로 연장되게 제2 도전 라인들(170)을 형성한다.
이어서, 제2 도전 라인들(170) 사이를 채우는 절연층을 형성한 평탄화하여 제4 절연 패턴(172)을 형성한다. 제4 절연 패턴(172)은 제2 도전 라인들(170) 사이에 절연층을 형성한 후, 평탄화여 얻어지는 평탄화 절연 패턴층일 수 있다.
앞서 도 8 내지 도 16을 참조하여 도 3a 내지 도 3e에 예시한 가변 저항 메모리 소자(100)의 제조 방법에 대하여 설명하였으나, 도 8 내지 도 16을 참조하여 설명한 공정, 또는 이로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 방법들을 이용하여도 가변 저항 메모리 소자를 제조할 수 있다.
도 17 내지 도 19는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
구체적으로, 도 17 내지 도 19를 참조하여 도 4a 및 도 4b에 예시한 가변 저항 메모리 소자(100-1)의 제조 방법을 설명한다. 도 17 내지 도 19에는 도 3a의 A-A'선 단면, B1-B1'선 단면, 및 B2-B2'선 단면에 대응하는 부분들의 주요 구성들이 공정 순서에 따라 도시되어 있다. 도 17 내지 도 19에서, 도 8 내지 도 16과 동일한 내용은 간단히 설명하거나 생략한다.
도 13에 도시한 바와 같이 가열 전극층(120)의 위에서 제1 절연 패턴(116A), 제2 절연 패턴(116B), 절연 스페이서(122) 및 캡필 절연층(124)을 덮는 셀 적층 물질층(CSTL1)을 형성한다. 셀 적층 물질층(CSTL1)은 앞서 설명한 바와 같이 가변 저항 물질층(130L), 하부 전극 물질층(140L), 제1 인터페이스 물질층(152L), 선택 소자 물질층(154L), 제2 인터페이스 물질층(156L), 및 상부 전극 물질층(160L)으로 구성될 수 있다.
도 17을 참조하면, 사진식각공정을 이용하여 셀 적층 물질층(CSTL1)을 제1 방향으로 패터닝하여 제1 방향으로 연장된 제1 셀 적층 구조체(CST1a)를 형성한다. 이때, 제2 방향으로는 셀 적층 물질층(CSTL1)은 패터닝되지 않는다.
제1 방향으로 연장된 셀 적층 구조체(CST1a)는 제1 방향으로 연장된 상부 전극층(160), 제2 인터페이스층(156), 선택 소자층(154), 제1 인터페이스층(152), 하부 전극층(140), 및 가변 저항층(130)으로 이루어질 수 있다. 가변 저항층(130) 및 선택 소자층(154)을 포함하고 제1 방향으로 연장된 제1 셀 적층 구조체(CST1a)는 제2 방향으로 제4 폭(W4)을 가질 수 있다.
도 18을 참조하면, 제1 방향으로 제1 셀 적층 구조체들(CST1a)의 사이를 채우는 제3 절연 패턴(162)을 형성한다. 제3 절연 패턴(162)은 제1 방향으로 제1 셀 적층 구조체들(CST1a) 사이에 절연층을 형성한 후, 평탄화여 얻어지는 평탄화 절연 패턴층일 수 있다. 제3 절연 패턴(162)은 제1 방향으로 연장되어 형성될 수 있다. 계속하여, 제2 방향의 셀 적층 물질층(CSTL1), 제1 방향의 제1 셀 적층 구조체(CST1a) 및 제3 절연 패턴(162) 상에 제2 도전층(170L)을 형성한다.
도 19를 참조하면, 제2 도전층(170L) 및 제2 방향의 셀 적층 물질층(CSTL1)을 제2 방향으로 패터닝하여 제2 방향으로 연장된 제2 도전 라인(170) 및 제2 방향으로 연장된 제2 셀 적층 구조체(CST1b)를 동시에 형성한다. 제2 도전층(170L) 및 셀 적층 물질층(CSTL1)을 제2 방향으로 동시에 식각할 경우, 갭필 절연층(124)에는 제2 방향으로 제2 셀 적층 구조체(CST1b)의 양측벽(SD3)으로부터 리세스된 캡필 리세부(125)가 형성될 수 있다. 아울러서, 가변 저항층(130) 및 선택 소자층(154)을 포함하는 제2 방향으로 연장된 제2 셀 적층 구조체(CST1b)는 제1 방향으로 제3 폭(W3)을 가질 수 있다.
도 20을 참조하면, 제2 방향으로 연장된 제2 도전 라인들(170) 및 제2 방향으로 연장된 제2 셀 적층 구조체들(CST1b) 사이를 채우는 제5 절연 패턴(173)을 형성한다. 제5 절연 패턴(173)은 제2 방향으로 연장된 제2 도전 라인들(170) 및 제2 방향으로 제2 셀 적층 구조체들(CST1b) 사이에 절연층을 형성한 후, 평탄화하여 얻어지는 평탄화 절연 패턴층일 수 있다.
도 21은 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 구성도이다.
구체적으로, 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자(400)는 메모리 셀 어레이(410), 디코더(420), 리드/라이트 회로(430), 입출력 버퍼(440) 및 컨트롤러(450)를 포함한다. 메모리 셀 어레이(410)는 앞서 설명한 메모리 셀들을 포함할 수 있다.
메모리 셀 어레이(410) 내의 복수의 메모리 셀은 워드 라인(WL)을 통해 디코더(420)와 접속되고, 비트 라인(BL)을 통해 리드/라이트 회로(430)에 접속된다. 디코더(420)는 외부 어드레스(ADD)를 인가받으며, 제어 신호(CTRL)에 따라 동작하는 컨트롤러(450)의 제어에 의해 메모리 셀 어레이(410) 내의 접근하고자 하는 로우 어드레스 및 컬럼 어드레스를 디코딩한다.
리드/라이트 회로(430)는 입출력 버퍼(440) 및 데이터 라인(DL)으로부터 데이터(DATA)를 제공받아, 컨트롤러(450)의 제어에 의해 메모리 셀 어레이(410)의 선택된 메모리 셀에 데이터를 기록하거나, 또는 컨트롤러(450)의 제어에 따라 메모리 셀 어레이(410)의 선택된 메모리 셀로부터 리드한 데이터를 입출력 버퍼(440)로 제공한다.
도 22는 본 발명의 일 실시예에 의한 가변 저항 메모리 소자를 포함하는 데이터 처리 시스템의 구성도이다.
구체적으로, 데이터 처리 시스템(500)은 호스트 및 가변 저항 메모리 소자(400) 사이에 연결되는 메모리 컨트롤러(520)를 포함할 수 있다. 메모리 컨트롤러(520)는 호스트의 요구에 응답하여 가변 저항 메모리 소자(400)를 액세스 하도록 구성될 수 있다. 메모리 컨트롤러(520)는 프로세서(5201), 동작 메모리(5203), 호스트 인터페이스(5205) 및 메모리 인터페이스(5207)를 구비할 수 있다.
프로세서(5201)는 메모리 컨트롤러(520)의 전반적인 동작을 제어하고, 동작 메모리(5203)는 메모리 컨트롤러(520)가 동작하는 데 필요한 어플리케이션, 데이터, 제어 신호 등이 저장될 수 있다. 호스트 인터페이스(5205)는 호스트와 메모리 컨트롤러(520) 사이의 데이터/제어신호 교환을 위한 프로토콜 변환을 수행한다. 메모리 인터페이스(5207)는 메모리 컨트롤러(520)와 가변 저항 메모리 소자(400)간의 데이터/제어신호 교환을 위한 프로토콜 변환을 수행한다. 가변 저항 메모리 소자(400)는 앞서 도 31에서 설명한 바와 같으므로 생략한다. 본 발명의 일 실시예의 데이터 처리 시스템(500)은 메모리 카드일 수 있으나 이에 한정되는 것은 아니다.
도 23은 본 발명의 일 실시예에 의한 가변 저항 메모리 소자를 포함하는 데이터 처리 시스템의 구성도이다.
구체적으로, 데이터 처리 시스템(600)은 가변 저항 메모리 소자(400), 프로세서(620), 동작 메모리(630), 사용자 인터페이스(640)를 포함하고, 필요에 따라 통신 모듈(650)을 더 포함할 수도 있다. 프로세서(620)는 중앙처리장치일 수 있다.
동작 메모리(630)는 데이터 처리 시스템(600)이 동작하는 데 필요한 응용 프로그램, 데이터, 제어 신호 등이 저장된다. 사용자 인터페이스(640)는 사용자가 데이터 처리 시스템(600)에 접근할 수 있는 환경을 제공하고, 데이터 처리 시스템(600)의 데이터 처리 과정, 결과 등을 사용자에게 제공한다.
가변 저항 메모리 소자(400)는 앞서 도 21에서 설명한 바와 같으므로 설명을 생략한다. 데이터 처리 시스템은 디스크 장치로 활용되거나, 또는 휴대용 전자 기기의 내/외장 메모리 카드로 이용되거나, 이미지 프로세서 및 그 외의 응용 칩셋으로 이용될 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110: 제1 도전 라인, 170: 제2 도전 라인, 120: 가열 전극층, 122: 절연 스페이서, 124: 캡필 절연층, 130: 가변 저항층, 140: 하부 전극층, 152, 156: 인터페이서층, 154: 선택 소자층, 160: 상부 전극층, 116A, 116B, 162, 172, 173: 절연 패턴, CST1: 셀 적층 구조체

Claims (10)

  1. 기판 상에서 제1 방향을 따라 연장되는 제1 도전 라인;
    상기 제1 도전 라인 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 제2 도전 라인; 및
    상기 제1 도전 라인과 상기 제2 도전 라인과의 사이의 교차 지점에서 상기 제1 도전 라인 및 상기 제2 도전 라인에 연결되도록 배치되고, 가열 전극층과 상기 가열 전극층에 접하는 가변 저항층을 포함하는 메모리 셀 필라를 포함하고,
    상기 가열 전극층의 양측벽은 상기 제1 방향으로 상기 제1 도전 라인의 양측벽에 얼라인되도록 배치되어 있고, 및
    상기 가열 전극층은 상기 제1 방향의 상기 가변 저항층의 모서리 부분에서만 상기 가변 저항층의 하면과 접촉하게 배치됨과 아울러 상기 제2 방향으로 상기 가변 저항층의 하면과 전체적으로 접촉하게 배치된 대쉬 형태로 구성되어 있는 것을 특징으로 하는 가변 저항 메모리 소자.
  2. 제1항에 있어서, 상기 제1 도전 라인은 워드 라인이고, 상기 제2 도전 라인은 비트 라인인 것을 특징으로 하는 가변 저항 메모리 소자.
  3. 제1항에 있어서, 상기 가열 전극층은,
    상기 제1 도전 라인과 상기 제1 방향으로 평행하게 연장되는 베이스부(base portion)와,
    상기 베이스부의 양단에서 상기 제1 도전 라인으로부터 멀어지면서 연장되고 상기 가변 저항층의 하면의 일부와 접촉하는 2개의 핀부들(fin portions)을 포함하는 것을 특징으로 하는 가변 저항 메모리 소자.
  4. 제1항에 있어서, 상기 메모리 셀 필라는,
    상기 가열 전극층 상에 상기 가변 저항층과 선택 소자층을 더 포함하는 셀 적층 구조체를 더 포함하고,
    상기 셀 적층 구조체는 상기 제1 방향으로 제1 폭을 가지며, 상기 셀 적층 구조체는 상기 제2 방향으로 제2 폭을 가지는 것을 특징으로 하는 가변 저항 메모리 소자.
  5. 제1항에 있어서, 상기 메모리 셀 필라는,
    상기 가열 전극층 상에 상기 가변 저항층과 선택 소자층을 포함하는 셀 적층 구조체를 더 포함하고,
    상기 제2 도전 라인의 양측벽은 상기 제2 방향으로 상기 셀 적층 구조체의 양측벽에 얼라인되어 배치되어 있는 것을 특징으로 하는 가변 저항 메모리 소자.
  6. 제1 방향을 따라 연장되고 상기 제1 방향과 수직의 제2 방향으로 서로 떨어져 배치된 복수개의 제1 도전 라인들;
    상기 제1 도전 라인들의 상부에서 상기 제2 방향을 따라 연장되고 상기 제1 방향으로 서로 떨어져 배치된 복수개의 제2 도전 라인들; 및
    상기 제1 도전 라인들과 상기 제2 도전 라인들 사이의 교차점에서 배치되고 서로 떨어져 배치된 복수개의 메모리 셀 필라들을 포함하며,
    상기 메모리 셀 필라들은 상기 제1 도전 라인들 및 상기 제2 도전 라인들에 연결되도록 배치되고, 가열 전극층과 상기 가열 전극층에 접하는 가변 저항층을 포함하고,
    상기 가열 전극층의 양측벽은 상기 제1 방향으로 상기 제1 도전 라인들의 양측벽에 얼라인되어 배치되고, 상기 제2 방향으로 상기 가열 전극층의 폭은 상기 제1 도전 라인들의 폭과 동일하고,
    상기 가열 전극층은 상기 제1 방향의 상기 가변 저항층의 모서리 부분에서만 상기 가변 저항층의 하면과 접촉하게 배치됨과 아울러 상기 제2 방향으로 상기 가변 저항층의 하면과 전체적으로 접촉하게 배치된 대쉬 형태로 구성되어 있는 것을 특징으로 하는 가변 저항 메모리 소자.
  7. 제6항에 있어서, 상기 메모리 셀 필라들은,
    상기 가열 전극층 상에 상기 가변 저항층과 선택 소자층을 포함하는 셀 적층 구조체를 더 포함하고,
    상기 제2 도전 라인들의 양측벽은 상기 제2 방향으로 상기 셀 적층 구조체의 양측벽에 얼라인되어 배치되고, 상기 제1 방향으로 상기 제2 도전 라인들의 폭은 상기 셀 적층 구조체의 폭과 동일한 것을 특징으로 하는 가변 저항 메모리 소자.
  8. 기판 상에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상에 제1 방향으로 서로 떨어져 위치하는 제1 절연 패턴들을 형성하는 단계;
    상기 제1 도전층 상에서 상기 제1 방향으로 상기 제1 절연 패턴들 사이에 가열 전극 물질층, 절연 스페이서층 및 캡필 절연 물질층을 형성함과 아울러 상기 제1 방향과 수직의 제2 방향으로 제1 도전층 상에 상기 가열 전극 물질층 및 상기 절연 스페이서층을 형성하는 단계;
    상기 가열 전극 물질층, 절연 스페이서층, 캡필 절연 물질층 및 제1 도전층을 패터닝하여 상기 제1 절연 패턴들의 양측벽에 가열 전극층들, 절연 스페이서들 및 캡필 절연층을 형성함과 아울러 상기 제1 방향으로 상기 가열 전극층과 얼라인되고 상기 제2 방향으로 이격된 제1 도전 라인들을 형성하는 단계;
    상기 가열 전극층들, 절연 스페이서들 및 제1 도전 라인들 사이에 상기 제1 방향으로 연장된 제2 절연 패턴을 형성하는 단계;
    상기 가열 전극층들, 절연 스페이서들 및 캡필 절연층 상에 가변 저항 물질층을 포함하는 셀 적층 물질층을 형성하는 단계;
    상기 셀 적층 물질층들을 패터닝하여 상기 제1 방향 및 제2 방향으로 각각 분리되고 가변 저항층을 포함하는 복수의 셀 적층 구조체들을 형성하는 단계;
    상기 셀 적층 구조체들 사이에 형성되어 상기 제1 방향 및 제2 방향으로 각각 절연하는 제3 절연 패턴들을 형성하는 단계;
    상기 셀 적층 구조체들 및 제3 절연 패턴들 상에 제2 도전층을 형성하는 단계; 및
    상기 제2 도전층을 패터닝하여 상기 셀 적층 구조체들 상에서 제2 방향으로 연장되고 상기 제1 방향으로 이격된 복수의 제2 도전 라인들을 형성하는 단계를 포함하는 것을 특징으로 하는 가변 저항 메모리 소자의 제조 방법.
  9. 제8항에 있어서, 상기 가열 전극 물질층, 절연 스페이서층, 캡필 절연 물질층 및 제1 도전층의 패터닝 단계에서, 상기 가열 전극층의 양측벽은 상기 제1 방향으로 상기 제1 도전 라인의 양측벽에 얼라인되어 상기 가열 전극층들의 폭은 상기 제2 방향으로 상기 제1 도전 라인들의 폭과 동일한 것을 특징으로 하는 가변 저항 메모리 소자의 제조 방법.
  10. 제8항에 있어서, 상기 셀 적층 구조체들 및 제2 도전 라인들을 형성하는 단계는,
    상기 셀 적층 물질층을 패터닝하여 상기 제2 방향으로 이격된 복수의 제1 셀 적층 구조체들을 형성하는 단계와,
    상기 제1 셀 적층 구조체들 사이에 제3 절연 패턴을 형성하는 단계와,
    상기 제2 방향의 셀 적층 물질층 및 상기 제2 도전층을 패터닝하여 제1 방향으로 이격된 복수의 제2 셀 적층 구조체들과, 상기 제2 방향으로 연장되고 상기 제1 방향으로 이격된 복수의 제2 도전 라인들을 형성하는 단계를 포함하는 것을 특징으로 하는 가변 저항 메모리 소자의 제조 방법.
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