CN109216542A - 可变电阻存储器件及其制造方法 - Google Patents

可变电阻存储器件及其制造方法 Download PDF

Info

Publication number
CN109216542A
CN109216542A CN201810296008.5A CN201810296008A CN109216542A CN 109216542 A CN109216542 A CN 109216542A CN 201810296008 A CN201810296008 A CN 201810296008A CN 109216542 A CN109216542 A CN 109216542A
Authority
CN
China
Prior art keywords
layer
conductor wire
variable resistance
heating electrode
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810296008.5A
Other languages
English (en)
Other versions
CN109216542B (zh
Inventor
朴钟撤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109216542A publication Critical patent/CN109216542A/zh
Application granted granted Critical
Publication of CN109216542B publication Critical patent/CN109216542B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/861—Thermal details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/008—Write by generating heat in the surroundings of the memory material, e.g. thermowrite
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/73—Array where access device function, e.g. diode function, being merged with memorizing function of memory element

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

公开了一种可变电阻存储器件及其制造方法。该可变电阻存储器件包括：第一导电线，在衬底上在第一方向上延伸；第二导电线，在第一导电线上并在交叉第一方向的第二方向上延伸；以及存储单元柱，在第一导电线与第二导电线之间的交叉点处连接到第一导电线和第二导电线，并包括加热电极层和接触加热电极层的可变电阻层，使得加热电极层的两个侧壁在第一方向上与第一导电线的两个侧壁对准。

Description

可变电阻存储器件及其制造方法
技术领域
本发明构思涉及可变电阻存储器件和/或制造其的方法，更具体地，涉及能够在降低功耗的同时提高可靠性的可变电阻存储器件和/或制造其的方法。
背景技术
通过利用可变电阻层响应于所施加的电压的电流传输特性，可变电阻存储器件作为闪存器件的替代已经引起关注。可变电阻存储器件的典型示例包括相变随机存取存储器(RAM)(PRAM)、电阻RAM(RRAM)等。因为期望这样的可变电阻存储器件被高度集成并继续按比例缩小，所以期望发展能够在降低功耗的同时提高可靠性的可变电阻存储结构。
发明内容
本发明构思提供了能够在降低功耗的同时提高可靠性的可变电阻存储器件。
此外，本发明构思提供了制造能够在降低功耗的同时提高可靠性的可变电阻存储器件的方法。
根据本发明构思的一方面，一种可变电阻存储器件可以包括：在衬底上的第一导电线，第一导电线在第一方向上延伸；在第一导电线上的第二导电线，第二导电线在第二方向上延伸，第二方向是交叉第一方向的方向；以及存储单元柱，在第一导电线与第二导电线之间的交叉点处连接到第一导电线和第二导电线，存储单元柱包括加热电极层和可变电阻层，可变电阻层与加热电极层接触，加热电极层的两个相反的侧壁在第一方向上分别与第一导电线的两个相反的侧壁对准。
根据本发明构思的另一方面，一种可变电阻存储器件可以包括：在第一方向上延伸的多条第一导电线，所述多条第一导电线在垂直于第一方向的第二方向上彼此间隔开；在第一导电线上方在第二方向上延伸的多条第二导电线，所述多条第二导电线在第一方向上彼此间隔开；以及在第一导电线与第二导电线之间的交叉点处的多个存储单元柱，存储单元柱彼此间隔开，存储单元柱连接到第一导电线和第二导电线，存储单元柱包括加热电极层和接触加热电极层的可变电阻层，可变电阻层的两个相反的侧壁与第一导电线的两个相反的侧壁对准，并且加热电极层在第二方向上的宽度等于第一导电线在第二方向上的宽度。
根据本发明构思的另一方面，一种制造可变电阻存储器件的方法可以包括：在衬底上形成第一导电层；在第一导电层上形成第一绝缘图案，第一绝缘图案在第一方向上彼此间隔开；在第一方向上在第一导电层的第一区域上在第一绝缘图案之间形成加热电极材料层、绝缘间隔物层和间隙填充绝缘材料层，以及在第一方向上和在垂直于第一方向的第二方向上在第一导电层的第二区域上分别形成加热电极材料层和绝缘间隔物层；通过图案化加热电极材料层、绝缘间隔物层、间隙填充绝缘材料层和第一导电层而在第一绝缘图案的侧壁之间形成加热电极层、绝缘间隔物和间隙填充绝缘层，以及形成在第一方向上与加热电极层对准并在第二方向上彼此间隔开的第一导电线；在加热电极层、绝缘间隔物和第一导电线之间形成在第一方向上延伸的第二绝缘图案；在加热电极层、绝缘间隔物和间隙填充绝缘层上形成单元堆叠材料层，单元堆叠材料包括可变电阻材料层；通过图案化单元堆叠材料层而形成在第一方向和第二方向上彼此分隔的多个单元堆叠结构，所述多个单元堆叠结构的每个通过图案化可变电阻材料层而包括可变电阻层；在单元堆叠结构之间形成第三绝缘图案，第三绝缘图案被配置为分别在第一方向和第二方向上使单元堆叠结构绝缘；在单元堆叠结构和第三绝缘图案上形成第二导电层；以及通过图案化第二导电层而形成在单元堆叠结构上在第二方向上延伸并在第一方向上彼此间隔开的多条第二导电线。
附图说明
本发明构思的示例实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1是根据本发明构思的一示例实施方式的可变电阻存储器件的等效电路图；
图2是根据本发明构思的一示例实施方式的可变电阻存储器件的平面布局图；
图3A至3E是用于说明根据本发明构思的一示例实施方式的可变电阻存储器件的配置的图；
图4A和4B是用于说明根据本发明构思的另一示例实施方式的可变电阻存储器件的图；
图5A至5C是用于说明根据本发明构思的另一示例实施方式的可变电阻存储器件的图；
图6是用于说明根据本发明构思的另一示例实施方式的可变电阻存储器件的图；
图7A和7B是用于说明根据本发明构思的另一示例实施方式的可变电阻存储器件的图；
图8至16是示出根据本发明构思的一示例实施方式的按照工艺顺序制造可变电阻存储器件的方法的剖视图；
图17至20是示出根据本发明构思的一示例实施方式的按照工艺顺序制造可变电阻存储器件的方法的剖视图；
图21是根据本发明构思的一示例实施方式的可变电阻存储器件的配置图；
图22是包括根据本发明构思的一示例实施方式的可变电阻存储器件的数据处理系统的配置图；以及
图23是包括根据本发明构思的一示例实施方式的可变电阻存储器件的数据处理系统的配置图。
具体实施方式
现在将在下面参照其中示出了本发明构思的一些示例实施方式的附图更全面地描述本发明构思。本发明构思可以通过以下示例实施方式中的任何一个实现，或者可以通过组合以下示例实施方式中的一个或更多个而实现。因此，本发明构思不限于以下示例实施方式中的仅一个。在本公开中，部件的单数形式可以包括复数形式，除非上下文清楚地另有所指。
图1是根据本发明构思的一示例实施方式的可变电阻存储器件10的等效电路图。
可变电阻存储器件10可以包括在第一方向(X方向)上延伸并在垂直于第一方向(X方向)的第二方向(Y方向)上彼此间隔开的多条字线WL1和WL2。可变电阻存储器件10可以包括在第三方向(Z方向)上与字线WL1和WL2间隔开、在垂直于第一方向(X方向)的第二方向(Y方向)上延伸、并在第一方向(X方向)上彼此间隔开的多条位线BL1、BL2、BL3和BL4。第三方向(Z方向)可以是垂直于第一方向(X方向)和第二方向(Y方向)的方向，并且可以是垂直于衬底的顶表面的方向(参照图3A和3B)。
字线WL1和WL2可以被称为第一导电线(或第一信号线)。位线BL1、BL2、BL3和BL4可以被称为第二导电线(或第二信号线)。或者，字线WL1和WL2可以被称为第二导电线(或第二信号线)。位线BL1、BL2、BL3和BL4可以被称为第一导电线(或第一信号线)。
存储单元MC可以分别位于位线BL1、BL2、BL3和BL4与字线WL1和WL2之间。存储单元MC可以分别位于位线BL1、BL2、BL3和BL4与字线WL1和WL2之间的交叉点处，并包括用于存储信息的可变电阻层ME和用于选择存储单元MC的选择器件SW。选择器件SW也可以被称为开关器件或访问器件。
存储单元MC可以构成布置在第一方向(X方向)和第二方向(Y方向)上的单层存储单元阵列。可变电阻存储器件10可以包括其中多个单层存储单元阵列堆叠在第三方向上的三维垂直结构的存储单元阵列。
在字线WL1与位线BL1之间的存储单元MC中，选择器件SW可以电连接到字线WL1，可变电阻层ME可以电连接到位线BL1，并且可变电阻层ME和选择器件SW可以彼此串联连接。然而，本发明构思不限于此。例如，与图1中所示不同，选择器件SW和可变电阻层ME的位置可以在存储单元MC中交换。因此，在存储单元MC中，可变电阻层ME可以连接到字线WL1，选择器件SW可以连接到位线BL1。
将简要描述驱动可变电阻存储器件100的方法。电压可以经由字线WL1和WL2以及位线BL1、BL2、BL3和BL4被施加到存储单元MC的可变电阻层ME，使得电流可以流过可变电阻层ME。可变电阻层ME可以包括例如能够在第一状态与第二状态之间可逆地切换的相变材料层。
然而，根据示例实施方式的可变电阻层ME不限于此，并且可以包括其中电阻根据所施加的电压而变化的任何可变电阻器。例如，在所选择的存储单元MC中，可变电阻层ME的电阻可以根据施加到可变电阻层ME的电压在第一状态与第二状态之间可逆地切换。
像“0”或“1”的数字信息可以取决于可变电阻层ME的电阻变化而被存储在存储单元MC中。此外，数字信息可以从存储单元MC擦除。例如，数据可以在存储单元MC中写入为高电阻状态“0”或低电阻状态“1”。这里，将高电阻状态“0”写为低电阻状态“1”的操作可以被称为“设定操作”，将低电阻状态“1”写为高电阻状态“0”的操作可以被称为“重置操作”。然而，根据本发明构思的示例实施方式的存储单元MC的数据不限于上述数字信息，并且可以存储例如高电阻状态“0”和低电阻状态“1”以及各种各样的电阻状态。
任意存储单元MC可以通过选择字线WL1和WL2以及位线BL1、BL2、BL3和BL4而被寻址。存储单元MC可以通过在字线WL1和WL2与位线BL1、BL2、BL3和BL4之间施加一定的信号而被编程。通过测量流过位线BL1、BL2、BL3和BL4的电流，根据存储单元MC的对应可变电阻层ME的电阻的信息(例如编程信息)可以被读取。
图2是根据本发明构思的一示例实施方式的可变电阻存储器件100的平面布局图。
图2中所示的可变电阻存储器件100可以具有与图1中所示的可变电阻存储器件10相同的等效电路配置。可变电阻存储器件100可以包括在衬底(参照图3A和3B中的102)上在第一方向(X方向)上彼此平行延伸的多条第一导电线110。第一导电线110可以在第一方向(X方向)上延伸并且可以在垂直于第一方向(X方向)的第二方向(Y方向)上彼此间隔开。
可变电阻存储器件100可以包括在第一导电线110上在交叉第一方向(X方向)的第二方向(Y方向)上彼此平行延伸的多条第二导电线170。第二导电线170可以在第二方向(Y方向)上延伸并在垂直于第二方向(Y方向)的第一方向(X方向)上彼此间隔开。在本示例实施方式中，第一方向(X方向)和第二方向(Y方向)彼此垂直的情况作为示例被描述，但本发明构思不限于此。
根据一示例实施方式，第一导电线110可以构成图1中所示的字线WL1和WL2，第二导电线170可以构成图1中所示的位线BL1、BL2、BL3和BL4。根据另一示例实施方式，第一导电线110可以构成位线BL1、BL2、BL3和BL4，第二导电线170可以构成字线WL1和WL2。
第一导电线110和第二导电线170可以包括金属、导电金属氮化物、导电金属氧化物或其组合。第一导电线110和第二导电线170可以包括W、Ti、Ta、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、TiCSiN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN、Au、Ag、Ir、Pt、Pd、Ru、Zr、Rh、Ni、Co、Cr、Sn、Zn、ITO、其合金和其组合中的任何一种。第一导电线110和第二导电线170每个还可以包括导电阻挡层。导电阻挡层可以包括例如Ti、TiN、Ta、TaN或其组合。
构成存储单元MC并彼此间隔开的存储单元柱P1可以布置在第一导电线110与第二导电线170之间的多个交叉点处。下面将详细描述包括存储单元柱P1的图2的可变电阻存储器件100的配置。
图3A至3E是用于说明根据本发明构思的一示例实施方式的可变电阻存储器件的配置的图。
图3A是示出图2的可变电阻存储器件100的主要部件的配置的透视图。图3B示出沿图2和3A中的线A-A'、线B1-B1'和线B2-B2'截取的剖面中的主要部件的剖视图。图3C是示出图2的可变电阻存储器件100的第一导电线110、加热电极层120的顶表面水平面和第二导电线170的相互布置关系的平面布局图。图3D是图3B的虚线区域100X的放大剖视图。图3E是图3A和3B的加热电极层120的示意透视图。
如图3A和3B中所示，可变电阻存储器件100可以包括在衬底102上的层间绝缘层104。层间绝缘层104可以使第一导电线110与衬底102电分隔，并且可以包括氧化物层、氮化物层或其组合。
第一导电线110可以在第一方向(X方向)上延伸并且可以在垂直于第一方向(X方向)的第二方向(Y方向)上彼此分隔。第二绝缘图案116B可以形成在第一导电线110之间。第二绝缘图案116B可以使加热电极层120在第二方向(Y方向)上分隔。第二绝缘图案116B可以在随后的制造工艺中形成为平坦化的绝缘层图案。构成存储单元(图2中的MC)的存储单元柱P1可以布置在第一导电线110与第二导电线170之间的多个交叉点处。存储单元柱P1被示为具有正方形柱形状。然而，其形状可以是圆柱、椭圆柱和多边形柱中的任何一种。
存储单元柱P1可以连接到第一导电线110和第二导电线170。存储单元柱P1可以包括在第一导电线110上的加热电极层120和在加热电极层120上的单元堆叠结构CST1。
如图3A至3C中所示，第一导电线110可以在第一方向(X方向)上以第一宽度W1延伸。如图3A至3C中所示，加热电极层120可以在第二方向(Y方向)上具有第二宽度W2。加热电极层120在第二方向(Y方向)上的第二宽度W2可以与第一导电线110的第一宽度W1相同。加热电极层120的两个侧壁SD2可以在第一方向(X方向)上分别与第一导电线110的两个侧壁SD1对准。
加热电极层120的两个侧壁SD2可以在第一方向(X方向)上分别与第一导电线110的两个侧壁SD1对准，并且加热电极层120的第二宽度W2可以与第一导电线110在第二方向(Y方向)上的第一宽度W1相同。如下所述，这可以是可行的，因为可以在第一方向(X方向)上对加热电极材料层和第一导电层同时执行制造工艺当中的蚀刻工艺。
以该方式，可以防止由加热电极层120与第一导电线110之间在第一方向(X方向)上的未对准所致的加热电极层120与第一导电线110之间的桥接，因而可以提高可变电阻存储器件100的可靠性。
此外，当加热电极材料层和第一导电层在第一方向(X方向)上同时被蚀刻时，从第一导电线110的两个侧壁SD1凹入的衬底凹陷部103可以在第一方向(X方向)上形成在衬底102上。由于衬底凹陷部103，可以改善第一导电线110之间的绝缘性能。
单元堆叠结构CST1可以包括与加热电极层120接触的可变电阻层130、在可变电阻层130上的底电极层140、在底电极层140上的选择器件层154以及在选择器件层154上的顶电极层160。单元堆叠结构CST1还可以包括在底电极层140上的第一界面层152和在选择器件层154上的第二界面层156。
如图3A至3C中所示，单元堆叠结构CST1可以在第一方向(X方向)上具有第三宽度W3。构成单元堆叠结构CST1的可变电阻层130和选择器件层154在第一方向(X方向)上的宽度可以与第三宽度W3相同。如图3A至3C中所示，单元堆叠结构CST1可以在第二方向(Y方向)上具有第四宽度W4。构成单元堆叠结构CST1的可变电阻层130和选择器件层154在第二方向(Y方向)上的宽度可以与第四宽度W4相同。单元堆叠结构CST1在第一方向(X方向)上的第三宽度W3和在第二方向(Y方向)上的第四宽度W4可以彼此相等或彼此不同。
可变电阻层130和选择器件层154的第三宽度W3和第四宽度W4可以分别在第一方向(X方向)和第二方向(Y方向)上是相同的。这可以通过在随后的制造工艺中同时蚀刻可变电阻材料层和选择器件材料层而获得。以该方式，可以减小可变电阻层130和选择器件层154的蚀刻损伤，特别是选择器件层154的蚀刻损伤，并且可以提高可变电阻存储器件100的可靠性。
此外，当可变电阻材料层和选择器件材料层在第一方向(X方向)和第二方向(Y方向)上同时被蚀刻时，间隙填充绝缘层124可以在第二方向(Y方向)上配置有相对于单元堆叠结构CST1的两个侧壁SD3凹入的间隙填充凹陷部125。因此，由于间隙填充凹陷部125，可以改善单元堆叠结构CST1之间的绝缘性能。
第一界面层152和第二界面层156每个可以包括例如碳(C)的非金属材料。第一界面层152和第二界面层156每个可以在一些示例实施方式中被省略。选择器件层154可以对应于图1中所示的选择器件SW。选择器件层154可以包括非晶硫族化物开关材料。选择器件层154可以包括电阻取决于施加在选择器件层154两端的电压大小而变化的材料层。
例如，选择器件层154可以包括双向阈值开关(OTS)材料。OTS材料可以包括硫族化物开关材料。在一些示例实施方式中，选择器件层154可以包括Si、Te、As、Ge、In或其组合。选择器件层154还可以包括氮原子(N)。选择器件层154的构成材料(们)不限于上述那些，并且选择器件层154可以包括能够选择器件的各种各样的材料层。
单元堆叠结构CST1可以在第一方向(X方向)和第二方向(Y方向)上通过第三绝缘图案162分隔。第三绝缘图案162可以在随后的制造工艺中被平坦化。第三绝缘图案162可以在第一方向(X方向)和第二方向(Y方向)上延伸。
如图3A和3B中所示，第一绝缘图案116A可以在第一导电线110上在第一方向(X方向)上布置成行，一对存储单元柱P1可以布置在第一绝缘图案116A之间。如下所述，第一绝缘图案116A可以包括在绝缘材料层形成在层间绝缘层104上之后通过光刻工艺形成的绝缘图案层。第二绝缘图案116B可以在第一方向(X方向)上彼此平行地延伸，并且第二绝缘图案116B和存储单元柱P1可以在第二方向(Y方向)上交替地布置。
如图3A和3B中所示，存储单元柱P1可以通过第一绝缘图案116A、第二绝缘图案116B和第三绝缘图案162彼此绝缘。第一绝缘图案116A、第二绝缘图案116B和第三绝缘图案162可以包括硅氧化物层、硅氮化物层或其组合。
在第二方向(Y方向)上延伸并在第一方向(X方向)上彼此分隔的第二导电线170可以形成在存储单元柱P1和第三绝缘图案162上。第二导电线170可以通过在第二方向(Y方向)上延伸的第四绝缘图案172分隔。类似于上述第一绝缘图案116A、第二绝缘图案116B或第三绝缘图案162，第四绝缘图案172可以包括硅氧化物层、硅氮化物层或其组合。第四绝缘图案172可以在随后的制造工艺中被平坦化。
如图3C中所示，加热电极层120可以布置为在第一导电线110上在第二方向(Y方向)上形成虚线形图案。如图3A、3B、3D和3E中所示，加热电极层120可以在第一方向(X方向)上具有基本上U剖面形状。因为加热电极层120布置为形成虚线形图案，所以加热电极层120可以在第一方向(X方向)上与可变电阻层130的底表面的一部分接触，并且可以在第二方向(Y方向)上与可变电阻层130的整个底表面接触。因此，可以减小加热电极层120与可变电阻层130之间的接触面积，因而可以降低功耗。
如图3E中所示，加热电极层120可以包括与第一导电线110平行延伸的基部120B、以及在基部120B的两端在远离第一导电线110的方向上延伸的两个鳍部120P。鳍部120P可以基本上垂直于衬底102的主表面延伸，并且基部120B与鳍部120P之间的接合角θ11可以是直角。鳍部120P可以在第一导电线110上，并且可以与第一绝缘图案116A和单元堆叠结构CST1接触。鳍部120P的顶接触表面120T可以接触可变电阻层130的底表面。
在可变电阻存储器件100中，一个加热电极层120可以由两个存储单元柱P1共用。根据需要，基部120B的中央部分可以被切割，使得一个加热电极层120仅连接到一个存储单元柱P1。在这种情况下，一个鳍部120P可以在第一方向(X方向)上接触可变电阻层130的底表面的一部分并在第二方向(Y方向)上接触可变电阻层130的整个底表面。
绝缘间隔物122和间隙填充绝缘层124可以顺序地堆叠在由两个存储单元柱P1共用的加热电极层120的每个上。共用加热电极层120中的一个的两个存储单元柱P1可以通过绝缘间隔物122和间隙填充绝缘层124彼此绝缘。绝缘间隔物122可以与加热电极层120的底表面和侧壁接触，并与可变电阻层130的底表面接触。绝缘间隔物122可以具有基本上U剖面形状。
绝缘间隔物122可以包括相对于第一绝缘图案116A和第二绝缘图案116B的构成材料具有蚀刻选择性的材料，并且间隙填充绝缘层124可以包括具有与第一绝缘图案116A和第二绝缘图案116B的构成材料相同或基本相似的蚀刻选择性的材料。例如，第一绝缘图案116A、第二绝缘图案116B和间隙填充绝缘层124可以包括硅氮化物层，绝缘间隔物122可以包括硅氧化物层。然而，本发明构思的示例实施方式不限于此。
加热电极层120可以在设定或重置操作中加热可变电阻层130。加热电极层120可以包括能产生足够的热用于可变电阻层130的相变而不与可变电阻层130反应的导电材料。加热电极层120可以包括金属、金属氮化物、合金或碳基导电材料。例如，加热电极层120可以包括TiN、TiSiN、TiAlN、TaSiN、TaAlN、TaN、WSi、WN、TiW、MoN、NbN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoAlN、TiAl、WON、TaON、C、SiC、SiCN、CN、TiCN、TaCN和其组合中的任何一种。
可变电阻层130可以包括取决于加热时间在非晶态与晶态之间可逆地改变的相变材料。例如，可变电阻层130可以具有通过由施加到其两端的电压产生的焦耳热而可逆地改变的相，并且可以包括电阻能通过该相变而改变的材料。
在一些示例实施方式中，可变电阻层130可以包括硫族化物材料作为相变材料。在一些示例实施方式中，可变电阻层130可以包括Ge-Sb-Te(GST)。例如，可变电阻层130的Ge-Sb-Te可以包括诸如Ge2Sb2Te5、Ge2Sb2Te7、GeSb2Te4和GeSb4Te7的材料。
除上述Ge-Sb-Te(GST)之外，可变电阻层130可以包括各种各样的硫族化物材料。例如，可变电阻层130可以是硫族化物材料并包括含有Si、Ge、Sb、Te、Bi、In、Sn和Se中的至少两种元素的材料。
在一些示例实施方式中，可变电阻层130还可以包括B、C、N、O、P和S中的至少一种杂质。可变电阻存储器件100的驱动电流可以通过杂质被改变。可变电阻层130还可以包括金属。例如，可变电阻层130可以包括Al、Ga、Zn、Ti、Cr、Mn、Fe、Co、Ni、Mo、Ru、Pd、Hf、Ta、Ir、Pt、Zr、Tl、Pd和Po中的至少一种金属。在一些示例实施方式中，可变电阻层130可以具有其中堆叠拥有彼此不同物理性质的两个或更多个层的多层结构。构成多层结构的多个层的数量或厚度可以自由地选择。例如，可变电阻层130可以具有其中交替地堆叠包括彼此不同材料的多个层的超晶格结构。
可变电阻层130的构成材料可以不限于相变材料。可变电阻层130可以包括具有电阻改变特性的各种各样的材料。在一些示例实施方式中，可变电阻层130可以包括过渡金属氧化物，并且在这种情况下，可变电阻存储器件100可以构成电阻随机存取存储(RAM)(ReRAM)器件。
在一些另外的示例实施方式中，可变电阻层130可以具有包括两个磁性材料电极的磁隧道结(MTJ)结构，磁隧道结结构在两个磁性材料电极之间包括电介质材料。在这种情况下，可变电阻存储器件100可以构成磁RAM(MRAM)器件。
底电极层140和顶电极层160可以包括金属、导电金属氮化物、导电金属氧化物或其组合。例如，底电极层140和顶电极层160可以包括W、Ti、Ta、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、TiCSiN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN和其组合中的一种。
在一个存储单元柱P1中，单元堆叠结构CST1可以与第一绝缘图案116A的侧壁对准。绝缘间隔物122可以布置为与加热电极层120的鳍部120P和基部120B的内表面以及可变电阻层130的底表面接触。鳍部120P可以通过其间的绝缘间隔物122与间隙填充绝缘层124间隔开。绝缘间隔物122的底表面可以接触加热电极层120的基部120B，绝缘间隔物122的顶表面可以接触可变电阻层130的底表面。
绝缘间隔物122可以布置为填充加热电极层120的基部120B与鳍部120P之间的凹角部C1。
可变电阻存储器件100可以经由加热电极层120的鳍部120P与可变电阻层130的底表面之间的接触而在加热电极层120与可变电阻层130之间具有减小的接触面积，并且当电流通过加热电极层120施加时，可以提高其加热效率。因此，具有交叉点堆叠结构的可变电阻存储器件100可以通过由于加热电极层120的鳍部120P减小重置电流而消耗更少的功率，因而可以通过提高切换操作期间的加热效率而提高可变电阻存储器件100的可靠性。
图4A和4B是用于说明根据本发明构思的另一示例实施方式的可变电阻存储器件100-1的图。
图4A显示了示出与图2中的A-A'剖面、B1-B1'剖面和B2-B2'剖面对应的部分的主要部件的剖视图。图4B是图4A的虚线区域100X-1的放大剖视图。在图4A和4B中，与图3A至3E中的附图标记相同的附图标记可以表示相同的构件。可变电阻存储器件100-1可以具有与参照图3A至3E描述的可变电阻存储器件100基本相同的配置。
然而，如图4A的第一方向(X方向)上的剖面所示，可变电阻存储器件100-1可以包括在第二方向(Y方向)上延伸的第二导电线170。第二导电线170可以在第一方向(X方向)上具有第五宽度W5。第二导电线170在第一方向(X方向)上的第五宽度W5可以与单元堆叠结构CST1的第三宽度W3相同。第二导电线170的两个侧壁SD4可以在第二方向(Y方向)上与单元堆叠结构CST1的两个侧壁SD3对准。
单元堆叠结构CST1的第三宽度W3和第二导电线170的第五宽度W5可以在第一方向(X方向)上相同。这可以通过在随后的制造工艺中在第二方向(Y方向)上同时蚀刻第二导电层和单元堆叠材料层而获得。此外，第五绝缘图案175可以在第二方向(Y方向)上形成在单元堆叠结构CST1和第二导电线170之间。第五绝缘图案175可以在随后的制造工艺中被平坦化。以该方式，可以减小可变电阻层130或选择器件层154的蚀刻损伤(例如选择器件层154的蚀刻损伤)，从而提高可变电阻存储器件100-1的可靠性。
图5A至5C是用于说明根据本发明构思的另一示例实施方式的可变电阻存储器件100-2的图。
图5A显示了示出与图2中的A-A'剖面、B1-B1'剖面和B2-B2'剖面对应的部分的主要部件的剖视图。图5B是图5A的虚线区域100X-2的放大剖视图。图5C是加热电极层120-1的示意透视图。在图5A和5B中，与图3A至3E中的附图标记相同的附图标记可以表示相同的构件。可变电阻存储器件100-2可以具有与参照图3A至3E描述的可变电阻存储器件100基本相同的配置。
然而，可变电阻存储器件100-2的第一绝缘图案116A-1可以在存储单元柱P1-1的底部处具有倾斜侧壁116S。第一绝缘图案116A-1在第一方向(X方向)上的宽度可以朝向衬底102增大。因此，在存储单元柱P1-1中，加热电极层120-1可以接触第一绝缘图案116A-1的倾斜侧壁116S。
加热电极层120-1可以包括基部120B和两个倾斜鳍部120P-1，基部120B平行于第一导电线110延伸，两个倾斜鳍部120P-1沿着第一绝缘图案116A-1的倾斜侧壁116S分别从基部120B的两端延伸，使得两个倾斜鳍部120P-1之间在第一高度处的第一距离大于两个倾斜鳍部120P-1之间在低于第一高度的第二高度处的第二距离。基部120B与倾斜鳍部120P-1之间的接合角θ21可以是钝角。换言之，倾斜鳍部120P-1的侧壁与基部120B的表面之间的接合角θ21可以是钝角。
图6是用于说明根据本发明构思的另一示例实施方式的可变电阻存储器件200的图。
可变电阻存储器件200可以在衬底102上包括在第一方向(X方向)上彼此平行延伸的底部字线210、在第二方向(Y方向)上彼此平行延伸的公共位线220、以及在第一方向(X方向)上彼此平行延伸的顶部字线230。在一个示例实施方式中，底部字线210和公共位线220可以分别对应于图3A至3E中所示的第一导电线110和第二导电线170。在另一示例实施方式中，公共位线220和顶部字线230可以分别对应于图3A至3E中所示的第一导电线110和第二导电线170。
第一存储单元MC1的每个可以布置在底部字线210与公共位线220之间的交叉点处。第二存储单元MC2的每个可以布置在公共位线220与顶部字线230之间的交叉点处。第一存储单元MC1和第二存储单元MC2可以分别包括参照图3A至3E描述的存储单元柱P1。
可变电阻存储器件200可以具有其中第一存储单元MC1和第二存储单元MC2的形状相对于彼此旋转90°的一致的布置。第二存储单元MC2相对于第一存储单元MC1的旋转角度可以不限于图6中所示的旋转角度，并且可以根据需要被各种各样地选择。
图6示出第一存储单元MC1和第二存储单元MC2可以分别包括参照图3A至3E描述的存储单元柱P1。然而，示例实施方式不限于此。例如，如图5A至5C中所示，第一存储单元MC1和第二存储单元MC2可以包括存储单元柱P1-1。然而，本发明构思的示例实施方式不限于此，并且存储单元柱可以被修改为具有各种各样的形状。
图7A和7B是用于说明根据本发明构思的另一示例实施方式的可变电阻存储器件300的图。
图7A是示出根据本发明构思的一示例实施方式的可变电阻存储器件300的主要配置的透视图。图7B是示出图7A中的A-A'剖面的主要配置的剖视图。在图7A和7B中，与图3A至3E及6中的附图标记相同的附图标记可以表示相同的元件，这里将省略其详细描述。
可变电阻存储器件300可以包括形成在衬底102上的驱动电路区域310，并具有其中存储单元布置在驱动电路区域310上方的外围上单元(COP)结构。可变电阻存储器件300可以包括形成在衬底102上的第一水平面上的驱动电路区域310、以及形成在衬底102上的比第一水平面高的水平面上的多个第一存储单元MC1和多个第二存储单元MC2。
驱动电路区域310可以是其中布置用于驱动第一存储单元MC1和第二存储单元MC2的外围电路或驱动电路的区域。驱动电路区域310中的外围电路可以是能够高速处理输入/输出数据以驱动第一存储单元MC1和第二存储单元MC2的电路。在一些示例实施方式中，外围电路可以包括页缓冲器、锁存电路、高速缓存电路、列解码器、读出放大器、数据输入/输出电路、行解码器等。
如图7B中所示，有源区域AC可以由衬底102中的器件隔离层105限定。构成驱动电路区域310的多个晶体管TR可以形成在衬底102的有源区域AC上。多个晶体管TR每个可以包括栅极G、栅极绝缘层GD和源极/漏极区域SD。栅极G的两个侧壁可以用绝缘间隔物306覆盖，蚀刻停止层308可以形成在栅极G和绝缘间隔物306上。蚀刻停止层308可以包括诸如硅氮化物和硅氮氧化物的绝缘材料。多个层间绝缘层312A、312B和312C可以顺序地堆叠在蚀刻停止层308上。多个层间绝缘层312A、312B和312C可以包括硅氧化物、硅氮氧化物等。
驱动电路区域310可以包括电连接到多个晶体管TR的多层布线结构314。多层布线结构314的布线层可以分别通过多个层间绝缘层312A、312B和312C彼此绝缘。多层布线结构314可以包括在衬底102上顺序地堆叠并彼此电连接的第一接触316A、第一布线层318A、第二接触316B和第二布线层318B。第一布线层318A和第二布线层318B可以包括金属、导电金属氮化物、金属硅化物或其组合。
在图7A和7B中，多层布线结构314被示为具有包括第一布线层318A和第二布线层318B的双层布线结构，但本发明构思不限于此。例如，取决于驱动电路区域310的布局、栅极G的类型和布置等，多层布线结构314可以具有包括三个或更多个层的多层布线结构。
另一层间绝缘层104可以形成在多个层间绝缘层312A、312B和312C上。虽然未示出，但是连接在多个第一存储单元MC1和多个第二存储单元MC2与驱动电路区域310之间的布线结构(未示出)可以穿透层间绝缘层104。多个第一存储单元MC1和多个第二存储单元MC2可以布置在可变电阻存储器件300中的驱动电路区域310上，从而能进一步增大可变电阻存储器件300的集成度。
接着，将详细描述根据本发明构思的示例实施方式的制造可变电阻存储器件的方法。
图8至16是示出根据本发明构思的一示例实施方式的按照工艺顺序制造可变电阻存储器件的方法的剖视图。
将参照图8至16描述制造图3A至3E中所示的可变电阻存储器件100的示例方法。图8至16示出与图3A中的A-A'剖面、B1-B1'剖面和B2-B2'剖面对应的部分的主要部件。
参照图8，层间绝缘层104可以在衬底102上形成，第一导电层110L可以在层间绝缘层104上形成。第一绝缘图案116A可以在第一导电层110L上形成。第一绝缘图案116A可以通过在层间绝缘层104上提供绝缘材料层并通过使用光刻工艺图案化该绝缘材料层而形成。
第一绝缘图案116A可以在第二方向(Y方向)上彼此平行地延伸。第一绝缘图案116A的两个侧壁可以基本上在第三方向(Z方向)上(例如在垂直于衬底102的顶表面的方向上)延伸。第一绝缘图案116A可以包括氮化物层或氧化物层。例如，第一绝缘图案116A可以包括硅氮化物层。
第一绝缘图案116A可以在第一方向(X方向)上具有第六宽度W6，并且可以彼此间隔开而在其间具有第一间隙G1。第一间隙G1可以是第六宽度W6的约两倍。第一间隙G1可以提供其中嵌入期望用于形成存储单元柱P1(参照图3A至3D)的材料的嵌入空间。第一导电层110L可以通过相邻的第一绝缘图案116A之间的第一间隙G1被暴露。
参照图9，加热电极材料层120L和绝缘间隔物层122L可以被提供为共形地覆盖第一导电层110L和第一绝缘图案116A的暴露表面。然后，绝缘间隔物层122L上的填充第一绝缘图案116A之间的每个空间的间隙填充绝缘材料层124L可以被形成。
加热电极材料层120L、绝缘间隔物层122L和间隙填充绝缘材料层124L的构成材料可以分别与上述加热电极层120、绝缘间隔物122和间隙填充绝缘层124的构成材料相同。绝缘间隔物层122L和间隙填充绝缘材料层124L可以包括相对于彼此具有不同蚀刻选择性的材料。例如，绝缘间隔物层122L可以包括硅氧化物层，间隙填充绝缘材料层124L可以包括硅氮化物层。
参照图10，材料层的在第一绝缘图案116A的顶表面上的不需要的部分可以被去除，使得第一绝缘图案116A的顶表面被暴露。以该方式，加热电极材料层120L、绝缘间隔物层122L和间隙填充绝缘材料层124L可以留在第一绝缘图案116A之间。在材料层的不需要的部分被去除的同时，可以减小第一绝缘图案116A、加热电极材料层120L、绝缘间隔物层122L和间隙填充绝缘材料层124L的每个的高度。化学机械抛光(CMP)工艺或回蚀刻工艺可以被执行以便去除材料层的不需要的部分。
参照图11，第一掩模图案M1可以在第一绝缘图案116A、加热电极材料层120L、绝缘间隔物层122L和间隙填充绝缘材料层124L上形成。通过使用第一掩模图案M1作为蚀刻掩模，间隙填充绝缘材料层124L、绝缘间隔物层122L、加热电极材料层120L和第一导电层110L可以同时被蚀刻。
如图3A至3D中所示，第一掩模图案M1可以像第一导电线110那样具有每个在第一方向(X方向)上延伸并在第二方向(Y方向)上彼此平行的线图案。第一掩模图案M1可以包括多晶硅，但示例实施方式不限于此。
因此，包括在第一方向(X方向)上延伸的第一导电线110、加热电极层120、绝缘间隔物122和间隙填充绝缘层124的线形图案结构可以被形成。层间绝缘层104可以通过线形图案结构之间的线空间LS1被暴露。第一导电线110可以形成为在第一方向上(例如在X方向上)延伸。
如上所述，当加热电极材料层120L和第一导电层110L在第一方向(X方向)上同时被蚀刻时，加热电极层120的两个侧壁SD2可以在第一方向(X方向)上与第一导电线110的两个侧壁SD1对准。此外，衬底凹陷部103可以是在第一方向(X方向)上相对于第一导电线110的两个侧壁SD1以自对准的方式在第一方向(X方向)上形成在衬底102中的凹陷。
由于衬底凹陷部103，可以改善第一导电线110之间的绝缘性能。此外，因为加热电极层120和第一导电线110在第一方向(X方向)上彼此对准，所以可以减轻或防止由加热电极层120与第一导电线110之间的未对准所致的桥接，从而提高可变电阻存储器件的可靠性。
参照图12，在第一掩模图案M1被去除之后，填充线形图案结构之间的线空间LS1的第二绝缘图案116B可以被形成。第二绝缘图案116B的两个侧壁可以基本上在第三方向(Z方向)上延伸。
在具有足以填充多个线空间LS1的厚度的绝缘层形成在图11中的所得结构上之后，为了形成第二绝缘图案116B，绝缘层的不需要的部分可以通过CMP工艺或回蚀刻工艺被去除，使得第一绝缘图案116A、加热电极层120、绝缘间隔物122和间隙填充绝缘层124的顶表面被暴露。
第二绝缘图案116B可以是平坦化的绝缘图案层，因为第二绝缘图案116B通过用绝缘层填充线空间LS1、然后平坦化该绝缘层而制成。多个第一绝缘图案116A、加热电极层120、绝缘间隔物122和间隙填充绝缘层124的高度可以通过去除绝缘层的不需要的部分而减小。
第二绝缘图案116B可以在第二方向(Y方向)上具有第七宽度W7，并可以彼此间隔开而在其间具有第二间隙G2。第二间隙G2可以对应于加热电极层120或第一导电线110在第二方向(Y方向)上的宽度(例如图3A和3B中的W1或W2)。
参照图13，覆盖第一绝缘图案116A、第二绝缘图案116B、绝缘间隔物122和间隙填充绝缘层124的单元堆叠材料层CSTL1可以在加热电极层120上形成。单元堆叠材料层CSTL1可以包括可变电阻材料层130L、底电极材料层140L、第一界面材料层152L、选择器件材料层154L、第二界面材料层156L和顶电极材料层160L。
单元堆叠材料层CSTL1可以通过在可变电阻材料层130L上顺序地形成底电极材料层140L、第一界面材料层152L、选择器件材料层154L、第二界面材料层156L和顶电极材料层160L而获得。
参照图14，单元堆叠结构CST1可以通过经由使用光刻工艺在第一方向(X方向)和第二方向(Y方向)上图案化单元堆叠材料层CSTL1而形成。单元堆叠结构CST1可以包括顶电极层160、第二界面层156、选择器件层154、第一界面层152、底电极层140和可变电阻层130。单元堆叠结构CST1与加热电极层120一起可以构成如图3A和3B中所示的存储单元柱P1。单元堆叠结构CST1每个可以分别布置在与图2中的存储单元MC对应的位置处，并且当在俯视图中被观察时可以布置成矩阵。
当单元堆叠结构CST1通过在第一方向(X方向)和第二方向(Y方向)上同时蚀刻包括可变电阻材料层130L和选择器件材料层154L的单元堆叠材料层CSTL1而形成时，可以减小可变电阻层130和选择器件层154的蚀刻损伤(例如选择器件层154的蚀刻损伤)，从而提高可变电阻存储器件的可靠性。
在一示例实施方式中，单元堆叠结构CST1可以通过经由使用光刻工艺在第一方向(X方向)上图案化单元堆叠材料层CSTL1、然后在第二方向(Y方向)上图案化单元堆叠材料层CSTL1而形成。在另一示例实施方式中，单元堆叠结构CST1可以通过经由使用光刻工艺在第一方向(X方向)和第二方向(Y方向)上同时图案化单元堆叠材料层CSTL1而形成。
因此，包括可变电阻层130和选择器件层154的单元堆叠结构CST1可以在第一方向(X方向)上具有第三宽度W3。此外，包括可变电阻层130和选择器件层154的单元堆叠结构CST1可以在第二方向(Y方向)上具有第四宽度W4。单元堆叠结构CST1在第一方向(X方向)上的第三宽度W3和在第二方向(Y方向)上的第四宽度W4可以彼此相等或彼此不同。
此外，当包括可变电阻材料层130L和选择器件材料层154L的单元堆叠材料层CSTL1在第二方向(Y方向)上同时被蚀刻时，间隙填充绝缘层124可以被蚀刻以提供间隙填充凹陷部125，使得间隙填充绝缘层124的顶表面低于绝缘间隔物122的侧壁的顶表面。间隙填充凹陷部125是通过在第二方向(Y方向)上相对于单元堆叠结构CST1的两个相邻侧壁SD3以自对准的方式蚀刻间隙填充绝缘层124而形成的凹陷。由于间隙填充凹陷部125，可以改善单元堆叠结构CST1之间的绝缘性能。
参照图15，填充单元堆叠结构CST1之间的空间的第三绝缘图案162可以被形成。第三绝缘图案162可以是平坦化的绝缘图案层，因为第三绝缘图案162通过形成绝缘层并平坦化该绝缘层以在单元堆叠结构CST1之间形成第三绝缘图案162而获得。第三绝缘图案162可以在第一方向(X方向)和第二方向(Y方向)上延伸。
参照图16，在第二方向(Y方向)上跨越单元堆叠结构CST1延伸的第二导电线170可以被形成。第二导电线170可以在加热电极材料层120L上形成单元堆叠结构CST1之后并在形成第三绝缘图案162之后、然后通过提供第二导电层并经由使用光刻工艺在第二方向(Y方向)上图案化第二导电层以形成第二导电线170而形成。
接着，第四绝缘图案172可以通过形成填充第二导电线170之间的空间的绝缘层并平坦化该绝缘层而形成。第四绝缘图案172可以是通过在第二导电线170之间形成绝缘层并通过执行平坦化而获得的平坦化的绝缘图案层。
已经参照图8至16描述了制造图3A至3E中所示的可变电阻存储器件100的方法。然而，可变电阻存储器件可以通过使用参照图8至16描述的工艺或者在本发明构思内修改和/或改变自该工艺的各种各样的方法被制造。
图17至20是示出根据本发明构思的另一示例实施方式的按照工艺顺序制造可变电阻存储器件的方法的剖视图。
将参照图17至19描述制造图4A和4B中所示的可变电阻存储器件100-1的方法。图17至19按照工艺顺序示出了与图3A中的A-A'剖面、B1-B1'剖面和B2-B2'剖面对应的部分的主要部件。在图17至19中，将简要描述或省略与图8至16中的内容相同的内容。
如图13中所示，覆盖第一绝缘图案116A、第二绝缘图案116B、绝缘间隔物122和间隙填充绝缘层124的单元堆叠材料层CSTL1可以在加热电极层120上形成。如上所述，单元堆叠材料层CSTL1可以包括可变电阻材料层130L、底电极材料层140L、第一界面材料层152L、选择器件材料层154L、第二界面材料层156L和顶电极材料层160L。
参照图17，在第一方向(X方向)上延伸的第一单元堆叠结构CST1a可以通过经由使用光刻工艺在第一方向(X方向)上图案化单元堆叠材料层CSTL1而形成。此时，单元堆叠材料层CSTL1在第二方向(Y方向)上可以不被图案化。
在第一方向(X方向)上延伸的第一单元堆叠结构CST1a可以包括在第一方向(X方向)上延伸的顶电极层160a、第二界面层156a、选择器件层154a、第一界面层152a、底电极层140a和可变电阻层130a。包括可变电阻层130a和选择器件层154a并在第一方向(X方向)上延伸的第一单元堆叠结构CST1a可以在第二方向(Y方向)上具有第四宽度W4。
参照图18，填充在第一方向(X方向)上延伸的第一单元堆叠结构CST1a之间的空间的第三绝缘图案162可以被形成。第三绝缘图案162可以是平坦化的绝缘图案层，因为第三绝缘图案162通过在第一方向(X方向)上在第一单元堆叠结构CST1a之间形成绝缘层并平坦化该绝缘层而获得。第三绝缘图案162可以在第一方向(X方向)上延伸。接着，第二导电层170L可以在第一单元堆叠结构CST1a和第三绝缘图案162上形成。
参照图19，通过在第二方向(Y方向)上图案化第二导电层170L和第一单元堆叠结构CST1a而在第二方向(Y方向)上延伸的第二导电线170、以及单元堆叠结构CST1可以同时被形成。当第二导电层170L和第一单元堆叠结构CST1a在第二方向(Y方向)上同时被蚀刻时，在第二方向(Y方向)上从单元堆叠结构CST1的两个侧壁SD3凹入的间隙填充凹陷部125可以被形成。此外，包括可变电阻层130和选择器件层154的单元堆叠结构CST1可以在第一方向(X方向)上具有第三宽度W3。
参照图20，填充在第二方向(Y方向)上延伸的第二导电线170之间以及单元堆叠结构CST1之间的空间的第五绝缘图案175可以被形成。第五绝缘图案175可以是平坦化的绝缘层，因为第五绝缘图案175通过在第二方向(Y方向)上延伸的第二导电线170之间以及单元堆叠结构CST1之间形成绝缘层并平坦化该绝缘层而获得。
图21是根据本发明构思的一示例实施方式的可变电阻存储器件400的配置图。
根据本发明构思的一示例实施方式的可变电阻存储器件400可以包括存储单元阵列410、解码器420、读/写电路430、输入/输出缓冲器440和控制器450。存储单元阵列410可以包括上述存储单元。
存储单元阵列410中的多个存储单元可以经由字线WL连接到解码器420，并经由位线BL连接到读/写电路430。解码器420可以接收外部地址ADD，并在根据控制信号CTRL操作的控制器450的控制下解码存储单元阵列410中要访问的行地址和列地址。
读/写电路430可以在控制器450的控制下从输入/输出缓冲器440和数据线DL接收数据DATA、将数据DATA写入从存储单元阵列410中选择的存储单元，或者在控制器450的控制下将从存储单元阵列410中选择的存储单元读取的数据DATA提供到输入/输出缓冲器440。
图22是包括根据本发明构思的一示例实施方式的可变电阻存储器件400的数据处理系统500的配置图。
数据处理系统500可以包括联接在主机与可变电阻存储器件400之间的存储控制器520。存储控制器520可以被配置为响应于来自主机的请求而访问可变电阻存储器件400。存储控制器520可以包括处理器5201、操作存储器5203、主机接口5205和存储器接口5207。
处理器5201可以控制存储控制器520的整个操作，操作存储器5203可以存储存储控制器520的操作所需的应用、数据、控制信号等。主机接口5205可以执行协议转换用于在主机与存储控制器520之间交换数据/控制信号。存储器接口5207可以执行协议转换用于在存储控制器520与可变电阻存储器件400之间交换数据/控制信号。可变电阻存储器件400与以上参照图21所述相同，因而将省略其描述。根据本发明构思的一示例实施方式的数据处理系统500可以是存储卡，但示例实施方式不限于此。
图23是包括根据本发明构思的一示例实施方式的可变电阻存储器件400的数据处理系统600的配置图。
数据处理系统600可以包括可变电阻存储器件400、处理器620、操作存储器630和用户接口640，并且还可以根据需要包括通信模块650。处理器620可以是中央处理单元。
操作存储器630可以存储数据处理系统600的操作所需的应用程序、数据、控制信号等。用户接口640可以提供用户能访问数据处理系统600的环境并且可以向用户提供数据处理系统600的数据处理、结果等。
可变电阻存储器件400与以上参照图21所述相同，因而将省略其描述。数据处理系统600可以用作盘装置、便携式电子设备的内部/外部存储卡、图像处理器或另外的应用芯片组。
虽然已经参照本发明构思的一些示例实施方式具体显示和描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种各样的改变，而不背离所附权利要求的精神和范围。
本申请要求于2017年7月3日在韩国知识产权局提交的韩国专利申请第10-2017-0084407号的优先权，其公开通过引用全文合并于此。

Claims (20)

1.一种可变电阻存储器件，包括：
在衬底上的第一导电线，所述第一导电线在第一方向上延伸；
在所述第一导电线上的第二导电线，所述第二导电线在第二方向上延伸，所述第二方向是交叉所述第一方向的方向；以及
存储单元柱，在所述第一导电线与所述第二导电线之间的交叉点处连接到所述第一导电线和所述第二导电线，所述存储单元柱包括加热电极层和可变电阻层，所述可变电阻层与所述加热电极层接触，所述加热电极层的两个相反的侧壁在所述第一方向上分别与所述第一导电线的两个相反的侧壁对准。
2.根据权利要求1所述的可变电阻存储器件，其中所述加热电极层在所述第一方向上与所述可变电阻层的底表面的一部分接触，在所述第二方向上与所述可变电阻层的所述底表面的整个接触。
3.根据权利要求1所述的可变电阻存储器件，其中所述衬底包括衬底凹陷部，所述衬底凹陷部是在所述第一方向上相对于所述第一导电线的所述两个相反的侧壁以自对准的方式形成在所述衬底中的凹陷。
4.根据权利要求1所述的可变电阻存储器件，其中所述加热电极层在所述第二方向上的宽度等于所述第一导电线在所述第二方向上的宽度。
5.根据权利要求1所述的可变电阻存储器件，其中所述加热电极层包括基部和鳍部，所述基部在所述第一方向上平行于所述第一导电线延伸，所述鳍部在第三方向上从所述基部的一端延伸，使得所述鳍部与所述可变电阻层的底表面的一部分接触，所述第三方向是垂直于所述第一方向和所述第二方向两者的方向。
6.根据权利要求1所述的可变电阻存储器件，其中所述加热电极层包括基部和鳍部，所述基部在所述第一方向上平行于所述第一导电线延伸，所述鳍部以倾斜的方式从所述基部的一端向上延伸，使得所述鳍部形成所述加热电极层的倾斜侧壁并与所述可变电阻层的底表面的一部分接触。
7.根据权利要求1所述的可变电阻存储器件，其中所述加热电极层包括平行于所述第一导电线延伸的基部和从所述基部的一端向上延伸的鳍部，所述存储单元柱还包括与所述基部和所述鳍部接触的绝缘间隔物，所述绝缘间隔物具有与所述基部接触的底表面和与所述可变电阻层接触的顶表面。
8.根据权利要求1所述的可变电阻存储器件，其中所述存储单元柱还包括单元堆叠结构，所述单元堆叠结构包括在所述加热电极层上的选择器件层和所述可变电阻层，所述单元堆叠结构在所述第一方向上具有第一宽度并在所述第二方向上具有第二宽度。
9.根据权利要求1所述的可变电阻存储器件，其中所述存储单元柱还包括单元堆叠结构，所述单元堆叠结构包括在所述加热电极层上的选择器件层和所述可变电阻层，所述第二导电线的两个侧壁在所述第二方向上与所述单元堆叠结构的两个侧壁对准。
10.根据权利要求9所述的可变电阻存储器件，还包括：
绝缘间隔物，与所述加热电极层的所述侧壁和所述可变电阻层的底表面接触，所述绝缘间隔物在所述第一方向上具有U形剖面，以及
间隙填充绝缘层，填充由所述绝缘间隔物限定的空间至比所述绝缘间隔物的侧壁的顶表面低的水平面，使得在所述第二方向上相对于所述单元堆叠结构的侧壁对准的间隙填充凹陷被提供在所述空间的没有所述间隙填充绝缘层的部分中。
11.一种可变电阻存储器件，包括：
在第一方向上延伸的多条第一导电线，所述多条第一导电线在垂直于所述第一方向的第二方向上彼此间隔开；
在所述第一导电线上方在所述第二方向上延伸的多条第二导电线，所述多条第二导电线在所述第一方向上彼此间隔开；以及
在所述第一导电线与所述第二导电线之间的交叉点处的多个存储单元柱，所述存储单元柱彼此间隔开，所述存储单元柱连接到所述第一导电线和所述第二导电线，所述存储单元柱包括加热电极层和接触所述加热电极层的可变电阻层，所述可变电阻层的两个相反的侧壁与所述第一导电线的两个相反的侧壁对准，并且所述加热电极层在所述第二方向上的宽度等于所述第一导电线在所述第二方向上的宽度。
12.根据权利要求11所述的可变电阻存储器件，其中所述存储单元柱具有圆柱、椭圆柱和多边形柱中的一种的形状，并且所述第一导电线和所述第二导电线用作字线或位线。
13.根据权利要求11所述的可变电阻存储器件，其中在其上配置有所述第一导电线、所述第二导电线和所述存储单元柱的衬底包括衬底凹陷部，所述衬底凹陷部是在所述第一方向上相对于所述第一导电线的所述两个相反的侧壁以自对准的方式形成在所述衬底中的凹陷。
14.根据权利要求11所述的可变电阻存储器件，其中所述存储单元柱还包括单元堆叠结构，所述单元堆叠结构包括在所述加热电极层上的选择器件层和所述可变电阻层，所述第二导电线的两个侧壁在所述第二方向上与所述单元堆叠结构的两个侧壁对准，并且所述第二导电线在所述第一方向上的宽度等于所述单元堆叠结构在所述第一方向上的宽度。
15.根据权利要求11所述的可变电阻存储器件，其中所述加热电极层在所述第一方向上与所述可变电阻层的底表面的一部分接触，在所述第二方向上与所述可变电阻层的所述底表面的整个接触。
16.根据权利要求14所述的可变电阻存储器件，还包括：
绝缘间隔物，与所述单元堆叠结构的底表面接触；和
间隙填充绝缘层，填充由所述绝缘间隔物在所述第一方向上限定的空间，所述间隙填充绝缘层填充所述空间至比所述绝缘间隔物的侧壁的顶表面低的水平面，使得在所述第二方向上相对于所述单元堆叠结构的侧壁对准的间隙填充凹陷被提供在所述空间的没有所述间隙填充绝缘层的部分中。
17.一种制造可变电阻存储器件的方法，所述方法包括：
在衬底上形成第一导电层；
在所述第一导电层上形成第一绝缘图案，所述第一绝缘图案在第一方向上彼此间隔开；
在所述第一方向上在所述第一导电层的第一区域上在所述第一绝缘图案之间形成加热电极材料层、绝缘间隔物层和间隙填充绝缘材料层，以及在所述第一方向上和在垂直于所述第一方向的第二方向上在所述第一导电层的第二区域上分别形成所述加热电极材料层和所述绝缘间隔物层；
通过图案化所述加热电极材料层、所述绝缘间隔物层、所述间隙填充绝缘材料层和所述第一导电层在所述第一绝缘图案的侧壁之间形成加热电极层、绝缘间隔物和间隙填充绝缘层，以及形成在所述第一方向上与所述加热电极层对准并在所述第二方向上彼此间隔开的第一导电线；
在所述加热电极层、所述绝缘间隔物和所述第一导电线之间形成在所述第一方向上延伸的第二绝缘图案；
在所述加热电极层、所述绝缘间隔物和所述间隙填充绝缘层上形成单元堆叠材料层，所述单元堆叠材料层包括可变电阻材料层；
通过图案化所述单元堆叠材料层而形成在所述第一方向和所述第二方向上彼此分隔的多个单元堆叠结构，所述多个单元堆叠结构的每个通过图案化所述可变电阻材料层而包括可变电阻层；
在所述单元堆叠结构之间形成第三绝缘图案，所述第三绝缘图案被配置为分别在所述第一方向和所述第二方向上使所述单元堆叠结构绝缘；
在所述单元堆叠结构和所述第三绝缘图案上形成第二导电层；以及
通过图案化所述第二导电层形成在所述单元堆叠结构上在所述第二方向上延伸并在所述第一方向上彼此间隔开的多条第二导电线。
18.根据权利要求17所述的方法，其中当所述加热电极材料层、所述绝缘间隔物层、所述间隙填充绝缘材料层和所述第一导电层被图案化时，所述加热电极层的两个侧壁在所述第一方向上与所述第一导电线的两个侧壁对准，并且所述加热电极层在所述第二方向上的宽度形成为等于所述第一导电线在所述第二方向上的宽度。
19.根据权利要求17所述的方法，其中形成所述多个单元堆叠结构和形成所述多条第二导电线包括，
通过图案化所述单元堆叠材料层形成在所述第二方向上彼此间隔开的多个第一单元堆叠结构，
在所述第一单元堆叠结构之间形成第三绝缘层，以及
通过在所述第二方向上图案化所述第一单元堆叠结构和所述第二导电层而形成在所述第一方向和所述第二方向上彼此间隔开的所述多个单元堆叠结构和在所述第一方向上彼此间隔开的所述第二导电线。
20.根据权利要求19所述的方法，其中所述第二导电线的两个侧壁在所述第二方向上与所述单元堆叠结构的两个侧壁对准，并且所述第二导电线在所述第一方向上的宽度等于所述单元堆叠结构在所述第一方向上的宽度。
CN201810296008.5A 2017-07-03 2018-03-30 可变电阻存储器件及其制造方法 Active CN109216542B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170084407A KR102345540B1 (ko) 2017-07-03 2017-07-03 가변 저항 메모리 소자 및 그 제조방법
KR10-2017-0084407 2017-07-03

Publications (2)

Publication Number Publication Date
CN109216542A true CN109216542A (zh) 2019-01-15
CN109216542B CN109216542B (zh) 2023-11-14

Family

ID=64738309

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810296008.5A Active CN109216542B (zh) 2017-07-03 2018-03-30 可变电阻存储器件及其制造方法

Country Status (3)

Country Link
US (1) US10461127B2 (zh)
KR (1) KR102345540B1 (zh)
CN (1) CN109216542B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113161383A (zh) * 2021-03-29 2021-07-23 长江先进存储产业创新中心有限责任公司 一种三维相变存储器及其制备方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10276791B1 (en) 2017-11-09 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
KR102595902B1 (ko) * 2018-08-23 2023-10-30 삼성전자주식회사 저항성 메모리 소자
KR20200026487A (ko) * 2018-09-03 2020-03-11 삼성전자주식회사 메모리 소자
KR102617145B1 (ko) * 2018-10-02 2023-12-27 삼성전자주식회사 가변 저항 메모리 장치
KR102675357B1 (ko) * 2019-01-08 2024-06-17 삼성전자주식회사 가변 저항 메모리 장치 및 이의 제조 방법
US10903424B2 (en) * 2019-05-07 2021-01-26 International Business Machines Corporation Resistive RAM cell structure for gradual set programming
KR20210041974A (ko) * 2019-10-08 2021-04-16 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 제조 방법
KR20210047195A (ko) * 2019-10-21 2021-04-29 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 제조 방법
JP2022125684A (ja) 2021-02-17 2022-08-29 キオクシア株式会社 抵抗変化型記憶装置
JP2023001826A (ja) * 2021-06-21 2023-01-06 キオクシア株式会社 半導体記憶装置
KR102672267B1 (ko) * 2023-01-19 2024-06-03 삼육대학교산학협력단 가변 저항 메모리 소자
CN115867124B (zh) * 2023-02-15 2023-04-28 长鑫存储技术有限公司 相变存储单元、相变存储器及其制备方法、电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101325179A (zh) * 2007-05-09 2008-12-17 三星电子株式会社 制造具有自对准电极的半导体存储器件的方法
US20120117801A1 (en) * 2010-11-17 2012-05-17 Samsung Electronics Co., Ltd. Variable resistance memory device and method of manufacturing the same
US20140124726A1 (en) * 2012-11-08 2014-05-08 Samsung Electronics Co., Ltd. Phase-change memory devices and methods of fabricating the same
KR20170048968A (ko) * 2015-10-27 2017-05-10 삼성전자주식회사 메모리 소자 및 그 제조 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8188454B2 (en) 2005-10-28 2012-05-29 Ovonyx, Inc. Forming a phase change memory with an ovonic threshold switch
KR20090020938A (ko) 2007-08-24 2009-02-27 삼성전자주식회사 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법
KR100876767B1 (ko) 2007-09-06 2009-01-07 주식회사 하이닉스반도체 상 변화 메모리 장치의 형성 방법
KR101574746B1 (ko) 2009-03-04 2015-12-07 삼성전자주식회사 가변저항 메모리 소자 및 그 형성 방법
US8575753B2 (en) 2009-05-27 2013-11-05 Samsung Electronics Co., Ltd. Semiconductor device having a conductive structure including oxide and non oxide portions
KR20130006899A (ko) 2011-06-27 2013-01-18 삼성전자주식회사 상변화 메모리 장치 및 이의 제조 방법
KR101889317B1 (ko) 2011-10-28 2018-08-17 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
KR102210329B1 (ko) * 2014-08-14 2021-02-01 삼성전자주식회사 저항 변화 메모리 소자 및 그 제조 방법
KR102192895B1 (ko) 2014-08-21 2020-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102465967B1 (ko) * 2016-02-22 2022-11-10 삼성전자주식회사 메모리 소자 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101325179A (zh) * 2007-05-09 2008-12-17 三星电子株式会社 制造具有自对准电极的半导体存储器件的方法
US20120117801A1 (en) * 2010-11-17 2012-05-17 Samsung Electronics Co., Ltd. Variable resistance memory device and method of manufacturing the same
US20140124726A1 (en) * 2012-11-08 2014-05-08 Samsung Electronics Co., Ltd. Phase-change memory devices and methods of fabricating the same
KR20170048968A (ko) * 2015-10-27 2017-05-10 삼성전자주식회사 메모리 소자 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113161383A (zh) * 2021-03-29 2021-07-23 长江先进存储产业创新中心有限责任公司 一种三维相变存储器及其制备方法
CN113161383B (zh) * 2021-03-29 2023-04-07 长江先进存储产业创新中心有限责任公司 一种三维相变存储器及其制备方法

Also Published As

Publication number Publication date
US20190006422A1 (en) 2019-01-03
KR102345540B1 (ko) 2021-12-30
US10461127B2 (en) 2019-10-29
KR20190004163A (ko) 2019-01-11
CN109216542B (zh) 2023-11-14

Similar Documents

Publication Publication Date Title
CN109216542A (zh) 可变电阻存储器件及其制造方法
KR102582666B1 (ko) 메모리 소자 및 그 제조 방법
CN107104183B (zh) 存储器件
US10546894B2 (en) Memory device
CN107665947B (zh) 可变电阻存储器件
KR102465966B1 (ko) 메모리 소자, 및 그 메모리 소자를 포함한 전자 장치
KR102446863B1 (ko) 메모리 소자 및 그 제조방법
CN108666417A (zh) 包括可变电阻材料层的存储器件
CN102971798B (zh) 具有含垂直位线和字线的有效解码的读/写元件的3d阵列的非易失性存储器
CN102832220B (zh) 具有双交叉点阵列的三维半导体存储器器件及其制造方法
KR102541562B1 (ko) 가변 저항 메모리 소자
CN109768158A (zh) 具有交叉点存储阵列的存储器件
KR20170099214A (ko) 가변 저항 메모리 소자 및 그 제조 방법
CN107104123A (zh) 存储器件
CN108231822A (zh) 可变电阻存储装置
KR20170098580A (ko) 메모리 소자 및 그 제조 방법
KR20160074825A (ko) 가변 저항 메모리 소자
CN109768159B (zh) 存储器件
KR101297088B1 (ko) 3차원 비휘발성 메모리 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant