KR102617145B1 - 가변 저항 메모리 장치 - Google Patents

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Abstract

가변 저항 메모리 장치는, 기판 상에 수평적으로 배열된 메모리 셀들 및 상기 메모리 셀들 사이의 절연 구조체를 포함한다. 상기 메모리 셀들의 각각은 상기 기판 상에 수직하게 적층된 가변저항패턴 및 스위칭 패턴을 포함한다. 상기 절연 구조체는 상기 메모리 셀들 사이의 제1 절연패턴, 및 상기 메모리 셀들의 각각과 상기 제1 절연패턴 사이의 제2 절연패턴을 포함한다. 상기 제1 절연패턴은 상기 제2 절연패턴과 다른 물질을 포함한다.

Description

가변 저항 메모리 장치{Variable resistance memory device}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 가변 저항 메모리 장치 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 결함이 최소화된 가변 저항 메모리 장치 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 가변 저항 메모리 장치는, 기판 상에 수평적으로 배열된 메모리 셀들 및 상기 메모리 셀들 사이의 절연 구조체를 포함할 수 있다. 상기 메모리 셀들의 각각은 상기 기판 상에 수직하게 적층된 가변저항패턴 및 스위칭 패턴을 포함할 수 있다. 상기 절연 구조체는 상기 메모리 셀들 사이의 제1 절연패턴, 및 상기 메모리 셀들의 각각과 상기 제1 절연패턴 사이의 제2 절연패턴을 포함할 수 있다. 상기 제1 절연패턴은 상기 제2 절연패턴과 다른 물질을 포함할 수 있다.
본 발명의 개념에 따르면, 전기적 특성이 개선되고 결함이 최소화된 가변 저항 메모리 장치 및 그 제조방법이 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 개념도이다.
도 2는 본 발명의 실시예들에 따른 가변 저항 메모리 장치를 개략적으로 나타내는 사시도이다.
도 3은 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 평면도이다.
도 4는 도 3의 I-I' 및 II-II'에 따른 단면도이고, 도 5는 도 4의 A부분의 확대도이다.
도 6 내지 도 13은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 제조방법을 나타내는, 도 3의 I-I' 및 II-II'에 대응하는 단면도들이다.
도 14는 본 발명의 일부 실시예들에 따른 매립 절연 구조체 및 절연 구조체의 형성을 위해 이용되는 증착장비의 일 예를 나타내는 개념도이다.
도 15는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치를 나타내는, 도 3의 I-I' 및 II-II'에 따른 단면도이다.
도 16a는 도 15의 B부분의 확대도이고, 도 16b 및 도 16c는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 변형예들을 각각 나타내는 도면들로, 도 15의 B부분에 대응하는 확대도들이다.
도 17 내지 도 21은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 제조방법을 나타내는, 도 3의 I-I' 및 II-II'에 대응하는 단면도들이다.
도 22는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치를 나타내는, 도 3의 I-I' 및 II-II'에 따른 단면도이다.
도 23a는 도 22의 C부분의 확대도이고, 도 23b는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 일 변형예를 나타내는 도면으로, 도 22의 C부분에 대응하는 확대도이다.
도 24 내지 도 30은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 제조방법을 나타내는, 도 3의 I-I' 및 II-II'에 대응하는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 개념도이다.
도 1을 참조하면, 가변 저항 메모리 장치는 기판(100) 상에 차례로 적층된 복수의 메모리 셀 스택들(MCA)을 포함할 수 있다. 상기 메모리 셀 스택들(MCA)의 각각은 2차원적으로 배열된 복수의 메모리 셀들을 포함할 수 있다. 상기 가변 저항 메모리 장치는 상기 메모리 셀 스택들(MCA) 사이에 배치되고 상기 메모리 셀들의 쓰기, 읽기, 및/또는 소거 동작을 위한 복수의 도전 라인들을 포함할 수 있다. 도 1에는 5개의 메모리 셀 스택들(MCA)이 도시되었으나, 본 발명의 실시예들은 이에 한정되지 않는다.
도 2는 본 발명의 실시예들에 따른 가변 저항 메모리 장치를 개략적으로 나타내는 사시도이다. 도 2는 예시적으로 하나의 메모리 셀 스택(MCA)을 도시하나, 본 발명의 실시예들은 이에 한정되지 않는다.
도 2를 참조하면, 제1 방향(D1)으로 연장되는 제1 도전 라인들(CL1), 및 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장되는 제2 도전 라인들(CL2)이 제공될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 수직한 제3 방향(D3)을 따라 상기 제1 도전 라인들(CL1)로부터 이격될 수 있다. 메모리 셀 스택(MCA)은 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2) 사이에 제공될 수 있다. 상기 메모리 셀 스택(MCA)은 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 메모리 셀들(MC)을 포함할 수 있다. 상기 메모리 셀들(MC)은 행과 열을 이루며 이차원적으로 배열될 수 있다.
상기 메모리 셀들(MC)의 각각은 가변저항패턴(VR) 및 스위칭 패턴(switching pattern, SW)를 포함할 수 있다. 상기 가변저항패턴(VR) 및 상기 스위칭 패턴(SW)은 이들에 연결되는 한 쌍의 도전 라인들(CL1, CL2) 사이에서 서로 직렬로 연결될 수 있다. 일 예로, 상기 메모리 셀들(MC)의 각각에 포함된 상기 가변저항패턴(VR) 및 상기 스위칭 패턴(SW)은 대응하는 제1 도전 라인(CL1)과 대응하는 제2 도전 라인(CL2) 사이에서 서로 직렬로 연결될 수 있다. 도 2에는 상기 가변저항패턴(VR) 위에 상기 스위칭 패턴(SW)이 제공되는 것으로 도시되어 있으나, 본 발명의 실시예들은 이에 한정되지 않는다. 일 예로, 도 2에 도시된 바와 달리, 상기 스위칭 패턴(SW) 위에 상기 가변저항패턴(VR)이 제공될 수도 있다.
도 3은 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 평면도이다. 도 4는 도 3의 I-I' 및 II-II'에 따른 단면도이고, 도 5는 도 4의 A부분의 확대도이다. 설명의 간소화를 위해, 하나의 메모리 셀 스택(MCA)을 기준으로 본 발명에 따른 가변 저항 메모리 장치를 설명한다.
도 3 및 도 4를 참조하면, 기판(100) 상에 제1 도전 라인들(CL1) 및 상기 제1 도전 라인들(CL1)을 덮는 하부 층간 절연막(110)이 배치될 수 있다. 상기 제1 도전 라인들(CL1)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 상기 기판(100)의 상면(100U)에 평행할 수 있고, 서로 교차할 수 있다. 상기 제1 도전 라인들(CL1)은 상기 하부 층간 절연막(110) 내에 배치될 수 있고, 상기 하부 층간 절연막(110)은 상기 제1 도전 라인들(CL1)의 상면들을 노출할 수 있다. 상기 제1 도전 라인들(CL1)의 상기 상면들은 상기 하부 층간 절연막(110)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제1 도전 라인들(CL1)은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다. 상기 하부 층간 절연막(110)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
제2 도전 라인들(CL2)이 상기 기판(100) 상에 상기 제1 도전 라인들(CL1)을 가로지르도록 제공될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제3 방향(D3)을 따라 상기 제1 도전 라인들(CL1)로부터 이격될 수 있다. 상기 제3 방향(D3)은 상기 기판(100)의 상기 상면(100U)에 수직할 수 있다. 상기 제2 도전 라인들(CL2)은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.
메모리 셀들(MC)이 상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2) 사이에 배치될 수 있고, 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 위치할 수 있다. 상기 메모리 셀들(MC)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 상기 메모리 셀들(MC)은 하나의 메모리 셀 스택(MCA)을 구성할 수 있다. 상기 메모리 셀들(MC)의 각각은 상기 제1 도전 라인들(CL1) 중 대응하는 제1 도전 라인(CL1)과, 상기 제2 도전 라인들(CL2) 중 대응하는 제2 도전 라인(CL2) 사이에 제공될 수 있다. 상기 메모리 셀들(MC)의 각각은 상기 대응하는 제1 도전 라인(CL1)과 상기 대응하는 제2 도전 라인(CL2) 사이에서 직렬로 서로 연결되는 가변저항패턴(VR) 및 스위칭 패턴(SW)을 포함할 수 있다. 일 예로, 상기 가변저항패턴(VR)은 상기 대응하는 제1 도전 라인(CL1)과 상기 대응하는 제2 도전 라인(CL2)의 교차점에 국소적으로 제공되는 섬 형태일 수 있고, 상기 스위칭 패턴(SW)은 상기 대응하는 제1 도전 라인(CL1)과 상기 대응하는 제2 도전 라인(CL2)의 교차점에 국소적으로 제공되는 섬 형태일 수 있다. 상기 가변저항패턴(VR)은 상기 기판(100)과 상기 스위칭 패턴(SW) 사이에 배치될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 도시된 바와 달리, 상기 스위칭 패턴(SW)이 상기 기판(100)과 상기 가변저항패턴(VR) 사이에 배치될 수도 있다.
상기 가변저항패턴(VR)은 저항 변화에 따라 정보를 저장하는 물질을 포함할 수 있다. 일 예로, 상기 가변저항패턴(VR)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 상기 가변저항패턴(VR)은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 상기 가변저항패턴(VR)은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 상기 가변저항패턴(VR)은 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복적으로 적층된 초격자 구조(예를 들어, GeTe층과 SbTe층이 반복적으로 적층된 구조)를 가질 수 있다.
상기 스위칭 패턴(SW)은 비선형적(예를 들어, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다. 일 예로, 상기 스위칭 패턴(SW)은 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 상기 스위칭 패턴(SW)은 상기 가변저항패턴(VR)보다 높은, 결정질-비정질 간의 상전이 온도를 가질 수 있다. 따라서, 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 동작 시, 상기 가변저항패턴(VR)은 결정질과 비정질 사이에서 가역적으로 상변화가 이루어지나, 상기 스위칭 패턴(SW)은 상변화 없이 실질적으로 비정질 상태를 유지할 수 있다. 본 명세서에서, 실질적으로 비정질 상태란 대상의 일부에 국소적으로(locally) 결정 입계가 존재하거나 국소적으로 결정화된 부분이 존재하는 것을 배제하지 않는다.
상기 스위칭 패턴(SW)은 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 상기 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 상기 칼코게나이드 물질은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중에서 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 상기 스위칭 패턴(SW)은 불순물(일 예로, C, N, B, 및 O 중 적어도 하나)을 더 포함할 수 있다.
상기 메모리 셀들(MC)의 각각은 상기 가변저항패턴(VR)과 상기 대응하는 제1 도전 라인(CL1) 사이에 배치되는 하부 전극(EP1)을 더 포함할 수 있다. 상기 가변저항패턴(VR)은 상기 하부 전극(EP1)을 통해 상기 대응하는 제1 도전 라인(CL1)에 연결될 수 있다. 상기 메모리 셀들(MC) 중, 상기 제1 방향(D1)으로 서로 이웃하는 한 쌍의 메모리 셀들(MC)은 상기 하부 전극(EP1)을 공유할 수 있다. 일 예로, 상기 한 쌍의 메모리 셀들(MC)의 상기 가변저항패턴들(VR)은 하나의 하부 전극(EP1)을 통해 상기 대응하는 제1 도전 라인(CL1)에 공통으로 연결될 수 있다. 상기 하부 전극(EP1)은 상기 한 쌍의 메모리 셀들(MC)의 상기 가변저항패턴들(VR)에 각각 연결되는 수직부들(VP), 및 상기 한 쌍의 메모리 셀들(MC) 사이에서 상기 대응하는 제1 도전 라인(CL1) 상으로 연장되는 수평부(HP)를 포함할 수 있다. 상기 수평부(HP)는 상기 한 쌍의 메모리 셀들(MC) 사이에서 상기 대응하는 제1 도전 라인(CL1)의 상면을 따라 연장될 수 있고, 상기 수직부들(VP)을 서로 연결할 수 있다. 상기 하부 전극(EP1)은 일 단면의 관점에서, U자 형태를 가질 수 있다. 상기 하부 전극(EP1)은 상기 가변저항패턴(VR)을 가열하여 상변화시키는 히터(heater) 전극일 수 있다. 상기 하부 전극(EP1)은 상기 제1 및 제2 도전 라인들(CL1, CL2)보다 비저항이 큰 물질을 포함할 수 있다. 상기 하부 전극(EP1)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.
상기 메모리 셀들(MC)의 각각은 상기 가변저항패턴(VR)과 상기 스위칭 패턴(SW) 사이의 연결 전극(EP2)을 포함할 수 있다. 상기 연결 전극(EP2)은 상기 가변저항패턴(VR)을 사이에 두고 상기 하부 전극(EP1)으로부터 이격될 수 있다. 상기 연결 전극(EP2)은 상기 가변저항패턴(VR)과 상기 스위칭 패턴(SW)을 전기적으로 연결할 수 있고, 상기 가변저항패턴(VR)과 상기 스위칭 패턴(SW)의 직접적인 접촉을 방지할 수 있다. 상기 연결 전극(EP2)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 및/또는 TaSiN 중에서 적어도 하나를 포함할 수 있다.
상기 메모리 셀들(MC)의 각각은 상기 스위칭 패턴(SW)과 상기 대응하는 제2 도전 라인(CL2) 사이에 배치되는 상부 전극(EP3)을 포함할 수 있다. 상기 스위칭 패턴(SW)은 상기 상부 전극(EP3)을 통해 상기 대응하는 제2 도전 라인(CL2)에 연결될 수 있다. 상기 상부 전극(EP3)은 상기 스위칭 패턴(SW)을 사이에 두고 상기 연결 전극(EP2)으로부터 이격될 수 있다. 상기 상부 전극(EP3)은 일 예로, 상기 대응하는 제1 도전 라인(CL1)과 상기 대응하는 제2 도전 라인(CL2) 사이의 교차점에 국소적으로 제공되는 섬 형태일 수 있다. 상기 상부 전극(EP3)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.
스페이서(SR)가 상기 하부 전극(EP1)의 상기 수직부들(VP) 사이에 제공될 수 있다. 상기 스페이서(SR)는 상기 수직부들(VP)의 서로 마주하는 측면들 상에 제공될 수 있고, 상기 수평부(HP)의 상면을 따라 연장될 수 있다. 상기 스페이서(SR)는 일 단면의 관점에서, U자 형태를 가질 수 있다. 상기 수평부(HP)는 상기 한 쌍의 메모리 셀들(MC)에 공통적으로 연결되는, 상기 대응하는 제1 도전 라인(CL1)의 상기 상면과 상기 스페이서(SR) 사이로 연장될 수 있다. 상기 스페이서(SR)는 다결정 실리콘 또는 실리콘 산화물을 포함할 수 있다.
매립 절연 구조체(130)가 상기 한 쌍의 메모리 셀들(MC) 사이에 배치될 수 있다. 상기 매립 절연 구조체(130)는 상기 하부 전극(EP1)의 상기 수직부들(VP) 사이에 배치될 수 있다. 상기 스페이서(SR)는 상기 수직부들(VP)의 각각과 상기 매립 절연 구조체(130) 사이, 및 상기 수평부(HP)와 상기 매립 절연 구조체(130) 사이에 개재될 수 있다. 상기 매립 절연 구조체(130)는 상기 한 쌍의 메모리 셀들(MC)의 상기 가변저항패턴들(VR) 사이, 및 상기 한 쌍의 메모리 셀들(MC)의 상기 연결 전극들(EP2) 사이로 연장될 수 있다. 상기 매립 절연 구조체(130)는 상기 한 쌍의 메모리 셀들(MC) 사이의 제1 매립 절연 패턴(134), 및 상기 한 쌍의 메모리 셀들(MC)의 각각과 상기 제1 매립 절연 패턴(134) 사이에 개재되는 제2 매립 절연 패턴(132)을 포함할 수 있다. 상기 제1 매립 절연 패턴(134)은 상기 하부 전극(EP1)의 상기 수직부들(VP) 사이에 배치될 수 있고, 상기 한 쌍의 메모리 셀들(MC)의 상기 가변저항패턴들(VR) 사이, 및 상기 한 쌍의 메모리 셀들(MC)의 상기 연결 전극들(EP2) 사이로 연장될 수 있다. 상기 제2 매립 절연 패턴(132)은 상기 수직부들(VP)의 각각과 상기 제1 매립 절연 패턴(134) 사이, 및 상기 수평부(HP)와 상기 제1 매립 절연 패턴(134) 사이에 개재될 수 있다. 상기 스페이서(SR)는 상기 수직부들(VP)의 각각과 상기 제2 매립 절연 패턴(132) 사이, 및 상기 수평부(HP)와 상기 제2 매립 절연 패턴(132) 사이에 개재될 수 있다. 상기 제2 매립 절연 패턴(132)은 상기 한 쌍의 메모리 셀들(MC)의 각각의 상기 가변저항패턴(VR)과 상기 제1 매립 절연 패턴(134) 사이, 및 상기 한 쌍의 메모리 셀들(MC)의 각각의 상기 연결 전극(EP2)과 상기 제1 매립 절연 패턴(134) 사이로 연장될 수 있다. 상기 제2 매립 절연 패턴(132)은 일 단면의 관점에서, U자 형태를 가질 수 있다.
상기 제1 매립 절연 패턴(134)은 상기 제2 매립 절연 패턴(132)과 다른 물질을 포함할 수 있다. 상기 제1 매립 절연 패턴(134)은 상기 제2 매립 절연 패턴(132)보다 식각 내성이 큰 물질을 포함할 수 있다. 상기 제1 매립 절연 패턴(134)은 탄소 원소 및 산소 원소 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제1 매립 절연 패턴(134)은 탄소 함유 실리콘 질화물(일 예로, SiCN), 탄소 함유 실리콘 산화물(일 예로, SiOC), 실리콘 산화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있고, 상기 제2 매립 절연 패턴(132)은 실리콘 질화물을 포함할 수 있다.
절연 구조체들(140)이 상기 하부 층간 절연막(110) 상에 배치될 수 있고, 상기 제1 방향(D1)으로 연장될 수 있다. 상기 절연 구조체들(140)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 절연 구조체들(140)의 각각은 상기 제1 도전 라인들(CL1) 중, 서로 이웃하는 한 쌍의 제1 도전 라인들(CL1) 사이의 상기 하부 층간 절연막(110) 상에 배치될 수 있다. 상기 절연 구조체들(140)의 각각은 상기 메모리 셀들(MC) 중, 상기 제2 방향(D2)으로 서로 이웃하는 다른 한 쌍의 메모리 셀들(MC) 사이에 배치될 수 있다.
도 4 및 도 5를 참조하면, 상기 절연 구조체들(140)의 각각은 상기 다른 한 쌍의 메모리 셀들(MC) 사이의 제1 절연 패턴(144), 및 상기 다른 한 쌍의 메모리 셀들(MC)의 각각과 상기 제1 절연 패턴(144) 사이에 개재되는 제2 절연 패턴(142)을 포함할 수 있다. 상기 제2 절연 패턴(142)은 상기 제1 절연 패턴(144)과 상기 하부 층간 절연막(110) 사이로 연장될 수 있다. 상기 제2 절연 패턴(142)은 일 단면의 관점에서, U자 형태를 가질 수 있다.
상기 제1 절연 패턴(144)은 상기 다른 한 쌍의 메모리 셀들(MC)의 상기 하부 전극들(EP1) 사이에 배치될 수 있고, 상기 다른 한 쌍의 메모리 셀들(MC)의 상기 가변저항패턴들(VR) 사이, 및 상기 다른 한 쌍의 메모리 셀들(MC)의 상기 연결 전극들(EP2) 사이로 연장될 수 있다. 상기 제1 절연 패턴(144)은 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의 상기 하부 전극(EP1)의 일 측면(EP1_S) 상에 배치될 수 있고, 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의, 상기 가변저항패턴(VR)의 일 측면(VR_S) 및 상기 연결 전극(EP2)의 일 측면(EP2_S) 상으로 연장될 수 있다. 상기 제2 절연 패턴(142)은 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의 상기 하부 전극(EP1)의 상기 측면(EP1_S)과 상기 제1 절연 패턴(144) 사이에 개재될 수 있고, 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의 상기 가변저항패턴(VR)의 상기 측면(VR_S)과 상기 제1 절연 패턴(144) 사이, 및 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의 상기 연결 전극(EP2)의 상기 측면(EP2_S)과 상기 제1 절연 패턴(144) 사이로 연장될 수 있다.
상기 하부 층간 절연막(110)은 그 내부를 향하여 리세스된 상면(110Ur)을 가질 수 있다. 상기 절연 구조체(140)는 상기 하부 층간 절연막(110)의 상기 리세스된 상면(110Ur) 상에 배치될 수 있다. 상기 제2 절연 패턴(142)은 상기 하부 층간 절연막(110)의 상기 리세스된 상면(110Ur)과 상기 제1 절연 패턴(144)의 하면(144B) 사이에 개재될 수 있고, 상기 하부 층간 절연막(110)의 상기 리세스된 상면(110Ur) 및 상기 제1 절연 패턴(144)의 상기 하면(144B)을 따라 연장될 수 있다. 일부 실시예들에 따르면, 상기 제1 절연 패턴(144)은 그 내부에 형성된 공극(void, 또는 심(seam), 200)을 포함할 수 있다. 상기 공극(200)은 상기 제3 방향(D3)을 따라 길게 연장될 수 있다.
상기 제1 절연 패턴(144)은 상기 제2 절연 패턴(142)과 다른 물질을 포함할 수 있다. 상기 제1 절연 패턴(144)은 상기 제2 절연 패턴(142)보다 식각 내성이 큰 물질을 포함할 수 있다. 상기 제1 절연 패턴(144)은 탄소 원소 및 산소 원소 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제1 절연 패턴(144)은 탄소 함유 실리콘 질화물(일 예로, SiCN), 탄소 함유 실리콘 산화물(일 예로, SiOC), 실리콘 산화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있고, 상기 제2 절연 패턴(142)은 실리콘 질화물을 포함할 수 있다.
도 3 및 도 4를 다시 참조하면, 몰드막(120)이 상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2) 사이에 배치될 수 있고, 상기 제1 도전 라인들(CL1)의 상기 상면들을 덮을 수 있다. 상기 몰드막(120)은 상기 메모리 셀들(MC)의 각각의 상기 하부 전극(EP1), 상기 가변저항패턴(VR), 및 상기 연결 전극(EP2)을 덮을 수 있다. 상기 매립 절연 구조체(130) 및 상기 절연 구조체들(140)은 상기 몰드막(120) 내에 배치될 수 있다. 상기 몰드막(120)의 상면(120U)은 상기 매립 절연 구조체(130)의 상면(130U), 및 상기 절연 구조체들(140)의 각각의 상면(140U)과 실질적으로 공면을 이룰 수 있다. 상기 몰드막(120)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 상부 층간 절연막(150)이 상기 몰드막(120), 상기 매립 절연 구조체(130) 및 상기 절연 구조체들(140) 상에 배치될 수 있다. 상기 상부 층간 절연막(150)은 상기 몰드막(120)의 상기 상면(120U), 상기 매립 절연 구조체(130)의 상기 상면(130U), 및 상기 절연 구조체들(140)의 각각의 상기 상면(140U)을 덮을 수 있다. 상기 상부 층간 절연막(150)은 상기 메모리 셀들(MC)의 각각의 상기 스위칭 패턴(SW) 및 상기 상부 전극(EP3)을 덮을 수 있다. 상기 상부 층간 절연막(150)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 상기 제2 도전 라인들(CL2)은 상기 상부 층간 절연막(150) 상에 배치될 수 있다.
도 6 내지 도 13은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 제조방법을 나타내는, 도 3의 I-I' 및 II-II'에 대응하는 단면도들이다. 도 14는 본 발명의 일부 실시예들에 따른 매립 절연 구조체 및 절연 구조체의 형성을 위해 이용되는 증착장비의 일 예를 나타내는 개념도이다. 설명의 간소화를 위해, 도 1 내지 도 5를 참조하여 설명한 가변 저항 메모리 장치와 중복되는 설명은 생략될 수 있다.
도 3 및 도 6을 참조하면, 기판(100) 상에 제1 도전 라인들(CL1) 및 하부 층간 절연막(110)이 형성될 수 있다. 상기 제1 도전 라인들(CL1)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 하부 층간 절연막(110)은 상기 제1 도전 라인들(CL1)을 덮도록 형성될 수 있고, 상기 제1 도전 라인들(CL1)의 상면들을 노출할 수 있다. 몰드막(120)이 상기 하부 층간 절연막(110) 상에 형성될 수 있고, 상기 제1 도전 라인들(CL1)의 상기 상면들을 덮을 수 있다. 상기 몰드막(120)은 일 예로, 실리콘 질화물을 포함할 수 있다. 제1 트렌치들(T1)이 상기 몰드막(120) 내에 형성될 수 있다. 상기 제1 트렌치들(T1)은 상기 제1 도전 라인들(CL1)을 가로지르도록 형성될 수 있다. 상기 제1 트렌치들(T1)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제1 트렌치들(T1)의 각각은 상기 제2 방향(D2)으로 배열되는 상기 제1 도전 라인들(CL1)의 상면들, 및 상기 하부 층간 절연막(110)의 상면을 노출할 수 있다.
도 3 및 도 7을 참조하면, 하부 전극막(160)이 상기 몰드막(120) 상에 상기 제1 트렌치들(T1)의 각각의 일부를 채우도록 형성될 수 있다. 상기 하부 전극막(160)은 상기 제1 트렌치들(T1)의 각각의 내면을 실질적으로 균일한 두께로 덮을 수 있다. 스페이서막(162)이 상기 하부 전극막(160) 상에 상기 제1 트렌치들(T1)의 각각의 일부를 채우도록 형성될 수 있다. 상기 스페이서막(162)은 상기 제1 트렌치들(T1)의 각각의 상기 내면을 실질적으로 균일한 두께로 덮을 수 있다. 상기 하부 전극막(160)은 상기 제1 트렌치들(T1)의 각각의 상기 내면과 상기 스페이서막(162) 사이에 개재될 수 있고, 상기 몰드막(120)과 상기 스페이서막(162) 사이로 연장될 수 있다.
매립 절연막(130L)이 상기 스페이서막(162) 상에 상기 제1 트렌치들(T1)의 각각의 잔부를 채우도록 형성될 수 있다. 상기 스페이서막(162)은 상기 하부 전극막(160)과 상기 매립 절연막(130L) 사이에 개재될 수 있다. 상기 매립 절연막(130L)은 제1 매립 절연막(134L), 제2 매립 절연막(132L), 및 제3 매립 절연막(136L)을 포함할 수 있다. 상기 제2 매립 절연막(132L)은 상기 스페이서막(162) 상에 상기 제1 트렌치들(T1)의 각각의 일부를 채우도록 형성될 수 있다. 상기 제1 매립 절연막(134L)은 상기 제2 매립 절연막(132L) 상에 상기 제1 트렌치들(T1)의 각각의 잔부를 채우도록 형성될 수 있다. 상기 제2 매립 절연막(132L)은 상기 스페이서막(162)과 상기 제1 매립 절연막(134L) 사이에 개재될 수 있다. 상기 제3 매립 절연막(136L)은 상기 제1 매립 절연막(134L)을 덮도록 형성될 수 있다. 상기 제1 매립 절연막(134L)은 상기 제2 매립 절연막(132L)과 상기 제3 매립 절연막(136L) 사이에 개재될 수 있다.
상기 제1 매립 절연막(134L)은 상기 제2 매립 절연막(132L) 및 상기 제3 매립 절연막(136L)과 다른 물질을 포함할 수 있다. 상기 제1 매립 절연막(134L)은 상기 제2 매립 절연막(132L) 및 상기 제3 매립 절연막(136L)보다 식각 내성이 큰 물질을 포함할 수 있다. 일 예로, 상기 제2 매립 절연막(132L) 및 상기 제3 매립 절연막(136L)은 실리콘 질화물을 포함할 수 있고, 상기 제1 매립 절연막(134L)은 탄소 함유 실리콘 질화물(일 예로, SiCN), 탄소 함유 실리콘 산화물(일 예로, SiOC), 실리콘 산화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 제1 내지 제3 매립 절연막들(134L, 132L, 136L)은 일 예로, 플라즈마 강화 원자층 증착 방법(Plasma enhanced ALD)에 의해 형성될 수 있고, 약 400℃ 이하의 온도에서 증착될 수 있다.
구체적으로, 도 7 및 도 14를 참조하면, 상기 제2 매립 절연막(132L)을 형성하는 것은, 상기 스페이서막(162)이 형성된 상기 기판(100)을 증착장비(1000)의 챔버(1100) 내로 제공하는 것을 포함할 수 있다. 상기 챔버(1100)는 서로 다른 제1 영역(R1), 제2 영역(R2), 제3 영역(R3), 및 제4 영역(R4)을 포함할 수 있고, 상기 기판(100)은 상기 제1 내지 제4 영역들(R1, R2, R3, R4)을 순차로 통과하도록 이동될 수 있다. 상기 기판(100)이 상기 챔버(1100)의 상기 제1 영역(R1) 내에 제공될 수 있고, 제1 소스 가스(SG1)가 상기 기판(100) 상에 제공될 수 있다. 상기 제1 소스 가스(SG1)는 실리콘 함유 가스(일 예로, DCS(Dichlorosilane))일 수 있다. 상기 제1 소스 가스(SG1)가 제공됨에 따라, 상기 기판(100) 상에 소스막(일 예로, 실리콘막)이 형성될 수 있다. 상기 기판(100)이 상기 제1 영역(R1)으로부터 상기 제2 영역(R2)으로, 그리고 상기 제2 영역(R2)으로부터 상기 제3 영역(R3)으로 이동될 수 있다. 상기 제2 및 제3 영역들(R2, R3) 내에서 플라즈마(PL, 일 예로, 수소 플라즈마)가 상기 기판(100) 상에 제공될 수 있고, 상기 플라즈마에 의해 상기 소스막 내 불순물(일 예로, 클로린)이 제거될 수 있다. 상기 기판(100)이 상기 제3 영역(R3)으로부터 상기 제4 영역(R4)으로 이동될 수 있고, 제2 소스 가스(SG2)가 상기 기판(100) 상에 제공될 수 있다. 상기 제2 소스 가스(SG2)는 질소 함유 가스(일 예로, NH3)일 수 있다. 상기 소스막과 상기 제2 소스 가스(SG2)의 반응에 의해, 상기 기판(100) 상에 상기 제2 매립 절연막(132L)이 형성될 수 있다.
상기 제1 매립 절연막(134L)을 형성하는 것은, 상기 제2 매립 절연막(132L)이 형성된 상기 기판(100)을 상기 증착장비(1000)의 상기 챔버(1100) 내로 제공하는 것을 포함할 수 있다. 상기 기판(100)이 상기 챔버(1100)의 상기 제1 영역(R1) 내에 제공될 수 있고, 상기 제1 소스 가스(SG1)가 상기 기판(100) 상에 제공될 수 있다. 상기 제1 소스 가스(SG1)는 실리콘 함유 가스일 수 있다. 상기 제1 소스 가스(SG1)가 제공됨에 따라, 상기 기판(100) 상에 상기 소스막이 형성될 수 있다. 상기 기판(100)이 상기 제1 영역(R1)으로부터 상기 제2 영역(R2)으로, 그리고 상기 제2 영역(R2)으로부터 상기 제3 영역(R3)으로 이동될 수 있다. 상기 제2 및 제3 영역들(R2, R3) 내에서 상기 플라즈마(PL)가 상기 기판(100) 상에 제공될 수 있고, 상기 플라즈마에 의해 상기 소스막 내 불순물이 제거될 수 있다. 상기 기판(100)이 상기 제3 영역(R3)으로부터 상기 제4 영역(R4)으로 이동될 수 있고, 상기 제2 소스 가스(SG2) 및 제3 소스 가스(SG3) 중 적어도 하나가 상기 기판(100) 상에 제공될 수 있다. 상기 제2 소스 가스(SG2)는 질소 함유 가스일 수 있고, 상기 제3 소스 가스(SG3)는 탄소 및 산소 중 적어도 하나를 함유하는 가스(일 예로, C2H4 , O2) 일 수 있다. 상기 제2 및 제3 소스 가스들(SG2, SG3) 중 적어도 하나와 상기 소스막의 반응에 의해, 상기 기판(100) 상에 상기 제1 매립 절연막(134L)이 형성될 수 있다.
상기 제3 매립 절연막(136L)을 형성하는 것은, 상기 제1 매립 절연막(134L)이 형성된 상기 기판(100)을 상기 증착장비(1000)의 상기 챔버(1100) 내로 제공하는 것을 포함할 수 있다. 상기 제3 매립 절연막(136L)은 상기 제2 매립 절연막(132L)과 실질적으로 동일한 방법에 의해 형성될 수 있다.
도 3 및 도 8을 참조하면, 상기 매립 절연막(130L) 상에 평탄화 공정이 수행될 수 있고, 상기 평탄화 공정은 상기 몰드막(120)의 상면이 노출될 때까지 수행될 수 있다. 상기 평탄화 공정에 의해 상기 매립 절연막(130L), 상기 스페이서막(162), 및 상기 하부 전극막(160)이 차례로 평탄화될 수 있다. 상기 평탄화 공정에 의해, 상기 제1 매립 절연막(134L), 상기 제2 매립 절연막(132L), 상기 스페이서막(162) 및 상기 하부 전극막(160)의 잔부들이 상기 제1 트렌치들(T1)의 각각 내에 국소적으로 남을 수 있다. 일부 실시예들에 따르면, 상기 제3 매립 절연막(136L)은 상기 평탄화 공정에 의해 제거될 수 있다.
도 3 및 도 9를 참조하면, 제2 트렌치들(T2)이 상기 몰드막(120) 내에 상기 제1 트렌치들(T1)을 가로지르도록 형성될 수 있다. 상기 제2 트렌치들(T2)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제2 트렌치들(T2)의 각각은 상기 제1 도전 라인들(CL1) 중, 상기 제2 방향(D2)으로 서로 이웃하는 한 쌍의 제1 도전 라인들(CL1) 사이의 상기 하부 층간 절연막(110)을 노출할 수 있다. 상기 제2 트렌치들(T2)은 상기 제1 매립 절연막(134L), 상기 제2 매립 절연막(132L), 상기 스페이서막(162) 및 상기 하부 전극막(160)의 상기 잔부들, 및 상기 몰드막(120)을 패터닝함으로써 형성될 수 있다. 일부 실시예들에 따르면, 도 5에 도시된 바와 같이, 상기 제2 트렌치들(T2)이 형성되는 동안, 상기 한 쌍의 제1 도전 라인들(CL1) 사이의 상기 하부 층간 절연막(110)의 상부가 리세스될 수 있다. 이에 따라, 상기 하부 층간 절연막(110)은 그 내부를 향하여 리세스된 상면(110Ur)을 가질 수 있다.
상기 하부 전극막(160)의 상기 잔부는 상기 제2 트렌치들(T2)에 의해 상기 제2 방향(D2)으로 서로 이격되는 하부 전극들(EP1)로 분리될 수 있고, 상기 스페이서막(162)의 상기 잔부는 상기 제2 트렌치들(T2)에 의해 상기 제2 방향(D2)으로 서로 이격되는 스페이서들(SR)로 분리될 수 있다. 상기 제1 매립 절연막(134L)의 상기 잔부는 상기 제2 트렌치들(T2)에 의해 상기 제2 방향(D2)으로 서로 이격되는 제1 매립 절연 패턴들(134)로 분리될 수 있고, 상기 제2 매립 절연막(132L)의 상기 잔부는 상기 제2 트렌치들(T2)에 의해 상기 제2 방향(D2)으로 서로 이격되는 제2 매립 절연 패턴들(132)로 분리될 수 있다. 상기 제1 매립 절연 패턴들(134)의 각각 및 상기 제2 매립 절연 패턴들(132)의 각각은 매립 절연 구조체(130)를 구성할 수 있다.
도 3 및 도 10을 참조하면, 절연막(140L)이 상기 몰드막(120) 상에 상기 제2 트렌치들(T2)의 각각을 채우도록 형성될 수 있다. 상기 절연막(140L)은 제1 절연막(144L), 제2 절연막(142L), 및 제3 절연막(146L)을 포함할 수 있다. 상기 제2 절연막(142L)은 상기 몰드막(120) 상에 상기 제2 트렌치들(T2)의 각각의 일부를 채우도록 형성될 수 있다. 상기 제2 절연막(142L)은 상기 제2 트렌치들(T2)의 각각의 내면을 실질적으로 균일한 두께로 덮도록 형성될 수 있다. 상기 제1 절연막(144L)은 상기 제2 절연막(142L) 상에 상기 제2 트렌치들(T2)의 각각의 잔부를 채우도록 형성될 수 있다. 상기 제3 절연막(146L)은 상기 제1 절연막(144L)을 덮도록 형성될 수 있다. 상기 제1 절연막(144L)은 상기 제2 절연막(142L)과 상기 제3 절연막(146L) 사이에 개재될 수 있다.
상기 제1 절연막(144L)은 상기 제2 절연막(142L) 및 상기 제3 절연막(146L)과 다른 물질을 포함할 수 있다. 상기 제1 절연막(144L)은 상기 제2 절연막(142L) 및 상기 제3 절연막(146L)보다 식각 내성이 큰 물질을 포함할 수 있다. 일 예로, 상기 제2 절연막(142L) 및 상기 제3 절연막(146L)은 실리콘 질화물을 포함할 수 있고, 상기 제1 절연막(144L)은 탄소 함유 실리콘 질화물(일 예로, SiCN), 탄소 함유 실리콘 산화물(일 예로, SiOC), 실리콘 산화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 제1 내지 제3 절연막들(144L, 142L, 146L)은 일 예로, 플라즈마 강화 원자층 증착 방법(Plasma enhanced ALD)에 의해 형성될 수 있고, 약 400℃ 이하의 온도에서 증착될 수 있다.
구체적으로, 도 10 및 도 14를 참조하면, 상기 제2 절연막(142L)을 형성하는 것은, 상기 제2 트렌치들(T2)이 형성된 상기 기판(100)을 상기 증착장비(1000)의 상기 챔버(1100) 내로 제공하는 것을 포함할 수 있다. 상기 기판(100)이 상기 챔버(1100)의 상기 제1 영역(R1) 내에 제공될 수 있고, 상기 제1 소스 가스(SG1)가 상기 기판(100) 상에 제공될 수 있다. 상기 제1 소스 가스(SG1)는 실리콘 함유 가스일 수 있다. 상기 제1 소스 가스(SG1)가 제공됨에 따라, 상기 기판(100) 상에 상기 소스막이 형성될 수 있다. 상기 기판(100)이 상기 제1 영역(R1)으로부터 상기 제2 영역(R2)으로, 그리고 상기 제2 영역(R2)으로부터 상기 제3 영역(R3)으로 이동될 수 있다. 상기 제2 및 제3 영역들(R2, R3) 내에서 상기 플라즈마(PL)가 상기 기판(100) 상에 제공될 수 있고, 상기 플라즈마에 의해 상기 소스막 내 불순물이 제거될 수 있다. 상기 기판(100)이 상기 제3 영역(R3)으로부터 상기 제4 영역(R4)으로 이동될 수 있고, 상기 제2 소스 가스(SG2)가 상기 기판(100) 상에 제공될 수 있다. 상기 제2 소스 가스(SG2)는 질소 함유 가스일 수 있다. 상기 소스막과 상기 제2 소스 가스(SG2)의 반응에 의해, 상기 기판(100) 상에 상기 제2 절연막(142L)이 형성될 수 있다.
상기 제1 절연막(144L)을 형성하는 것은, 상기 제2 절연막(142L)이 형성된 상기 기판(100)을 상기 증착장비(1000)의 상기 챔버(1100) 내로 제공하는 것을 포함할 수 있다. 상기 기판(100)이 상기 챔버(1100)의 상기 제1 영역(R1) 내에 제공될 수 있고, 상기 제1 소스 가스(SG1)가 상기 기판(100) 상에 제공될 수 있다. 상기 제1 소스 가스(SG1)는 실리콘 함유 가스일 수 있다. 상기 제1 소스 가스(SG1)가 제공됨에 따라, 상기 기판(100) 상에 상기 소스막이 형성될 수 있다. 상기 기판(100)이 상기 제1 영역(R1)으로부터 상기 제2 영역(R2)으로, 그리고 상기 제2 영역(R2)으로부터 상기 제3 영역(R3)으로 이동될 수 있다. 상기 제2 및 제3 영역들(R2, R3) 내에서 상기 플라즈마(PL)가 상기 기판(100) 상에 제공될 수 있고, 상기 플라즈마에 의해 상기 소스막 내 불순물이 제거될 수 있다. 상기 기판(100)이 상기 제3 영역(R3)으로부터 상기 제4 영역(R4)으로 이동될 수 있고, 상기 제2 소스 가스(SG2) 및 상기 제3 소스 가스(SG3) 중 적어도 하나가 상기 기판(100) 상에 제공될 수 있다. 상기 제2 소스 가스(SG2)는 질소 함유 가스일 수 있고, 상기 제3 소스 가스(SG3)는 탄소 및 산소 중 적어도 하나를 함유하는 가스일 수 있다. 상기 제2 및 제3 소스 가스들(SG2, SG3) 중 적어도 하나와 상기 소스막의 반응에 의해, 상기 기판(100) 상에 상기 제1 절연막(144L)이 형성될 수 있다.
상기 제3 절연막(146L)을 형성하는 것은, 상기 제1 절연막(144L)이 형성된 상기 기판(100)을 상기 증착장비(1000)의 상기 챔버(1100) 내로 제공하는 것을 포함할 수 있다. 상기 제3 절연막(146L)은 상기 제2 절연막(142L)과 실질적으로 동일한 방법에 의해 형성될 수 있다.
도 3 및 도 10을 다시 참조하면, 상기 제1 절연막(144L)은 상기 제2 트렌치들(T2)의 각각의 상기 잔부를 완전히 채우도록 형성될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 도 5에 도시된 바와 같이, 상기 제1 절연막(144L)이 형성되는 동안, 상기 공극(200)이 상기 제2 트렌치들(T2)의 각각 내 상기 제1 절연막(144L) 내에 형성될 수도 있다.
도 3 및 도 11을 참조하면, 상기 절연막(140L) 상에 평탄화 공정이 수행될 수 있고, 상기 평탄화 공정은 상기 몰드막(120)의 상면이 노출될 때까지 수행될 수 있다. 상기 평탄화 공정에 의해, 상기 제3 절연막(146L)은 제거될 수 있고, 상기 제1 및 제2 절연막들(144L, 142L)의 잔부들이 상기 제2 트렌치들(T2)의 각각 내에 국소적으로 남을 수 있다. 상기 평탄화 공정에 의해, 절연 구조체들(140)이 상기 제2 트렌치들(T2) 내에 각각 형성될 수 있다. 상기 절연 구조체들(140)의 각각은 상기 제2 트렌치들(T2)의 각각 내에 배치되는 제1 절연 패턴(144), 및 상기 제2 트렌치들(T2)의 각각의 상기 내면과 상기 제1 절연 패턴(144) 사이에 개재되는 제2 절연 패턴(142)을 포함할 수 있다. 상기 제1 절연 패턴(144)은 상기 제2 트렌치들(T2)의 각각 내에 남은, 상기 제1 절연막(144L)의 상기 잔부에 대응할 수 있고, 상기 제2 절연 패턴(142)은 상기 제2 트렌치들(T2)의 각각 내에 남은, 상기 제2 절연막(142L)의 상기 잔부에 대응할 수 있다.
도 3 및 도 12를 참조하면, 리세스 영역들(RR)이 상기 몰드막(120) 내에 형성될 수 있다. 상기 리세스 영역들(RR)은 상기 하부 전극들(EP1)의 상부들 및 상기 스페이서들(SR)의 상부들을 제거함으로써 형성될 수 있다. 일 예로, 상기 리세스 영역들(RR)을 형성하는 것은, 습식 식각 공정을 수행하여 상기 하부 전극들(EP1)의 상기 상부들 및 상기 스페이서들(SR)의 상기 상부들을 식각하는 것을 포함할 수 있다. 상기 제1 매립 절연 패턴(134)은 상기 습식 식각 공정에 대하여 상기 제2 매립 절연 패턴(132)보다 큰 식각 내성을 가질 수 있다. 즉, 상기 습식 식각 공정 동안, 상기 제1 매립 절연 패턴(134)의 식각 속도는 상기 제2 매립 절연 패턴(132)의 식각 속도보다 작을 수 있다. 이에 따라, 상기 습식 식각 공정 동안 상기 매립 절연 구조체(130)의 손실이 최소화될 수 있다. 더하여, 상기 제1 절연 패턴(144)은 상기 습식 식각 공정에 대하여 상기 제2 절연 패턴(142)보다 큰 식각 내성을 가질 수 있다. 즉, 상기 습식 식각 공정 동안, 상기 제1 절연 패턴(144)의 식각 속도는 상기 제2 절연 패턴(142)의 식각 속도보다 작을 수 있다. 이에 따라, 상기 습식 식각 공정 동안 상기 절연 구조체들(140)의 손실이 최소화될 수 있다. 상기 리세스 영역들(RR)은 상기 매립 절연 구조체(130)의 측면들, 및 상기 절연 구조체들(140)의 측면들을 노출할 수 있다. 상기 리세스 영역들(RR)은 상기 몰드막(120) 내에 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격되도록 형성될 수 있다.
도 3 및 도 13을 참조하면, 가변저항패턴들(VR)이 상기 리세스 영역들(RR) 내에 각각 형성될 수 있다. 상기 가변저항패턴들(VR)의 각각은 상기 리세스 영역들(RR)의 각각의 일부(일 예로, 상기 리세스 영역들(RR)의 각각의 하부)를 채우도록 형성될 수 있다. 연결 전극들(EP2)이 상기 리세스 영역들(RR) 내에 각각 형성될 수 있고, 상기 연결 전극들(EP2)의 각각은 상기 리세스 영역들(RR)의 각각의 잔부(일 예로, 상기 리세스 영역들(RR)의 각각의 상부)를 채우도록 형성될 수 있다. 상기 연결 전극들(EP2)은 상기 가변저항패턴들(VR) 상에 각각 형성될 수 있다.
도 3 및 도 4를 다시 참조하면, 스위칭 패턴들(SW)이 상기 몰드막(120) 상에 형성될 수 있다. 상기 스위칭 패턴들(SW)은 상기 연결 전극들(EP2) 상에 각각 형성될 수 있다. 상부 전극들(EP3)이 상기 스위칭 패턴들(SW) 상에 각각 형성될 수 있다. 상부 층간 절연막(150)이 상기 몰드막(120) 상에 형성되어 상기 스위칭 패턴들(SW) 및 상기 상부 전극들(EP3)을 덮을 수 있다. 상기 상부 층간 절연막(150)은 상기 매립 절연 구조체(130)의 상면(130U), 및 상기 절연 구조체들(140)의 상면들(140U)을 덮을 수 있다. 제2 도전 라인들(CL2)이 상기 상부 층간 절연막(150) 상에 형성될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제1 방향(D1)을 따라 서로 이격되도록 형성될 수 있다.
도 1 및 도 2를 참조하여 설명한 상기 복수의 메모리 셀 스택들(MCA)이 상기 기판(100) 상에 적층되는 경우, 하층의 메모리 셀 스택(MCA) 내에 배치되는 상기 가변저항패턴들(VR) 및/또는 상기 스위칭 패턴들(SW)의 열화를 방지하기 위해, 상층의 메모리 셀 스택(MCA) 내 상기 메모리 셀들(MC) 사이에 개재되는 절연막들은 상대적으로 저온에서 증착될 것이 요구될 수 있다. 상기 절연막들이 저온 증착되는 경우, 상기 리세스 영역들(RR)의 형성을 위한 상기 습식 식각 공정 동안 상기 절연막들의 식각 내성이 상대적으로 약해질 수 있다. 이 경우, 상기 습식 식각 공정 동안 상기 절연막들의 손실이 증가될 수 있고, 이에 따라, 서로 인접하는 리세스 영역들(RR) 내에 각각 형성되는 상기 가변저항패턴들(VR, 또는 상기 연결 전극들(EP2)) 사이에 결함(일 예로, 브릿지)이 발생될 수 있다.
본 발명의 개념에 따르면, 상기 매립 절연 구조체(130) 및 상기 절연 구조체들(140)이 상기 메모리 셀들(MC) 사이에 배치될 수 있다. 상기 매립 절연 구조체(130) 및 상기 절연 구조체들(140)은 상대적으로 저온(약 400℃ 이하의 온도)에서 수행되는 증착 공정을 이용하여 형성될 수 있다. 이에 따라, 하층의 메모리 셀 스택(MCA) 내에 배치되는 상기 가변저항패턴들(VR) 및/또는 상기 스위칭 패턴들(SW)의 열화가 최소화될 수 있다. 더하여, 상기 제1 매립 절연 패턴(134)은 상기 리세스 영역들(RR)의 형성을 위한 상기 습식 식각 공정에 대하여 상기 제2 매립 절연 패턴(132)보다 큰 식각 내성을 가질 수 있고, 상기 제1 절연 패턴(144)은 상기 습식 식각 공정에 대하여 상기 제2 절연 패턴(142)보다 큰 식각 내성을 가질 수 있다. 이에 따라, 상기 습식 식각 공정 동안, 상기 매립 절연 구조체(130) 및 상기 절연 구조체들(140)의 손실이 최소화될 수 있다. 그 결과, 서로 인접하는 상기 리세스 영역들(RR) 내에 각각 형성되는 상기 가변저항패턴들(VR, 또는 상기 연결 전극들(EP2)) 사이에 결함이 발생되는 것이 최소화될 수 있다. 따라서, 전기적 특성이 개선되고 결함이 최소화된 가변 저항 메모리 장치 및 그 제조방법이 제공될 수 있다.
도 15는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치를 나타내는, 도 3의 I-I' 및 II-II'에 따른 단면도이다. 도 16a는 도 15의 B부분의 확대도이다. 설명의 간소화를 위해, 도 1 내지 도 5를 참조하여 설명한 가변 저항 메모리 장치와 차이점을 주로 설명한다.
도 3, 도 15, 및 도 16a를 참조하면, 상기 매립 절연 구조체(130)는 상기 제1 방향(D1)으로 서로 이웃하는 상기 한 쌍의 메모리 셀들(MC) 사이의 상기 제1 매립 절연 패턴(134), 상기 한 쌍의 메모리 셀들(MC)의 각각과 상기 제1 매립 절연 패턴(134) 사이에 개재되는 상기 제2 매립 절연 패턴(132), 및 상기 제1 매립 절연 패턴(134) 상의 제3 매립 절연 패턴(136)을 포함할 수 있다. 상기 제3 매립 절연 패턴(136)은 상기 한 쌍의 메모리 셀들(MC) 사이에 배치될 수 있고, 상기 제2 매립 절연 패턴(132)은 상기 한 쌍의 메모리 셀들(MC)의 각각과 상기 제3 매립 절연 패턴(136) 사이로 연장될 수 있다.
상기 제1 매립 절연 패턴(134)은 상기 하부 전극(EP1)의 상기 수직부들(VP) 사이에 배치될 수 있고, 상기 한 쌍의 메모리 셀들(MC)의 상기 가변저항패턴들(VR) 사이로 연장될 수 있다. 상기 제3 매립 절연 패턴(136)은 상기 한 쌍의 메모리 셀들(MC)의 상기 연결 전극들(EP2) 사이에 배치될 수 있고, 상기 한 쌍의 메모리 셀들(MC)의 상기 가변저항패턴들(VR) 사이로 연장되어 상기 제1 매립 절연 패턴(134)과 접할 수 있다. 상기 제2 매립 절연 패턴(132)은 상기 수직부들(VP)의 각각과 상기 제1 매립 절연 패턴(134) 사이, 및 상기 수평부(HP)와 상기 제1 매립 절연 패턴(134) 사이에 개재될 수 있다. 상기 제2 매립 절연 패턴(132)은 상기 한 쌍의 메모리 셀들(MC)의 각각의 상기 가변저항패턴(VR)과 상기 제1 매립 절연 패턴(134) 사이, 상기 한 쌍의 메모리 셀들(MC)의 각각의 상기 가변저항패턴(VR)과 상기 제3 매립 절연 패턴(136) 사이, 및 상기 한 쌍의 메모리 셀들(MC)의 각각의 상기 연결 전극(EP2)과 상기 제3 매립 절연 패턴(136) 사이로 연장될 수 있다.
상기 제1 매립 절연 패턴(134)은 상기 제3 매립 절연 패턴(136)과 다른 물질을 포함할 수 있다. 상기 제2 매립 절연 패턴(132) 및 상기 제3 매립 절연 패턴(136)은 서로 동일한 물질을 포함할 수 있다. 상기 제1 매립 절연 패턴(134)은 상기 제2 및 제3 매립 절연 패턴들(132, 136)보다 식각 내성이 큰 물질을 포함할 수 있다. 일 예로, 상기 제1 매립 절연 패턴(134)은 탄소 함유 실리콘 질화물(일 예로, SiCN), 탄소 함유 실리콘 산화물(일 예로, SiOC), 실리콘 산화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있고, 상기 제2 및 제3 매립 절연 패턴들(132, 136)은 실리콘 질화물을 포함할 수 있다.
상기 절연 구조체들(140)의 각각은 상기 제2 방향(D2)으로 서로 이웃하는 상기 다른 한 쌍의 메모리 셀들(MC) 사이의 상기 제1 절연 패턴(144), 상기 다른 한 쌍의 메모리 셀들(MC)의 각각과 상기 제1 절연 패턴(144) 사이에 개재되는 상기 제2 절연 패턴(142), 및 상기 제1 절연 패턴(144) 상의 제3 절연 패턴(146)을 포함할 수 있다. 상기 제3 절연 패턴(146)은 상기 다른 한 쌍의 메모리 셀들(MC) 사이에 배치될 수 있고, 상기 제2 절연 패턴(142)은 상기 다른 한 쌍의 메모리 셀들(MC)의 각각과 상기 제3 절연 패턴(146) 사이로 연장될 수 있다. 상기 제2 절연 패턴(142)은 상기 제1 절연 패턴(144)과 상기 하부 층간 절연막(110) 사이로 연장될 수 있다.
상기 제1 절연 패턴(144)은 상기 다른 한 쌍의 메모리 셀들(MC)의 상기 하부 전극들(EP1) 사이에 배치될 수 있고, 상기 다른 한 쌍의 메모리 셀들(MC)의 상기 가변저항패턴들(VR) 사이로 연장될 수 있다. 상기 제1 절연 패턴(144)은 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의 상기 하부 전극(EP1)의 일 측면(EP1_S) 상에 배치될 수 있고, 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의, 상기 가변저항패턴(VR)의 일 측면(VR_S) 상으로 연장될 수 있다. 상기 제3 절연 패턴(146)은 상기 다른 한 쌍의 메모리 셀들(MC)의 상기 연결 전극들(EP2) 사이에 배치될 수 있고, 상기 다른 한 쌍의 메모리 셀들(MC)의 상기 가변저항패턴들(VR) 사이로 연장되어 상기 제1 절연 패턴(144)과 접할 수 있다. 상기 제3 절연 패턴(146)은 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의 상기 연결 전극(EP2)의 일 측면(EP2_S) 상에 배치될 수 있고, 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의, 상기 가변저항패턴(VR)의 상기 측면(VR_S) 상으로 연장되어 상기 제1 절연 패턴(144)과 접할 수 있다. 상기 제2 절연 패턴(142)은 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의 상기 하부 전극(EP1)의 상기 측면(EP1_S)과 상기 제1 절연 패턴(144) 사이에 개재될 수 있고, 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의 상기 가변저항패턴(VR)의 상기 측면(VR_S)과 상기 제1 절연 패턴(144) 사이, 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의 상기 가변저항패턴(VR)의 상기 측면(VR_S)과 상기 제3 절연 패턴(146) 사이, 및 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의 상기 연결 전극(EP2)의 상기 측면(EP2_S)과 상기 제3 절연 패턴(146) 사이로 연장될 수 있다.
상기 제1 절연 패턴(144)은 상기 제3 절연 패턴(146)과 다른 물질을 포함할 수 있다. 상기 제2 절연 패턴(142) 및 상기 제3 절연 패턴(146)은 서로 동일한 물질을 포함할 수 있다. 상기 제1 절연 패턴(144)은 상기 제2 및 제3 절연 패턴들(142, 146)보다 식각 내성이 큰 물질을 포함할 수 있다. 일 예로, 상기 제1 절연 패턴(144)은 탄소 함유 실리콘 질화물(일 예로, SiCN), 탄소 함유 실리콘 산화물(일 예로, SiOC), 실리콘 산화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있고, 상기 제2 및 제3 절연 패턴들(142, 146)은 실리콘 질화물을 포함할 수 있다.
도 16b 및 도 16c는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 변형예들을 각각 나타내는 도면들로, 도 15의 B부분에 대응하는 확대도들이다. 설명의 간소화를 위해, 도 15 및 도 16a를 참조하여 설명한 가변 저항 메모리 장치와 차이점을 주로 설명한다.
도 16b를 참조하면, 일 변형예에 따르면, 상기 제1 절연 패턴(144)은 상기 다른 한 쌍의 메모리 셀들(MC)의 상기 하부 전극들(EP1) 사이에 배치될 수 있다. 상기 제1 절연 패턴(144)은 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의 상기 하부 전극(EP1)의 일 측면(EP1_S) 상에 배치될 수 있다. 상기 제3 절연 패턴(146)은 상기 다른 한 쌍의 메모리 셀들(MC)의 상기 연결 전극들(EP2) 사이, 및 상기 다른 한 쌍의 메모리 셀들(MC)의 상기 가변저항패턴들(VR) 사이에 배치될 수 있고, 상기 다른 한 쌍의 메모리 셀들(MC)의 상기 하부 전극들(EP1) 사이로 연장되어 상기 제1 절연 패턴(144)과 접할 수 있다. 상기 제3 절연 패턴(146)은 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의, 상기 연결 전극(EP2)의 일 측면(EP2_S) 및 상기 가변저항패턴(VR)의 일 측면(VR_S) 상에 배치될 수 있고, 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의 상기 하부 전극(EP1)의 상기 측면(EP1_S) 상으로 연장될 수 있다. 상기 제2 절연 패턴(142)은 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의 상기 하부 전극(EP1)의 상기 측면(EP1_S)과 상기 제1 절연 패턴(144) 사이에 개재될 수 있고, 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의 상기 가변저항패턴(VR)의 상기 측면(VR_S)과 상기 제3 절연 패턴(146) 사이, 및 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의 상기 연결 전극(EP2)의 상기 측면(EP2_S)과 상기 제3 절연 패턴(146) 사이로 연장될 수 있다.
도 16c를 참조하면, 다른 변형예에 따르면, 상기 제3 절연 패턴(146)은 생략될 수 있다. 상기 제1 절연 패턴(144)은 상기 다른 한 쌍의 메모리 셀들(MC)의 상기 하부 전극들(EP1) 사이에 배치될 수 있고, 상기 다른 한 쌍의 메모리 셀들(MC)의, 상기 가변저항패턴들(VR) 사이 및 상기 연결 전극들(EP2) 사이로 연장될 수 있다. 상기 제1 절연 패턴(144)은 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의 상기 하부 전극(EP1)의 일 측면(EP1_S) 상에 배치될 수 있고, 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의, 상기 가변저항패턴(VR)의 일 측면(VR_S) 및 상기 연결 전극(EP2)의 일 측면(EP2_S)상으로 연장될 수 있다. 상기 제2 절연 패턴(142)은 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의 상기 하부 전극(EP1)의 상기 측면(EP1_S)과 상기 제1 절연 패턴(144) 사이에 개재될 수 있고, 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의 상기 가변저항패턴(VR)의 상기 측면(VR_S)과 상기 제1 절연 패턴(144) 사이, 및 상기 다른 한 쌍의 메모리 셀들(MC)의 각각의 상기 연결 전극(EP2)의 상기 측면(EP2_S)과 상기 제1 절연 패턴(144) 사이로 연장될 수 있다.
도 17 내지 도 21은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 제조방법을 나타내는, 도 3의 I-I' 및 II-II'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 6 내지 도 14를 참조하여 설명한 가변 저항 메모리 장치의 제조방법과 차이점을 주로 설명한다.
도 3 및 도 17을 참조하면, 상기 하부 전극막(160)이 상기 몰드막(120) 상에 상기 제1 트렌치들(T1)의 각각의 내면을 컨포멀하게 덮도록 형성될 수 있고, 상기 스페이서막(162)이 상기 하부 전극막(160) 상에 상기 제1 트렌치들(T1)의 각각의 상기 내면을 컨포멀하게 덮도록 형성될 수 있다. 매립 절연막(130L)이 상기 스페이서막(162) 상에 상기 제1 트렌치들(T1)의 각각의 잔부를 채우도록 형성될 수 있다. 상기 매립 절연막(130L)은 제1 매립 절연막(134L), 제2 매립 절연막(132L), 및 제3 매립 절연막(136L)을 포함할 수 있다. 상기 제2 매립 절연막(132L)은 상기 스페이서막(162) 상에 상기 제1 트렌치들(T1)의 각각의 상기 내면을 컨포멀하게 덮도록 형성될 수 있다. 상기 제1 매립 절연막(134L)은 상기 제2 매립 절연막(132L) 상에 형성될 수 있고, 상기 제1 트렌치들(T1)의 각각 내에 국소적으로 형성될 수 있다. 상기 제3 매립 절연막(136L)은 상기 제2 매립 절연막(132L) 상에 형성될 수 있고, 상기 제1 트렌치들(T1)의 각각의 잔부를 채우도록 형성될 수 있다.
상기 제1 매립 절연막(134L)은 상기 제2 매립 절연막(132L) 및 상기 제3 매립 절연막(136L)과 다른 물질을 포함할 수 있다. 상기 제1 매립 절연막(134L)은 상기 제2 매립 절연막(132L) 및 상기 제3 매립 절연막(136L)보다 식각 내성이 큰 물질을 포함할 수 있다. 상기 제2 및 제3 매립 절연막들(132L, 136L)은 일 예로, 플라즈마 강화 원자층 증착 방법(Plasma enhanced ALD)에 의해 형성될 수 있고, 약 400℃ 이하의 온도에서 증착될 수 있다. 상기 제2 및 제3 매립 절연막들(132L, 136L)은 도 7 및 도 14를 참조하여 설명한, 상기 제2 및 제3 매립 절연막들(132L, 136L)과 실질적으로 동일한 방법에 의해 형성될 수 있다. 상기 제1 매립 절연막(134L)은 일 예로, 유동성 화학 기상 증착(flowable CVD) 공정에 의해 형성될 수 있고, 약 400℃ 이하의 온도에서 증착될 수 있다. 상기 제1 매립 절연막(134L)이 상기 유동성 화학 기상 증착(flowable CVD) 공정에 의해 형성됨에 따라, 상기 제1 매립 절연막(134L)은 상기 제1 트렌치들(T1)의 각각 내에 국소적으로 증착될 수 있다.
도 3 및 도 18을 참조하면, 상기 매립 절연막(130L) 상에 평탄화 공정이 수행될 수 있고, 상기 평탄화 공정은 상기 몰드막(120)의 상면이 노출될 때까지 수행될 수 있다. 상기 평탄화 공정에 의해 상기 제3 매립 절연막(136L), 상기 제2 매립 절연막(132L), 상기 스페이서막(162), 및 상기 하부 전극막(160)이 차례로 평탄화될 수 있다. 상기 평탄화 공정 후, 상기 제3 매립 절연막(136L), 상기 제2 매립 절연막(132L), 상기 스페이서막(162), 및 상기 하부 전극막(160)의 잔부들, 및 상기 제1 매립 절연막(134L)이 상기 제1 트렌치들(T1)의 각각 내에 국소적으로 남을 수 있다.
도 3 및 도 19를 참조하면, 상기 제2 트렌치들(T2)이 상기 몰드막(120) 내에 상기 제1 트렌치들(T1)을 가로지르도록 형성될 수 있다. 일부 실시예들에 따르면, 도 16a 내지 도 16c에 도시된 바와 같이, 상기 제2 트렌치들(T2)이 형성되는 동안, 상기 한 쌍의 제1 도전 라인들(CL1) 사이의 상기 하부 층간 절연막(110)의 상부가 리세스될 수 있다. 이에 따라, 상기 하부 층간 절연막(110)은 그 내부를 향하여 리세스된 상면(110Ur)을 가질 수 있다.
상기 하부 전극막(160)의 상기 잔부는 상기 제2 트렌치들(T2)에 의해 상기 하부 전극들(EP1)로 분리될 수 있고, 상기 스페이서막(162)의 상기 잔부는 상기 제2 트렌치들(T2)에 의해 상기 스페이서들(SR)로 분리될 수 있다. 상기 제1 매립 절연막(134L)은 상기 제2 트렌치들(T2)에 의해 상기 제2 방향(D2)으로 서로 이격되는 제1 매립 절연 패턴들(134)로 분리될 수 있고, 상기 제2 매립 절연막(132L)의 상기 잔부는 상기 제2 트렌치들(T2)에 의해 상기 제2 방향(D2)으로 서로 이격되는 제2 매립 절연 패턴들(132)로 분리될 수 있다. 상기 제3 매립 절연막(136L)의 상기 잔부는 상기 제2 트렌치들(T2)에 의해 상기 제2 방향(D2)으로 서로 이격되는 제3 매립 절연 패턴들(136)로 분리될 수 있다. 상기 제1 매립 절연 패턴들(134)의 각각, 및 상기 제2 매립 절연 패턴들(132)의 각각, 및 상기 제3 매립 절연 패턴들(136)의 각각은 매립 절연 구조체(130)를 구성할 수 있다.
절연막(140L)이 상기 몰드막(120) 상에 상기 제2 트렌치들(T2)의 각각을 채우도록 형성될 수 있다. 상기 절연막(140L)은 제1 절연막(144L), 제2 절연막(142L), 및 제3 절연막(146L)을 포함할 수 있다. 상기 제2 절연막(142L)은 상기 제2 트렌치들(T2)의 각각의 내면을 실질적으로 균일한 두께로 덮도록 형성될 수 있다. 상기 제1 절연막(144L)은 상기 제2 절연막(142L) 상에 형성될 수 있고, 상기 제2 트렌치들(T2)의 각각 내에 국소적으로 형성될 수 있다. 상기 제3 절연막(146L)은 상기 제2 절연막(142L) 상에 형성될 수 있고, 상기 제2 트렌치들(T2)의 각각의 잔부를 채우도록 형성될 수 있다.
상기 제1 절연막(144L)은 상기 제2 절연막(142L) 및 상기 제3 절연막(146L)과 다른 물질을 포함할 수 있다. 상기 제1 절연막(144L)은 상기 제2 절연막(142L) 및 상기 제3 절연막(146L)보다 식각 내성이 큰 물질을 포함할 수 있다. 상기 제2 및 제3 절연막들(142L, 146L)은 일 예로, 플라즈마 강화 원자층 증착 방법(Plasma enhanced ALD)에 의해 형성될 수 있고, 약 400℃ 이하의 온도에서 증착될 수 있다. 상기 제2 및 제3 절연막들(142L, 146L)은 도 10 및 도 14를 참조하여 설명한, 상기 제2 및 제3 절연막들(142L, 146L)과 실질적으로 동일한 방법에 의해 형성될 수 있다. 상기 제1 절연막(144L)은 일 예로, 유동성 화학 기상 증착(flowable CVD) 공정에 의해 형성될 수 있고, 약 400℃ 이하의 온도에서 증착될 수 있다. 상기 제1 절연막(144L)이 상기 유동성 화학 기상 증착(flowable CVD) 공정에 의해 형성됨에 따라, 상기 제1 절연막(144L)은 상기 제2 트렌치들(T2)의 각각 내에 국소적으로 증착될 수 있다.
도 3 및 도 20을 참조하면, 상기 절연막(140L) 상에 평탄화 공정이 수행될 수 있고, 상기 평탄화 공정은 상기 몰드막(120)의 상면이 노출될 때까지 수행될 수 있다. 상기 평탄화 공정에 의해 상기 제3 절연막(146L) 및 상기 제2 절연막(142L)이 차례로 평탄화될 수 있다. 상기 평탄화 공정 후, 상기 제2 및 제3 절연막들(142L, 146L)의 잔부들, 및 상기 제1 절연막(144L)이 상기 제2 트렌치들(T2)의 각각 내에 국소적으로 남을 수 있다. 상기 평탄화 공정에 의해, 절연 구조체들(140)이 상기 제2 트렌치들(T2) 내에 각각 형성될 수 있다. 상기 절연 구조체들(140)의 각각은 상기 제2 트렌치들(T2)의 각각 내에 배치되는, 제1 절연 패턴(144), 제2 절연 패턴(142), 및 제3 절연 패턴(146)을 포함할 수 있다. 상기 제1 절연 패턴(144)은 상기 제2 트렌치들(T2)의 각각 내에 국소적으로 증착된 상기 제1 절연막(144L)에 대응할 수 있다. 상기 제2 절연 패턴(142)은 상기 제2 트렌치들(T2)의 각각 내에 남은, 상기 제2 절연막(142L)의 상기 잔부에 대응할 수 있고, 상기 제3 절연 패턴(146)은 상기 제2 트렌치들(T2)의 각각 내에 남은, 상기 제3 절연막(146L)의 상기 잔부에 대응할 수 있다
도 3 및 도 21을 참조하면, 상기 리세스 영역들(RR)이 상기 몰드막(120) 내에 형성될 수 있다. 상기 제1 매립 절연 패턴(134)은 상기 리세스 영역들(RR)의 형성을 위한 상기 습식 식각 공정에 대하여 상기 제2 및 제3 매립 절연 패턴들(132, 136)보다 큰 식각 내성을 가질 수 있다. 더하여, 상기 제1 절연 패턴(144)은 상기 습식 식각 공정에 대하여 상기 제2 및 제3 절연 패턴들(142, 146)보다 큰 식각 내성을 가질 수 있다. 이에 따라, 상기 습식 식각 공정 동안 상기 매립 절연 구조체(130) 및 상기 절연 구조체들(140)의 손실이 최소화될 수 있다. 이후의 공정은, 도 6 내지 도 14를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 제조방법과 실질적으로 동일하다.
도 22는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치를 나타내는, 도 3의 I-I' 및 II-II'에 따른 단면도이다. 도 23a는 도 22의 C부분의 확대도이다. 설명의 간소화를 위해, 도 1 내지 도 5를 참조하여 설명한 가변 저항 메모리 장치와 차이점을 주로 설명한다.
도 3, 도 22, 및 도 23a를 참조하면, 상기 매립 절연 구조체(130)는 상기 제1 방향(D1)으로 서로 이웃하는 상기 한 쌍의 메모리 셀들(MC) 사이의 상기 제1 매립 절연 패턴(134), 상기 한 쌍의 메모리 셀들(MC)의 각각과 상기 제1 매립 절연 패턴(134) 사이에 개재되는 상기 제2 매립 절연 패턴(132), 및 상기 제1 매립 절연 패턴(134) 상의 제3 매립 절연 패턴(136)을 포함할 수 있다. 상기 제3 매립 절연 패턴(136)은 상기 한 쌍의 메모리 셀들(MC) 사이에 배치될 수 있고, 상기 제2 매립 절연 패턴(132)은 상기 한 쌍의 메모리 셀들(MC)의 각각과 상기 제3 매립 절연 패턴(136) 사이로 연장될 수 있다. 본 실시예들에 따르면, 상기 제1 매립 절연 패턴(134)은 그 내부를 향하여 리세스된 상면(134Ur)을 가질 수 있다. 상기 제1 매립 절연 패턴(134)의 상기 리세스된 상면(134Ur)은 상기 기판(100)을 향하여 테이퍼질(tapered) 수 있다. 상기 제3 매립 절연 패턴(136)은 상기 제1 매립 절연 패턴(134)의 상기 리세스된 상면(134Ur)을 덮을 수 있고, 이에 접할 수 있다. 상기 제1 매립 절연 패턴(134)은 상기 리세스된 상면(134Ur)에 대향하는 하면(134B)을 가질 수 있다. 상기 제2 매립 절연 패턴(132)은 상기 제1 매립 절연 패턴(134)의 상기 하면(134B)을 따라 연장될 수 있다. 상기 매립 절연 구조체(130)은 상술한 차이점을 제외하고, 도 15 및 도 16a를 참조하여 설명한 상기 매립 절연 구조체(130)와 실질적으로 동일하다.
상기 절연 구조체들(140)의 각각은 상기 제2 방향(D2)으로 서로 이웃하는 상기 다른 한 쌍의 메모리 셀들(MC) 사이의 상기 제1 절연 패턴(144), 상기 다른 한 쌍의 메모리 셀들(MC)의 각각과 상기 제1 절연 패턴(144) 사이에 개재되는 상기 제2 절연 패턴(142), 및 상기 제1 절연 패턴(144) 상의 제3 절연 패턴(146)을 포함할 수 있다. 상기 제3 절연 패턴(146)은 상기 다른 한 쌍의 메모리 셀들(MC) 사이에 배치될 수 있고, 상기 제2 절연 패턴(142)은 상기 다른 한 쌍의 메모리 셀들(MC)의 각각과 상기 제3 절연 패턴(146) 사이로 연장될 수 있다. 상기 제2 절연 패턴(142)은 상기 제1 절연 패턴(144)과 상기 하부 층간 절연막(110) 사이로 연장될 수 있다. 본 실시예들에 따르면, 상기 제1 절연 패턴(144)은 그 내부를 향하여 리세스된 상면(144Ur)을 가질 수 있다. 상기 제1 절연 패턴(144)의 상기 리세스된 상면(144Ur)은 상기 기판(100)을 향하여 테이퍼질(tapered) 수 있다. 상기 제3 절연 패턴(146)은 상기 제1 절연 패턴(144)의 상기 리세스된 상면(144Ur)을 덮을 수 있고, 이에 접할 수 있다. 상기 제1 절연 패턴(144)은 상기 리세스된 상면(144Ur)에 대향하는 하면(144B)을 가질 수 있다. 상기 제2 절연 패턴(142)은 상기 제1 절연 패턴(144)의 상기 하면(144B)을 따라 연장될 수 있다. 상기 절연 구조체들(140)은 상술한 차이점을 제외하고, 도 15 및 도 16a를 참조하여 설명한 상기 절연 구조체들(140)과 실질적으로 동일하다.
도 23b는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 일 변형예를 나타내는 도면으로, 도 22의 C부분에 대응하는 확대도이다.
도 23b를 참조하면, 일 변형예에 따르면, 상기 제1 절연 패턴(144)은 서로 이웃하는 상기 하부 전극들(EP1) 사이에 배치될 수 있다. 상기 제3 절연 패턴(146)은 서로 이웃하는 상기 연결 전극들(EP2) 사이, 및 서로 이웃하는 상기 가변저항패턴들(VR) 사이에 배치될 수 있고, 상기 하부 전극들(EP1) 사이로 연장되어 상기 제1 절연 패턴(144)의 상기 리세스된 상면(144Ur)과 접할 수 있다. 본 변형예에 따른, 상기 절연 구조체들(140)은 상술한 차이점을 제외하고, 도 16b를 참조하여 설명한 상기 절연 구조체들(140)과 실질적으로 동일하다.
도 24 내지 도 30은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 제조방법을 나타내는, 도 3의 I-I' 및 II-II'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 6 내지 도 14를 참조하여 설명한 가변 저항 메모리 장치의 제조방법과 차이점을 주로 설명한다.
도 3 및 도 24를 참조하면, 상기 하부 전극막(160)이 상기 몰드막(120) 상에 상기 제1 트렌치들(T1)의 각각의 내면을 컨포멀하게 덮도록 형성될 수 있고, 상기 스페이서막(162)이 상기 하부 전극막(160) 상에 상기 제1 트렌치들(T1)의 각각의 상기 내면을 컨포멀하게 덮도록 형성될 수 있다. 상기 제2 매립 절연막(132L)은 상기 스페이서막(162) 상에 상기 제1 트렌치들(T1)의 각각의 상기 내면을 컨포멀하게 덮도록 형성될 수 있고, 상기 제1 매립 절연막(134L)은 상기 제2 매립 절연막(132L) 상에 상기 제1 트렌치들(T1)의 각각의 잔부를 채우도록 형성될 수 있다. 상기 제2 매립 절연막(132L)은 일 예로, 플라즈마 강화 원자층 증착 방법(Plasma enhanced ALD)에 의해 형성될 수 있고, 약 400℃ 이하의 온도에서 증착될 수 있다. 상기 제2 매립 절연막(132L)은 도7 및 도 14를 참조하여 설명한, 상기 제2 매립 절연막(132L)과 실질적으로 동일한 방법에 의해 형성될 수 있다. 상기 제1 매립 절연막(134L)은 일 예로, 원자층 증착 공정에 의해 형성될 수 있고, 약 400℃ 이하의 온도에서 증착될 수 있다.
도 3 및 도 25를 참조하면, 상기 제1 매립 절연막(134L)의 일부가 선택적으로 식각될 수 있고, 이에 따라, 상기 제1 트렌치들(T1)의 각각 내에 예비 매립 절연 패턴(134r)이 형성될 수 있다. 상기 예비 매립 절연 패턴(134r)은 상기 제1 트렌치들(T1)의 각각 내에 국소적으로 형성될 수 있고, 상기 제2 방향(D2)을 따라 연장될 수 있다. 상기 예비 매립 절연 패턴(134r)은 상기 선택적 식각에 의해 그 내부를 향하여 리세스된 상면(134Ur)을 가질 수 있다. 상기 선택적 식각에 의해, 상기 제2 매립 절연막(132L)의 일부가 노출될 수 있다. 이 후, 상기 제3 매립 절연막(136L)이 상기 제2 매립 절연막(132L) 상에 상기 제1 트렌치들(T1)의 각각의 잔부를 채우도록 형성될 수 있다. 일 예로, 상기 제3 매립 절연막(136L)은 플라즈마 강화 원자층 증착 방법(Plasma enhanced ALD)에 의해 형성될 수 있고, 약 400℃ 이하의 온도에서 증착될 수 있다. 상기 제3 매립 절연막(136L)은 도 7 및 도 14를 참조하여 설명한, 상기 제3 매립 절연막(136L)과 실질적으로 동일한 방법에 의해 형성될 수 있다.
도 3 및 도 26을 참조하면, 상기 제3 매립 절연막(136L) 상에 평탄화 공정이 수행될 수 있고, 상기 평탄화 공정은 상기 몰드막(120)의 상면이 노출될 때까지 수행될 수 있다. 상기 평탄화 공정에 의해 상기 제3 매립 절연막(136L), 상기 제2 매립 절연막(132L), 상기 스페이서막(162), 및 상기 하부 전극막(160)이 차례로 평탄화될 수 있다. 상기 평탄화 공정 후, 상기 제3 매립 절연막(136L), 상기 제2 매립 절연막(132L), 상기 스페이서막(162), 및 상기 하부 전극막(160)의 잔부들, 및 상기 예비 매립 절연 패턴(134r)이 상기 제1 트렌치들(T1)의 각각 내에 국소적으로 남을 수 있다.
도 3 및 도 27을 참조하면, 상기 제2 트렌치들(T2)이 상기 몰드막(120) 내에 상기 제1 트렌치들(T1)을 가로지르도록 형성될 수 있다. 일부 실시예들에 따르면, 도 23a 및 도 23b에 도시된 바와 같이, 상기 제2 트렌치들(T2)이 형성되는 동안, 상기 한 쌍의 제1 도전 라인들(CL1) 사이의 상기 하부 층간 절연막(110)의 상부가 리세스될 수 있다. 이에 따라, 상기 하부 층간 절연막(110)은 그 내부를 향하여 리세스된 상면(110Ur)을 가질 수 있다.
상기 하부 전극막(160)의 잔부는 상기 제2 트렌치들(T2)에 의해 상기 하부 전극들(EP1)로 분리될 수 있고, 상기 스페이서막(162)의 잔부는 상기 제2 트렌치들(T2)에 의해 상기 스페이서들(SR)로 분리될 수 있다. 상기 예비 매립 절연 패턴(134r)은 상기 제2 트렌치들(T2)에 의해 상기 제2 방향(D2)으로 서로 이격되는 제1 매립 절연 패턴들(134)로 분리될 수 있고, 상기 제2 매립 절연막(132L)의 상기 잔부는 상기 제2 트렌치들(T2)에 의해 상기 제2 방향(D2)으로 서로 이격되는 제2 매립 절연 패턴들(132)로 분리될 수 있다. 상기 제3 매립 절연막(136L)의 상기 잔부는 상기 제2 트렌치들(T2)에 의해 상기 제2 방향(D2)으로 서로 이격되는 제3 매립 절연 패턴들(136)로 분리될 수 있다. 상기 제1 매립 절연 패턴들(134)의 각각, 및 상기 제2 매립 절연 패턴들(132)의 각각, 및 상기 제3 매립 절연 패턴들(136)의 각각은 매립 절연 구조체(130)를 구성할 수 있다.
상기 제2 절연막(142L)이 상기 제2 트렌치들(T2)의 각각의 내면을 컨포멀하게 덮도록 형성될 수 있고, 상기 제1 절연막(144L)이 상기 제2 절연막(142L) 상에 상기 제2 트렌치들(T2)의 각각의 잔부를 채우도록 형성될 수 있다. 상기 제2 절연막(142L)은 일 예로, 플라즈마 강화 원자층 증착 방법(Plasma enhanced ALD)에 의해 형성될 수 있고, 약 400℃ 이하의 온도에서 증착될 수 있다. 상기 제2 절연막(142L)은 도 10 및 도 14를 참조하여 설명한, 상기 제2 절연막(142L)과 실질적으로 동일한 방법에 의해 형성될 수 있다. 상기 제1 절연막(144L)은 일 예로, 원자층 증착 공정에 의해 형성될 수 있고, 약 400℃ 이하의 온도에서 증착될 수 있다.
도 3 및 도 28을 참조하면, 상기 제1 절연막(144L)의 일부가 선택적으로 식각될 수 있고, 이에 따라, 상기 제2 트렌치들(T2)의 각각 내에 예비 절연 패턴(144r)이 형성될 수 있다. 상기 예비 절연 패턴(144r)은 상기 제2 트렌치들(T2)의 각각 내에 국소적으로 형성될 수 있고, 상기 제1 방향(D1)을 따라 연장될 수 있다. 상기 예비 절연 패턴(144r)은 상기 선택적 식각에 의해 그 내부를 향하여 리세스된 상면(144Ur)을 가질 수 있다. 상기 선택적 식각에 의해, 상기 제2 절연막(142L)의 일부가 노출될 수 있다. 이 후, 상기 제3 절연막(146L)이 상기 제2 절연막(142L) 상에 상기 제2 트렌치들(T2)의 각각의 잔부를 채우도록 형성될 수 있다. 일 예로, 상기 제3 절연막(146L)은 플라즈마 강화 원자층 증착 방법(Plasma enhanced ALD)에 의해 형성될 수 있고, 약 400℃ 이하의 온도에서 증착될 수 있다. 상기 제3 절연막(146L)은 도 10 및 도 14를 참조하여 설명한, 상기 제3 매립 절연막(136L)과 실질적으로 동일한 방법에 의해 형성될 수 있다.
도 3 및 도 29를 참조하면, 상기 제3 절연막(146L) 상에 평탄화 공정이 수행될 수 있고, 상기 평탄화 공정은 상기 몰드막(120)의 상면이 노출될 때까지 수행될 수 있다. 상기 평탄화 공정에 의해 상기 제3 절연막(146L) 및 상기 제2 절연막(142L)이 차례로 평탄화될 수 있다. 상기 평탄화 공정 후, 상기 제2 및 제3 절연막들(142L, 146L)의 잔부들, 및 상기 예비 절연 패턴(144r)이 상기 제2 트렌치들(T2)의 각각 내에 국소적으로 남을 수 있다. 상기 평탄화 공정에 의해, 절연 구조체들(140)이 상기 제2 트렌치들(T2) 내에 각각 형성될 수 있다. 상기 절연 구조체들(140)의 각각은 상기 제2 트렌치들(T2)의 각각 내에 배치되는, 제1 절연 패턴(144), 제2 절연 패턴(142), 및 제3 절연 패턴(146)을 포함할 수 있다. 상기 제1 절연 패턴(144)은 상기 예비 절연 패턴(144r)에 대응할 수 있다. 상기 제2 절연 패턴(142)은 상기 제2 트렌치들(T2)의 각각 내에 남은, 상기 제2 절연막(142L)의 상기 잔부에 대응할 수 있고, 상기 제3 절연 패턴(146)은 상기 제2 트렌치들(T2)의 각각 내에 남은, 상기 제3 절연막(146L)의 상기 잔부에 대응할 수 있다
도 3 및 도 30을 참조하면, 상기 리세스 영역들(RR)이 상기 몰드막(120) 내에 형성될 수 있다. 상기 제1 매립 절연 패턴(134)은 상기 리세스 영역들(RR)의 형성을 위한 상기 습식 식각 공정에 대하여 상기 제2 및 제3 매립 절연 패턴들(132, 136)보다 큰 식각 내성을 가질 수 있다. 더하여, 상기 제1 절연 패턴(144)은 상기 습식 식각 공정에 대하여 상기 제2 및 제3 절연 패턴들(142, 146)보다 큰 식각 내성을 가질 수 있다. 이에 따라, 상기 습식 식각 공정 동안 상기 매립 절연 구조체(130) 및 상기 절연 구조체들(140)의 손실이 최소화될 수 있다. 이후의 공정은, 도 6 내지 도 14를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 제조방법과 실질적으로 동일하다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 기판 상의 제1 도전 라인들;
    상기 제1 도전 라인들 사이에 개재되고, 상기 제1 도전 라인들의 측면들을 덮는 하부 층간 절연막;
    상기 제1 도전 라인들 상에 각각 배치되는 메모리 셀들, 상기 메모리 셀들의 각각은 상기 기판 상에 수직하게 적층된 가변저항패턴 및 스위칭 패턴을 포함하는 것; 및
    상기 메모리 셀들 사이에 개재되고, 상기 하부 층간 절연막 상에 배치되는 절연 구조체를 포함하되,
    상기 절연 구조체는:
    상기 메모리 셀들 사이의 제1 절연패턴; 및
    상기 메모리 셀들의 각각과 상기 제1 절연패턴 사이의 제2 절연패턴을 포함하고,
    상기 하부 층간 절연막은 상기 하부 층간 절연막의 내부를 향하여 리세스된 상면을 가지고, 상기 하부 층간 절연막의 상기 리세스된 상면은 상기 제1 도전 라인들의 각각의 상면과 상기 제1 도전 라인들의 각각의 하면 사이의 높이에 위치하고,
    상기 제2 절연 패턴은 상기 하부 층간 절연막의 상기 리세스된 상면과 상기 제1 절연 패턴의 바닥면 사이로 연장되고,
    상기 제1 절연패턴은 상기 제2 절연패턴과 다른 물질을 포함하는 가변 저항 메모리 장치.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 제1 절연패턴은 탄소 원소 및 산소 원소 중 적어도 하나를 포함하는 가변 저항 메모리 장치
  4. 청구항 1에 있어서,
    상기 제1 절연패턴은 상기 제2 절연패턴보다 식각 내성이 큰 물질을 포함하는 가변 저항 메모리 장치.
  5. 청구항 1에 있어서,
    상기 절연 구조체는 상기 제1 절연패턴 상의 제3 절연패턴을 더 포함하되,
    상기 제3 절연패턴은 상기 메모리 셀들 사이에 배치되고,
    상기 제2 절연패턴은 상기 메모리 셀들의 각각과 상기 제3 절연패턴 사이로 연장되는 가변 저항 메모리 장치.
  6. 청구항 5에 있어서,
    상기 제1 절연패턴은 상기 제3 절연패턴과 다른 물질을 포함하는 가변 저항 메모리 장치.
  7. 청구항 5에 있어서,
    상기 제3 절연패턴은 상기 제2 절연패턴과 동일한 물질을 포함하는 가변 저항 메모리 장치.
  8. 청구항 5에 있어서,
    상기 제1 절연패턴은 그 내부를 향하여 리세스된 상면을 가지고,
    상기 제3 절연패턴은 상기 제1 절연패턴의 상기 리세스된 상면을 덮는 가변 저항 메모리 장치.
  9. 삭제
  10. 청구항 1에 있어서.
    상기 메모리 셀들의 각각은:
    상기 가변저항패턴에 연결되는 하부 전극;
    상기 가변저항패턴과 상기 스위칭 패턴 사이의 연결 전극; 및
    상기 스위칭 패턴에 연결되는 상부 전극을 더 포함하는 가변 저항 메모리 장치.
  11. 청구항 1에 있어서,
    상기 제1 도전 라인들 상에 배치되고, 상기 제1 도전 라인들을 가로지르는 제2 도전 라인들을 더 포함하되,
    상기 메모리 셀들은 상기 제1 도전 라인들과 상기 제2 도전 라인들 사이에 배치되고,
    상기 메모리 셀들의 각각은 상기 제1 도전 라인들 중 대응하는 하나 및 상기 제2 도전 라인들 중 대응하는 하나에 연결되는 가변 저항 메모리 장치.
  12. 기판 상에 수평적으로 서로 이격되는 제1 도전 라인들;
    상기 제1 도전 라인들 사이에 개재되는 하부 층간 절연막;
    상기 제1 도전 라인들 상에 각각 배치되는 메모리 셀들, 상기 메모리 셀들의 각각은 상기 제1 도전 라인들의 각각 상에 수직하게 적층된 가변저항패턴 및 스위칭 패턴을 포함하는 것;
    상기 제1 도전 라인들을 가로지르고 상기 메모리 셀들에 연결되는 제2 도전 라인; 및
    상기 메모리 셀들 사이의 절연 구조체를 포함하되,
    상기 절연 구조체는:
    상기 메모리 셀들 사이의 제1 절연패턴; 및
    상기 메모리 셀들의 각각과 상기 제1 절연패턴 사이의 제2 절연패턴을 포함하고,
    상기 제1 절연패턴은 상기 제2 절연패턴과 다른 물질을 포함하고,
    상기 하부 층간 절연막은 상기 하부 층간 절연막의 내부를 향하여 리세스된 상면, 및 상기 제1 도전 라인들의 측면들에 접촉하는 측면들을 가지고,
    상기 하부 층간 절연막의 상기 리세스된 상면은 상기 제1 도전 라인들의 각각의 상면과 상기 제1 도전 라인들의 각각의 하면 사이의 높이에 위치하고,
    상기 제2 절연 패턴은 상기 하부 층간 절연막의 상기 리세스된 상면과 상기 제1 절연 패턴의 바닥면 사이로 연장되는 가변 저항 메모리 장치.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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