KR102475041B1 - 가변 저항 메모리 장치 및 그 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title description 12
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 125000006850 spacer group Chemical group 0.000 claims description 74
- 239000000463 material Substances 0.000 claims description 30
- 150000004767 nitrides Chemical class 0.000 claims description 21
- 229910052732 germanium Inorganic materials 0.000 claims description 14
- 229910052785 arsenic Inorganic materials 0.000 claims description 13
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 229910052714 tellurium Inorganic materials 0.000 claims description 6
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 claims description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 105
- 229910052751 metal Inorganic materials 0.000 description 32
- 239000002184 metal Substances 0.000 description 32
- 229910052581 Si3N4 Inorganic materials 0.000 description 17
- 239000011669 selenium Substances 0.000 description 16
- 238000005530 etching Methods 0.000 description 15
- 239000012535 impurity Substances 0.000 description 15
- -1 SnSe Inorganic materials 0.000 description 12
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 238000000059 patterning Methods 0.000 description 9
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 7
- VDDXNVZUVZULMR-UHFFFAOYSA-N germanium tellurium Chemical compound [Ge].[Te] VDDXNVZUVZULMR-UHFFFAOYSA-N 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 229910052799 carbon Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000010948 rhodium Substances 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 229910000428 cobalt oxide Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 229910000484 niobium oxide Inorganic materials 0.000 description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 4
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 4
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- 229910001936 tantalum oxide Inorganic materials 0.000 description 4
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 4
- 229910000314 transition metal oxide Inorganic materials 0.000 description 4
- 239000011787 zinc oxide Substances 0.000 description 4
- 229910001928 zirconium oxide Inorganic materials 0.000 description 4
- 229910016461 AlAsTe Inorganic materials 0.000 description 3
- 229910017212 AsGeSe Inorganic materials 0.000 description 3
- 229910017255 AsSe Inorganic materials 0.000 description 3
- 229910017293 AsTeGeSe Inorganic materials 0.000 description 3
- 229910017290 AsTeGeSi Inorganic materials 0.000 description 3
- 229910017297 AsTeGeSiIn Inorganic materials 0.000 description 3
- 229910017296 AsTeGeSiP Inorganic materials 0.000 description 3
- 229910017294 AsTeGeSiSbS Inorganic materials 0.000 description 3
- 229910017298 AsTeGeSiSeNS Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910006033 GeAsBiSe Inorganic materials 0.000 description 3
- 229910006036 GeAsBiTe Inorganic materials 0.000 description 3
- 229910006039 GeAsSbSe Inorganic materials 0.000 description 3
- 229910006096 GeBiTeSe Inorganic materials 0.000 description 3
- 229910005865 GeSbTeSe Inorganic materials 0.000 description 3
- 229910005866 GeSe Inorganic materials 0.000 description 3
- 229910005868 GeSeTe Inorganic materials 0.000 description 3
- 229910005917 GeTePb Inorganic materials 0.000 description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 3
- 229910018156 SeAsGeC Inorganic materials 0.000 description 3
- 229910018216 SeTeGeSi Inorganic materials 0.000 description 3
- 229910005642 SnTe Inorganic materials 0.000 description 3
- 229910007709 ZnTe Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 229910052741 iridium Inorganic materials 0.000 description 3
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 3
- 229910052763 palladium Inorganic materials 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 229910052703 rhodium Inorganic materials 0.000 description 3
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 3
- 229910052707 ruthenium Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052692 Dysprosium Inorganic materials 0.000 description 2
- 229910005540 GaP Inorganic materials 0.000 description 2
- 229910005542 GaSb Inorganic materials 0.000 description 2
- 229910052688 Gadolinium Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 229910018321 SbTe Inorganic materials 0.000 description 2
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910002367 SrTiO Inorganic materials 0.000 description 2
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 2
- 229910004156 TaNx Inorganic materials 0.000 description 2
- 229910004201 TaSiNx Inorganic materials 0.000 description 2
- 229910010421 TiNx Inorganic materials 0.000 description 2
- 229910008485 TiSiNx Inorganic materials 0.000 description 2
- 229910008835 WSiNx Inorganic materials 0.000 description 2
- 229910008328 ZrNx Inorganic materials 0.000 description 2
- 229910006245 ZrSiNx Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 150000004770 chalcogenides Chemical class 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- IVMYJDGYRUAWML-UHFFFAOYSA-N cobalt(ii) oxide Chemical compound [Co]=O IVMYJDGYRUAWML-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- KBQHZAAAGSGFKK-UHFFFAOYSA-N dysprosium atom Chemical compound [Dy] KBQHZAAAGSGFKK-UHFFFAOYSA-N 0.000 description 2
- 239000003302 ferromagnetic material Substances 0.000 description 2
- UIWYJDYFSGRHKR-UHFFFAOYSA-N gadolinium atom Chemical compound [Gd] UIWYJDYFSGRHKR-UHFFFAOYSA-N 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 230000005291 magnetic effect Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 description 2
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052711 selenium Inorganic materials 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 description 2
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 2
- UVGLBOPDEUYYCS-UHFFFAOYSA-N silicon zirconium Chemical compound [Si].[Zr] UVGLBOPDEUYYCS-UHFFFAOYSA-N 0.000 description 2
- 229910052717 sulfur Inorganic materials 0.000 description 2
- 239000011593 sulfur Substances 0.000 description 2
- DDJAGKOCVFYQOV-UHFFFAOYSA-N tellanylideneantimony Chemical compound [Te]=[Sb] DDJAGKOCVFYQOV-UHFFFAOYSA-N 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 229910001930 tungsten oxide Inorganic materials 0.000 description 2
- ZVWKZXLXHLZXLS-UHFFFAOYSA-N zirconium nitride Chemical compound [Zr]#N ZVWKZXLXHLZXLS-UHFFFAOYSA-N 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000012782 phase change material Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
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- H01L45/1253—
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- H01L45/16—
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- H01L45/1608—
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
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- H10N70/841—Electrodes
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- H10N70/881—Switching materials
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
가변 저항 메모리 장치는 제1 및 제2 도전 라인들, 및 메모리 유닛을 포함할 수 있다. 상기 제1 도전 라인들은 각각이 기판 상면에 평행한 제2 방향으로 연장될 수 있으며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 복수 개로 형성될 수 있다. 상기 제2 도전 라인들은 상기 제1 도전 라인들 상에서 각각이 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 상기 메모리 유닛은 상기 제1 및 제2 도전 라인들 사이에서 상기 기판 상면에 수직한 제3 방향으로 이들이 서로 오버랩되는 각 영역들에 형성될 수 있으며, 상기 제1 방향으로의 단면이 "L"자 형상을 갖는 제1 전극, 상기 제1 전극 상면에 접촉하며 상기 제1 방향으로의 단면이 "L"자 형상을 갖는 가변 저항 패턴, 상기 가변 저항 패턴 상에 형성된 제2 전극, 및 상기 제2 전극 상에 형성된 선택 패턴을 포함할 수 있다.
Description
본 발명은 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
가변 저항 메모리 장치의 제조 방법에서, 하부 전극을 형성한 후, 가변 저항막, 중간 전극막, 선택막 및 상부 전극막을 순차적으로 형성하고 이들을 패터닝함으로써 순차적으로 적층된 가변 저항 패턴, 중간 전극, 선택 패턴 및 상부 전극을 형성할 수 있다. 상기 패터닝 공정 시 미스 얼라인이 발생할 수 있으며, 이에 따라 상기 하부 전극과 상기 가변 저항 패턴 사이의 접촉 면적이 달라질 수 있다. 또한, 상기 패터닝 공정에 의해 상기 가변 저항 패턴이 손상될 수 있다.
본 발명의 일 과제는 우수한 특성을 갖는 가변 저항 메모리 장치를 제공하는 것이다.
본 발명의 다른 과제는 우수한 특성을 갖는 가변 저항 메모리 장치를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 예시적인 실시예들에 따른 가변 저항 메모리 장치는 제1 및 제2 도전 라인들, 및 메모리 유닛을 포함할 수 있다. 상기 제1 도전 라인들은 각각이 기판 상면에 평행한 제2 방향으로 연장될 수 있으며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 복수 개로 형성될 수 있다. 상기 제2 도전 라인들은 상기 제1 도전 라인들 상에서 각각이 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 상기 메모리 유닛은 상기 제1 및 제2 도전 라인들 사이에서 상기 기판 상면에 수직한 제3 방향으로 이들이 서로 오버랩되는 각 영역들에 형성될 수 있으며, 상기 제1 방향으로의 단면이 "L"자 형상을 갖는 제1 전극, 상기 제1 전극 상면에 접촉하며 상기 제1 방향으로의 단면이 "L"자 형상을 갖는 가변 저항 패턴, 상기 가변 저항 패턴 상에 형성된 제2 전극, 및 상기 제2 전극 상에 형성된 선택 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극의 일 측벽과 상기 가변 저항 패턴의 일 측벽은 상기 제3 방향으로 연장되는 동일한 평면 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴의 저면의 상기 제1 방향으로의 폭은 상기 제1 전극의 저면의 상기 제1 방향으로의 폭보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극은 상기 각 제1 도전 라인들 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 가변 저항 패턴은 상기 제1 전극 상에서 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는 상기 제1 전극의 일 측벽을 커버하는 제1 스페이서, 및 상기 가변 저항 패턴의 일 측벽을 커버하는 제2 스페이서를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기제1 스페이서는 산화물을 포함할 수 있고, 상기 제2 스페이서는 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극의 일 측벽 및 상기 가변 저항 패턴의 일 측벽은 상기 제3 방향으로 연장되는 동일 평면 상에 형성될 수 있으며, 상기 가변 저항 메모리 장치는 상기 제1 전극 및 상기 가변 저항 패턴의 측벽들을 공통적으로 커버하는 제1 절연막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연막 패턴은 질화물을 포함할 수 있으며, 상기 가변 저항 메모리 장치는 상기 제1 전극의 다른 측벽을 커버하며 산화물을 포함하는 제2 절연막 패턴을 더 구비할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는 상기 선택 패턴 상에 형성되어 상기 각 제2 도전 라인들에 접촉하는 제3 전극을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 선택 패턴은 게르마늄(Ge), 실리콘(Si), 비소(As) 및 텔루륨(Te)을 함유하는 오티에스(OTS) 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 선택 패턴은 AsTeGeSiIn, GeTe, SnTe, GeSe, SnSe, AsTeGeSiSbS, AsTeGeSiIP, AsTeGeSi, As2Te3Ge, As2Se3Ge, As25(Te90Ge10)75, Te40As35Si18Ge6.75In0.25, Te28As34.5Ge15.5S22, Te39As36Si17Ge7P, As10Te21S2Ge15Se50Sb2, Si5Te34As28Ge11S21Se1, AsTeGeSiSeNS, AsTeGeSiP, AsSe, AsGeSe, AsTeGeSe, ZnTe, GeTePb, GeSeTe, AlAsTe, SeAsGeC, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, GeAsBiSe 및 GexSe1-x로 구성된 그룹 중에서 적어도 하나를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 상변화 물질을 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 가변 저항 메모리 장치는 제1 도전 라인들, 제1 전극, 가변 저항 패턴, 제2 전극 및 선택 패턴을 포함할 수 있다. 상기 제1 도전 라인들은 각각이 기판 상면에 평행한 제2 방향으로 연장될 수 있으며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 복수 개로 형성될 수 있다. 상기 제1 전극은 상기 각 제1 도전 라인들 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향으로의 단면이 "L"자 형상을 가질 수 있다. 상기 가변 저항 패턴은 상기 제1 전극 상에서 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있으며, 각 상기 제1 방향으로의 단면이 "L"자 형상을 갖고 일 측벽이 상기 제1 전극의 일 측벽과 상기 기판 상면에 수직한 제3 방향으로 연장되는 동일 평면 상에 형성될 수 있다. 상기 제2 전극은 상기 가변 저항 패턴 상에 형성될 수 있다. 상기 선택 패턴은 상기 제2 전극 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴의 저면의 상기 제1 방향으로의 폭은 상기 제1 전극의 저면의 상기 제1 방향으로의 폭보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는 상기 선택 패턴 상에 형성된 제3 전극, 및 각각이 상기 제1 방향으로 연장되어 상기 제1 방향으로 서로 이격되도록 배치된 상기 제3 전극들 상면에 접촉하며, 상기 제2 방향을 따라 복수 개로 형성된 제2 도전 라인들을 더 포함할 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법에서, 제1 방향을 따라 복수 개로 배치된 제1 도전 라인들을 포함하는 제1 절연막을 기판 상에 형성할 수 있다. 각각이 상기 제1 방향으로 서로 이웃하는 2개의 상기 제1 도전 라인들의 상면을 공통적으로 노출시키는 복수의 개구들을 포함하는 제2 절연막을 상기 제1 절연막 상에 형성할 수 있다. 상기 각 개구들의 하부 측벽 상에 제1 전극을 형성할 수 있다. 상기 각 개구들의 상부 측벽 상에 가변 저항 패턴을 형성할 수 있다. 상기 가변 저항 패턴 상에 순차적으로 적층된 제2 전극 및 선택 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극을 형성할 때, 상기 개구들의 측벽, 상기 노출된 제1 도전 라인들의 상면 및 상기 제2 절연막 상에 제1 전극막 및 제1 스페이서 막을 순차적으로 형성할 수 있다. 상기 제1 스페이서 막을 이방성 식각하여 제1 스페이서를 형성할 수 있다. 상기 제1 스페이서를 식각 마스크로 사용하여 상기 제1 전극막을 패터닝하여 상기 제1 전극을 형성할 수 있다. 상기 각 개구의 하부를 채우는 매립 패턴을 형성할 수 있다. 상기 매립 패턴에 의해 커버되지 않은 상기 제1 전극의 상부를 제거할 수 있다. 상기 제1 전극은 상기 각 개구들의 하부 측벽 및 상기 노출된 각 제1 도전 라인들 상면에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴을 형성할 때, 상기 개구들의 상부 측벽, 상기 매립 패턴의 상면, 상기 제1 전극의 상면 및 상기 제2 절연막 상에 가변 저항막 및 제2 스페이서 막을 순차적으로 형성할 수 있다. 상기 제2 스페이서 막을 이방성 식각하여 제2 스페이서를 형성할 수 있다. 상기 제2 스페이서를 식각 마스크로 사용하여 상기 가변 저항막을 패터닝하여 상기 가변 저항 패턴을 형성할 수 있다. 상기 가변 저항 패턴은 상기 각 개구들의 상부 측벽, 상기 제1 전극의 상면 및 상기 매립 패턴의 상면에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴 상에 순차적으로 적층된 상기 제2 전극 및 상기 선택 패턴을 형성할 때, 상기 선택 패턴 상에 제3 전극을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 전극, 상기 선택 패턴 및 상기 제3 전극은 상기 각 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성된 상기 제3 전극들 상면에 접촉하는 제2 도전 라인을 상기 제2 방향을 따라 복수 개로 형성할 수 있다.
본 발명의 실시예들에 따른 가변 저항 메모리 장치에서, 하부에 형성되는 제1 전극과 상부에 형성되는 제1 가변 저항 패턴이 서로 얼라인될 수 있으며, 이에 따라 이들 사이의 접촉 면적이 일정할 수 있다. 따라서 복수 개의 제1 전극들 및 복수 개의 제1 가변 저항 패턴들을 포함하는 상기 가변 저항 메모리 장치는 메모리 셀들 사이의 특성 산포가 감소될 수 있다.
도 1은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 평면도이고, 도 2 내지 도 6은 상기 가변 저항 메모리 장치를 설명하기 위한 단면도들이다.
도 7 내지 도 23은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 24는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 단면도이다.
도 25 내지 도 26은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 27 및 도 28은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 단면도들이다.
도 29는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 포함하는 시스템을 설명하기 위한 블록도이다.
도 30은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 포함하는 시스템을 설명하기 위한 블록도이다.
도 7 내지 도 23은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 24는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 단면도이다.
도 25 내지 도 26은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 27 및 도 28은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 단면도들이다.
도 29는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 포함하는 시스템을 설명하기 위한 블록도이다.
도 30은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 포함하는 시스템을 설명하기 위한 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 가변 저항 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 평면도이고, 도 2 내지 도 6은 상기 가변 저항 메모리 장치를 설명하기 위한 단면도들이다. 이때, 도 2, 5 및 6은 도 1의 A-A'선을 따라 절단한 단면도이고, 도 3은 도 1의 및 B-B'선을 따라 절단한 단면도이며, 도 4는 도 1의 C-C'선을 따라 절단한 단면도이다.
이하에서는 기판 상면에 실질적으로 평행하고 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의하고, 상기 기판 상면에 실질적으로 수직한 방향을 제3 방향으로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
먼저, 도 1 내지 도 4를 참조하면, 상기 가변 저항 메모리 장치는 기판(100) 상에 형성된 제1 도전 라인(120), 제2 도전 라인(260), 및 제1 메모리 유닛을 포함할 수 있다.
또한, 상기 가변 저항 메모리 장치는 제1 내지 제4 절연막들(110, 130, 240, 250), 제1 및 제2 스페이서들(162, 194), 제1 및 제2 매립 패턴들(170, 202)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
기판(100) 상에는 각종 소자들(도시되지 않음), 예를 들어, 게이트 구조물, 불순물 층, 콘택 플러그, 배선 등이 형성될 수 있으며, 이들은 제1 절연막(110)에 의해 커버될 수 있다.
제1 절연막(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 도전 라인(120)은 제1 절연막(110) 상부에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 도전 라인(120)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
제2 도전 라인(260)은 제1 도전 라인(120) 상에서 이와 이격되어 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제2 도전 라인(260)은 제4 절연막(250)을 관통할 수 있다. 제4 절연막(250)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
각 제1 및 제2 도전 라인들(120, 260)은 예를 들어, 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속, 혹은 이들의 금속 질화물을 포함할 수 있다.
일 실시예에 있어서, 제1 도전 라인(120)은 제1 금속 패턴 및 상기 제1 금속 패턴의 저면 및 측벽을 커버하는 제1 배리어 패턴을 포함할 수 있다. 또한, 제2 도전 라인(260)은 제2 금속 패턴 및 상기 제2 금속 패턴의 저면 및 측벽을 커버하는 제1 배리어 패턴을 포함할 수 있다. 이때, 상기 각 제1 및 제2 금속 패턴들은 각종 금속을 포함할 수 있으며, 상기 각 제1 및 제2 배리어 패턴들은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 도전 라인(120)은 상기 가변 저항 메모리 장치의 워드 라인 역할을 수행할 수 있으며, 제2 도전 라인(260)은 상기 가변 저항 메모리 장치의 비트 라인 역할을 수행할 수 있다. 이와는 달리, 제1 및 제2 도전 라인들(120, 260)은 각각 상기 가변 저항 메모리 장치의 비트 라인 및 워드 라인 역할을 수행할 수도 있다.
상기 제1 메모리 유닛은 제1 및 제2 도전 라인들(120, 260) 사이에서 상기 제3 방향으로 이들이 서로 오버랩되는 각 영역들에 형성될 수 있다. 즉, 상기 제1 메모리 유닛은 상기 각 제1 도전 라인들(120) 상에서 각 제2 도전 라인들(260)에 오버랩도록 상기 제2 방향을 따라 복수 개로 형성될 수 있으며, 또한 제1 도전 라인들(120)이 상기 제1 방향으로 복수 개로 형성되므로, 상기 제1 메모리 유닛은 상기 제1 방향으로도 복수 개로 형성될 수 있다.
상기 제1 메모리 유닛은 순차적으로 적층된 제1 전극(152), 제1 가변 저항 패턴(184), 제2 전극(215), 제1 선택 패턴(225) 및 제3 전극(235)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 전극(152)은 각 제1 도전 라인들(120) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제1 메모리 유닛의 다른 구성 요소들이 모두 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성되는 것과는 달리, 제1 전극(152)은 상기 제1 방향으로는 복수 개로 형성되지만, 상기 제2 방향으로는 복수 개로 형성되지 않고 연장될 수 있다.
각 제1 전극들(152)은 상기 제1 방향으로의 단면이 "L"자 형상을 가질 수 있다. 즉, 각 제1 전극들(152)은 각 제1 도전 라인들(120)의 상면 중앙부에서 상기 제3 방향으로 연장되는 수직부, 및 상기 수직부에 연결되며 각 제1 도전 라인들(120)의 상면의 일부 상에서 상기 제1 방향으로 연장되는 수평부를 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 전극(152)은 일정한 두께를 가질 수 있다.
도면 상에서는 제1 전극(152)의 상기 수평부의 일 측벽이 제1 도전 라인(120)의 일 측벽과 서로 얼라인되는 것으로 도시되어 있으나, 본 발명은 반드시 이에 한정되지는 않는다. 즉, 제1 전극(152)의 상기 수평부의 일 측벽은 제1 도전 라인(120)의 상기 측벽과 얼라인되지 않을 수도 있으며, 예를 들어, 제1 도전 라인(120) 상면의 에지 부분이 제1 전극(152)에 의해 커버되지 않을 수도 있다.
제1 전극(152)의 상기 수직부의 일 측벽, 및 상기 수평부의 상면은 제1 스페이서(162)에 의해 커버될 수 있다. 제1 스페이서(162)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
한편, 상기 제1 방향으로 서로 이웃하는 제1 스페이서들(162) 및 제1 전극들(152) 사이에는 제1 매립 패턴(170)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 매립 패턴(170)은 상기 제2 방향으로 연장될 수 있으며, 하면은 제1 절연막(110)의 상면보다 낮을 수 있고, 상면은 가운데가 오목한 형상을 가질 수 있다. 제1 매립 패턴(170)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 전극(152)은 제1 가변 저항 패턴(184)을 가열할 수 있으며, 이에 따라 제1 가변 저항 패턴(184)의 저항이 변동될 수 있다. 제1 전극(152)은 탄소 혹은 탄소를 함유하는 금속을 포함할 수 있다. 예를 들어, 제1 전극(152)은 탄소(C), 탄질화물(CN), 티타늄 탄질화물(TiCN) 및/또는 탄탈륨 탄질화물(TaCN)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 가변 저항 패턴(184)은 제1 전극(152) 및 제1 스페이서(162) 상에서 상기 제2 방향을 따라 복수 개로 형성될 수 있으며, 또한 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 이때, 각 제1 가변 저항 패턴들(184)은 상기 제1 방향으로의 단면이 "L"자 형상을 가질 수 있다. 즉, 각 제1 가변 저항 패턴들(184)은 제1 전극(152)의 상면에서 상기 제3 방향으로 연장되는 수직부, 및 상기 수직부에 연결되며 제1 전극(152) 및 제1 스페이서(162)의 상면에서 상기 제1 방향으로 연장되는 수평부를 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 가변 저항 패턴(184)은 일정한 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 제1 가변 저항 패턴(184)의 상기 수직부의 일 측벽과 제1 전극(152)의 일 측벽은 서로 얼라인될 수 있으며, 이에 따라 이들은 상기 제3 방향으로 연장되는 동일 평면 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 가변 저항 패턴(184)의 저면은 상기 제1 방향으로의 폭이 제1 전극(152)의 저면의 상기 제1 방향으로의 폭보다 클 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 제1 가변 저항 패턴(184) 저면의 상기 제1 방향으로의 폭이 제1 전극(152) 저면의 상기 제1 방향으로의 폭과 실질적으로 동일할 수도 있으며, 혹은 이보다 작을 수도 있다.
제1 가변 저항 패턴(184) 및 제1 전극(152)이 모두 "L"자 형상의 단면적으로 가질 수 있으며, 또한 이들의 일 측벽들이 서로 얼라인될 수 있으므로, 제1 가변 저항 패턴(184)의 저면에 접촉하는 제1 전극(152)의 상면의 면적이 일정할 수 있다. 즉, 복수의 제1 가변 저항 패턴들(184) 및 복수의 제1 전극들(152)이 형성되더라도, 이들 사이의 접촉 면적의 산포가 크지 않을 수 있으며 실질적으로 일정할 수 있다.
예시적인 실시예들에 있어서, 제1 가변 저항 패턴(184)은 하부의 제1 전극(152)에 의해 가열될 수 있으며, 이에 따라 그 저항이 변동될 수 있다. 전술한 바와 같이, 제1 가변 저항 패턴들(184)과 제1 전극들(152) 사이의 접촉 면적 산포가 작을 수 있으므로, 메모리 셀들 사이의 특성 산포가 감소될 수 있다.
이와는 달리, 제1 가변 저항 패턴(184)은 자체적으로 발열될 수도 있다.
예시적인 실시예들에 있어서, 제1 가변 저항 패턴(184)은 상변화에 따라 저항이 변하는 물질을 포함하도록 형성될 수 있다. 일 실시예에 있어서, 제1 가변 저항 패턴(184)은 게르마늄(Ge), 안티몬(Sb) 및/또는 텔루륨(Te)이 소정의 비율로 조합된 칼코게나이드(chalcogenide) 계열의 물질을 포함할 수 있다. 일 실시예에 있어서, 제1 가변 저항 패턴(184)은 게르마늄-텔루륨(GeTe) 및 안티몬-텔루륨(SbTe)이 반복적으로 적층된 초격자(supper lattice)를 포함할 수 있다. 일 실시예에 있어서, 제1 가변 저항 패턴(184)은 인듐-안티몬-텔루륨을 함유하는 아이에스티(IST), 혹은 비스무스-안티몬-텔루륨을 함유하는 비에스티(BST)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 가변 저항 패턴(184)은 페로브스카이트(perovskite) 계열의 물질 또는 전이 금속 산화물을 포함하도록 형성될 수 있다. 상기 페로브스카이트 계열 물질의 예로서, STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등을 들 수 있다. 상기 전이 금속 산화물의 예로서, 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈륨 산화물(TaOx), 니오븀 산화물(NbOx), 코발트 산화물(CoOx), 텅스텐 산화물(WOx), 란탄 산화물(LaOx), 아연 산화물(ZnOx) 등을 들 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
예시적인 실시예들에 있어서, 제1 가변 저항 패턴(184)은 자기장 또는 스핀 전달 토크(Spin Transfer Torque: STT)에 의해 저항이 변하는 물질을 포함하도록 형성될 수 있다. 예를 들어, 제1 가변 저항 패턴(184)은 철(Fe), 니켈(Ni), 코발트(Co), 디스프로슘(Dy), 가돌리늄(Gd) 등을 포함하는 강자성체를 포함할 수 있다.
제1 가변 저항 패턴(184)의 상기 수직부의 일 측벽, 및 상기 수평부의 상면은 제2 스페이서(194)에 의해 커버될 수 있다. 제2 스페이서(194)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
한편, 상기 제1 방향으로 서로 이웃하는 제2 스페이서들(194) 및 제1 가변 저항 패턴들(184) 사이에는 제2 매립 패턴(202)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 매립 패턴(202)은 그 하면이 제1 스페이서(162) 혹은 제1 전극(152)의 상면보다 낮을 수 있고, 상면은 제2 스페이서(194) 혹은 제1 가변 저항 패턴(184)의 상면과 실질적으로 동일한 높이에 형성될 수 있다. 즉, 제2 매립 패턴(202)의 하부는 제1 매립 패턴(170)의 오목한 부분에 대응하여 이에 접촉할 수 있다. 제2 매립 패턴(202)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
동일 평면 상에 형성되는 제1 전극(152) 및 제1 가변 저항 패턴(184)의 각 수직부들의 측벽들은 제2 절연막(130)에 의해 커버될 수 있다. 즉, 제2 절연막(130)은 제1 절연막(110) 및 제1 도전 라인들(120) 상에 형성되어, 제1 전극(152) 및 제1 가변 저항 패턴(184)의 일 측벽들을 커버할 수 있다. 제2 절연막(130)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제2 전극(215), 제1 선택 패턴(225) 및 제3 전극(235)은 제1 가변 저항 패턴(184), 제2 절연막(130) 및 제2 스페이서(194) 상면에 순차적으로 적층되어 제1 가변 저항 패턴(184)과 접촉할 수 있으며, 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있다.
제2 전극(215), 제1 선택 패턴(225) 및 제3 전극(235)은 각각 그 측벽이 제2 절연막(130) 상에 형성된 제3 절연막(240)에 의해 커버될 수 있다. 이때, 제3 절연막(240)은 제1 전극(152), 제1 스페이서(162) 및 제1 매립 패턴(170) 상에 형성되어 제1 가변 저항 패턴(184), 제2 스페이서(194) 및 제2 매립 패턴(202)의 측벽도 커버할 수 있다. 제3 절연막(240)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
각 제2 및 제3 전극들(215, 235)은 예를 들어, 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 선택 패턴(225)은 비정질 상태에서 온도 변화에 따른 저항 차이로 인해 스위칭 역할을 수행할 수 있는 오티에스(OTS) 물질을 포함할 수 있다.
상기 오티에스(OTS) 물질은 예를 들어, 게르마늄(Ge), 실리콘(Si), 비소(As) 및/또는 텔루륨(Te)을 함유할 수 있으며, 이에 더하여 셀레늄(Se) 및/또는 황(S)을 더 함유할 수도 있다.
상기 오티에스(OTS) 물질은 예를 들어, AsTeGeSiIn, GeTe, SnTe, GeSe, SnSe, AsTeGeSiSbS, AsTeGeSiIP, AsTeGeSi, As2Te3Ge, As2Se3Ge, As25(Te90Ge10)75, Te40As35Si18Ge6.75In0.25, Te28As34.5Ge15.5S22, Te39As36Si17Ge7P, As10Te21S2Ge15Se50Sb2, Si5Te34As28Ge11S21Se1, AsTeGeSiSeNS, AsTeGeSiP, AsSe, AsGeSe, AsTeGeSe, ZnTe, GeTePb, GeSeTe, AlAsTe, SeAsGeC, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, GeAsBiSe, GexSe1-x 등을 포함할 수 있다.
이와는 달리, 제1 선택 패턴(225)은 각각 n형 및 p형 불순물들이 도핑된 폴리실리콘 막들을 포함할 수도 있다.
예시적인 실시예들에 있어서, 상기 제1 메모리 유닛은 제1 전극(152)을 제외하고는, 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이들은 상부에서 보았을 때 격자 모양으로 배치될 수 있다.
한편, 제2 도전 라인들(260)이 형성된 제4 절연막(250)은 제3 절연막(240) 및 제3 전극들(235) 상에 형성될 수 있다.
상기 가변 저항 메모리 장치에서, 하부에 형성되는 제1 전극(152)과 상부에 형성되는 제1 가변 저항 패턴(184)이 서로 얼라인될 수 있으며, 이에 따라 이들 사이의 접촉 면적이 일정할 수 있다. 따라서 복수 개의 제1 전극들(152) 및 복수 개의 제1 가변 저항 패턴들(184)을 포함하는 상기 가변 저항 메모리 장치는 메모리 셀들 사이의 특성 산포가 감소될 수 있다.
한편, 도 5를 참조하면, 제1 절연막(110), 제1 스페이서(162) 및 제1 매립 패턴(170)이 실질적으로 동일한 물질을 포함하여 이들이 서로 병합됨으로써 제5 절연막(270)을 형성할 수 있고, 제2 내지 제4 절연막들(130, 240, 250), 제2 스페이서(194) 및 제2 매립 패턴(202)이 실질적으로 동일한 물질을 포함하여 이들이 서로 병합됨으로써 제6 절연막(260)을 형성할 수 있다.
상기 가변 저항 메모리 장치는 주변 회로 및 메모리 셀이 순차적으로 적층된 씨오피(Cell Over Peri: COP) 구조를 가질 수도 있으며, 이는 도 6에 도시되어 있다.
도 6을 참조하면, 상기 가변 저항 메모리 장치는 순차적으로 적층된 주변 회로 영역(Peripheral Circuit Region: PCR) 및 메모리 셀 영역(Memory Cell Region: MCR)을 포함할 수 있다.
예시적인 실시예들에 있어서, 주변 회로 영역(PCR)에는 소자 분리막(10)이 형성된 기판(100) 상에 게이트 구조물(40), 불순물 층(105), 제1 콘택 플러그(60) 및 배선(70)이 형성될 수 있으며, 메모리 셀 영역(MCR)에는 전술한 제1 도전 라인(120), 제2 도전 라인(260), 상기 제1 메모리 유닛 등이 형성될 수 있다.
게이트 구조물(40)은 순차적으로 적층된 게이트 절연 패턴(20) 및 게이트 전극(30)을 포함할 수 있다. 게이트 절연 패턴(20)은 예를 들어, 실리콘 산화물, 금속 산화물 등을 포함할 수 있으며, 게이트 전극(30)은 예를 들어, 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물 등을 포함할 수 있다. 게이트 구조물(40)의 측벽에는 게이트 스페이서(도시되지 않음)가 더 형성될 수도 있다.
불순물 층(105)은 게이트 구조물(40)에 인접한 기판(100) 상부에 형성될 수 있다. 불순물 층(105)은 n형 불순물 혹은 p형 불순물을 포함할 수 있다.
게이트 구조물(40) 및 이에 인접하는 불순물 층(105)은 트랜지스터를 형성할 수 있으며, 상기 트랜지스터는 불순물 층(105)이 포함하는 상기 불순물의 도전형에 따라, 엔모스(NMOS) 트랜지스터 혹은 피모스(PMOS)트랜지스터로 사용될 수 있다.
상기 트랜지스터는 기판(100) 상에 형성된 제1 층간 절연막(50)에 의해 커버될 수 있다. 제1 층간 절연막(50)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 콘택 플러그(60)는 제1 층간 절연막(50)을 관통하여 불순물 층(105) 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 제1 콘택 플러그(60)는 복수 개로 형성될 수 있다.
배선(70)은 제1 콘택 플러그(60) 상면에 접촉하도록 제1 층간 절연막(50) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 배선(70)은 상기 제1 방향 및/또는 상기 제2 방향으로 연장될 수 있으며, 상기 제2 방향 및/또는 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 회로 설계에 따라서, 배선들(70) 중 적어도 일부는 상부의 제1 도전 라인들(120) 및/또는 제2 도전 라인들(260)과 직접 접촉하거나 혹은 제2 콘택 플러그(도시되지 않음)를 매개로 이에 전기적으로 연결될 수 있다.
배선(70)은 제1 층간 절연막(50) 상에 형성된 제2 층간 절연막(80)에 의해 커버될 수 있다. 제2 층간 절연막(80)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 콘택 플러그(60) 및 배선(70)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
도 7 내지 도 23은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 이때, 도 7, 9, 12, 16 및 20은 평면도들이고, 도 8, 10-11, 13-15, 17-18 및 21은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이며, 도 22 및 23은 각각 도 20의 B-B'선 및 C-C'선을 따라 절단한 단면도들이다.
도 7 및 도 8을 참조하면, 기판(100) 상에 제1 절연막(110)을 형성하고, 제1 절연막(110) 상부에 제1 도전 라인들(120)을 형성한다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
기판(100) 상에는 각종 소자들(도시되지 않음), 예를 들어, 게이트 구조물, 불순물 층, 콘택 플러그, 배선 등이 형성될 수 있으며, 이들은 제1 절연막(110)에 의해 커버될 수 있다.
제1 절연막(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 도전 라인들(120)은 제1 절연막(110) 상부를 부분적으로 제거하여 제1 트렌치들(도시하지 않음)을 형성하고, 상기 제1 트렌치들을 채우는 제1 도전막을 제1 절연막(110) 상에 형성한 후, 제1 절연막(110) 상면이 노출될 때까지 상기 제1 도전막을 평탄화함으로써 형성할 수 있다.
상기 제1 도전막은 예를 들어, 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속, 혹은 이들의 금속 질화물을 포함하도록 형성될 수 있다.
일 실시예에 있어서, 각 제1 도전 라인들(120)은 제1 금속 패턴 및 상기 제1 금속 패턴의 저면 및 측벽을 커버하는 제1 배리어 패턴을 포함하도록 형성될 수 있다. 이때, 상기 제1 금속 패턴은 각종 금속을 포함할 수 있으며, 상기 제1 배리어 패턴은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함할 수 있다.
이와는 달리, 제1 도전 라인들(120)은 제1 절연막(110) 상에 상기 제1 도전막을 형성한 후, 이를 패터닝하여 형성될 수도 있다.
예시적인 실시예들에 있어서, 각 제1 도전 라인들(120)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
도 9 및 도 10을 참조하면, 제1 절연막(110) 및 제1 도전 라인들(120) 상에 제2 절연막(130)을 형성한 후, 제1 도전 라인들(120) 상면을 부분적으로 노출시키는 개구(140)를 형성할 수 있다.
제2 절연막(130)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 개구(140)는 상기 제1 방향으로 서로 이웃하는 2개의 제1 도전 라인들(120)의 상면 및 그 사이의 제1 절연막(110) 상면 부분을 노출시킬 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 각 개구들(140)은 상기 제2 방향으로 연장될 수 있으며, 각 제1 도전 라인들(120) 상면의 대략 절반 부분을 노출시킬 수 있으나, 본 발명은 반드시 이에 한정되지는 않는다.
도 11을 참조하면, 개구들(140)의 측벽, 개구들(140)에 의해 노출된 제1 도전 라인들(120) 및 제1 절연막(110)의 상면, 및 제2 절연막(130) 상면에 제1 전극막(150) 및 제1 스페이서 막(160)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 각 제1 전극막(150) 및 제1 스페이서 막(160)은 일정한 두께로 컨포멀하게 형성될 수 있다. 일 실시예에 있어서, 제1 전극막(150)은 개구(140)에 의해 노출된 제1 도전 라인(120) 상면 부분의 상기 제1 방향으로의 폭보다 작은 두께를 갖도록 형성될 수 있다.
제1 전극막(150)은 탄소 혹은 탄소를 함유하는 금속을 포함하도록 형성될 수 있다. 예를 들어, 제1 전극막(150)은 탄소(C), 탄질화물(CN), 티타늄 탄질화물(TiCN) 및/또는 탄탈륨 탄질화물(TaCN)을 포함하도록 형성될 수 있다.
제1 스페이서 막(160)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 스페이서 막(160)은 제1 절연막(110)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있다.
도 12 및 도 13을 참조하면, 제1 스페이서 막(160)을 이방성 식각하여, 각 개구들(140)의 측벽 상에 제1 스페이서(162)를 형성할 수 있다.
이후, 제1 스페이서(162)를 식각 마스크로 사용하는 식각 공정을 통해, 하부의 제1 전극막(150)을 식각함으로써 각 개구들(140)의 측벽 상에 제1 전극(152)을 형성할 수 있다. 이때, 상기 제1 방향으로 서로 이웃하는 제1 도전 라인들(120) 사이의 제1 절연막(110) 부분도 부분적으로 제거될 수도 있다.
예시적인 실시예들에 있어서, 제1 전극(152)은 각 제1 도전 라인들(120) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 이때, 각 제1 전극들(152)은 상기 제1 방향으로의 단면이 "L"자 형상을 가질 수 있다. 즉, 각 제1 전극들(152)은 각 제1 도전 라인들(120) 상면에서 상기 제3 방향으로 연장되는 수직부, 및 상기 수직부에 연결되며 각 제1 도전 라인들(120)의 상면 일부에서 상기 제1 방향으로 연장되는 수평부를 포함할 수 있다. 예시적인 실시예들에 있어서, 각 제1 전극들(152)은 각 개구들(140)의 측벽 및 각 제1 도전 라인들(120)의 상면에 일정한 두께로 형성될 수 있다.
한편, 도면 상에서는 제1 전극(152)의 일 측벽이 제1 도전 라인(120)의 일 측벽과 서로 얼라인되는 것으로 도시되어 있으나, 본 발명은 반드시 이에 한정되지는 않는다. 즉, 제1 스페이서(162)가 보다 얇게 형성되거나 혹은 보다 두껍게 형성되는 경우에, 제1 전극(152)의 상기 측벽은 제1 도전 라인(120)의 상기 측벽과 얼라인되지 않을 수 있다. 예를 들어, 제1 도전 라인(120) 상면의 에지 부분은 제1 전극(152) 및 제1 스페이서(162)에 의해 커버되지 않고 노출될 수도 있다.
도 14를 참조하면, 개구(140)를 채우는 제1 매립막을 제1 절연막(110) 및 제1 스페이서(162) 상에 형성한 후, 상기 제1 매립막 상부 및 제1 스페이서(162) 상부를 제거할 수 있다.
이에 따라, 상기 제1 매립막은 제1 매립 패턴(170)으로 변환될 수 있으며, 제1 스페이서(162)는 개구(140)의 하부 측벽 상에만 잔류할 수 있다.
상기 제1 매립막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 매립막은 제1 스페이서(162)와 실질적으로 동일한 물질을 포함하도록 형성될 수 있으며, 이에 따라 이에 병합될 수도 있다.
이후, 제1 매립 패턴(170) 및 제1 스페이서(162)에 의해 커버되지 않는 제1 전극(152)의 상부를 제거할 수 있으며, 이에 따라 제1 전극(152)은 개구(140)의 하부 측벽 및 제1 도전 라인(120)의 상면에 "L"자 형상을 갖도록 잔류할 수 있다.
도 15를 참조하면, 개구들(140)의 상부 측벽, 제1 전극들(152), 제1 스페이서(162) 및 제1 매립 패턴(170)의 상면, 및 제2 절연막(130) 상면에 가변 저항막(180)을 형성할 수 있다.
예시적인 실시예들에 있어서, 가변 저항막(180)은 일정한 두께로 컨포멀하게 형성될 수 있다. 일 실시예에 있어서, 가변 저항막(180)은 제1 전극(152)의 두께보다 큰 두께를 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 가변 저항막(180)은 상변화에 따라 저항이 변하는 물질을 포함하도록 형성될 수 있다. 일 실시예에 있어서, 가변 저항막(180)은 게르마늄(Ge), 안티몬(Sb) 및/또는 텔루륨(Te)이 소정의 비율로 조합된 칼코게나이드(chalcogenide) 계열의 물질을 포함할 수 있다. 일 실시예에 있어서, 가변 저항막(180)은 게르마늄-텔루륨(GeTe) 및 안티몬-텔루륨(SbTe)이 반복적으로 적층된 초격자(supper lattice)를 포함할 수 있다. 일 실시예에 있어서, 가변 저항막(180)은 인듐-안티몬-텔루륨을 함유하는 아이에스티(IST), 혹은 비스무스-안티몬-텔루륨을 함유하는 비에스티(BST)를 포함할 수 있다.
예시적인 실시예들에 있어서, 가변 저항막(180)은 페로브스카이트(perovskite) 계열의 물질 또는 전이 금속 산화물을 포함하도록 형성될 수 있다. 상기 페로브스카이트 계열 물질의 예로서, STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등을 들 수 있다. 상기 전이 금속 산화물의 예로서, 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈륨 산화물(TaOx), 니오븀 산화물(NbOx), 코발트 산화물(CoOx), 텅스텐 산화물(WOx), 란탄 산화물(LaOx), 아연 산화물(ZnOx) 등을 들 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
예시적인 실시예들에 있어서, 가변 저항막(180)은 자기장 또는 스핀 전달 토크(Spin Transfer Torque: STT)에 의해 저항이 변하는 물질을 포함하도록 형성될 수 있다. 예를 들어, 가변 저항막(180)은 철(Fe), 니켈(Ni), 코발트(Co), 디스프로슘(Dy), 가돌리늄(Gd) 등을 포함하는 강자성체를 포함할 수 있다.
도 16 및 도 17을 참조하면, 가변 저항막(180) 상에 제2 스페이서 막을 형성하고, 상기 제2 스페이서 막을 이방성 식각하여, 각 개구들(140)의 상부 측벽 상에 예비 제2 스페이서(192)를 형성할 수 있다.
이후, 예비 제2 스페이서(192)를 식각 마스크로 사용하는 식각 공정을 통해, 하부의 가변 저항막(180)을 식각함으로써 각 개구들(140)의 상부 측벽 상에 예비 가변 저항 패턴(182)을 형성할 수 있다. 이때, 가변 저항막(180) 하부의 제1 매립 패턴(170)도 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 예비 가변 저항 패턴(182)은 제1 전극(152) 및 제1 스페이서(162) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 이때, 각 예비 가변 저항 패턴들(182)은 상기 제1 방향으로의 단면이 "L"자 형상을 가질 수 있다. 즉, 각 예비 가변 저항 패턴들(182)은 제1 전극(152)의 상면으로부터 상기 제3 방향으로 연장되는 수직부, 및 상기 수직부에 연결되며 제1 전극(152) 및 제1 스페이서(162) 상면에서 상기 제1 방향으로 연장되는 수평부를 포함할 수 있다. 예시적인 실시예들에 있어서, 각 예비 가변 저항 패턴들(182)은 각 개구들(140)의 상부 측벽, 및 제1 전극(152) 및 제1 스페이서(162)의 상면에 일정한 두께로 형성될 수 있다.
예시적인 실시예들에 있어서, 예비 가변 저항 패턴(182)의 일 측벽과 하부의 제1 전극(152)의 일 측벽은 서로 얼라인될 수 있으며, 이에 따라 상기 제3 방향으로 연장되는 동일 평면 상에 형성될 수 있다. 즉, 예비 가변 저항 패턴(182) 및 제1 전극(152)은 동일한 개구(140)의 상부 및 하부 측벽 상에 각각 형성되어 서로 얼라인될 수 있으며, 이에 따라 이들의 상기 측벽들은 동일 평면 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 예비 가변 저항 패턴(182)의 저면은 상기 제1 방향으로의 폭이 제1 전극(152)의 저면의 상기 제1 방향으로의 폭보다 클 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 도면 상에서 예비 가변 저항 패턴(182)의 다른 일 측벽이 제1 전극(152)의 다른 일 측벽과 동일 평면 상에 형성되지 않는 것이 도시되어 있으나, 경우에 따라서 이들은 상기 제3 방향으로 연장되는 동일 평면 상에 형성될 수도 있으며, 혹은 예비 가변 저항 패턴(182)의 저면의 상기 제1 방향으로의 폭이 제1 전극(152)의 저면의 상기 제1 방향으로의 폭보다 작을 수도 있다.
다만, 예비 가변 저항 패턴(182) 및 제1 전극(152)이 모두 "L"자 형상의 단면적으로 가질 수 있으며, 또한 이들의 일 측벽들이 서로 얼라인될 수 있으므로, 예비 가변 저항 패턴(182)의 저면에 접촉하는 제1 전극(152)의 상면의 면적이 일정할 수 있다. 즉, 복수의 예비 가변 저항 패턴들(182) 및 복수의 제1 전극들(152)이 각각 형성되더라도, 이들 사이의 접촉 면적의 산포가 크지 않을 수 있으며 실질적으로 일정할 수 있다.
도 18을 참조하면, 개구(140)의 나머지 부분을 채우는 제2 매립막(200)을 형성할 수 있다.
제2 매립막(200)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 매립막(200)은 예비 제2 스페이서(192)와 실질적으로 동일한 물질을 포함하도록 형성될 수 있으며, 이에 따라 이에 병합될 수도 있다.
도 19를 참조하면, 제2 절연막(130), 예비 가변 저항 패턴(182), 예비 제2 스페이서(192) 및 제2 매립막(200) 상에 제2 전극막(210), 선택막(220) 및 제3 전극막(230)을 순차적으로 형성할 수 있다.
각 제2 및 제3 전극막들(210, 230)은 예를 들어, 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 선택막(220)은 비정질 상태에서 온도 변화에 따른 저항 차이로 인해 스위칭 역할을 수행할 수 있는 오티에스(OTS) 물질을 포함하도록 형성될 수 있다.
상기 오티에스(OTS) 물질은 예를 들어, 게르마늄(Ge), 실리콘(Si), 비소(As) 및/또는 텔루륨(Te)을 함유할 수 있으며, 이에 더하여 셀레늄(Se) 및/또는 황(S)을 더 함유할 수도 있다.
상기 오티에스(OTS) 물질은 예를 들어, AsTeGeSiIn, GeTe, SnTe, GeSe, SnSe, AsTeGeSiSbS, AsTeGeSiIP, AsTeGeSi, As2Te3Ge, As2Se3Ge, As25(Te90Ge10)75, Te40As35Si18Ge6.75In0.25, Te28As34.5Ge15.5S22, Te39As36Si17Ge7P, As10Te21S2Ge15Se50Sb2, Si5Te34As28Ge11S21Se1, AsTeGeSiSeNS, AsTeGeSiP, AsSe, AsGeSe, AsTeGeSe, ZnTe, GeTePb, GeSeTe, AlAsTe, SeAsGeC, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, GeAsBiSe, GexSe1-x 등을 포함할 수 있다.
이와는 달리, 선택막(220)은 각각 n형 및 p형 불순물들이 도핑된 폴리실리콘 막들을 포함할 수도 있다.
도 20 내지 도 23을 참조하면, 제3 전극막(230), 선택막(220), 제2 전극막(210), 제2 매립막(200), 예비 제2 스페이서(192) 및 예비 가변 저항 패턴(182)을 순차적으로 패터닝하여, 각각 예비 제3 전극, 예비 선택 패턴, 예비 제2 전극, 제2 매립 패턴(202), 제2 스페이서(194) 및 제1 가변 저항 패턴(184)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 패터닝 공정은 상기 제1 방향으로 연장되는 제1 식각 마스크(도시되지 않음)를 제3 전극막(230) 상에 상기 제2 방향을 따라 복수 개로 형성한 후, 이를 사용하는 건식 식각 공정을 통해 수행될 수 있다.
이에 따라, 상기 예비 제3 전극, 상기 예비 선택 패턴 및 상기 예비 제2 전극은 각각 상기 제1 방향으로 연장되도록 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 또한, 제2 매립 패턴(202), 제2 스페이서(194) 및 제1 가변 저항 패턴(184)은 각각 상기 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다.
이때, 제1 전극(152) 및 제1 스페이서(162)의 각 상부가 부분적으로 제거될 수도 있다.
이후, 상기 예비 제3 전극, 상기 예비 선택 패턴 및 상기 예비 제2 전극을 다시 패터닝하여 각각 제3 전극(235), 제1 선택 패턴(225) 및 제2 전극(215)을 형성할 수 있다.
예시적인 시예들에 있어서, 상기 패터닝 공정은 각각이 상기 제2 방향으로 연장되는 복수의 제2 식각 마스크들(도시되지 않음)을 사용하는 건식 식각 공정을 통해 수행될 수 있다.
예시적인 실시예들에 있어서, 제3 전극(235), 제1 선택 패턴(225) 및 제2 전극(215)은 각각 상기 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다.
각 제1 도전 라인들(120) 상에 순차적으로 적층된 제1 전극(152), 제1 가변 저항 패턴(184), 제2 전극(215), 제1 선택 패턴(225) 및 제3 전극(235)은 제1 메모리 유닛을 형성할 수 있으며, 상기 제1 메모리 유닛은 상기 각 제1 도전 라인들(120) 상에서 상기 제2 방향으로 복수 개로 형성될 수 있다. 또한, 제1 도전 라인들(120)이 상기 제1 방향으로 복수 개로 형성될 수 있으므로, 상기 제1 메모리 유닛은 상기 제1 방향으로도 복수 개로 형성될 수 있다.
도 1 내지 도 4를 다시 참조하면, 상기 제1 메모리 유닛들을 커버하는 제3 절연막(240)을 제2 절연막(130), 제1 전극(152), 제1 스페이서(162), 제1 매립 패턴(170), 제2 스페이서(194) 및 제2 매립 패턴(202) 상에 형성하고, 상기 제1 메모리 유닛들의 제3 전극들(235)의 상면이 노출될 때까지 상기 제3 절연막(240)을 평탄화할 수 있다.
이후, 제3 절연막(240) 및 제3 전극들(235) 상에 제4 절연막(250)을 형성하고, 제4 절연막(250)을 관통하면서 상기 제1 방향으로 배치된 복수의 제3 전극들(235) 상면에 접촉하는 각 제2 도전 라인들(260)을 상기 제2 방향을 따라 복수 개로 형성함으로써 상기 가변 저항 메모리 장치를 완성할 수 있다.
제3 및 제4 절연막들(240, 250)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제3 및 제4 절연막들(240, 250)은 제2 절연막(130), 제2 매립 패턴(202) 및 제2 스페이서(194)와 실질적으로 동일한 물질을 포함하도록 형성될 수 있으며, 이에 따라 이들에 병합될 수도 있다.
예시적인 실시예들에 있어서, 제2 도전 라인들(260)은 제4 절연막(250)을 부분적으로 제거하여 제3 전극들(235) 및 제3 절연막(240) 상면을 노출시키는 제2 트렌치들(도시하지 않음)을 형성하고, 상기 제2 트렌치들을 채우는 제2 도전막을 제3 전극들(235), 제3 절연막(240) 및 제4 절연막(250) 상에 형성한 후, 제4 절연막(250) 상면이 노출될 때까지 상기 제2 도전막을 평탄화함으로써 형성할 수 있다.
상기 제2 도전막은 예를 들어, 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속, 혹은 이들의 금속 질화물을 포함하도록 형성될 수 있다.
일 실시예에 있어서, 각 제2 도전 라인들(260)은 제2 금속 패턴 및 상기 제2 금속 패턴의 저면 및 측벽을 커버하는 제2 배리어 패턴을 포함하도록 형성될 수 있다. 이때, 상기 제2 금속 패턴은 금속을 포함할 수 있으며, 상기 제2 배리어 패턴은 금속 질화물을 포함할 수 있다.
이와는 달리, 제2 도전 라인들(260)은 제3 전극들(235) 및 제3 절연막(240) 상에 상기 제2 도전막을 형성한 후, 이를 패터닝하여 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 도전 라인(120)은 상기 가변 저항 메모리 장치의 워드 라인 역할을 수행할 수 있으며, 제2 도전 라인(260)은 상기 가변 저항 메모리 장치의 비트 라인 역할을 수행할 수 있다. 이와는 달리, 제1 및 제2 도전 라인들(120, 260)은 각각 상기 가변 저항 메모리 장치의 비트 라인 및 워드 라인 역할을 수행할 수도 있다.
전술한 바와 같이, 예시적인 실시예들에 따른 가변 저항 메모리 장치 제조 방법에서, 개구(140)의 각 하부 및 상부 측벽들 상에 "L"자 형상의 단면을 갖는 제1 전극(152) 및 제1 가변 저항 패턴(184)이 서로 얼라인되도록 형성될 수 있으며, 이에 따라 이들이 서로 접촉하는 면적이 일정할 수 있다.
또한, 제1 가변 저항 패턴(184)은 개구(140)의 상부 측벽, 제1 전극(152) 및 제1 스페이서(162) 상에 가변 저항막(180)을 컨포멀하게 형성하고, 예비 제2 스페이서(192)를 식각 마스크로 사용하여 이의 일부만을 식각하여 복수 개의 예비 가변 저항 패턴들(182)로 분리한 다음, 상기 제1 방향으로 연장되는 상기 제2 식각 마스크를 사용하는 식각 공정을 통해 형성될 수 있다. 즉, 제1 가변 저항 패턴(184)은 전체 가변 저항막(180)에 대해서 상기 제1 및 제2 방향들로 각각 연장되는 2개의 식각 마스크를 사용하는 식각 공정들을 통해 형성되는 것이 아니며, 전체 가변 저항막(180)에 대해서는 상기 제1 방향으로 연장되는 식각 마스크를 사용하는 1번의 식각 공정을 통해서만 형성될 수 있으며, 이에 따라 제1 가변 저항 패턴(184)은 식각에 의한 손상을 덜 받을 수 있다.
한편, 제1 절연막(110), 제1 스페이서(162) 및 제1 매립 패턴(170)이 실질적으로 동일한 물질을 포함하여 이들이 서로 병합되고, 제2 내지 제4 절연막들(130, 240, 250), 제2 스페이서(194) 및 제2 매립 패턴(202)이 실질적으로 동일한 물질을 포함하여 이들이 서로 병합되는 경우에는, 도 5에 도시된 가변 저항 메모리 장치가 형성될 수 있다.
도 24는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 단면도이다. 상기 가변 저항 메모리 장치는 도 1 내지 도 6을 참조로 설명한 가변 저항 메모리 장치와, 제1 가변 저항 패턴의 크기 및 위치를 제외하고는 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 24를 참조하면, 제1 가변 저항 패턴(184) 및 제1 전극(152) 모두 상기 제1 방향으로의 단면은 "L"자 형상을 가질 수 있다. 하지만, 제1 가변 저항 패턴(184)의 수직부의 일 측벽은 하부의 제1 전극(152)의 수직부의 일 측벽과 얼라인되지 않을 수 있다. 즉, 제1 가변 저항 패턴(184) 및 제1 전극(152)의 각 수직부들의 측벽들은 상기 제3 방향으로 연장되는 동일 평면 상에 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 제1 가변 저항 패턴(184)의 저면의 상기 제1 방향으로의 폭은 제1 전극(152)의 저면의 상기 제1 방향으로의 폭보다 클 수 있다. 이에 따라, 비록 제1 가변 저항 패턴(184) 및 제1 전극(152)의 측벽들이 서로 얼라인되지 않더라도, 제1 가변 저항 패턴(184)의 저면이 제1 전극(152)의 상면과 접촉하는 면적은 일정할 수 있으며, 이에 따라 복수의 제1 가변 저항 패턴들(184) 및 복수의 제1 전극들(152)을 포함하는 상기 가변 저항 메모리 장치는 특성 산포가 감소될 수 있다.
도 25 내지 도 26은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 가변 저항 메모리 장치 제조 방법은 도 7 내지 도 23 및 도 1 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 25를 참조하면, 도 7 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 개구(140)의 상부 측벽 상에 형성된 제1 전극(152) 부분을 제거할 때, 이에 상기 제1 방향으로 인접한 제2 절연막(130) 부분도 함께 제거될 수 있으며, 이에 따라 개구(140)의 폭이 확장될 수 있다.
도 26을 참조하면, 도 15 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 확장된 폭을 갖는 개구(140)의 상부 측벽, 제1 전극(152) 및 제1 스페이서(162)의 상면에 예비 가변 저항 패턴(182)이 형성될 수 있으며, 예비 가변 저항 패턴(182)의 수직부의 일 측벽, 및 수평부의 상면을 커버하는 예비 제2 스페이서(192)가 형성될 수 있다.
이때, 예비 가변 저항 패턴(182)의 상기 수직부의 일 측벽은 하부의 제1 전극(152)의 일 측벽과 얼라인되지 않을 수 있다. 하지만, 제1 전극(152)은 개구(140)의 하부 측벽 상에 일정한 두께로 형성되며, 제1 전극(152)의 수직부의 상면을 전체적으로 커버하도록 예비 가변 저항 패턴(182)이 형성되므로, 이들 사이의 접촉 면적은 일정할 수 있다.
다시 도 24를 참조하면, 도 18 내지 도 23 및 도 1 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 가변 저항 메모리 장치를 완성할 수 있다.
도 27 및 도 28은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 단면도들이다. 상기 가변 저항 메모리 장치는 도 1 내지 도 4를 참조로 설명한 가변 저항 메모리 장치를 2개의 층에 수직적으로 적층하여 형성된 것이다. 이에 따라, 상기 가변 저항 메모리 장치들이 포함하는 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 27 및 도 28을 참조하면, 상기 가변 저항 메모리 장치는 상기 제3 방향으로 적층된 제1 및 제2 메모리 구조물들을 포함할 수 있다. 이때, 상기 제1 메모리 구조물은 도 1 내지 도 4에 도시된 가변 저항 메모리 장치와 실질적으로 동일할 수 있다.
한편, 상기 제2 메모리 구조물은 상기 제1 메모리 구조물과 제2 도전 라인(260)을 공유할 수 있으며, 상기 제1 메모리 구조물에 포함된 나머지 구성 요소들에 대응하는 구성 요소들을 포함할 수 있다.
즉, 상기 제2 메모리 구조물은 제2 도전 라인(260)을 수용하는 제4 절연막(250) 상에 형성된 제3 도전 라인(460), 및 제2 메모리 유닛을 포함할 수 있다. 또한, 상기 가변 저항 메모리 장치는 제7 내지 제9 절연막들(330, 440, 450), 제3 및 제4 스페이서들(362, 394), 제3 및 제4 매립 패턴들(370, 402)을 더 포함할 수 있다.
상기 제2 메모리 유닛은 제2 및 제3 도전 라인들(260, 460) 사이에서 상기 제3 방향으로 이들이 서로 오버랩되는 각 영역들에 형성될 수 있다. 즉, 상기 제2 메모리 유닛은 상기 각 제2 도전 라인들(260) 상에서 각 제3 도전 라인들(460)에 오버랩도록 상기 제1 방향을 따라 복수 개로 형성될 수 있으며, 또한 제2 도전 라인들(260)이 상기 제2 방향으로 복수 개로 형성되므로, 상기 제2 메모리 유닛은 상기 제2 방향으로도 복수 개로 형성될 수 있다.
상기 제2 메모리 유닛은 순차적으로 적층된 제4 전극(352), 제2 가변 저항 패턴(384), 제5 전극(415), 제2 선택 패턴(425) 및 제6 전극(435)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 메모리 구조물의 제1 및 제2 도전 라인들(120, 260)은 각각 워드 라인 및 비트 라인 역할을 수행할 수 있으며, 상기 제2 메모리 구조물의 제2 및 제3 도전 라인들(260, 460)은 각각 비트 라인 및 워드 라인 역할을 수행할 수 있다. 이와는 반대로, 제1 및 제2 도전 라인들(120, 260)은 각각 비트 라인 및 워드 라인 역할을 수행할 수 있으며, 제2 및 제3 도전 라인들(260, 460)은 각각 워드 라인 및 비트 라인 역할을 수행할 수도 있다.
도 27 및 도 28에서는 예시적으로 상하부에 2개의 층으로 적층된 제1 및 제2 메모리 구조물들을 포함하는 가변 저항 메모리 장치를 도시하였으나, 본 발명의 개념은 이에 한정되지는 않으며, 상기 가변 저항 메모리 장치는 상기 제3 방향으로 임의의 복수의 층들에 형성된 메모리 구조물들을 포함할 수 있다.
도 29는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 포함하는 시스템을 설명하기 위한 블록도이다.
도 29를 참조하면, 시스템(500)은 컨트롤러(CONTROLLER, 510), 메모리 장치(MEMORY DEVICE, 520), 입출력 장치(I/O DEVICE, 530), 및 무선 인터페이스(WIRELESS INTERFACE, 540)를 포함할 수 있으며, 이들은 예를 들어, 버스(bus, 550)를 통해 서로 연결될 수 있다.
컨트롤러(510)는 예를 들어, 마이크로프로세서(microprocessor), 디지털 신호 프로세서(digital signal processor), 마이크로컨트롤러(microcontroller) 등을 포함할 수 있다.
메모리 장치(520)는 시스템(500)으로 전송되거나 혹은 시스템(500)에 의해 전송되는 메시지, 데이터 등을 저장할 수 있다. 예시적인 실시예들에 있어서, 메모리 장치(520)는 도 1 내지 도 6을 참조로 설명한 가변 저항 메모리 장치를 포함할 수 있다.
입출력 장치(530)는 사용자에 의해 메시지, 데이터 등을 생성하는 데 사용될 수 있다.
무선 인터페이스(540)는 무선 주파수(radio frequency: RF)를 통해 무선 통신 네트워크와 메시지, 데이터 등을 주고 받는 데 사용될 수 있다. 무선 인터페이스(540)는 예를 들어, 안테나(antenna), 무선 트랜시버(transceiver) 등을 포함할 수 있다.
도 30은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 포함하는 시스템을 설명하기 위한 블록도이다.
도 30을 참조하면, 시스템(600)은 중앙처리장치(CPU) 패키지(610) 및 듀얼 인라인 메모리 모듈(Dual Inline Memory Module: DIMM, 670)을 포함할 수 있다.
예시적인 실시예들에 있어서, CPU 패키지(610)는 프로세서(PROCESSOR)(620), 및 적어도 하나 이상의 디램(Dynamic Random Access Memory: DRAM) 장치(650)를 포함할 수 있다. DRAM 장치(650)는 예를 들어, 고대역 링크(660)를 통해 프로세서(620)에 연결될 수 있다.
프로세서(620)는 내부에 집적 메모리 컨트롤러(Integrated Memory Controller: IMC)(630) 및 메모리 사이드 캐시 컨트롤러(Memory Side Cache Controller: MSC CTRL)(640)를 포함할 수 있다.
DIMM(670)은 예를 들어, 디디알 프로토콜(DDR protocol) 및 트랜잭션 프로토콜(transactional protocol)을 전달할 수 있는 디디알(DDR) 채널(680)을 통해 CPU 패키지(610)와 통신할 수 있는 가변 저항 메모리 장치를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 가변 저항 메모리는 도 1 내지 도 6을 참조로 설명한 가변 저항 메모리 장치일 수 있다.
예시적인 실시예들에 따른 가변 저항 메모리 장치는 상변화 메모리(PRAM) 장치, 저항 가변 메모리(ReRAM) 장치, 자기 저항 메모리(MRAM) 장치 등에 사용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 소자 분리막 20: 게이트 절연 패턴
30: 게이트 전극 40: 게이트 구조물
50, 80: 제1, 제2 층간 절연막
60: 제1 콘택 플러그 70: 배선
100: 기판 105: 불순물 층
110, 130, 240, 250, 260, 270, 330, 440, 450: 제1 내지 제9 절연막
120, 620; 제1, 제6 배선막
120, 260, 460: 제1 내지 제3 도전 라인
140: 개구 150, 210: 제1, 제2 전극막
152, 215, 235, 352, 415, 435: 제1 내지 제6 전극
162, 194, 362, 364: 제1 내지 제4 스페이서
170, 202, 370, 402: 제1 내지 제4 매립 패턴
180: 가변 저항막 184, 384: 제1, 제2 가변 저항 패턴
30: 게이트 전극 40: 게이트 구조물
50, 80: 제1, 제2 층간 절연막
60: 제1 콘택 플러그 70: 배선
100: 기판 105: 불순물 층
110, 130, 240, 250, 260, 270, 330, 440, 450: 제1 내지 제9 절연막
120, 620; 제1, 제6 배선막
120, 260, 460: 제1 내지 제3 도전 라인
140: 개구 150, 210: 제1, 제2 전극막
152, 215, 235, 352, 415, 435: 제1 내지 제6 전극
162, 194, 362, 364: 제1 내지 제4 스페이서
170, 202, 370, 402: 제1 내지 제4 매립 패턴
180: 가변 저항막 184, 384: 제1, 제2 가변 저항 패턴
Claims (10)
- 각각이 기판 상면에 평행한 제2 방향으로 연장되며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 복수 개로 형성된 제1 도전 라인들;
상기 제1 도전 라인들 상에서 각각이 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라 복수 개로 형성된 제2 도전 라인들; 및
상기 제1 및 제2 도전 라인들 사이에서 상기 기판 상면에 수직한 제3 방향으로 이들이 서로 오버랩되는 각 영역들에 형성되며,
상기 제1 방향으로의 단면이 "L"자 형상을 갖는 제1 전극;
상기 제1 전극 상면에 접촉하며 상기 제1 방향으로의 단면이 "L"자 형상을 갖는 가변 저항 패턴;
상기 가변 저항 패턴 상에 형성된 제2 전극; 및
상기 제2 전극 상에 형성된 선택 패턴을 포함하는 메모리 유닛을 구비하며,
상기 제1 전극은 상기 각 제1 도전 라인들 상에서 상기 제2 방향으로 연장되며,
상기 가변 저항 패턴은 상기 제1 전극 상에서 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성된 가변 저항 메모리 장치. - 제1항에 있어서, 상기 제1 전극의 일 측벽과 상기 가변 저항 패턴의 일 측벽은 상기 제3 방향으로 연장되는 동일한 평면 상에 형성된 가변 저항 메모리 장치.
- 제1항에 있어서, 상기 가변 저항 패턴의 저면의 상기 제1 방향으로의 폭은 상기 제1 전극의 저면의 상기 제1 방향으로의 폭보다 큰 가변 저항 메모리 장치.
- 삭제
- 제1항에 있어서,
상기 제1 전극의 일 측벽을 커버하는 제1 스페이서; 및
상기 가변 저항 패턴의 일 측벽을 커버하는 제2 스페이서를 더 포함하는 가변 저항 메모리 장치. - 제5항에 있어서, 상기 제1 스페이서는 산화물을 포함하고, 상기 제2 스페이서는 질화물을 포함하는 가변 저항 메모리 장치.
- 제5항에 있어서, 상기 제1 전극의 일 측벽 및 상기 가변 저항 패턴의 일 측벽은 상기 제3 방향으로 연장되는 동일 평면 상에 형성되며,
상기 제1 전극 및 상기 가변 저항 패턴의 측벽들을 공통적으로 커버하는 제1 절연막 패턴을 더 포함하는 가변 저항 메모리 장치. - 제7항에 있어서, 상기 제1 절연막 패턴은 질화물을 포함하며,
상기 제1 전극의 다른 측벽을 커버하며 산화물을 포함하는 제2 절연막 패턴을 더 구비하는 가변 저항 메모리 장치. - 제1항에 있어서, 상기 선택 패턴은 게르마늄(Ge), 실리콘(Si), 비소(As) 및 텔루륨(Te)을 함유하는 오티에스(OTS) 물질을 포함하는 가변 저항 메모리 장치.
- 삭제
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160020389A KR102475041B1 (ko) | 2016-02-22 | 2016-02-22 | 가변 저항 메모리 장치 및 그 제조 방법 |
| US15/297,687 US9768232B2 (en) | 2016-02-22 | 2016-10-19 | Variable resistance memory device and a method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160020389A KR102475041B1 (ko) | 2016-02-22 | 2016-02-22 | 가변 저항 메모리 장치 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170098464A KR20170098464A (ko) | 2017-08-30 |
| KR102475041B1 true KR102475041B1 (ko) | 2022-12-07 |
Family
ID=59629492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160020389A KR102475041B1 (ko) | 2016-02-22 | 2016-02-22 | 가변 저항 메모리 장치 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9768232B2 (ko) |
| KR (1) | KR102475041B1 (ko) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10276555B2 (en) * | 2016-10-01 | 2019-04-30 | Samsung Electronics Co., Ltd. | Method and system for providing a magnetic cell usable in spin transfer torque applications and including a switchable shunting layer |
| KR102371892B1 (ko) | 2017-05-25 | 2022-03-08 | 삼성전자주식회사 | 확대된 콘택홀과 랜딩 패드를 갖는 반도체 소자 형성 방법 및 관련된 소자 |
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| KR102401181B1 (ko) * | 2017-10-11 | 2022-05-24 | 삼성전자주식회사 | 정보 저장 패턴을 포함하는 반도체 소자 |
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2016
- 2016-02-22 KR KR1020160020389A patent/KR102475041B1/ko active IP Right Grant
- 2016-10-19 US US15/297,687 patent/US9768232B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| US20170243922A1 (en) | 2017-08-24 |
| US9768232B2 (en) | 2017-09-19 |
| KR20170098464A (ko) | 2017-08-30 |
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|---|---|---|---|
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