KR102483704B1 - 가변 저항 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

가변 저항 메모리 장치는 제1 도전 라인들, 제2 도전 라인들, 및 메모리 유닛을 포함할 수 있다. 상기 제1 도전 라인들은 각각이 기판 상면에 평행한 제2 방향으로 연장될 수 있으며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 복수 개로 형성될 수 있다. 상기 제2 도전 라인들은 상기 제1 도전 라인들 상에서 각각이 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 상기 메모리 유닛은 상기 제1 및 제2 도전 라인들 사이에서 상기 기판 상면에 수직한 제3 방향으로 이들이 서로 오버랩되는 각 영역들에 형성될 수 있으며, 전극 구조물, 상기 전극 구조물의 중앙부 상면에 형성된 절연 패턴, 및 상기 전극 구조물의 가장자리 상면에 형성되어 상기 절연 패턴의 측벽에 접촉하는 가변 저항 패턴을 포함할 수 있다.

Description

가변 저항 메모리 장치 및 그 제조 방법{VARIABLE RESISTANCE MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
크로스 포인트 어레이 가변 저항 메모리 장치를 제조할 때, 기판 상에 복수의 막들을 순차적으로 적층하고, 제1 방향으로 연장되는 제1 식각 마스크를 사용하여 이들을 1차 식각한 후, 다시 제2 방향으로 연장되는 제2 식각 마스크를 사용하여 상기 막들을 2차 식각함으로써, 서로 고립된 복수의 메모리 셀 구조물들을 형성한다. 이에 따라, 서로 다른 물질을 포함하는 상기 복수의 막들이 동일한 식각 공정에 의해 식각되므로 다양한 식각 가스에 의해 노출되어 손상될 수 있다.
본 발명의 일 과제는 우수한 특성을 갖는 가변 저항 메모리 장치를 제공하는 것이다.
본 발명의 다른 과제는 우수한 특성을 갖는 가변 저항 메모리 장치를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 예시적인 실시예들에 따른 가변 저항 메모리 장치는 제1 도전 라인들, 제2 도전 라인들, 및 메모리 유닛을 포함할 수 있다. 상기 제1 도전 라인들은 각각이 기판 상면에 평행한 제2 방향으로 연장될 수 있으며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 복수 개로 형성될 수 있다. 상기 제2 도전 라인들은 상기 제1 도전 라인들 상에서 각각이 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 상기 메모리 유닛은 상기 제1 및 제2 도전 라인들 사이에서 상기 기판 상면에 수직한 제3 방향으로 이들이 서로 오버랩되는 각 영역들에 형성될 수 있으며, 전극 구조물, 상기 전극 구조물의 중앙부 상면에 형성된 절연 패턴, 및 상기 전극 구조물의 가장자리 상면에 형성되어 상기 절연 패턴의 측벽에 접촉하는 가변 저항 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 상기 절연 패턴의 측벽을 둘러싸는 링(ring) 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 상기 절연 패턴의 상기 제1 방향으로의 양 측벽들을 각각 커버하는 라인 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 상기 절연 패턴의 상기 제2 방향으로의 양 측벽들을 각각 커버하는 라인 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 전극 구조물은, 제2 전극, 및 상기 제2 전극 상에 형성된 히터(heater)를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 히터는 탄소(C), 탄질화물(CN), 티타늄 탄질화물(TiCN) 및/또는 탄탈륨 탄질화물(TaCN)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 전극은 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 및/또는 지르코늄 실리콘 질화물(ZrSiNx)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는 상기 전극 구조물 하부에 형성된 선택 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 선택 패턴은 게르마늄(Ge), 실리콘(Si), 비소(As) 및 텔루륨(Te)을 함유하는 오티에스(OTS) 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 선택 패턴은 셀레늄(Se) 및/또는 황(S)을 더 함유할 수 있다.
예시적인 실시예들에 있어서, 상기 선택 패턴은 AsTeGeSiIn, GeTe, SnTe, GeSe, SnSe, AsTeGeSiSbS, AsTeGeSiIP, AsTeGeSi, As2Te3Ge, As2Se3Ge, As25(Te90Ge10)75, Te40As35Si18Ge6.75In0.25, Te28As34.5Ge15.5S22, Te39As36Si17Ge7P, As10Te21S2Ge15Se50Sb2, Si5Te34As28Ge11S21Se1, AsTeGeSiSeNS, AsTeGeSiP, AsSe, AsGeSe, AsTeGeSe, ZnTe, GeTePb, GeSeTe, AlAsTe, SeAsGeC, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, GeAsBiSe 및 GexSe1-x로 구성된 그룹 중에서 적어도 하나를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는 상기 선택 패턴 하부에 형성된 제1 전극, 및 상기 절연 패턴 및 상기 가변 저항 패턴 상부에 형성된 제3 전극을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 전극 구조물은, 제1 전극, 및 상기 제1 전극 상에 형성된 히터를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는, 상기 절연 패턴 및 상기 가변 저항 패턴 상에 형성된 제2 전극, 상기 제2 전극 상의 선택 패턴, 및 상기 선택 패턴 상의 제3 전극을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 상변화 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 지에스티(GST), GeTe 및 SbTe로 구성된 초격자(supper lattice), 아이에스티(IST) 혹은 비에스티(BST)를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
예시적인 실시예들에 있어서, 상기 전극 구조물은 단일막일 수 있다.
예시적인 실시예들에 있어서, 상기 전극 구조물은 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 및/또는 지르코늄 실리콘 질화물(ZrSiNx)을 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 가변 저항 메모리 장치는 제1 도전 라인들, 제2 도전 라인들, 및 메모리 유닛을 포함할 수 있다. 상기 제1 도전 라인들은 각각이 기판 상면에 평행한 제2 방향으로 연장될 수 있으며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 복수 개로 형성될 수 있다. 상기 제2 도전 라인들은 상기 제1 도전 라인들 상에서 각각이 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 상기 메모리 유닛은 상기 제1 및 제2 도전 라인들 사이에서 상기 기판 상면에 수직한 제3 방향으로 이들이 서로 오버랩되는 각 영역들에 형성될 수 있으며, 전극 구조물, 상기 전극 구조물의 중앙부 하면에 접촉하는 절연 패턴, 및 상기 전극 구조물의 가장자리 하면에 접촉하며 상기 절연 패턴의 측벽에 접촉하는 가변 저항 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 상기 절연 패턴의 측벽을 둘러싸는 링 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 전극 구조물은, 히터, 및 상기 히터 상에 형성된 제2 전극을 포함할 수 있으며, 상기 히터는 상기 절연 패턴 및 상기 가변 저항 패턴의 상면들에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는 상기 전극 구조물 상부에 형성된 선택 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는, 상기 절연 패턴 및 상기 가변 저항 패턴 하부에 형성된 제1 전극, 및 선택 패턴 상부에 형성된 제3 전극을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 전극 구조물은, 히터, 및 상기 히터 상에 형성된 제3 전극을 포함할 수 있으며, 상기 히터는 상기 절연 패턴 및 상기 가변 저항 패턴의 상면들에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는, 제1 전극, 상기 제1 전극 상의 선택 패턴, 및 상기 선택 패턴 상의 제2 전극을 더 포함할 수 있으며, 상기 제2 전극은 상기 절연 패턴 및 상기 가변 저항 패턴의 하면들에 접촉할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 가변 저항 메모리 장치는 기판 상의 제1 전극, 상기 제1 전극 상의 선택 패턴, 상기 선택 패턴 상의 제2 전극, 상기 제2 전극의 가운데 상면에 형성된 절연 패턴, 상기 제2 전극의 가장자리 상면에 형성되어 상기 절연 패턴의 적어도 일부 측벽을 커버하는 가변 저항 패턴, 및 상기 절연 패턴 및 상기 가변 저항 패턴 상의 제3 전극을 포함하는 메모리 유닛을 구비할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 상기 절연 패턴의 측벽을 둘러싸는 링 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 절연 패턴은 제1 방향으로 연장될 수 있으며, 상기 가변 저항 패턴은 상기 제1 방향에 수직한 제2 방향으로의 양 측벽들 각각을 커버하는 라인 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 전극은 순차적으로 적층된 제1 및 제2 패턴들을 포함할 수 있으며, 상기 제1 패턴은 금속 질화물 혹은 금속 실리콘 질화물을 포함하고, 상기 제2 패턴은 탄소(C), 탄질화물(CN), 티타늄 탄질화물(TiCN) 및/또는 탄탈륨 탄질화물(TaCN)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는, 제1 방향으로 연장되는 제1 도전 라인, 및 상기 제1 방향에 실질적으로 수직한 제2 방향으로 연장되는 제2 도전 라인을 더 포함할 수 있으며, 상기 메모리 유닛은 상기 기판 상면에 수직한 제3 방향으로 상기 제1 및 제2 도전 라인들이 서로 오버랩되는 영역에 형성될 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법에서, 기판 상에 제1 전극막 구조물, 절연막 및 제2 전극막을 순차적으로 적층할 수 있다. 상기 제2 전극막, 상기 절연막 및 상기 제1 전극막 구조물을 패터닝하여 각각 제2 전극, 절연 패턴 및 제1 전극 구조물을 형성할 수 있다. 상기 절연 패턴의 가장자리 부분을 제거하여 상기 제1 전극 구조물 및 상기 제2 전극 사이에 갭을 형성할 수 있다. 상기 갭을 채우는 가변 저항 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴을 형성할 때, 상기 갭을 채우는 가변 저항막을 상기 절연 패턴, 상기 제1 전극 구조물 및 상기 제2 전극의 측벽 상에 형성할 수 있다. 상기 제1 전극 구조물 및 상기 제2 전극의 측벽이 노출되도록 상기 가변 저항막을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 전극막, 상기 절연막 및 상기 제1 전극막 구조물을 패터닝하여 각각 상기 제2 전극, 상기 절연 패턴 및 상기 제1 전극 구조물을 형성할 때, 상기 기판 상면에 평행한 제2 방향으로 연장되는 제1 식각 마스크를 사용하여 상기 제2 전극막, 상기 절연막 및 상기 제1 전극막 구조물을 식각함으로써, 각각 예비 제2 전극, 예비 절연 패턴 및 예비 제1 전극 구조물을 형성할 수 있다. 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향으로 연장되는 제2 식각 마스크를 사용하여 상기 예비 제2 전극, 상기 예비 절연 패턴 및 상기 예비 제1 전극 구조물을 식각함으로써, 각각 상기 제2 전극, 상기 절연 패턴 및 상기 제1 전극 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 갭은 제1 및 제2 갭들을 포함할 수 있고, 상기 가변 저항 패턴은 제1 및 제2 가변 저항 패턴들을 포함할 수 있으며, 상기 예비 제2 전극, 상기 예비 절연 패턴 및 상기 예비 제1 전극 구조물을 식각하기 이전에, 상기 예비 절연 패턴의 상기 제1 방향으로의 양 가장자리 부분들을 제거하여 상기 제1 갭들을 각각 형성할 수 있다. 상기 제1 갭들을 각각 채우는 상기 제1 가변 저항 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 갭들을 각각 채우는 상기 제1 가변 저항 패턴을 형성한 이후에, 상기 예비 제2 전극, 상기 제1 가변 저항 패턴 및 상기 예비 제1 전극 구조물의 측벽을 커버하는 제1 캐핑막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 예비 제2 전극, 상기 예비 절연 패턴 및 상기 예비 제1 전극 구조물을 식각한 이후에, 상기 절연 패턴의 상기 제2 방향으로의 양 가장자리 부분들을 제거하여 상기 제2 갭들을 각각 형성할 수 있다. 상기 제2 갭들을 각각 채우는 상기 제2 가변 저항 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 갭들을 각각 채우는 상기 제2 가변 저항 패턴을 형성한 이후에, 상기 제2 전극, 상기 제2 가변 저항 패턴 및 상기 제1 전극 구조물의 측벽을 커버하는 제2 캐핑막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 절연 패턴의 가장자리 부분을 제거하여 상기 제1 전극 구조물 및 상기 제2 전극 사이에 상기 갭을 형성할 때, 상기 절연 패턴의 상기 제1 방향으로의 양 가장자리 부분들을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 절연 패턴의 가장자리 부분을 제거하여 상기 제1 전극 구조물 및 상기 제2 전극 사이에 상기 갭을 형성할 때, 상기 절연 패턴의 상기 제2 방향으로의 양 가장자리 부분들을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 상기 절연 패턴의 측벽을 둘러싸는 링 형상을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 상기 절연 패턴의 일 방향으로의 양 측벽들을 커버하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 제1 전극막 구조물, 상기 절연막 및 상기 제2 전극막을 순차적으로 적층할 때, 상기 기판과 상기 제1 전극막 구조물 사이에 제3 전극막 및 선택막을 순차적으로 적층할 수 있다. 상기 제2 전극막, 상기 절연막 및 상기 제1 전극막 구조물을 패터닝하여 각각 상기 제2 전극, 상기 절연 패턴 및 상기 제1 전극 구조물을 형성할 때, 상기 제3 전극막 및 상기 선택막을 패터닝하여 각각 제3 전극 및 선택 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 제1 전극막 구조물, 상기 절연막 및 상기 제2 전극막을 순차적으로 적층할 때, 상기 제2 전극막 상에 선택막 및 제3 전극막을 순차적으로 적층할 수 있다. 상기 제2 전극막, 상기 절연막 및 상기 제1 전극막 구조물을 패터닝하여 각각 상기 제2 전극, 상기 절연 패턴 및 상기 제1 전극 구조물을 형성할 때, 상기 선택막 및 상기 제3 전극막을 패터닝하여 각각 선택 패턴 및 제3 전극을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극막 구조물은 순차적으로 적층된 제1 및 제2 층들을 포함할 수 있으며, 상기 제1 층은 금속 질화물 혹은 금속 실리콘 질화물을 포함하도록 형성될 수 있고, 상기 제2 층은 탄소(C), 탄질화물(CN), 티타늄 탄질화물(TiCN) 및/또는 탄탈륨 탄질화물(TaCN)을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 제1 전극막 구조물, 상기 절연막 및 상기 제2 전극막을 순차적으로 적층하기 이전에, 상기 기판 상에 제1 도전막을 형성할 수 있으며, 상기 갭을 채우는 상기 가변 저항 패턴을 형성한 이후에, 상기 가변 저항 패턴에 접촉하는 제2 도전막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전막은 패터닝되어, 상기 기판 상면에 평행한 제2 방향으로 각각 연장되고 상기 기판 상면에 평행하고 상기 제2 방향에 실질적으로 수직한 제1 방향을 따라 복수 개의 제1 도전 라인들을 형성할 수 있으며, 상기 제2 도전막은 패터닝되어, 상기 제1 방향으로 각각 연장되고 상기 제2 방향을 따라 복수 개의 제2 도전 라인들을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극 구조물, 상기 절연 패턴, 상기 가변 저항 패턴 및 상기 제2 전극은 상기 제1 및 제2 도전 라인들이 상기 기판 상면에 실질적으로 수직한 제3 방향으로 서로 오버랩되는 각 영역들에 형성될 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법에서, 기판 상에 제1 전극막, 절연막 및 제2 전극막을 순차적으로 적층할 수 있다. 상기 기판 상면에 평행한 제2 방향으로 연장되는 제1 식각 마스크를 사용하여 상기 제2 전극막, 상기 절연막 및 상기 제1 전극막을 패터닝하여 각각 예비 제2 전극, 예비 절연 패턴 및 예비 제1 전극을 형성할 수 있다. 상기 기판 상면에 평행하고 상기 제2 방향에 실질적으로 수직한 제1 방향으로의 상기 예비 절연 패턴의 양 가장자리들을 제거하여 각각 제1 갭들을 형성할 수 있다. 상기 각 제1 갭들을 채우는 예비 제1 가변 저항 패턴을 형성할 수 있다. 상기 제1 방향으로 연장되는 제2 식각 마스크를 사용하여 상기 예비 제2 전극, 상기 예비 절연 패턴, 상기 예비 제1 가변 저항 패턴, 및 상기 예비 제1 전극을 패터닝하여 각각 제2 전극, 절연 패턴, 제1 가변 저항 패턴 및 제1 전극을 형성할 수 있다. 상기 제2 방향으로의 상기 절연 패턴의 양 가장자리들을 제거하여 각각 제2 갭들을 형성할 수 있다. 상기 각 제2 갭들을 채우는 제2 가변 저항 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 가변 저항 패턴들을 서로 병합되어 하나의 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 제1 전극막, 상기 절연막 및 상기 제2 전극막을 순차적으로 적층할 때, 상기 기판과 상기 제1 전극막 사이에 제3 전극막 및 선택막을 순차적으로 적층할 수 있다. 상기 제2 전극막, 상기 절연막 및 상기 제1 전극막을 패터닝하여 각각 상기 예비 제2 전극, 상기 예비 절연 패턴 및 상기 예비 제1 전극을 형성할 때, 상기 제3 전극막 및 상기 선택막을 패터닝하여 각각 예비 제3 전극 및 예비 선택 패턴을 형성할 수 있다. 상기 예비 제2 전극, 상기 예비 절연 패턴, 상기 예비 제1 가변 저항 패턴, 및 상기 예비 제1 전극을 패터닝하여 각각 상기 제2 전극, 상기 절연 패턴, 상기 제1 가변 저항 패턴 및 상기 제1 전극을 형성할 때, 상기 예비 제3 전극 및 상기 예비 선택 패턴을 패터닝하여 각각 제3 전극 및 선택 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 제1 전극막, 상기 절연막 및 상기 제2 전극막을 순차적으로 적층하기 이전에, 상기 기판 상에 제1 도전막을 형성할 수 있다. 상기 제2 전극막, 상기 절연막 및 상기 제1 전극막을 패터닝하여 각각 상기 예비 제2 전극, 상기 예비 절연 패턴 및 상기 예비 제1 전극을 형성할 때, 상기 제1 도전막을 패터닝하여 상기 제2 방향으로 연장되는 제1 도전 라인을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 전극, 상기 절연 패턴, 상기 제1 가변 저항 패턴, 상기 제2 가변 저항 패턴, 및 상기 제2 전극은 상기 제1 도전 라인 상에 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
본 발명의 실시예들에 따른 가변 저항 메모리 장치의 제조 방법에서, 제2 전극막 구조물 및 제3 전극막 사이에 절연막을 형성하고 이를 부분적으로 제거하여 갭을 형성한 후, 상기 갭을 채우도록 가변 저항 패턴을 형성할 수 있다. 이에 따라, 상기 가변 저항 패턴은 다른 막들과 함께 식각되지 않으므로, 다양한 식각 가스들에 노출되지 않을 수 있으며, 이에 의한 식각 손상을 받지 않을 수 있다.
또한, 상기 가변 저항 패턴은 상기 절연막을 부분적으로 제거하여 형성된 상기 갭을 채우도록 형성되므로, 상기 제거 공정을 조절함으로써 원하는 크기 혹은 면적을 갖도록 형성될 수 있다. 이에 따라, 하부에 형성되는 제2 전극 구조물과의 접촉 면적을 용이하게 조절할 수 있으며, 소비 전류량을 감소시킬 수 있다.
도 1은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 평면도이고, 도 2 및 도 3은 상기 가변 저항 메모리 장치를 설명하기 위한 단면도들이다.
도 4 내지 도 22는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 23은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 평면도이고, 도 24 및 도 25는 상기 가변 저항 메모리 장치를 설명하기 위한 단면도들이다.
도 26 및 도 27은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도 및 단면도이다.
도 28은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 평면도이고, 도 29 및 도 30은 상기 가변 저항 메모리 장치를 설명하기 위한 단면도들이다.
도 31 내지 도 34는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 단면도들이다.
도 35 및 도 36은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 단면도들이다.
도 37 및 도 38은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 39는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 포함하는 시스템을 설명하기 위한 블록도이다.
도 40은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 포함하는 시스템을 설명하기 위한 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 가변 저항 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 평면도이고, 도 2 및 도 3은 상기 가변 저항 메모리 장치를 설명하기 위한 단면도들이다. 이때, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이고, 도 3은 도 1의 B-B'선을 따라 절단한 단면도이다.
이하에서는 기판 상면에 실질적으로 평행하고 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의하고, 상기 기판 상면에 실질적으로 수직한 방향을 제3 방향으로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1 내지 도 3을 참조하면, 상기 가변 저항 메모리 장치는 기판(100) 상에 형성된 제1 도전 라인(122), 제2 도전 라인(322), 및 제1 메모리 유닛을 포함할 수 있다.
또한, 상기 가변 저항 메모리 장치는 제1 및 제2 캐핑 패턴들(245, 305), 및 제1 내지 제4 층간 절연 패턴들(112, 255, 315, 540)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
기판(100) 상에는 각종 소자들(도시되지 않음), 예를 들어, 게이트 구조물, 소스/드레인 층, 콘택 플러그, 배선 등이 형성될 수 있으며, 이들은 제1 층간 절연 패턴(112)에 의해 커버될 수 있다. 제1 층간 절연 패턴(112)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 절연 물질을 포함할 수 있다.
제1 도전 라인(122)은 제1 층간 절연 패턴(112) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 또한, 제2 도전 라인(322)은 제1 도전 라인(122) 상에서 이와 이격되어 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 도전 라인들(122, 322)은 각각 상기 가변 저항 메모리 장치의 워드 라인 및 비트 라인 역할을 수행할 수 있다. 이와는 달리, 제1 및 제2 도전 라인들(122, 322)은 각각 상기 가변 저항 메모리 장치의 비트 라인 및 워드 라인 역할을 수행할 수도 있다.
각 제1 및 제2 도전 라인들(122, 322)은 예를 들어, 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속, 혹은 이들의 금속 질화물을 포함할 수 있다.
일 실시예에 있어서, 각 제1 및 제2 도전 라인들(122, 322)은 금속 패턴(도시되지 않음) 및 이의 측벽 및 저면을 커버하는 배리어 패턴(도시되지 않음)을 포함할 수 있다. 이때, 상기 금속 패턴은 예를 들어, 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속을 포함할 수 있으며, 상기 배리어 패턴은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함할 수 있다.
상기 제1 메모리 유닛은 제1 및 제2 도전 라인들(122, 322) 사이에서 상기 제3 방향으로 이들이 서로 오버랩되는 각 영역들에 형성될 수 있다.
상기 제1 메모리 유닛은 제1 전극(134), 선택 패턴(selection pattern)(144), 제2 전극 구조물(174), 절연 패턴(184), 가변 저항 패턴(294), 및 제3 전극(194)을 포함할 수 있다. 이때, 제1 전극(134), 선택 패턴(144), 제2 전극 구조물(174), 절연 패턴(184), 및 제3 전극(194)은 각 제1 도전 라인들(122) 상에 순차적으로 적층될 수 있으며, 가변 저항 패턴(270)은 제2 전극 구조물(174) 및 제3 전극(194) 사이에 형성되어 절연 패턴(184)의 측벽을 커버할 수 있다.
각 제1 및 제3 전극들(134, 194)은 예를 들어, 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있다.
다만 경우에 따라, 제1 전극(134) 및/또는 제3 전극(194)은 형성되지 않고 생략될 수도 있다.
선택 패턴(144)은 비정질 상태에서 온도 변화에 따른 저항 차이로 인해 스위칭 역할을 수행할 수 있는 오티에스(Ovonic Threshold Switch: OTS) 물질을 포함할 수 있다. 즉, 선택 패턴(144)은 가변 저항 패턴(294)에 비해 넓은 온도 범위에서 비정질 상태를 유지할 수 있으나, 상기 비정질 상태에서도 온도 변화에 따라 큰 저항 차이를 가질 수 있다.
상기 오티에스(OTS) 물질은 예를 들어, 게르마늄(Ge), 실리콘(Si), 비소(As) 및/또는 텔루륨(Te)을 함유할 수 있으며, 이에 더하여 셀레늄(Se) 및/또는 황(S)을 더 함유할 수도 있다.
상기 오티에스(OTS) 물질은 예를 들어, AsTeGeSiIn, GeTe, SnTe, GeSe, SnSe, AsTeGeSiSbS, AsTeGeSiIP, AsTeGeSi, As2Te3Ge, As2Se3Ge, As25(Te90Ge10)75, Te40As35Si18Ge6.75In0.25, Te28As34.5Ge15.5S22, Te39As36Si17Ge7P, As10Te21S2Ge15Se50Sb2, Si5Te34As28Ge11S21Se1, AsTeGeSiSeNS, AsTeGeSiP, AsSe, AsGeSe, AsTeGeSe, ZnTe, GeTePb, GeSeTe, AlAsTe, SeAsGeC, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, GeAsBiSe, GexSe1-x 등을 포함할 수 있다.
이와는 달리, 선택 패턴(144)은 각각 n형 및 p형 불순물들이 도핑된 폴리실리콘 막들, 즉 다이오드를 포함할 수도 있다.
제2 전극 구조물(174)은 순차적으로 적층된 제1 및 제2 패턴들(154, 164)을 포함할 수 있다. 제1 패턴(154)은 제1 및 제3 전극들(134, 194)와 유사하게, 예를 들어, 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있다. 이에 따라, 제1 패턴(154)은 제2 전극으로 지칭될 수도 있다.
제2 패턴(164)은 상부의 가변 저항 패턴(294)을 가열할 수 있으며, 이에 따라 가변 저항 패턴(294)의 저항이 변동될 수 있다. 제2 패턴(164)은 히터(heater)로 지칭될 수도 있다. 예시적인 실시예들에 있어서, 제2 패턴(164)은 탄소 혹은 탄소를 함유하는 금속을 포함할 수 있다. 예를 들어, 제2 패턴(164)은 탄소(C), 탄질화물(CN), 티타늄 탄질화물(TiCN) 및/또는 탄탈륨 탄질화물(TaCN)을 포함할 수 있다.
절연 패턴(184)은 제2 전극 구조물(174)의 가운데 상면에 접촉할 수 있으며, 이에 따라 제3 전극(194)의 가운데 하면에도 접촉할 수 있다. 절연 패턴(184)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
가변 저항 패턴(294)은 제2 전극 구조물(174)의 가장자리 상면에 접촉할 수 있으며, 이에 따라 제3 전극(194)의 가장자리 상면에도 접촉할 수 있다. 예시적인 실시예들에 있어서, 가변 저항 패턴(294)은 절연 패턴(184)의 측벽을 둘러싸는 링(ring) 형상을 가질 수 있다. 이때, 가변 저항 패턴(294)은 사각 링 형상, 원형 링 형상 혹은 타원 링 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 가변 저항 패턴(294)은 온도 변화에 따라 상이 변화하며, 이에 따라 그 저항이 변하는 물질을 포함하도록 형성될 수 있다. 이때, 상기 가변 저항 메모리 장치는 상변화 메모리(Phase-change Random Access Memory: PRAM) 장치일 수 있다.
일 실시예에 있어서, 가변 저항 패턴(294)은 게르마늄(Ge), 안티몬(Sb) 및/또는 텔루륨(Te)이 소정의 비율로 조합된 칼코게나이드(chalcogenide) 계열의 물질을 포함할 수 있다. 일 실시예에 있어서, 가변 저항 패턴(294)은 게르마늄-텔루륨(GeTe) 및 안티몬-텔루륨(SbTe)이 반복적으로 적층된 초격자(supper lattice)를 포함할 수 있다. 일 실시예에 있어서, 가변 저항 패턴(294)은 인듐-안티몬-텔루륨을 함유하는 아이에스티(IST), 혹은 비스무스-안티몬-텔루륨을 함유하는 비에스티(BST)를 포함할 수 있다.
예시적인 실시예들에 있어서, 가변 저항 패턴(294)은 페로브스카이트(perovskite) 계열의 물질 또는 전이 금속 산화물을 포함할 수 있다. 이때 상기 가변 저항 메모리 장치는 저항 가변 메모리(Resistive Random Access Memory: ReRAM) 장치일 수 있다.다.
상기 페로브스카이트 계열 물질의 예로서, STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등을 들 수 있다. 상기 전이 금속 산화물의 예로서, 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈륨 산화물(TaOx), 니오븀 산화물(NbOx), 코발트 산화물(CoOx), 텅스텐 산화물(WOx), 란탄 산화물(LaOx), 아연 산화물(ZnOx) 등을 들 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
예시적인 실시예들에 있어서, 가변 저항 패턴(294)은 자기장 또는 스핀 전달 토크(Spin Transfer Torque: STT)에 의해 저항이 변하는 물질을 포함할 수 있다. 이때, 상기 가변 저항 메모리 장치는 자기 저항 메모리(Magnetic Random Access Memory: MRAM) 장치일 수 있다.다.
예를 들어, 가변 저항 패턴(294)은 철(Fe), 니켈(Ni), 코발트(Co), 디스프로슘(Dy), 가돌리늄(Gd) 등을 포함하는 강자성체를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 메모리 유닛은 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이들은 상부에서 보았을 때 격자 모양으로 배치될 수 있다.
상부에서 보았을 때, 제2 전극 구조물(174) 및 제3 전극(194)은 실질적으로 동일한 면적을 가질 수 있는 반면, 가변 저항 패턴(294)은 이들보다 작은 면적을 가질 수 있다. 이에 따라, 제2 전극 구조물(174) 내에 포함된 제2 패턴(164) 즉, 히터가 가변 저항 패턴(294)과 접촉하는 면적이 감소되어 소비 전류가 감소할 수 있다.
제1 캐핑 패턴(245)은 상기 제1 메모리 유닛의 상기 제1 방향으로의 양 측벽들 및 기판(100) 상면을 커버할 수 있다. 제2 캐핑 패턴(305)은 상기 제1 메모리 유닛의 상기 제2 방향으로의 양 측벽들의 상부와, 제1 도전 라인(122), 제1 캐핑 패턴(245) 및 제2 층간 절연 패턴(255)의 상면들을 커버할 수 있다. 제1 및 제2 캐핑 패턴들(245, 305)은 예를 들어, 실리콘 질화물, 실리콘 산화물 등과 같은 절연 물질을 포함할 수 있다.
제2 층간 절연 패턴(255)은 상기 제1 방향을 따라 서로 이격된 상기 제1 메모리 유닛들 사이에서 제1 캐핑 패턴(245) 상에 형성될 수 있으며, 제3 층간 절연 패턴(315)은 상기 제2 방향을 따라 서로 이격된 상기 제1 메모리 유닛들 사이에서 제2 캐핑 패턴(305) 상에 형성될 수 있다. 제4 층간 절연 패턴(540)은 제3 층간 절연 패턴(315) 및 제2 캐핑 패턴(305) 상에 형성되어 상기 제1 방향으로 연장될 수 있으며, 제2 도전 라인(322)의 양 측벽들에 접촉할 수 있다.
제2 내지 제4 층간 절연 패턴들(255, 315, 540)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 절연 물질을 포함할 수 있다.
상기 가변 저항 메모리 장치는 제2 전극 구조물(174) 및 제3 전극(194) 사이에 형성된 절연 패턴(184)을 포함할 수 있으며, 가변 저항 패턴(294)은 제2 전극 구조물(174) 및 제3 전극(194) 사이에서 절연 패턴(184)의 측벽을 둘러싸도록 형성될 수 있다. 이에 따라, 가변 저항 패턴(294)은 제2 전극 구조물(174) 및 제3 전극(194)보다 작은 면적을 가질 수 있으며, 상기 가변 저항 메모리 장치의 소비 전류가 감소될 수 있다.
도 4 내지 도 22는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 4, 7, 10, 13, 15, 17, 19, 및 21은 평면도들이고, 도 5, 6, 8, 9, 11, 12, 및 14는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이며, 도 16, 18, 20, 및 22은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이다.
도 4 및 도 5를 참조하면, 기판(100) 상에 제1 층간 절연막(110), 제1 도전막(120), 제1 전극막(130), 제1 선택막(selection layer)(140), 제2 전극막 구조물(170), 절연막(180), 제3 전극막(190) 및 제1 마스크 막(200)을 순차적으로 형성하고, 제1 마스크 막(200) 상에 제2 마스크(210)를 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
기판(100) 상에는 각종 소자들(도시되지 않음), 예를 들어, 게이트 구조물, 콘택 플러그, 배선 등이 형성될 수 있으며, 이들은 제1 층간 절연막(110)에 의해 커버될 수 있다.
제1 층간 절연막(110)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 절연 물질을 포함하도록 형성될 수 있다.
제1 도전막(120)은 예를 들어, 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속, 혹은 이들의 금속 질화물을 포함하도록 형성될 수 있다.
각 제1 및 제3 전극막들(130, 190)은 예를 들어, 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 선택막(140)은 비정질 상태에서 온도 변화에 따른 저항 차이로 인해 스위칭 역할을 수행할 수 있는 오티에스(OTS) 물질을 포함할 수 있다.
상기 오티에스(OTS) 물질은 예를 들어, 게르마늄(Ge), 실리콘(Si), 비소(As) 및/또는 텔루륨(Te)을 함유할 수 있으며, 이에 더하여 셀레늄(Se) 및/또는 황(S)을 더 함유할 수도 있다.
상기 오티에스(OTS) 물질은 예를 들어, AsTeGeSiIn, GeTe, SnTe, GeSe, SnSe, AsTeGeSiSbS, AsTeGeSiIP, AsTeGeSi, As2Te3Ge, As2Se3Ge, As25(Te90Ge10)75, Te40As35Si18Ge6.75In0.25, Te28As34.5Ge15.5S22, Te39As36Si17Ge7P, As10Te21S2Ge15Se50Sb2, Si5Te34As28Ge11S21Se1, AsTeGeSiSeNS, AsTeGeSiP, AsSe, AsGeSe, AsTeGeSe, ZnTe, GeTePb, GeSeTe, AlAsTe, SeAsGeC, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, GeAsBiSe, GexSe1-x 등을 포함할 수 있다.
이와는 달리, 제1 선택막(140)은 각각 n형 및 p형 불순물들이 도핑된 폴리실리콘 막들을 포함할 수도 있다.
예시적인 실시예들에 있어서, 제2 전극막 구조물(170)은 제1 및 제2 층들(150, 160)을 포함할 수 있다. 이때, 제1 층(150)은 제1 및 제3 전극막들(130, 190)과 유사하게, 예를 들어, 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함하도록 형성될 수 있으며, 이에 따라 제2 전극막으로 지칭될 수도 있다. 제2 층(160)은 탄소 혹은 탄소를 함유하는 금속을 포함할 수 있다. 예를 들어, 제2 층(160)은 탄소(C), 탄질화물(CN), 티타늄 탄질화물(TiCN) 및/또는 탄탈륨 탄질화물(TaCN)을 포함할 수 있다. 제2 층(160)은 히터막(heating layer)으로 지칭될 수도 있다.
절연막(180)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
제1 마스크 막(200)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있으며, 제2 마스크(210)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다. 경우에 따라서, 제1 마스크 막(200)은 형성되지 않고 생략될 수도 있다.
예시적인 실시예들에 있어서, 제2 마스크(210)는 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
도 6을 참조하면, 제2 마스크(210)를 식각 마스크로 사용하여 하부의 제1 마스크 막(200)을 식각함으로써 제1 마스크(202)를 형성한 후, 제1 및 제2 마스크들(202, 210)을 식각 마스크로 사용하여 하부의 제3 전극막(190), 절연막(180), 제2 전극막 구조물(170), 선택막(140), 제1 전극막(130), 제1 도전막(120) 및 제1 층간 절연막(110)을 순차적으로 식각함으로써, 각각 예비 제3 전극(192), 예비 절연 패턴(182), 예비 제2 전극 구조물(172), 예비 선택 패턴(142), 예비 제1 전극(132), 제1 도전 라인(122) 및 제1 층간 절연 패턴(112)을 형성할 수 있다. 상기 식각 공정 중에서 제2 마스크(210)는 완전히 제거될 수도 있고, 일부가 잔류할 수도 있다.
이에 따라, 기판(100) 상에는 순차적으로 적층된 제1 층간 절연 패턴(112), 제1 도전 라인(122), 예비 제1 전극(132), 예비 선택 패턴(142), 예비 제2 전극 구조물(172), 예비 절연 패턴(182), 예비 제3 전극(192), 제1 마스크(202) 및 제2 마스크(210)를 포함하는 제1 구조물이 형성될 수 있다. 상기 제1 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 상기 복수의 제1 구조물들 사이의 공간을 제1 개구(215)로 정의하기로 한다.
한편, 예비 제2 전극 구조물(172)은 순차적으로 적층된 예비 제1 패턴(152) 및 예비 제2 패턴(162)을 포함할 수 있으며, 이들은 각각 예비 제2 전극(152) 및 예비 히터(162)로 지칭될 수도 있다.
도 7 및 도 8을 참조하면, 제1 개구(215)에 의해 노출된 예비 절연 패턴(182) 부분을 제거하여 제1 갭(220)을 형성할 수 있다.
예시적인 실시예들에 있어서, 예비 절연 패턴(182)을 포함하는 상기 제1 구조물은 상기 제2 방향으로 연장되므로, 제1 갭(220)은 예비 절연 패턴(182)의 상기 제1 방향으로의 각 양 가장자리 부분들을 제거하여 형성될 수 있다. 이에 따라, 각 제1 갭들(220)은 상기 제2 방향으로 연장될 수 있으며, 제1 개구(215)에 연통될 수 있다.
예시적인 실시예들에 있어서, 제1 갭(220)은 에치 백(etch-back) 공정에 의해 형성될 수 있다.
제1 갭(220)은 이후 설명되는 예비 제1 가변 저항 패턴(232)이 형성될 공간이므로, 제1 갭(220)의 깊이를 조절함으로써 예비 제1 가변 저항 패턴(232)의 크기를 조절할 수 있다. 즉, 예비 절연 패턴(182)을 부분적으로 제거하여 형성되는 제1 갭(220)의 깊이는 제한이 없으며, 다만 예비 절연 패턴(182)이 적어도 일부라도 잔류하기만 하면 본 발명의 범위에 포함될 수 있다.
도 9를 참조하면, 제1 갭(220)을 채우는 제1 가변 저항막(230)을 상기 제1 구조물의 측벽 및 상면과, 기판(100) 상면에 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 가변 저항막(230)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 가변 저항막(230)은 상변화에 따라 저항이 변하는 물질을 포함하도록 형성될 수 있다. 일 실시예에 있어서, 제1 가변 저항막(230)은 게르마늄(Ge), 안티몬(Sb) 및/또는 텔루륨(Te)이 소정의 비율로 조합된 칼코게나이드(chalcogenide) 계열의 물질을 포함할 수 있다. 일 실시예에 있어서, 제1 가변 저항막(230)은 게르마늄-텔루륨(GeTe) 및 안티몬-텔루륨(SbTe)이 반복적으로 적층된 초격자(supper lattice)를 포함할 수 있다. 일 실시예에 있어서, 제1 가변 저항막(230)은 인듐-안티몬-텔루륨을 함유하는 아이에스티(IST), 혹은 비스무스-안티몬-텔루륨을 함유하는 비에스티(BST)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 가변 저항막(230)은 페로브스카이트(perovskite) 계열의 물질 또는 전이 금속 산화물을 포함할 수 있다. 상기 페로브스카이트 계열 물질의 예로서, STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등을 들 수 있다. 상기 전이 금속 산화물의 예로서, 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈륨 산화물(TaOx), 니오븀 산화물(NbOx), 코발트 산화물(CoOx), 텅스텐 산화물(WOx), 란탄 산화물(LaOx), 아연 산화물(ZnOx) 등을 들 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
예시적인 실시예들에 있어서, 제1 가변 저항막(230)은 자기장 또는 스핀 전달 토크(Spin Transfer Torque: STT)에 의해 저항이 변하는 물질을 포함할 수 있다. 예를 들어, 제1 가변 저항막(230)은 철(Fe), 니켈(Ni), 코발트(Co), 디스프로슘(Dy), 가돌리늄(Gd) 등을 포함하는 강자성체를 포함할 수 있다.
도 10 및 도 11을 참조하면, 제1 가변 저항막(230)을 부분적으로 제거하여 제1 갭(220)을 채우는 예비 제1 가변 저항 패턴(232)을 형성할 수 있다.
예시적인 실시예들에 있어서, 건식 식각 공정을 수행하여, 제1 가변 저항막(230) 중에서 제1 갭(220) 내에 형성된 부분을 제외한 나머지 부분을 제거함으로써 예비 제1 가변 저항 패턴(232)을 형성할 수 있다. 이때, 상기 건식 식각 공정은 제1 가변 저항막(230)만을 식각 대상으로 하는 공정이므로, 이를 적절하게 제거할 수 있는 식각 가스만을 사용하여 수행될 수 있다. 즉, 하나의 식각 공정에서 여러 가지 막들을 함께 제거하는 것이 아니라, 상기 건식 식각 공정을 통해 오직 제1 가변 저항막(230)만을 부분적으로 제거하는 것이므로, 여러 가지 종류의 식각 가스를 사용할 필요가 없다.
예시적인 실시예들에 있어서, 예비 제1 가변 저항 패턴(232)은 상기 제2 방향으로 연장될 수 있으며, 예비 절연 패턴(182)의 상기 제1 방향으로의 각 양 측벽들에 접촉할 수 있다.
이하에서는, 상기 제1 구조물 및 예비 제1 가변 저항 패턴(232)을 함께 제2 구조물로 지칭하기로 한다.
도 12를 참조하면, 상기 제2 구조물의 측벽 및 상면과, 기판(100) 상면에 제1 캐핑막(240)을 형성한 후, 제1 개구(215)의 나머지 부분을 채우는 제2 층간 절연막(250)을 제1 캐핑막(240) 상에 형성할 수 있다.
제1 캐핑막(240)은 예를 들어, 실리콘 질화물, 실리콘 산화물 등과 같은 절연 물질을 포함하도록 형성될 수 있다. 제2 층간 절연막(250)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
도 13 및 도 14를 참조하면, 예비 제3 전극(192)의 상면이 노출될 때까지 상기 제2 구조물, 제1 캐핑막(240) 및 제2 층간 절연막(250) 상부를 평탄화할 수 있다.
이에 따라, 상기 제2 구조물의 제1 및 제2 마스크들(202, 210)이 제거되어 제3 구조물이 형성될 수 있으며, 제1 캐핑막(240) 및 제2 층간 절연막(250)은 각각 제1 캐핑 패턴(245) 및 제2 층간 절연 패턴(255)로 변환될 수 있다. 이때, 제1 캐핑 패턴(245)은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 구조물의 측벽 및 기판(100) 상면을 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
도 15 및 도 16을 참조하면, 상기 제3 구조물, 제1 캐핑 패턴(245) 및 제2 층간 절연 패턴(255) 상에 제3 마스크 막(260)을 형성한 후, 제3 마스크 막(260) 상에 제4 마스크(270)를 형성할 수 있다.
제3 마스크 막(260)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있으며, 제4 마스크(270)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다. 경우에 따라서, 제3 마스크 막(260)은 형성되지 않고 생략될 수도 있다.
예시적인 실시예들에 있어서, 제4 마스크(270)는 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
도 17 및 도 18을 참조하면, 도 6 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 제4 마스크(270)를 식각 마스크로 사용하여 하부의 제3 마스크 막(260)을 식각함으로써 상기 제1 방향으로 연장되는 제3 마스크(262)를 형성한 후, 제3 및 제4 마스크들(262, 270)을 식각 마스크로 사용하여 하부의 예비 제3 전극(192), 예비 절연 패턴(182), 예비 제1 가변 저항 패턴(232), 예비 제2 전극 구조물(172), 예비 선택 패턴(142), 및 예비 제1 전극(132)을 순차적으로 식각함으로써, 각각 제3 전극(194), 절연 패턴(184), 제1 가변 저항 패턴(234), 제2 전극 구조물(174), 선택 패턴(144), 및 제1 전극(134)을 형성할 수 있다. 상기 식각 공정 중에서 제4 마스크(270)는 완전히 제거될 수도 있고, 일부가 잔류할 수도 있다. 이때, 제1 캐핑 패턴(245) 및 제2 층간 절연 패턴(255)의 상부도 함께 제거되어, 그 상면들의 높이가 제1 도전 라인(122)의 상면의 높이와 실질적으로 동일해질 수 있다.
이에 따라, 각 제1 도전 라인(122) 상에는 순차적으로 적층된 제1 전극(134), 선택 패턴(144), 제2 전극 구조물(174), 절연 패턴(184), 제1 가변 저항 패턴(234), 제3 전극(194), 제3 마스크(262) 및 제4 마스크(270)를 포함하는 제4 구조물이 형성될 수 있다. 상기 제4 구조물은 각 제1 도전 라인(122) 상에서 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 상기 제4 구조물들 사이의 공간을 제2 개구(275)로 정의하기로 한다.
한편, 제2 전극 구조물(174)은 순차적으로 적층된 제1 및 제2 패턴들(154, 164)을 포함할 수 있으며, 이들은 각각 제2 전극(154) 및 히터(164)로 지칭될 수도 있다.
이후, 제2 개구(275)에 의해 노출된 절연 패턴(184) 부분을 제거하여 제2 갭(280)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 갭(280)은 절연 패턴(184)의 상기 제2 방향으로의 각 양 가장자리 부분들을 제거하여 형성될 수 있다. 이에 따라, 각 제2 갭들(280)은 제2 개구(275)에 연통될 수 있다.
예시적인 실시예들에 있어서, 제2 갭(280)은 에치 백 공정에 의해 형성될 수 있다.
도 19 및 도 20을 참조하면, 도 9 내지 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 제2 갭(280)을 채우는 제2 가변 저항막을 상기 제4 구조물의 측벽 및 상면과, 제1 도전 라인(122), 제1 캐핑 패턴(245) 및 제2 층간 절연 패턴(255) 상면에 형성한 후, 건식 식각 공정을 수행하여, 상기 제2 가변 저항막 중에서 제2 갭(280) 내에 형성된 부분을 제외한 나머지 부분을 제거함으로써 제2 가변 저항 패턴을 형성할 수 있다. 이때, 상기 건식 식각 공정은 상기 제2 가변 저항막만을 식각하는 공정이므로, 이를 적절하게 제거할 수 있는 식각 가스만을 사용하여 수행될 수 있다.
상기 제2 가변 저항 패턴은 절연 패턴(184)의 상기 제2 방향으로의 각 양 측벽들에 접촉하도록 형성될 수 있으며, 제1 가변 저항 패턴(234)에 병합될 수 있다. 서로 병합된 제1 가변 저항 패턴(234) 및 상기 제2 가변 저항 패턴은 함께 가변 저항 패턴(294)을 정의할 수 있다.
예시적인 실시예들에 있어서, 가변 저항 패턴(294)은 링 형상을 갖도록 형성될 수 있다. 일 실시예에 있어서, 가변 저항 패턴(294)은 사각 링 형상을 가질 수 있다. 이와는 달리, 가변 저항 패턴(294)은 식각 공정의 특성에 따라, 원형 링 형상 혹은 타원 링 형상을 가질 수도 있다.
한편, 상기 제4 구조물 및 가변 저항 패턴(294)은 함께 제5 구조물로 지칭하기로 한다.
도 20 및 도 21을 참조하면, 도 12 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 상기 제5 구조물의 측벽 및 상면과, 제1 도전 라인(122), 제1 캐핑 패턴(245) 및 제2 층간 절연 패턴(255) 상면에 제2 캐핑막을 형성한 후, 제2 개구(275)의 나머지 부분을 채우는 제3 층간 절연막을 상기 제2 캐핑막 상에 형성할 수 있다.
상기 제2 캐핑막은 예를 들어, 실리콘 질화물, 실리콘 산화물 등과 같은 절연 물질을 포함하도록 형성될 수 있으며, 상기 제3 층간 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
이후, 제3 전극(194)의 상면이 노출될 때까지 상기 제5 구조물, 상기 제2 캐핑막 및 상기 제3 층간 절연막 상부를 평탄화함으로써, 상기 제5 구조물의 제3 및 제4 마스크들(262, 270)이 제거되어 제6 구조물이 형성될 수 있으며, 상기 제2 캐핑막 및 상기 제2 층간 절연막은 각각 제2 캐핑 패턴(305) 및 제3 층간 절연 패턴(315)로 변환될 수 있다. 이때, 제3 및 제4 마스크들(262, 270) 하부의 제1 캐핑 패턴(245) 및 제2 층간 절연 패턴(255)이 노출될 수 있다.
제2 캐핑 패턴(305)은 상기 제1 방향으로 연장될 수 있으며, 상기 제6 구조물의 측벽과, 제1 도전 라인(122), 제1 캐핑 패턴(245) 및 제2 층간 절연 패턴(255)의 상면을 커버할 수 있다.
도 1 내지 도 3을 다시 참조하면, 상기 제6 구조물, 제1 캐핑 패턴(245) 및 제2 층간 절연 패턴(255) 상에 상기 제1 방향으로 연장되는 제2 도전 라인(322)을 형성한 후, 제2 캐핑 패턴(305) 및 제3 층간 절연 패턴(315) 상에 제2 도전 라인(322)의 측벽을 커버하는 제4 층간 절연 패턴(540)을 형성하여, 상기 가변 저항 메모리 장치를 완성할 수 있다.
예시적인 실시예들에 있어서, 제2 도전 라인(322)은 상기 제6 구조물, 제1 캐핑 패턴(245), 제2 층간 절연 패턴(255), 제2 캐핑 패턴(305) 및 제3 층간 절연 패턴(315) 상에 제2 도전막을 형성한 후, 상기 제1 방향으로 연장되는 식각 마스크를 사용하는 식각 공정을 통해 상기 제2 도전막을 패터닝함으로써 형성될 수 있다. 또한, 제4 층간 절연 패턴(540)은 제2 도전 라인(322)을 커버하는 제4 층간 절연막을 제2 캐핑 패턴(305) 및 제3 층간 절연 패턴(315) 상에 형성한 후, 제2 도전 라인(322)의 상면이 노출될 때까지 상기 제4 층간 절연막을 평탄화함으로써 형성될 수 있다.
이때, 상기 제2 도전막은 예를 들어, 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속, 혹은 이들의 금속 질화물을 포함하도록 형성될 수 있으며, 상기 제4 층간 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
이와는 달리, 제2 도전 라인(322)은 다마신 공정에 의해 형성될 수도 있다. 즉, 상기 제6 구조물, 제1 캐핑 패턴(245), 제2 층간 절연 패턴(255), 제2 캐핑 패턴(305) 및 제3 층간 절연 패턴(315) 상에 상기 제4 층간 절연막을 형성하고, 상기 제6 구조물, 제1 캐핑 패턴(245) 및 제2 층간 절연 패턴(255)의 상면을 노출시키며 상기 제1 방향으로 연장되는 제3 개구를 형성한 후, 상기 제3 개구를 채우도록 상기 제2 도전막을 상기 제6 구조물, 제1 캐핑 패턴(245), 제2 층간 절연 패턴(255) 및 상기 제4 층간 절연막 상에 형성한 다음, 상기 제4 층간 절연막 상면이 노출될 때까지 상기 제2 도전막을 평탄화함으로써 형성할 수도 있다. 예시적인 실시예들에 있어서, 다마신 공정으로 형성된 경우, 제2 도전 라인(322)은 금속 패턴(도시되지 않음) 및 이의 측벽 및 저면을 커버하는 배리어 패턴(도시되지 않음)을 포함하도록 형성될 수 있다.
한편 도시하지는 않았으나, 제2 도전 라인(322)과 마찬가지로, 제1 도전 라인(122) 역시 다마신 공정에 의해 형성될 수도 있으며, 이 경우 제1 도전 라인(122) 역시, 금속 패턴(도시되지 않음) 및 이의 측벽 및 저면을 커버하는 배리어 패턴(도시되지 않음)을 포함하도록 형성될 수 있다.
전술한 바와 같이, 예시적인 실시예들에 따른 가변 저항 메모리 장치는, 제2 전극막 구조물(170) 및 제3 전극막(190) 사이에 가변 저항막을 형성하고, 이들을 포함하는 막 구조물을 동시에 식각하는 공정을 수행하여 제조되는 것이 아니라, 상기 가변 저항막 대신에 절연막(180)을 먼저 형성한 후, 이를 부분적으로 제거하여 갭들(220, 280)을 형성하고, 갭들(220, 280)을 채우도록 가변 저항 패턴(294)을 형성함으로써 제조될 수 있다. 이에 따라, 가변 저항 패턴(294)은 다른 막들과 함께 식각되지 않으므로, 다양한 식각 가스들에 노출되지 않을 수 있으며, 이에 의한 식각 손상을 받지 않을 수 있다.
또한, 가변 저항 패턴(294)은 절연막(180)을 부분적으로 제거하여 형성된 갭들(220, 280)을 채우도록 형성되므로, 상기 제거 공정을 조절함으로써 원하는 크기 혹은 면적을 갖는 가변 저항 패턴(294)을 형성할 수 있다. 이에 따라, 하부에 형성되는 제2 전극 구조물(174)과의 접촉 면적을 용이하게 조절할 수 있으며, 소비 전류량을 감소시킬 수 있다.
도 23은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 평면도이고, 도 24 및 도 25는 상기 가변 저항 메모리 장치를 설명하기 위한 단면도들이다. 이때, 도 24는 도 23의 A-A'선을 따라 절단한 단면도이고, 도 25는 도 23의 B-B'선을 따라 절단한 단면도이다.
상기 가변 저항 메모리 장치는 도 1 내지 도 3을 참조로 설명한 가변 저항 메모리 장치와, 절연 패턴 및 가변 저항 패턴의 형상을 제외하고는 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
상기 가변 저항 패턴은 도 1 내지 도 3에 도시된 가변 저항 패턴(294)과는 달리, 도 17 내지 도 18을 참조로 설명한 제1 가변 저항 패턴(234)만을 포함할 수 있으며, 도 19 내지 도 20을 참조로 설명한 제2 가변 저항 패턴은 포함하지 않을 수 있다.
이에 따라, 절연 패턴(184)은 상기 제1 메모리 유닛 내에서 상기 제2 방향으로 연장될 수 있으며, 상기 가변 저항 패턴 즉, 제1 가변 저항 패턴(234)은 절연 패턴(184)의 상기 제1 방향으로의 각 양 측벽들에 접촉할 수 있다. 즉, 상기 가변 저항 패턴은 도 1 내지 도 3에 도시된 가변 저항 패턴(294)과는 달리, 절연 패턴(184)의 모든 측벽을 둘러싸지는 않을 수 있다. 하지만, 상기 가변 저항 패턴 역시 도 1 내지 도 3에 도시된 가변 저항 패턴(294)과 유사하게 상면에서 보았을 때, 제2 전극 구조물(174) 및 제3 전극(194)의 면적보다 작은 면적을 가질 수 있다.
도 26 및 도 27은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도 및 단면도이다. 이때, 도 26은 평면도이고, 도 27은 도 26의 B-B'선을 따라 절단한 단면도이다. 상기 가변 저항 메모리 장치 제조 방법은 도 4 내지 도 22 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 26 및 도 27을 참조하면, 도 4 내지 도 18을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 도 17 내지 도 18을 참조하여 설명한 공정들 중에서, 제2 개구(275)에 의해 노출된 절연 패턴(184) 부분을 제거하여 제2 갭(280)을 형성하는 공정을 수행하지 않을 수 있다. 이에 따라, 절연 패턴(184)은 상기 제2 방향으로의 양 가장자리 부분이 제거되지 않고 잔류할 수 있다.
다시 도 23 내지 도 25를 참조하면, 도 19 내지 도 22 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 가변 저항 메모리 장치를 완성할 수 있다.
전술한 공정들에 따르면, 예비 절연 패턴(182)의 상기 제1 방향으로의 양 가장자리 부분들은 제거하여 제1 갭들(220)은 형성하되, 상기 제2 방향으로의 양 가장자리 부분들은 제거하지 않을 수 있으며, 이에 따라 제2 갭들(280)은 형성되지 않을 수 있다. 이에 따라, 제2 전극 구조물(174) 및 제3 전극(194) 사이에는 절연 패턴(184)의 상기 제1 방향으로의 각 양 측벽들에 접촉하는 제1 가변 저항 패턴(234)만이 형성될 수 있다. 이때, 제1 가변 저항 패턴(234) 역시 도 1 내지 도 3에 도시된 가변 저항 패턴(294)과 유사하게 상면에서 보았을 때, 제2 전극 구조물(174) 및 제3 전극(194)의 면적보다 작은 면적을 가질 수 있다.
도 28은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 평면도이고, 도 29 및 도 30은 상기 가변 저항 메모리 장치를 설명하기 위한 단면도들이다. 이때, 도 29는 도 28의 A-A'선을 따라 절단한 단면도이고, 도 30은 도 28의 B-B'선을 따라 절단한 단면도이다.
상기 가변 저항 메모리 장치는 도 1 내지 도 3을 참조로 설명한 가변 저항 메모리 장치와, 절연 패턴 및 가변 저항 패턴의 형상을 제외하고는 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
절연 패턴(186)은 상기 제1 메모리 유닛 내에서 상기 제1 방향으로 연장될 수 있으며, 가변 저항 패턴(236)은 절연 패턴(186)의 상기 제2 방향으로의 각 양 측벽들에 접촉할 수 있다. 즉, 가변 저항 패턴(236)은 도 1 내지 도 3에 도시된 가변 저항 패턴(294)과는 달리, 절연 패턴(186)의 모든 측벽을 둘러싸지는 않을 수 있다. 하지만, 가변 저항 패턴(186) 역시 도 1 내지 도 3에 도시된 가변 저항 패턴(294)과 유사하게 상면에서 보았을 때, 제2 전극 구조물(174) 및 제3 전극(194)의 면적보다 작은 면적을 가질 수 있다.
도 31 내지 도 34는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 단면도들이다. 상기 각 가변 저항 메모리 장치들은 선택 패턴 및 히터의 위치를 제외하고는, 도 1 내지 도 3을 참조로 설명한 가변 저항 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 31을 참조하면, 절연 패턴(184) 및 가변 저항 패턴(294) 하부에는 제1 패턴(154) 즉, 제2 전극(154)이 형성되며, 절연 패턴(184) 및 가변 저항 패턴(294) 상부에는 제2 패턴(164) 즉, 히터(164)가 형성되고, 히터(164) 상에 제3 전극(194)이 형성될 수 있다.
이에 따라, 순차적으로 적층된 히터(164) 및 제3 전극(194)이 제3 전극 구조물을 형성할 수 있으며, 상기 제3 전극 구조물에 포함된 히터(164)가 하부의 가변 저항 패턴(294)을 가열하여 그 저항을 변동시킬 수 있다.
도 32를 참조하면, 제1 전극(134) 상에 제2 패턴(164) 즉 히터(164)가 형성될 수 있으며, 히터(164) 상에 절연 패턴(184) 및 가변 저항 패턴(294)이 형성될 수 있다. 이에 따라, 순차적으로 적층된 제1 전극(134) 및 히터(164)가 제1 전극 구조물을 형성할 수 있으며, 상기 제1 전극 구조물에 포함된 히터(164)가 상부의 가변 저항 패턴(294)을 가열하여 그 저항을 변동시킬 수 있다.
한편, 절연 패턴(184) 및 가변 저항 패턴(294) 상부에는 제1 패턴(154) 즉 제2 전극(154)이 형성될 수 있으며, 제2 전극(154)과 제3 전극(194) 사이에는 선택 패턴(144)이 형성될 수 있다.
도 33을 참조하면, 제1 전극(134) 상에 절연 패턴(184) 및 가변 저항 패턴(294)이 형성될 수 있다. 또한, 절연 패턴(184) 및 가변 저항 패턴(294) 상부에 제2 패턴(164) 즉 히터(164)가 형성될 수 있으며, 히터(164) 상에 제1 패턴(154) 즉 제2 전극(154)이 형성될 수 있다. 이에 따라, 순차적으로 적층된 히터(164) 및 제2 전극(154)이 제2 전극 구조물을 형성할 수 있으며, 상기 제2 전극 구조물에 포함된 히터(164)가 하부의 가변 저항 패턴(294)을 가열하여 그 저항을 변동시킬 수 있다.
한편, 상기 제2 전극 구조물과 제3 전극(194) 사이에는 선택 패턴(144)이 형성될 수 있다.
도 34를 참조하면, 제2 전극 구조물이 단일층으로 형성될 수 있다. 예시적으로 도 34에는 상기 제2 전극 구조물이 제1 패턴(154) 즉 제2 전극(154)만을 포함하는 것이 도시되어 있다. 이 경우, 가변 저항 패턴(294)은 별도의 히터 없이 자체 발열될 수 있다.
이와는 달리, 상기 제2 전극 구조물은 제2 패턴(도시되지 않음) 즉 히터만으로 형성될 수도 있다.
도 35 및 도 36은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 단면도들이다. 상기 가변 저항 메모리 장치는 도 1 내지 도 3을 참조로 설명한 가변 저항 메모리 장치를 수직적으로 적층하여 제조된 것이다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 35 및 도 36을 참조하면, 상기 가변 저항 메모리 장치는 상기 제3 방향으로 적층된 제1 및 제2 메모리 구조물들을 포함할 수 있다. 이때, 상기 각 제1 및 제2 메모리 구조물들은 도 1 내지 도 3에 도시된 가변 저항 메모리 장치와 실질적으로 동일할 수 있다. 다만, 상기 제1 및 제2 메모리 구조물들은 제2 도전 라인(322)을 서로 공유할 수 있다. 즉, 상기 제1 및 제2 메모리 구조물들을 포함하는 상기 가변 저항 메모리 장치는 하나의 제2 도전 라인(322)만을 포함할 수 있다.
이에 따라, 상기 제1 메모리 구조물은 제1 및 제2 도전 라인들(122, 322), 및 상기 제3 방향을 따라 이들이 서로 오버랩되는 영역들에 각각 형성된 복수의 제1 메모리 유닛들을 포함할 수 있으며, 상기 각 제1 메모리 유닛들은 순차적으로 적층된 제1 전극(134), 선택 패턴(144), 제2 전극 구조물(174), 절연 패턴(184), 및 제3 전극(194)을 포함할 수 있다. 또한 상기 각 제1 메모리 유닛들은, 제2 전극 구조물(174)과 제3 전극(194) 사이에 형성되어 절연 패턴(184)의 측벽을 둘러싸는 가변 저항 패턴(294)을 더 포함할 수 있다. 이때, 제2 전극 구조물(174)은 순차적으로 적층된 제1 및 제2 패턴들(154, 164)을 포함할 수 있다.
상기 제2 메모리 구조물은 제2 및 제1 도전 라인들(322, 522), 및 상기 제3 방향을 따라 이들이 서로 오버랩되는 영역들에 각각 형성된 복수의 제2 메모리 유닛들을 포함할 수 있으며, 상기 각 제2 메모리 유닛들은 순차적으로 적층된 제1 전극(334), 선택 패턴(344), 제2 전극 구조물(374), 절연 패턴(384), 및 제3 전극(394)을 포함할 수 있다. 또한 상기 각 제2 메모리 유닛들은, 제2 전극 구조물(374)과 제3 전극(394) 사이에 형성되어 절연 패턴(384)의 측벽을 둘러싸는 가변 저항 패턴(494)을 더 포함할 수 있다. 이때, 제2 전극 구조물(374)은 순차적으로 적층된 제1 및 제2 패턴들(354, 364)을 포함할 수 있다.
예시적인 실시예들에 있어서, 각 제1 도전 라인들(122, 522)은 상기 제2 방향으로 연장되면서 상기 제1 방향을 따라 복수 개로 형성될 수 있으며, 제2 도전 라인(322)은 상기 제1 방향으로 연장되면서 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
다만, 절연 패턴(184) 및 가변 저항 패턴(294)의 형상은 도 1 내지 도 3에 도시된 것뿐만 아니라, 도 23 내지 도 25 혹은 도 28 내지 도 30에 도시된 형상을 가질 수도 있다. 또한, 가변 저항 패턴(294) 및 선택 패턴(144)의 위치는 도 1 내지 도 3에 도시된 것뿐만 아니라, 도 31 내지 도 34에 도시된 위치를 가질 수도 있다.
예시적인 실시예들에 있어서, 각 제1 도전 라인들(122, 522)은 워드 라인 역할을 수행할 수 있으며, 제2 도전 라인(322)은 비트 라인 역할을 수행할 수 있다. 이와는 반대로, 각 제1 도전 라인들(122, 522)은 비트 라인 역할을 수행할 수 있으며, 제2 도전 라인(322)은 워드 라인 역할을 수행할 수도 있다.
도 35 및 도 36에서는 예시적으로 상하부에 2개의 층으로 적층된 제1 및 제2 메모리 구조물들을 포함하는 가변 저항 메모리 장치를 도시하였으나, 본 발명의 개념은 이에 한정되지는 않으며, 상기 가변 저항 메모리 장치는 상기 제3 방향으로 임의의 복수의 층들에 형성된 메모리 구조물들을 포함할 수 있다.
도 37 및 도 38은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 가변 저항 메모리 장치 제조 방법은 도 4 내지 도 22 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 37 및 도 38을 참조하면, 먼저 도 4 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 상기 제1 메모리 유닛을 포함하는 제1 메모리 구조물을 형성한다. 다만, 제2 도전 라인(322) 및 제4 층간 절연 패턴(540)은 형성하지 않는다.
이후, 도 4 및 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 제1 메모리 구조물 상에 제1 도전막(320), 제1 전극막(330), 제1 선택막(340), 제2 전극막 구조물(370), 절연막(380), 제3 전극막(390) 및 제1 마스크 막(400)을 순차적으로 형성하고, 제1 마스크 막(400) 상에 제2 마스크(410)를 형성할 수 있다.
이때, 제2 마스크(410)은 상기 제1 방향을 따라 연장될 수 있으며, 상기 제1 메모리 구조물에 포함된 상기 제1 메모리 유닛과 상기 제3 방향으로 수직적으로 오버랩되도록 형성될 수 있다.
도 38을 참조하면, 도 6 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 제1 방향으로 배치된 복수의 제1 메모리 유닛들 상에 상기 제1 방향으로 연장되며, 순차적으로 적층된 제1 도전 라인(322), 예비 제1 전극(332), 예비 선택 패턴(342), 예비 제2 전극 구조물(372), 예비 절연 패턴(382), 예비 제1 가변 저항 패턴(382) 및 예비 제3 전극(392)을 포함하는 제3 구조물을 형성할 수 있으며, 상기 제3 구조물의 상기 제2 방향으로의 측벽들과, 하부의 상기 제1 메모리 구조물에 포함된 제3 층간 절연 패턴(315) 및 제2 캐핑 패턴(305)의 상면들을 커버하는 제1 캐핑 패턴(445) 및 제2 층간 절연 패턴(455)을 형성할 수 있다.
다시 도 35 및 도 36을 참조하면, 도 15 내지 도 22 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 가변 저항 메모리 장치를 완성할 수 있다.
도 39는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 포함하는 시스템을 설명하기 위한 블록도이다.
도 39를 참조하면, 시스템(600)은 컨트롤러(CONTROLLER, 610), 메모리 장치(MEMORY DEVICE, 620), 입출력 장치(I/O DEVICE, 630), 및 무선 인터페이스(WIRELESS INTERFACE, 640)를 포함할 수 있으며, 이들은 예를 들어, 버스(bus, 650)를 통해 서로 연결될 수 있다.
컨트롤러(610)는 예를 들어, 마이크로프로세서(microprocessor), 디지털 신호 프로세서(digital signal processor), 마이크로컨트롤러(microcontroller) 등을 포함할 수 있다.
메모리 장치(620)는 시스템(600)으로 전송되거나 혹은 시스템(600)에 의해 전송되는 메시지, 데이터 등을 저장할 수 있다. 예시적인 실시예들에 있어서, 메모리 장치(620)는 도 1 내지 도 38을 참조로 설명한 가변 저항 메모리 장치를 포함할 수 있다.
입출력 장치(630)는 사용자에 의해 메시지, 데이터 등을 생성하는 데 사용될 수 있다.
무선 인터페이스(640)는 무선 주파수(radio frequency: RF)를 통해 무선 통신 네트워크와 메시지, 데이터 등을 주고 받는 데 사용될 수 있다. 무선 인터페이스(640)는 예를 들어, 안테나(antenna), 무선 트랜시버(transceiver) 등을 포함할 수 있다.
도 40은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 포함하는 시스템을 설명하기 위한 블록도이다.
도 40을 참조하면, 시스템(700)은 중앙처리장치(CPU) 패키지(710) 및 듀얼 인라인 메모리 모듈(Dual Inline Memory Module: DIMM, 770)을 포함할 수 있다.
예시적인 실시예들에 있어서, CPU 패키지(710)는 프로세서(PROCESSOR)(720), 및 적어도 하나 이상의 디램(Dynamic Random Access Memory: DRAM) 장치(750)를 포함할 수 있다. DRAM 장치(750)는 예를 들어, 고대역 링크(760)를 통해 프로세서(720)에 연결될 수 있다.
프로세서(720)는 내부에 집적 메모리 컨트롤러(Integrated Memory Controller: IMC)(730) 및 메모리 사이드 캐시 컨트롤러(Memory Side Cache Controller: MSC CTRL)(740)를 포함할 수 있다.
DIMM(770)은 예를 들어, 디디알 프로토콜(DDR protocol) 및 트랜잭션 프로토콜(transactional protocol)을 전달할 수 있는 디디알(DDR) 채널(780)을 통해 CPU 패키지(710)와 통신할 수 있는 가변 저항 메모리 장치를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 가변 저항 메모리는 도 1 내지 도 38을 참조로 설명한 가변 저항 메모리 장치일 수 있다.
예시적인 실시예들에 따른 가변 저항 메모리 장치는 상변화 메모리(PRAM) 장치, 저항 가변 메모리(ReRAM) 장치, 자기 저항 메모리(MRAM) 장치 등에 사용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 110, 250: 제1, 제2 층간 절연막
112, 255, 315, 540: 제1 내지 제4 층간 절연 패턴
122, 522: 제1 도전 라인 322: 제2 도전 라인
130, 190: 제1, 제3 전극막 170: 제2 전극막 구조물
132, 192: 예비 제1, 제3 전극 172: 예비 제2 전극 구조물
134, 194: 제1, 제3 전극 174: 제2 전극 구조물
140: 선택막 142: 예비 선택 패턴
144: 선택 패턴 150, 160: 제1, 제2 층
152, 162: 예비 제1, 제2 패턴 154, 164: 제1, 제2 패턴
180: 절연막 182: 예비 절연 패턴
184: 절연 패턴 200: 제1 마스크 막
202, 210: 제1, 제2 마스크 215, 275: 제1, 제2 개구
245, 305: 제1, 제2 캐핑 패턴 260: 제3 마스크 막
262, 270: 제3, 제4 마스크 220, 280: 제1, 제2 갭

Claims (20)

  1. 각각이 기판 상면에 평행한 제2 방향으로 연장되며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 복수 개로 형성된 제1 도전 라인들;
    상기 제1 도전 라인들 상에서 각각이 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라 복수 개로 형성된 제2 도전 라인들;
    상기 제1 및 제2 도전 라인들 사이에서 상기 기판 상면에 수직한 제3 방향으로 이들이 서로 오버랩되는 각 영역들에 형성되며,
    전극 구조물;
    상기 전극 구조물의 중앙부 상면에 형성된 절연 패턴; 및
    상기 전극 구조물의 가장자리 상면에 형성되어 상기 절연 패턴의 측벽에 접촉하는 가변 저항 패턴을 포함하는 메모리 유닛;
    상기 메모리 유닛의 상기 제1 및 제2 방향으로의 양 측벽들, 상기 기판의 상면 및 상기 제1 도전 라인의 상면 상에 형성된 캐핑 패턴; 및
    상기 제1 및 제2 방향을 따라 서로 이격된 상기 메모리 유닛들 사이에서 상기 캐핑 패턴 상에 형성된 층간 절연 패턴을 구비하는 가변 저항 메모리 장치.
  2. 제1항에 있어서, 상기 가변 저항 패턴은 상기 절연 패턴의 측벽을 둘러싸는 링(ring) 형상을 갖는 가변 저항 메모리 장치.
  3. 제1항에 있어서, 상기 가변 저항 패턴은 상기 절연 패턴의 상기 제1 방향으로의 양 측벽들을 각각 커버하는 라인 형상을 갖는 가변 저항 메모리 장치.
  4. 제1항에 있어서, 상기 가변 저항 패턴은 상기 절연 패턴의 상기 제2 방향으로의 양 측벽들을 각각 커버하는 라인 형상을 갖는 가변 저항 메모리 장치.
  5. 제1항에 있어서, 상기 전극 구조물은,
    제2 전극; 및
    상기 제2 전극 상에 형성된 히터(heater)를 포함하는 가변 저항 메모리 장치.
  6. 제5항에 있어서, 상기 히터는 탄소(C), 탄질화물(CN), 티타늄 탄질화물(TiCN) 및/또는 탄탈륨 탄질화물(TaCN)을 포함하는 가변 저항 메모리 장치.
  7. 제5항에 있어서, 상기 전극 구조물 하부에 형성된 선택 패턴을 더 포함하는 가변 저항 메모리 장치.
  8. 제7항에 있어서, 상기 선택 패턴은 게르마늄(Ge), 실리콘(Si), 비소(As) 및 텔루륨(Te)을 함유하는 오티에스(OTS) 물질을 포함하는 가변 저항 메모리 장치.
  9. 제8항에 있어서, 상기 선택 패턴은 셀레늄(Se) 및/또는 황(S)을 더 함유하는 가변 저항 메모리 장치.
  10. 제7항에 있어서,
    상기 선택 패턴 하부에 형성된 제1 전극; 및
    상기 절연 패턴 및 상기 가변 저항 패턴 상부에 형성된 제3 전극을 더 포함하는 가변 저항 메모리 장치.
  11. 제1항에 있어서, 상기 전극 구조물은,
    제1 전극; 및
    상기 제1 전극 상에 형성된 히터를 포함하는 가변 저항 메모리 장치.
  12. 각각이 기판 상면에 평행한 제2 방향으로 연장되며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 복수 개로 형성된 제1 도전 라인들;
    상기 제1 도전 라인들 상에서 각각이 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라 복수 개로 형성된 제2 도전 라인들;
    상기 제1 및 제2 도전 라인들 사이에서 상기 기판 상면에 수직한 제3 방향으로 이들이 서로 오버랩되는 각 영역들에 형성되며,
    전극 구조물;
    상기 전극 구조물의 중앙부 하면에 접촉하는 절연 패턴; 및
    상기 전극 구조물의 가장자리 하면에 접촉하며 상기 절연 패턴의 측벽에 접촉하는 가변 저항 패턴을 포함하는 메모리 유닛;
    상기 메모리 유닛의 상기 제1 및 제2 방향으로의 양 측벽들, 상기 기판의 상면 및 상기 제1 도전 라인의 상면 상에 형성된 캐핑 패턴; 및
    상기 제1 및 제2 방향을 따라 서로 이격된 상기 메모리 유닛들 사이에서 상기 캐핑 패턴 상에 형성된 층간 절연 패턴을 구비하는 가변 저항 메모리 장치.
  13. 제12항에 있어서, 상기 가변 저항 패턴은 상기 절연 패턴의 측벽을 둘러싸는 링 형상을 갖는 가변 저항 메모리 장치.
  14. 기판 상의 제1 전극;
    상기 제1 전극 상의 선택 패턴;
    상기 선택 패턴 상의 제2 전극;
    상기 제2 전극의 가운데 상면에 형성된 절연 패턴;
    상기 제2 전극의 가장자리 상면에 형성되어 상기 절연 패턴의 적어도 일부 측벽을 커버하는 가변 저항 패턴;
    상기 절연 패턴 및 상기 가변 저항 패턴 상의 제3 전극을 포함하는 메모리 유닛;
    상기 메모리 유닛의 측벽, 상기 기판의 상면 상에 형성된 캐핑 패턴; 및
    서로 이격된 상기 메모리 유닛들 사이에서 상기 캐핑 패턴 상에 형성된 층간 절연 패턴을 구비하는 가변 저항 메모리 장치.
  15. 기판 상에 제1 전극막 구조물, 절연막 및 제2 전극막을 순차적으로 적층하고;
    상기 제2 전극막, 상기 절연막 및 상기 제1 전극막 구조물을 패터닝하여 각각 제2 전극, 절연 패턴 및 제1 전극 구조물을 형성하고;
    상기 절연 패턴의 가장자리 부분을 제거하여 상기 제1 전극 구조물 및 상기 제2 전극 사이에 갭을 형성하고;
    상기 갭을 채우는 가변 저항막을 상기 절연 패턴, 상기 제1 전극 구조물 및 상기 제2 전극의 측벽 상에 형성하고; 그리고
    상기 가변 저항막을 선택적으로 제거할 수 있는 식각 가스를 이용하여 상기 제1 전극 구조물 및 상기 제2 전극의 측벽이 노출되도록 상기 가변 저항막을 식각하여 가변 저항 패턴을 형성하는 것을 포함하는 가변 저항 메모리 장치의 제조 방법.
  16. 삭제
  17. 제15항에 있어서, 상기 제2 전극막, 상기 절연막 및 상기 제1 전극막 구조물을 패터닝하여 각각 상기 제2 전극, 상기 절연 패턴 및 상기 제1 전극 구조물을 형성하는 것은,
    상기 기판 상면에 평행한 제2 방향으로 연장되는 제1 식각 마스크를 사용하여 상기 제2 전극막, 상기 절연막 및 상기 제1 전극막 구조물을 식각함으로써, 각각 예비 제2 전극, 예비 절연 패턴 및 예비 제1 전극 구조물을 형성하고; 그리고
    상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향으로 연장되는 제2 식각 마스크를 사용하여 상기 예비 제2 전극, 상기 예비 절연 패턴 및 상기 예비 제1 전극 구조물을 식각함으로써, 각각 상기 제2 전극, 상기 절연 패턴 및 상기 제1 전극 구조물을 형성하는 것을 포함하는 가변 저항 메모리 장치의 제조 방법.
  18. 제17항에 있어서, 상기 갭은 제1 및 제2 갭들을 포함하고, 상기 가변 저항 패턴은 제1 및 제2 가변 저항 패턴들을 포함하며,
    상기 예비 제2 전극, 상기 예비 절연 패턴 및 상기 예비 제1 전극 구조물을 식각하기 이전에,
    상기 예비 절연 패턴의 상기 제1 방향으로의 양 가장자리 부분들을 제거하여 상기 제1 갭들을 각각 형성하고; 그리고
    상기 제1 갭들을 각각 채우는 상기 제1 가변 저항 패턴을 형성하는 것을 포함하는 가변 저항 메모리 장치의 제조 방법
  19. 제18항에 있어서, 상기 제1 갭들을 각각 채우는 상기 제1 가변 저항 패턴을 형성한 이후에,
    상기 예비 제2 전극, 상기 제1 가변 저항 패턴 및 상기 예비 제1 전극 구조물의 측벽을 커버하는 제1 캐핑막을 형성하는 것을 더 포함하는 가변 저항 메모리 장치의 제조 방법.
  20. 기판 상에 제1 전극막, 절연막 및 제2 전극막을 순차적으로 적층하고;
    상기 기판 상면에 평행한 제2 방향으로 연장되는 제1 식각 마스크를 사용하여 상기 제2 전극막, 상기 절연막 및 상기 제1 전극막을 패터닝하여 각각 예비 제2 전극, 예비 절연 패턴 및 예비 제1 전극을 형성하고;
    상기 기판 상면에 평행하고 상기 제2 방향에 실질적으로 수직한 제1 방향으로의 상기 예비 절연 패턴의 양 가장자리들을 제거하여 각각 제1 갭들을 형성하고;
    상기 각 제1 갭들을 채우는 제1 가변 저항막을 상기 예비 제2 전극, 상기 예비 절연 패턴 및 상기 예비 제1 전극의 측벽 상에 형성하고;
    상기 제1 가변 저항막을 선택적으로 제거할 수 있는 식각 가스를 이용하여 상기 예비 제2 전극 및 상기 예비 제1 전극의 측벽이 노출되도록 상기 제1 가변 저항막을 식각하여 예비 제1 가변 저항 패턴을 형성하고;
    상기 제1 방향으로 연장되는 제2 식각 마스크를 사용하여 상기 예비 제2 전극, 상기 예비 절연 패턴, 상기 예비 제1 가변 저항 패턴, 및 상기 예비 제1 전극을 패터닝하여 각각 제2 전극, 절연 패턴, 제1 가변 저항 패턴 및 제1 전극을 형성하고;
    상기 제2 방향으로의 상기 절연 패턴의 양 가장자리들을 제거하여 각각 제2 갭들을 형성하고; 그리고
    상기 각 제2 갭들을 채우는 제2 가변 저항막을 상기 제2 전극, 상기 절연 패턴 및 상기 제1 전극의 측벽 상에 형성하고; 그리고
    상기 제2 가변 저항막을 선택적으로 제거할 수 있는 식각 가스를 이용하여 상기 제2 전극 및 상기 제1 전극의 측벽이 노출되도록 상기 제2 가변 저항막을 식각하여 제2 가변 저항 패턴을 형성하는 것을 포함하는 가변 저항 메모리 장치의 제조 방법.
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