KR102617960B1 - 2-스텝 갭-필 공정을 이용하여 반도체 소자를 형성하는 방법 - Google Patents

2-스텝 갭-필 공정을 이용하여 반도체 소자를 형성하는 방법 Download PDF

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Abstract

2-스텝 갭-필 공정을 이용하여 크로스-포인트형 반도체 메모리 소자를 형성하는 방법이 설명된다. 상기 방법은 제1 소스 가스를 이용하는 하부 갭-필 공정 및 제2 소스 가스를 이용하는 상부 갭-필 공정을 수행하는 것을 포함할 수 있다. 상기 제1 소스 가스 및 상기 제2 소스 가스는 제1 전구체 및 제2 전구체를 포함할 수 있다. 상기 제1 소스 가스 내의 상기 제1 전구체와 상기 제2 전구체의 볼륨 비율은 15:1 보다 클 수 있고, 및 상기 제2 소스 가스 내의 상기 제1 전구체와 상기 제2 전구체의 볼륨 비율은 15:1 보다 작을 수 있다.

Description

2-스텝 갭-필 공정을 이용하여 반도체 소자를 형성하는 방법{Method of Fabricating A Semiconductor Device Using 2-step Gap-fill Process}
본 개시(disclosure)는 반도체 소자의 형성 방법에 관한 것으로서, 특히, 2-스텝 갭-필 공정을 이용하여 크로스-포인트형 반도체 메모리 소자를 형성하는 방법에 관한 것이다.
반도체 소자의 집적도가 높아지고, 패턴들이 미세화되면서, 메모리 셀 스택의 종횡비(aspect ratio)가 매우 커지고 있다. 이에 따라, 높은 종횡비를 갖는 셀 스택들 사이의 갭들 내에 씸(seam) 또는 보이드(void)가 형성되지 않도록 갭-필 절연층을 채우는 공정이 점차 어려워지고 있다.
본 개시의 실시예들이 해결하고자 하는 과제는 셀 스택들 사이의 갭들 내에 씸(seam) 또는 보이드(void)가 형성되지 않고, 블락 단위의 단차가 발생하지 않는 갭-필 절연층을 채우는 공정을 제공하는 것이다.
본 개시의 실시예들이 해결하고자 하는 다양한 과제들이 본문 내에서 구체적으로 언급될 것이다.
본 개시의 일 실시예에 의한 크로스-포인트형 반도체 메모리 소자를 형성하는 방법은 언더레이어 상에 제1 워드 라인 물질층 및 제1 셀 스택 물질층을 형성하고, 제1 X-방향 트리밍 공정을 수행하여 상기 제1 셀 스택 물질층 및 상기 제1 워드 라인 물질층을 패터닝하여 제1 예비 셀 스택들 및 제1 워드 라인들을 형성하되, 상기 제1 예비 셀 스택들 및 상기 제1 워드 라인들은 X-방향으로 연장하고, 상기 제1 예비 셀 스택들의 사이에 상기 X-방향으로 연장하는 제1 X-방향 갭들이 형성되고, 제1 하부 X-방향 갭-필 공정을 수행하여 상기 제1 X-방향 갭들을 채우는 제1 하부 X-방향 갭-필 절연층을 형성하고, 제1 상부 X-방향 갭-필 공정을 수행하여 상기 제1 하부 X-방향 갭-필 절연층 상에 제1 상부 X-방향 갭-필 절연층을 형성하고, 및 상기 제1 하부 X-방향 갭-필 절연층 및 상기 제1 상부 X-방향 갭-필 절연층을 큐어링 및 평탄화하여 제1 X-방향 갭-필 절연층을 형성하는 것을 포함할 수 있다. 상기 제1 하부 X-방향 갭-필 공정은 제1 전구체 및 제2 전구체를 포함하는 제1 소스 가스를 이용하여 수행될 수 있다. 상기 제1 상부 X-방향 갭-필 공정은 상기 제1 전구체 및 상기 제2 전구체를 포함하는 제2 소스 가스를 이용하여 수행될 수 있다. 상기 제1 소스 가스 내의 상기 제1 전구체와 상기 제2 전구체의 볼륨 비율은 15:1 보다 클 수 있다. 상기 제2 소스 가스 내의 상기 제1 전구체와 상기 제2 전구체의 볼륨 비율은 15:1 보다 작을 수 있다.
본 개시의 일 실시예에 의한 크로스-포인트형 반도체 메모리 소자를 형성하는 방법은 언더레이어 상에 워드 라인들 및 셀 스택들을 형성하되, 상기 셀 스택들 사이에 갭들이 형성되고, 하부 갭-필 공정을 수행하여 상기 갭들 내에 하부 갭-필 절연층을 형성하고, 상부 갭-필 공정을 수행하여 상기 하부 갭-필 절연층 상에 상부 갭-필 절연층을 형성하고, 상기 하부 갭-필 절연층 및 상기 상부 갭-필 절연층을 큐어링하여 갭-필 절연층을 형성하고, 및 상기 셀 스택들 및 상기 갭-필 절연층 상에 비트 라인들을 형성하는 것을 포함할 수 있다. 상기 하부 갭-필 공정은 제1 전구체 및 제2 전구체를 포함하는 제1 소스 가스를 이용하여 수행될 수 있다. 상기 상부 갭-필 공정은 상기 제1 전구체 및 상기 제2 전구체를 포함하는 제2 소스 가스를 이용하여 수행될 수 있다. 상기 제1 전구체는 OMCTS (OctaMethylCycloTetraSilioxane)를 포함할 수 있다. 상기 제2 전구체는 TetraMethOxySilane 또는 TetraMethylOrthoSilicate 중 적어도 하나를 포함할 수 있다. 상기 제1 소스 가스 내의 상기 제1 전구체와 상기 제2 전구체의 볼륨 비율은 15:1 보다 클 수 있다. 상기 제2 소스 가스 내의 상기 제1 전구체와 상기 제2 전구체의 볼륨 비율은 15:1 보다 작을 수 있다.
본 개시의 일 실시예에 의한 크로스-포인트형 반도체 메모리 소자를 형성하는 방법은 언더레이어 상에 워드 라인 물질층 및 셀 스택 물질층을 형성하고, X-방향 트리밍 공정을 수행하여 예비 셀 스택들 및 워드 라인들을 형성하되, 상기 예비 셀 스택들 및 상기 워드 라인들은 X-방향으로 연장하고, 상기 예비 셀 스택들의 사이에 상기 X-방향으로 연장하는 X-방향 갭들이 형성되고, 상기 X-방향 갭들 내의 상기 워드 라인들 및 상기 예비 셀 스택들의 양 측벽들 상에 X-방향 스페이서들을 형성하고, 하부 X-방향 갭-필 공정을 수행하여 상기 X-방향 스페이서들 사이의 상기 X-방향 갭들을 채우는 하부 X-방향 갭-필 절연층을 형성하고, 상부 X-방향 갭-필 공정을 수행하여 상기 하부 X-방향 갭-필 절연층 상에 상부 X-방향 갭-필 절연층을 형성하고, 및 상기 하부 X-방향 갭-필 절연층 및 상기 상부 X-방향 갭-필 절연층을 큐어링 및 평탄화하여 X-방향 갭-필 절연층을 형성하고, Y-방향 트리밍 공정을 수행하여 셀 스택들을 형성하되, 상기 셀 스택들은 기둥 모양을 갖고, 상기 셀 스택들의 사이에 Y-방향으로 연장하는 Y-방향 갭들이 형성되고, 상기 Y-방향 갭들 내의 상기 셀 스택들 및 상기 X-방향 갭필 절연층의 양 측벽들 상에 Y-방향 스페이서들을 형성하고, 하부 Y-방향 갭-필 공정을 수행하여 상기 Y-방향 스페이서들 사이의 상기 Y-방향 갭들을 채우는 하부 Y-방향 갭-필 절연층을 형성하고, 상부 Y-방향 갭-필 공정을 수행하여 상기 하부 Y-방향 갭-필 절연층 상에 상부 Y-방향 갭-필 절연층을 형성하고, 및 상기 하부 Y-방향 갭-필 절연층 및 상기 상부 Y-방향 갭-필 절연층을 큐어링 및 평탄화하여 Y-방향 갭-필 절연층을 형성하는 것을 포함할 수 있다. 상기 하부 X-방향 갭-필 공정 및 상기 하부 Y-방향 갭-필 공정은 제1 전구체 및 제2 전구체를 포함하는 제1 소스 가스를 이용하여 수행될 수 있다. 상기 상부 X-방향 갭-필 공정 및 상기 상부 Y-방향 갭-필 공정은 상기 제1 전구체 및 상기 제2 전구체를 포함하는 제2 소스 가스를 이용하여 수행될 수 있다. 상기 제1 소스 가스 내의 상기 제1 전구체와 상기 제2 전구체의 제1 볼륨 비율은 15:1 보다 클 수 있다. 상기 제2 소스 가스 내의 상기 제1 전구체와 상기 제2 전구체의 제2 볼륨 비율은 15:1 보다 작을 수 있다.
본 개시의 실시예들에 따르면, 큰 종횡비를 갖는 셀 스택들 사이에 씸(seam) 또는 보이드(void)가 형성되지 않도록 갭-필 절연층을 채울 수 있으므로 셀 스택들의 구조적 안정성을 제공할 수 있다. 또한, 본 개시의 실시예들에 따르면, 높은 종횡비를 갖는 셀 스택 갭-필 공정에서, 셀 스택의 하부에서는 갭-필 능력이 강화될 수 있고, 및 셀 스택의 상부에서는 컨포멀한 절연층이 형성될 수 있다. 따라서, 블락 단위에서 발생하는 단차가 크게 개선될 수 있다.
본 개시의 실시예들에 따른 다양한 효과들이 본문 내에서 언급될 것이다.
도 1a 및 1b는 본 개시의 실시예들에 의한 크로스-포인트형 반도체 메모리 소자들을 개략적으로 도시한 3차원 사시도들이다.
도 2a 및 2b는 도 1a에 도시된 크로스-포인트형 반도체 메모리 소자를 I-I' 및 II-II' 방향으로 각각 절단한 수직 종단면도들이다.
도 3a 및 3b는 도 1b에 도시된 크로스-포인트형 반도체 메모리 소자를 III-III' 및 IV-IV' 방향으로 각각 절단한 수직 종단면도들이다.
도 4a 및 4b 내지 14a 및 14b는 도 1a, 2a, 및 2b에 도시된 크로스-포인트형 반도체 메모리 소자를 형성하는 방법을 설명하는 도면들이다.
도 15a 및 15b 내지 도 24a 및 24b는 도 1b, 3a 및 3b에 도시된 크로스-포인트형 반도체 메모리 소자(100B)를 형성하는 방법을 설명하는 도면들이다.
도 1a 및 1b는 본 개시의 실시예들에 의한 크로스-포인트형 반도체 메모리 소자들(100A, 100B)을 개략적으로 도시한 3차원 사시도들이다.
도 1a를 참조하면, 일 실시예에 의한 크로스-포인트형 반도체 메모리 소자(100A)는 X-방향을 따라 수평으로 평행하게 연장하는 워드 라인들(WL), Y-방향을 따라 수평으로 평행하게 연장하는 비트 라인들(BL), 및 Z-방향을 따라 워드 라인들(WL)과 비트 라인들(BL) 사이의 교차점들에 배치된 셀 스택들(CS1)을 포함할 수 있다. X-방향, Y-방향, 및 Z-방향은 서로 직교할 수 있다. 워드 라인들(WL) 및 비트 라인들(BL)은 각각, 전기적 신호를 전달할 수 있는 전도체를 포함할 수 있다. 워드 라인들(WL)은 셀 스택들(CS1)에 전압 또는 전류를 제공할 수 있고, 및 비트 라인들(BL)은 워드 라인들(WL)로부터 제공되어 셀 스택들(CS1)을 통과한 전압 또는 전류들을 외부로 전달할 수 있다. 셀 스택들(CS1)은 각각, 워드 라인들(WL)로부터 제공되는 전압 또는 전류에 따라 가변되는 메모리 셀들을 포함할 수 있다. 예를 들어, 셀 스택들(CS1)은 상 변화 메모리 셀 (phase-changeable memory cell), 저항 변화 메모리 셀 (resistance-changeable memory cell), 자성 변화 메모리 셀(magnetism-changeable memory cell), 전도성 브리지 메모리 셀(conductive bridge memory cell), 또는 기타 다양한 메모리 셀들을 포함할 수 있다.
도 1b를 참조하면, 일 실시예에 의한 크로스-포인트형 반도체 메모리 소자(100B)는 X-방향을 따라 수평으로 평행하게 연장하는 하부 워드 라인들(WL1), Y-방향을 따라 수평으로 평행하게 연장하는 공통 비트 라인들(BLc), X-방향을 따라 수평으로 평행하게 연장하는 상부 워드 라인들(WL2), Z-방향을 따라 하부 워드 라인들(WL1)과 공통 비트 라인들(BLc) 사이의 교차점들에 배치된 하부 셀 스택들(CS1), 및 공통 비트 라인들(BLc)과 상부 워드 라인들(WL2) 사이의 교차점들에 배치된 상부 셀 스택들(CS2)을 포함할 수 있다. 하부 워드 라인들(WL1), 하부 셀 스택들(CS1), 및 공통 비트 라인들(BLc)이 하부 메모리 구조를 형성할 수 있고, 및 상부 워드 라인들(WL2), 상부 셀 스택들(CS2), 및 공통 비트 라인들(BLc)이 상부 메모리 구조를 형성할 수 있다. 예를 들어, 하부 메모리 구조와 상부 메모리 구조는 공통 비트 라인들(BLc)을 공유하는 대칭 구조를 가질 수 있다.
도 2a 및 2b는 도 1a에 도시된 크로스-포인트형 반도체 메모리 소자(100A)를 I-I'및 II-II'방향으로 각각 절단한 수직 종단면도들이다.
도 2a 및 2b를 참조하면, 본 개시의 일 실시예에 의한 크로스-포인트형 반도체 메모리 소자(100A)는 언더레이어(10) 상에 적층된 워드 라인들(20), 셀 스택들(CS1), 및 비트 라인들(90)을 포함할 수 있다.
언더레이어(10)는 기판, 또는 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN) 같은 절연물을 포함할 수 있다.
워드 라인들(20)은 각각, 워드 라인 전극(22) 및 워드 라인 배리어 층(23)을 포함할 수 있다. 워드 라인 전극(22)은 제1 수평 방향으로 연장할 수 있다. 워드 라인 전극(22)은 텅스텐(W) 같은 금속을 포함할 수 있다. 워드 라인 배리어 층(23)은 티타늄 질화물(TiN) 같은 배리어 금속을 포함할 수 있다. 일 실시예에서, 워드 라인 배리어 층(23)은 셀 스택(CS1)과 워드 라인 전극(22) 사이에 개재될 수 있다. 일 실시예에서, 워드 라인 배리어 층(23)은 워드 라인 전극(22)을 따라 제1 수평 방향으로 연장할 수 있다. 예를 들어, 워드 라인 배리어 층(23)은 워드 라인 전극(22) 상에 컨포멀하게 형성될 수 있다. 일 실시예에서, 언더레이어(10)와 워드 라인 전극(22) 사이에 워드 라인 배리어 층(23)과 동일한 물질을 포함하는 추가 배리어 층이 더 형성될 수 있다.
셀 스택들(CS1)은 필라(pillar) 모양을 가질 수 있다. 셀 스택들(CS1)은 각각, 스위칭 소자(30), 메모리 소자(40), 및 상부 전극(45)을 포함할 수 있다. 스위칭 소자(30)는 하부 전극(31), 스위칭 전극(32), 및 중간 전극(33)을 포함할 수 있다. 하부 전극(31) 및 중간 전극(33)은 금속 또는 N-도핑된 카본 같은 전도성 비금속 전극을 포함할 수 있다. 스위칭 전극(32)은 오보닉 문턱 스위치(OTS: Ovonic Threshold Switch) 물질을 포함할 수 있다. 예를 들어, 오보닉 문턱 스위치 물질은 셀레늄(Se), 비소(As), 저마늄(Ge), 실리콘(Si), 또는 인듐(In) 등을 포함하는 다양한 칼코게나이드(chalcogenide) 물질들 중 적어도 하나를 포함할 수 있다. 메모리 소자들(40)은 각각, 하부 인터페이스(41), 메모리 셀(42), 및 상부 인터페이스(43)를 포함할 수 있다. 하부 인터페이스(41) 및 상부 인터페이스(43)는 문턱 전압 또는 일 함수를 조절할 수 있는 전도체를 포함할 수 있다. 예를 들어, 하부 인터페이스(41) 및 상부 인터페이스(43)는 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 같은 금속, 금속 합금, 또는 금속 화합물을 포함할 수 있다. 메모리 셀(42)은 저항 변화 물질, 상 변화 물질, 자기-저항 변화 물질, 전도성 브리지 물질, 또는 기타 다양한 가변 저항성 물질을 형성하는 것을 포함할 수 있다. 일 실시예에서, 메모리 셀(42)은 GST(GeSbTe) 같은 상 변화 물질을 포함할 수 있다. 상부 전극(45)은 금속 또는 N-도핑된 카본 같은 전도성 비금속 전극을 포함할 수 있다. 예를 들어, 상부 전극(45)은 하부 전극(31) 및/또는 중간 전극(33)과 동일한 물질을 포함할 수 있다.
비트 라인들(90)은 제2 수평 방향으로 평행하게 연장할 수 있다. 제1 수평 방향과 제2 수평 방향은 서로 수직할 수 있다. 비트 라인들(90)은 텅스텐(W) 같은 금속을 포함할 수 있다. 일 실시예에서, 상부 전극(45)과 비트 라인(90) 사이에 추가 배리어 물질층이 더 형성될 수 있다.
워드 라인들(20), 셀 스택들(CS1), 및 비트 라인들(50)의 측벽들 상에 X-방향 스페이서들(Sx1) 및 Y-방향 스페이서들(Sy1)이 각각, 컨포멀하게 형성될 수 있다. 도 2a를 참조하면, I-I'종단면도에서, Y-방향 스페이서들(Sy1)은 셀 스택들(CS1) 및 비트 라인들(50)의 양 측면들 상에 형성될 수 있다. 도 2b를 참조하면, II-II'종단면도에서, X-방향 스페이서들(Sx1)은 워드 라인들(20) 및 셀 스택들(CS1)의 양 측면들 상에 컨포멀하게 형성될 수 있다. X-방향 스페이서들(Sx1) 및 Y-방향 스페이서들(Sy1)은 실리콘 질화물(SiN) 같은 절연물을 포함할 수 있다.
워드 라인들(20), 셀 스택들(CS1), 및/또는 비트 라인들(50)의 사이, 예를 들어, X-방향 스페이서들(Sx1) 및/또는 Y-방향 스페이서들(Sy1) 사이에 갭-필 절연층들(53x, 53y)이 형성될 수 있다. 도 2a를 참조하면, I-I'종단면도에서, Y-방향 갭-필 절연층(53y)은 셀 스택들(CS1) 및 비트 라인들(50)의 양 측면들 상의 Y-방향 스페이서들(Sy1) 사이에 형성될 수 있다. 도 2b를 참조하면, II-II'종단면도에서, X-방향 갭-필 절연층(53x)은 워드 라인들(20) 및 셀 스택들(CS1)의 양 측면들 상의 X-방향 스페이서들(Sx1) 사이에 형성될 수 있다. 갭-필 절연층들(53x, 53y)은 실리콘 산화물(SiO2), 실리콘 탄화산화물(SiOC), 실리콘 탄화수화산화물(SiCHO) 같은 절연물을 포함할 수 있다. 일 실시예에서, 갭-필 절연층들(53x, 53y)은 실리콘 탄화산화물(SiOC)을 포함할 수 있다.
셀 스택들(CS1)의 상부 전극들(45), X-방향 스페이서들(Sx1), 및 X-방향 갭-필 절연층(53x)의 상면들은 공면을 가질 수 있다. (be co-planar) 비트 라인들(50), Y-방향 스페이서들(Sy1), 및 Y-방향 갭-필 절연층(53y)의 상면들도 공면을 가질 수 있다.
상기 크로스-포인트형 반도체 메모리 소자(100A)는 비트 라인들(50) 상의 캡핑 라이너 층(95) 및 캡핑 절연층(96)을 더 포함할 수 있다. 캡핑 라이너 층(95)은 배리어 금속층 또는 내 산화성 절연물을 포함할 수 있다. 일 실시예에서, 캡핑 라이너 층(95)은 티타늄 질화물(TiN) 같은 전도성 배리어 금속을 포함할 수 있다. 일 실시예에서, 캡핑 라이너 층(95)은 전도성 배리어 금속을 포함하는 하부층 및 절연물을 포함하는 상부층을 포함하는 이중층일 수 있다. 일 실시예에서, 캡핑 라이너 층(95)은 비트 라인들(90)의 상부에만 형성될 수 있다. 캡핑 절연층(96)은 실리콘 산화물(SiO2) 같은 절연물을 포함할 수 있다.
도 3a 및 3b는 도 1b에 도시된 크로스-포인트형 반도체 메모리 소자(100B)를 X-방향 및 Y-방향으로 각각 절단한 수직 종단면도들이다.
도 3a 및 3b를 참조하면, 본 개시의 일 실시예에 의한 크로스-포인트형 반도체 메모리 소자(100B)는 언더레이어(10) 상에 적층된 제1 워드 라인들(20), 제1 셀 스택들(CS1), 공통 비트 라인들(90), 제2 셀 스택들(CS2), 및 제2 워드 라인들(90)을 포함할 수 있다. 제1 워드 라인들(20)은 각각, 제1 워드 라인 전극(22) 및 제1 워드 라인 배리어 층(23)을 포함할 수 있다. 제1 셀 스택들(CS1)은 각각, 제1 스위칭 소자(30), 제1 메모리 소자(40), 및 제1 상부 전극(45)을 포함할 수 있다. 제1 스위칭 소자(30)는 제1 하부 전극(31), 제1 스위칭 전극(32), 및 제1 중간 전극(33)을 포함할 수 있다. 제1 메모리 소자(40)는 제1 하부 인터페이스(41), 제1 메모리 셀(42), 및 제1 상부 인터페이스(43)를 포함할 수 있다. 제1 워드 라인들(20), 제1 셀 스택들(CS1), 및 공통 비트 라인들(50)의 양 측벽들 상에 제1 스페이서들(Sx1, Sy1)이 컨포멀하게 형성될 수 있다. 제1 워드 라인(20)들, 제1 셀 스택들(CS1), 및/또는 공통 비트 라인들(50)의 사이, 예를 들어, 제1 스페이서들(Sx1, Sy1) 사이에 제1 갭-필 절연층들(53x, 53y)이 형성될 수 있다. 언더레이어(10), 제1 워드 라인들(20), 제1 셀 스택들(CS1), 공통 비트 라인들(90), 제1 스페이서들(Sx1, Sy1), 및 제1 갭-필 절연층들(53x, 53y)은 도 2a 및 2b를 참조하면 이해될 수 있을 것이다.
제2 셀 스택들(CS2)은 각각, 제2 하부 전극(60), 제2 메모리 소자(70), 및 제2 스위칭 소자(80)를 포함할 수 있다. 제2 하부 전극(60)은 금속 또는 N-도핑된 카본 같은 전도성 비금속 전극을 포함할 수 있다. 예를 들어, 제1 상부 전극(45)과 제2 하부 전극(60)은 동일한 물질을 포함할 수 있다.
제2 메모리 소자(70)는 제2 하부 인터페이스(71), 제2 메모리 셀 (72), 및 제2 상부 인터페이스(73)를 포함할 수 있다. 제2 하부 인터페이스(71)는 제1 상부 인터페이스(43)와 동일한 물질을 포함할 수 있고, 및 제2 상부 인터페이스(73)는 제1 하부 인터페이스(41)와 동일한 물질을 포함할 수 있다. 일 실시예에서, 제2 하부 인터페이스(71)와 제2 상부 인터페이스(73)는 동일한 물질을 포함할 수 있다. 제2 메모리 셀(72)은 제1 메모리 셀(42)과 동일한 물질을 포함할 수 있다.
제2 스위칭 소자(80)는 제2 중간 전극(81), 제2 스위칭 전극(82), 및 제2 상부 전극(83)을 포함할 수 있다. 제2 중간 전극(81)은 제1 중간 전극(33)과 동일한 물질을 포함할 수 있다. 제2 상부 전극(83)은 제1 하부 전극(31)과 동일한 물질을 포함할 수 있다. 제2 스위칭 전극(82)은 제1 스위칭 전극(32)과 동일한 물질을 포함할 수 있다.
제2 워드 라인들(90)은 각각, 제2 워드 라인 배리어 층(91) 및 제2 워드 라인 전극(92)을 포함할 수 있다. 제2 워드 라인 배리어 층(91) 및 제2 워드 라인 전극(92)은 제1 수평 방향으로 연장할 수 있다. 제2 워드 라인 배리어 층(91)은 제1 워드 라인 배리어 층(23)과 동일한 물질을 포함할 수 있다. 제2 워드 라인 전극(92)은 제1 워드 라인 전극(22)과 동일한 물질을 포함할 수 있다.
제2 셀 스택들(CS2) 및/또는 제2 워드 라인들(90)의 측벽들 상에 제2 스페이서들(Sx2, Sy2)이 컨포멀하게 형성될 수 있다. 도 3a를 참조하여, 제2 셀 스택들(CS2)의 양 측벽들 상에 제2 Y-방향 스페이서(Sy2)가 컨포멀하게 형성될 수 있다. 도 3b를 참조하여, 제2 셀 스택들(CS2) 및 제2 워드 라인들(90)의 양 측벽들 상에 제2 X-방향 스페이서(Sx2)가 컨포멀하게 형성될 수 있다. 제2 스페이서들(Sx2, Sy2)은 제1 스페이서들(Sx1, Sy1)과 동일한 물질을 포함할 수 있다. 제2 셀 스택(CS2) 및 제2 워드 라인(20) 사이, 예를 들어, 제2 스페이서들(Sx2, Sy2) 사이에 제2 갭-필 절연층들(57x, 57y)이 형성될 수 있다. 제2 갭-필 절연층들(57x, 67y)은 제1 갭-필 절연층들(53x, 53y)과 동일한 물질을 포함할 수 있다.
제2 워드 라인 배리어 층(91)은 제2 워드 라인 전극(92)과 제2 상부 전극(83) 사이, 및 제2 워드 라인 전극(92)과 제2 X-방향 스페이서(Sx2)의 사이, 및 제2 워드 라인 전극(92)과 제2 X-방향 갭-필 절연층(57x) 사이에 형성되어 수평 방향으로 연장할 수 있다.
도 3a 및 3b에 도시된 제1 셀 스택(CS1)과 제2 셀 스택(CS2)은 상하 대칭 구조를 가질 수 있다. 예를 들어, 서로 미러링된 적층 구조를 가질 수 있다. 제1 셀 스택(CS1)은 제1 워드 라인(20)으로부터 전기적 신호를 전달받아 제1 메모리 셀(42)의 데이터 정보를 공통 비트 라인(50)으로 제공할 수 있고, 및 제2 셀 스택(CS2)은 제2 워드 라인(20)으로부터 전기적 신호를 전달받아 제2 메모리 셀(72)의 데이터 정보를 공통 비트 라인(50)으로 제공할 수 있다. 또는 제1 메모리 셀(42)은 제1 워드 라인(20)으로부터 전달받은 전기적 신호의 정보를 저장할 수 있고, 및 제2 메모리 셀(72)는 제2 워드 라인(90)으로부터 전달받은 전기적 신호의 정보를 저장할 수 있다.
상기 크로스-포인트형 반도체 메모리 소자(100B)는 제2 워드 라인(90) 상의 캡핑 라이너 층(95) 및 캡핑 절연층(96)을 더 포함할 수 있다.
도 4a 및 4b 내지 14a 및 14b는 도 1a, 2a, 및 2b에 도시된 크로스-포인트형 반도체 메모리 소자(100A)를 형성하는 방법을 설명하는 도면들이다.
도 4a 및 4b를 참조하면, 본 개시의 일 실시예에 의한 크로스-포인트형 반도체 메모리 소자(100A)를 형성하는 방법은 언더레이어(10) 상에 워드 라인 물질층(20a) 및 셀 스택 물질층(CS1a)을 형성하는 것을 포함할 수 있다. 언더레이어(10)는 기판 또는 기판 상에 형성된 절연성 물질층을 포함할 수 있다. 예를 들어, 언더레이어(10)는 실리콘 기판, 실리콘 산화물(SiO2) 층, 또는 실리콘 질화물(SiN) 층, 기타 절연성 물질층들 중 하나를 포함할 수 있다.
워드 라인 물질층(20a)을 형성하는 것은 증착 공정을 수행하여 언더레이어(10) 상에 워드 라인 전극 물질층(22a) 및 워드 라인 배리어 물질층(23a)을 순차적으로 형성하는 것을 포함할 수 있다. 예를 들어, 워드 라인 배리어 물질층(23a)은 티타늄 질화물 (TiN) 같이 원자들의 확산을 막고 접착력을 강화시키는 물질을 포함할 수 있다. 워드 라인 전극 물질층(22a)은 낮은 저항을 갖는 전도체를 포함할 수 있다. 예를 들어, 워드 라인 전극 물질층(22a)은 텅스텐(W) 같은 금속을 포함할 수 있다. 일 실시예에서, 언더레이어(10)와 워드 라인 전극 물질층(22a) 사이에 워드 라인 배리어 물질층(23a)과 동일한 물질을 가진 배리어 물질층이 더 형성될 수 있다.
셀 스택 물질층(CS1a)을 형성하는 것은 워드 라인 물질층(20a) 상에 스위칭 소자 물질층(30a) 및 메모리 소자 물질층(40a)을 형성하는 것을 포함할 수 있다. 스위칭 소자 물질층(30a)을 형성하는 것은 증착 공정을 수행하여 워드 라인 물질층(20a) 상에 하부 전극 물질층(31a), 스위칭 물질층(32a), 및 중간 전극 물질층(33a)을 순차적으로 형성하는 것을 포함할 수 있다. 예를 들어, 하부 전극 물질층(31a) 및 중간 전극 물질층(33a)은 카본 같은 비금속 물질을 포함할 수 있다. 일 실시예에서, 하부 전극 물질층(31a) 및 중간 전극 물질층(33a)은 N-도핑된 카본을 포함할 수 있다. 예를 들어, N-도핑된 카본은 인(P; phosphorous), 비소(As; arsenic), 및/또는 안티몬(Sb; antimony) 같은 N-형 불순물을 포함할 수 있다. 스위칭 물질층(32a)은 오보닉 문턱 스위치(OTS: Ovonic Threshold Switch) 물질을 포함할 수 있다.
메모리 소자 물질층(40a)을 형성하는 것은 증착 공정을 수행하여 하부 인터페이스 물질층(41a), 메모리 셀 물질층(42a), 상부 인터페이스 물질층(43a), 및 상부 전극 물질층(45a)을 순차적으로 형성하는 것을 포함할 수 있다. 하부 인터페이스 물질층(41a) 및 상부 인터페이스 물질층(43a)을 형성하는 것은 증착 공정들을 수행하여 텅스텐(W) 같은 금속층을 형성하는 것을 포함할 수 있다. 메모리 셀 물질층(42a)을 형성하는 것은 증착 공정을 수행하여 저항 변화 물질, 상 변화 물질, 자기-저항 변화 물질, 전도성 브리지 물질, 또는 기타 다양한 가변 저항성 물질을 형성하는 것을 포함할 수 있다. 상부 전극 물질층(45a)을 형성하는 것은 증착 공정을 수행하여 카본 같은 물질을 포함하는 비금속 물질층을 형성하는 것을 포함할 수 있다. 예를 들어, 상부 전극 물질층(45a)은 하부 전극 물질층(31a) 또는 중간 전극 물질층(33a)과 동일한 물질을 포함할 수 있다.
도 5a 및 5b를 참조하면, 상기 방법은 X-방향 트리밍 공정을 수행하여 셀 스택 물질층(CS1a) 및 워드 라인 물질층(20a)을 패터닝하여 예비 셀 스택(CS1p) 및 워드 라인(20)을 형성하는 것을 포함할 수 있다. 예비 셀 스택(CS1p)은 예비 스위칭 소자(30b) 및 예비 메모리 소자(40b)를 포함할 수 있다. 예비 스위칭 소자(30b)는 예비 하부 전극(31b), 예비 스위칭 전극(32b), 및 예비 중간 전극(33b)을 포함할 수 있다. 예비 메모리 소자(40b)는 예비 하부 인터페이스(41b), 예비 메모리 셀(42b), 예비 상부 인터페이스(43b), 및 예비 상부 전극(45b)을 포함할 수 있다. 워드 라인(20)은 워드 라인 전극(22) 및 워드 라인 배리어 층(23)을 포함할 수 있다. 예비 셀 스택(CS1p)은 X-방향으로 연장하는 댐(dam) 또는 월(wall) 형태를 가질 수 있다. 워드 라인(20)은 X-방향을 따라 수평으로 연장할 수 있다. 예비 셀 스택들(CS1p) 사이에는 언더레이어(10)의 표면을 선택적으로 노출시키도록 X-방향으로 연장하는 트렌치 형태를 가진 X-방향 갭들(Gx1)이 형성될 수 있다.
도 6a 및 6b를 참조하면, 상기 방법은 워드 라인(20) 및 예비 셀 스택(CS1p)의 양 측벽들 상에 X-방향 스페이서(Sx1)를 컨포멀하게 형성하는 것을 포함할 수 있다. X-방향 스페이서(Sx1)는 워드 라인(20) 및 예비 셀 스택(CS1p)을 따라 X-방향으로 연장할 수 있다. X-방향 스페이서(Sx1)는 실리콘 질화물(SiN) 같은 절연성 물질을 포함할 수 있다.
도 7a 및 7b를 참조하면, 상기 방법은 하부 X-방향 갭-필 공정을 수행하여 X-방향 갭들(Gx1)을 채우는 하부 X-방향 갭-필 절연층(51x)을 형성하는 것을 포함할 수 있다. 하부 X-방향 갭-필 공정은 제1 소스 가스를 이용하여 수행될 수 있다. 제1 소스 가스는 제1 전구체와 제2 전구체를 포함할 수 있다. 제1 전구체는 상대적으로 우수한 흐름성 또는 낮은 점성을 가진 갭-필 물질층을 형성하기에 적합할 수 있고, 제2 전구체는 상대적으로 낮은 흐름성 또는 우수한 점성을 가진 갭-필 물질층을 형성하기에 적합할 수 있다. 제1 소스 가스에서, 제1 전구체와 제2 전구체의 볼륨 비율은 15:1 이상일 수 있다. 일 실시예에서, 제1 전구체와 제2 전구체의 볼륨 비율은 20:1 내지 50:1 정도를 가질 수 있다. 예를 들어, 제1 전구체는 옥타메틸싸이클로테트라실록산(OMCTS; OctaMethylCycloTetraSilioxane)을 포함할 수 있고, 및 제2 전구체는 테트라메톡시실란(TMOS; TetraMethoxySilane) 또는 테트라메틸오소실리케이트(TMOS; TetraMethlyOrthoSilicate)를 포함할 수 있다. 상기 하부 X-방향 갭-필 공정에 의해 형성된 하부 X-방향 갭-필 절연층(51x)은 우수한 흐름성(flowability)을 가질 수 있고, 또한, 적정한 량의 제2 전구체를 포함하므로, 주변 영역(PA)등으로 누출되기 전에 셀 영역(CA) 내의 예비 셀 스택들(CS1p) 사이의 X-방향 갭들(Gx1)을 충분히 채울 수 있다.
도 7c를 더 참조하여, 하부 X-방향 갭-필 절연층(51x)은 셀 영역(CA) 내에서 X-방향 갭들(Gx1)을 채울 수 있고, 주변 영역(PA) 내에서 언더레이어(10) 상에 얇게 형성될 수 있다. 예를 들어, 하부 X-방향 갭-필 절연층(51x)은 예비 셀 스택(CS1p)의 예비 상부 전극(45b)의 최상면과 공면을 갖거나 또는 약간 두껍게 형성될 수 있다. 본 실시예에서, 하부 X-방향 갭-필 절연층(51x)의 상면이 예비 상부 전극(45b)의 최상면보다 약간 높은 레벨에 위치하도록 도시되었다. 하부 X-방향 갭-필 공정에서, 워드 라인(20) 및 예비 셀 스택(CS1p)이 X-방향으로 연장하는 댐(dam) 모양을 가지므로, 하부 X-방향 갭-필 절연층(51x)은 셀 영역(CA) 내에서 X-방향 갭들(Gx1)을 빠르게 채울 수 있다. 하부 X-방향 갭-필 절연층(51x)은 셀 영역(CA) 내에서 주변 영역(PA) 내에서보다 매우 빠르게 형성될 수 있다.
제1 소스 가스에서, 제1 전구체의 볼륨 비율이 과도하게 높을 경우, 하부 X-방향 갭-필 절연층(51x)은 X-방향 갭들(Gx1)을 채우기 전에 주변 영역(PA)으로 누출될 수 있다. 제1 전구체의 볼륨 비율이 충분히 높지 못할 경우, 하부 X-방향 갭-필 절연층(51x)은 X-방향 갭들(Gx1)을 채우지 못하고 내부에 씸(seam) 또는 보이드(void)가 발생할 수 있고, 오버-행과 같은 모양이 형성될 수 있다.
도 8a 및 8b를 참조하면, 상기 방법은 상부 X-방향 갭-필 공정을 수행하여 하부 X-방향 갭-필 절연층(51x) 상에 상부 X-방향 갭-필 절연층(52x)을 형성하는 것을 포함할 수 있다. 상부 X-방향 갭-필 공정은 제2 소스 가스를 이용하여 수행될 수 있다. 제2 소스 가스도 상기 제1 전구체와 상기 제2 전구체를 포함할 수 있다. 제2 소스 가스에서, 상기 제1 전구체와 상기 제2 전구체의 볼륨 비율은 15:1 이하일 수 있다. 일 실시예에서, 상기 제1 전구체와 상기 제2 전구체의 볼륨 비율은 1:1 내지 10:1 정도를 가질 수 있다.
도 8c를 더 참조하여, 상부 X-방향 갭-필 절연층(52x)은 전체적으로 우수한 컨포머블리티를 가질 수 있다. 예를 들어, 상부 X-방향 갭-필 절연층(52x)은 셀 영역(CA) 및 주변 영역(PA) 내에서 실질적으로 균일하거나 또는 유사한 두께로 형성될 수 있다. 상부 X-방향 갭-필 절연층(52x)은 충분히 두꺼운 두께를 가질 수 있다.
제2 소스 가스는 제1 소스 가스보다 높은 볼륨 비율의 제2 전구체를 포함하으로, 상부 X-방향 갭-필 절연층(52x)은 하부 X-방향 갭-필 절연층(51x)보다 상대적으로 우수한 컨포머블리티(conformability)를 가질 수 있다. 따라서, 상부 X-방향 갭-필 절연층(52x)는 셀 영역(CA) 내의 하부 X-방향 갭-필 절연층(51x) 상에 충분한 두께로 형성될 수 있다. 이 공정에서, 상부 X-방향 갭-필 절연층(52x)은 실질적으로 X-방향 갭들(Gx1)을 채우지 않고, 하부 X-방향 갭-필 절연층(51x)을 덮지만, 본 개시의 기술적 사상을 이해하기 쉽도록, 커버링 절연층이 아니라 갭-필 절연층이라 명명된다. 그러나, 큐어링 공정이 수행되면 하부 X-방향 갭-필 절연층(51x)의 볼륨이 축소되므로, 상부 X-방향 갭-필 절연층(52x)이 X-방향 갭들(Gx1) 내부를 부분적으로 채우게 될 것이다.
도 9a 및 9b를 참조하면, 상기 방법은 큐어링 공정 및 평탄화 공정을 수행하여 하부 X-방향 갭-필 절연층(51x) 및 상부 X-방향 갭-필 절연층(52x)을 큐어링 및 평탄화하여 X-방향 갭-필 절연층(53x)을 형성하는 것을 포함할 수 있다. 큐어링 공정은 UV(ultra-violet) 빛을 이용한 UV-큐어링 공정을 포함할 수 있다. UV-큐어링 공정은 암모니아(NH3) 큐어링 공정 및 열 큐어링 공정에 비하여 짧은 시간 내에 더욱 충분히 내부의 수분 또는 솔벤트 성분을 외부로 배출시킬 수 있다. 도 8c를 다시 참조하여, 상부 X-방향 갭-필 절연층(52x)을 충분히 두껍게 형성하는 이유는 UV-큐어링 공정에 의해 하부 X-방향 갭-필 절연층(51x) 및 상부 X-방향 갭-필 절연층(52x)이 충분히 큐어링됨으로써 체적이 감소하는 것을 보상해주기 위한 것이다. 만약, 하부 X-방향 갭-필 절연층(51x) 상에 충분한 상부 X-방향 갭-필 절연층(52x)이 형성되지 않았다면, X-방향 갭-필 절연층(53x)이 X-방향 갭들(Gx1)이 충분히 채우지 못하거나, 또는 X-방향 갭들(Gx1) 내에 씸(seam) 이나 보이드가 형성될 수 있다. 평탄화 공정은 CMP(chemical mechanical polishing) 공정을 포함할 수 있다. 이 공정에서, X-방향 갭-필 절연층(53x)의 상면과 예비 상부 전극(45b)의 상면들은 공면을 가질 수 있다. (co-planar)
도 10a 및 10b를 참조하면, 상기 방법은 증착 공정을 수행하여 예비 상부 전극(45b) 및 X-방향 갭-필 절연층(53x) 상에 비트 라인 전극 물질층(50a)을 형성하는 것을 포함할 수 있다. 비트 라인 전극 물질층(50a)은 전도성 물질을 포함할 수 있다. 일 실시예에서, 비트 라인 전극 물질층(50a)은 텅스텐(W) 같은 금속을 포함할 수 있다.
도 11a 및 11b를 참조하면, 상기 방법은 Y-방향 트리밍 공정을 수행하여 비트 라인 물질층(50a), 예비 셀 스택(CS1p), X-방향 스페이서들(Sx1), 및 X-방향 갭-필 절연층(53x)을 선택적으로 제거하여 비트 라인(50) 및 셀 스택(CS1)을 형성하는 것을 포함할 수 있다. 비트 라인(50)은 Y-방향을 따라 수평으로 평행하게 연장할 수 있다. 셀 스택(CS1)은 기둥(pillar) 모양을 가질 수 있다. 셀 스택들(CS1)의 사이에는 워드 라인(10)의 표면을 선택적으로 노출시키도록 X-방향으로 연장하는 트렌치 형태를 가진 Y-방향 갭들(Gy1)이 형성될 수 있다.
도 12a 및 12b를 참조하면, 상기 방법은 비트 라인(50), 셀 스택(CS1), 및 X-방향 갭-필 절연층(53x)의 양 측벽들 상에 Y-방향 스페이서(Sy1)를 컨포멀하게 형성하는 것을 포함할 수 있다. Y-방향 스페이서(Sy1)는 셀 스택(CS1), 비트 라인(50), 및 X-방향 갭-필 절연층(53x)을 따라 Y-방향으로 연장할 수 있다. Y-방향 스페이서(Sy1)는 실리콘 질화물(SiN) 같은 절연성 물질을 포함할 수 있다.
도 13a 및 13b를 참조하면, 상기 방법은 하부 Y-방향 갭-필 공정을 수행하여 Y-방향 갭들(Gy1)을 채우는 하부 Y-방향 갭-필 절연층(51y)을 형성하고, 및 상부 Y-방향 갭-필 공정을 수행하여 하부 Y-방향 갭-필 절연층(51y) 상에 상부 Y-방향 갭-필 절연층(52y)을 형성하는 것을 포함할 수 있다. 하부 Y-방향 갭-필 공정은 위에서 설명된 하부 X-방향 갭-필 공정과 실질적으로 동일하거나 유사한 공정 조건들 하에서 수행될 수 있다. 예를 들어, 하부 Y-방향 갭-필 공정은 제1 소스 가스와 실질적으로 동일한 제3 소스 가스를 이용하여 수행될 수 있다. 하부 Y-방향 갭-필 절연층(51y)의 프로파일은 도 7c를 참조하여 이해될 수 있을 것이다. 예를 들어, 하부 Y-방향 갭-필 절연층(51y)은 셀 영역(CA) 내에서 Y-방향 갭들(Gy1)을 채울 수 있고, 주변 영역(PA) 내에서 얇게 형성될 수 있다. 하부 Y-방향 갭-필 절연층(51y)은 비트 라인들(50)의 최상면과 공면을 갖거나 또는 약간 두껍게 형성될 수 있다. 본 실시예에서, 하부 Y-방향 갭-필 절연층(51y)의 상면이 비트 라인(50)의 최상면보다 약간 높은 레벨에 위치하는 것이 도시되었다.
상부 Y-방향 갭-필 공정은 위에서 설명된 하부 Y-방향 갭-필 공정과 실질적으로 동일한 공정 조건들 하에서 수행될 수 있다. 예를 들어, 상부 Y-방향 갭-필 공정은 제2 소스 가스와 실질적으로 동일한 제4 소스 가스를 이용하여 수행될 수 있다.
상부 Y-방향 갭-필 절연층(52y)의 프로파일은 도 8c를 참조하여 이해될 수 있다. 상부 Y-방향 갭-필 절연층(52y)은 전체적으로 우수한 컨포머블리티를 가질 수 있다. 상부 Y-방향 갭-필 절연층(52y)은 충분히 두꺼운 두께를 가질 수 있다.
도 14a 및 14b를 참조하면, 상기 방법은 상기 방법은 큐어링 공정 및 평탄화 공정을 수행하여 하부 Y-방향 갭-필 절연층(51y) 및 상부 Y-방향 갭-필 절연층(52y)을 큐어링 및 평탄화하여 Y-방향 갭-필 절연층(53y)을 형성하는 것을 포함할 수 있다. 이 공정에서, Y-방향 스페이서(Sy1), Y-방향 갭-필 절연층(53y), 빛 비트 라인(50)의 상면들은 공면을 가질 수 있다.
이후, 도 2a 및 2b를 참조하면, 상기 방법은 평탄화된 X-방향 갭-필 절연층(53x), Y-방향 갭-필 절연층(53y), 및 비트 라인(50) 상에 캡핑 라이너 층(95) 및 캡핑 절연층(96)을 형성하는 것을 포함할 수 있다. 캡핑 라이너 층(95)을 형성하는 것은 증착 공정을 수행하여 X-방향 갭-필 절연층(53x), Y-방향 갭-필 절연층(53y), 및 비트 라인(50) 상에 컨포멀하게 절연층을 형성하는 것을 포함할 수 있다. 예를 들어, 캡핑 라이너 층(95)은 실리콘 질화물(SiN) 같이 상대적으로 치밀한 절연물을 포함할 수 있다. 캡핑 절연층(96)을 형성하는 것을 증착 공정을 수행하여 캡핑 라이너 층(95) 상에 상대적으로 두껍게 절연물 층을 형성하는 것을 포함할 수 있다. 예를 들어, 캡핑 절연층(96)은 실리콘 산화물(SiO2) 같이 상대적으로 소프트한 절연물을 포함할 수 있다.
도 4a 및 4b 내지 도 24a 및 24b는 본 개시의 일 실시예에 의한 크로스-포인트형 반도체 메모리 소자(100B)를 형성하는 방법을 설명하는 도면들이다.
먼저, 상기 방법은 도 4a 및 4b를 참조하여 설명된 공정들을 수행하여 언더레이어(10) 상에 제1 워드 라인 물질층(20a) 및 제1 셀 스택 물질층(CS1a)을 형성하는 것을 포함할 수 있다. 제1 워드 라인 물질층(20a)을 형성하는 것은 제1 워드 라인 전극 물질층(22a) 및 제1 워드 라인 배리어 물질층(23a)을 형성하는 것을 포함할 수 있다. 제1 셀 스택 물질층(CS1a)을 형성하는 것은 제1 워드 라인 물질층(20a) 상에 제1 스위칭 소자 물질층(30a) 및 제1 메모리 소자 물질층(40a)을 형성하는 것을 포함할 수 있다. 제1 스위칭 소자 물질층(30a)을 형성하는 것은 증착 공정을 수행하여 제1 하부 전극 물질층(31a), 제1 스위칭 물질층(32a), 및 제1 중간 전극 물질층(33a)을 순차적으로 형성하는 것을 포함할 수 있다. 제1 메모리 소자 물질층(40a)을 형성하는 것은 증착 공정을 수행하여 제1 하부 인터페이스 물질층(41a), 제1 메모리 셀 물질층(42a), 제1 상부 인터페이스 물질층(43a), 및 제1 상부 전극 물질층(45a)을 순차적으로 형성하는 것을 포함할 수 있다.
이어서, 상기 방법은: 도 15a 및 15b를 참조하고,
도 5a 및 5b를 더 참조하여, 제1 X-방향 트리밍 공정을 수행하여 제1 셀 스택 물질층(CS1a) 및 제1 워드 라인 물질층(20a)을 패터닝하여 제1 예비 셀 스택(CS1p), 제1 워드 라인(20), 및 제1 X-방향 갭(Gx1)을 형성하고,
도 6a 및 6b를 참조하여 설명된 공정들을 수행하여 제1 예비 셀 스택 (CS1p)의 양 측벽들 상에 제1 X-방향 스페이서(Sx1)를 컨포멀하게 형성하고,
도 7a 내지 7c를 참조하여 설명된 공정들을 수행하여 제1 X-방향 갭(Gx1)을 채우는 제1 하부 X-방향 갭-필 절연층(51x)을 형성하고,
도 8a 내지 8c를 참조하여 설명된 공정들을 수행하여 제1 상부 X-방향 갭-필 공정을 수행하여 제1 하부 X-방향 갭-필 절연층(51x) 상에 제1 상부 X-방향 갭-필 절연층(52x)을 형성하고,
도 9a 및 9b를 참조하여 설명된 공정들을 수행하여 제1 X-방향 갭-필 절연층(53x)을 형성하고,
도 10a 및 10b를 참조하여 설명된 공정들을 수행하여 제1 예비 셀 스택(CS1p) 상의 제1 예비 상부 전극(45b) 및 제1 X-방향 갭-필 절연층(53x) 상에 공통 비트 라인 전극 물질층(50a)을 형성하고,
도 11a 및 11b를 참조하여 제1 Y-방향 트리밍 공정을 수행하여 공통 비트 라인 물질층(50a), 제1 예비 셀 스택(CS1p), 제1 X-방향 스페이서(Sx1), 및 제1 X-방향 갭-필 절연층(53x)을 패터닝하여 공통 비트 라인(50), 및 제1 셀 스택(CS1), 및 제1 Y-방향 갭(Gy1)을 형성하고,
도 12a 및 12b를 참조하여 설명된 공정들을 수행하여 제1 셀 스택(CS1) 및 공통 비트 라인(50)의 양 측면들 상에 제1 Y-방향 스페이서(Sy1)를 컨포멀하게 형성하고,
도 13a 및 13b를 참조하여 설명된 공정들을 수행하여 제1 하부 Y-방향 갭-필 절연층(51y) 및 제1 상부 Y-방향 갭-필 절연층(52y)을 형성하고, 및
도 14a 및 14b를 참조하여 설명된 공정들을 수행하여 제1 Y-방향 갭-필 절연층(53y)을 형성하는 것을 포함할 수 있다.
이어서, 도 15a 및 15b를 참조하면, 상기 방법은 증착 공정을 수행하여 공통 비트 라인(50) 및 제1 Y-방향 갭-필 절연층(52y) 상에 제2 셀 스택 물질층(CS2a)을 형성하는 것을 포함할 수 있다. 제2 셀 스택 물질층(CS2a)은 제2 메모리 소자 물질층(70a) 및 제2 스위칭 소자 물질층(80a)을 포함할 수 있다. 제2 메모리 소자 물질층(70a)은 제2 하부 전극 물질층(60a), 제2 하부 인터페이스 물질층(71a), 제2 메모리 셀 물질층(72a), 및 제2 상부 인터페이스 물질층(73a)을 포함할 수 있다. 제2 스위칭 소자 물질층(80a)은 제2 중간 전극 물질층(81a), 제2 스위칭 물질층(82a), 및 제2 상부 전극 물질층(83a)을 포함할 수 있다. 제2 하부 전극 물질층(60a)은 제1 상부 전극 물질층(45a)과 동일한 물질을 포함할 수 있고, 제2 하부 인터페이스 물질층(71a)은 제1 상부 인터페이스 물질층(43a)과 동일한 물질을 포함할 수 있고, 제2 메모리 셀 물질층(72a)은 제1 메모리 셀 물질층(42a)과 동일한 물질을 포함할 수 있고, 제2 상부 인터페이스 물질층(73a)은 제1 하부 인터페이스 물질층(41a)과 동일한 물질을 포함할 수 있고, 제2 중간 전극 물질층(81a)은 제1 중간 전극 물질층(33a)과 동일한 물질을 포함할 수 있고, 제2 스위칭 물질층(82a)은 제1 스위칭 물질층(32a)과 동일한 물질을 포함할 수 있고, 및 제2 상부 전극 물질층(83a)은 제1 하부 전극 물질층(31a)과 동일한 물질을 포함할 수 있다.
도 16a 및 16b를 참조하면, 상기 방법은 제2 Y-방향 트리밍 공정을 수행하여 제2 예비 셀 스택(CS2p)을 형성하는 것을 포함할 수 있다. 제2 예비 셀 스택(CS2p) 사이 및 제2 예비 하부 전극들(60b) 사이에 제2 Y-방향 갭(Gy2)이 형성될 수 있다. 제2 예비 셀 스택(CS2p)은 각각, 제2 예비 하부 전극(60b), 제2 예비 메모리 소자(70b), 및 제2 예비 스위칭 소자(80b)를 포함할 수 있다. 제2 예비 메모리 소자(70b)는 제2 예비 하부 인터페이스(71b), 제2 예비 메모리 셀(72b), 및 제2 상부 인터페이스(73b)를 포함할 수 있다. 제2 예비 스위칭 소자(80b)는 제2 예비 중간 전극(81b), 제2 예비 메모리 셀(82b), 및 제2 예비 상부 전극(83b)을 포함할 수 있다.
도 17a 및 17b를 참조하면, 상기 방법은 제2 예비 셀 스택(CS2p)의 양 측벽들 상에 제2 Y-방향 스페이서(Sy2)를 컨포멀하게 형성하는 것을 포함할 수 있다.
도 18a 및 18b를 참조하면, 상기 방법은 제2 Y-방향 갭(Gy2)을 채우도록 제2 하부 Y-방향 갭-필 절연층(55y) 및 제2 상부 Y-방향 갭-필 절연층(56y)을 형성하는 것을 포함할 수 있다. 이 공정은 도 7a 내지 7c 및 도 8a 내지 8c를 더 참조하여 보다 상세하게 이해될 수 있을 것이다. 예를 들어, 제2 하부 Y-방향 갭-필 절연층(55y)은 제1 소스 가스와 실질적으로 동일한 제5 소스 가스를 이용하는 제2 하부 Y-방향 갭-필 공정을 통하여 형성될 수 있고, 및 제2 상부 Y-방향 갭-필 절연층(56y)은 제2 소스 가스와 실질적으로 동일한 제6 소스 가스를 이용하는 제2 상부 Y-방향 갭-필 공정을 통하여 형성될 수 있다.
도 19a 및 19b를 참조하면, 상기 방법은 큐어링 공정 및 평탄화 공정을 수행하여 제2 하부 Y-방향 갭-필 절연층(55y) 및 제2 상부 Y-방향 갭-필 절연층(56y)을 큐어링 및 평탄화하여 제2 Y-방향 갭-필 절연층(57y)을 형성하는 것을 포함할 수 있다.
도 20a 및 20b를 참조하면, 상기 방법은 제2 예비 셀 스택(CS2p) 및 제2 Y-방향 갭-필 절연층(57y) 상에 제2 워드 라인 물질층(90a)을 형성하는 것을 포함할 수 있다. 제2 워드 라인 물질층(90a)은 제2 워드 라인 배리어 물질층(91a) 및 제2 워드 라인 전극 물질층(92a)을 형성하는 것을 포함할 수 있다. 제2 워드 라인 배리어 물질층(91a)은 제1 워드 라인 배리어 물질층(23a)과 동일한 물질을 포함할 수 있고, 및 제2 워드 라인 전극 물질층(92a)은 제1 워드 라인 전극 물질층(22a)과 동일한 물질을 포함할 수 있다.
도 21a 및 21b를 참조하면, 상기 방법은 제2 X-방향 트리밍 공정을 수행하여 제2 워드 라인(90) 및 제2 셀 스택(CS2)을 형성하는 것을 포함할 수 있다. 제2 셀 스택들(CS2) 사이에 제2 X-방향 갭(Gx2)이 형성될 수 있다. 제2 워드 라인(90)은 제2 워드 라인 배리어 층(91) 및 제2 워드 라인 전극(92)을 포함할 수 있다.
도 22a 및 22b를 참조하면, 상기 방법은 제2 셀 스택(CS2) 및 제2 워드 라인(90)의 양 측벽들 상에 제2 X-방향 스페이서(Sx2)를 컨포멀하게 형성하는 것을 포함할 수 있다.
도 23a 및 23b를 참조하면, 상기 방법은 제2 X-방향 갭(Gx2)을 채우도록 제2 하부 X-방향 갭-필 절연층(55x) 및 제2 상부 X-방향 갭-필 절연층(56x)을 형성하는 것을 포함할 수 있다. 이 공정은 도 7a 내지 7c 및 도 8a 내지 8c를 더 참조하여 보다 상세하게 이해될 수 있을 것이다. 예를 들어, 제2 하부 X-방향 갭-필 절연층(55x)은 제1 소스 가스와 실질적으로 동일한 제7 소스 가스를 이용하는 제2 하부 X-방향 갭-필 공정을 통하여 형성될 수 있고, 및 제2 상부 X-방향 갭-필 절연층(56x)은 제2 소스 가스와 실질적으로 동일한 제8 소스 가스를 이용하는 제2 상부 X-방향 갭-필 공정을 통하여 형성될 수 있다.
도 24a 및 24b를 참조하면, 상기 방법은 큐어링 공정 및 평탄화 공정을 수행하여 제2 하부 X-방향 갭-필 절연층(55x) 및 제2 상부 X-방향 갭-필 절연층(56x)을 큐어링 및 평탄화하여 제2 X-방향 갭-필 절연층(57x)을 형성하는 것을 포함할 수 있다.
이후, 도 3a 및 3b를 참조하면, 상기 방법은 평탄화된 제2 X-방향 갭-필 절연층(57x) 및 제2 워드 라인(90) 상에 캡핑 라이너 층(95) 및 캡핑 절연층(96)을 형성하는 것을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100A, 100B: 상 변화 메모리 소자
WL: 워드 라인 WL1: 제1 워드 라인
WL2: 제2부 워드 라인 BL: 비트 라인
BLc: 공통 비트 라인 CS: (제1) 셀 스택
CS1: 제1 셀 스택 CS2: 제2 셀 스택
10: 언더레이어 20: (제1) 워드 라인
22: (제1) 워드 라인 전극 23: (제1) 워드 라인 배리어 층
30: (제1) 스위칭 소자 31: (제1) 하부 전극
32: (제1) 스위칭 전극 33: (제1) 중간 전극
40: (제1) 메모리 소자 41: (제1) 하부 인터페이스
42: (제1) 메모리 셀 43: (제1) 상부 인터페이스
45: (제1) 상부 전극 45a: (제1) 상부 전극 물질층
45b: (제1) 예비 상부 전극 50: (공통) 비트 라인 전극
50a: (공통) 비트 라인 전극 물질층
S1x: 제1 X-방향 스페이서 S1y: 제1 Y-방향 스페이서
51x: 제1 하부 X-방향 갭-필 절연층
51y: 제1 하부 Y-방향 갭-필 절연층
52x: 제1 상부 X-방향 갭-필 절연층
52y: 제1 상부 Y-방향 갭-필 절연층
53x: 제1 X-방향 갭-필 절연층 53y: 제1 Y-방향 갭-필 절연층
S2x: 제2 X-방향 스페이서 S2y: 제2 Y-방향 스페이서
55x: 제2 하부 X-방향 갭-필 절연층
55y: 제2 하부 Y-방향 갭-필 절연층
56x: 제2 상부 X-방향 갭-필 절연층
56y: 제2 상부 Y-방향 갭-필 절연층
57x: 제2 X-방향 갭-필 절연층 57y: 제2 Y-방향 갭-필 절연층
60: 제2 하부 전극 60a: 제2 하부 전극 물질층
60b: 제2 예비 하부 전극 70: 제2 메모리 소자
71: 제2 하부 인터페이스 72: 제2 메모리 셀
73: 제2 상부 인터페이스 80: 제2 스위칭 소자
81: 제2 중간 전극 82: 제2 스위칭 전극
83: 제2 상부 전극 90: 제2 워드 라인
91: 제2 워드 라인 배리어 층 92: 제2 워드 라인 전극
95: 캡핑 라이너 층 96: 캡핑 절연층

Claims (10)

  1. 언더레이어 상에 제1 워드 라인 물질층 및 제1 셀 스택 물질층을 형성하고,
    제1 X-방향 트리밍 공정을 수행하여 상기 제1 셀 스택 물질층 및 상기 제1 워드 라인 물질층을 패터닝하여 제1 예비 셀 스택들 및 제1 워드 라인들을 형성하되, 상기 제1 예비 셀 스택들 및 상기 제1 워드 라인들은 X-방향으로 연장하고, 상기 제1 예비 셀 스택들의 사이에 상기 X-방향으로 연장하는 제1 X-방향 갭들이 형성되고,
    제1 하부 X-방향 갭-필 공정을 수행하여 상기 제1 X-방향 갭들을 채우는 제1 하부 X-방향 갭-필 절연층을 형성하고,
    제1 상부 X-방향 갭-필 공정을 수행하여 상기 제1 하부 X-방향 갭-필 절연층 상에 제1 상부 X-방향 갭-필 절연층을 형성하고, 및
    상기 제1 하부 X-방향 갭-필 절연층 및 상기 제1 상부 X-방향 갭-필 절연층을 큐어링 및 평탄화하여 제1 X-방향 갭-필 절연층을 형성하는 것을 포함하고,
    상기 제1 하부 X-방향 갭-필 공정은 제1 전구체 및 제2 전구체를 포함하는 제1 소스 가스를 이용하여 수행되고, 및
    상기 제1 상부 X-방향 갭-필 공정은 상기 제1 전구체 및 상기 제2 전구체를 포함하는 제2 소스 가스를 이용하여 수행되고,
    상기 제1 소스 가스 내의 상기 제1 전구체와 상기 제2 전구체의 볼륨 비율은 15:1 보다 크고, 및
    상기 제2 소스 가스 내의 상기 제1 전구체와 상기 제2 전구체의 볼륨 비율은 15:1 보다 작은 크로스-포인트형 반도체 메모리 소자 형성 방법.
  2. 제1항에 있어서,
    상기 제1 전구체는 OctaMethylCycloTetraSilioxane을 포함하는 크로스-포인트형 반도체 메모리 소자 형성 방법.
  3. 제1항에 있어서,
    상기 제2 전구체는 TetraMethOxySilane 또는 TetraMethylOrthoSilicate 중 적어도 하나를 포함하는 크로스-포인트형 반도체 메모리 소자 형성 방법.
  4. 제1항에 있어서,
    상기 제1 소스 가스 내의 상기 제1 전구체와 상기 제2 전구체의 비율은 20:1 내지 50:1 이고, 및
    상기 제2 소스 가스 내의 상기 제1 전구체와 상기 제2 전구체의 비율은 1:1 내지 10:1 인 크로스-포인트형 반도체 메모리 소자 형성 방법.
  5. 제1항에 있어서,
    상기 제1 예비 셀 스택들 및 상기 제1 X-방향 갭-필 절연층 상에 비트 라인 물질층을 형성하고,
    제1 Y-방향 트리밍 공정을 수행하여 상기 비트 라인 물질층 및 상기 제1 예비 셀 스택들을 패터닝하여 제1 셀 스택들 및 비트 라인들을 형성하되, 상기 제1 셀 스택들은 기둥 모양을 갖고, 및 상기 비트 라인들은 Y-방향으로 연장하고, 및 상기 제1 셀 스택들 사이에 상기 Y-방향으로 연장하는 제1 Y-방향 갭들이 형성되고,
    제1 하부 Y-방향 갭-필 공정을 수행하여 상기 제1 Y-방향 갭들을 채우는 제1 하부 Y-방향 갭-필 절연층을 형성하고,
    제1 상부 Y-방향 갭-필 공정을 수행하여 상기 제1 하부 Y-방향 갭-필 절연층 상에 제1 상부 Y-방향 갭-필 절연층을 형성하고, 및
    상기 제1 하부 Y-방향 갭-필 절연층 및 상기 제1 상부 Y-방향 갭-필 절연층을 큐어링 및 평탄화하여 제1 Y-방향 갭-필 절연층을 형성하는 것을 더 포함하고,
    상기 제1 하부 Y-방향 갭-필 공정은 상기 제1 전구체 및 상기 제2 전구체를 포함하는 제3 소스 가스를 이용하여 수행되고, 및
    상기 제1 상부 Y-방향 갭-필 공정은 상기 제1 전구체 및 상기 제2 전구체를 포함하는 제4 소스 가스를 이용하여 수행되고,
    상기 제3 소스 가스 내의 상기 제1 전구체와 상기 제2 전구체의 볼륨 비율은 15:1 보다 크고, 및
    상기 제4 소스 가스 내의 상기 제1 전구체와 상기 제2 전구체의 볼륨 비율은 15:1 보다 작은 크로스-포인트형 반도체 메모리 소자 형성 방법.
  6. 제5항에 있어서,
    상기 제1 셀 스택들은 각각, 제1 스위칭 소자, 제1 메모리 소자, 및 제1 상부 전극을 포함하고,
    상기 제1 스위칭 소자는 제1 하부 전극, 제1 스위칭 전극, 및 제1 중간 전극을 포함하고,
    상기 제1 메모리 소자는 제1 메모리 셀을 포함하는 크로스-포인트형 반도체 메모리 소자 형성 방법.
  7. 제5항에 있어서,
    상기 비트 라인들 및 상기 Y-방향 갭-필 절연층 상에 제2 셀 스택 물질층을 형성하고,
    제2 Y-방향 트리밍 공정을 수행하여 상기 제2 셀 스택 물질층을 패터닝하여 제2 예비 셀 스택들을 형성하되, 상기 제2 예비 셀 스택들 사이에 제2 Y-방향 갭들이 형성되고,
    제2 하부 Y-방향 갭-필 공정을 수행하여 상기 제2 Y-방향 갭들을 채우는 제2 하부 Y-방향 갭-필 절연층을 형성하고,
    제2 상부 Y-방향 갭-필 공정을 수행하여 상기 제2 하부 Y-방향 갭-필 절연층 상에 제2 상부 Y-방향 갭-필 절연층을 형성하고, 및
    상기 제2 하부 Y-방향 갭-필 절연층 및 상기 제2 상부 Y-방향 갭-필 절연층을 큐어링 및 평탄화하여 제2 Y-방향 갭-필 절연층을 형성하는 것을 더 포함하고,
    상기 제2 하부 Y-방향 갭-필 공정은 상기 제1 전구체 및 상기 제2 전구체를 포함하는 제5 소스 가스를 이용하여 수행되고, 및
    상기 제2 상부 Y-방향 갭-필 공정은 상기 제1 전구체 및 상기 제2 전구체를 포함하는 제6 소스 가스를 이용하여 수행되고,
    상기 제5 소스 가스 내의 상기 제1 전구체와 상기 제2 전구체의 볼륨 비율은 15:1 보다 크고, 및
    상기 제6 소스 가스 내의 상기 제1 전구체와 상기 제2 전구체의 볼륨 비율은 15:1 보다 작은 크로스-포인트형 반도체 메모리 소자 형성 방법.
  8. 제7항에 있어서,
    상기 제2 예비 셀 스택들 및 상기 제2 Y-방향 갭-필 절연층 상에 제2 워드 라인 물질층을 형성하고,
    제2 X-방향 트리밍 공정을 수행하여 상기 제2 워드 라인 물질층 및 상기 제2 예비 셀 스택들을 패터닝하여 제2 워드 라인들 및 제2 셀 스택들을 형성하되, 상기 제2 셀 스택들 사이에 제2 X-방향 갭들이 형성되고,
    제2 하부 X-방향 갭-필 공정을 수행하여 상기 제2 X-방향 갭들을 채우는 제2 하부 X-방향 갭-필 절연층을 형성하고,
    제2 상부 X-방향 갭-필 공정을 수행하여 상기 제2 하부 X-방향 갭-필 절연층 상에 제2 상부 X-방향 갭-필 절연층을 형성하고, 및
    상기 제2 하부 X-방향 갭-필 절연층 및 상기 제2 상부 X-방향 갭-필 절연층을 큐어링 및 평탄화하여 제2 X-방향 갭-필 절연층을 형성하는 것을 더 포함하고,
    상기 제2 하부 X-방향 갭-필 공정은 상기 제1 전구체 및 상기 제2 전구체를 포함하는 제7 소스 가스를 이용하여 수행되고, 및
    상기 제2 상부 X-방향 갭-필 공정은 상기 제1 전구체 및 상기 제2 전구체를 포함하는 제8 소스 가스를 이용하여 수행되고,
    상기 제7 소스 가스 내의 상기 제1 전구체와 상기 제2 전구체의 볼륨 비율은 15:1 보다 크고, 및
    상기 제8 소스 가스 내의 상기 제1 전구체와 상기 제2 전구체의 볼륨 비율은 15:1 보다 작은 크로스-포인트형 반도체 메모리 소자 형성 방법.
  9. 언더레이어 상에 워드 라인들 및 셀 스택들을 형성하되, 상기 셀 스택들 사이에 갭들이 형성되고,
    하부 갭-필 공정을 수행하여 상기 갭들 내에 하부 갭-필 절연층을 형성하고,
    상부 갭-필 공정을 수행하여 상기 하부 갭-필 절연층 상에 상부 갭-필 절연층을 형성하고,
    상기 하부 갭-필 절연층 및 상기 상부 갭-필 절연층을 큐어링하여 갭-필 절연층을 형성하고, 및
    상기 셀 스택들 및 상기 갭-필 절연층 상에 비트 라인들을 형성하는 것을 포함하고,
    상기 하부 갭-필 공정은 제1 전구체 및 제2 전구체를 포함하는 제1 소스 가스를 이용하여 수행되고, 및
    상기 상부 갭-필 공정은 상기 제1 전구체 및 상기 제2 전구체를 포함하는 제2 소스 가스를 이용하여 수행되고,
    상기 제1 전구체는 OMCTS (OctaMethylCycloTetraSilioxane)를 포함하고,
    상기 제2 전구체는 TetraMethOxySilane 또는 TetraMethylOrthoSilicate 중 적어도 하나를 포함하고,
    상기 제1 소스 가스 내의 상기 제1 전구체와 상기 제2 전구체의 볼륨 비율은 15:1 보다 크고, 및
    상기 제2 소스 가스 내의 상기 제1 전구체와 상기 제2 전구체의 볼륨 비율은 15:1 보다 작은 크로스-포인트형 반도체 메모리 소자 형성 방법.
  10. 언더레이어 상에 워드 라인 물질층 및 셀 스택 물질층을 형성하고,
    X-방향 트리밍 공정을 수행하여 예비 셀 스택들 및 워드 라인들을 형성하되, 상기 예비 셀 스택들 및 상기 워드 라인들은 X-방향으로 연장하고, 상기 예비 셀 스택들의 사이에 상기 X-방향으로 연장하는 X-방향 갭들이 형성되고,
    상기 X-방향 갭들 내의 상기 워드 라인들 및 상기 예비 셀 스택들의 양 측벽들 상에 X-방향 스페이서들을 형성하고,
    하부 X-방향 갭-필 공정을 수행하여 상기 X-방향 스페이서들 사이의 상기 X-방향 갭들을 채우는 하부 X-방향 갭-필 절연층을 형성하고,
    상부 X-방향 갭-필 공정을 수행하여 상기 하부 X-방향 갭-필 절연층 상에 상부 X-방향 갭-필 절연층을 형성하고, 및
    상기 하부 X-방향 갭-필 절연층 및 상기 상부 X-방향 갭-필 절연층을 큐어링 및 평탄화하여 X-방향 갭-필 절연층을 형성하고,
    Y-방향 트리밍 공정을 수행하여 셀 스택들을 형성하되, 상기 셀 스택들은 기둥 모양을 갖고, 상기 셀 스택들의 사이에 Y-방향으로 연장하는 Y-방향 갭들이 형성되고,
    상기 Y-방향 갭들 내의 상기 셀 스택들 및 상기 X-방향 갭-필 절연층의 양 측벽들 상에 Y-방향 스페이서들을 형성하고,
    하부 Y-방향 갭-필 공정을 수행하여 상기 Y-방향 스페이서들 사이의 상기 Y-방향 갭들을 채우는 하부 Y-방향 갭-필 절연층을 형성하고,
    상부 Y-방향 갭-필 공정을 수행하여 상기 하부 Y-방향 갭-필 절연층 상에 상부 Y-방향 갭-필 절연층을 형성하고,
    상기 하부 Y-방향 갭-필 절연층 및 상기 상부 Y-방향 갭-필 절연층을 큐어링 및 평탄화하여 Y-방향 갭-필 절연층을 형성하는 것을 포함하고,
    상기 하부 X-방향 갭-필 공정 및 상기 하부 Y-방향 갭-필 공정은 제1 전구체 및 제2 전구체를 포함하는 제1 소스 가스를 이용하여 수행되고, 및
    상기 상부 X-방향 갭-필 공정 및 상기 상부 Y-방향 갭-필 공정은 상기 제1 전구체 및 상기 제2 전구체를 포함하는 제2 소스 가스를 이용하여 수행되고,
    상기 제1 소스 가스 내의 상기 제1 전구체와 상기 제2 전구체의 제1 볼륨 비율은 15:1 보다 크고,
    상기 제2 소스 가스 내의 상기 제1 전구체와 상기 제2 전구체의 제2 볼륨 비율은 15:1 보다 작은 크로스-포인트형 반도체 메모리 소자 형성 방법.
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