KR102100886B1 - 계층화된 트렌치 전도체들을 갖는 집적 회로 - Google Patents

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Abstract

집적 회로는 다층 스택, 및 다층 스택 내로 그리고 다층 스택 아래의 전도체 층 내로 연장하는 복수의 계층화된 전도체들을 포함한다. 계층화된 전도체는 기판 내의 전도성 층과 오믹 전기 접촉하는 하단 전도체 층, 하단 전도체 층 위에 있으며 대응하는 트렌치의 측벽의 일 부분을 라이닝하는 중간 전도성 라이너 층, 및 상단 전도성 라이너 층 상의 상단 전도체 층을 갖는다.

Description

계층화된 트렌치 전도체들을 갖는 집적 회로{INTEGRATED CIRCUIT DEVICE WITH LAYERED TRENCH CONDUCTORS}
계속 출원 데이터
본 출원은 2017년 03월 17일자로 출원된 미국 특허 출원 번호 제15/462,201호의 일부 계속 출원으로서, 이는 그 전체가 완전하게 기술되는 것처럼 본원에 참조로서 포함된다.
기술분야
본 기술은, 트렌치 전도체들을 갖는, 고밀도 메모리 디바이스들을 포함하는 집적 회로 디바이스들에 관한 것이다.
더 큰 저장 용량을 달성하기 위하여 다수의 레벨들의 메모리 셀들을 스택(stack)하는 것이 제안되었다. 연구원들은 다양한 구조들, 예컨대, 비트 코스트 스케일러블(Bit Cost Scalable; BiCS) 메모리, 테라비트 셀 어레이 트랜지스터(Terabit Cell Array Transistor; TCAT) 및 수직 NAND(Vertical NAND; V-NAND)를 개발하였다. 절연(또는 비활성) 층들에 의해 분리되는 활성 층들의 스택들을 포함하는 이러한 유형들의 구조체들 및 다른 복합 구조체들에 대하여, 스택들 위에 주변 회로들에 대한 연결을 위하여 사용되는 패턴화된 금속 층들을 가지거나 또는 상부 층들을 가지고 스택들 내에 깊이 반도체 연결 층들을 형성하는 것이 보통 유용하다. 이러한 전도체들이 낮은 저항 및 높은 전류 용량을 요구할 때, 이들은, 원통형 또는 대략 원통형의 비아(via)들에 형성된 필라(pillar) 형상의 층간(interlayer) 전도체들이 아니라, 스택들을 관통해 커팅(cut)된 세장형(elongated) 트렌치들을 충전(fill)함으로써 형성될 수 있다.
그러나, 이러한 전도체-충전형 트렌치들을 형성하는 것이 어려울 수 있다. 일단 층들의 스택 내에 높은 종횡비의 트렌치가 형성되면, 이는 반드시 전도체로 충전되어야만 한다. 깊은 트렌치들을 충전하는 것이 스택된 구조체에 응력을 가할 수 있다. 10 이상의 종횡비를 갖는 트렌치 깊이가 1 마이크론에 도달하고 이를 초과할 때, 응력이 트렌치들 및 트렌치들 근처의 디바이스들의 변형을 초래할 수 있다. 이는, 이러한 유형의 다수의 평행한 전도체들이 형성될 때 특히 문제가 될 수 있다.
더 큰 밀도 저장을 가질 수록, 구조체는 더 많은 레벨의 메모리 셀들을 필요로 할 것이며, 동시에 제조 프로세스에서 더 깊은 높은 종횡비의 트렌치들의 형성이 요구될 것이다. 트렌치들 및 트렌치들 사이의 디바이스들의 변형은 스택 내의 전도성 라인들을 BEOL(backend of line) 라우팅(routing)들에 연결하는 난제를 제공할 수 있다.
도 1의 예시는 3차원(3D) NAND 비-휘발성 메모리 디바이스를 나타내며, 이는, 스택 내에 복수의 메모리 필라들(예를 들어, 130-137)을 갖는, 교번하는 전도성 층들(예를 들어, 활성 층들(111, 113, 115, 117)) 및 절연 층들(예를 들어, 비활성 층들(110, 112, 116, 118))의 스택을 갖는다. 도 1에서 보여지는 바와 같이, 예시된 트렌치 전도체들(전도성 라인들)(120, 121, 122, 및 123)은, 웨이퍼의 굽음/뒤틀림, 막(film) 증착에 의해 초래되는 인장/압축 응력 및 온도 변화에 기인하는 열 팽창 등과 같은 프로세스 응력들에 기인하여 변형된다. 이러한 예시는, 이러한 변형이 필라들 및 전도성 라인들의 위치의 변화를 초래할 수 있다는 것을 보여준다. 이러한 위치의 변화는 상부 층 구조체들과의 정렬 문제를 초래할 수 있으며, BEOL(back-end-of-line)에 대한 오연결(misconnection) 및/또는 이의 오정렬(misalignment)을 야기할 수 있다.
다른 집적 회로들은, 마찬가지로 굽음 및 뒤틀림을 겪을 수 있는 트렌치 전도체들을 포함하는 2D 또는 3D 회로 구조체들을 포함한다.
이러한 문제들은, 트렌치 전도체들이 10 이상의 종횡비 및 1 마이크론 이상의 깊이를 갖는 트렌치들 내에 형성될 때 더 발생하기 쉽다.
감소된 변형을 가지고 복수의 고-종횡비-트렌치들 내에 복수의 트렌치 전도체들을 형성하는 것이 바람직하다. 이는 BEOL 라우팅들 및 다른 구조체들에 대한 정렬 허용 오차를 개선할 수 있으며, 달리 집적 회로들 내의 신뢰성 및 밀도를 개선할 수 있다.
형성되는 디바이스의 응력 유도형 변형을 감소시킬 수 있는 세장형의 전도체-충전형 트렌치들(즉, 트렌치 전도체들) 및 결과적인 구조체를 만들기 위한 프로세스들이 설명된다. 따라서, 일 측면에 있어서, 본원에서 설명되는 집적 회로는, 기판 위에 활성 및 비활성 층들의 다층 스택을 포함할 수 있는 회로 구조체; 회로 구조체 내의 복수의 세장형 트렌치들로서, 복수의 세장형 트렌치들은 회로 구조체를 통해 다층 스택 아래의 기판까지 연장하며 측벽들을 갖는, 복수의 세장형 트렌치들; 및 복수의 세장형 트렌치들의 대응하는 세장형 트렌치들을 충전하는 복수의 계층화된(layered) 트렌치 전도체들을 포함한다. 본원에서 설명되는 실시예들에 있어서, 복수의 트렌치 계층화된 전도체들의 계층화된 트렌치 전도체는, 기판과 전기적으로 접촉하는 하단 전도체 층, 하단 전도체 층 위의 상단 전도체 층, 대응하는 트렌치의 측벽들의 일 부분과 상단 전도체 층 사이의 중간 유전체 또는 전도성 층을 포함한다.
다른 측면에 따르면, 복수의 트렌치 전도체의 트렌치 전도체는 대응하는 세장형 트렌치의 측벽들과 컨포멀(conformal)하며 기판과 전기적으로 접촉하는 라이너(liner) 전도체를 포함한다. 제 1 충전 바디(body)는 라이너 전도체 위의 대응하는 세장형 트렌치의 측벽들 사이의 세장형 트렌치의 하부 부분을 충전한다. 제 1 충전 바디는 회로 구조체의 상단 표면으로부터 리세스(recess)된 상부 표면을 갖는다. 상단 전도체 바디는 라이너 전도체 위의 대응하는 세장형 트렌치의 측벽들 사이에서 세장형 트렌치의 상부 부분을 충전하며, 라이너 전도체와 전류 흐름 연통한다. 상단 전도체 바디가 라이너 전도체 위의 대응하는 세장형 트렌치의 상부 부분을 라이닝하는 라이너 층 및 전도성 충전제(conductive fill)를 포함하는 실시예가 설명된다. 라이너 층은 제 1 충전 바디와 상단 전도체 바디 사이의 계면에서 구조체의 개선된 품질을 위한 접착 층으로서 역할할 수 있다.
충전 바디가 회로 구조체 상의 상단 전도체 바디에 의해 유도되는 응력들을 보상하는데 효과적인 응력 특성을 갖는 실시예가 설명된다. 이는 이를 통한 복수의 트렌치 전도체들의 형성에 의해 초래되는 회로 구조체의 뒤틀림을 감소시키거나 또는 제거할 수 있다. 본원에서 설명되는 일 예에 있어서, 충전 바디는 유전체 재료를 포함한다.
다른 측면에 있어서, 본원에서 설명되는 집적 회로를 만드는 방법은, 기판 위에 활성 및 비활성 층들의 다층 스택을 형성하는 단계; 다층 스택 내에 복수의 세장형 트렌치들을 형성하는 단계로서, 복수의 세장형 트렌치들의 세장형 트렌치들은 다층 스택의 상부 층으로부터 다층 스택 아래의 기판까지 연장하는, 단계; 복수의 세장형 트렌치들의 세장형 트렌치들의 측면들을 절연 스페이서(spacer) 층을 가지고 라이닝하는 단계; 및 복수의 세장형 트렌치들의 세장형 트렌치를 이상에서 다양한 형태들로 설명된 바와 같이 계층화된 트렌치 전도체들로 충전하는 단계를 포함한다.
일 측면에 있어서, 방법은, 절연 층 위의 대응하는 트렌치 내에 그리고 기판과 전기적으로 접촉하는 하단 전도체 층을 형성함으로써 복수의 세장형 트렌치들의 대응하는 세장형 트렌치들 내에 계층화된 전도체들을 형성하는 단계, 하단 전도체 층 위에 중간 전도성 라이너 층을 형성하고 절연 층의 일 부분을 라이닝하는 단계, 및 중간 전도성 층 상에 상단 전도체 층을 형성하는 단계를 포함한다.
또한, 본원에서 설명되는 방법은, 기판 위에 회로 구조체를 형성하는 단계, 및 회로 구조체 내에 복수의 세장형 트렌치들을 형성하는 단계를 포함한다. 이러한 방법에서 세장형 체인저(changer)들은 회로 구조체의 상부 층으로부터 회로 구조체 아래의 기판까지 연장하며, 측벽들을 갖는다. 방법은, 세장형 트렌치들의 측벽들과 컨포멀하며 기판과 전기적으로 접촉하는 라이너 전도체를 증착하는 단계를 포함한다. 또한, 방법은, 라이너 전도체 위에 측벽들 사이의 세장형 트렌치들의 하부 부분들을 충전함으로써 충전 바디를 형성하는 단계, 및 회로 구조체의 상단 표면으로부터 충전 바디의 상부 표면을 리세스하는 단계를 포함한다. 또한, 방법은, 라이너 전도체 위의 측벽들 사이의 세장형 트렌치들의 상부 부분들을 충전하며 라이너 전도체와 전류 흐름 연통하는 상단 전도체 바디를 증착하는 단계를 포함한다.
또 다른 측면에 있어서, 본원에서 설명되는 집적 회로는, 활성 및 비활성 층들의 스택 내에서 그리고 스택 아래의 전도성 플레이트 내로 연장하는 복수의 트렌치들; 복수의 트렌치들의 대응하는 트렌치들을 충전하는 복수의 계층화된 전도체들로서, 각각의 계층화된 전도체는 전도성 플레이트와 전기적으로 접촉하는 하단 전도체 층, 하단 전도체 층 위의 중간 전도성 라이너 층, 및 중간 전도성 라이너 층 상의 상단 전도체 층을 포함하는, 복수의 계층화된 전도체들; 및 복수의 계층화된 전도체들의 계층화된 전도체들의 쌍 사이의 스택 내의 복수의 필라들, 활성 층들과 필라들 사이의 계면 영역들에 배치되는 메모리 셀들을 포함한다.
본 기술의 다른 측면들 및 이점들은 다음의 도면들, 상세한 설명 및 청구항들을 검토함으로써 알 수 있을 것이다.
도 1은 종래의 3D 메모리 디바이스 내의 변형을 예시하는 사시도이다.
도 2 내지 도 9는 본원에서 설명되는 바와 같은 일 실시예의 3D NAND 메모리에 대한 제조 스테이지들 동안의 구조체들을 예시하는 사시도들이다.
도 6a는 도 6과 대비될 수 있는 대안적인 제조 프로세스 동안의 구조체를 예시한다.
도 7a는 도 7과 대비될 수 있는 대안적인 제조 프로세스 동안의 구조체를 예시한다.
도 8a, 도 8b 및 도 8c는 도 8과 대비될 수 있는 대안적인 제조 프로세스 동안의 구조체들을 예시한다.
도 10은 다른 실시예의 3D NAND 메모리를 예시하는 사시도이다.
도 11은 또 다른 실시예의 3D NAND 메모리를 예시하는 사시도이다.
도 12는 대안적인 실시예의 3D NAND 메모리를 예시하는 사시도이다.
도 13 내지 도 15는 본원에서 설명되는 바와 같은 일 실시예의 3D NAND 메모리에 대한 제조 스테이지들 동안의 구조체들 내의 3D NAND 메모리를 예시하는 사시도들이다.
도 16은 본원에서 설명되는 바와 같은 계층화된 전도체들을 갖는 3D 메모리 어레이를 포함하는 집적 회로 메모리의 블록도이다.
본 발명의 실시예들의 상세한 설명이 도 2 내지 도 16을 참조하여 제공된다.
도 2 내지 도 9는 제 1 실시예의 수직 채널 3-차원 구조체를 포함하는 집적 회로에 대한 예시적인 프로세스 흐름을 예시한다.
도 2는, 이러한 예에 있어서 기판(200) 위에 활성 및 비활성 층들의 스택을 포함하는 회로 구조체의 형성 이후의 프로세스의 스테이지를 예시하는 사시도이다. 본원에서 사용되는 용어 "기판"은 본원에서 설명되는 전도체-충전형 트렌치들 아래의 임의의 구조체를 지칭하며, 더 많은 활성 및 비활성 층들, 복합 구조체들, 예컨대 기초 회로부(circuitry), 웨이퍼 다이(die)의 벌크(bulk) 반도체, 등을 포함하는 복수의 층들을 포함할 수 있다. 기판(200)은, 예를 들어, 전도성 층(201)을 형성하기 위하여 n-형 또는 p-형 도핑 재료들이 반도체 층 또는 벌크 반도체에 부가되는 도핑 프로세스에 의해 형성된 구획된 전도성 플레이트일 수 있다. 그런 다음, 활성 층들(예를 들어, 211, 213, 215, 217), 비활성 층들(예를 들어, 210, 212, 214, 216), 및 상단 층(218)을 포함하는 스택이 PVD, CVD, LPCVD 또는 ALD와 같은 임의의 적절한 증착 방법에 의해 기판(200) 위에 증착되어 형성된다. 스택 내의 층들의 수는, 메모리 디바이스의 경우에 있어서, 메모리 디바이스의 설계 및 밀도에 의존한다. 스택 내의 활성 층들(예를 들어, 211, 213, 215, 217)은 도핑된/도핑되지 않은 폴리실리콘 또는 금속들과 같은 전도성 재료의 회로 구조체들을 포함한다. 스택 내의 비활성 층들(예를 들어, 210, 212, 214, 216)은 산화 실리콘, 다른 절연 재료들, 및 절연 재료들의 조합들을 포함할 수 있다. 이러한 예에 있어서, 활성 층들의 전부가 동일한 재료로 구성된다. 다른 예들에 있어서, 특정한 설계 목표에 맞춰서 상이한 재료들이 상이한 층들에서 사용될 수 있다. 상단 층(218)은, 예를 들어, 산화 실리콘, 질화 실리콘, 고-밀도 플라즈마 산화물(high-density plasma oxide; HDPOX), 및 이들의 조합들과 같은 절연 재료들의 캡(cap)을 포함할 수 있다.
도 3은 기판(200) 내로의 스택을 관통하는 복수의 필라들의 형성 이후의 프로세스의 스테이지를 예시하는 사시도이다. 스택을 관통하는 복수의 원통형 개구부들을 형성하기 위한 홀 에칭(hole etch)이 구현되며, 그 다음 스택 상에 그리고 복수의 개구부들 내에 메모리 층(301)의 증착이 뒤따른다. 메모리 층(301)은 제 1 층, 제 2 층, 및 제 3 층을 포함하는 복합 다층 막일 수 있다. 메모리 층(301)은 개구부들의 하단들 및 측벽들 상에 컨포멀 표면을 갖는다.
개구부들의 측벽들 상에 형성된 제 1 층은 약 50Å 내지 130Å의 두께를 갖는 산화 실리콘을 포함하며, 차단 층으로서 역할한다. 다른 차단 유전체들은 150Å의 산화 알루미늄과 같은 하이-k(high-k) 재료들을 포함할 수 있다.
제 1 층 상에 형성된 제 2 층은 약 40Å 내지 90Å의 두께를 갖는 질화 실리콘을 포함하며, 전하 트래핑(trapping) 층으로서 역할한다. 예를 들어, 산질화 실리콘(SixOyNz), 실리콘-풍부 질화물, 실리콘-풍부 산화물, 내장된 나노-입자들을 포함하는 트래핑 층들, 등등을 포함하는 다른 전하 트래핑 재료들 및 구조체들이 이용될 수 있다.
제 2 층 상에 형성된 제 3 층은 약 20Å 내지 60Å의 두께를 갖는 산화 실리콘을 포함하며, 터널링(tunneling) 층으로서 역할한다. 다른 예에 있어서, 예를 들어, 복합 터널링 구조체와 같은 다른 터널링 재료들 및 구조체들이 이용될 수 있다.
복합 터널링 구조체는, 2 nm 미만의 두께의 산화 실리콘의 층, 3 nm 미만의 두께의 질화 실리콘의 층, 및 4 nm 미만의 두께의 산화 실리콘의 층을 포함할 수 있다. 일 실시예에 있어서, 복합 터널링 구조체는 초박(ultrathin) 산화 실리콘 층 O1(예를 들어, ≤15Å), 초박 질화 실리콘 층 N1(예를 들어, ≤30Å) 및 초박 산화 실리콘 층 O2(예를 들어, ≤35Å)로 구성되며, 이는 반도체 바디와의 계면으로부터 15Å 이하의 오프셋(offset)에서 약 2.6 eV의 원자가 전자대 에너지 레벨의 증가를 야기한다. O2 층은, 더 낮은 원자가 전자대 에너지 레벨(홀 터널링 장벽보다는 더 높음) 및 더 높은 전도대 에너지 레벨의 영역에 의해, 제 2 오프셋(예를 들어, 계면으로부터 약 30Å 내지 45Å)에서 전하 트래핑 층으로부터 N1 층을 분리한다. 홀 터널링을 유도하기에 충분한 전기장은, 제 2 위치가 계면으로부터 더 큰 거리에 존재하기 때문에, 제 2 위치 이후에 원자가 전자대 에너지 레벨을 홀 터널링 장벽을 사실상 제거하는 레벨까지 상승시킨다. 따라서, O2 층은 전기장 보조 홀 터널링에 크게 간섭하지 않으며, 동시에 낮은 필드 동안 누설을 차단하기 위한 엔지니어링된 터널링 유전체의 능력을 개선한다.
복합 다층 막을 형성하기 위하여 적용되는 증착 기술들은 저압 화학 기상 증착(low-pressure chemical vapor deposition; LPCVD), 원자 층 증착(atomic layer deposition; ALD), 다른 적절한 방법들, 또는 조합들에 의해 수행될 수 있다.
다음으로, 개구부들의 하단들 및 스택의 상단 상에서 메모리 층(301)을 제거하기 위해 에칭 프로세스가 수행된다. 그런 다음, 스택 위에 박막(302)이 증착되며, 이는 개구부들의 하단들에서 전도성 층(201)과 접촉하는 부분을 갖는다. 박막(302)은, 재료, 예를 들어, 실리콘, 및 도핑 농도, 예를 들어, 도핑되지 않거나 또는 저농도로 도핑되는 것의 선택에 의해 수직 채널 구조체들로서 역할하도록 적응된 반도체를 포함할 수 있다.
반도체 박막(302)의 형성 이후에, 개구들 내의 박막(302) 사이의 공간을 충전하기 위하여 스핀-온 유전체(spin-on dielectric; SOD), 예를 들어, 산화 실리콘 또는 다른 절연 재료들을 사용하여 충전 프로세스가 구현되며, 그 다음에 상단 전도체 층(218) 상에서 SOD를 제거하기 위한 CMP 프로세스 및 개구부들의 상부 부분들에서 SOD를 제거하기 위한 에칭 프로세스가 이어진다. 따라서, 절연 구조체들(303)이 형성된다. 일 예에 있어서, 절연 구조체(303)는 SOD로 완전히 충전될 수 있으며, 공극들 및 이음매(seam)들이 없을 수 있다. 다른 예에 있어서, 절연 구조체(303) 내에 이음매 또는 공극이 존재할 수 있다.
다음으로, 전도성 재료, 예를 들어 폴리실리콘이 개구부들의 상부 부분들을 충전하기 위하여 증착되며, 그 다음 플러그(plug)들(304)을 형성하여 메모리 셀들의 수직 스트링(string)들 내의 채널들로부터 대응하는 위에 놓인 패턴화된 전도체들(미도시)로의 연결들을 제공하기 위하여 CMP 및/또는 에칭 백(etch back) 프로세스들이 이어진다. 더 양호한 전도성을 위하여 저항을 낮추기 위해 살리사이드(salicide) 프로세스가 선택적으로 적용된다. 다른 예에 있어서, 플러그들(304)은 도핑된 폴리실리콘을 포함할 수 있다.
또 다른 예에 있어서, 절연 구조체(303)는 박막(302)의 증착 동안 형성되는 이음매 또는 간극(gap)일 수 있다. 박막(302)의 내부 표면의 상단 상에 형성된 돌출부들은 박막(302)에 의해 봉입되는 이음매 또는 간극을 형성하기 위하여 함께 연결될 수 있다. 따라서, 플러그(304)는 연결되는 돌출부들에 의해 형성된다.
또 다른 예에 있어서, 박막(302)은 스택 내의 개구부들을 완전히 충전하며, 따라서, 절연 구조체(303) 및 플러그(304)가 존재하지 않는다.
스택 내의 복수의 필라들은 메모리 층(301) 및 박막(302)을 포함한다. 메모리 셀들은 활성 층들과 필라들 사이의 계면 영역들에 배치된다. 이러한 실시예에 있어서, 워드 라인들로서 역할하는 활성 층들이 필라를 둘러싸며, 이는 올-어라운드 게이트(all-around gate)들을 구성한다. 메모리 셀들은 게이트-올-어라운드 구성을 갖는다.
도 4는 다층 스택 내에 복수의 세장형 트렌치들을 형성하는 단계 이후의 프로세스의 스테이지를 예시하는 사시도이며, 복수의 세장형 트렌치들은 단일 에칭 패턴을 사용하여 다층 스택의 상부 층으로부터 다층 스택 아래의 기판까지 연장한다. 예를 들어, 산화 실리콘, 질화 실리콘 또는 다른 절연 재료들을 포함하는 캡 층(410)이 스택 위에 형성되고, 그 다음 스택 내에 그리고 기판(200)의 전도성 층(201) 내로 복수의 세장형 트렌치들(예를 들어, 401, 402, 403, 404)을 형성하기 위하여 패턴화 프로세스를 위한 포토 리소그래피 기술들을 사용하여 마스크를 형성하는 단계가 이어진다. 복수의 세장형 트렌치들은 1μm보다 더 큰 깊이, 예를 들어 8 μm에 이르는 깊이, 및 0.1 μm보다 더 큰 폭, 예를 들어, 0.8 μm에 이르는 폭일 수 있다. 이와 같이, 복수의 세장형 트렌치들은 10 이상의 종횡비를 갖는다.
복수의 세장형 트렌치들은 하나의 단일 패턴화 단계를 사용하여 형성되며, 여기에서 단일 패턴화 단계는, 트렌치들에 대한 에칭 마스크를 획정(define)하는 단계, 및 다층 스택의 상부 층으로부터 다층 스택 아래의 기판(200)까지 연장하는 연속적인 측벽들을 갖도록 마스크들을 추가로 에칭하지 않고 마스크를 사용하여 에칭하는 단계를 포함한다. 본원에서 사용되는 용어 "연속적인 측벽들"은, 상단 전도체 층으로부터 하단 전도체 층까지 트렌치들의 에칭에 있어서 단일 에칭 패턴(이는 단일 에칭 마스크, 포토레지스트(photoresist) 및 하드 마스크(hard mask)를 포함하는 다층 에칭 마스크, 또는 다른 방식을 사용하여 획정될 수 있음)의 사용으로부터 기인하는 구조체의 측벽들을 지칭한다. "연속적인 측벽들"을 갖는 트렌치들은 스택 내의 상이한 층들 대한 변화하는 에칭 화학적 성질(chemistry)들을 포함하는 다층 스택의 다수의 재료들을 에칭하는 것의 결과로서 기복(undulation)들을 가질 수 있지만, 듀얼 다마신(dual damascene) 프로세스들에서 사용될 수 있는 것과 같은 다수의 에칭 패턴들을 사용하는 다수의 패턴화 단계들의 결과로서의 불연속성은 갖지 않는다.
세장형 트렌치들의 연속적인 측벽들은 휘어지거나 또는 테이퍼지거나 또는 다른 형상 프로파일을 가질 수 있다.
다른 실시예들에 있어서, 3D 메모리 구조체는 소위 게이트 대체 프로세스(gate replacement process)를 사용하여 만들어질 수 있다. 게이트 대체 프로세스에서, 산화 실리콘과 같은 절연체 및 질화 실리콘과 같은 희생 재료를 포함하는 교번하는 재료들의 스택이 형성된다. 스택은 도 4에 도시된 것과 같은 3D 구조체에 대한 중간 구조체를 획정하기 위하여 패턴화된다. 희생 재료가 제거되며, 전도성 게이트 재료가 좌측 공극들 내에 증착된다. 게이트 대체 프로세스에서, 활성 층들은 이러한 패턴화된 게이트 전도체들을 포함한다.
도 5는, 트렌치들의 측벽들 상에 절연 층(425)을 컨포멀하게 증착하는 단계, 및 절연 스페이서들을 남기고 기판(200)의 전도성 층(201)을 노출하기 위하여 트렌치들의 하단에서 절연 재료(425)를 제거하는 단계를 포함하는 단계들 이후의 프로세스의 스테이지를 예시하는 사시도이다. 그런 다음, 스택 상의 캡 층(410) 위에 그리고 절연 층(425) 위에 제 1 전도성 계면(또는 라이너) 층(420)을 형성한다. 따라서, 제 1 전도성 라이너 층(420)은 기판(200) 상의 전도성 층(201)과의 전류 흐름을 위하여 트렌치의 하단(예를 들어, 220)과 접촉할 수 있다.
절연 층(425)은 본원에서 설명되는 바와 같은 연속적인 측벽들로서 간주되는 트렌치들의 측벽들 상에 연속적인 표면을 제공하며, 트렌치 전도체를 스택 내의 회로 구조체들로부터 분리한다.
절연 층(425)은 예를 들어 약 500Å의 두께를 갖는 산화 실리콘을 포함하며, 예를 들어 25℃와 같은 낮은 온도에서 형성될 수 있다. 절연 층(425)은 다른 절연 재료들을 포함할 수 있으며 다른 증착 방법들을 사용하여 형성될 수 있다. 절연 층(425)은 또한 이산화 실리콘, 질화 실리콘, 산질화 실리콘, 및 SiO2/SiN(예를 들어, SiO2/SiN/SiO2/SiN...)과 같은 다층 스택들을 포함할 수 있다.
티타늄 및 질화 티타늄의 이중-층(bi-layer) 조합과 같은 (라이너 전도체로도 또한 지칭되는) 제 1 전도성 라이너 층(420)은, 예를 들어, 이러한 예에서 약 30Å 내지 1000 Å 두께일 수 있는 층을 형성하기 위하여 화학 기상 증착(CVD), 물리 기상 증착(PVD), 및 원자 층 증착(ALD)을 사용하여 증착될 수 있다. 사용될 수 있는 제 1 전도성 라이너 층(420)에 대한 적절한 다른 재료들은, 티타늄(Ti), 질화 티타늄(TiN), 질화 텅스텐(WN), 탄탈럼(Ta), 질화 탄탈럼(TaN), 및 다른 금속들 및 금속 합금들, 또는 이들의 조합들을 포함하는 단일 및 다층 구조체들을 포함한다. 그런 다음, 어닐링(annealing) 프로세스가 증착된 제 1 전도성 라이너 층(420)에 선택적으로 적용된다.
도 6은 트렌치들 내에 충전 바디를 형성하기 위하여 텅스텐과 같은 제 1 전도성 층(430)의 증착 이후의 프로세스의 스테이지를 예시하는 사시도이다. 제 1 전도성 층(430)은 트렌치들의 내부 측벽들(예를 들어, 라이너 전도체(420A)) 상의 제 1 전도성 라이너 층(420)의 공간을 전도성 충전 재료로 부분적으로 충전하기 위하여 CVD, PVD, ALD, 전기도금(electroplating; EP) 또는 다른 증착 기술들을 사용하여 형성될 수 있다. 이러한 실시예에 있어서, 제 1 전도성 층(430)은 측벽들 사이의 복수의 트렌치들의 하부 부분들을 충전하며, 라이너 전도체(420A)와 접촉한다. 제 1 전도성 층(430)에 대한 다른 적절한 재료들은, 폴리실리콘, 비정질 실리콘, 티타늄(Ti), 질화 티타늄(TiN), 질화 텅스텐(WN), 탄탈럼(Ta), 질화 탄탈럼(TaN), 알루미늄(Al), 구리(Cu), 코발트(Co), 다른 금속들 및 금속 합금들, 또는 이들의 조합들을 포함할 수 있다. 그런 다음, 어닐링 프로세스가 선택적으로 적용된다.
도 7은 복수의 트렌치들의 각각의 트렌치 내에 계층화된 전도체의 하부 부분의 형성 이후의 프로세스의 스테이지를 예시하는 사시도이다. 일 예에 있어서, 먼저 캡 층(410)의 상단 상에서 제 1 전도성 층(430) 및 제 1 전도성 라이너 층(420)을 제거하기 위하여 CMP 프로세스가 적용되며, 그런 다음 절연 층(425)의 스페이서 층(425A)을 노출하기 위하여 트렌치들의 상부 측벽들 상에서 제 1 전도성 라이너 층(420) 및 제 1 전도성 층(430)을 이방성으로 제거하기 위하여 에칭 프로세스가 이어진다. 제 1 전도성 층(430) 및 제 1 전도성 라이너 층(420)에 대한 전도성 재료들은 스택 내의 상부 표면(420B, 430B)까지 에칭되어 회로 구조체의 상부 표면으로부터 리세스된 상단 표면을 형성한다. 이러한 예에 있어서, 제 1 전도성 층(430)의 상단 표면(430B)은 스택 두께의 약 2/3의 높이에 존재할 수 있거나, 또는 스택의 상단 활성 층(예를 들어, 217) 주변의 높이에 존재할 수 있다. 에칭 프로세스는 습식 에칭, 건식 에칭, Ar 충격, 또는 이들의 조합들을 포함할 수 있다. 다른 예에 있어서, CMP 프로세스가 생략될 수 있으며 그 결과 오로지 에칭만이 도 7에 예시된 바와 같은 구조체를 형성하기 위하여 수행된다. 트렌치들 상의 측벽들 상의 절연 스페이서 층(425A)은, 제 1 전도성 라이너 층(420) 및 제 1 전도성 층(430)이 이에 의해 형성된 충전 바디의 상부 표면(420B, 430B)을 리세스하기 위하여 에칭될 때 에칭 선택성을 제공한다.
복수의 트렌치들이 부분적으로 충전됨에 따라, 스택은 프로세스 동안 열 팽창을 위한 더 많은 공간을 가질 것이며 동시에 스택 상에 더 적은 횡방향 응력을 유도할 것이다. 이에 더하여, 부분적으로 충전된 고-종횡비-트렌치들은 변형 문제를 개선하기 위하여 인장 응력을 감소시킬 것이다.
도 8은, 상단 전도체 바디를 형성하기 위한 프로세스의 부분으로서 절연 층(425)의 노출된 부분 상의 제 2 전도성 라이너 층(440) 상의 제 2 전도성 층(450)의 형성 이후의 프로세스의 스테이지를 예시하는 사시도이다. 제 2 전도성 라이너(440)는 CVD, PVD, ALD, 또는 다른 증착 기술들을 사용하여 형성될 수 있으며 약 10Å 내지 1000Å 두께를 가질 수 있고, 여기에서 트렌치 라이너(440A) 세그먼트는 트렌치들의 측벽들의 일 부분을 라이닝하며, 그럼으로써 전도체들의 다수의 층들의 정렬을 위하여 절연 스페이서 층(425A)을 사용한다.
제 1 전도성 층과는 상이할 수 있는 제 2 전도성 층(450)이 CVD, PVD, ALD, EP 또는 다른 증착 기술들을 사용하여 트렌치들의 상부 부분을 충전하기 위하여 증착된다. 제 2 전도성 층(450)에 대한 적절한 재료들은, 폴리실리콘, 비정질 실리콘, 티타늄(Ti), 질화 티타늄(TiN), 텅스텐(W), 질화 텅스텐(WN), 탄탈럼(Ta), 질화 탄탈럼(TaN), 알루미늄(Al), 구리(Cu), 코발트(Co), 다른 금속들 및 금속 합금들, 또는 이들의 조합들을 포함할 수 있다. 제 2 전도성 층(450)에 대하여 사용되는 재료는, 재료의 응력 특성이 제 1 전도성 층(430)에서 사용된 재료의 응력 특성에 의해 오프셋되거나 또는 밸런싱(balance)되도록 선택될 수 있다.
일부 실시예들에 있어서, 트렌치 충전 단계는 필라 형성 이전에 이루어질 수 있다.
도 9는 복수의 개별적인 트렌치들 내에 계층화된 전도체의 상부 부분을 형성하는 상단 전도체 바디의 형성 이후의 프로세스의 스테이지를 예시하는 사시도이다. 트렌치 전도체들 내에 상단 전도체 바디들을 형성하기 위하여 캡 층(410)의 상단 상에서 제 2 전도성 라이너 층(도 8의 440) 및 제 2 전도성 층(도 8의 450)을 제거하기 위하여 CMP 및/또는 평탄화(planarizing) 에칭 프로세스가 사용될 수 있으며, 상단 전도체 바디들은 평탄화 프로세스 이후에 남아 있는 제 2 전도성 층의 재료 및 트렌치 라이너 세그먼트(440A)을 포함한다. 이러한 예시에서 도시되지는 않지만, 유전체 층이 평탄화된 구조체 위에 형성될 수 있다.
따라서, 복수의 계층화된 트렌치 전도체들(501, 502, 503, 504)이 대응하는 복수의 트렌치들 내에 형성된다. 복수의 계층화된 트렌치 전도체들(501, 502, 503, 504)의 각각은, 기판(200)과 전류 흐름을 위하여 오믹(ohmic) 전기 접촉하는 하단 전도체 층(431, 432, 433, 434), 대응하는 트렌치의 측벽의 일 부분을 라이닝하며 하단 전도체 층(431, 432, 433, 434) 위에 존재하는 중간 전도성 라이너 층(441, 442, 443, 444), 및 중간 전도성 라이너 층(441, 442, 443, 444) 상의 상단 전도체 층(451, 452, 453, 454)을 포함한다. 오믹 접촉은, 공통 소스 라인으로서의 전도성 층(201)의 사용을 가능하게 하기 위하여 아래의 전도성 층(201)과 세장형 트렌치들을 충전하는 계층화된 전도체들 사이에서 적절한 저항을 갖는 전류 흐름 연통을 제공한다. 각각의 계층화된 전도체는, 이러한 실시예에서 하단 전도체 층(431, 432, 433, 434)에 인접한 측벽의 하부 부분과 하단 전도체 층(431, 432, 433, 434) 사이에 하단 전도성 라이너 층(421, 422, 423, 424)을 포함한다.
일 예에 있어서, 하단 전도성 라이너 층들(421, 422, 423, 424)은 중간 전도성 라이너 층들(441, 442, 443, 444)과 동일한 재료를 가질 수 있다. 다른 예에 있어서, 제 1 및 제 2 전도성 라이너 층들은 상이한 재료들을 가질 수 있다.
마찬가지로, 일 예에 있어서, 충전 바디를 형성하는 하단 전도체 층들(431, 432, 433, 434)은 상단 전도체 층들(451, 452, 453, 454)과 동일한 재료를 가질 수 있다. 다른 예에 있어서, 충전 바디를 형성하는 상단 및 하단 전도체 층들 및 상단 전도체 바디는 상이한 재료들을 가질 수 있으며, 원치 않는 변형을 감소시키는 방식으로 구조체의 응력 특성을 관리하도록 선택될 수 있다.
개략적으로 도시된 바와 같이, 다층 스택 및 복수의 계층화된 트렌치 전도체들(501, 502, 503, 504) 위에 놓인 복수의 패턴화된 전도체들은, 공통 소스 라인으로서 구성된, 기준 전압에 대해 복수의 계층화된 트렌치 전도체들(501, 502, 503, 504)에 연결된다. 트렌치 전도체들에 대한 접촉부들은, 예를 들어, 층간 전도체들로 충전된 위에 놓인 유전체 층 내의 정렬된 비아들의 형성에 의해 만들어진다. 감소된 변형이 이러한 접촉부들에 대한 정렬을 개선한다. 이에 더하여, 다층 스택 위에 놓인 복수의 제 2 패턴화된 전도체들(미도시) 각각은 복수의 필라들의 각각의 필라를, 비트 라인들로서 구성된, 필라의 대응하는 박막들(도 3의 302)에 비트 라인 전압들을 제공하는 전압 공급부에 연결한다. 제어 회로부는 다층 스택 내의 필라들 및 활성 층들에 상이한 바이어스 전압들을 인가하도록 구성되며, 이에 의해 데이터의 하나 또는 하나가 넘는 비트가 선택된 메모리 셀에 저장되는 프로그래밍 동작을 실행하도록 구성될 수 있다.
충전 바디들을 형성하는 하단 전도체 층들(431, 432, 433, 434)은, 계층화된 트렌치 전도체들(501, 502, 503 504)의, 박막 접착 층 또는 박막 장벽 층과는 대조적으로 주로 전도체로서 사용되는 벌크 전도체들일 수 있다. 효과적인 실시예들에 있어서, 하단 전도체 층들(431, 432, 433, 434)은 스택 내의 층들 중 적어도 2개의 층(예를 들어, 층들(210, 211))의 결합된 높이보다 더 큰 두께를 갖는다. 효과적인 실시예들에 있어서, 하단 전도체 층들(431, 432, 433, 434)은 스택 높이의 적어도 1/3의 두께를 갖는다. 효과적인 실시예들에 있어서, 하단 전도체 층들(431, 432, 433, 434)은 스택 높이의 적어도 2/3의 두께를 가지며, 및 트렌치 내의 계층화된 전도체의 1차 벌크 전도성 재료로서 역할하기에 충분한 다른 두께들을 갖는다. 하단 전도체 층들(431, 432, 433, 434)은 기판(200)에 수직인 치수에서 상단 전도체 층들(451, 452, 453, 454)보다 더 두꺼울 수 있다. 하단 전도체 층들(431, 432, 433, 434)의 1차 목적은 벌크 전도체이다.
하단 전도체 층들(431, 432, 433, 434) 아래의 하단 전도성 라이너 층들(421, 422, 423, 424)은, 주로 절연 층(425)에 대한 하단 전도체 층들의 접착을 보조하거나 또는 보장하기 위한 접착제로서 기능할 수 있거나 또는 불소 및 염소와 같은 이온들에 의한 공격으로부터 아래의 기판(200)을 보호하기 위한 이온 장벽들로서 기능할 수 있는 박막들이다. 하단 전도성 라이너 층들(421, 422, 423, 424)은 또한 하단 전도체 층들의 형성 동안 기판의 표면 상에 공극들 또는 언덕(hillock)들이 형성되는 것을 방지하도록 기능할 수 있다. 이에 더하여, 하단 전도성 라이너 층들(421, 422, 423, 424)은 하단 전도체 층들(431, 432, 433, 434)의 성장을 도울 수 있다.
중간 전도성 라이너 층들(441, 442, 443, 444)은, 주로 절연 층(425)에 대한 상단 전도체 층들의 접착을 보장하는 접착제들로서 기능할 수 있으며 상단 전도체 층들(451, 452, 453, 454)의 성장을 도울 수 있는 박막들이다.
도 6a는 도 6과 대비될 수 있는 대안적인 실시예를 예시한다. 도 6a에서, 도 6에서 또한 발견되는 컴포넌트들에는 동일한 참조 번호들이 주어진다. 도 6a에서, 충전 바디를 형성하는데 사용하기 위한 제 1 전도성 층(430)을 증착하는 대신에, 응력 밸런싱 층(630)이 증착된다. 응력 밸런싱 층(630)은 트렌치들의 하단 및 측면들 상의 전도성 라이너(420, 420A) 위에 놓인다.
응력 밸런싱 층(630)은, 제 1 전도성 층(420A)의 내부 측벽들 사이의 공간을 저 응력 재료로 부분적으로 충전하기 위하여 플라즈마 증강 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD), 고-밀도 플라즈마 산화(high-density plasma oxidation; HDP), 원자 층 증착(atomic layer deposition; ALD), 저온 산화(low temperature oxide; LTO), 및/또는 스핀 온 유전체(spin on dielectric; SOD) 또는 다른 증착 기술들을 사용하여 형성된 이산화 실리콘, 질화 실리콘, 산질화 실리콘과 같은 유전체 재료일 수 있다. 이러한 실시예에 있어서, 응력 밸런싱 층(630)은 복수의 트렌치들의 하부 부분들을 충전한다.
도 7a는, 도 7과 대비될 수 있는, 복수의 트렌치들의 각각의 트렌치 내에 계층화된 전도체의 하부 부분의 형성 이후의 프로세스의 스테이지를 예시하는 사시도이다. 일 예에 있어서, 캡 층(410)의 상단 상에서 응력 밸런싱 층(630)을 제거하기 위하여 CMP 프로세스가 먼저 적용되며, 그런 다음 트렌치의 상부 부분들 내로 측벽들 상의 층(420A)에 의해 형성된 전도성 라이너를 남기면서 트렌치들의 상부 부분들 상의 응력 밸런싱 층(630)을 선택적으로 제거하기 위한 에칭 프로세스가 이어지며, 그에 따라서 전도성 라이너(420A)의 일 부분을 노출한다. 응력 밸런싱 층(630)에 대한 재료들은 충전 바디(630A)의 상단 표면(630B)을 형성하는 스택 내의 상단 높이까지 에칭된다. 이러한 예에 있어서, 응력 밸런싱 층(630)의 충전 바디(630A)의 상단 표면은 스택 두께의 약 2/3의 높이에 존재할 수 있거나, 또는 스택의 상단 활성 층(예를 들어, 217) 주변의 높이에 존재할 수 있다. 에칭 프로세스는 습식 에칭, 건식 에칭, Ar 충격, 또는 이들의 조합들을 포함할 수 있다. 다른 예에 있어서, CMP 프로세스가 생략될 수 있으며 그 결과 오로지 에칭만이 도 7a에 예시된 바와 같은 구조체를 형성하기 위하여 수행된다. 트렌치들의 측벽들 상의 라이너 전도체(420A)는 응력 밸런싱 층(630)에 대한 에칭 선택성을 제공한다.
복수의 트렌치들이 부분적으로 충전됨에 따라, 스택은 프로세스 동안 열 팽창을 위한 더 많은 공간을 가질 것이며 동시에 스택 상에 더 적은 횡방향 응력을 유도할 것이다. 이에 더하여, 부분적으로 충전된 고-종횡비-트렌치들은 변형 문제를 개선하기 위하여 인장 응력을 감소시킬 것이다.
도 8a, 도 8b 및 도 8c는 도 8과 대비될 수 있는 대안적인 단계들을 도시하는 간략화된 단면도이다. 도 8a는, 라이너 전도체(420A)의 노출된 부분 상의 그리고 이와의 전류 흐름 연통을 위하여 오믹 접촉하는 제 2 전도성 라이너 층(640) 상의 제 2 전도성 층(650)의 형성 이후의 프로세스의 스테이지를 예시하는 사시도이다. 제 2 전도성 라이너(640)는 CVD, PVD, ALD, 또는 다른 증착 기술들을 사용하여 형성될 수 있으며 약 10Å 내지 1000Å 두께를 가질 수 있고, 트렌치들의 측벽들의 일 부분을 라이닝하며, 그럼으로써 전도체들의 다수의 층들의 정렬을 위하여 전도성 라이너(420A)를 사용한다.
제 2 전도성 층(650)은 트렌치들의 상부 부분을 충전하며, CVD, PVD, ALD, EP 또는 다른 증착 기술들을 사용하여 증착될 수 있다. 제 2 전도성 층(650)에 대한 적절한 재료들은, 폴리실리콘, 비정질 실리콘, 티타늄(Ti), 질화 티타늄(TiN), 텅스텐(W), 질화 텅스텐(WN), 탄탈럼(Ta), 질화 탄탈럼(TaN), 알루미늄(Al), 구리(Cu), 코발트(Co), 다른 금속들 및 금속 합금들, 또는 이들의 조합들을 포함할 수 있다.
도 8b는 대안적인 프로세스의 다른 스테이지를 예시한다. 이러한 스테이지에서, CMP 프로세스 또는 에칭 백 프로세스가 표면(650B)에서 구조체를 평탄화하기 위하여 적용되었으며, 이러한 프로세스는 도면에 예시된 바와 같이 나머지 상단 전도체 바디의 표면(650B) 위의 그리고 회로 구조체 위의 라이너 전도체(420), 제 2 전도성 라이너 층(640), 및 제 2 전도성 층(650)을 제거한다. 결과적으로, 상단 전도체 바디는, 제 2 전도성 층(650)의 일 부분(650A) 및 제 2 전도성 라이너 층(640)의 일 부분(640A)을 포함하는 트렌치의 상부 부분들 내에 남겨진다. 또한, 라이너 전도체(420A)의 상단 표면은 상단 전도체 바디의 표면(650B)과 동일 평면이다. 따라서, 트렌치 전도체는, 라이너 전도체(420A)를 통한 상단 전도체 바디까지의 전류 경로를 포함하는 결과를 가져온다. 충전 바디(630A)는 이상에서 논의된 바와 같은 유전체 재료를 포함할 수 있으며, 상단 전도체 바디의 응력 특성을 밸런싱하거나 또는 이를 보상하도록 역할할 수 있다.
도 8c는 트렌치 전도체들 및 회로 구조체 위에 층간 유전체와 같은 유전체 층(670)의 증착 이후의 프로세스의 다음 단계를 예시한다. 그런 다음, 도 9를 참조하여 논의된 바와 같은 접촉부들이 위에 놓인 패턴화된 전도체들에 대한 연결을 위하여 형성될 수 있다.
다시 도 5를 참조하면, 라이너 전도체(420)의 증착 이후에, 트렌치는 트렌치들의 하단 내의 그리고 측벽들 상의 라이너 전도체의 두께 및 증착 프로세스의 함수로서 감소된 폭 및 깊이를 갖는다. 그러나, 이러한 단계에서 (라이너 전도체(420) 내부의) 라이닝된 트렌치의 깊이는 일부 실시예들에 있어서 라이너 전도체 층(420)의 증착 이전의 깊이(1 내지 8 마이크론)의 적어도 약 90%, 일부 실시예들에 있어서는 95% 이상으로 남아 있는다. 마찬가지로, 라이닝된 트렌치의 폭은 측벽 들 상의 라이너 전도체(420)의 두께만큼 감소되며, 이러한 단계에서 이는 일부 실시예들에 있어서 제 1 전도성 층(420)의 증착 이전의 트렌치의 폭(0.1 내지 0.8 마이크론)의 적어도 70% 또는 그 이상으로 남아 있는다. 충전 바디 및 상단 전도체 바디의 체적이 트렌치 전도체들의 체적의 대부분을 구성하며, 라이너 전도체(420)에 대한 그들의 체적의 결과로서 상당한 정도로 응력 속성들에 기여한다. 충전 바디(630A) 내의 재료의 체적의 결과로서, 충전 바디(630A)의 응력 특성이 상단 전도체 바디의 응력 특성들을 밸런싱하는데 기여하며, 회로 구조체의 굽음 또는 뒤틀림을 감소시킨다.
상이한 재료들의 다수의 층들을 포함하는 트렌치 전도체들이 본원에서 설명된다. 상이한 재료들은 차이가 나는 응력 특성들을 가질 수 있다. 예를 들어, 인장 응력 특성을 갖는 재료들은 이들이 연결되는 구조체들을 당기는 경향이 있으며, 압축 응력 특성을 갖는 재료들은 이들이 연결되는 구조체들을 미는 경향이 있다. 이러한 응력 상태들이 이상에서 논의된 바와 같이 회로 구조체 및 트렌치의 굽음 또는 뒤틀림에 기여할 수 있다.
상이한 재료들의 다수의 층들을 갖는 트렌치 전도체들을 구현함으로써, 이러한 응력 특성들이 굽음 또는 뒤틀림을 감소시키도록 밸런싱될 수 있다.
예를 들어, 본원에서 설명되는 실시예들에서 상단 전도체 바디 및 충전 바디는, 특히 트렌치 전도체들의 형성 동안의 트렌치 전도체들의 형성 동안에 그리고 회로 구조체가 원치 않는 응력 상태들 하에서 뒤틀리는 경향이 있을 수 있는 집적 회로의 완성을 위해 적용되는 다른 단계들 동안에 상이한 응력 특성들을 가질 수 있다.
다음의 표는 전반적으로 본원에서 설명되는 기술들을 사용하여 구현될 수 있는 응력 밸런싱 상태들을 보여준다. 표의 1번째 컬럼(column)은 트렌치 전도체 내의 상단 전도체 바디 또는 상부 전도체 엘리먼트의 응력 특성을 보여준다. 표의 2번째 컬럼은 동일한 트렌치 전도체 내의 충전 바디의 응력 특성을 보여준다. 3번째 컬럼은 응력 특성들의 조합의 관련 이득을 열거한다.
Figure 112018047824918-pat00001
표는 로우(row)들 1-8에서 상단 전도체 바디 및 충전 바디의 응력 특성들에 대한 가능한 8가지의 상태들을 예시한다. 이러한 표의 목적들을 위하여, 상단 전도체 바디는 인접한 회로 구조체를 당기는 경향이 있는 인장 응력(인장 ++) 속성들에 의해 또는 인접한 구조체를 미는 경향이 있는 압축 응력(압축 --)에 의해 특징지어질 수 있다. 이러한 응력 특성들은, 본원에서 설명되는 바와 같은 트렌치 전도체들 내의 상단 전도체 바디로서 사용하기에 바람직한 (상대적으로 높은 전도성을 갖는) 양호한 전도체들에 대하여 전형적인 것으로서 간주될 수 있다. 이러한 표의 목적들을 위하여, 충전 몸체는, 인장 응력(인장 ++) 속성들, 상대적으로 낮은 인장 응력(인장 +) 속성들, 상대적으로 낮은 압축 응력(압축 -) 속성들 및 압축 응력(압축 --) 속성들을 포함하는 더 넓은 범위의 응력 특성들을 가질 수 있다.
상단 전도체 바디의 응력 특성이 충전 바디의 응력 특성과 반대되는 유형인 경우, 충전 바디의 응력 특성들이 상단 전도체 바디에 의해 유도되는 응력 및 상태들을 보상하는데 효과적일 수 있다. 따라서, 표의 로우들 3-6의 조합의 효과는, 이것이 굽음 또는 뒤틀림과 관련되기 때문에, 트렌치 전도체 내의 응력을 밸런싱하여 트렌치 전도체의 더 양호한 또는 최상의 품질을 야기하는 것이다.
이상에서 논의된 바와 같이, 변화화는 재료들의 복수의 층들을 사용하여 트렌치 전도체를 형성하는 프로세스는, 심지어 표의 로우들 1 및 2, 로우들 7 및 8에 의해 표현되는 상태들에서도 굽음 또는 뒤틀림을 감소시킬 수 있다. 그러나, 더 양호한 또는 최상의 결과들은 로우들 3-6에 의해 표현되는 상태들을 수립할 수 있는 재료들을 사용하여 달성될 수 있다.
로우들 3-6에 의해 표현되는 상태들은, 일부 실시예들에 있어서, 충전 바디가 유전체 재료를 포함하고, 상단 전도체 바디가 반대되는 유형들의 응력 특성을 야기하는 방식으로 증착되는 금속, 도핑된 반도체, 또는 금속 화합물을 포함할 때 달성될 수 있다.
응력 밸런싱을 개선하기 위하여 사용될 수 있는 다른 특성들은, 이하에서 더 상세하게 논의되는 바와 같은 트렌치 전도체의 충전 바디 및 다른 컴포넌트들의 상대적인 체적, 상이한 재료들의 층들의 수, 및 다른 특징들을 포함한다.
도 10은 다른 실시예의 3-차원 메모리 구조체의 사시도이다. 일 실시예의 동일하거나 또는 유사한 엘리먼트들을 나타내기 위하여 전반적으로 도 9에서 사용된 동일한 참조 번호들이 도 10에 적용된다. 동일하거나 또는 유사한 엘리먼트들에 대한 설명은 반복되지 않는다. 도 9의 구조체와는 대조적으로, 하단 전도체 층(431, 432, 433, 434)(충전 바디)이 전도성 층(201)과 직접적으로 접촉한다. 이러한 실시예에 있어서, 하단 전도체 층은, 예를 들어, 절연 및 전도성 재료들 사이의 양호한 접착을 제공할 수 있는 폴리실리콘 또는 다른 재료들을 포함할 수 있다. 따라서, 도 9의 하단 전도성 라이너 층들(421, 422, 423, 424) 또는 라이너 전도체들이 생략될 수 있다. 이러한 예에 있어서, 하단 전도체 층들(431, 432, 433, 434)은 기판(200)에 수직인 치수에서 상단 전도체 층들(451, 452, 453, 454)보다 더 두꺼울 수 있다.
도 11은 또 다른 실시예의 3-차원 메모리 구조체의 사시도이다. 일 실시예의 동일하거나 또는 유사한 엘리먼트들을 지칭하기 위하여 도 9에서 사용된 동일한 참조 번호들이 전반적으로 도 11에 적용된다. 동일하거나 또는 유사한 엘리먼트들에 대한 설명은 반복되지 않는다. 도 9의 구조체와 비교하면, 대응하는 트렌치 내의 각각의 계층화된 트렌치 전도체는 상단 전도체 층(451, 452, 453, 454)과 하단 전도체 층(431, 432, 433, 434) 사이의 중간 라이너 또는 전도성 라이너 층(461-464, 481-484) 상에 중간 층(471-474, 491-494)을 포함한다. 중간 층은, 이상에서 논의된 바와 같은 유전체 재료, 또는 전도체 또는 반도체 재료들과 같은 응력 밸런싱 효과들을 위하여 선택된 재료를 포함할 수 있다. 이러한 실시예에 있어서, 계층화된 전도체는 2개의 중간 층들 및 2개의 중간 전도성 라이너들 또는 라이너 층들을 포함한다. 상단 및 하단 전도체 층들 사이의 중간 전도체 층들 및 중간 전도성 라이너 층들의 수는 변경될 수 있다. 중간 층들은, 이상에서 논의된 바와 같은 유전체 재료, 또는 전도체 또는 반도체 재료들과 같은 응력 밸런싱 효과들을 위하여 선택된 재료 또는 재료들을 포함할 수 있다.
중간 전도성 라이너들 또는 전도성 라이너 층들(461-464, 481-484)은, 절연 층(425)에 대한 상단 전도체 바디들의 접착을 보장하는 접착제들로서 기능할 수 있으며 상단 전도체 바디들에 대한 상단 전도체 층들(451, 452, 453, 454)의 성장을 도울 수 있다. 상단 전도체 바디들에 대한 라이너 층들(441, 442, 443, 444)이 중간 전도성 계면 라이너들(461-464, 481-484)의 상단 상에 배치되고 트렌치들(절연 층(425))의 측벽들에 부착됨에 따라, 상단 및 하단 전도체 층들 사이의 중간 전도성 라이너 층들(예를 들어, 461-464, 481-484)이 선택적으로 생략될 수 있다.
도 12는 대안적인 실시예의 3-차원 메모리 구조체의 사시도이다. 일 실시예의 동일하거나 또는 유사한 엘리먼트들을 지칭하기 위하여 도 11에서 사용된 동일한 참조 번호들이 전반적으로 도 12에 적용된다. 동일하거나 또는 유사한 엘리먼트들에 대한 설명은 반복되지 않는다. 도 11의 구조체와는 대조적으로, 하단 전도체 층(431, 432, 433, 434)이 전도성 층(201)과 직접적으로 접촉한다. 이러한 실시예에 있어서, 하단 전도체 층은, 예를 들어, 절연 및 전도성 재료들 사이의 양호한 접착을 제공할 수 있는 폴리실리콘을 포함한다. 따라서, 도 9의 하단 전도성 라이너 층들(421, 422, 423, 424)이 생략될 수 있다.
또 다른 대안적인 실시예에 있어서, 상단 및 하단 전도체 층들 사이의 중간 전도성 라이너 층들(예를 들어, 461-464, 481-484)이 선택적으로 생략될 수 있다.
도 13 내지 도 15는 수직 채널 3D 메모리 디바이스를 포함하는 집적 회로에 대한 다른 예시적인 프로세스 흐름을 예시한다.
도 13은 교번하는 산화 실리콘 층들(예를 들어, 1210, 1212, 1214, 1216, 1218) 및 질화 실리콘 층들(예를 들어, 1211, 1213, 1215, 1217)의 스택 내에 형성된 복수의 세장형 트렌치들(예를 들어, 1401, 1402, 1403, 1404)을 갖는 구조체를 예시하는 사시도이다.
도 13에 예시된 바와 같은 구조체를 형성하기 위하여, 기판(또는 전도성 플레이트)(1200)은, 기판(1200)에 n-형 또는 p-형 도핑 재료를 부가하기 위한 도핑 프로세스, 및 그 다음의 기판(1200) 상에 교번하는 산화 실리콘 층들(예를 들어, 1210, 1212, 1214, 1216, 1218) 및 질화 실리콘 층들(예를 들어, 1211, 1213, 1215, 1217)의 스택의 증착에 의해 형성된 전도성 층(1201)을 포함할 수 있다.
다음으로, 스택을 관통하는 복수의 개구부들을 형성하기 위한 홀 에칭이 구현되며, 그 다음 스택 상에 그리고 복수의 개구부들 내에 메모리 층(1301)의 증착이 이어진다. 메모리 층(1301)은, 산화 실리콘을 포함하는 차단 층으로서 구성된 제 1 층, 질화 실리콘을 포함하는 전하 트래핑 층으로서 구성된 제 2 층, 산화 실리콘을 포함하는 터널링 층으로서 구성된 제 3 층을 포함하는 복합 다층 막이다. 메모리 층(1301)은 복수의 개구부들의 하단들 및 측벽들 상에 컨포멀 표면을 갖는다. 그런 다음, 개구부들의 하단들 및 스택의 상단 상에서 메모리 층(1301)을 제거하기 위해 에칭 프로세스가 수행된다. 그런 다음, 박막(1302)이 스택 위에 증착되며, 이는 개구부들의 하단들에서 전도성 층(1201)과 접촉하는 부분을 갖는다. 박막(1302)은, 재료, 예를 들어, 실리콘, 및 도핑 농도, 예를 들어, 도핑되지 않거나 또는 저농도로 도핑되는 것의 선택에 의해 수직 채널 구조체들로서 역할하도록 적응된 반도체를 포함할 수 있다.
반도체 박막(1302)의 형성 이후에, 개구들 내의 박막(1302) 사이의 공간을 충전하기 위하여 스핀-온 유전체(spin-on dielectric; SOD), 예를 들어, 산화 실리콘 또는 다른 절연 재료들을 사용하여 충전 프로세스가 구현되며, 그 다음에 상단 전도체 층(1218) 상에서 SOD를 제거하기 위한 CMP 프로세스 및 개구부들의 상부 부분들에서 SOD를 제거하기 위한 에칭 프로세스가 이어진다. 따라서, 절연 구조체들(1303)이 형성된다. 일 예에 있어서, 절연 구조체(303)는 SOD로 완전히 충전될 수 있으며, 공극 및 이음매가 없을 수 있다. 다른 예에 있어서, 절연 구조체(1303) 내에 이음매 또는 공극이 존재할 수 있다.
다음으로, 전도성 재료, 예를 들어 폴리실리콘이 개구부들의 상부 부분들을 충전하기 위하여 증착되며, 그 다음 플러그들(1304)을 형성하여 메모리 셀들의 수직 스트링들 내의 채널들로부터 대응하는 위에 놓인 패턴화된 전도체들(미도시)로의 연결들을 제공하기 위하여 CMP 및/또는 에칭 백 프로세스들이 이어진다. 더 양호한 전도성을 위하여 저항을 낮추기 위해 살리사이드 프로세스가 선택적으로 적용된다. 다른 예에 있어서, 플러그들(1304)은 도핑된 폴리실리콘을 포함할 수 있다.
또 다른 예에 있어서, 절연 구조체(1303)는 박막(1302)의 증착 동안 형성되는 이음매 또는 간극일 수 있다. 박막(1302)의 내부 표면의 상단 상에 형성된 돌출부들은 박막(1302)에 의해 봉입되는 이음매 또는 간극을 형성하기 위하여 함께 연결될 수 있다. 따라서, 플러그(1304)는 연결되는 돌출부들에 의해 형성된다.
또 다른 예에 있어서, 박막(1302)은 스택 내의 개구부들을 완전히 충전하며, 따라서, 절연 구조체(1303) 및 플러그(1304)가 존재하지 않는다.
다음으로, 예를 들어, 산화 실리콘을 포함하는 캡 층(1410)이 스택 상에 형성되고, 그 다음 스택 내에서 그리고 기판(200)의 전도성 층(201) 내로 연장하는 복수의 세장형 트렌치들(예를 들어, 1401, 1402, 1403, 1404)을 형성하기 위한 패턴화 프로세스가 이어진다. 복수의 세장형 트렌치들은 1μm보다 더 큰 깊이, 예를 들어 8 μm에 이르는 깊이, 및 0.1 μm보다 더 큰 폭, 예를 들어, 0.8 μm에 이르는 폭일 수 있다. 이와 같이, 복수의 세장형 트렌치들은 10 이상의 종횡비를 갖는다.
복수의 세장형 트렌치들은 하나의 단일 패턴화 단계를 사용하여 형성되며, 여기에서 단일 패턴화 단계는, 트렌치들에 대한 에칭 마스크를 획정하는 단계, 및 다층 스택의 상부 층으로부터 다층 스택 아래의 기판(1200)까지 연장하는 연속적인 측벽들을 갖도록 마스크들을 추가로 에칭하지 않고 마스크를 사용하여 에칭하는 단계를 포함한다.
도 14는 스택 내에 질화물 층들 대신에 금속 게이트들의 형성 및 세장형 트렌치들의 측벽들 상의 절연 층(1425)의 형성 이후의 구조체를 예시하는 사시도이다. 게이트 대체 프로세스가 구현되며, 이는 (1) 산화 실리콘 층들의 표면 및 메모리 층의 표면을 노출하기 위하여 인산(H3PO4)을 사용하여 스택 내의 질화 실리콘 층들(예를 들어, 도 13의 1211, 1213, 1215, 1217)을 제거하는 단계, (2) 스택 내의 산화 실리콘 층들(예를 들어, 1210, 1212, 1214, 1216, 1218)의 노출된 표면 및 메모리 층(1301)의 노출된 표면 상에 산화 알루미늄과 같은 하이-k 재료의 얇은 층(예를 들어, 1415, 1416, 1417, 1418)을 형성하는 단계, 및 (3) 텅스텐(W), 질화 텅스텐(WN), 탄탈럼(Ta), 질화 탄탈럼(TaN), 티타늄(Ti), 질화 티타늄(TiN), 또는 이들의 조합들을 충전함으로써 CVD 또는 다른 적절한 증착 방법들을 사용하여 금속 게이트들(예를 들어, 1411, 1412, 1413, 1414)을 형성하는 단계를 포함한다. 그런 다음, 세장형 트렌치들의 하단들 및 측벽들 상의 전도성 재료를 제거하기 위하여 습식 에칭이 적용되며, 이는 측벽들 상에 리세스들을 형성한다.
게이트 대체 프로세스 이후에, 스택은 산화 실리콘 층들(예를 들어, 1210, 1212, 1214, 1216, 1218)로 구성된 비활성 층들 및 금속 게이트들(예를 들어, 1411, 1412, 1413, 1414)로 구성된 활성 층들을 포함한다. 메모리 셀들은 활성 층들과 필라들 사이의 계면 영역들에 배치된다. 이러한 실시예에 있어서, 워드 라인들로서 역할하는 활성 층들이 필라를 둘러싸며, 이는 올-어라운드 게이트들을 구성한다. 메모리 셀들은 게이트-올-어라운드 구성을 갖는다.
다음으로, 스택 위에 산화 실리콘을 포함하는 절연 층(1425)을 형성하기 위한 산화 프로세스가 낮은 온도, 예를 들어, 25℃에서 구현되며, 그런 다음 세장형 트렌치들의 하단들 상에서 절연 층(1425)을 제거하기 위한 산화물 에칭이 이어진다. 결과적인 구조체는 스택 내의 산화 실리콘 층들(예를 들어, 1210, 1212, 1214, 1216, 1218)의 측면들을 커버하며 측벽들 상의 리세스들을 충전하는 절연 층(1425)을 갖는다. 에칭 단계 이후에, 절연 층(1425)은 세장형 트렌치들(예를 들어, 1405, 1406, 1407, 1408)의 연속적인 측벽들을 제공한다.
도 15는, 본원에서 설명되는 프로세스들 및 구조체들 중 임의의 것을 사용하여 구현될 수 있는 세장형 트렌치들을 충전하는 복수의 계층화된 전도체들(예를 들어, 1501, 1502, 1503, 1504)을 갖는 구조체를 예시하는 사시도이다. 이러한 예에 있어서, 약 30Å 내지 1000 Å 두께의 층을 형성하기 위하여 제 1 전도성 박층(thin layer)이 CVD, PVD, 및 ALD를 사용하여 스택 위에 증착된다. 그런 다음, 어닐링 프로세스가 선택적으로 증착된 제 1 전도성 박층에 적용된다. 세장형 트렌치들 내의 제 1 전도성 박층의 측벽들 사이의 공간을 부분적으로 충전하기 위하여 CVD, PVD, ALD, 전기도금(electroplating; EP) 또는 다른 기술들을 사용하여 제 1 전도체를 증착하는 것이 이어진다. 이러한 예에 있어서, 제 1 전도체는 복수의 트렌치들의 하부 부분을 충전한다.
다음으로, 먼저 캡 층(410)의 상단 상의 제 1 전도성 박층 및 제 1 전도체를 제거하기 위하여 CMP 프로세스가 적용되고, 그런 다음 세장형 트렌치들 상의 상부 측벽들 상의 제 1 전도성 박층 및 제 1 전도체를 제거하기 위한 에칭 프로세스가 이어지며, 그럼으로써 하단 충전 바디들(예를 들어, 1431, 1432, 1433, 1434) 및 하단 전도성 라이너 층들(예를 들어, 1421, 1422, 1423, 1424)을 형성하고, 하단 충전 바디들(예를 들어, 1431, 1432, 1433, 1434) 위의 절연 층(1425)의 일 부분을 노출한다. 하단 충전 바디들(예를 들어, 1431, 1432, 1433, 1434)에 대한 그리고 일부 실시예들에 대하여 하단 전도성 라이너 또는 라이너 층들(예를 들어, 1421, 1422, 1423, 1424)에 대한 전도성 재료들은 하단 충전 바디들에 대한 상단 표면을 형성하는 스택 내의 상단 높이까지 에칭된다. 이러한 예에 있어서, 충전 바디들(예를 들어, 1431, 1432, 1433, 1434)의 상단 표면은 스택 두께의 약 2/3의 높이에 존재할 수 있거나, 또는 스택의 상단 활성 층(예를 들어, 1414) 주변의 높이에 존재할 수 있다. 에칭 프로세스는 습식 에칭, 건식 에칭, Ar 충격, 또는 이들의 조합들을 포함할 수 있다. 다른 예에 있어서, 오로지 에칭 프로세스(들)만이 구현된다.
계층화된 전도체(예를 들어, 1501, 1502, 1503, 1504)의 하단 충전 바디들(예를 들어, 1431, 1432, 1433, 1434)에 대한 적절한 재료들은, 질화 실리콘(SiN), 티타늄(Ti), 질화 티타늄(TiN), 질화 텅스텐(WN), 탄탈럼(Ta), 질화 탄탈럼(TaN), 및 다른 금속 합금들, 또는 이들의 조합들을 포함할 수 있다.
계층화된 전도체(예를 들어, 1501, 1502, 1503, 1504)의 하단 전도성 라이너 층(예를 들어, 1421, 1422, 1423, 1424)에 대한 적절한 재료들은, 폴리실리콘, 비정질 실리콘, 티타늄(Ti), 질화 티타늄(TiN), 텅스텐(W), 질화 텅스텐(WN), 탄탈럼(Ta), 질화 탄탈럼(TaN), 알루미늄(Al), 구리(Cu), 코발트(Co), 다른 금속들 및 금속 합금들, 또는 이들의 조합들을 포함할 수 있다. 하단 전도성 라이너 층은 Ti 및 TiN과 같은 다수의 층들의 조합일 수 있다.
그런 다음, CVD, PVD, ALD, 또는 다른 증착 기술들을 사용하여 약 10Å 내지 1000Å의 두께를 갖도록 제 2 전도성 박층이 절연 층(1425)의 노출된 표면 상에 그리고 하단 충전 바디들의 상단 표면 상에 증착되고, 이는 세장형 트렌치들의 측벽들의 일 부분을 라이닝하며, 그런 다음 CVD, PVD, ALD, EP 또는 다른 증착 기술들을 사용하여 세장형 트렌치들의 상부 부분을 충전하기 위하여 제 2 전도체를 증착하는 것이 이어진다. 그런 다음, 캡 층(1410)의 상단 상에서 제 2 전도성 박층 및 제 2 전도체를 제거하기 위하여 CMP 및/또는 에칭 프로세스가 적용된다. 따라서, 상단 전도체 층들(예를 들어, 1451, 1452, 1453, 1454) 및 중간 전도성 라이너 층들(예를 들어, 1441, 1442, 1443, 1444)이 대응하는 하단 충전 바디들(예를 들어, 1431, 1432, 1433, 1434) 상에 형성된다.
중간 전도성 라이너 층들(예를 들어, 1441, 1442, 1443, 1444)에 대한 적절한 재료들은, 질화 실리콘(SiN), 티타늄(Ti), 질화 티타늄(TiN), 질화 텅스텐(WN), 탄탈럼(Ta), 질화 탄탈럼(TaN), 및 다른 금속 합금들, 또는 이들의 조합들을 포함할 수 있다. 중간 전도성 라이너 층은 Ti 및 TiN과 같은 다수의 층들의 조합일 수 있다.
상단 전도체 층(예를 들어, 1451, 1452, 1453, 1454)에 대한 적절한 재료들은, 폴리실리콘, 비정질 실리콘, 티타늄(Ti), 질화 티타늄(TiN), 텅스텐(W), 질화 텅스텐(WN), 탄탈럼(Ta), 질화 탄탈럼(TaN), 알루미늄(Al), 구리(Cu), 코발트(Co), 다른 금속들 및 금속 합금들, 또는 이들의 조합들을 포함할 수 있다.
상단 전도체 바디들 및 하단 충전 바디들은 동일하거나 또는 상이한 재료들을 가질 수 있다. 마찬가지로, 중간 전도성 라이너 층 및 하단 전도성 라이너 층은 동일하거나 또는 상이한 재료들로 구성될 수 있다. 본원에서 설명되는 실시예들에 있어서, 상단 전도체 바디 및 충전 바디의 재료들은 응력 밸런싱 효과를 위하여 선택된다.
복수의 계층화된 전도체들(예를 들어, 1501, 1502, 1503, 1504)의 각각은, 전도성 층(1201)과 오믹 전기적 접촉하는 하단 전도체 층(예를 들어, 1431, 1432, 1433, 1434), 하단 전도체 층(예를 들어, 1431, 1432, 1433, 1434) 위에 존재하며 대응하는 트렌치의 측벽들의 일 부분을 라이닝하는 중간 전도성 라이너 층(예를 들어, 1441,1442, 1443, 1444) 및 중간 전도성 라이너 층(예를 들어, 1441, 1442, 1443, 1444) 상의 상단 전도체 층(예를 들어, 1451, 1452, 1453, 1454)을 포함한다. 오믹 접촉은, 공통 소스 라인으로서의 전도성 층(1201)의 사용을 가능하게 하기 위하여 아래의 전도성 층(1201)과 세장형 트렌치들을 충전하는 계층화된 전도체들 사이에서 적절한 저항을 갖는 전류 흐름 연통을 제공한다. 각각의 계층화된 전도체는 또한, 이러한 실시예에 있어서 하단 전도체 층(예를 들어, 1431, 1432, 1433, 1434)과 하단 전도체 층(예를 들어, 1431, 1432, 1433, 1434)에 인접한 측벽의 하부 부분 사이에 하단 전도성 라이너 층(예를 들어, 1421, 1422, 1423, 1424)을 포함한다.
개략적으로 도시된 바와 같이, 다층 스택 및 복수의 계층화된 트렌치 전도체들(예를 들어, 1501, 1502, 1503, 1504) 위에 놓인 복수의 패턴화된 전도체들은, 공통 소스 라인으로서 구성된, 기준 전압에 대해 복수의 계층화된 전도체들에 연결된다. 이에 더하여, 다층 스택 위에 놓인 복수의 제 2 패턴화된 전도체들(미도시)은 복수의 필라들의 각각의 필라를, 비트 라인들로서 구성된, 필라의 대응하는 박막들(도 13의 1302)에 비트 라인 전압들을 제공하는 전압 공급부에 연결한다. 제어 회로부는 다층 스택 내의 필라들 및 활성 층들에 상이한 바이어스 전압들을 인가하도록 구성되며, 이에 의해 데이터의 하나 또는 하나가 넘는 비트가 선택된 메모리 셀에 저장되는 프로그래밍 동작을 실행하도록 구성될 수 있다.
하단 전도체 층들(1431, 1432, 1433, 1434)은, 계층화된 전도체들(1501, 1502, 1503 1504)의, 박막 접착 층 또는 박막 장벽 층과는 대조적으로 주로 전도체로서 사용되는 벌크 전도체들일 수 있으며, 이는 트렌치 내의 계층화된 전도체의 1차 벌크 전도성 재료로서 역할하기에 충분한 두께들을 갖는다. 효과적인 실시예들에 있어서, 하단 전도체 층들(1431, 1432, 1433, 1434)은 스택 내의 층들 중 적어도 2개의 층(예를 들어, 층들(1210, 1411))의 결합된 높이보다 더 큰 두께를 갖는다. 효과적인 실시예들에 있어서, 하단 전도체 층들(1431, 1432, 1433, 1434)은 스택 높이의 적어도 1/3의 두께를 갖는다. 효과적인 실시예들에 있어서, 하단 전도체 층들(1431, 1432, 1433, 1434)은 스택 높이의 적어도 2/3의 두께를 갖는다. 하단 전도체 층들(1431, 1432, 1433, 1434)은 기판(1200)에 수직인 치수에서 상단 전도체 층들(1451, 1452, 1453, 1454)보다 더 두꺼울 수 있다. 일부 실시예들에 있어서 하단 전도체 층들(1431, 1432, 1433, 1434)의 1차 목적은 벌크 전도체이다.
다른 실시예들에 있어서, 충전 바디들은 주로 상단 전도체 바디들에 대한 응력 밸런싱 효과를 위하여 구현된다. 이러한 실시예들에 있어서, 충전 바디들은 유전체 재료 또는 반드시 양호한 전도체들은 아닌 다른 재료들을 포함할 수 있으며, 하단 라이너 층은 트렌치 전도체의 상단 전도체 바디로의 전류 흐름을 제공하기 위한 전도성 라이너를 형성한다.
하단 충전 바디들(1431, 1432, 1433, 1434) 아래의 하단 전도성 라이너 층들(1421, 1422, 1423, 1424)은, 주로 절연 층(425)에 대한 하단 전도체 층들의 접착을 보조하거나 또는 보장하기 위한 접착제들로서 또는 일부 실시예들에 있어서 불소 및 염소와 같은 이온들에 의한 공격으로부터 아래의 기판(200)을 보호하기 위한 이온 장벽들로서 기능한다. 하단 전도성 라이너 층들(1421, 1422, 1423, 1424)은 또한 하단 전도체 층들의 형성 동안 기판의 표면 상에 공극들 또는 언덕들이 형성되는 것을 방지하도록 기능할 수 있다. 이에 더하여, 하단 전도성 라이너 층들(1421, 1422, 1423, 1424)은 하단 전도체 층들(1431, 1432, 1433, 1434)의 성장을 도울 수 있다. 일부 실시예들에 있어서, 그리고 특히 충전 바디들이 양호한 전도체들이 아닐 때, 하단 전도성 라이너 층들은 트렌치 전도체의 상단 전도체 바디로의 전류 경로를 제공하는 전도성 라이너들로서 역할할 수 있다.
중간 전도성 라이너 층들(1441, 1442, 1443, 1444)은, 일부 실시예들에 있어서 주로 절연 층(1425)에 대한 상단 전도체 층들의 접착을 보장하는 접착제들로서 기능할 수 있으며, 상단 전도체 층들(1451, 1452, 1453, 1454)의 성장을 도울 수 있다.
다른 실시예에 있어서, 하단 전도성 라이너 층은, 하단 전도체 층이 예를 들어 절연 및 전도성 재료들 사이의 양호한 접착을 제공할 수 있는 폴리실리콘 또는 다른 재료들을 포함하는 경우, 생략될 수 있다. 이러한 실시예에 있어서, 도 10을 참조하여 설명된 바와 같은 계층화된 전도체들은 전도성 층(1201)과 직접 접촉하는 하단 전도체 층들을 포함한다. 하단 전도체 층들(1431, 1432, 1433, 1434)은 기판(1200)에 수직인 치수에서 상단 전도체 층들(1451, 1452, 1453, 1454)보다 더 두껍다.
또 다른 실시예에 있어서, 도 11을 참조하여 설명된 바와 같은 계층화된 전도체들은 상단 및 하단 전도체 층들 사이에 중간 충전 바디 및 중간 전도성 라이너 층을 포함할 수 있다. 중간 전도성 라이너 층은 선택적으로 생략될 수 있다.
또 다른 실시예에 있어서, 도 12를 참조하여 설명된 바와 같은 계층화된 전도체들은 상단 및 하단 전도성 바디들 사이에 중간 충전 바디 및 중간 전도성 라이너 층을 포함할 수 있다. 중간 전도성 라이너 층은 선택적으로 생략될 수 있다.
계층화된 전도체들을 다른 3D 메모리 구조체들의 형성에서 구현될 수 있다.
도 16은 3D 수직 얇은-채널 막 NAND 어레이를 포함하는 집적 회로(901)의 간략화된 칩 블록도이다. 집적 회로(901)는 본원에서 설명된 바와 같은 계층화된 트렌치 전도체들을 갖는 하나 이상의 메모리 블록들을 포함하는 메모리 어레이(960)를 포함한다.
SSL/GSL 디코더(940)는 메모리 어레이(960) 내에 배열된 복수의 SSL/GSL 라인들(945)에 결합된다. 레벨 디코더(950)는 복수의 워드 라인들(955)에 결합된다. 전역 비트 라인 컬럼 디코더(970)는, 메모리 어레이(960)로부터의 데이터 판독 및 이로의 데이터 기입을 위하여 메모리 어레이(960) 내의 컬럼들을 따라 배열된 복수의 전역 비트 라인들(965)에 결합된다. 제어 로직(910)으로부터 컬럼 디코더(970), 디코더(940) 및 디코더(950)로 어드레스들이 버스(930) 상에서 공급된다. 센싱 증폭기 및 프로그램 버퍼 회로들(980)은 이러한 예에 있어서 제 1 데이터 라인들(975)을 통해 컬럼 디코더(970)에 결합된다. 회로들(980) 내의 프로그램 버퍼는, 선택된 비트 라인들에 대한 프로그램 또는 금지 상태들을 나타내기 위하여, 프로그램 코드들의 함수인 값들 또는 다중-레벨 프로그래밍을 위한 프로그램 코드들을 저장할 수 있다. 컬럼 디코더(970)는 프로그램 버퍼 내의 데이터 값들에 응답하여 메모리 내의 비트 라인들에 프로그램 및 금지 전압들을 선택적으로 인가하기 위한 회로들을 포함할 수 있다.
센싱 증폭기/프로그램 버퍼 회로들(908)로부터 센싱되는 데이터는, 결과적으로 데이터 경로(993)를 통해 입력/출력 회로들(991)에 결합되는 다중-레벨 데이터 버퍼(990)로 제 2 데이터 라인들(985)을 통해 공급된다. 또한, 이러한 예에 있어서 입력 데이터는 다중-레벨 프로그래밍 동작들의 지원에 사용하기 위하여 다중-레벨 데이터 버퍼(990)에 인가된다.
입력/출력 회로들(991)은 데이터를 집적 회로(901) 외부의 목적지들로 드라이브(drive)한다. 입력/출력 데이터 및 제어 신호들은, 입력/출력 회로들(991), 범용 프로세스 또는 특수 목적 애플리케이션 회로부와 같은 집적 회로(901) 내부의 또는 외부의 다른 데이터 소스들 또는 집적 회로(901) 상의 입력/출력 포트들 및 제어 로직(910), 또는 메모리 어레이(960)에 의해 자원되는 시스템-온-칩(system-on-a-chip) 기능을 제공하는 모듈들의 조합 사이에서 데이터 버스(905)를 통해 이동된다.
도 16에 도시된 예에 있어서, 바이어스 배열 상태 머신을 사용하는 제어 로직(910)은, 바이어스 전압들의 프로그래밍, 판독, 소거, 및 검증과 같이 블록(920)에서 전압 공급부 또는 공급부들을 통해 생성되거나 또는 제공되는 공급 전압들의 인가를 제어한다. 제어 로직(910)은 다중-레벨 데이터 버퍼(990) 및 메모리 어레이(960)에 결합된다. 제어 로직(910)은 다중-레벨 프로그래밍 동작들을 제어하기 위한 로직을 포함한다. 본원에서 설명되는 게이트-올-어라운드(Gate-All-Around; GAA) NAND 구조체들을 지원하는 실시예들에 있어서, 로직은 하기의 방법을 수행하도록 구성되며, 상기 방법은:
본원에서 설명된 계층화된 전도체들을 통해 기판 상의 전도성 층을 바이어싱하는 것과 같이 공통 소스 라인들에 기준 전압을 인가하는 단계;
예컨대 워드 라인 층 디코더를 사용하여, 어레이 내의 메모리 셀들의 층을 선택하는 단계;
예컨대 수직 채널 구조체들의 로우들 상의 SSL 스위치들 및 GSL 스위치들을 사용함으로써 어레이 내의 선택된 로우 내의 수직 채널 구조체들을 선택하는 단계; 및
수직 채널 구조체들의 선택된 로우에 결합된 전역 비트 라인들 상의 페이지 버퍼들과 같은 비트 라인 회로부를 사용하여 데이터를 나타내기 위하여, 어레이 내의 수직 채널 구조체들의 선택된 로우 상의 선택된 층 내의 전하 트래핑 사이트(site)들에 전하를 저장하는 단계를 포함한다.
일부 실시예들에 있어서, 로직은, 예컨대 워드 라인 층 디코더들을 제어함으로써 층을 선택하도록 구성된다.
일부 실시예들에 있어서, 로직은 데이터의 2 이상의 비트를 나타내기 위하여 어레이 내의 수직 채널 구조체들의 선택된 로우 상의 선택된 층 내의 전하 트래핑 사이트들에 다중 레벨들의 전하를 저장하도록 구성된다. 이러한 방식에 있어서, 어레이 내의 선택된 셀은, 각각의 셀 상에 2 이상의 비트를 포함하여 3 이상의 비트들을 저장한다.
제어 로직(910)은 당업계에서 알려진 바와 같은 특수-목적 로직 회로부를 사용하여 구현될 수 있다. 대안적인 실시예들에 있어서, 제어 로직은, 디바이스의 동작들을 제어하기 위한 컴퓨터 프로그램을 실행하는 동일한 집적 회로 상에 구현될 수 있는 범용 프로세서를 포함한다. 또 다른 실시예들에 있어서, 전용-목적 로직 회로부 및 범용 프로세스의 조합이 제어 로직의 구현을 위하여 사용될 수 있다.
메모리 어레이(960)는, 결과적으로 메모리 셀 문턱 전압들 VT를 수립하는 저장된 전하의 양에 대응하는 다중 프로그램 레벨들의 수립에 의해 셀 당 다수의 비트들을 저장하도록 구성된다. 이상에서 언급된 바와 같이, 셀-당-단일-비트(single-bit-per-cell) 실시예들이 본원에서 설명된 구조체들을 포함할 수 있다.
본 발명이 이상에서 상세화된 선호되는 실시예들 및 예들을 참조하여 개시되었지만, 이러한 예들이 제한적인 의미가 아니라 예시적으로 의도되었다는 것이 이해되어야만 한다. 수정들 및 조합들이 당업자들에게 용이하게 발생할 것이며, 이러한 수정들 및 조합들이 본 발명의 사상 및 다음의 청구항들의 범위 내에 속할 것으로 고려된다. 청구범위는 다음과 같다.

Claims (20)

  1. 집적 회로로서,
    기판 위의 상단 표면을 갖는 회로 구조체;
    상기 회로 구조체 내의 복수의 세장형(elongated) 트렌치(trench)들로서, 상기 복수의 세장형 트렌치들은 상기 회로 구조체의 상부 층으로부터 상기 회로 구조체 아래의 상기 기판까지 연장하며, 측벽들을 갖는, 상기 복수의 세장형 트렌치들; 및
    복수의 세장형 트렌치들의 대응하는 세장형 트렌치들을 충전(fill)하는 복수의 트렌치 전도체들을 포함하며,
    상기 복수의 트렌치 전도체들의 트렌치 전도체는,
    상기 세장형 트렌치들의 상기 측벽들과 컨포멀(conformal)하며, 상기 기판과 전기적으로 접촉하는 라이너(liner) 전도체;
    상기 라이너 전도체 위의 상기 대응하는 세장형 트렌치의 상기 측벽들 사이의 상기 세장형 트렌치의 하부 부분을 충전하는 제 1 충전 바디(body)로서, 상기 제 1 충전 바디는 상기 회로 구조체의 상기 상단 표면으로부터 리세스(recess)된 상부 표면을 갖는, 상기 제 1 충전 바디; 및
    상기 라이너 전도체 위의 상기 대응하는 세장형 트렌치의 상기 측벽들 사이의 상기 세장형 트렌치의 상부 부분을 충전하며, 상기 라이너 전도체와 전류 흐름 연통하는 상단 전도체 바디로서, 상기 상단 전도체 바디의 하단 표면은 상기 라이너 전도체의 상단 표면보다 더 높은, 상기 상단 전도체 바디를 포함하는, 집적 회로.
  2. 청구항 1에 있어서,
    상기 상단 전도체 바디는 상기 라이너 전도체 위의 상기 대응하는 세장형 트렌치의 상기 상부 부분을 라이닝하는 라이너 층, 및 전도성 충전제를 포함하는, 집적 회로.
  3. 청구항 1에 있어서,
    상기 집적 회로는, 상기 라이너 전도체를 상기 회로 구조체의 엘리먼트들로부터 절연하는 상기 복수의 세장형 트렌치들의 측면들 상의 절연 스페이서(spacer) 층을 더 포함하는, 집적 회로.
  4. 청구항 3에 있어서,
    상기 복수의 세장형 트렌치들의 상기 세장형 트렌치들은 10 이상의 종횡비, 및 연속적인 측벽들을 갖는 적어도 1 마이크론의 깊이를 갖는, 집적 회로.
  5. 청구항 1에 있어서,
    상기 라이너 전도체는, 상기 충전 바디에 인접한 상기 하부 부분에서 평균적으로 상기 제 1 충전 바디의 폭보다 더 작은 두께를 상기 세장형 트렌치의 상기 측벽들 상에 갖는, 집적 회로.
  6. 청구항 1에 있어서,
    상기 충전 바디는 상기 회로 구조체 상의 상기 상단 전도체 바디에 의해 유도되는 응력들을 보상하는데 효과적인 응력 특성을 갖는, 집적 회로.
  7. 청구항 1에 있어서,
    상기 충전 바디는 유전체 재료를 포함하는, 집적 회로.
  8. 청구항 1에 있어서,
    상기 충전 바디는 실리콘 및 질소를 포함하는 화합물을 포함하는, 집적 회로.
  9. 청구항 1에 있어서,
    상기 회로 구조체는 교번하는 전도성 층들 및 절연 층들의 스택을 갖는 3D 메모리 구조체를 포함하며; 및 상기 기판은 공통 소스 라인으로서 구성된 상기 복수의 트렌치 전도체들과 전류 흐름 연통하는 전도성 층, 및 상기 복수의 트렌치 전도체들에 대한 연결들을 포함하는 상기 스택 위에 놓이는 하나 이상의 패턴화된 전도체 층들을 포함하는, 집적 회로.
  10. 청구항 1에 있어서,
    상기 라이너 전도체 및 상단 전도체 바디는 상이한 전도성 재료들을 포함하는, 집적 회로.
  11. 집적 회로를 제조하는 방법으로서,
    기판 위에 회로 구조체를 형성하는 단계;
    상기 회로 구조체 내에 복수의 세장형 트렌치들을 형성하는 단계로서, 상기 복수의 세장형 트렌치들은 상기 회로 구조체의 상부 층으로부터 상기 회로 구조체 아래의 상기 기판까지 연장하며, 측벽들을 갖는, 단계;
    상기 세장형 트렌치들의 상기 측벽들과 컨포멀하며 상기 기판과 전기적으로 접촉하는 라이너 전도체를 증착하는 단계;
    상기 라이너 전도체 위의 상기 측벽들 사이의 상기 세장형 트렌치들의 하부 부분들을 충전함으로써 충전 바디를 형성하는 단계로서, 상기 충전 바디는 상기 회로 구조체의 상단 표면으로부터 리세스된 상부 표면을 갖는, 단계; 및
    상기 라이너 전도체 위의 상기 측벽들 사이에 상기 세장형 트렌치들의 상부 부분들을 충전하며 상기 라이너 전도체와 전류 흐름 연통하는 상단 전도체 바디를 증착하는 단계로서, 상기 상단 전도체 바디의 하단 표면은 상기 라이너 전도체의 상단 표면보다 더 높은, 단계를 포함하는, 방법.
  12. 청구항 11에 있어서,
    상기 상단 전도체 바디를 증착하는 단계는 상기 라이너 전도체 위의 상기 세장형 트렌치의 상기 상부 부분을 라이닝하는 라이너 층을 형성하는 단계, 및 상기 라이너 위에 전도성 충전제를 증착하는 단계를 포함하는, 방법.
  13. 청구항 11에 있어서,
    상기 방법은, 상기 라이너 전도체를 상기 회로 구조체의 엘리먼트들로부터 절연하는 절연 스페이서 층을 상기 복수의 세장형 트렌치들의 측면들 상에 형성하는 단계를 더 포함하는, 방법.
  14. 청구항 11에 있어서,
    상기 복수의 세장형 트렌치들의 상기 세장형 트렌치들은 10 이상의 종횡비, 및 연속적인 측벽들을 갖는 적어도 1 마이크론의 깊이를 갖는, 방법.
  15. 청구항 11에 있어서,
    상기 라이너 전도체는, 상기 충전 바디에 인접한 상기 하부 부분에서 평균적으로 상기 충전 바디의 폭보다 더 작은 두께를 상기 세장형 트렌치의 상기 측벽들 상에 갖는, 방법.
  16. 청구항 11에 있어서,
    상기 충전 바디는 상기 회로 구조체 상의 상기 상단 전도체 바디에 의해 유도되는 응력들을 보상하는데 효과적인 응력 특성을 갖는, 방법.
  17. 청구항 11에 있어서,
    상기 충전 바디는 유전체 재료를 포함하는, 방법.
  18. 청구항 11에 있어서,
    상기 라이너 전도체 및 상단 전도체 바디는 상이한 전도성 재료들을 갖는, 방법.
  19. 집적 회로로서,
    활성 및 비활성 층들의 스택 내에서 그리고 상기 스택 아래의 전도성 플레이트 내로 연장하는 복수의 트렌치들;
    상기 복수의 트렌치들의 대응하는 트렌치들을 충전하는 복수의 계층화된 전도체들로서, 각각의 계층화된 전도체는 상기 전도성 플레이트와 전기적으로 접촉하며 대응하는 트렌치의 측벽의 일 부분을 라이닝하는 라이너 전도체, 상기 라이너 전도체 위의 중간 충전 바디, 및 상기 라이너 전도체와 전류 흐름 연통하는 상기 중간 충전 바디 위의 상단 전도체 바디를 포함하며, 상기 상단 전도체 바디의 하단 표면은 상기 라이너 전도체의 상단 표면보다 더 높은, 상기 복수의 계층화된 전도체들; 및
    상기 복수의 계층화된 전도체들의 상기 계층화된 전도체들의 쌍 사이의 상기 스택 내의 복수의 필라(pillar)들, 및 상기 활성 층들과 상기 필라들 사이의 계면 영역들에 배치되는 메모리 셀들을 포함하는, 집적 회로.
  20. 청구항 19에 있어서,
    상기 충전 바디는 상기 스택 상의 상기 상단 전도체 바디에 의해 유도되는 응력들을 보상하는데 효과적인 응력 특성을 갖는, 집적 회로.
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