JP6676089B2 - 層状トレンチ導体を備えた集積回路デバイス - Google Patents

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Description

本技術は、トレンチ導体を有する、高密度メモリデバイスを含む集積回路デバイスに関する。
本出願は、２０１７年３月１７日出願の米国特許出願第１５／４６２、２０１号明細書の一部継続出願であり、本文献は、全体が記載されるかのように参照によって本明細書に組み込まれる。
複数のレベルのメモリセルを積み重ねてより大きい記憶容量を達成することが、提案されてきた。研究者は、ビット・コスト・スケーラブル（Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ）（ＢｉＣＳ）メモリ、テラビット・セル・アレイ・トランジスタ（Ｔｅｒａｂｉｔ Ｃｅｌｌ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒ）（ＴＣＡＴ）、垂直ＮＡＮＤ（Ｖ−ＮＡＮＤ）などのさまざまな構造を開発してきた。これらのタイプの構造、および絶縁（または不活性）層によって分離された活性層のスタックを含む他の複雑な構造の場合、スタック内の深くにある層を、上側層と接続するか、または、周囲回路との接続のために使用される、スタックを覆うパターン化された金属層と接続する、導体を形成することがしばしば有用である。これらの導体が、低い抵抗または高い電流能力を必要とするとき、これらは、円筒状またはほぼ円筒状のビア（ｖｉａ）内に形成されたピラー形状の層間導体ではなく、スタックに切断された細長いトレンチを充填することによって形成され得る。
しかし、これらの導体充填されたトレンチの形成は、難しくなり得る。高アスペクト比のトレンチが層のスタック内に形成されると、これは、導体で充填されなければならない。深いトレンチを充填することにより、積層された構造に応力を与える恐れがある。トレンチ深さが、１ミクロンに到達し、これを超え、１０またはそれ以上のアスペクト比を有するとき、応力は、トレンチの変形およびトレンチ近くのデバイスの変形を引き起こす恐れがある。これは、このタイプの複数の平行な導体が形成される場合に特に問題となり得る。
より大きい密度の記憶装置では、その構造は、より多くのレベルのメモリセルを必要とし、より深い高アスペクト比のトレンチの形成が、製造プロセスにおいて必要とされる。トレンチおよびトレンチ間のデバイスの変形は、スタック内の導電線をバックエンドライン（ＢＥＯＬ）のルーティングに接続するのを困難にし得る。
図１の実例は、３次元（３Ｄ）ＮＡＮＤ不揮発性メモリデバイスを表し、このメモリデバイスは、交互の導電層（たとえば活性層１１１、１１３、１１５、１１７）および絶縁層（たとえば、不活性層１１０、１１２、１１６、１１８）のスタックを基板１００上に有し、複数のメモリピラー（たとえば１３０〜１３７）をこのスタック内に備える。図１に示すように、図示するトレンチ導体（導電線）１２０、１２１、１２２および１２３は、たとえばウエハーの曲げ／反り、膜堆積によって引き起こされる伸張／圧縮応力、および温度変化による熱膨張などのプロセス応力によって変形される。図は、そのような変形が、ピラーおよび導電線の場所に変化を引き起こし得ることを示す。これらの位置変化は、上側層構造との位置合わせ問題を引き起こし、バックエンドライン（ＢＥＯＬ）ルーティングとの間違った接続および／またはずれを招き得る。
他の集積回路は、２Ｄまたは３Ｄ回路構造を含み、これらの構造も同様に、曲げおよび反りを受け得るトレンチ導体を含む。
これらの問題は、トレンチ導体が、１０以上のアスペクト比および１ミクロン以上の深さを有するトレンチ内に形成されるときに起こる可能性が高い。
複数のトレンチ導体を複数の高アスペクト比トレンチ内に変形を低減して形成することが、望ましい。これにより、ＢＥＯＬルーティングおよび他の構造の位置合わせ公差が改善され、別の形では集積回路内の信頼性および密度が改善され得る。
形成されるデバイスの、応力によって誘発される変形を低減することができる、細長い、導体充填されたトレンチ（すなわちトレンチ導体）を作製するためのプロセスおよびその結果生じる構造が、説明される。したがって、１つの態様では、本明細書において説明する集積回路は、基板上に活性層および不活性層の多層スタックを備えることができる回路構造と、回路構造内の複数の細長いトレンチであって、回路構造を通って多層スタックの下方の基板まで延び、側壁を有する、複数の細長いトレンチと、複数の細長いトレンチ内の対応する細長いトレンチを充填する複数の層状トレンチ導体とを備える。本明細書において説明する実施形態では、複数のトレンチ層状導体内の層状トレンチ導体は、基板と電気接触する底部導体層と、底部導体層上の上部導体層と、対応するトレンチの側壁の一部分との間の中間誘電層または導電層とを含む。
別の態様によれば、複数のトレンチ導体内のトレンチ導体は、対応する細長いトレンチの側壁と共形であり、基板と電気接触するライナ（liner）導体を含む。第１の充填体が、ライナ導体上の対応する細長いトレンチの側壁間の細長いトレンチの下側部分に充填する。上側表面としての第１の充填体は、回路構造の上部表面から窪められる。上部導体本体は、ライナ導体上の対応する細長いトレンチの側壁間の細長いトレンチの上側部分に充填され、ライナ導体と電流連通させる。上部導体本体が、ライナ導体上の対応する細長いトレンチの上側部分に内張りするライナ層と、導電性充填物とを含む実施形態が、説明される。ライナ層は、第１の充填体と上部導体本体との間のインターフェース面における構造の改良された品質のために接着層として作用することができる。
説明する実施形態では、充填体は、回路構造上に上部導体本体によって誘発された応力を補償するのに効果的である応力特性を有する。これにより、回路構造を貫通して複数のトレンチ導体を形成することによって引き起こされる、回路構造の反りを低減するか、または解消することができる。本明細書において説明する例では、充填体は、誘電材料を含む。
別の実施形態では、本明細書において説明する集積回路を作製する方法は、基板上に活性層および不活性層の多層スタックを形成し、多層スタック内に多層スタックの上側層から多層スタック下方の基板まで延びる複数の細長いトレンチを形成し、複数の細長いトレンチの側部を絶縁スペーサ層によって内張りし、複数の細長いトレンチを上述のさまざまな形態で説明したような層状トレンチ導体によって充填することを含む。
１つの態様では、この方法は、絶縁層上の対応するトレンチ内に基板と電気接触する底部導体層を形成することによって、複数の細長いトレンチ内の対応する細長いトレンチ内に層状導体を形成し、底部導体層上に中間導電ライナ層を形成し、絶縁層の一部分を内張りし、中間導電ライナ層上に上部導体層を形成することを含む。
また、本明細書において説明する方法は、基板上に回路構造を形成し、回路構造内に複数の細長いトレンチを形成することを含む。この方法における細長いトレンチは、回路構造の上側層から回路構造下方の基板まで延び、そして側壁を有する。方法は、細長いトレンチの側壁と共形であり、基板と電気接触するライナ導体を堆積することを含む。また、方法は、ライナ導体上の側壁間の細長いトレンチの下側部分に充填することによって充填体を形成し、充填体の上側表面を回路構造の上部表面から窪ませることを含む。また、方法は、上部導体本体を堆積して、ライナ導体上の側壁間の細長いトレンチの上側部分に充填され、ライナ導体と電流連通させることを含む。
さらに別の態様では、本明細書において説明する集積回路は、活性層および不活性層のスタック内を延び、スタック下方の導電プレートに入る複数のトレンチと、複数のトレンチ内の対応するトレンチを充填する複数の層状導体であって、各々の層状導体は、導電プレートと電気接触する底部導体層と、底部導体層を覆い、対応するトレンチの側壁の一部分を内張りする中間導電ライナ層と、中間導電ライナ層上の上部導体層とを備える層状導体と、複数の層状導体内の層状導体の対間のスタック内の複数のピラーであって、メモリセルが、活性層とピラーとの間のインターフェース領域に配設される、複数のピラーとを備える。
本技術の他の態様および利点を、図、詳細な説明および特許請求の範囲を検討することで理解することができる。
従来の３Ｄメモリデバイス内の変形を示す斜視図である。
本明細書において説明するような１つの実施形態における３Ｄ ＮＡＮＤメモリ向けの製造段階中の構造を示す斜視図である。 本明細書において説明するような１つの実施形態における３Ｄ ＮＡＮＤメモリ向けの製造段階中の構造を示す斜視図である。 本明細書において説明するような１つの実施形態における３Ｄ ＮＡＮＤメモリ向けの製造段階中の構造を示す斜視図である。 本明細書において説明するような１つの実施形態における３Ｄ ＮＡＮＤメモリ向けの製造段階中の構造を示す斜視図である。 本明細書において説明するような１つの実施形態における３Ｄ ＮＡＮＤメモリ向けの製造段階中の構造を示す斜視図である。
図６と対比させることができる、代替の製造プロセス中の構造を示す図である。 本明細書において説明するような１つの実施形態における３Ｄ ＮＡＮＤメモリ向けの製造段階中の構造を示す斜視図である。
図７と対比させることができる、代替の製造プロセス中の構造を示す図である。 本明細書において説明するような１つの実施形態における３Ｄ ＮＡＮＤメモリ向けの製造段階中の構造を示す斜視図である。
図８と対比させることができる、代替の製造プロセス中の構造を示す図である。 図８と対比させることができる、代替の製造プロセス中の構造を示す図である。 図８と対比させることができる、代替の製造プロセス中の構造を示す図である。 本明細書において説明するような１つの実施形態における３Ｄ ＮＡＮＤメモリ向けの製造段階中の構造を示す斜視図である。
別の実施形態における３Ｄ ＮＡＮＤメモリを示す斜視図である。
さらに別の実施形態における３Ｄ ＮＡＮＤメモリを示す斜視図である
代替の実施形態における３Ｄ ＮＡＮＤメモリを示す斜視図である。
本明細書において説明するような１つの実施形態における３Ｄ ＮＡＮＤメモリの製造段階中の構造内の３Ｄ ＮＡＮＤメモリを示す斜視図である。 本明細書において説明するような１つの実施形態における３Ｄ ＮＡＮＤメモリの製造段階中の構造内の３Ｄ ＮＡＮＤメモリを示す斜視図である。 本明細書において説明するような１つの実施形態における３Ｄ ＮＡＮＤメモリの製造段階中の構造内の３Ｄ ＮＡＮＤメモリを示す斜視図である。
本明細書において説明するような層状導体を有する３Ｄメモリアレイを含む集積回路メモリのブロック図である。
本発明の実施形態の詳細な説明が、図２〜図１６を参照して提供される。
図２〜図９は、第１の実施形態における垂直チャネル３次元構造を備える集積回路の例示的なプロセスの流れを示す。
図２は、回路構造形成後のプロセスの段階を示す斜視図であり、この回路構造は、この例では、基板２００上に活性層および不活性層のスタックを備える。本明細書において使用する「基板」という用語は、本明細書において説明する、導体充填されるトレンチの下方の任意の構造を指し、より多くの活性および不活性層を含む複数の層、基礎となる回路などの複雑な構造、ウエハーダイのバルク半導体などを含むことができる。基板２００は、たとえば、ｎタイプまたはｐタイプのドーピング材料を半導体層またはバルク半導体に付加して導電層２０１を形成するドーピングプロセスによって形成された、結合された導電プレートであることができる。次いで、活性層（たとえば、２１１、２１３、２１５、２１７）、不活性層（たとえば２１０、２１２、２１４、２１６）、および上部層２１８を備えるスタックが、ＰＶＤ、ＣＶＤ、ＬＰＣＶＤまたはＡＬＤなどの任意の適切な堆積方法によって基板２００上に堆積されて形成される。スタック内の層の数は、メモリデバイスの場合、メモリデバイスの設計および密度によって決まる。スタック内の活性層（たとえば、２１１、２１３、２１５、２１７）は、ドープされた／非ドープのポリシリコンまたは金属などの導電性材料の回路構造を備える。スタック内の不活性層（たとえば２１０、２１２、２１４、２１６）は、酸化ケイ素、他の絶縁材料、および絶縁材料の組み合わせを含むことができる。この例では、不活性層のすべては同じ材料からなる。他の例では、特定の設計目標に適合するように異なる材料を異なる層に使用することができる。上部層２１８は、たとえば酸化ケイ素、窒化ケイ素、高密度プラズマ酸化物（ＨＤＰＯＸ）およびその組み合わせのような絶縁材料のキャップを備えることができる。
図３は、スタックを通って基板２００に入る複数のピラーの形成後のプロセスの段階を示す斜視図である。ホールエッチングが実施されて、スタックを貫通して複数の円筒状開口部を形成し、その後、メモリ層３０１をスタック上及び複数の開口部内に堆積する。メモリ層３０１は、第１の層、第２の層、および第３の層を含む複合の多層膜となることができる。メモリ層３０１は、開口部の側壁および底部上に共形表面を有する。
開口部の側壁上に形成された第１の層は、約５０Åから１３０Åの厚さを有する酸化ケイ素を含み、ブロッキング層として作用する。他のブロッキング誘電体は、１５０Åのアルミニウム酸化物のような高κ材料を含むことができる。
第１の層上に形成された第２の層は、約４０Åから９０Åの厚さを有する窒化ケイ素を含み、電荷トラッピング層として作用する。たとえば、酸窒化ケイ素（ＳｉｘＯｙＮｚ）、シリコンリッチ窒化物、シリコンリッチ酸化物、埋め込まれたナノ粒子を含むトラッピング層などを含む、他の電荷トラッピング材料および構造を使用することができる。
第２の層上に形成された第３の層は、約２０Åから６０Åの厚さを有する酸化ケイ素を含み、トンネリング層として作用する。別の例では、他のトンネリング材料および構造、たとえば複合トンネリング構造を使用することができる。
複合トンネリング構造は、２ｎｍ厚さ未満の酸化ケイ素の層と、３ｎｍ厚さ未満の窒化ケイ素の層と、４ｎｍ厚さ未満の酸化ケイ素の層とを含むことができる。１つの実施形態では、複合トンネリング構造は、超薄酸化ケイ素層Ｏ１（たとえば≦１５Å）と、超薄窒化ケイ素層Ｎ１（たとえば≦３０Å）と、超薄酸化ケイ素層Ｏ２（たとえば≦３５Å）とからなり、その結果、半導体本体とのインターフェース面から１５Å以下のオフセットにおいて約２．６ｅＶの価電子帯エネルギー準位の増加が生じる。Ｏ２層は、Ｎ１層を電荷トラッピング層から、第２のオフセットで（たとえばインターフェース面から約３０Åから４５Å）、より低い価電子帯エネルギー準位（より高いホールトンネリングバリア）およびより高い伝導帯エネルギー準位の領域によって分離する。ホールトンネリングを誘発するのに十分な電場は、第２の場所後の価電子帯エネルギー準位を、ホールトンネリングバリアを効果的に解消するレベルまで上昇させる。その理由は、第２の場所は、インターフェース面からより離れているためである。したがって、Ｏ２層は、設計されたトンネリング誘電体が低い電場中に漏出をブロックする能力を改良しながら、電場支援されたホールトンネリングを大きく妨げない。
複合の多層膜を形成するために適用される堆積技術は、低圧化学蒸着（ＬＰＣＶＤ）、原子層堆積（ＡＬＤ）、他の適切な方法、または組み合わせによって実施され得る。
次に、エッチングプロセスが実施されて、スタックの上部および開口部の底部上のメモリ層３０１を除去する。次いで、薄膜３０２がスタック上に堆積され、この薄膜３０２は、開口部の底部において導電層２０１と接触する部分を有する。薄膜３０２は、たとえばケイ素などの材料の選択によって、およびドーピング濃度、たとえば非ドープまたは軽くドープされるなどの選択によって、垂直チャネル構造として作用するように適合された半導体を含むことができる。
半導体薄膜３０２の形成後、充填プロセスが、スピンオン誘電体（ＳＯＤ）、たとえば酸化ケイ素、または他の絶縁材料を使用して実施されて、開口部内の薄膜３０２間の空間を充填し、その後、ＣＭＰプロセスによって上部導体層２１８上のＳＯＤを除去し、エッチングプロセスによって開口部の上側部分内のＳＯＤを除去する。そのため、絶縁構造３０３が形成される。１つの例では、絶縁構造３０３をＳＯＤによって完全に充填することができ、隙間およびシームを有さない。別の例では、シームまたは隙間が、絶縁構造３０３内に存在し得る。
次に、導電性材料、たとえばポリシリコンが堆積されて開口部の上側部分を充填し、その後、ＣＭＰおよび／またはエッチバックプロセスによってプラグ３０４を形成し、それによってメモリセルの垂直ストリング内のチャネルから、対応する、上に重なるパターン化された導体（図示せず）までの接続をもたらす。随意選択により、サリサイドプロセスが適用されて抵抗を低下させ、導電性をより良好にする。別の例では、プラグ３０４は、ドープされたポリシリコンを含むことができる。
さらに別の例では、絶縁構造３０３は、薄膜３０２の堆積中に形成されるシームまたは空隙であることができる。薄膜３０２の内側表面の上部に形成された張り出し部が一緒に連結されて、薄膜３０２によって囲まれたシームまたは空隙を形成することができる。プラグ３０４は、したがって、張り出し部が連結されることによって形成される。
さらに別の例では、薄膜３０２は、スタック内の開口部を完全に充填し、したがって、絶縁構造３０３およびプラグ３０４は存在しない。
スタック内の複数のピラーは、メモリ層３０１と、薄膜３０２とを含む。メモリセルは、活性層とピラーとの間のインターフェース領域に配設される。この実施形態では、ワード線として作用する活性層は、全周ゲートを構成するピラーを取り囲む。メモリセルは、全周ゲート構成を有する。
図４は、複数の細長いトレンチを多層スタック内に形成した後のプロセスの段階を示す斜視図であり、複数の細長いトレンチは、シングルエッチングパターンを使用することで多層スタックの上側層から多層スタック下方の基板まで延びる。たとえば、酸化ケイ素、窒化ケイ素、または他の絶縁材料を含むキャップ層４１０が、スタック上に形成され、その後、パターニングプロセスのフォトリソグラフィ技術を使用してマスクを作り出して、スタック内を延び、そして基板２００の導電層２０１に入る複数の細長いトレンチ（たとえば、４０１、４０２、４０３、４０４）を形成する。複数の細長いトレンチは、たとえば１μｍを上回り、最大８μｍまでの深さ、およびたとえば０．１μｍを上回り、最大０．８μｍまでの幅であることができる。したがって、複数の細長いトレンチは、１０以上のアスペクト比を有する。
複数の細長いトレンチは、１つのシングルパターニングステップを使用して形成され、このステップは、トレンチ用のエッチングマスクを画定することと、多層スタックの上側層から多層スタック下方の基板２００まで延びる連続側壁を有するように、このマスクを、他にエッチングマスクを有さずに使用してエッチングすることとを含む。本明細書において使用する用語「連続側壁」は、上部導体層から底部導体層までのトレンチのエッチングにおいて、（単一のエッチングマスク、フォトレジストおよびハードマスクを含む多層エッチングマスク、または別の形を使用して画定され得る）シングルエッチングパターンを使用することから生じる構造の側壁を指す。「連続側壁」を有するトレンチは、スタック内の異なる層に合わせて化学エッチングを変更するなど、多層スタックの複数材料のエッチングの結果、起伏を有することがあるが、デュアルダマシンプロセス（ｄｕａｌ ｄａｍａｓｃｅｎｅ ｐｒｏｃｅｓｓｅｓ）に使用できるような複数のエッチングパターンを使用するマルチプルパターニングステップによる不連続性は有さない。
細長いトレンチの連続側壁は、弓状またはテーパ状にされてよく、または他の形状のプロファイルを有することができる。
他の実施形態では、いわゆるゲート置換プロセスを使用して３Ｄメモリ構造を作製することができる。ゲート置換プロセスでは、酸化ケイ素のような絶縁体および窒化ケイ素のような犠牲材料を含む交互の材料のスタックが、形成される。スタックは、図４に示すものなどの、３Ｄ構造のための中間構造を画定するようにパターン化される。犠牲材料は除去され、導電性ゲート材料は、残った隙間内に堆積される。ゲート置換プロセスでは、活性層は、これらのパターン化されたゲート導体を備える。
図５は、トレンチの側壁上の絶縁層４２５の共形堆積と、トレンチの底部内の絶縁層４２５を除去して絶縁スペーサを残し、基板２００の導電層２０１を露出させることとを含むステップ後のプロセスの段階を示す斜視図である。次いで、スタック上の絶縁層４２５上に、及びキャップ層４１０上に第１の導電性インターフェース（またはライナ）層４２０を形成する。したがって、第１の導電ライナ層４２０は、トレンチの底部（たとえば２２０）において、電流の流れのために基板２００上の導電層２０１と接触状態にあることができる。
絶縁層４２５は、本明細書に説明するような連続側壁と考えられる、トレンチの側壁上に連続表面をもたらし、トレンチ導体をスタック内の回路構造から絶縁する。
絶縁層４２５は、たとえば、約５００Åの厚さを有する酸化ケイ素を含み、たとえば２５℃の低温で形成され得る。絶縁層４２５は、他の絶縁材料を含み、他の堆積方法を使用して形成されてよい。絶縁層４２５はまた、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、およびＳｉＯ２／ＳｉＮ（たとえばＳｉＯ２／ＳｉＮ／ＳｉＯ２／ＳｉＮ…）のような多層スタックを含むこともできる。
チタンおよび窒化チタンの２層の組み合わせなどの（ライナ導体とも称される）第１の導電ライナ層４２０は、化学蒸着ＣＶＤ、物理蒸着ＰＶＤ、および原子層堆積ＡＬＤを使用して堆積されて、たとえば、この例では約３０Åから１０００Å厚さであることができる層を形成することができる。使用できる第１の導電ライナ層４２０に適した他の材料は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、他の金属および金属合金またはその組み合わせを含む単層および多層構造を含む。次いで、随意選択により、アニーリングプロセスが、堆積された第１の導電ライナ層４２０に適用される。
図６は、タングステンなどの第１の導電層４３０を堆積してトレンチ内に充填体を形成した後のプロセスの段階を示す斜視図である。第１の導電層４３０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき（ＥＰ）または他の堆積技術を使用して形成されて、トレンチの内側側壁の第１の導電ライナ層４２０（たとえばライナ導体４２０Ａ）の空間を導電性充填材料によって部分的に充填することができる。この実施形態では、第１の導電層４３０は、側壁間の複数のトレンチの下側部分を充填し、ライナ導体４２０Ａと接触する。第１の導電層４３０に適した他の材料は、ポリシリコン、アモルファスシリコン、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、他の金属および金属合金、またはこれらの組み合わせを含むことができる。次いで、随意選択により、アニーリングプロセスが適用される。
図７は、複数のトレンチのそれぞれ１つ内に層状導体の下側部分を形成した後のプロセスの段階を示す斜視図である。１つの例では、ＣＭＰプロセスが最初に適用されて、キャップ層４１０の上部の第１の導電ライナ層４２０および第１の導電層４３０を除去し、その後、エッチングプロセスによってトレンチの上側側壁上の第１の導電ライナ層４２０および第１の導電層４３０を異方的に除去して絶縁層４２５のスペーサ層４２５Ａを露出させる。第１の導電層４３０および第１の導電ライナ層４２０の導電性材料は、スタック内の上側表面４２０Ｂ、４３０Ｂにエッチバックされ、回路構造の上側表面から窪められた上部表面を形成する。この例では、第１の導電層４３０の上部表面４３０Ｂは、スタック厚さの約３分の２の高さにあることができるか、またはスタックの上部活性層（たとえば２１７）あたりの高さにあることができる。エッチングプロセスは、ウエットエッチング、ドライエッチング、Ａｒ照射、またはその組み合わせを含むことができる。別の例では、ＣＭＰプロセスを省くことができ、それにより、エッチングのみが実行されて図７に示すような構造を形成する。トレンチの側壁上の絶縁スペーサ層４２５Ａは、第１の導電ライナ層４２０および第１の導電層４３０がエッチバックされ、それによって形成された充填体の上側表面４２０Ｂ、４３０Ｂを窪ませるときのエッチングの選択性を提供する。
複数のトレンチは部分的に充填されるため、スタックは、スタック上に横断方向応力をそれほど誘発せずに、プロセス中の熱膨張のための空間をより多く有する。加えて、部分的に充填された高アスペクト比のトレンチは、伸張応力を低減し、それによって変形問題を改善する。
図８は、上部導体本体を形成するためのプロセスの一部として、第２の導電層４５０を絶縁層４２５の露出された部分上の第２の導電ライナ層４４０上に形成した後のプロセスの段階を示す斜視図である。第２の導電ライナ層４４０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、または他の堆積技術を使用して形成することができ、約１０Åから１０００Åの厚さを有する。トレンチライナ４４０Ａのセグメントはトレンチの側壁の一部分を内張りし、それによって絶縁スペーサ層４２５Ａを導体の複数層の位置合わせのために使用する、
第１の導電層とは異なり得る第２の導電層４５０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、ＥＰまたは他の堆積技術を使用して堆積されてトレンチの上側部分を充填する。第２の導電層４５０に適した材料は、ポリシリコン、アモルファスシリコン、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、他の金属および金属合金、またはこれらの組み合わせを含むことができる。第２の導電層４５０に使用される材料は、材料の応力特性が、第１の導電層４３０内に使用される材料の応力特性によって相殺されるか、または釣り合わせられるように選択され得る。
一部の実施形態では、トレンチ充填ステップは、ピラー形成の前に行うことができる。
図９は、層状導体の上側部分を複数のそれぞれのトレンチ内に形成する、上部導体本体を形成した後のプロセスの段階を示す斜視図である。ＣＭＰおよび／または平坦化エッチングプロセスを使用して、キャップ層４１０上部の第２の導電ライナ層（図８の４４０）および第２の導電層（図８の４５０）を除去して、トレンチ導体内に上部導体本体を形成することができ、この上部導体本体は、トレンチライナのセグメント４４０Ａと、平坦化プロセス後に残る第２の導電層の材料とを含む。この図には示さないが、誘電体層が、平坦化構造上に形成され得る。
こうして、複数の層状トレンチ導体５０１、５０２、５０３、５０４が、対応する複数のトレンチ内に形成される。複数の層状トレンチ導体５０１、５０２、５０３、５０４の各々は、電流の流れのために基板２００とオーミック電気接触する底部導体層４３１、４３２、４３３、４３４と、底部導体層４３１、４３２、４３３、４３４を覆い、対応するトレンチの側壁の一部分を内張りする中間導電ライナ層４４１、４４２、４４３、４４４と、中間導電ライナ層４４１、４４２、４４３、４４４上の上部導体層４５１、４５２、４５３、４５４とを含む。オーミック接触は、細長いトレンチを充填する層状導体と、下にある導電層２０１との間に、適切な抵抗を有する電流連通をもたらして、導電層２０１をソース共通回路線として使用することを可能にする。各々の層状導体は、この実施形態では、底部導体層４３１、４３２、４３３、４３４と、底部導体層４３１、４３２、４３３、４３４に隣接する側壁の下側部分との間に底部導電ライナ層４２１、４２２、４２３、４２４を含む。
底部導電ライナ層４２１、４２２、４２３、４２４は、１つの例では中間導電ライナ層４４１、４４２、４４３、４４４と同じ材料を有することができる。別の例では、第１および第２の導電ライナ層は、異なる材料を有することができる。
同様に、充填体を形成する底部導体層４３１、４３２、４３３、４３４は、１つの例では上部導体層４５１、４５２、４５３、４５４と同じ材料を有することができる。別の例では、充填体および上部導体本体を形成する上部および底部導体層は、異なる材料を有することができ、望ましくない変形を低減するようにして構造の応力特性を管理するように選択され得る。
概略的に示すように、複数の層状トレンチ導体５０１、５０２、５０３、５０４および多層スタックの上に重なる複数のパターン化された導体は、複数の層状トレンチ導体５０１、５０２、５０３、５０４を、ソース共通回路線として構成された基準電圧に接続する。トレンチ導体との接点は、たとえば、層間導体で充填された、上に重なる誘電層内に位置合わせされたビアを形成することによって作られ得る。変形が低減されることにより、これらの接点の位置合わせが改善される。加えて、多層スタックの上に重なる第２の複数のパターン化された導体（図示せず）の各々は、複数のピラーのそれぞれ１つを電圧供給源に接続して、ビットラインとして構成された、ピラーの対応する薄膜（図３の３０２）にビットライン電圧を供給する。制御回路は、異なるバイアス電圧を多層スタック内の活性層およびピラーにかけるように構成され、また、１ビット、または２ビット以上のデータを選択されたメモリセル内にそれによって記憶することができるプログラム操作を実行するように構成することができる。
充填体を形成する底部導体層４３１、４３２、４３３、４３４は、層状トレンチ導体５０１、５０２、５０３、５０４の薄膜接着層または薄膜バリア層としてとは対照的に、主に導体として使用されるバルク導体であることができる。効果的な実施形態では、底部導体層４３１、４３２、４３３、４３４は、スタック内の層の少なくとも２つ（たとえば層２１０、２１１）の組み合わされた高さより大きい厚さを有する。効果的な実施形態では、底部導体層４３１、４３２、４３３、４３４は、スタック高さの少なくとも３分の１の厚さを有する。効果的な実施形態では、底部導体層４３１、４３２、４３３、４３４は、スタック高さの少なくとも３分の２の厚さを有し、他の厚さはトレンチ内の層状導体の主なバルク導電性材料として作用するのに十分な厚さを有する。底部導体層４３１、４３２、４３３、４３４は、基板２００に対して垂直な寸法において、上部導体層４５１、４５２、４５３、４５４より厚くなることができる。底部導体層４３１、４３２、４３３、４３４の主な目的は、バルク導体である。
底部導体層４３１、４３２、４３３、４３４の下方の底部導電ライナ層４２１、４２２、４２３、４２４は、薄膜であり、この薄膜は、主に、底部導体層を絶縁層４２５に接着するのを支援するか、または確実にするように接着剤として、または下にある基板２００がフッ素および塩素のようなイオンによって攻撃されるのを保護するようにイオンバリアとして機能することができる。底部導電ライナ層４２１、４２２、４２３、４２４はまた、底部導体層の形成中、基板の表面上に隙間またはヒロックを形成するのを回避するように機能することもできる。加えて、底部導電ライナ層４２１、４２２、４２３、４２４は、底部導体層４３１、４３２、４３３、４３４の成長を助けることができる。
中間導電ライナ層４４１、４４２、４４３、４４４は薄膜であり、この薄膜は、主に、上部導体層を絶縁層４２５に接着するのを確実にするように接着剤として機能することができ、上部導体層４５１、４５２、４５３、４５４の成長を助けることができる。
図６Ａは、図６と対比させることができる代替の実施形態を示す。図６Ａでは、図６にも見出される構成要素は、同じ参照番号を与えている。図６Ａでは、充填体を形成するのに使用するために第１の導電層４３０を堆積する代わりに、応力釣り合い層６３０が堆積される。応力釣り合い層６３０は、トレンチの側部および底部で導電ライナ４２０、４２０Ａの上に重なる。
応力釣り合い層６３０は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素などの誘電材料であってよく、プラズマ強化化学蒸着ＰＥＣＶＤ、高密度プラズマ酸化ＨＤＰ、原子層堆積ＡＬＤ、低温酸化物ＬＴＯ、およびまたはスピンオン誘電体ＳＯＤまたは他の堆積技術を使用して、第１の導電層４２０Ａの内側側壁間の空間に低応力材料を部分的に充填して形成され得る。この実施形態では、応力釣り合い層６３０は、複数のトレンチの下側部分を充填する。
図７Ａは、図７と対比させることができる、複数のトレンチのそれぞれ１つ内に層状導体の下側部分を形成した後のプロセスの段階を示す斜視図である。１つの例では、ＣＭＰプロセスが最初に適用されて、キャップ層４１０の上部の応力釣り合い層６３０を除去し、その後、エッチングプロセスによって、側壁上の層４２０Ａによって形成された導電ライナをトレンチの上側部分内に残しながら、トレンチの上側部分上の応力釣り合い層６３０を選択的に除去し、したがって導電ライナ４２０Ａの一部分を露出させる。応力釣り合い層６３０の材料は、スタック内の上部高さにエッチバックされて、充填体６３０Ａの上部表面６３０Ｂを形成する。この例では、応力釣り合い層６３０から形成された充填体６３０Ａの上部表面は、スタック厚さの約３分の２の高さにあることができるか、またはスタックの上部活性層（たとえば２１７）あたりの高さにあることができる。エッチングプロセスは、ウエットエッチング、ドライエッチング、Ａｒ照射、またはその組み合わせを含むことができる。別の例では、ＣＭＰプロセスを省くことができ、それにより、エッチングのみが実行されて図７Ａに示すような構造を形成する。トレンチの側壁上のライナ導体４２０Ａは、応力釣り合い層６３０に対するエッチング選択性を提供する。
複数のトレンチは部分的に充填されるため、スタックは、スタック上に横断方向応力をそれほど誘発させずに、プロセス中の熱膨張のための空間をより多く有する。加えて、部分的に充填された高アスペクト比のトレンチは、伸張応力を低減し、それによって変形問題を改善する。
図８Ａ、８Ｂ、および８Ｃは、図８と対比させることができる、代替のステップを示す簡易化された断面図である。図８Ａは、ライナ導体４２０Ａの露出された部分と電流連通するためにオーミック接触する第２の導電ライナ層６４０上に、第２の導電層６５０を形成した後のプロセスの段階を示す斜視図である。ＣＶＤ、ＰＶＤ、ＡＬＤまたは他の堆積技術を使用して形成された第２の導電ライナ層６４０は、トレンチの側壁の一部分を内張りし、それによって導電ライナ４２０Ａを導体の複数層の位置合わせのために使用して約１０Åから１０００Åの厚さを有する。
第２の導電層６５０は、トレンチの上側部分を充填し、ＣＶＤ、ＰＶＤ、ＡＬＤ、ＥＰまたは他の堆積技術を使用して堆積することができる。第２の導電層６５０に適した材料は、ポリシリコン、アモルファスシリコン、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、他の金属および金属合金、またはこれらの組み合わせを含むことができる。
図８Ｂは、代替のプロセスにおける別の段階を示す。この段階では、ＣＭＰプロセスまたはエッチバックプロセスを適用して表面６５０Ｂにおける構造を平坦化しており、このプロセスは、回路構造上の、図に示すような残りの上部導体本体の表面６５０Ｂの上部のライナ導体４２０、第２の導電ライナ層６４０、および第２の導電層６５０を除去する。その結果、上部導体本体は、第２の導電層６５０の一部分６５０Ａおよび第２の導電ライナ層６４０の一部分６４０Ａを含むトレンチの上側部分内に残される。また、ライナ導体４２０Ａの上部表面は、上部導体本体の表面６５０Ｂと同一平面である。したがって、ライナ導体４２０Ａを通り上部導体本体までの電流路を含むトレンチ導体が、結果として生じる。充填体６３０Ａは、上記で論じたような誘電材料を含むことができ、上部導体本体の応力特性を釣り合わせるか、または補償するように作用する。
図８Ｃは、トレンチ導体および回路構造上に層間誘電体などの誘電層６７０を堆積した後の、プロセスにおける次の段階を示す。次いで、上に重なるパターン化された導体への接続のために、図９を参照して説明する接点を形成することができる。
図５に戻って参照すれば、ライナ導体４２０の堆積後、トレンチは、堆積プロセスおよびトレンチの側壁上および底部内のライナ導体の厚さに応じて幅および深さを低減している。しかし、このステップにおける（ライナ導体４２０の内側の）内張りされたトレンチの深さは、ライナ導体層４２０の堆積前の深さ（１から８ミクロン）の、一部の実施形態では少なくとも約９０％、一部の実施形態では９５％またはそれ以上のままである。同様に内張りされたトレンチの幅は、側壁上のライナ導体４２０の厚さによって低減され、このステップにおいて、第１の導電層４２０の堆積前のトレンチの幅（０．１から０．８ミクロン）の、一部の実施形態では少なくとも７０％以上のままである。充填体および上部導体本体の容積は、トレンチ導体の容積の大部分を構成し、ライナ導体４２０に対するその容積の結果、その応力特性にかなりの程度寄与する。充填体６３０Ａ内の材料の容積の結果、充填体６３０Ａの応力特性は、上部導体本体の応力特性を釣り合わせることに寄与し、回路構造の曲げまたは反りを低減する。
異なる材料の複数の層を含むトレンチ導体が、本明細書において説明される。異なる材料は、さまざまな応力特性を有することができる。たとえば、伸張応力特性を有する材料は、これらが連結された構造を引っ張る傾向があり、圧縮応力特性を有する材料は、これらが連結された構造を押し出す傾向がある。これらの応力条件は、上記で論じたような回路構造およびトレンチ導体の曲げまたは反りの原因となり得る。
異なる材料の複数の層を有するトレンチ導体を使用することにより、これらの応力特性を釣り合わせて曲げまたは反りを低減することができる。
たとえば、本明細書において説明する実施形態における上部導体本体および充填体は、特にトレンチ導体の形成中、および集積回路の完成のために適用される、回路構造が望ましくない応力状態下で反りやすくなり得る間の他のステップ中、異なる応力特性を有することができる。
下記の表は、本明細書において説明する技術を使用して実施することができる全体的な応力釣り合い条件を示す。表内の第１の欄は、トレンチ導体内の上部導体本体または上側導体要素の応力特性を示す。表内の第２の欄は、同じトレンチ導体内の充填体の応力特性を示す。第３の欄は、応力特性の組み合わせの相対的な利点をリストする。
表は、トレンチ導体の上部導体本体および充填体の応力特性の８つの可能な状態を列１〜８に示す。この表の目的のために、上部導体本体は、隣接する回路構造を引っ張る傾向がある伸張応力（伸張性＋＋）特性によって、または隣接する構造を押し出す傾向がある圧縮応力（圧縮性−−）特性によって特徴付けられ得る。これらの応力特性は、本明細書において説明するようなトレンチ導体内で上部導体本体として使用するのに望ましい（比較的高い導電性を有する）良好な導体の典型的なものと考えられ得る。この表の目的のために、充填体は、伸張応力（伸張性＋＋）特性、比較的低い伸張応力（伸張性＋）特性、比較的低い圧縮応力（圧縮性−）特性および圧縮応力（圧縮性−−）特性を含む、より幅広い範囲の応力特性を有することができる。
充填体の応力特性は、上部導体本体によって誘発された応力、および上部導体本体の応力特性が充填体の応力特性の反対のタイプのものである状態を補償するために効果的になり得る。したがって、表の列３〜６において、この組み合わせの効果は、トレンチ導体内の応力を釣り合わせ、その結果、曲げまたは反りに関するトレンチ導体の品質をより良好にまたは最適にすることである。
上記で論じたように、さまざまな材料の複数の層を使用してトレンチ導体を形成するプロセスは、表内の列１および２によって、および列７および８によって表す状態であっても曲げまたは反りを低減することができる。しかし、列３〜６によって表す状態を確立することができる材料を使用して、より良好または最適な結果を達成することができる。
列３〜６によって表す状態は、一部の実施形態では、充填体が誘電材料を含み、上部導体本体が、金属、ドープされた半導体、または反対のタイプの応力特性を結果として生じさせるように堆積された金属化合物を含むときに達成することができる。
応力釣り合いを改善するために利用することができる他の特性は、トレンチ導体の充填体および他の構成要素の相対容積を含み、異なる材料の層の数および他の特徴は、以下でより詳細に論じられる。
図１０は、別の実施形態における三次元メモリ構造の斜視図である。図９において使用する同じ参照番号が図１０に全体的に適用されて、実施形態の同じまたは同様の要素を指し示す。同じまたは同様の要素についての説明は、繰り返されない。図９の構造と比較して、底部導体層４３１、４３２、４３３、４３４（充填体）は、導電層２０１と直接接触する。この実施形態では、底部導体層は、たとえば、絶縁材料と導電材料との間に良好な接着をもたらすことができる、ポリシリコンまたは他の材料を含むことができる。そのため、図９の底部導電ライナ層４２１、４２２、４２３、４２４またはライナ導体を省くことができる。この例では、底部導体層４３１、４３２、４３３、４３４は、基板２００に対して垂直な寸法において、上部導体層４５１、４５２、４５３、４５４より厚くなることができる。
図１１は、さらに別の実施形態における三次元メモリ構造の斜視図である。図９において使用する同じ参照番号は、図１１に全体的に適用されて、実施形態の同じまたは同様の要素を指し示す。同じまたは同様の要素についての説明は、繰り返されない。図９の構造と比較して、対応するトレンチ内の各層状トレンチ導体は、上部導体層４５１、４５２、４５３、４５４と底部導体層４３１、４３２、４３３、４３４との間の中間ライナまたは導電ライナ層４６１〜４６４、４８１〜４８４上に中間層４７１〜４７４、４９１〜４９４を含む。中間層は、上記で論じたような誘電材料、または導体もしくは半導体材料などの、応力釣り合い効果に合わせて選択された材料を含むことができる。この実施形態では、層状導体は、２つの中間層と、２つの中間導電ライナまたはライナ層とを備える。上部導体層と底部導体層との間の中間導体層および中間導電ライナ層の数は、変更することができる。中間層は、上記で論じたような誘電材料、または導体もしくは半導体材料などの、応力釣り合い効果に合わせて選択された材料または複数の材料を含むことができる。
中間導電ライナまたは導電ライナ層（４６１〜４６４、４８１〜４８４）は、上部導体本体を絶縁層４２５に接着することを確実にするように接着剤として機能することができ、上部導体本体のための上部導体層４５１、４５２、４５３、４５４の成長を助けることができる。上部導体本体のライナ層（４４１、４４２、４４３、４４４）が、中間導電性インターフェースライナ（４６１〜４６４、４８１〜４８４）の上部に配設され、トレンチの側壁（絶縁層４２５）に接着されるとき、上部導体層と底部導体層との間の中間導電ライナ層（たとえば４６１〜４６４、４８１〜４８４）を随意選択により省くことができる。
図１２は、代替の実施形態における三次元メモリ構造の斜視図である。図１１において使用する同じ参照番号は、図１２に全体的に適用されて、実施形態の同じまたは同様の要素を指し示す。同じまたは同様の要素についての説明は、繰り返されない。図１１の構造と比較して、底部導体層４３１、４３２、４３３、４３４は、導電層２０１と直接接触する。この実施形態では、底部導体層は、たとえば、絶縁材料と導電材料との間に良好な接着をもたらすことができる、ポリシリコンを含むことができる。そのため、図９の底部導電ライナ層４２１、４２２、４２３、４２４を随意選択により省くことができる
さらに代替の実施形態では、上部導体層と底部導体層との間の中間導電ライナ層（たとえば、４６１〜４６４、４８１〜４８４）を随意選択により省くことができる。
図１３から１５は、垂直チャネル３Ｄメモリデバイスを備える集積回路の別の例のプロセスの流れを示す。
図１３は、交互の酸化ケイ素層（たとえば、１２１０、１２１２、１２１４、１２１６、１２１８）および窒化ケイ素層（たとえば、１２１１、１２１３、１２１５、１２１７）のスタック内に形成された複数の細長いトレンチ（たとえば１４０１、１４０２、１４０３、１４０４）を有する構造を示す斜視図である。
図１３に示すような構造を形成するために、基板（または導電プレート）１２００は、ドーピングプロセスによってｎタイプまたはｐタイプのドーピング材料を基板１２００に付加することによって形成された導電層１２０１を含むことができ、その後交互の酸化ケイ素層（たとえば、１２１０、１２１２、１２１４、１２１６、１２１８）および窒化ケイ素層（たとえば、１２１１、１２１３、１２１５、１２１７）のスタックを基板１２００上に堆積する。
次に、ホールエッチングが実施されてスタックを貫通する複数の開口部を形成し、その後、メモリ層１３０１をスタック上の複数の開口部内に堆積する。メモリ層１３０１は、酸化ケイ素を含むブロッキング層として構成された第１の層と、窒化ケイ素を含む電荷トラッピング層として構成された第２の層と、酸化ケイ素を含むトンネリングとして構成された第３の層とを備える複合の多層膜である。メモリ層１３０１は、複数の開口部の側壁および底部上に共形表面を有する。次いで、エッチングプロセスが実施されてスタックの上部および開口部の底部上のメモリ層１３０１を除去する。次いで、薄膜１３０２がスタック上に堆積され、これは、開口部の底部において導電層１２０１と接触する部分を有する。薄膜１３０２は、たとえばケイ素などの材料の選択によって、およびドーピング濃度、たとえば非ドープまたは軽くドープされるなどの選択によって、垂直チャネル構造として作用するように適合された半導体を備えることができる。
半導体薄膜１３０２の形成後、充填プロセスが、スピンオン誘電体（ＳＯＤ）、たとえば酸化ケイ素、または他の絶縁材料を使用して実施されて、開口部内の薄膜１３０２間の空間を充填し、その後、ＣＭＰプロセスによって上部導体層１２１８上のＳＯＤを除去し、エッチングプロセスによって開口部の上側部分内のＳＯＤを除去する。そのため、絶縁構造１３０３が形成される。１つの例では、絶縁構造１３０３をＳＯＤによって完全に充填することができ、隙間およびシームを有さない。別の例では、シームまたは隙間が、絶縁構造１３０３内に存在し得る。
次に、導電性材料、たとえばポリシリコンが堆積されて開口部の上側部分を充填し、その後ＣＭＰおよび／またはエッチバックプロセスによってプラグ１３０４を形成し、それによってメモリセルの垂直ストリング内のチャネルから、対応する、上に重なるパターン化された導体（図示せず）までの接続をもたらす。随意選択により、サリサイドプロセスが適用されて抵抗を低下させ、導電性をより良好にする。別の例では、プラグ１３０４は、ドープされたポリシリコンを含むことができる。
さらに別の例では、絶縁構造１３０３は、薄膜１３０２の堆積中に形成されるシームまたは空隙であることができる。薄膜１３０２の内側表面の上部に形成された張り出し部が一緒に連結して、薄膜１３０２によって囲まれたシームまたは空隙を形成することができる。プラグ１３０４は、したがって、張り出し部が連結されることによって形成される。
さらに別の例では、薄膜１３０２は、スタック内の開口部を完全に充填し、したがって、絶縁構造１３０３およびプラグ１３０４は存在しない。
次に、たとえば酸化ケイ素を含むキャップ層１４１０がスタック上に形成され、その後、パターニングプロセスによって、スタック内を延び、そして基板２００の導電層２０１に入る複数の細長いトレンチ（たとえば、１４０１、１４０２、１４０３、１４０４）を形成する。複数の細長いトレンチは、たとえば１μｍを上回り、最大８μｍまでの深さ、およびたとえば０．１μｍを上回り、最大０．８μｍまでの幅であることができる。したがって、複数の細長いトレンチは、１０またはそれ以上のアスペクト比を有する。
複数の細長いトレンチは、１つのシングルパターニングステップを使用して形成され、このステップは、トレンチ用のエッチングマスクを画定することと、多層スタックの上側層から多層スタック下方の基板１２００まで延びる連続側壁を有するように、当該マスクを使用するが他のエッチングマスクは使用せずにエッチングすることを含む。
図１４は、スタック内の窒化物層の代わりに金属ゲートを形成し、細長いトレンチの側壁上に絶縁層１４２５を形成した後の構造を示す斜視図である。ゲート置換プロセスが実施され、このプロセスは、（１）リン酸（Ｈ３ＰＯ４）を使用してスタック内の窒化ケイ素層（たとえば図１３の１２１１、１２１３、１２１５、１２１７）を除去して、酸化ケイ素層の表面およびメモリ層の表面を露出させることと、（２）スタック内の酸化ケイ素層（たとえば１２１０、１２１２、１２１４、１２１６、１２１８）の露出された表面およびメモリ層１３０１の露出された表面上にアルミニウム酸化物のような高κ材料の薄膜層（たとえば１４１５、１４１６、１４１７、１４１８）を形成することと、（３）ＣＶＤまたは他の適切な堆積方法を使用し、タングステン（Ｗ）、窒化タングステン（ＷＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）またはその組み合わせのような導電性材料を充填することによって金属ゲート（たとえば１４１１、１４１２、１４１３、１４１４）を形成することとを含む。次いで、ウエットエッチングが適用されて、細長いトレンチの側壁および底部上の導電性材料を除去し、それによって側壁上に凹部を作り出す。
ゲート置換プロセス後、スタックは、酸化ケイ素層（たとえば１２１０、１２１２、１２１４、１２１６、１２１８）からなる不活性層と、金属ゲート（たとえば１４１１、１４１２、１４１３、１４１４）からなる活性層とを備える。メモリセルは、活性層とピラーとの間のインターフェース領域に配設される。この実施形態では、ワード線として作用する活性層は、全周ゲートを構成するピラーを取り囲む。メモリセルは、全周ゲート構成を有する。
次に、酸化プロセスが、低温、たとえば２５℃で実施されて、スタック上に酸化ケイ素を含む絶縁層１４２５を形成し、その後、酸化物エッチングによって細長いトレンチの底部上の絶縁層１４２５を除去する。その結果生じた構造は、スタック内の酸化ケイ素層（たとえば１２１０、１２１２、１２１４、１２１６、１２１８）の側部を覆い、側壁のくぼみを充填する絶縁層１４２５を有する。エッチングステップ後、絶縁層１４２５は、細長いトレンチ（たとえば１４０５、１４０６、１４０７、１４０８）の連続的な側壁をもたらす。
図１５は、本明細書において説明するプロセスおよび構造の任意のものを使用して実施することができる、細長いトレンチを充填する複数の層状導体（たとえば１５０１、１５０２、１５０３、１５０４）を有する構造を示す斜視図である。この例では、第１の導電性の薄い層が、ＣＶＤ、ＰＶＤ、およびＡＬＤを使用してスタック上に堆積されて約３０Åから１０００Åの厚さの層を形成する。次いで、随意選択により、アニーリング工程が、堆積された第１の導電性の薄い層に適用される。第１の導体が続いて、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき（ＥＰ）または他の堆積技術を使用して堆積されて、細長いトレンチ内の第１の導電性の薄い層の側壁間の空間を部分的に充填する。この例では、第１の導体は、複数のトレンチの下側部分を充填する。
次に、ＣＭＰプロセスが最初に適用されて、キャップ層４１０の上部の第１の導電性の薄い層および第１の導体を除去し、その後、エッチングプロセスによって細長いトレンチの上側側壁の第１の導電性の薄い層および第１の導体を除去し、それによって底部充填体（たとえば１４３１、１４３２、１４３３、１４３４）および底部導電ライナ層（たとえば、１４２１、１４２２、１４２３、１４２４）を形成し、底部充填体（たとえば１４３１、１４３２、１４３３、１４３４）の上方の絶縁層１４２５の一部分を露出させる。底部充填体（たとえば１４３１、１４３２、１４３３、１４３４）および一部の実施形態では底部導電ライナまたはライナ層（たとえば１４２１、１４２２、１４２３、１４２４）の導電性材料は、スタック内の上部高さにエッチバックされ、底部充填体の上部表面を形成する。この例では、底部充填体（たとえば、１４３１、１４３２、１４３３、１４３４）の上部表面は、スタック厚さの約３分の２の高さにあることができ、またはスタックの上部活性層（たとえば１４１４）あたりの高さにあることができる。エッチングプロセスは、ウエットエッチング、ドライエッチング、Ａｒ照射、またはその組み合わせを含むことができる。一部の実施形態では、エッチングプロセスのみが実施される。
層状導体（たとえば１５０１、１５０２、１５０３、１５０４）の底部充填体（たとえば１４３１、１４３２、１４３３、１４３４）に適した材料は、窒化ケイ素（ＳｉＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、他の金属合金またはその組み合わせを含むことができる。
層状導体（たとえば１５０１、１５０２、１５０３、１５０４）の底部導電ライナ層（たとえば１４２１、１４２２、１４２３、１４２４）に適した材料は、ポリシリコン、アモルファスシリコン、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、他の金属および金属合金、またはこれらの組み合わせを含むことができる。底部導電ライナ層は、ＴｉおよびＴｉＮなどの複数層の組み合わせであることができる。
次いで、第２の導電性の薄い層が、絶縁層１４２５の露出された部分および底部充填体の上部表面上に、ＣＶＤ、ＰＶＤ、ＡＬＤ、または他の堆積技術を使用して約１０Åから１０００Åの厚さを有するように堆積されて、細長いトレンチの側壁の一部分を内張りし、その後、ＣＶＤ、ＰＶＤ、ＡＬＤ、ＥＰまたは他の堆積技術を使用して、第２の導体を堆積して細長いトレンチの上側部分を充填する。次いで、ＣＭＰおよび／またはエッチングプロセスが適用されて、キャップ層１４１０の上部の第２の導電性の薄い層および第２の導体を除去する。そのため、上部導体層（たとえば１４５１、１４５２、１４５３、１４５４）および中間導電ライナ層（たとえば１４４１、１４４２、１４４３、１４４４）は、対応する底部充填体（たとえば１４３１、１４３２、１４３３、１４３４）上に形成される。
中間導電ライナ層（たとえば、１４４１、１４４２、１４４３、１４４４）に適した材料は、窒化ケイ素（ＳｉＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、他の金属合金またはその組み合わせを含むことができる。中間導電ライナ層は、ＴｉおよびＴｉｎなどの複数の層の組み合わせであることができる。
上部導体層（たとえば１４５１、１４５２、１４５３、１４５４）に適した材料は、ポリシリコン、アモルファスシリコン、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、他の金属および金属合金、またはこれらの組み合わせを含むことができる。
上部導体本体および底部充填体は、同じまたは異なる材料を有することができる。同様に、中間導電ライナ層および底部導電ライナ層は、同じまたは異なる材料からなることができる。本明細書において説明する実施形態では、上部本体および充填体の材料は、応力釣り合い効果に合わせて選択される。
複数の層状導体（たとえば１５０１、１５０２、１５０３、１５０４）の各々は、導電層（１２０１）とオーミック電気接触する底部導体層（たとえば１４３１、１４３２、１４３３、１４３４）と、底部導体層（たとえば、１４３１、１４３２、１４３３、１４３４）を覆い、対応するトレンチの側壁の一部分を内張りする中間導電ライナ層（たとえば、１４４１、１４４２、１４４３、１４４４）と、中間導電ライナ層（たとえば、１４４１、１４４２、１４４３、１４４４）上の上部導体層（たとえば１４５１、１４５２、１４５３、１４５４）とを含む。オーミック接触は、細長いトレンチを充填する層状導体と、下にある導電層１２０１との間に、適切な抵抗を有する電流連通をもたらして、導電層１２０１をソース共通回路線として使用することを可能にする。各々の層状導体はまた、この実施形態では、底部導体層（たとえば１４３１、１４３２、１４３３、１４３４）と、底部導体層（たとえば１４３１、１４３２、１４３３、１４３４）に隣接する側壁の下側部分との間に底部導電ライナ層（たとえば１４２１、１４２２、１４２３、１４２４）を含む。
概略的に示すように、複数の層状導体（たとえば１５０１、１５０２、１５０３、１５０４）および多層スタックの上に重なる複数のパターン化された導体は、複数の層状導体を、ソース共通回路線として構成される基準電圧に接続する。加えて、多層スタックの上に重なる第２の複数のパターン化された導体（図示せず）は、複数のピラーを電圧供給源に接続し、ビットラインとして構成された、ピラーの対応する薄膜（図１３の１３０２）にビットライン電圧を供給する。制御回路は、異なるバイアス電圧を多層スタック内の活性層およびピラーにかけるように構成され、また、１ビット、または２ビット以上のデータを選択されたメモリセル内にそれによって記憶することができるプログラム操作を実行するように構成することができる。
底部導体層１４３１、１４３２、１４３３、１４３４は、層状トレンチ導体１５０１、１５０２、１５０３、１５０４の薄膜接着層または薄膜バリア層とは対照的に、主に導体として使用されるバルク導体であることができ、このバルク導体は、トレンチ内の層状導体の主なバルク導電性材料として作用するのに十分な厚さを有する。効果的な実施形態では、底部導体層１４３１、１４３２、１４３３、１４３４は、スタック内の層の少なくとも２つ（たとえば層１２１０、１４１１）の組み合わされた高さより大きい厚さを有する。効果的な実施形態では、底部導体層１４３１、１４３２、１４３３、１４３４は、スタック高さの少なくとも３分の１の厚さを有する。効果的な実施形態では、底部導体層１４３１、１４３２、１４３３、１４３４は、スタック高さの少なくとも３分の２の厚さを有する。底部導体層１４３１、１４３２、１４３３、１４３４は、基板１２００に対して垂直な寸法において、上部導体層１４５１、１４５２、１４５３、１４５４より厚くなることができる。底部導体層１４３１、１４３２、１４３３、１４３４の主な目的は、一部の実施形態ではバルク導体である。
他の実施形態では、充填体は、主に上部導体本体に対する応力釣り合い効果のために使用される。これらの実施形態では、充填体は、誘電材料を含むことができるか、または必ずしも良好な導体でなくてよい他の材料を含むことができ、底部ライナ層は、導電ライナを形成して、トレンチ導体の上部導体本体への電流の流れをもたらす。
底部充填体１４３１、１４３２、１４３３、１４３４の下方の底部導電ライナ層１４２１、１４２２、１４２３、１４２４は、主に、底部導体層を絶縁層４２５に接着するのを支援するか、または確実にするように、接着剤として、または一部の実施形態では下にある基板２００がフッ素および塩素のようなイオンによって攻撃されるのを保護するように、イオンバリアとして機能する。底部導電ライナ層１４２１、１４２２、１４２３、１４２４はまた、底部導体層の形成中、基板の表面上に隙間またはヒロック（hillock）を形成するのを回避するように機能することができる。加えて、底部導電ライナ層１４２１、１４２２、１４２３、１４２４は、底部導体層１４３１、１４３２、１４３３、１４３４の成長を助けることができる。一部の実施形態では、特に充填体が良好な導体でないとき、底部導電ライナ層は、トレンチ導体の上部導体本体への電流路を提供する導電ライナとして作用することができる。
中間導電ライナ層１４４１、１４４２、１４４３、１４４４は、一部の実施形態では、主に、上部導体層を絶縁層１４２５に接着するのを確実にするように接着剤として機能することができ、上部導体層１４５１、１４５２、１４５３、１４５４の成長を助けることができる。
別の実施形態では、底部導体層が、たとえば、絶縁材料と導電材料との間の良好な接着をもたらすことができるポリシリコンまたは他の材料を含む場合、底部導電ライナ層を省くことができる。この実施形態では、図１０を参照して説明する層状導体は、導電層１２０１と直接接触する底部導体層を含む。底部導体層１４３１、１４３２、１４３３、１４３４は、基板１２００に対して垂直な寸法において上部導体層１４５１、１４５２、１４５３、１４５４より厚い。
さらに別の実施形態では、図１１を参照して説明するような層状導体は、上部導体層と底部導体層との間に中間充填体および中間導電ライナ層を含むことができる。随意選択により、中間導電ライナ層を省くことができる。
さらに別の実施形態では、図１２を参照して説明するような層状導体は、上部導体本体と底部導体本体との間に中間充填体および中間導電ライナ層を含むことができる。随意選択により、中間導電ライナ層を省くことができる。
層状導体は、他の３Ｄメモリ構造の形成において使用され得る。
図１６は、３Ｄ、垂直薄チャネル膜ＮＡＮＤアレイを含む集積回路９０１の簡易化されたチップブロック図である。集積回路９０１は、本明細書において説明するような層状トレンチ導体を有する、１つまたは複数のメモリブロックを含むメモリアレイ９６０を含む。
ＳＳＬ／ＧＳＬデコーダ９４０が、メモリアレイ９６０内に配置された複数のＳＳＬ／ＧＳＬライン９４５に結合される。レベルデコータ９５０が、複数のワード線９５５に結合される。グローバルビットラインカラムデコーダ９７０が、メモリアレイ９６０からデータを読み取り、メモリアレイ９６０にデータを書き込むために、メモリアレイ９６０内のカラムに沿って配置された複数のグローバルビットライン９６５に結合される。アドレスが、バス９３０上で制御ロジック９１０からカラムデコーダ９７０、デコーダ９４０、およびデコーダ９５０に供給される。センス増幅器およびプログラムバッファ回路９８０が、この例では第１のデータライン９７５を介してカラムデコーダ９７０に結合される。回路９８０内のプログラムバッファは、複数レベルのプログラミングのためのプログラムコード、またはプログラムコードの関数とする値を記憶して、選択されたビットラインに対するプログラム状態または禁止状態を示すことができる。カラムデコーダ９７０は、プログラムバッファ内のデータ値に応答してプログラム電圧および禁止電圧をメモリ内のビットラインに選択的に適用するための回路を含むことができる。
センス増幅器／プログラムバッファ回路９８０からの感知されたデータは、第２のデータライン９８５を介して、入力／出力回路９９１にデータ経路９９３を介してさらに結合された複数レベルのデータバッファ９９０に供給される。また、入力データは、この例では、複数レベルのプログラム操作の支援に使用するために複数レベルのデータバッファ９９０に適用される。
入力／出力回路９９１は、データを集積回路９０１外部の目的地まで送る。入力／出力データおよび制御信号は、データバス９０５を介して、入力／出力回路９９１、制御ロジック９１０、および集積回路９０１の入力／出力ポート、もしくは汎用プロセッサ、特殊目的用アプリケーション回路、またはメモリアレイ９６０によって支援されるシステムオンチップ機能を提供するモジュールの組み合わせなどの集積回路９０１内部もしくは外部の他のデータ供給源の間で移動される。
図１６に示す例では、バイアス配置状態マシンを使用する制御ロジック９１０は、ブロック９２０内の電圧供給部または複数の供給部によって生成されるか、または提供される供給電圧、たとえば読み取り、消去、確認およびプログラムのバイアス電圧などの印加を制御する。制御ロジック９１０は、複数レベルのデータバッファ９９０およびメモリアレイ９６０に結合される。制御ロジック９１０は、複数レベルのプログラム操作を制御するロジックを含む。本明細書において説明する全周ゲート（ＧＡＡ）ＮＡＮＤ構造を支援する実施形態では、ロジックは、
本明細書において説明する層状導体を介して基板上の導電層を付勢するなどして、基準電圧をソース共通回路線に印加することと、
ワード線層デコーダを使用するなどによってアレイ内のメモリセルの層を選択することと、
アレイ内の選択された列の垂直チャネル構造を、垂直チャネル構造の列上のＳＳＬスイッチおよびＧＳＬスイッチを使用するなどして選択することと、
アレイ内の垂直チャネル構造の選択された列上の選択層内の電荷トラッピング部位内の電荷を記憶して、垂直チャネル構造の選択された列に結合されたグローバルビットライン上のページバッファのようなビットライン回路を使用して、データを表すこととを実行するように構成される。
一部の実施形態では、ロジックは、ワード線層デコーダを制御するなどして層を選択するように構成される。
一部の実施形態では、ロジックは、複数レベルの電荷を記憶して、アレイ内の垂直チャネル構造の選択された列上の選択された層内の電荷トラッピング部位内で２ビット以上のデータを表すように構成される。このやり方では、アレイ内の選択されたセルは、各セル上に２ビット以上を含んで、３ビット以上を記憶する。
制御ロジック９１０は、当技術分野で知られている特殊目的論理回路を使用して実装され得る。代替の実施形態では、制御ロジックは、デバイスの操作を制御するためにコンピュータプログラムを実行する同じ集積回路上に実装することができる汎用プロセッサを備える。さらに他の実施形態では、特殊目的用ロジック回路および汎用プロセッサの組み合わせを利用して制御ロジックを実装することができる。
メモリアレイ９６０は、後でメモリセル閾値電圧ＶＴを確立する、記憶された電荷の量に対応する複数のプログラムレベルを確立することによって、１セルあたり複数のビットを記憶するように構成された電荷トラッピングメモリセルを備えることができる。上記で述べたように、１セルあたり１ビットの実施形態は、本明細書において説明する構造を含むことができる。
本発明は、上記で説明した好ましい実施形態および例を参照して開示されているが、これらの例は、限定的な意味ではなく例示的に意図されることを理解されたい。改変形態および組み合わせは、当業者に容易に想定されることが企図され、この改変形態および組み合わせは、本発明の趣旨および特許請求の範囲内に含まれる。

Claims (18)

  1. 集積回路であって、
    基板上の上部表面を有する回路構造と、
    前記回路構造内の複数の細長いトレンチであって、前記回路構造の上側層から前記回路構造の下方の前記基板まで延びると共に側壁を有する複数の細長いトレンチと、
    前記複数の細長いトレンチを充填する複数のトレンチ導体であって、前記複数のトレンチ導体のそれぞれが、
    前記細長いトレンチの側壁と共形であり、前記基板と電気接触するライナ導体と、
    前記ライナ導体上の前記細長いトレンチの前記側壁間の前記細長いトレンチの下側部分に充填する第１の充填体であって、前記回路構造の前記上部表面から窪められた上側表面を有する第１の充填体と、および
    前記ライナ導体上の前記細長いトレンチの前記側壁間の前記細長いトレンチの上側部分に充填され、前記ライナ導体と電流連通する上部導体本体であって、当該上部導体本体の底面の下側に前記ライナ導体の上部表面が配設された前記上部導体本体とを含むトレンチ導体とを備える集積回路。
  2. 前記上部導体本体が、前記ライナ導体上の前記細長いトレンチの前記上側部分に内張りするライナ層と、導電性充填物とを含む請求項１に記載の集積回路。
  3. さらに、前記複数の細長いトレンチの側部において、前記ライナ導体を前記回路構造の要素から絶縁する絶縁スペーサ層をさらに備える請求項１に記載の集積回路。
  4. 前記複数の細長いトレンチが、１０以上のアスペクト比、および連続的な側壁を伴って少なくとも１ミクロンの深さを有する請求項３に記載の集積回路。
  5. 前記ライナ導体が、前記細長いトレンチの前記側壁において、前記第１の充填体に隣接する前記下側部分では平均で前記第１の充填体の幅未満である厚さを有する請求項１に記載の集積回路。
  6. 前記第１の充填体が、前記回路構造上の前記上部導体本体によって誘発された応力を補償するのに効果的な応力特性を有する請求項１に記載の集積回路。
  7. 前記第１の充填体が、誘電材料を含む請求項１に記載の集積回路。
  8. 前記第１の充填体が、シリコンおよび窒素を含む化合物を含む請求項１に記載の集積回路。
  9. 前記回路構造が、３Ｄメモリ構造を含み、前記基板が、ソース共通回路線として構成された前記複数のトレンチ導体と電流連通する導電層を含み、活性層および不活性層のスタックの上に重なる１つまたは複数のパターン化された導体層は、前記複数のトレンチ導体との接続を含む請求項１に記載の集積回路。
  10. 集積回路を製造する方法であって、
    基板上に回路構造を形成することと、
    前記回路構造内に複数の細長いトレンチを形成することであって、前記回路構造の上側層から前記回路構造の下方の前記基板まで延びると共に側壁を有する前記複数の細長いトレンチを形成することと、
    細長いトレンチの側壁と共形であり、前記基板と電気接触するライナ導体を堆積することと、
    前記ライナ導体上の前記側壁間の前記細長いトレンチの下側部分に充填することによって充填体を形成することであって、前記回路構造の上部表面から窪められた上側表面を有する前記充填体を形成することと、
    上部導体本体を堆積して、当該上部導体本体の底面の下側に前記ライナ導体の上部表面が位置するように前記ライナ導体上の前記側壁間の前記細長いトレンチの上側部分に充填され、前記ライナ導体と電流連通させることとを含む方法。
  11. 前記上部導体本体を堆積することが、前記ライナ導体上の前記細長いトレンチの前記上側部分に内張りするライナ層を形成することと、導電性充填物を前記ライナ層上に堆積することを含む請求項１０に記載の方法。
  12. さらに、前記複数の細長いトレンチの側部に、前記ライナ導体を前記回路構造の要素から絶縁する絶縁スペーサ層を形成することを含む請求項１０に記載の方法。
  13. 前記複数の細長いトレンチが、１０以上のアスペクト比、および連続的な側壁を伴って少なくとも１ミクロンの深さを有する請求項１０に記載の方法。
  14. 前記ライナ導体が、前記細長いトレンチの前記側壁上において、前記充填体に隣接する前記下側部分では平均して前記充填体の幅未満である厚さを有する請求項１０に記載の方法。
  15. 前記充填体が、前記回路構造上の前記上部導体本体によって誘発された応力を補償するのに効果的な応力特性を有する請求項１０に記載の方法。
  16. 前記充填体が、誘電材料を含む請求項１０に記載の方法。
  17. 集積回路であって、
    活性層および不活性層のスタック内を延び、前記スタックの下方の導電プレートに入る複数のトレンチと、
    前記複数のトレンチを充填する複数の層状導体であって、各々の層状導体は、前記導電プレートと電気接触し、トレンチの側壁の一部分を内張りするライナ導体と、前記ライナ導体上の中間充填体と、および、前記中間充填体上の前記ライナ導体と電流連通する上部導体本体であって、当該上部導体本体の底面の下側に前記ライナ導体の上部表面が配設された前記上部導体本体とを含む、複数の層状導体と、および、
    前記複数の層状導体内の前記層状導体の対間の前記スタック内の複数のピラーであって、メモリセルが前記活性層と前記ピラーとの間のインターフェース領域に配設される複数のピラーとを備える集積回路。
  18. 前記中間充填体が、前記スタック上の前記上部導体本体によって誘発された応力を補償するのに効果的な応力特性を有する請求項１７に記載の集積回路。
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