TWI478323B - 半導體裝置及其製造方法 - Google Patents
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- TWI478323B TWI478323B TW097137135A TW97137135A TWI478323B TW I478323 B TWI478323 B TW I478323B TW 097137135 A TW097137135 A TW 097137135A TW 97137135 A TW97137135 A TW 97137135A TW I478323 B TWI478323 B TW I478323B
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- 239000004065 semiconductor Substances 0.000 title claims description 88
- 238000000034 method Methods 0.000 title claims description 55
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000000758 substrate Substances 0.000 claims description 73
- 238000003860 storage Methods 0.000 claims description 42
- 230000001681 protective effect Effects 0.000 claims description 34
- 239000000463 material Substances 0.000 claims description 17
- 238000009413 insulation Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 96
- 229910000449 hafnium oxide Inorganic materials 0.000 description 20
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 20
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 230000005641 tunneling Effects 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 210000004027 cell Anatomy 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- -1 Arsenic ions Chemical class 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
- H01L29/42348—Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7887—Programmable transistors with more than two possible different levels of programmation
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Description
本發明係關於半導體裝置及其製造方法。更詳言之，本發明係關於含有分離式電荷儲存層的半導體裝置及其製造方法。
人們已廣泛使用非揮發性記憶體，其係一種能夠重寫以及在電源關掉後可保存儲存資料的半導體裝置。在為非揮發性記憶體之代表的快閃記憶體中，形成記憶格(memory cell)的電晶體包含所謂電荷儲存層的浮動閘極或絕緣膜用於累積儲存資料的電荷。人們已推出結構為SONOS(矽-氧化物-氮化物-氧化物-矽)而有電荷累積於在ONO(氧化物-氮化物-氧化物)膜內之電荷儲存層的快閃記憶體作為有絕緣膜用作為電荷儲存層的快閃記憶體。美國專利第6011725號揭示具有虛擬接地型記憶格用於源極、汲極對稱操作的快閃記憶體，其係可切換成為一個SONOS型快閃記憶體。
第1圖的剖視圖係圖示揭示於美國專利第6011725號的快閃記憶體。請參考第1圖，穿隧絕緣膜12、電荷儲存層14及頂部絕緣膜16係依序層疊(layer)於半導體基板10上。各自用作源極與汲極的位元線18都在半導體基板10內延伸。閘極電極24在頂部絕緣膜16上形成於位元線18之間。位元線18之間的距離L為通道長度。
藉由位元線18(BL1)與18(BL2)之間的切換可設定及操作該源極與該汲極以便分別累積電荷於電荷儲存區C1與C2。這使得有可能儲存兩位元資料於單一電晶體中。
例如，日本專利申請案公開號第JP-A-2005-108915號與日本專利申請案公開號第JP-A-2004-343014號揭示一種用於形成處於分離狀態之電荷儲存層的方法。特別是，在半導體基板上經由閘極絕緣膜來形成閘極電極，以及部份移除該閘極電極的側壁或者該閘極電極的側壁與閘極絕緣膜以在移除的區域中形成分離式電荷儲存層。
本發明之目的是要提供一種半導體裝置及其製造方法，當閘極絕緣膜形成於閘極電極的中央之下時，它能夠抑制該閘極電極的傾斜(tilt)。
本發明提供一種半導體裝置，係包含：形成在半導體基板內延.伸的位元線，在該半導體基板上方形成於該等位元線之間的閘極電極，在該半導體基板上形成於該閘極電極之中央下面的閘極絕緣膜，各在該半導體基板上形成於該閘極電極下面以在該位元線的寬度方向中有該閘極絕緣膜介於其間的電荷儲存層，以及，在該半導體基板上沿著該位元線的延伸方向形成於該等閘極電極之間的第一絕緣膜。在該位元線的寬度方向中，該第一絕緣膜的寬度係大於該閘極絕緣膜的寬度。在此結構中，在該位元線的寬度方向中，有較大寬度的該第一絕緣膜與較小寬度的該閘極絕緣膜是在該位元線的延伸方向中交替地排列。這使得當在該閘極電極之中央下面形成在該位元線寬度方向有較小寬度的閘極絕緣膜時，有可能抑制該閘極電極之傾斜。該等電荷儲存層係以分離方式形成以在該位元線的寬度方向中有該閘極絕緣膜介於其間，從而抑制CBD(互補位元干擾)的影響。
在上述結構中，該第一絕緣膜可埋藏於溝槽中，該溝槽是在該半導體基板中沿著該位元線的延伸方向形成於該等閘極電極之間。此結構使得抑制邊緣電流(fringe current)在該半導體基板中於閘極電極附近流動成為有可能。
該上述結構可進一步包含：形成於該第一絕緣膜之側面上的保護膜。形成該保護膜的材料可不同於用於形成該閘極絕緣膜的材料以及用於形成該第一絕緣膜的材料。此結構允許輕易地形成寬度大於該閘極絕緣膜之寬度的第一絕緣膜。
在上述結構中，該閘極絕緣膜與該第一絕緣膜各可由氧化矽膜形成，而該保護膜可由氮化矽膜形成。
在上述結構中，該第一絕緣膜的上表面可形成與該半導體基板之表面的距離遠於與該閘極絕緣膜之上表面的距離。此結構可進一步抑制該閘極電極的傾斜。
該上述結構可進一步包含字元線，該字元線係與待形成於其上以及延伸越過該位元線的閘極電極電氣耦合。此外，在上述結構中，該電荷儲存層可由多晶矽膜或者是氮化矽膜形成。
本發明提供一種用於製造半導體裝置的方法，係包含下列步驟：在半導體基板上形成第二絕緣膜：在該第二絕緣膜中形成第一開口，此係藉由在待形成位元線及閘極電極之區域以外的區域中，移除形成於該半導體基板上的該第二絕緣膜；在該第一開口中形成第一絕緣膜；在該第二絕緣膜上形成傳導層；藉由在待形成該位元線的區域中，移除形成於該半導體基板上的該傳導層與該第二絕緣膜來形成第二開口，以及形成為該傳導層的該閘極電極於該等第二開口之間；形成為該第二絕緣膜的閘極絕緣膜於該閘極電極的中央下，此係藉由從該第二開口移除形成在該閘極電極下面的該第二絕緣膜；在形成於該閘極電極下面之該第二絕緣膜已被移除的區域中形成電荷儲存層；以及，在該半導體基板中形成藉由各該等第二開口界定的位元線。在此方法中，使得在該位元線的寬度方向中有較大寬度的該第一絕緣膜與有較小寬度的該閘極絕緣膜在該位元線的延伸方向中交替地排列。這使得當在該閘極電極之中央下面形成在該位元線寬度方向有較小寬度的閘極絕緣膜時，抑制該閘極電極的傾斜成為有可能。此外，可形成分離式電荷儲存層以在該位元線的寬度方向有該閘極絕緣膜介於其間。因此，有可能抑制CBD的影響。
上述方法可進一步包含下列步驟：在該半導體基板中形成溝槽於該第一開口的下半部。形成該第一絕緣膜的步驟可包含下列步驟：在該溝槽中形成該第一絕緣膜。此方法使得抑制邊緣電流在該半導體基板中於該閘極電極附近流動成為有可能。
在上述方法中，該第一絕緣膜可由有以下性質的材料形成：在藉由移除形成於該閘極電極下面的該第二絕緣膜來形成該閘極絕緣膜時，與該第二絕緣膜相比，它不會被移除。此方法使得輕易地形成本該位元線寬度方向中有大於該閘極絕緣膜之寬度的第一絕緣膜成為有可能。
上述方法可進一步包含下列步驟：在形成該第一絕緣膜的步驟之前形成保護膜於該第一開口的側面上。該保護膜可由有以下性質的材料形成：在藉由移除形成於該閘極電極下面的該第二絕緣膜來形成該閘極絕緣膜時，與該第二絕緣膜相比，它不會被移除。此方法使得輕易地形成在該位元線寬度方向中有大於該閘極絕緣膜之寬度的第一絕緣膜成為有可能。
上述方法可進一步包含下列步驟：在進行該第一絕緣膜的形成步驟之後於形成該傳導層的步驟之前，形成該保護膜於該第一絕緣膜之側面的暴露部份上。此方法使得更輕易地形成本該位元線寬度方向中有大於該閘極絕緣膜之寬度的第一絕緣膜成為有可能。
在上述方法中，該第一及該第二絕緣膜各可由氧化矽膜形成，而該保護膜可由氮化矽膜形成。
上述方法在形成該第一開口的步驟中，可使用形成於該第二絕緣膜上的遮罩層來移除該第二絕緣膜以形成該第一開口。在進行形成該第一開口的步驟之後於形成該第一絕緣膜的步驟之前，可增加縮減該遮罩層之寬度的步驟。
在上述方法中，形成該第一絕緣膜的步驟可包含下列步驟：形成該第一絕緣膜使得該第一絕緣膜的上表面與該半導體基板之表面的距離係遠於與該閘極絕緣膜之上表面的距離。此方法有可能進一步抑制該閘極電極的傾斜。
上述方法在形成該閘極絕緣膜的步驟中，可通過等向性蝕刻法來蝕刻該第二絕緣膜以形成該閘極絕緣膜。此方法使得輕易地形成在閘極電極中央下的閘極絕緣膜成為有可能。
上述方法可進一步包含下列步驟：形成字元線，其係與待形成於其上以及延伸越過該位元線的閘極電極電氣耦合。此外，在上述方法中，該電荷儲存層可由多晶矽膜或者是氮化矽膜形成。
根據本發明，在該位元線寬度方向中有較大寬度的該第一絕緣膜與有較小寬度的該閘極絕緣膜可在該位元線的延伸方向中交替地排列。這使得當在該閘極電極之中央下面形成在該位元線寬度方向有較小寬度的閘極絕緣膜時抑制該閘極電極的傾斜成為有可能。
以下描述與待解決問題有關的解釋。當縮短通道長度用來實現記憶格的高度整合與小型化時，可能增強儲存於電荷儲存區的電荷干擾(interference)，即所謂的CBD(互補位元干擾)。這使得難以分離各個電荷(亦即，以個別讀取資料)。
已有人提出用以抑制CBD影響的方法是藉由如第2圖所示的結構來抑制儲存於電荷儲存區的電荷在通道方向移動。請參考第2圖，在半導體基板10上配置閘極絕緣膜22於在位元線18之間的閘極電極24中央下。電荷儲存層14係經分離成有閘極絕緣膜22介於其間。在分離式電荷儲存層14有閘極絕緣膜22介於其間的上述結構中，可控制儲存於電荷儲存區的電荷在通道方向的移動以抑制CBD的影響。
若是通道長度變短，電荷可能會存入在通道中央的電荷儲存層，因而會劣化連續讀寫操作的可靠性。在圖示於第2圖的結構中，閘極絕緣膜22是配置在通道中央，從而抑制電荷儲存於通道中央。這使得有可能同時防止連續讀寫操作的可靠性劣化。
在此用第3圖(A)至第3圖(C)來描述用於製造該等分離式電荷儲存層14的方法。穿隧絕緣膜12與頂部絕緣膜16均未圖示，也不予解釋以簡化說明。請參考第3圖(A)，閘極電極24係經由閘極絕緣膜22來配置於半導體基板10上。請參考第3圖(B)，蝕刻閘極絕緣膜22的兩側面以便留下在閘極電極24中央下的部份。請參考第3圖(C)，在蝕刻閘極絕緣膜22的區域中形成該等電荷儲存層14。然後，形成有閘極絕緣膜22介於其間的分離式電荷儲存層14。
如第3圖(B)所示，當蝕刻閘極絕緣膜22的兩側面時，閘極絕緣膜22的寬度會減少。因此，會有閘極電極24掉落的情形出現，如第4圖所示。為了解決上述問題，提供以下在閘極電極中央下形成閘極絕緣膜時以抑制閘極電極傾斜的實施例。
第5圖為根據第一實施例之快閃記憶體的上視圖。第6圖(A)為沿著第5圖中之直線A-A繪出的剖視圖。第6圖(B)為沿著第5圖中之直線B-B繪出的剖視圖。第6圖(C)為沿著第5圖中之直線C-C繪出的剖視圖。第6圖(D)為沿著第5圖中之直線D-D繪出的剖視圖。在第5圖中，位元線18係穿過第一氧化矽膜34與層間(inter-layer)絕緣膜36。
在第5圖及第6圖(B)中，有N型擴散區的位元線18是在為P型矽基板的半導體基板10內延伸。在半導體基板10上形成為氧化矽膜的閘極絕緣膜22於位元線18之間。依序層疊穿隧絕緣膜12、電荷儲存層14及頂部絕緣膜16以使閘極絕緣膜22介於其間。穿隧絕緣膜12與頂部絕緣膜16各由氧化矽膜形成，而電荷儲存層14是由多晶矽膜形成。該等薄膜會在半導體基板10上形成OPO(氧化物-多晶矽-氧化物)膜26。在閘極絕緣膜22及該等OPO膜26上設置由多晶矽膜形成的閘極電極24。在閘極電極24的兩側面上形成第二氧化矽膜39。字元線20在閘極電極24上配置成可與其電氣耦合，以及延伸越過該等位元線18。請參考第6圖(B)與第6圖(C)，閘極絕緣膜22是在閘極電極24中央下配置於半導體基板10上。
請參考第5圖、第6圖(A)、第6圖(C)及第6圖(D)，溝槽(groove)(未圖示)是在半導體基板10中沿著位元線18的延伸方向形成於閘極電極24之間。亦即，該溝槽是在閘極電極24附近形成於半導體基板10中。由氧化矽膜形成的第一絕緣膜30係經塗佈成埋藏於該溝槽中。由氮化矽膜形成但材料不同於閘極絕緣膜22及第一絕緣膜30的保護膜32是塗佈在第一絕緣膜30的側面與底面上。如第6圖(A)與第6圖(B)所示，第一絕緣膜30在位元線18寬度方向的寬度係大於閘極絕緣膜22的寬度。如第6圖(C)所示，第一絕緣膜30的上表面與半導體基板10表面的距離係大於與閘極絕緣膜22上表面的距離。換言之，第一絕緣膜30上表面的突出程度大於閘極絕緣膜22的上表面。第一絕緣膜30的上表面與閘極電極24的上表面齊平(flush)。
第6圖(A)與第6圖(B)是在位元線18上形成第一氧化矽膜34。第6圖(A)、第6圖(C)及第6圖(D)是在字元線20之間形成層間絕緣膜36。
以下將以第7圖(A)至第12圖(D)來描述根據第一實施例之用於製造快閃記憶體的方法。第7圖(A)、第8圖(A)、第9圖(A)、第10圖(A)、第11圖(A)及第12圖(A)的剖視圖各與沿著第5圖中之直線A-A繪出的相對應。第7圖(B)、第8圖(B)、第9圖(B)、第10圖(B)、第11圖(B)及第12圖(B)的剖視圖各與沿著第5圖中之直線B-B繪出的相對應。第7圖(C)、第8圖(C)、第9圖(C)、第10圖(C)、第11圖(C)及第12圖(C)的剖視圖各與沿著第5圖中之直線C-C繪出的相對應。第12圖(D)的剖視圖與沿著第5圖中之直線D-D繪出的相對應。
第7圖(A)至第7圖(C)是通過熱氧化法在為P型矽基板的半導體基板10上形成由氧化矽膜形成的第二絕緣膜37。通過CVD(化學氣相沉積)方法在第二絕緣膜37上形成由氮化矽膜形成的遮罩層38。遮罩層38包含在待形成位元線18及閘極電極24之區域以外的開口(opening)。通過用遮罩層38為遮罩的RIE法(反應性離子蝕刻法)來部份蝕刻第二絕緣膜37及半導體基板10。結果，係在第二絕緣膜37中形成第一開口40於待形成位元線18及閘極電極24之區域以外的區域中，以及在半導體基板10內形成溝槽28於第一開口40的下半部。之後，使用CVD方法，整個表面塗佈上氮化矽膜以形成為氮化矽膜的保護膜32於第一開口40的側面與溝槽28的內表面上。
請參考第8圖(A)至第8圖(C)，為氧化矽膜的第一絕緣膜30係通過高密度電漿CVD方法來形成以便埋藏於第一開口40及溝槽28中。第一絕緣膜30是以其上表面與半導體基板10表面的距離係遠於第二絕緣膜37上表面的方式形成。亦即，第一絕緣膜30的上表面的突出程度大於第二絕緣膜37的上表面。然後，移除在遮罩層38上及側面上形成的保護膜32。因此，第一絕緣膜30中埋藏於第一開口40及溝槽28的部份側面會被保護膜32覆蓋。
請參考第9圖(A)至第9圖(C)，通過CVD方法在第一絕緣膜30及第二絕緣膜37上形成為多晶矽膜的傳導層(Conducting layer)42。通過RIE方法來蝕刻在待形成位元線18的區域中形成於半導體基板10上的傳導層42與第二絕緣膜37。結果，係形成穿過傳導層42及第二絕緣膜37的第二開口44。在形成於第二開口44之間的傳導層42中，形成於第二絕緣膜37上的傳導層42係用作閘極電極24。閘極電極24對應至通道長度的長度約有90奈米(nm)。
請參考第10圖(A)至第10圖(C)，通過使用氫氟酸的濕式蝕刻法由第二開口44去除在閘極電極24下形成的第二絕緣膜37藉此留下在閘極電極24中央下的第二絕緣膜37。結果，藉由移除第二絕緣膜37，在閘極電極24各端下可形成深度約30奈米(由閘極電極24側面量起)的底切部份(undercut portion)35。因此，可在閘極電極24中央下形成由第二絕緣膜37形成且寬度約30奈米的閘極絕緣膜22。第一絕緣膜30不會被蝕刻，因為它覆蓋著保護膜32。
請參考第11圖(A)至第11圖(C)，各自由氧化矽膜形成的穿隧絕緣膜12與頂部絕緣膜16係通過熱氧化法來形成底切部份35中。此時，亦氧化閘極電極24及傳導層42的側面與上表面以形成第二氧化矽膜39。之後，在半導體基板10上形成多晶矽膜以通過LP-CVD(低壓化學氣相沉積)方法來覆蓋閘極電極24及第一絕緣膜30。由於LP-CVD方法有優異的階梯覆蓋性(step-Coverage Characteristic)，亦可在穿隧絕緣膜12、頂部絕緣膜16之間的底切部份35中形成該多晶矽膜。通過熱氧化法來氧化該多晶矽膜以形成為第二氧化矽膜39。在底切部份35內形成於穿隧絕緣膜12、頂部絕緣膜16之間的多晶矽膜不可能被氧化，因為它是位於該區的背面。結果，留下該多晶矽膜以形成電荷儲存層14。然後，移除在半導體基板10上形成於第二開口44的第二氧化矽膜39。由第二開口44植入砷離子於半導體基板10內。因此，係形成用第二開口44界定成為N型擴散區以及在半導體基板內延伸的位元線18。
請參考第12圖(A)至第12圖(D)，第一氧化矽膜34係通過高密度電漿CVD方法來形成以填入第二開口44。然後，通過CMP(化學機械研磨)方法來研磨(polish)在第一絕緣膜30上形成的傳導層42以便暴露第一絕緣膜30的上表面。在閘極電極24上形成為多晶矽膜的字元線20，其係與該閘極電極24電氣耦合以及延伸越過位元線18。為氧化矽膜的層間絕緣膜36係形成於字元線20之間。以此方式，製成根據第一實施例之快閃記憶體。
在第一實施例中，如第7圖(A)至第7圖(C)所示，在半導體基板10上形成第二絕緣膜37。然後，移除在半導體基板10上形成於待形成位元線18及閘極電極24之區域以外的第二絕緣膜37以形成第一開口40。如第8圖(A)至第8圖(C)所示，第一絕緣膜30係形成於第一開口40中。如第9圖(A)至第9圖(C)所示，傳導層42係形成於第二絕緣膜37上。移除在半導體基板10上形成於待形成位元線18之區域的傳導層42與第二絕緣膜37以形成第二開口44。然後，在第二開口44之間形成為傳導層42的閘極電極24。請參考第10圖(A)至第10圖(C)，由第二開口44移除在閘極電極24下形成的第二絕緣膜37，藉此在閘極電極24中央下形成為第二絕緣膜37的閘極絕緣膜22。通過上述方法，使在位元線18寬度方向有較大寬度的第一絕緣膜30以及有較小寬度的閘極絕緣膜22在位元線18延伸方向中交替地排列。就有較小寬度之閘極絕緣膜22在閘極電極24中央下形成的情形而言，在閘極絕緣膜22附近有較大寬度的第一絕緣膜30使得抑制形成於閘極絕緣膜22上之閘極電極24的傾斜成為有可能。
如第8圖(A)至第8圖(C)所示，較佳的在第一開口40及溝槽28中形成第一絕緣膜30使得它的上表面與半導體基板10表面的距離係遠於與第二絕緣膜37上表面的距離。較佳地，如第6圖(C)所示，第一絕緣膜30的上表面與半導體基板10表面的距離係大於與閘極絕緣膜22上表面的距離。在上述情形中，閘極絕緣膜22上的閘極電極24是形成在第一絕緣膜30之間。上述結構能夠進一步抑制形成於閘極絕緣膜22上之閘極電極24傾斜，即使閘極絕緣膜22的寬度很小。
如第10圖(A)至第10圖(C)所示，由第二開口44移除在閘極電極24下形成的第二絕緣膜37以在閘極電極24各端形成底切部份35藉此在閘極電極24中央下形成閘極絕緣膜22。如第11圖(A)至第11圖(C)所示，電荷儲存層14是在閘極電極24各端下形成的底切部份35中形成。這使得形成分離式電荷儲存層14而有閘極絕緣膜22介於其間成為有可能，因而抑制CBD的影響。
如第7圖(A)至第7圖(C)所示，溝槽28是在半導體基板10中於待形成位元線18及閘極電極24之區域以外的區域中形成。亦即，溝槽28是在第一開口40下半部形成於半導體基板10中。如第8圖(A)至第8圖(C)所示，第一絕緣膜30是形成以埋藏於溝槽28中。這使得在半導體基板10中於待形成位元線18及閘極電極24之區域以外的區域中形成第一絕緣膜30成為有可能。換言之，第一絕緣膜30是在半導體基板10內沿著位元線18延伸方向形成於閘極電極24之間。第一絕緣膜30是在位元線18之間的閘極電極24附近形成於半導體基板10內。這使得抑制邊緣電流(fringe current)在半導體基板10中於閘極電極24附近流動成為有可能。邊緣電流可在讀取資料時造成失靈(malfunction)。因此，如果抑制邊緣電流，可進一步改善資料讀取特性。
如第7圖(A)至第7圖(C)所示，在第一開口40側面上形成保護膜32。之後，如第8圖(A)至第8圖(C)所示，在第一開口40中形成第一絕緣膜30。結果，在第一絕緣膜30側面上形成保護膜32。第一絕緣膜30與第二絕緣膜37均由氧化矽膜形成，而保護膜32是由氮化矽膜形成。請參考第10圖(A)至第10圖(C)，當藉由從第二開口44移除形成於閘極電極24之下的第二絕緣膜37來形成閘極絕緣膜22時，相較於第二絕緣膜37，保護膜32不可能被移除。這使得在形成閘極絕緣膜22時有可能留下用保護膜32覆蓋的第一絕緣膜30。可輕易形成寬度大於閘極絕緣膜22的第一絕緣膜30。較佳地，保護膜32由有以下性質的材料形成：當藉由移除在閘極電極24之下的第二絕緣膜37來形成閘極絕緣膜22時，相較於第二絕緣膜37，它比較不會被移除。
第一絕緣膜30可由有以下性質的材料形成：當藉由移除在閘極電極24之下的第二絕緣膜37來形成閘極絕緣膜22時，與第二絕緣膜37相比，它比較不會被移除。就此情形而言，可輕易形成寬度大於閘極絕緣膜22的第一絕緣膜30而不用在第一絕緣膜30側面上形成保護膜32。這使得進一步減少及簡化製造步驟成為有可能。
如第10圖(A)至第10圖(C)所示，在藉由移除形成於閘極電極24之下的第二絕緣膜37來形成在閘極電極24中央下的閘極絕緣膜22的步驟中，較佳的通過使用氫氟酸的等向性蝕刻(例如，濕式蝕刻)來移除第二絕緣膜37。就此情形而言，當在兩側同時移除第二絕緣膜37時，可輕易地在閘極電極24中央下形成由第二絕緣膜37形成的閘極絕緣膜22。
如第12圖(A)至第12圖(D)所示，在閘極電極24上形成字元線20使得它與閘極電極24電氣耦合以及延伸越過位元線18。不過，它不受限於上述結構。例如，在閘極電極24上經由層間絕緣膜來形成延伸越過位元線18的佈線層(wiring layer)使得用設於層間絕緣膜的柱塞金屬(plug metal)及其類似物係電氣耦合佈線層與閘極電極24，而不是形成字元線20。在待形成閘極電極24的區域中形成假膜(dummy film)而不使用閘極電極24，以及在形成字元線20之前移除該假膜。然後，亦可形成用作閘極的字元線20以便埋藏於已移除該假膜的區域中。
請參考第10圖(A)至第10圖(C)，當由第二開口44移除形成在閘極電極24之下的第二絕緣膜37時，被保護膜32覆蓋的第一絕緣膜30不會被移除。因此，在第一絕緣膜30的兩端之下不會形成底切部份35。換言之，在第一絕緣膜30的兩端之下不會形成電荷儲存層14。在閘極電極24的兩端之下形成的電荷儲存層14與在位元線18延伸方向毗鄰的電荷儲存層14係相互分離。即使電荷儲存層14由多晶矽膜形成，電荷仍可局部地儲存於閘極電極24下面。電荷儲存層14不必由多晶矽膜形成，而可由氮化矽膜或任何材料形成，只要能夠儲存電荷即可。
在第二實施例中，第一開口40是形成於第二絕緣膜37中，之後，在第一開口40中形成第一絕緣膜30之前縮減遮罩層38的寬度。此時用第13圖(A)至第15圖(D)描述根據第二實施例之用於製造快閃記憶體的方法。第13圖(A)、第13圖(B)、第14圖(A)、第14圖(B)、第15圖(A)及第15圖(B)的剖視圖各與沿著第5圖中之直線A-A繪出的相對應。第13圖(C)、第13圖(D)、第14圖(C)、第14圖(D)、第15圖(C)及第15圖(D)的剖視圖各與沿著第5圖中之直線B-B繪出的相對應。
請參考第13圖(A)與第13圖(C)，第二絕緣膜37是在半導體基板10上形成。具有開口的遮罩層38是在第二絕緣膜37上形成於在待形成位元線18及閘極電極24之區域以外的區域。用遮罩層38作為遮罩來蝕刻第二絕緣膜37與半導體基板10。結果，係在第二絕緣膜37中形成第一開口40以及在半導體基板10中形成溝槽28。執行遮罩層38的回蝕(etch back)以減少它的寬度並在整個表面上塗佈上保護膜32。
請參考第13圖(B)與第13圖(D)，係形成第一絕緣膜30以埋藏於第一開口40及溝槽28中。當遮罩層38的寬度小於第一實施例的寬度時，第一絕緣膜30上半部的寬度T1變成大於第一實施例的寬度。然後，移除遮罩層38。
請參考第14圖(A)至第14圖(C)，傳導層42是在第一與第二絕緣膜30、37上形成。蝕刻在半導體基板10上形成於要形成位元線18之區域的傳導層42與第二絕緣膜37以形成第二開口44。當第一絕緣膜30上半部的寬度T1係大於第一實施例的寬度時，在形成第二開口44後形成於第一絕緣膜30上半部側面上之傳導層42的寬度T2變成小於第一實施例的寬度。在形成於第二開口44之間的傳導層42中，形成於第二絕緣膜37上的傳導層42會變成閘極電極24。
請參考第14圖(B)與第14圖(D)，由第二開口44移除在閘極電極24之下的第二絕緣膜37藉此留下在閘極電極24中央下面的第二絕緣膜37。結果，在第二絕緣膜37移除後，可在閘極電極24兩端下形成底切部份35，以及在閘極電極24中央下形成為第二絕緣膜37的閘極絕緣膜22。
請參考第15圖(A)與第15圖(C)，穿隧絕緣膜12與頂部絕緣膜16是通過熱氧化法在底切部份35中形成。此時，亦氧化閘極電極24與傳導層42以具有在其上形成的第二氧化矽膜39。電荷儲存層14是在穿隧絕緣膜12與頂部絕緣膜16之間形成。藉由第二開口44界定的位元線18係在半導體基板10內延伸。
請參考第15圖(B)與第15圖(D)，形成第一氧化矽膜34以埋藏於第二開口44中。之後，研磨形成於第一絕緣膜30上的傳導層42藉此暴露第一絕緣膜30的上表面。字元線20是在閘極電極24上形成使得它與閘極電極24電氣耦合以及延伸越過位元線18。層間絕緣膜36是在字元線20之間形成。以此方式，可製成根據第二實施例之快閃記憶體。
在根據第一實施例形成圖示於第9圖(A)至第9圖(C)之第二開口44的步驟中，因考慮到第二開口44的位移而增加傳導層42的寬度。亦即，可能有增加形成於第一絕緣膜30側面上之傳導層42的寬度的情形。在此情況下，在氧化傳導層42的側面及上表面後，如第11圖(A)至第11圖(C)所示，可部份留下形成於第一絕緣膜30側面上的傳導層42而不會全部加以氧化。如第12圖(A)至第12圖(D)所示，在形成字元線20的步驟中，增加在圖樣化字元線20期間，用於進行蝕刻的時間以移除形成於第一絕緣膜30側面上的傳導層42。此係防止閘極電極24在位元線18延伸方向彼此連接。在第二實施例中，如第13圖(A)與第13圖(C)所示，在形成第一開口40後，可藉由減少遮罩層38的寬度來增加第一絕緣膜30上半部的寬度T1，如第13圖(B)與第13圖(D)所示。請參考第14圖(A)與第14圖(C)，可減少形成於第一絕緣膜30上半部側面上的傳導層42的寬度T2。如第15圖(A)與第15圖(C)所示，在通過熱氧化法來形成穿隧絕緣膜12與頂部絕緣膜16時，有可能完全氧化形成於第一絕緣膜30側面上的傳導層42，從而防止傳導層42留在第一絕緣膜30的側面上。
在第三實施例中，在形成第一絕緣膜30後，保護膜是在形成傳導層42之前形成於第一絕緣膜30側面的暴露部份上。此時用第16圖(A)至第17圖(D)來描述根據第三實施例之用於製造快閃記憶體的方法。第16圖(A)、第16圖(B)、第17圖(A)及第17圖(B)的剖視圖各與沿著第5圖中之直線A-A繪出的相對應。第16圖(C)、第16圖(D)、第17圖(C)及第17圖(D)的剖視圖各與沿著第5圖中之直線B-B繪出的相對應。
請參考第16圖(A)與第16圖(C)，第二絕緣膜37是在半導體基板10上形成。遮罩層(未圖示)是在第二絕緣膜37上形成，它在待形成位元線18及閘極電極24之區域以外的區域中有開口。用遮罩層作為遮罩來蝕刻第二絕緣膜37與半導體基板10。然後，在第二絕緣膜37中形成第一開口(未圖示)以及在半導體基板10中形成溝槽(未圖示)。在第一開口的側面與溝槽的內表面上形成保護膜32a。形成第一絕緣膜30以埋藏於第一開口及溝槽中。移除該遮罩層，然後，在第一絕緣膜30側面中與遮罩層接觸的暴露部份上形成保護膜32b。藉由沉積氮化矽膜於整個表面上，然後進行氮化矽膜的回蝕，可形成保護膜32b。
如第16圖(B)與第16圖(D)所示，傳導層42是在第一與第二絕緣膜30、37上形成。蝕刻在半導體基板10上形成於要形成位元線18之區域的傳導層42與第二絕緣膜37以形成第二開口44。在形成於第二開口44之間的傳導層42中，形成於第二絕緣膜37的傳導層42會變成閘極電極24。減少形成於第一絕緣膜30各邊的傳導層42的寬度T2係藉由在第一絕緣膜30側面上形成保護膜32b。由第二開口44移除在閘極電極24下面形成的第二絕緣膜37藉此留.下在閘極電極24中央下的第二絕緣膜37。結果，在第二絕緣膜37移除後，可在閘極電極24兩端下形成底切部份35，從而在閘極電極24中央下可形成為第二絕緣膜37的閘極絕緣膜22。
請參考第17圖(A)與第17圖(C)，通過熱氧化法，在底切部份35中形成穿隧絕緣膜12與頂部絕緣膜16。此時，亦氧化閘極電極24與傳導層42以具有形成於其上的第二氧化矽膜39。電荷儲存層14是在穿隧絕緣膜12與頂部絕緣膜16之間形成。形成由第二開口44界定的位元線18以在半導體基板10內延伸。
請參考第17圖(B)與第17圖(D)，形成第一氧化矽膜34以埋藏於第二開口44中。之後，研磨形成於第一絕緣膜30上的傳導層42藉此暴露第一絕緣膜30的上表面。字元線20是在閘極電極24上形成使得它與閘極電極24電氣耦合以及延伸越過位元線18。層間絕緣膜36是在字元線20之間形成。以此方式，係製成根據第三實施例之快閃記憶體。
在第三實施例中，如第16圖(A)與第16圖(C)所示，在形成第一絕緣膜30後，在形成傳導層42之前，在第一絕緣膜30側面的暴露部份上形成保護膜32b。因此，第一絕緣膜30的側面係完全用保護膜32a及32b覆蓋。請參考第16圖(B)與第16圖(D)，在由第二開口44移除形成於閘極電極24之下的第二絕緣膜37時，可防止第一絕緣膜30被移除。因此，可輕易形成寬度大於閘極絕緣膜22寬度的第一絕緣膜30。
如第16圖(B)與第16圖(D)所示，形成於第一絕緣膜30旁邊的傳導層42寬度T2很小。結果，在第一絕緣膜30旁邊形成的傳導層42有可能會完全氧化，如第17圖(A)與第17圖(C)所示。與第二實施例一樣，這使得有可能防止在第一絕緣膜30旁邊留下傳導層42。
儘管以上詳述了本發明的較佳實施例，然而本發明並不受限於該等特定實施例，而且在由隨附之申請專利範圍界定的本發明之精神及範疇內仍可做出各種修改及替代。
10．．．半導體基板
12．．．穿隧絕緣膜
14．．．電荷儲存層
16．．．頂部絕緣膜
18．．．位元線
20．．．字元線
22．．．閘極絕緣膜
24．．．閘極電極
26．．．OPO(氧化物-多晶矽-氧化物)膜
28．．．溝槽
30．．．第一絕緣膜
32、32a、32b．．．保護膜
34．．．第一氧化矽膜
35．．．底切部份
36．．．層間絕緣膜
37．．．第二絕緣膜
38．．．遮罩層
39．．．第二氧化矽膜
40．．．第一開口
42．．．傳導層
44．．．第二開口
C1、C2．．．電荷儲存區
BL1、BL2．．．位元線
L．．．距離
T1、T2．．．寬度
第1圖為先前技術之快閃記憶體的剖視圖；
第2圖的剖視圖係圖示用於抑制電荷之干擾的方法；
第3圖的剖視圖係各自例示用於形成分離式電荷儲存層的方法之範例；
第4圖的剖視圖係圖示在形成分離式電荷儲存層時出現的問題；
第5圖為根據本發明之第一實施例之快閃記憶體的上視圖；
第6圖(A)為沿著第5圖中之直線A-A繪出的剖視圖；第6圖(B)為沿著第5圖中之直線B-B繪出的剖視圖；第6圖(C)為沿著第5圖中之直線C-C繪出的剖視圖；以及，第6圖(D)為沿著第5圖中之直線D-D繪出的剖視圖；
第7圖(A)至第7圖(C)圖示根據第一實施例之用於製造快閃記憶體的方法(第一部份)，其中，第7圖(A)的剖視圖與沿著第5圖中之直線A-A繪出的相對應，第7圖(B)的剖視圖與沿著第5圖中之直線B-B繪出的相對應，以及，第7圖(C)的剖視圖與沿著第5圖中之直線C-C繪出的相對應；
第8圖(A)至第8圖(C)圖示根據第一實施例之用於製造快閃記憶體的方法(第二部份)，其中，第8圖(A)的剖視圖與沿著第5圖中之直線A-A繪出的相對應，第8圖(B)的剖視圖與沿著第5圖中之直線B-B繪出的相對應，以及，第8圖(C)的剖視圖與沿著第5圖中之直線C-C繪出的相對應；
第9圖(A)至第9圖(C)圖示根據第一實施例之用於製造快閃記憶體的方法(第三部份)，其中，第9圖(A)的剖視圖與沿著第5圖中之直線A-A繪出的相對應，第9圖(B)的剖視圖與沿著第5圖中之直線B-B繪出的相對應，以及，第9圖(C)為沿著第5圖中之直線C-C繪出的剖視圖；
第10圖(A)至第10圖(C)圖示根據第一實施例之用於製造快閃記憶體的方法(第四部份)，其中，第10圖(A)的剖視圖與沿著第5圖中之直線A-A繪出的相對應，第10圖(B)的剖視圖與沿著第5圖中之直線B-B繪出的相對應，以及，第10圖(C)為沿著第5圖中之直線C-C繪出的剖視圖；
第11圖(A)至第11圖(C)圖示根據第一實施例之用於製造快閃記憶體的方法(第五部份)，其中，第11圖(A)的剖視圖與沿著第5圖中之直線A-A繪出的相對應，第11圖(B)的剖視圖與沿著第5圖中之直線B-B繪出的相對應，以及，第11圖(C)為沿著第5圖中之直線C-C繪出的剖視圖；
第12圖(A)至第12圖(D)圖示根據第一實施例之用於製造快閃記憶體的方法(第六部份)，其中，第12圖(A)的剖視圖與沿著第5圖中之直線A-A繪出的相對應，第12圖(B)的剖視圖與沿著第5圖中之直線B-B繪出的相對應，第12圖(C)為沿著第5圖中之直線C-C繪出的剖視圖，以及，第12圖(D)為沿著第5圖中之直線D-D繪出的剖視圖；
第13圖(A)至第13圖(D)圖示根據本發明第二實施例之用於製造快閃記憶體的方法(第一部份)，其中，第13圖(A)與第13圖(B)的剖視圖與沿著第5圖中之直線A-A繪出的相對應，以及，第13圖(C)與第13圖(D)的剖視圖與沿著第5圖中之直線B-B繪出的相對應；
第14圖(A)至第14圖(D)圖示根據第二實施例之用於製造快閃記憶體的方法(第二部份)，其中，第14圖(A)與第14圖(B)的剖視圖與沿著第5圖中之直線A-A繪出的相對應，以及，第14圖(C)與第14圖(D)的剖視圖與沿著第5圖中之直線B-B繪出的相對應；
第15圖(A)至第15圖(D)圖示根據第二實施例之用於製造快閃記憶體的方法(第三部份)，其中，第15圖(A)與第15圖(B)的剖視圖與沿著第5圖中之直線A-A繪出的相對應，以及，第15圖(C)與第15圖(D)的剖視圖與沿著第5圖中之直線B-B繪出的相對應；
第16圖(A)至第16圖(D)圖示根據本發明第三實施例之用於製造快閃記憶體的方法(第一部份)，其中，第16圖(A)與第16圖(B)的剖視圖與沿著第5圖中之直線A-A繪出的相對應，以及，第16圖(C)與第16圖(D)的剖視圖與沿著第5圖中之直線B-B繪出的相對應；以及
第17圖(A)至第17圖(D)圖示根據第三實施例之用於製造快閃記憶體的方法(第二部份)，其中，第17圖(A)與第17圖(B)的剖視圖與沿著第5圖中之直線A-A繪出的相對應，以及，第17圖(C)與第17圖(D)的剖視圖與沿著第5圖中之直線B-B繪出的相對應。
18．．．位元線
20．．．字元線
30．．．第一絕緣膜
Claims (10)
- 一種半導體裝置，係包括：形成的位元線，其係在半導體基板內延伸；閘極電極，其係形成在該半導體基板上方的該等位元線之間；閘極絕緣膜，其係形成在該半導體基板上的該閘極電極的中央下方；複數電荷儲存層，其係各自形成在該半導體基板上的該閘極電極下方，以在該位元線的寬度方向上插入該閘極絕緣膜；以及第一絕緣膜，其係形成在該半導體基板上的該等閘極電極之間的該位元線的延伸方向上，其中，在該位元線的寬度方向上的該第一絕緣膜的寬度係大於該閘極絕緣膜的寬度。
- 如申請專利範圍第1項的半導體裝置，其中，該第一絕緣膜係嵌埋在於溝槽中，且該溝槽係形成在該半導體基板中的該等閘極電極之間的該位元線的延伸方向上。
- 如申請專利範圍第1項的半導體裝置，復包括：保護膜，其係形成在該第一絕緣膜的側面上，其中，形成該保護膜的材料係不同於用於形成該閘極絕緣膜的材料以及用於形成該第一絕緣膜的材料。
- 如申請專利範圍第1項的半導體裝置，其中，該第一絕緣膜的上表面係形成在與該閘極絕緣膜之上表面相較 更遠於該半導體基板之表面的距離。
- 一種用於製造半導體裝置的方法，係包括下列步驟：在半導體基板上形成第二絕緣膜；藉由在待形成位元線和閘極電極之區域以外的區域中移除形成於在該半導體基板上的該第二絕緣膜，而在該第二絕緣膜中形成第一開口；在該第一開口中形成第一絕緣膜；在該第二絕緣膜上形成傳導層；藉由在待形成該位元線的區域中移除形成於該半導體基板上的該傳導層和該第二絕緣膜而形成第二開口，以及在該等第二開口之間形成作為該傳導層的該閘極電極；藉由從該第二開口移除形成於該閘極電極下方的該第二絕緣膜，而在該閘極電極的中央下方形成作為該第二絕緣膜的閘極絕緣膜；在形成於該閘極電極下方的該第二絕緣膜已被移除的區域中形成電荷儲存層；以及在該半導體基板中形成由各該等第二開口所界定的該位元線。
- 如申請專利範圍第5項的用於製造半導體裝置的方法，復包括下列步驟：在該半導體基板中於該第一開口的下半部形成溝槽，其中，形成該第一絕緣膜的步驟包含在該溝槽中形成該 第一絕緣膜的步驟。
- 如申請專利範圍第5項的用於製造半導體裝置的方法，其中，在該閘極絕緣膜藉由移除形成於該閘極電極下方的該第二絕緣膜而形成時，相較於該第二絕緣膜，形成該第一絕緣膜的材料係較不會被移除的材料。
- 如申請專利範圍第5項的用於製造半導體裝置的方法，復包括下列步驟：在形成該第一絕緣膜的步驟之前，於該第一開口的側面上形成第一保護膜，其中，在該閘極絕緣膜藉由移除形成於該閘極電極下方的該第二絕緣膜而形成時，相較於該第二絕緣膜，形成該第一保護膜的材料係為較不會被移除的材料。
- 如申請專利範圍第8項的用於製造半導體裝置的方法，復包括下列步驟：在進行形成該第一絕緣膜的步驟之後，於形成該傳導層的步驟之前，在該第一絕緣膜之側面的暴露部份上形成第二保護膜。
- 如申請專利範圍第5項的用於製造半導體裝置的方法，其中：在形成該第一開口的步驟中，使用形成於該第二絕緣膜上的遮罩層移除該第二絕緣膜以形成該第一開口；以及在進行形成該第一開口的步驟之後，於形成該第一絕緣膜的步驟之前，增加縮減該遮罩層之寬度的步驟。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007254535A JP5395344B2 (ja) | 2007-09-28 | 2007-09-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200931647A TW200931647A (en) | 2009-07-16 |
| TWI478323B true TWI478323B (zh) | 2015-03-21 |
Family
ID=40040169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW097137135A TWI478323B (zh) | 2007-09-28 | 2008-09-26 | 半導體裝置及其製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP5395344B2 (zh) |
| TW (1) | TWI478323B (zh) |
| WO (1) | WO2009045863A1 (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5290592B2 (ja) * | 2008-02-18 | 2013-09-18 | スパンション エルエルシー | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6057580A (en) * | 1997-07-08 | 2000-05-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device having shallow trench isolation structure |
| US20030193064A1 (en) * | 2002-04-10 | 2003-10-16 | Ching-Yuan Wu | Self-aligned multi-bit flash memory cell and its contactless flash memory array |
| US20070170494A1 (en) * | 2005-10-24 | 2007-07-26 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method for fabricating the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3973819B2 (ja) * | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| WO2007013155A1 (ja) * | 2005-07-27 | 2007-02-01 | Spansion Llc | 半導体装置およびその製造方法 |
-
2007
- 2007-09-28 JP JP2007254535A patent/JP5395344B2/ja active Active
-
2008
- 2008-09-25 WO PCT/US2008/077762 patent/WO2009045863A1/en active Application Filing
- 2008-09-26 TW TW097137135A patent/TWI478323B/zh active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US20070170494A1 (en) * | 2005-10-24 | 2007-07-26 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200931647A (en) | 2009-07-16 |
| JP5395344B2 (ja) | 2014-01-22 |
| JP2009088148A (ja) | 2009-04-23 |
| WO2009045863A1 (en) | 2009-04-09 |
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