JP5290592B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関し、より詳細には、分離した電荷蓄積層を有する半導体装置及びその製造方法に関する。

データの書き換えが可能で、電源をＯＦＦしても記憶データを保持し続ける半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲート若しくは絶縁膜を有している。この電荷蓄積層に電荷を蓄積させることによりデータを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとして、ＯＮＯ（oxide nitride oxide）膜中の電荷蓄積層に電荷を蓄積するＳＯＮＯＳ（silicon oxide nitride oxide silicon）型構造を有するフラッシュメモリがある。ＳＯＮＯＳ型構造のフラッシュメモリの１つに、ソースとドレインとを入れ替えて対称的に動作させる仮想接地型メモリセルを有するフラッシュメモリがある。これによれば、１トランジスタに２ビットのデータを記憶させることができる。

近年、メモリセルの微細化、高集積化の要求が大きく、この要求を実現するためには、チャネル長を短くする必要がある。しかしながら、チャネル長が短くなると、ＣＢＤ（Complementary bit disturb）と呼ばれる、２つの電荷蓄積領域に蓄積された電荷が互いに干渉する影響が大きくなる。この課題の解決を図る方法として、電荷蓄積層をチャネル方向で分離させる技術が提案されている。

例えば、特許文献１には、ソース領域とドレイン領域との間に形成された誘電層で覆われたゲート電極を、チャネル方向で挟むようにして電荷蓄積層を形成することで、チャネル方向で分離した電荷蓄積層を形成する技術が開示されている。
特表２００４−５０５４６０号公報

ワードラインの低抵抗化を図るため、ワードライン上部にはシリサイド層を形成する。電荷蓄積層が半導体基板上全面に設けられた従来の構造では、ワードライン上部にシリサイド層を形成する工程を行っても、電荷蓄積層があることにより、半導体基板上にシリサイド層が形成されることを抑制できていた。しかしながら、電荷蓄積層をチャネル方向で分離させる構造では、電荷蓄積層が形成されていない領域の半導体基板上にシリサイド層が形成される場合が生じる。これにより、隣接するビットライン同士が、シリサイド層により短絡するという課題が生じている。

本発明は、上記課題に鑑みなされたものであり、電荷蓄積層をチャネル方向で分離させた場合でも、半導体基板にシリサイド層が形成されることを抑制することができる半導体装置及びその製造方法を提供することを目的とする。

本発明は、半導体基板内に延伸して設けられたビットラインと、前記ビットライン間中央部の前記半導体基板上に、前記ビットライン延伸方向に延伸して設けられたゲート絶縁膜と、前記半導体基板上に、前記ビットライン幅方向で前記ゲート絶縁膜を挟むように、前記ビットライン延伸方向に延伸して設けられた電荷蓄積層と、前記ゲート絶縁膜上に設けられた、前記ゲート絶縁膜と異なる材料からなる第１絶縁膜と、前記電荷蓄積層上と前記第１絶縁膜上とに設けられた、前記ビットラインに交差して延伸するワードラインと、前記ワードライン上部に設けられたシリサイド層と、を具備することを特徴とする半導体装置である。本発明によれば、半導体基板にシリサイド層が形成されることを抑制できる。これにより、隣接するビットライン同士が短絡することを抑制でき、トランジスタに動作不良が発生することを抑制することができる。

上記構成において、前記第１絶縁膜は、前記ビットライン延伸方向に延伸して設けられている構成とすることができる。この構成によれば、半導体基板にシリサイド層が形成されることをより抑制することができる。

上記構成において、前記第１絶縁膜は、前記電荷蓄積層上に延在して設けられている構成とすることができる。

上記構成において、前記ビットライン上に、前記ビットライン延伸方向に延伸して設けられた第２絶縁膜を有し、前記電荷蓄積層は前記第２絶縁膜により前記ビットライン幅方向で分離されていて、前記ワードラインは前記第２絶縁膜を覆うように設けられている構成とすることができる。また、上記構成において、前記第１絶縁膜は、前記第２絶縁膜の側面に沿って設けられ、前記第２絶縁膜上で前記ビットライン幅方向に分離されている構成とすることができる。

上記構成において、前記ワードラインの側壁に設けられた側壁絶縁膜を有し、前記ワードラインは、隣接する間隔が広い領域と狭い領域とが周期的に繰り返すように設けられ、前記隣接する間隔が狭い領域の前記ワードライン間は、前記側壁絶縁膜で埋められていて、前記隣接する間隔が広い領域の前記ワードライン間においては、前記側壁絶縁膜の間で前記第１絶縁膜が露出している構成とすることができる。

上記構成において、前記第１絶縁膜は、前記ゲート絶縁膜の誘電率より高い誘電率を有する材料からなる構成とすることができる。

本発明は、半導体基板上に電荷蓄積層を形成する工程と、前記半導体基板内に延伸するビットラインを形成する工程と、前記ビットライン間中央部の前記半導体基板上に形成された前記電荷蓄積層を除去し、前記電荷蓄積層が除去された領域に、前記ビットライン延伸方向に延伸するゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記ゲート絶縁膜と異なる材料からなる第１絶縁膜を形成する工程と、前記電荷蓄積層上と前記第１絶縁膜上とに前記ビットラインに交差して延伸するワードラインを形成する工程と、前記ワードライン上部にシリサイド層を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、半導体基板にシリサイド層が形成されることを抑制できる。これにより、隣接するビットライン同士が短絡することを抑制でき、トランジスタに動作不良が発生することを抑制することができる。

上記構成において、前記シリサイド層を形成する工程は、前記ワードラインの表面を露出するためのウエット処理工程を含み、前記第１絶縁膜は、前記ウエット処理工程において、前記ゲート絶縁膜より高いエッチング耐性を有する材料からなる構成とすることができる。

上記構成において、前記ビットライン上に、前記ビットライン延伸方向に延伸し、前記電荷蓄積層を前記ビットライン幅方向で分離する第２絶縁膜を形成する工程を有し、前記ワードラインを形成する工程は、前記第２絶縁膜を覆うように、前記ワードラインを形成する工程を含む構成とすることができる。

本発明によれば、電荷蓄積層をチャネル方向で分離させた場合でも、半導体基板にシリサイド層が形成されることを抑制することができる。これにより、隣接するビットライン同士が短絡することを抑制でき、トランジスタに動作不良が発生することを抑制することができる。

まず初めに、課題を明確にするため、比較例１に係るフラッシュメモリについて説明する。図１（ａ）は比較例１に係るフラッシュメモリの上面図であり、図１（ｂ）から図１（ｄ）は図１（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。なお、図１（ａ）において、第２絶縁膜３２を透視してビットライン１２を図示している。

図１（ａ）を参照に、半導体基板１０内を延伸するビットライン１２が形成されている。ビットライン１２はソース及びドレインを兼ねている。半導体基板１０上にビットライン１２に交差して延伸するワードライン１４が形成されている。ワードライン１４はゲート電極を兼ねている。ワードライン１４は間隔が広い領域１６と狭い領域１８とが周期的に繰り返すように形成されている。間隔が広い領域１６は、ビットライン１２と配線層（不図示）とを接続するためのビットラインコンタクト（不図示）を形成するために設けられた領域である。

図１（ｂ）から図１（ｄ）を参照に、間隔が広い領域１６を除き、ビットライン１２間中央部の半導体基板１０上にゲート絶縁膜２０が形成されている。間隔が広い領域１６のビットライン１２間中央部の半導体基板１０上には、シリサイド層２２が形成されている。ビットライン１２間両端部の半導体基板１０上に、ビットライン１２幅方向でゲート絶縁膜２０及びシリサイド層２２を挟むように積層膜３０が形成されている。積層膜３０は、トンネル絶縁膜２４と電荷蓄積層２６とトップ絶縁膜２８とからなる。ビットライン１２上には第２絶縁膜３２が形成されている。第２絶縁膜３２間であって、ゲート絶縁膜２０上と積層膜３０上とに第１導電層３６が形成されている。第１導電層３６上と第２絶縁膜３２上とに、ビットライン１２に交差する方向に延伸する第２導電層３８が形成されている。第１導電層３６と第２導電層３８とからワードライン１４が形成されている。ワードライン１４の側壁及び第２絶縁膜３２の側壁には側壁絶縁膜３４が形成されている。間隔が狭い領域１８のビットライン１２間は側壁絶縁膜３４により完全に埋め込まれている。一方、間隔が広い領域１６のビットライン１２間は完全には埋め込まれてなく、ビットライン１２間中央部でシリサイド層２２の表面が露出している。

次に、図２（ａ）から図６（ｃ）を用い、比較例１に係るフラッシュメモリの製造方法を説明する。なお、比較例１に係るフラッシュメモリの課題を簡明に説明するため、図２（ａ）から図２（ｃ）では詳細な製造工程の説明を省略する。図２（ａ）から図２（ｃ）を参照に、半導体基板１０内に延伸するようにビットライン１２を形成する。ビットライン１２間中央部の半導体基板１０上に酸化シリコン膜からなるゲート絶縁膜２０を形成する。ビットライン１２間両端部の半導体基板１０上に、ゲート絶縁膜２０を挟むように積層膜３０を形成する。ビットライン１２上に第２絶縁膜３２を形成する。第２絶縁膜３２間に埋め込まれるように、積層膜３０上とゲート絶縁膜２０上とに第１導電層３６を形成する。第２絶縁膜３２上及び第１導電層３６上に第２導電層３８を形成する。

図３（ａ）から図３（ｃ）を参照に、第２導電層３８上に、ビットライン１２に交差する方向に延伸するマスク層４０を形成する。マスク層４０は間隔が広い領域と狭い領域とが周期的に繰り返すように形成されている。マスク層４０をマスクに、第２導電層３８と第１導電層３６とを除去する。これにより、第１導電層３６と第２導電層３８とからなるワードライン１４が形成される。ワードライン１４は、ビットライン１２に交差する方向に延伸し、間隔が広い領域１６と狭い領域１８とが周期的に繰り返すように形成される。

図４（ａ）から図４（ｃ）を参照に、窒化シリコン膜を全面に堆積し、その後、エッチバックを行うことにより、ワードライン１４の側壁及び第２絶縁膜３２の側壁に、窒化シリコン膜からなる側壁絶縁膜３４を形成する。ワードライン１４の間隔が狭い領域１８のビットライン１２間は、側壁絶縁膜３４で完全に埋め込まれる。一方、間隔が広い領域１６のビットライン１２間は、側壁絶縁膜３４で完全に埋め込まれずに、中央部でゲート絶縁膜２０の表面が露出する。

図５（ａ）から図５（ｃ）を参照に、マスク層４０を除去した後、ワードライン１４の表面に形成された自然酸化膜等を除去して、ワードライン１４の表面を露出させるためウエット処理を行う。ウエット処理は、例えばフッ酸を用いることができる。このとき、間隔が広い領域１６のビットライン１２間中央部はゲート絶縁膜２０の表面が露出しているため、ウエット処理によりエッチングが進む。このため、間隔が広い領域１６において、ビットライン１２間中央部のゲート絶縁膜２０の膜厚は小さくなる。

図６（ａ）から図６（ｃ）を参照に、例えばＣｏ（コバルト）を全面堆積し、その後、熱処理を行う。これにより、ワードライン１４上部にシリサイド層２２を形成することができる。このとき、間隔が広い領域１６において、ビットライン１２間中央部のゲート絶縁膜２０の膜厚は小さいため、この部分にもシリサイド層２２が形成される。

比較例１によれば、電荷蓄積層２６をチャネル方向で分離させるため、図２（ａ）から図２（ｃ）のように、ビットライン１２間中央部の半導体基板１０上にゲート絶縁膜２０を形成している。図４（ａ）から図４（ｃ）のように、間隔が広い領域１６のビットライン１２間中央部は、側壁絶縁膜３４が形成されずに、ゲート絶縁膜２０の表面が露出している。このため、図５（ａ）から図５（ｃ）のように、ウエット処理を行うと、間隔が広い領域１６のビットライン１２間中央部で、表面が露出しているゲート絶縁膜２０は、エッチングが進み、膜厚が小さくなる。これにより、図６（ａ）から図６（ｃ）のように、ワードライン１４上部にシリサイド層２２を形成する工程を行うと、ゲート絶縁膜２０の膜厚が小さい、間隔が広い領域１６のビットライン１２間中央部の半導体基板１０上にシリサイド層２２が形成されてしまう。

間隔が広い領域１６のビットライン１２間中央部の半導体基板１０上にシリサイド層２２が形成されると、隣接するビットライン１２同士が短絡することが起こる。これにより、トランジスタに動作不良が発生することがある。このような課題の解決を図り、電荷蓄積層２６をチャネル方向で分離させた場合でも、半導体基板１０にシリサイド層２２が形成されることを抑制でき、トランジスタに動作不良が発生することを抑制することが可能な本発明の実施例を以下に示す。

図７（ａ）は実施例１に係るフラッシュメモリの上面図であり、図７（ｂ）から図７（ｄ）は図７（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。図７（ａ）から図７（ｄ）を参照に、ゲート絶縁膜２０は、ビットライン１２間中央部の半導体基板１０上に、ビットライン１２延伸方向に延伸して形成されている。つまり、ワードライン１４の間隔が広い領域１６において、ビットライン１２間中央部の半導体基板１０上に、シリサイド層２２は形成されていなく、ゲート絶縁膜２０が形成されている。ゲート絶縁膜２０及び積層膜３０を覆い、ビットライン１２上に形成された第２絶縁膜３２の側面に沿うように、例えば酸化アルミニウム膜からなる第１絶縁膜４２が形成されている。第１絶縁膜４２は第２絶縁膜３２上でビットライン１２幅方向に分離されている。また、第１絶縁膜４２はビットライン１２延伸方向に延伸している。その他の構成については、比較例１に係るフラッシュメモリと同じであり、図１（ａ）から図１（ｄ）に示しているので説明を省略する。

次に、図８（ａ）から図１５（ｃ）を用いて、実施例１に係るフラッシュメモリの製造方法を説明する。図８（ａ）から図８（ｃ）を参照に、ｐ型シリコン基板である半導体基板１０上に積層膜３０を形成する。積層膜３０は、トンネル絶縁膜２４と電荷蓄積層２６とトップ絶縁膜２８とで構成される。トンネル絶縁膜２４とトップ絶縁膜２８とは酸化シリコン膜からなり、電荷蓄積層２６は窒化シリコン膜からなる。トンネル絶縁膜２４の厚さは例えば５ｎｍであり、電荷蓄積層２６の厚さは例えば５ｎｍであり、トップ絶縁膜２８の厚さは例えば１０ｎｍである。また、トンネル絶縁膜２４の形成は、例えば熱酸化法を用いることができ、電荷蓄積層２６の形成及びトップ絶縁膜２８の形成は、例えばＣＶＤ（化学気相成長）法を用いることができる。積層膜３０上に、例えばＣＶＤ法を用いて、窒化シリコン膜からなる犠牲膜４４を形成する。

犠牲膜４４上に延伸するように形成されたフォトレジスト（不図示）をマスクに、例えばＲＩＥ（反応性イオンエッチング）法を用いて、犠牲膜４４と積層膜３０とを除去して第１開口部４５を形成する。これにより、犠牲膜４４と積層膜３０とは延伸するように形成される。犠牲膜４４をマスクに、半導体基板１０内に、例えば砒素をイオン注入する。これにより、半導体基板１０内を延伸する、ｎ型拡散領域であるビットライン１２が形成される。第１開口部４５に埋め込まれるように、例えば高密度プラズマＣＶＤ法を用いて、酸化シリコン膜からなる第２絶縁膜３２を形成する。その後、例えばＣＭＰ（化学機械研磨）法を用いて、第２絶縁膜３２を研磨して犠牲膜４４の表面を露出させる。

図９（ａ）から図９（ｃ）を参照に、例えばリン酸によるウエットエッチング法を用いて、犠牲膜４４を除去する。第２絶縁膜３２を覆うように積層膜３０上にポリマー膜を形成する。ポリマー膜は、ドライエッチング装置内でエッチングガスを用いて形成することができる。ポリマー膜は、Ｃ、Ｆ、Ｈ、Ｏ等で形成される。ポリマー膜を、例えばＲＩＥ法を用いてエッチバックする。これにより、第２絶縁膜３２の側壁にポリマー膜からなるスペーサー層４６が形成される。スペーサー層４６をマスクに、例えばＲＩＥ法を用いて、積層膜３０を除去する。これにより、ビットライン１２間中央部の半導体基板１０上に積層膜３０が除去された領域である第２開口部４８が形成される。積層膜３０は、第２開口部４８により分離され、ビットライン１２間両端部に残存する。

図１０（ａ）から図１０（ｃ）を参照に、スペーサー層４６を除去した後、例えば熱酸化法を用いて、半導体基板１０を酸化する。これにより、第２開口部４８に酸化シリコン膜からなり、例えば膜厚が１０ｎｍのゲート絶縁膜２０が形成される。言い換えると、ビットライン１２間中央部の半導体基板１０上にゲート絶縁膜２０が形成される。つまり、ビットライン１２間両端部の半導体基板１０上に形成された積層膜３０は、ゲート絶縁膜２０を挟むように形成される。

図１１（ａ）から図１１（ｃ）を参照に、例えばＣＶＤ法を用いて、酸化アルミニウム膜からなる第１絶縁膜４２を全面に堆積する。これにより、第１絶縁膜４２は、ゲート絶縁膜２０と積層膜３０と第２絶縁膜３２を覆うように形成される。第１絶縁膜４２の膜厚は例えば４ｎｍである。

図１２（ａ）から図１２（ｃ）を参照に、第２絶縁膜３２間に埋め込まれるように、例えばＣＶＤ法を用いて、ポリシリコン膜からなる第１導電層３６を形成する。その後、第２絶縁膜３２の表面が露出するよう、ＣＭＰ法を用いて、第１導電層３６と第１絶縁膜４２とを研磨する。これにより、第１導電層３６は、第２絶縁膜３２間に積層膜３０上と第１絶縁膜４２上とに形成される。第１導電層３６上と第２絶縁膜３２上とに、例えばＣＶＤ法を用いて、ポリシリコン膜からなる第２導電層３８を形成する。第２導電層３８上に形成されたマスク層４０をマスクに、例えばＲＩＥ法を用いて、第２導電層３８と第１導電層３６とを除去する。これにより、第１導電層３６と第２導電層３８とからなるワードライン１４が形成される。マスク層４０はビットライン１２に交差する方向に延伸していて、間隔が広い領域と狭い領域とが周期的に繰り返している。したがって、ワードライン１４もビットライン１２に交差する方向に延伸し、間隔が広い領域１６と狭い領域１８とが周期的に繰り返して形成される。

図１３（ａ）から図１３（ｃ）を参照に、例えばＣＶＤ法を用いて、窒化シリコン膜を全面堆積する。その後、例えばＲＩＥ法を用いて、窒化シリコン膜をエッチバックする。これにより、ワードライン１４の側壁及び第２絶縁膜３２の側壁に、窒化シリコン膜からなる側壁絶縁膜３４が形成される。ワードライン１４の間隔が狭い領域１８は、側壁絶縁膜３４で完全に埋め込まれる。一方、間隔が広い領域１６は、側壁絶縁膜３４で完全に埋め込まれずに、ビットライン１２間中央部の第１絶縁膜４２が露出する。

図１４（ａ）から図１４（ｃ）を参照に、マスク層４０を除去する。ワードライン１４上部にシリサイド層２２を形成する前に、ワードライン１４の表面に形成された自然酸化膜等を除去して、ワードライン１４の表面を露出させるため、ウエット処理を行う。ウエット処理は、例えばフッ酸を用いることができる。

図１５（ａ）から図１５（ｃ）を参照に、例えばＣｏを全面堆積し、その後、熱処理を行う。これにより、ワードライン１４上部にシリサイド層２２が形成される。Ｃｏの他には、例えばＴｉ（チタン）やＮｉ（ニッケル）等を用いることもできる。

実施例１によれば、図８（ａ）から図８（ｃ）のように、半導体基板１０上に延伸する積層膜３０を形成する。半導体基板１０内に積層膜３０で画定されるビットライン１２を形成する。図９（ａ）から図９（ｃ）のように、ビットライン１２間中央部の半導体基板１０上に形成された積層膜３０を除去し、図１０（ａ）から図１０（ｃ）のように、積層膜３０を除去した領域にゲート絶縁膜２０を形成する。これにより、積層膜３０はビットライン１２幅方向でゲート絶縁膜２０を挟むように形成される。つまり、積層膜３０はチャネル方向で分離される。

図１１（ａ）から図１１（ｃ）のように、ゲート絶縁膜２０上にゲート絶縁膜２０の材料（酸化シリコン膜）と異なる材料（酸化アルミニウム膜）からなる第１絶縁膜４２を形成する。このため、図１３（ａ）から図１３（ｃ）のように、側壁絶縁膜３４が形成されない、間隔が広い領域１６のビットライン１２間中央部では、第１絶縁膜４２の表面が露出する。第１絶縁膜４２は酸化アルミニウム膜からなるため、図１４（ａ）から図１４（ｃ）のように、ワードライン１４表面を露出させるため、フッ酸によるウエット処理を行っても、ほとんどエッチングが進まない。つまり、間隔が広い領域１６のビットライン１２間中央部に、ゲート絶縁膜２０は膜厚が大きいまま残存し、ゲート絶縁膜２０上に第１絶縁膜４２が残存する。

したがって、図１５（ａ）から図１５（ｃ）のように、ワードライン１４上部にシリサイド層２２を形成する工程を行っても、間隔が広い領域１６のビットライン１２間中央部には、膜厚の大きいゲート絶縁膜２０と第１絶縁膜４２とが形成されているため、半導体基板１０上にシリサイド層２２が形成されることを抑制できる。

このように、実施例１によれば、積層膜３０をチャネル方向で分離させた場合でも、ゲート絶縁膜２０上にゲート絶縁膜２０と異なる材料からなる第１絶縁膜４２を形成することで、ワードライン１４上部にシリサイド層２２を形成する工程を行っても、半導体基板１０上にシリサイド層２２が形成されることを抑制できる。これにより、隣接するビットライン１２同士が短絡することを抑制でき、トランジスタに動作不良が発生することを抑制することができる。

また、図１２（ａ）から図１２（ｃ）のように、ワードライン１４は、間隔が広い領域１６と狭い領域１８とが周期的に繰り返すように形成される。したがって、図１３（ａ）から図１３（ｃ）のように、ワードライン１４の側壁及び第２絶縁膜３２の側壁に側壁絶縁膜３４を形成することで、間隔が狭い領域１８は側壁絶縁膜３４で完全に埋め込まれる。一方、間隔が広い領域１６は、側壁絶縁膜３４で完全に埋め込まれず、中央部に側壁絶縁膜３４が形成されない領域ができる。つまり、間隔が狭い領域１８に形成された第１絶縁膜４２は側壁絶縁膜３４で覆われているが、間隔が広い領域１６の中央部に形成された第１絶縁膜４２は側壁絶縁膜３４で覆われずに表面が露出している。

したがって、この状態で、図１４（ａ）から図１４（ｃ）のように、ウエット処理を行うと、間隔が狭い領域１８に形成された第１絶縁膜４２はエッチングに曝されない。一方、間隔が広い領域１６の中央部に形成された第１絶縁膜４２はエッチングに曝される。したがって、少なくとも、第１絶縁膜４２は、間隔が広い領域１６のゲート絶縁膜２０上に形成されていれば、ウエット処理によりゲート絶縁膜２０の膜厚が小さくなることを抑制することができる。

しかしながら、例えば、間隔が狭い領域１８が側壁絶縁膜３４で完全に埋め込まれない場合等が起こることも考えられる。したがって、第１絶縁膜４２は、ゲート絶縁膜２０上をビットライン１２延伸方向に延伸するように形成される場合が好ましい。この場合は、ゲート絶縁膜２０の全面が第１絶縁膜４２で覆われるため、間隔が狭い領域１８が側壁絶縁膜３４で完全に埋め込まれない場合等でも、ウエット処理によりゲート絶縁膜２０の膜厚が小さくなることを抑制することができる。

さらに、図１４（ａ）から図１４（ｃ）で示すウエット処理は等方性エッチングである。よって、例えば、積層膜３０上に第１絶縁膜４２が形成されずに、積層膜３０の表面が露出している場合は、積層膜３０はエッチングが進み、第１絶縁膜４２下のゲート絶縁膜２０やワードライン１４下に形成された積層膜３０までエッチングが回り込むことが考えられる。したがって、図１１（ａ）から図１１（ｃ）のように、第１絶縁膜４２は積層膜３０を覆うように形成されている場合が好ましい。言い換えると、第１絶縁膜４２は積層膜３０上に延在して形成されている場合が好ましい。この場合は、積層膜３０がエッチングされることを抑制できる。これにより、第１絶縁膜４２下のゲート絶縁膜２０やワードライン１４下の積層膜３０がエッチングされることを抑制できる。

実施例１において、第１絶縁膜４２は酸化アルミニウム膜である場合を例に示したがこれに限られない。図１４（ａ）から図１４（ｃ）で示した、ワードライン１４の表面を露出させるためのウエット処理において、ゲート絶縁膜２０より高いエッチング耐性を有する材料であれば、その他の材料からなる場合でもよい。この場合でも、ゲート絶縁膜２０の膜厚が小さくなることを抑制できる。

また、図７（ｂ）のように、第１絶縁膜４２は、ゲート絶縁膜２０とワードライン１４との間に形成されている。つまり、第１絶縁膜４２とゲート絶縁膜２０との積層膜でゲート絶縁膜としての機能を有する。実施例１によれば、第１絶縁膜４２に、ゲート絶縁膜２０（酸化シリコン膜）の誘電率より大きい誘電率を有する酸化アルミニウム膜を用いている。このように、第１絶縁膜４２の誘電率がゲート絶縁膜２０の誘電率より大きい場合、例えば、第１絶縁膜４２の容量とゲート絶縁膜２０の容量とが同じ大きさになるには、第１絶縁膜４２の膜厚はゲート絶縁膜２０の膜厚より大きくなる。言い換えると、第１絶縁膜４２の膜厚がゲート絶縁膜２０の膜厚と同じ大きさである場合は、ゲート絶縁膜２０の容量は第１絶縁膜４２の容量より小さくなる。特に、実施例１によれば、第１絶縁膜４２の膜厚は、ゲート絶縁膜２０の膜厚より小さいため、ゲート絶縁膜２０の容量は、第１絶縁膜４２の容量に比べて非常に小さくなる。したがって、第１絶縁膜４２とゲート絶縁膜２０との積層膜の容量はゲート絶縁膜２０の容量でほぼ決定されることになる。以上のことより、第１絶縁膜４２は、少なくともゲート絶縁膜２０の誘電率より高い誘電率を有する材料である場合が好ましく、とりわけ、より高い誘電率を有する材料である場合が好ましい。例えば酸化アルミニウム膜や酸化ハフニウム膜等である場合が好ましい。

さらに、図１０（ａ）から図１０（ｃ）のように、熱酸化法を用いてゲート絶縁膜２０を形成する場合を例に示したがこれに限られない。例えば、ラジカル酸化やプラズマ酸化等を用いることもできる。さらに、図９（ａ）から図９（ｃ）に示す、スペーサー層４６はポリマー膜からなる場合を例に示したがこれに限られない。積層膜３０や第２絶縁膜３２に対して選択性良く除去できる材料であれば、その他の材料からなる場合でもよい。

さらに、実施例１において、図７（ａ）から図７（ｄ）のように、ビットライン１２上にビットライン１２延伸方向に延伸する第２絶縁膜３２が形成されている。積層膜３０は第２絶縁膜３２により、ビットライン１２幅方向で分離されていて、ビットライン１２間両端部の半導体基板１０上に形成されている。そして、ワードライン１４は第２絶縁膜３２を覆うように、第１導電層３６と第２導電層３８との２層で形成されている場合を例に示したがこれに限られない。例えば、図１６（ａ）から図１６（ｄ）のように、ワードライン１４は１層で形成され、ビットライン１２上に第２絶縁膜３２が形成されてなく、積層膜３０はビットライン１２上まで延在している場合でもよい。この場合でも、実施例１と同様に、半導体基板１０上にシリサイド層２２が形成されることを抑制することができる。

さらに、実施例１の製造方法を用いると、図７（ａ）から図７（ｄ）のように、第１絶縁膜４２は、第２絶縁膜３２の側面に沿って形成される。そして、第２絶縁膜３２上で、第１絶縁膜４２はビットライン１２幅方向で分離される。

以上、本発明の好ましい実施例について記述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１（ａ）は比較例１に係るフラッシュメモリの上面図であり、図１（ｂ）から図１（ｄ）は図１（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。 図２（ａ）から図２（ｃ）は図１（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、比較例１に係るフラッシュメモリの製造方法を示す断面図（その１）である。 図３（ａ）から図３（ｃ）は図１（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、比較例１に係るフラッシュメモリの製造方法を示す断面図（その２）である。 図４（ａ）から図４（ｃ）は図１（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、比較例１に係るフラッシュメモリの製造方法を示す断面図（その３）である。 図５（ａ）から図５（ｃ）は図１（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、比較例１に係るフラッシュメモリの製造方法を示す断面図（その４）である。 図６（ａ）から図６（ｃ）は図１（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、比較例１に係るフラッシュメモリの製造方法を示す断面図（その５）である。 図７（ａ）は実施例１に係るフラッシュメモリの上面図であり、図７（ｂ）から図７（ｄ）は図７（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。 図８（ａ）から図８（ｃ）は図７（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、実施例１に係るフラッシュメモリの製造方法を示す断面図（その１）である。 図９（ａ）から図９（ｃ）は図７（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、実施例１に係るフラッシュメモリの製造方法を示す断面図（その２）である。 図１０（ａ）から図１０（ｃ）は図７（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、実施例１に係るフラッシュメモリの製造方法を示す断面図（その３）である。 図１１（ａ）から図１１（ｃ）は図７（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、実施例１に係るフラッシュメモリの製造方法を示す断面図（その４）である。 図１２（ａ）から図１２（ｃ）は図７（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、実施例１に係るフラッシュメモリの製造方法を示す断面図（その５）である。 図１３（ａ）から図１３（ｃ）は図７（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、実施例１に係るフラッシュメモリの製造方法を示す断面図（その６）である。 図１４（ａ）から図１４（ｃ）は図７（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、実施例１に係るフラッシュメモリの製造方法を示す断面図（その７）である。 図１５（ａ）から図１５（ｃ）は図７（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、実施例１に係るフラッシュメモリの製造方法を示す断面図（その８）である。 図１６（ａ）は実施例１の変形例１に係るフラッシュメモリの上面図であり、図１６（ｂ）から図１６（ｄ）は図１６（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。

符号の説明

１０ 半導体基板
１２ ビットライン
１４ ワードライン
１６ 間隔が広い領域
１８ 間隔が狭い領域
２０ ゲート絶縁膜
２２ シリサイド層
２４ トンネル絶縁膜
２６ 電荷蓄積層
２８ トップ絶縁膜
３０ 積層膜
３２ 第２絶縁膜
３４ 側壁絶縁膜
３６ 第１導電層
３８ 第２導電層
４０ マスク層
４２ 第１絶縁膜
４４ 犠牲膜
４５ 第１開口部
４６ スペーサー層
４８ 第２開口部

Claims (10)

1. 半導体基板内に延伸するビットラインと、
   前記ビットライン間中央部の前記半導体基板上に、前記ビットライン延伸方向に延伸するゲート絶縁膜と、
   前記半導体基板上に、前記ビットライン幅方向で前記ゲート絶縁膜を挟むように、前記ビットライン延伸方向に延伸する電荷蓄積層と、
   前記ゲート絶縁膜上に設けられた、前記ゲート絶縁膜と異なる材料からなる第１絶縁膜と、
   前記電荷蓄積層上と前記第１絶縁膜上とに設けられた、前記ビットラインに交差して延伸するワードラインと、
   前記ワードライン上部に設けられたシリサイド層と、を具備し、
   前記第１絶縁膜は、前記半導体基板上にシリサイド形成されることを抑制することを特徴とする半導体装置。
2. 前記第１絶縁膜は、前記ビットライン延伸方向に延伸して設けられていることを特徴とする請求項１記載の半導体装置。
3. 前記第１絶縁膜は、前記電荷蓄積層上に延在していることを特徴とする請求項１または２記載の半導体装置。
4. 前記ビットライン上に、前記ビットライン延伸方向に延伸して設けられた第２絶縁膜を有し、
   前記電荷蓄積層は前記第２絶縁膜により前記ビットライン幅方向で分離されていて、
   前記ワードラインは前記第２絶縁膜を覆うように設けられていることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
5. 前記第１絶縁膜は、前記第２絶縁膜の側面に沿って設けられ、前記第２絶縁膜上で前記ビットライン幅方向に分離されていることを特徴とする請求項４記載の半導体装置。
6. 前記ワードラインの側壁に設けられた側壁絶縁膜を有し、
   前記ワードラインは、隣接する間隔が広い領域と狭い領域とが周期的に繰り返すように設けられ、
   前記隣接する間隔が狭い領域の前記ワードライン間は、前記側壁絶縁膜で埋められていて、
   前記隣接する間隔が広い領域の前記ワードライン間においては、前記側壁絶縁膜の間で前記第１絶縁膜が露出していることを特徴とする請求項１から５のいずれか一項記載の半導体装置。
7. 前記第１絶縁膜は、前記ゲート絶縁膜の誘電率より高い誘電率を有する材料からなることを特徴とする請求項１から６のいずれか一項記載の半導体装置。
8. 半導体基板上に電荷蓄積層を形成する工程と、
   前記半導体基板内に延伸するビットラインを形成する工程と、
   前記ビットライン間中央部の前記半導体基板上に形成された前記電荷蓄積層を除去し、前記電荷蓄積層が除去された領域に、前記ビットライン延伸方向に延伸するゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上に、前記ゲート絶縁膜と異なる材料からなる第１絶縁膜を形成する工程と、
   前記電荷蓄積層上と前記第１絶縁膜上とに前記ビットラインに交差して延伸するワードラインを形成する工程と、
   前記ワードライン上部にシリサイド層を形成する工程と、を有し、
   前記第１絶縁膜は、前記半導体基板上にシリサイド形成されることを抑制することを特徴とする半導体装置の製造方法。
9. 前記シリサイド層を形成する工程は、前記ワードラインの表面を露出させるためのウエット処理工程を含み、
   前記第１絶縁膜は、前記ウエット処理工程において、前記ゲート絶縁膜より高いエッチング耐性を有する材料からなることを特徴とする請求項８記載の半導体装置の製造方法。
10. 前記ビットライン上に、前記ビットライン延伸方向に延伸し、前記電荷蓄積層を前記ビットライン幅方向で分離する第２絶縁膜を形成する工程を有し、
    前記ワードラインを形成する工程は、前記第２絶縁膜を覆うように、前記ワードラインを形成する工程を含むことを特徴とする請求項８または９記載の半導体装置の製造方法。

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