JP5319107B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、より詳細には、凹部の対向する側面上に互いに分離したワードラインを有する半導体装置及びその製造方法に関する。
データの書き換えが可能で、電源をOFFしても記憶データを保持し続ける半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートもしくは絶縁膜を有している。この電荷蓄積層に電荷を蓄積させることによりデータを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとしてONO(Oxide Nitride Oxide)膜中の窒化膜に電荷を蓄積させるSONOS(Silicon Oxide Nitride Oxide Silicon)型構造のフラッシュメモリがある。
SONOS型構造のフラッシュメモリの1つに、ソース領域とドレイン領域とを切り替えて動作させて、1つのメモリセル内の電荷蓄積層に2つの電荷蓄積領域を形成する仮想接地型フラッシュメモリがある。これにより、1メモリセルに2ビットの情報を記憶することが可能となる。仮想接地型フラッシュメモリでは、2つの電荷蓄積領域に蓄積された電荷が互いに干渉するCBD(Complementary bit disturb)を抑制するため、チャネル長をある程度長くすることが求められている。このため、微細化が困難であるという課題がある。
そこで、半導体基板に凹部を設け、凹部の対向する側面に電荷蓄積層を形成したフラッシュメモリが開発されている(例えば、特許文献1及び特許文献2)。これによれば、チャネルは凹部の側壁に沿って形成されるため、十分なチャネル長を確保することができ、CBDを抑制することができる。特に、凹部の底面及び凹部上部の側方に拡散領域を形成した場合は、凹部の対向する側面に形成された電荷蓄積層それぞれに2つの電荷蓄積領域を形成することができる。つまり、1つの凹部に4つの電荷蓄積領域が形成され、4ビットの情報を記憶することができる。
特開2001−274366号公報 特開2005−136426号公報
NAND型フラッシュメモリにおいては、凹部の形成に加え、STI(shallow trench isolation)領域の形成も行う必要がある。また、1つの凹部に4つの電荷蓄積領域を形成するには、凹部の対向する側面上に、互いに分離したワードラインを形成する必要がある。このため、製造工程が複雑になる上、微細化が難しいという課題が生じる。
本発明は、上記課題に鑑みなされたものであり、凹部の対向する側面上に、互いに分離して延伸するワードラインを容易に形成することができ、メモリセルの微細化を図ることが可能な半導体装置及びその製造方法を提供することを目的とする。
本発明は、半導体基板に第1方向に延伸するSTI領域を形成する工程と、前記半導体基板上に前記第1方向に交差する方向である第2方向に延伸するマスク層を形成する工程と、前記STI領域と前記マスク層とをマスクに、前記半導体基板に凹部を形成する工程と、前記第1方向で対向する前記凹部の側面上に電荷蓄積層を形成する工程と、前記凹部と前記マスク層の側面上とに導電層を形成する工程と、前記導電層を全面エッチングして、前記第1方向で対向する前記凹部の側面上に、前記導電層からなり、互いに分離して前記第2方向に延伸するワードラインを形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、第1方向で対向する凹部の側面上に、互いに分離し、第2方向に延伸するワードラインを、エッチングにより形成することができる。これにより、製造工程が複雑になることを抑制でき、また、メモリセルの微細化を図ることができる。
上記構成において、前記マスク層を形成する工程は、前記凹部の深さより大きい膜厚の前記マスク層を形成する工程である構成とすることができる。この構成によれば、ワードラインの上面を半導体基板の上面より突出させることができ、ワードラインを第2方向に延伸させることができる。
上記構成において、前記凹部を形成する工程は、前記第2方向における前記凹部間の前記STI領域に前記電荷蓄積層の膜厚より大きい深さの窪み部を形成する工程を含む構成とすることができる。この構成によれば、ワードラインがSTI領域上で分断することを抑制できる。
上記構成において、前記ワードラインの上面が露出するまで、前記マスク層を研磨する工程を有する構成とすることができる。この構成によれば、ワードラインの上面を半導体基板の上面より突出させることが容易にできる。
上記構成において、前記導電層を形成する工程は、前記半導体基板上に前記導電層を全面堆積する工程を含み、前記ワードラインを形成する工程は、前記導電層の膜厚と同等量の前記導電層をエッチングする第1のエッチング工程と、前記凹部の深さと同等量の前記導電層をエッチングする第2のエッチング工程と、を含む構成とすることができる。
上記構成において、前記凹部底面の前記半導体基板内に第1拡散領域を形成する工程と、前記凹部上部両側の前記半導体基板内に第2拡散領域を形成する工程と、を有する構成とすることができる。
本発明は、行列状に凹部が設けられた半導体基板と、第2方向での前記凹部間の前記半導体基板に設けられ、前記第2方向に交差する方向である第1方向に延伸するSTI領域と、前記第1方向で対向する前記凹部の側面上に設けられた電荷蓄積層と、前記第1方向で対向する前記凹部側面上に、互いに分離し、前記第2方向に延伸するワードラインと、を具備することを特徴とする半導体装置である。本発明に係る半導体装置を製造する際に、凹部の第1方向で対向する側面上に、互いに分離し、第2方向で延伸するワードラインをエッチングにより形成することができる。これにより、製造工程が複雑になることを抑制でき、また、メモリセルの微細化を図ることができる。
上記構成において、前記第1方向における前記ワードライン上部の幅と下部の幅とは同じ大きさである構成とすることができる。
上記構成において、前記ワードラインの上面は、前記半導体基板の上面より突出している構成とすることができる。この構成によれば、ワードライン上に形成するコンタクトプラグが、半導体基板に異常接触することを抑制できる。
上記構成において、前記ワードライン下であって、前記第2方向における前記凹部間の前記STI領域に窪み部が設けられ、前記STI領域に形成された前記電荷蓄積層は前記窪み部に埋め込まれるように形成されている構成とすることができる。この構成によれば、ワードラインがSTI領域上で分断することを抑制できる。
本発明によれば、第1方向で対向する凹部の側面上に、互いに分離し、第2方向に延伸するワードラインを、エッチングにより形成することができる。これにより、製造工程が複雑になることを抑制でき、また、メモリセルの微細化を図ることができる。
まず初めに、課題を明確にするため、図1(a)から図2(b)を用い、比較例1に係るNAND型フラッシュメモリにおいて、凹部の対向する側面上に、互いに分離したワードラインを形成する方法を説明する。なお、図1(a)及び図2(a)において、ONO膜16を透視して拡散領域18とSTI領域12とを図示している。また、説明を簡明にするため、STI領域12、凹部14、ONO膜16、拡散領域18を形成する工程については、ここでは説明を省略する(比較例2においても同じ)。図1(a)及び図1(b)を参照に、行列状に設けられた凹部14に埋め込まれ、STI領域12延伸方向(第1方向)に交差する方向である第2方向に延伸する導電層26を形成する。
図2(a)及び図2(b)を参照に、導電層26を覆うように半導体基板10上にマスク層22を形成する。マスク層22に、第1方向における凹部14の中央部上で、第2方向に延伸する開口部24を形成する。マスク層22をマスクに、導電層26をエッチングする。これにより、凹部14の第1方向で対向する側面上に、互いに分離したゲート電極30を形成することができる。
比較例1の製造方法によれば、第1方向における凹部14中央部上のマスク層22に開口部24を形成する。凹部14の第1方向で対向する側面上に形成されるゲート電極30は、開口部24で画定されるため、開口部24は位置精度良く形成する必要がある。しかしながら、メモリセルの微細化が進むと、凹部14の幅も狭くなるため、開口部24を位置精度良く形成することが困難となる。このため、メモリセルの微細化に限界が生じる。
次に、図3(a)から図5(c)を用い、互いに分離したワードラインを形成する他の方法である比較例2に係るフラッシュメモリについて説明する。なお、図4(a)及び図5(a)において、ONO膜16と絶縁膜28とを透過して、STI領域12と拡散領域18とを図示している。図3(a)から図3(c)を参照に、凹部14に沿ってONO膜16上に導電層26を形成する。
図4(a)から図4(c)を参照に、ONO膜16の表面が露出するまで、導電層26を全面エッチングする。これにより、凹部14中央部に形成された導電層26はエッチングされてなくなる。つまり、凹部14の側面に導電層26が残存する。
図5(a)から図5(c)を参照に、凹部14中央部に埋め込まれるように絶縁膜28を形成する。第1方向における凹部14中央部上に、第2方向に延伸する開口部を有するマスク層(不図示)を形成する。マスク層をマスクに導電層26をエッチングする。これにより、凹部14の第2方向で対向する側面に形成された導電層26はエッチングされる。凹部14の第1方向で対向する側面に残存した導電層26は、互いに分離したゲート電極30となる。その後、ゲート電極30上に第2方向に延伸するワードライン20を形成する。
比較例2の製造方法によれば、図4(a)から図4(c)に示すように、ONO膜16の表面が露出するまで、導電層26をエッチバックする。このため、図5(a)から図5(c)に示すように、第2方向で隣接する凹部14に形成されたゲート電極30は互いに分離している。よって、ゲート電極30上に第2方向に延伸するワードライン20を形成する必要がある。しかしながら、メモリセルの微細化が進み、ゲート電極30の薄膜化が進むと、ゲート電極30に位置精度良くワードライン20を形成することは困難となる。このため、メモリセルの微細化に限界が生じる。これらの課題の解決を図り、凹部の対向する側面に互いに分離したワードラインを容易に形成することができ、メモリセルの微細化を図ることが可能な実施例を以下に示す。
図6(a)は実施例1に係るNAND型フラッシュメモリの平面図である。図6(b)から図6(e)は図6(a)のB−B間からE−E間の断面図である。なお、図6(a)において、第1酸化シリコン膜46を透視して第2拡散領域44を図示している。図6(a)及び図6(c)を参照に、半導体基板10に、第1方向に延伸するSTI領域12が形成されている。図6(a)、図6(b)及び図6(d)を参照に、STI領域12間の半導体基板10に行列状に凹部14が形成されている。つまり、第1方向で対向する凹部14の側面は半導体基板10に接し、第1方向に交差する方向である第2方向で対向する凹部14の側面はSTI領域12に接している。第1方向で対向する凹部14の側面に、トンネル絶縁膜32、電荷蓄積層34、トップ絶縁膜36からなるONO膜16が形成されている。第1方向で対向する凹部14の側面上に、互いに分離し、ONO膜16に接して、第2方向に延伸するワードライン20が形成されている。第1方向におけるワードライン20上部の幅と下部の幅とは同じ大きさである。つまり、ワードライン20は、凹部14の内側に形成されている。また、ワードライン20の上部は低抵抗化のためにシリサイド化され、シリサイド層50が形成されている。
図6(a)から図6(c)を参照に、第2方向における凹部14間のSTI領域12に窪み部38が形成されている。つまり、第2方向に凹部14と窪み部38とが交互に形成されている。ワードライン20は、凹部14と窪み部38とを交互に跨いで第2方向に延伸している。ワードライン20の上面(シリサイド層50の上面)は半導体基板10の表面及びSTI領域12の表面より突出している。STI領域12に形成された電荷蓄積層34は窪み部38に埋め込まれるように形成されている。
図6(a)から図6(e)を参照に、ワードライン20間に第2方向に延伸する第2酸化シリコン膜40が形成されている。凹部14底面の半導体基板10内に第1拡散領域42が形成され、凹部14上部両側の半導体基板10内に第2拡散領域44が形成されている。
次に、図7(a)から図20(e)を用い、実施例1に係るNAND型フラッシュメモリの製造方法を説明する。図7(a)から図7(d)を参照に、p型シリコン基板である半導体基板10上に第1方向に延伸し、幅が65nm、間隔が65nmのマスク層(不図示)を形成する。マスク層をマスクに、半導体基板10をRIE(反応性イオンエッチング)法を用いてエッチングする。これにより、半導体基板10に幅が65nm、間隔が65nmで、深さが200nmの溝部(不図示)が形成される。高密度プラズマCVD(高密度プラズマ化学気相成長)法を用いて、溝部に埋め込まれるように酸化シリコン膜を形成する。その後、半導体基板10の表面が露出するまでCMP(化学機械研磨)法を用いて、酸化シリコン膜を除去する。これにより、半導体基板10に第1方向に延伸し、幅が65nm、間隔が65nm、深さが200nmの酸化シリコン膜からなるSTI領域12が形成される。
図8(a)から図8(d)を参照に、半導体基板10上に、熱酸化法を用いて、厚さが10nmの第1酸化シリコン膜46を形成する。このとき、第1酸化シリコン膜46の膜厚は後述する電荷蓄積層34の膜厚より大きくなるようにする。半導体基板10上に、CVD法を用いて、厚さが150nmの窒化シリコン膜からなるマスク層22を形成する。このとき、マスク層22の膜厚は、後述する凹部14の深さより大きくなるようにする。
図9(a)から図9(d)を参照に、マスク層22上に、第1方向に交差する方向である第2方向に延伸し、幅が65nm、間隔が130nmのフォトレジスト(不図示)を形成する。フォトレジストをマスクに、RIE法を用いて、マスク層22をエッチングする。これにより、マスク層22は、幅が65nm、間隔が130nmで第2方向に延伸する。フォトレジストを除去した後、マスク層22とSTI領域12とをマスクに、RIE法を用いて、第1酸化シリコン膜46と半導体基板10とをエッチングする。これにより、半導体基板10に長辺が130nm、短辺が65nmで深さが100nmの凹部14が形成される。第1方向で対向する凹部14の側面は半導体基板10に接し、第2方向で対向する凹部14の側面はSTI領域12に接する。また、第1酸化シリコン膜46をエッチングする際に、マスクとして用いたSTI領域12も一部エッチングが進み、後述する電荷蓄積層34の膜厚より大きい深さの窪み部38が形成される。
図10(a)から図10(d)を参照に、熱酸化法を用いて、半導体基板10を酸化する。これにより、凹部14内面の半導体基板10に、厚さが5nmの酸化シリコン膜からなるトンネル絶縁膜32が形成される。図11(a)から図11(d)を参照に、CVD法を用いて、窒化シリコン膜を全面堆積する。これにより、凹部14の内面に、厚さが5nmの窒化シリコン膜からなる電荷蓄積層34が形成される。また、STI領域12の窪み部38に形成された電荷蓄積層34は、窪み部38の深さが電荷蓄積層34の膜厚より大きいため、窪み部38に埋め込まれるように形成される。言い換えると、窪み部38に形成された電荷蓄積層34の上面は、STI領域12の上面より半導体基板10側に形成される。
図12(a)から図12(d)を参照に、CVD法を用いて、酸化シリコン膜を全面堆積する。これにより、電荷蓄積層34に沿うように、厚さが10nmの酸化シリコン膜からなるトップ絶縁膜36が形成される。これらにより、第1方向で対向する凹部14の側面に、トンネル絶縁膜32、電荷蓄積層34、トップ絶縁膜36からなるONO膜16が形成される。図13(a)から図13(d)を参照に、STI領域12とマスク層22とをマスクに、凹部14底面の半導体基板10内に砒素をイオン注入し、n型拡散領域である第1拡散領域42を形成する。
図14(a)から図14(e)を参照に、CVD法を用いて、トップ絶縁膜36上に、厚さが30nmのアモルファスシリコン膜(もしくはポリシリコン膜)からなる導電層26を全面堆積する。これにより、導電層26は、凹部14に埋め込まれ、且つマスク層22の側面及び上面に沿って形成される。このため、第1方向における凹部14の端部に形成された導電層26の高さh1は、第1方向における凹部14の中央部に形成された導電層26の高さh2に比べて大きくなる。
図15(a)から図15(e)を参照に、HBr、Cl及びOガスを用いたRIE法により、導電層26の膜厚と同等量の導電層26を全面エッチングする。これにより、マスク層22等の上方に形成された導電層26が除去され、トップ絶縁膜36が露出する。このため、第1方向における凹部14の端部に形成された導電層26の高さh1は、凹部14の深さにマスク層22の膜厚を加えた大きさと同程度になる。また、第1方向における凹部14の中央部に形成された導電層26の高さh2は、凹部14の深さと同程度になる。
図16(a)から図16(e)を参照に、HBr、Cl及びOガスを用いたRIE法により、導電層26をさらに凹部14の深さと同等量だけ全面エッチングする。第1方向における凹部14の中央部に形成された導電層26の高さh2は、凹部14の深さと同程度であるため、第1方向における凹部14の中央部に形成された導電層26は完全に除去される。一方、第1方向における凹部14の端部に形成された導電層26の高さh1は、凹部14の深さにマスク層22の膜厚を加えた高さと同程度であるため、第1方向における凹部14の端部に形成された導電層26は、完全には除去されずに残存する。これにより、第1方向で対向する凹部14の側面上に、導電層26からなり、互いに分離したワードライン20を形成することができる。また、ワードライン20はゲート電極を兼ねており、凹部14内ではワードライン20はゲート電極として機能する。
図17(a)から図17(e)を参照に、高密度プラズマCVD法を用いて、ワードライン20間に埋め込まれるように、第2酸化シリコン膜40を形成する。その後、CMP法を用いて、ワードライン20の上面が露出するまで、マスク層22と第2酸化シリコン膜40とを研磨する。なお、CMP法において、ワードライン20が露出したことをレーザー光で検出することで、終点を定めることができる。図18(a)から図18(e)を参照に、CHF及びOガスを用いたRIE法もしくはリン酸によるウエットエッチング法を用いて、マスク層22を除去する。
図19(a)から図19(e)を参照に、ワードライン20と第2酸化シリコン膜40とSTI領域12とをマスクに、半導体基板10に砒素をイオン注入する。これにより、凹部14上部両側の半導体基板10内に、n型拡散領域である第2拡散領域44が形成される。図20(a)から図20(e)を参照に、半導体基板10全面にTiもしくはCoを堆積し、熱処理を行うことで、ワードライン20上部にシリサイド層50を形成する。
実施例1の製造方法によれば、図9(a)から図9(d)に示すように、半導体基板10に第1方向に延伸するSTI領域12を形成した後、半導体基板10上に第1方向に交差する方向である第2方向に延伸するマスク層22を形成する。その後、STI領域12とマスク層22とをマスクに、半導体基板10に凹部14を形成する。これにより、凹部14は半導体基板10に行列状に形成される。図14(a)から図14(e)に示すように、凹部14に埋め込まれ、且つマスク層22の側面及び上面に沿って導電層26を形成する。これにより、第1方向における凹部14の端部に形成された導電層26の高さh1は、第1方向における凹部14の中央部に形成された導電層26の高さh2より大きくなる。図15(a)から図16(e)に示すように、導電層26を全面エッチングして、第1方向における凹部14の中央部に形成された導電層26を除去する。第1方向における凹部14の端部に形成された導電層26の高さh1は、第1方向における凹部14の中央部に形成された導電層26の高さh2より大きい。このため、第1方向における凹部14の中央部に形成された導電層26が完全に除去されても、第1方向で対向する凹部14の側面に導電層26を残存させることができる。これにより、第1方向で対向する凹部14の側面上に、互いに分離したワードライン20を形成することができる。また、ワードライン20の上部の幅と下部の幅とは同じ大きさになる。
このように、実施例1の製造方法によれば、導電層26を全面エッチングすることで、第1方向で対向する凹部14の側面上に自己整合的に、互いに分離したワードライン20を容易に形成することができる。よって、比較例1のように、凹部14中央部上のマスク層22に位置精度良く開口部24を形成する工程は必要なく、製造工程が複雑になることを抑制できる。また、比較例1に比べて、メモリセルの微細化を図ることができる。
特に、図8(a)から図8(d)に示すように、マスク層22の膜厚は、凹部14の深さより大きくする。これにより、図14(a)から図14(e)に示す、第1方向における凹部14の端部に形成された導電層26の高さh1は、第1方向における凹部14の中央部に形成された導電層26の高さh2より2倍以上大きくなる。よって、図15(a)から図16(e)のように、導電層26を全面エッチングして、第1方向における凹部14の中央部に形成された導電層26を完全に除去した場合でも、第1方向における凹部14の端部に残存する導電層26の上面を、半導体基板10の上面より突出させることができる。つまり、第1方向で対向する凹部14の側面上に、半導体基板10の上面より突出するワードライン20を形成することができる。これにより、ワードライン20を第2方向に延伸させることができる。よって、比較例2のように、凹部14にゲート電極30を形成する工程とは別に、ワードライン20を形成する工程を行う必要はなく、製造工程が複雑になることを抑制できる。また、比較例2に比べて、メモリセルの微細化を図ることができる。
また、ワードライン20の上面が半導体基板10の上面より突出していることで、ワードライン20上に形成するコンタクトプラグが半導体基板10に異常接触することを抑制できる。これにより、コンタクトプラグを形成する際のコンタクトマージンが大きくなる。
さらに、図8(a)から図8(d)に示すように、マスク層22を形成する前に、半導体基板10上に、電荷蓄積層34の膜厚より大きい膜厚の第1酸化シリコン膜46を形成する。これにより、図9(a)から図9(d)に示すように、半導体基板10に凹部14を形成する際、凹部14間のSTI領域12もエッチングが進み、電荷蓄積層34の膜厚より大きい深さの窪み部38が形成される。この状態で、図11(a)から図11(d)に示すように、電荷蓄積層34の形成を行うと、STI領域12に形成される電荷蓄積層34は窪み部38に埋め込まれるように形成される。
マスク層22と電荷蓄積層34とは共に窒化シリコン膜からなる。このため、図18(a)から図18(e)に示す、マスク層22を除去する際、電荷蓄積層34も除去される恐れがある。例えば、STI領域12に形成された電荷蓄積層34が除去されると、電荷蓄積層34上に形成されるワードライン20が、STI領域12上で分断することが起こり得る。しかしながら、実施例1の製造方法では、STI領域12に形成された電荷蓄積層34は、STI領域12の窪み部38に埋め込まれるように形成される。このため、マスク層22を除去する工程を実施した場合でも、STI領域12に形成された電荷蓄積層34は除去され難く済む。これにより、ワードライン20がSTI領域12上で分断することを抑制できる。特に、マスク層22をリン酸によるウエットエッチング等の等方性エッチングを用いて除去する場合に、この効果は大きくなる。
さらに、図17(a)から図17(e)に示すように、ワードライン20の上面が露出するまで、マスク層22等を研磨している。これにより、ワードライン20の上面を半導体基板10の上面より突出させることを容易に行うことができる。特に、実施例1のように、ワードライン20の表面が露出したことをレーザー光で検出して終点を決める場合や、研磨している材料の変化を検出して終点を決める場合など、ワードライン20表面が露出したことを確実に検出できる方法を用いて終点を決める場合が好ましい。
さらに、第1方向で対向する凹部14の側面上に、互いに分離したワードライン20を形成するため、図15(a)から図15(e)に示すように、導電層26の膜厚と同等量の導電層26を全面エッチングする第1のエッチング工程を実施する。その後、図16(a)から図16(e)に示すように、凹部14の深さと同等量の導電層26を全面エッチングする第2のエッチング工程を実施する。これにより、第1方向における凹部14の中央部に形成された導電層26を容易に、かつ確実に除去することができ、第1方向で対向する凹部14の側面上に、互いに分離したワードライン20を容易に形成することができる。また、第1のエッチング工程では、トップ絶縁膜36が露出したことを確認して、エッチングの終点を判断してもよい。さらに、第2のエッチング工程では、第1方向における凹部14の中央部に形成された導電層26をより確実に除去するため、若干のオーバーエッチングを実施してもよい。
さらに、図13(a)から図13(e)に示すように、凹部14底面の半導体基板10内に第1拡散領域42を形成する。図19(a)から図19(e)に示すように、凹部14上部両側の半導体基板10内に第2拡散領域44を形成する。これにより、第1方向で対向する凹部14の側面上に形成されたONO膜16それぞれに、2つの電荷蓄積領域を形成することができる。つまり、1つの凹部14に4ビットの情報を記憶させることができる。
実施例1において、図14(a)から図14(e)に示すように、導電層26は凹部14に埋め込まれるように形成された場合を例に示したがこれに限られない。導電層26が、少なくとも、凹部14の側面に沿って形成されている場合であればよい。この場合でも、実施例1の製造方法を用いることで、第1方向で対向する凹部14の側面に、それぞれ分離したワードライン20を形成することができる。
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
図1(a)は比較例1に係るNAND型フラッシュメモリにおいて、凹部の対向する側面上に互いに分離したワードラインを形成する方法を示す上面図(その1)であり、図1(b)は図1(a)のB−B間の断面図である。 図2(a)は比較例1に係るNAND型フラッシュメモリにおいて、凹部の対向する側面上に互いに分離したワードラインを形成する方法を示す上面図(その2)であり、図2(b)は図2(a)のB−B間の断面図である。 図3(a)は比較例2に係るNAND型フラッシュメモリにおいて、凹部の対向する側面上に互いに分離したワードラインを形成する方法を示す上面図(その1)であり、図3(b)及び図3(c)は図3(a)のB−B間及びC−C間の断面図である。 図4(a)は比較例2に係るNAND型フラッシュメモリにおいて、凹部の対向する側面上に互いに分離したワードラインを形成する方法を示す上面図(その2)であり、図4(b)及び図4(c)は図4(a)のB−B間及びC−C間の断面図である。 図5(a)は比較例2に係るNAND型フラッシュメモリにおいて、凹部の対向する側面上に互いに分離したワードラインを形成する方法を示す上面図(その3)であり、図5(b)及び図5(c)は図5(a)のB−B間及びC−C間の断面図である。 図6(a)は実施例1に係るNAND型フラッシュメモリの上面図であり、図6(b)から図6(e)は図6(a)のB−B間からE−E間の断面図である。 図7(a)は実施例1に係るNAND型フラッシュメモリの製造方法を示す上面図(その1)であり、図7(b)から図7(d)は図7(a)のB−B間からD−D間の断面図である。 図8(a)は実施例1に係るNAND型フラッシュメモリの製造方法を示す上面図(その2)であり、図8(b)から図8(d)は図8(a)のB−B間からD−D間の断面図である。 図9(a)は実施例1に係るNAND型フラッシュメモリの製造方法を示す上面図(その3)であり、図9(b)から図9(d)は図9(a)のB−B間からD−D間の断面図である。 図10(a)は実施例1に係るNAND型フラッシュメモリの製造方法を示す上面図(その4)であり、図10(b)から図10(d)は図10(a)のB−B間からD−D間の断面図である。 図11(a)は実施例1に係るNAND型フラッシュメモリの製造方法を示す上面図(その5)であり、図11(b)から図11(d)は図11(a)のB−B間からD−D間の断面図である。 図12(a)は実施例1に係るNAND型フラッシュメモリの製造方法を示す上面図(その6)であり、図12(b)から図12(d)は図12(a)のB−B間からD−D間の断面図である。 図13(a)は実施例1に係るNAND型フラッシュメモリの製造方法を示す上面図(その7)であり、図13(b)から図13(d)は図13(a)のB−B間からD−D間の断面図である。 図14(a)は実施例1に係るNAND型フラッシュメモリの製造方法を示す上面図(その8)であり、図14(b)から図14(e)は図14(a)のB−B間からE−E間の断面図である。 図15(a)は実施例1に係るNAND型フラッシュメモリの製造方法を示す上面図(その9)であり、図15(b)から図15(e)は図15(a)のB−B間からE−E間の断面図である。 図16(a)は実施例1に係るNAND型フラッシュメモリの製造方法を示す上面図(その10)であり、図16(b)から図16(e)は図16(a)のB−B間からE−E間の断面図である。 図17(a)は実施例1に係るNAND型フラッシュメモリの製造方法を示す上面図(その11)であり、図17(b)から図17(e)は図17(a)のB−B間からE−E間の断面図である。 図18(a)は実施例1に係るNAND型フラッシュメモリの製造方法を示す上面図(その12)であり、図18(b)から図18(e)は図18(a)のB−B間からE−E間の断面図である。 図19(a)は実施例1に係るNAND型フラッシュメモリの製造方法を示す上面図(その13)であり、図19(b)から図19(e)は図19(a)のB−B間からE−E間の断面図である。 図20(a)は実施例1に係るNAND型フラッシュメモリの製造方法を示す上面図(その14)であり、図20(b)から図20(e)は図20(a)のB−B間からE−E間の断面図である。
符号の説明
10 半導体基板
12 STI領域
14 凹部
16 ONO膜
18 拡散領域
20 ワードライン
22 マスク層
24 開口部
26 導電層
28 絶縁膜
30 ゲート電極
32 トンネル絶縁膜
34 電荷蓄積層
36 トップ絶縁膜
38 窪み部
40 第2酸化シリコン膜
42 第1拡散領域
44 第2拡散領域
46 第1酸化シリコン膜
50 シリサイド層

Claims (8)

  1. 半導体基板に第1方向に延伸するSTI領域を形成する工程と、
    前記半導体基板上に前記第1方向に交差する方向である第2方向に延伸するマスク層を形成する工程と、
    前記STI領域と前記マスク層とをマスクに、前記半導体基板に凹部を形成する工程と、
    前記凹部の内面を覆う電荷蓄積層を形成する工程と、
    前記凹部と前記マスク層の側面上とに導電層を形成する工程と、
    前記導電層を全面エッチングして、前記第1方向で対向する前記凹部の側面上に、前記導電層からなり、互いに分離して前記第2方向に延伸するワードラインを形成する工程と、を有し、
    前記マスク層を形成する工程は、前記凹部の深さより大きい膜厚の前記マスク層を形成する工程であることを特徴とする半導体装置の製造方法。
  2. 前記凹部を形成する工程は、前記第2方向での前記凹部間の前記STI領域に、前記電荷蓄積層の膜厚より大きい深さの窪み部を形成する工程を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記ワードラインの上面が露出するまで、前記マスク層を研磨する工程を有することを特徴とする請求項1又は2に記載の半導体装置の製造方法。
  4. 前記導電層を形成する工程は、前記半導体基板上に前記導電層を全面堆積する工程を含み、
    前記ワードラインを形成する工程は、前記導電層の膜厚と同等量の前記導電層をエッチングする第1のエッチング工程と、前記凹部の深さと同等量の前記導電層をエッチングする第2のエッチング工程と、を含むことを特徴とする請求項1〜3のいずれか一項記載の半導体装置の製造方法。
  5. 前記凹部底面の前記半導体基板内に第1拡散領域を形成する工程と、
    前記凹部上部両側の前記半導体基板内に第2拡散領域を形成する工程と、を有することを特徴とする請求項1〜4のいずれか一項記載の半導体装置の製造方法。
  6. 行列状に凹部が設けられた半導体基板と、
    第2方向での前記凹部間の前記半導体基板に設けられ、前記第2方向に交差する方向である第1方向に延伸するSTI領域と、
    前記凹部の内面を覆う電荷蓄積層と、
    前記第1方向で対向する前記凹部の側面上に、互いに分離し、前記第2方向に延伸するワードラインと、を具備し、
    前記ワードラインの上面は前記半導体基板の上面より突出していることを特徴とする半導体装置。
  7. 前記第1方向における前記ワードライン上部の幅と下部の幅とは同じ大きさであることを特徴とする請求項6に記載の半導体装置。
  8. 前記ワードライン下であって、前記第2方向での前記凹部間の前記STI領域に窪み部が設けられ、
    前記STI領域に形成された前記電荷蓄積層は前記窪み部に埋め込まれるように形成されていることを特徴とする請求項6又は7に記載の半導体装置。
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