JP5405737B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は半導体装置およびその製造方法に関し、特に、溝部の両側に電荷蓄積層を有する半導体装置およびその製造方法に関する。

近年、電源を切ってもデータ保持が可能な半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を有している。電荷蓄積層に電荷を蓄積させることにより、データを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとして、ＯＮＯ（酸化膜／窒化膜／酸化膜）膜中のトラップ層に電荷を蓄積するＳＯＮＯＳ（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ ｓｉｌｉｃｏｎ）型構造を有するフラッシュメモリがある。

さらに、半導体基板内に形成されたソース領域およびドレイン領域を切り替えることにより、１つのメモリセル内のＯＮＯ膜に複数ビットの情報を記憶する仮想接地型フラッシュメモリが実用化されている。仮想接地型フラッシュメモリにおいては、ＯＮＯ膜内の複数のビットが干渉するＣＢＤ（Complementary bit disturb)を回避するため、実効チャネル長をある程度長くすることが求められる。このため、微細化が容易ではないという課題がある。そこで、半導体基板内に溝部を設け、溝部の両側面にＯＮＯ膜を形成したフラッシュメモリが開発されている。チャネルは溝部に沿って形成されるため、ＣＢＤを抑制しかつ微細化を行うことができる。

図１（ａ）から図１（ｃ）は、特許文献１に記載されたフラッシュメモリの製造方法を示す断面図である。図１（ａ）を参照に、半導体基板１０内にビットラインである拡散領域１４を形成する。半導体基板１０内に溝部１２を形成する。これにより、拡散領域１４間に溝部１２が形成される。溝部１２内面および半導体基板１０上にトンネル絶縁膜２２およびトラップ層２４を形成する。図１（ｂ）を参照に、トラップ層２４を異方性エッチングすることにより、半導体基板１０上および溝部１２の底部のトラップ層２４が除去され、溝部１２の両側面にトラップ層２４が残存する。図１（ｃ）を参照に、溝部１２内および半導体基板１０上にトップ絶縁膜２６を形成する。これにより、溝部１２の両側面にＯＮＯ膜２０が形成される。溝部１２内を埋め込むようにゲート電極を兼ねるワードライン３０を形成する。
特表２００５−５１７３０１号公報

特許文献１の発明によれば、溝部１２の底部のトラップ層２４が除去されているため、溝部１２の内面が湾曲した底部において、トラップ層２４に電荷が蓄積されてしまうことを抑制することができる。

しかしながら、特許文献１の発明においては、図１（ｂ）のように、トラップ層２４を異方性エッチングする。このため、トラップ層２４にダメージが導入されてしまう。

本発明は、上記課題に鑑みなされたものであり、トラップ層に導入されるダメージを抑制することを目的とする。

本発明は、溝部が設けられた半導体基板と、前記溝部内面を覆うトンネル絶縁膜と、前記溝部上部の内面のトンネル絶縁膜に接して設けられたトラップ層と、トラップ層に接して設けられたトップ絶縁膜と、前記溝部に埋め込まれ、前記溝部下部においては前記トンネル絶縁膜と接し、前記溝部上部においては前記トップ絶縁膜に接して設けられたゲート電極と、を具備し、前記トラップ層および前記トップ絶縁膜は、前記溝部下部と前記溝部上部との間において、前記溝部両側からそれぞれ前記ゲート電極に埋め込まれるように延在し突出していることを特徴とする半導体装置である。本発明に係る半導体装置を製造する際に、トラップ層が、溝部内のトラップ層を分離するためのエッチングに晒されないため、トラップ層にダメージが導入させることを抑制することができる。

上記構成において、突出した前記トラップ層および前記トップ絶縁膜は前記溝部側面から上方に突出している構成とすることができる。

上記構成において、突出した前記トラップ層および前記トップ絶縁膜は前記溝部側面から水平に突出している構成とすることができる。

上記構成において、前記溝部の両側の半導体基板内に拡散領域が形成されている構成とすることができる。

本発明は、半導体基板に溝部を形成する工程と、前記溝部内面を覆うトンネル絶縁膜を形成する工程と、前記溝部下部において前記トンネル絶縁膜に接し、前記溝部上部において前記トンネル絶縁膜が露出するように、前記溝部内に第１導電層を形成する工程と、前記溝部上部に接し、かつ前記第１導電層上にトラップ層およびトップ絶縁膜を順に形成する工程と、前記第１導電層上に形成された前記トラップ層および前記トップ絶縁膜の前記溝部幅方向中央部を除去する工程と、前記溝部幅方向中央部の前記第１導電層上、前記トップ絶縁膜上に第２導電層を形成する工程と、前記第１導電層および前記第２導電層からゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、溝部内のトラップ層を分離する際に、トラップ層がエッチングに晒されないため、トラップ層にダメージが導入させることを抑制することができる。

上記構成において、前記第１導電層を形成する工程は、前記溝部幅方向中央部においては、前記第１導電層の上面が、前記半導体基板の上面より高くなるように前記第１導電層を形成する工程である構成とすることができる。

上記構成において、前記溝部内の前記トンネル絶縁膜全体に接し、前記半導体基板の上面より高く第３導電層を形成する工程を有し、前記第１導電層を形成する工程は、前記第３導電層をエッチングする工程を含む構成とすることができる。

上記構成において、前記第３導電層をエッチングする工程は、前記第３導電層を等方性エッチングする工程である構成とすることができる。

上記構成において、前記第３導電層を形成する工程は、前記溝部を形成する第１マスク層と同じマスクを用い前記第３導電層を形成する工程である構成とすることができる。

上記構成において、前記第３導電層上に、前記溝部により画定された第２マスク層を形成する工程を有し、前記第３導電層をエッチングする工程は、前記第２マスクを用い前記第３導電層をエッチングする工程である構成とすることができる。この構成によれば、第１導電層の高さを調整することができる。

上記構成において、前記第１導電層上に形成された前記トップ絶縁膜上に第４導電層を形成する工程を有し、前記トラップ層および前記トップ絶縁膜の前記溝部幅方向中央部を除去する工程は、前記第４導電層と、前記溝部幅方向中央部の前記トラップ層および前記トップ絶縁膜と、前記溝部幅方向中央部の前記第１導電層と、を研磨する工程を含む構成とすることができる。この構成によれば、トラップ層がエッチングに晒されないため、トラップ層にダメージが導入することをより抑制することができる。

上記構成において、前記第２導電層を形成する工程は、前記第１導電層および前記第４導電層上に第５導電層を形成する工程と、前記第４導電層と前記第５導電層とより前記第２導電層を形成する工程と、を含む構成とすることができる。

上記構成において、前記第１導電層を形成する工程は、前記第１導電層の上面が、前記半導体基板の上面より低くなるように前記第１導電層を形成する工程である構成とすることができる。

上記構成において、前記溝部上部の前記溝部両側に設けられた前記トップ絶縁膜の側壁にそれぞれ第６導電層を形成する工程を有し、前記トラップ層および前記トップ絶縁膜の前記溝部幅方向中央部を除去する工程は、前記第６導電層をマスクに前記トラップ層および前記トップ絶縁膜を除去する工程を含む構成とすることができる。この構成によれば、トラップ層がエッチングに晒されないため、トラップ層にダメージが導入することをより抑制することができる。

上記構成において、前記第６導電層の間に第７導電層を形成する工程を有し、前記第２導電層を形成する工程は、前記第６導電層および前記第７導電層上に第５導電層を形成する工程と、前記第６導電層と前記第７導電層と前記第５導電層とより前記第２導電層を形成する工程と、を含む構成とすることができる。

上記構成において、前記溝部を形成する工程は、素子分離溝を形成する工程を含む構成とすることができる。この構成によれば、製造工程を簡略化させることができる。

本発明によれば、溝部内のトラップ層を分離する際に、トラップ層がエッチングに晒されないため、トラップ層にダメージが導入させることを抑制することができる。

以下、図面を参照に本発明の実施例について説明する。

図２は、実施例１に係るフラッシュメモリの平面図（ビットライン、溝部、ワードラインを図示）である。半導体基板１０内にビットラインである拡散領域１４が設けられている。拡散領域１４の間の半導体基板１０に溝部１２が形成されている。半導体基板１０上に拡散領域１４の延在方向に交差するようにワードライン３０が延在している。

図３（ａ）から図６を参照に、実施例１に係るフラッシュメモリの製造方法について説明する。図３（ａ）を参照に、ｐ型シリコン半導体基板（または半導体基板内のｐ型領域）１０上に例えば膜厚が約５ｎｍの酸化シリコン膜２８を形成する。酸化シリコン膜２８上に例えば膜厚が約１００ｎｍの窒化シリコン膜からなる第１マスク層５０をＣＶＤ（Chemical Vapor Deposition）法を用い形成する。第１マスク層５０に例えば幅が約１２０ｎｍの開口部を形成する。第１マスク層５０をマスクに酸化シリコン膜２８および半導体基板１０をエッチングする。これにより、半導体基板１０に例えば深さが１００ｎｍのＵ字状の溝部１２を形成する。

図３（ｂ）を参照に、溝部１２の内面を覆うように熱酸化法を用い膜厚が約５ｎｍの酸化シリコン膜からなるトンネル絶縁膜２２を形成する。図３（ｃ）を参照に、溝部１２および第１マスク層５０の開口部を埋め込むように、第１マスク層５０上に膜厚が約１００ｎｍのアモルファスシリコン膜（またはポリシリコン膜）からなる第３導電層３１を形成する。ＣＭＰ（Chemical Mechanical Polish）法を用い、第１マスク層５０の上面が露出するように第３導電層３１を研磨する。これにより、溝部１２と第１マスク層５０の開口部とに第３導電層３１が埋め込まれ、第１マスク層５０と第３導電層３１との上面は平坦になる。

図４（ａ）を参照に、燐酸等を用い第１マスク層５０を除去する。図４（ｂ）を参照に、第３導電層３１を約４０ｎｍ等方性エッチングする。等方性エッチングとしては、例えばＨＦを０．５％含むＨＮＯ_３溶液を用いたウェットエッチングを用いる。このエッチングでは、アモルファスシリコン膜のエッチングレートは約２５０ｎｍ／分である。また、等方性エッチングとしてＣＦ_４とＯ_２とを用いたドライエッチングを用いる。このエッチングでは、アモルファスシリコン膜のエッチングレートは約４００ｎｍ／分である。いずれのエッチングにおいても、アモリファスシリコンの酸化シリコン（ＳｉＯ_２）膜に対する選択比を４０以上とすることができる。これにより、トンネル絶縁膜２２はほとんどエッチングされず第３導電層３１を等方的にエッチングすることができる。このエッチングの際は、半導体基板１０は酸化シリコン膜２８およびトンネル絶縁膜２２で覆われているため、シリコンからなる第３導電層３１のみがエッチングされ、半導体基板１０はエッチングされない。

上記エッチングにより、第３導電層３１の上面６２が約４０ｎｍエッチングされ、半導体基板１０の上面から第３導電層３１の上面６２までの高さｈ１は約６０ｎｍとなる。溝部１２の側面において第３導電層３１が深さｈ２として約４０ｎｍエッチングされ、第３導電層３１の両側は幅ｗ１として約４０ｎｍエッチングされる。これにより、第３導電層３１の突起の幅Ｗ２は約４０ｎｍとなる。このように、第３導電層３１を等方性エッチングすることにより、第１導電層３２が形成される。溝部１２幅方向中央部においては、第１導電層３２の上面が、半導体基板１０の上面より高くなり、かつ、溝部１２の下部１２ａにおいてトンネル絶縁膜２２に接し、溝部１２の上部１２ｂにおいてトンネル絶縁膜２２が露出するように、溝部１２内に第１導電層３２が形成される。

図４（ｃ）を参照に、第１導電層３２上、溝部１２の上部１２ｂ上、および半導体基板１０上に、窒化シリコン膜からなり膜厚が約５ｎｍのトラップ層２４と酸化シリコン膜からなり膜厚が約１０ｎｍのトップ絶縁膜２６とを形成する。このように、溝部１２の上部１２ｂにトンネル絶縁膜２２を介し接し、かつ第１導電層３２上に、トラップ層２４およびトップ絶縁膜２６を順に形成する。これにより、溝部１２の上部１２ｂの両側にはトンネル絶縁膜２２、トラップ層２４およびトップ絶縁膜２６からなるＯＮＯ膜２０が形成される。

図５（ａ）を参照に、例えば、矢印のように注入エネルギーが５０ｋｅＶ、ドーズ量が２×１０^１５ｃｍ^−３の条件で砒素をイオン注入する。これにより、溝部１２両側の半導体基板１０内に深さが約１５ｎｍのｎ型拡散領域１４が形成される。ｎ型拡散領域１４はビットラインであり、図２のように溝部１２の延在方向に延在する。拡散領域１４の幅は例えば７０ｎｍである。なお、拡散領域１４を形成するための熱処理は、砒素の拡散を抑制するため９００℃以下で行うことが好ましい。

図５（ｂ）を参照に、トップ絶縁膜２６上に例えば膜厚が１００ｎｍのアモルファスシリコン膜からなる第４導電層３３を形成する。図５（ｃ）を参照に、第４導電層３３をＣＭＰ法を用い研磨する。第４導電層３３の研磨は、まず第１導電層３２上面のトップ絶縁膜２６またはトラップ層２４をエンドポイントとして行う。次に、第１導電層３２および第４導電層３３を約３０ｎｍ研磨する。これにより、トラップ層２４およびトップ絶縁膜２６の溝部１２幅方向中央部が除去される。また、半導体基板１０からの高さｈ３が約３０ｎｍで第１導電層３２と第４導電層３４との上面が平坦となる。また、第１導電層３２と第４導電層３４との間にトラップ層２４およびトップ絶縁膜２６からなる突起６０が形成される。

図６を参照に、第１導電層３２および第４導電層３４上に、膜厚が約２００ｎｍのポリシリコン膜からなる第５導電層３５を形成する。これにより、第４導電層３４と第５導電層３５とより第２導電層３６が形成される。溝部１２幅方向中央部の第１導電層３２上と、溝部１２の上部１２ｂの側面に形成されたトップ絶縁膜２６横と、突起６０のトップ絶縁膜２６上とに接するように第２導電層３６が形成される。

図２を参照に、第２導電層３６および第１導電層３２をエッチングすることにより、ビットラインである拡散領域１４に交差するワードライン３０を第２導電層３６および第１導電層３２から形成する。ワードライン３０の幅は例えば８０ｎｍあり、ワードライン３０間隔は例えば４０ｎｍである。ワードライン３０はゲート電極を兼ねている。すなわち、図６の溝部１２内では、ワードライン３０はゲート電極として機能する。

実施例１においては、図４（ｂ）のように、溝部下部１２ａにおいてトンネル絶縁膜２２に接し、溝部上部１２ｂにおいてトンネル絶縁膜２２が露出するように、溝部１２内に第１導電層３２を形成する。図４（ｃ）のように溝部上部１２ｂに接し、かつ第１導電層３２上にトラップ層２４およびトップ絶縁膜２６を順に形成する。図５（ｃ）のように、第１導電層３２上に形成されたトラップ層２４およびトップ絶縁膜２６の溝部１２幅方向中央部を除去する。図６のように、溝部１２幅方向中央部の第１導電層３２上およびトップ絶縁膜２６上に第２導電層３６を形成する。図２のように、第１導電層３２および第２導電層３６からワードライン３０を形成する。

このような工程により、図６のように、溝部上部１２ｂの両側の内面のトンネル絶縁膜２２に接してトラップ層２４が設けられ、トラップ層２４に接してトップ絶縁膜２６が設けられる。よって、溝部上部１２ｂの両側内面に設けられたＯＮＯ膜２０にそれぞれ１ビットを記憶することができる。一方、溝部下部１２ａの内面にはトンネル絶縁膜２２が設けられ、トラップ層２４およびトップ絶縁膜２６は設けられない。よって、ビット間のＣＢＤを抑制することができる。さらに、溝部１２内のトラップ層２４を分離する際に、トラップ層２４がエッチングに晒されないため、トラップ層２４にダメージが導入させることを抑制することができる。

また、図５（ｂ）のように、第１導電層３２上に形成されたトップ絶縁膜２６上に第４導電層３４となる第４導電層３３を形成する。図５（ｃ）のように、第４導電層３４と、溝部１２幅方向中央部のトラップ層２４およびトップ絶縁膜２６と、溝部１２幅方向中央部の第１導電層３２と、を研磨することにより、溝部１２幅方向中央部のトラップ層２４およびトップ絶縁膜２６を除去する。このように、トラップ層２４およびトップ絶縁膜２６がエッチングに晒されないため、トラップ層２４にダメージが導入することを抑制することができる。

図４（ｂ）のように、溝部１２幅方向中央部においては、第１導電層３２の上面が、半導体基板１０の上面より高くなるように第１導電層３２を形成する。これにより、図５（ｃ）のように、第１導電層３２上に形成されたトラップ層２４を第１導電層３２の研磨により分離することができる。

図４（ａ）のように、溝部１２内のトンネル絶縁膜２２全体に接し、半導体基板１０の上面より高く第３導電層３１を形成する。図４（ｂ）のように、第３導電層３１を等方性エッチングする。これにより、第１導電層３２の上面が、半導体基板１０の上面より高くなり、かつ、溝部１２の下部１２ａにおいてトンネル絶縁膜２２に接し、溝部１２の上部１２ｂにおいてトンネル絶縁膜２２が露出するように、溝部１２内に第１導電層３２を形成することができる。

図６のように、第１導電層３２および第４導電層３４上に第５導電層３５を形成することにより、第２導電層３６を形成することができる。

上記製造方法により実施例１に係るフラッシュメモリにおいては、ゲート電極を兼ねるワードライン３０は、溝部下部１２ａではトンネル絶縁膜２２と接し、溝部上部１２ｂではトップ絶縁膜２６に接して設けられる。また、トラップ層２４およびトップ絶縁膜２６は、溝部下部１２ａと溝部上部１２ｂとの間において、溝部１２両側からそれぞれゲート電極を兼ねるワードライン３０に埋め込まれるように延在し突出している。

また、突出したトラップ層２４およびトップ絶縁膜２６は溝部１２側面から上方に突出している。

実施例２は、第１導電層３２を形成する際に、第２マスク層を用いる例である。図７（ａ）から図８（ｂ）を参照に、実施例２に係るフラッシュメモリの製造方法について説明する。図７（ａ）を参照に、実施例１の図３（ｃ）までの工程を行う。半導体基板１０から第１マスク層５０および第３導電層３１の上面までの高さｈ４は約５０ｎｍとする。図７（ｂ）を参照に、第３導電層３１の上面を熱酸化し膜厚が約２０ｎｍの第２マスク層５２を形成する。このとき、窒化シリコン膜である第１マスク層５０の上面はほとんど酸化されない。よって、第２マスク層５２は第３導電層３１上に選択的に形成することができる。

図８（ａ）を参照に、第１マスク層５０を除去する。図８（ｂ）を参照に、第２マスク層５２をマスクに第３導電層３１を等方性エッチングする。これにより、第３導電層３１より第１導電層３２を形成することができる。その後、第２マスク層５２を除去する。実施例１の図４（ｃ）から図６の工程を行う。以上により実施例１に係るフラッシュメモリが完成する。

実施例２によれば、図７（ｂ）のように、第３導電層３１上に、溝部１２により画定された第２マスク層５２を形成する。図８（ｂ）のように、第２マスク層５２を用い第３導電層３１をエッチングすることにより第１導電層３２を形成する。これにより、第１導電層３２の高さは第３導電層３１の高さで規定されるため、第１導電層３２の高さｈ４と溝部上部１２ｂの高さｈ２とを独立に制御することができる。

図９（ａ）から図１１（ｃ）を参照に、実施例３に係るフラッシュメモリの製造工程を説明する。図９（ａ）を参照に、実施例１の図３（ａ）から図３（ｃ）の工程を行う。第１マスク層５０の膜厚は約５０ｎｍとする。図９（ｂ）を参照に、第３導電層３１を約１００ｎｍドライエッチングする。これにより、溝部上部１２ｂの第３導電層３１は除去され、溝部下部１２ａに第３導電層３１が残存し第１導電層３２ａが形成される。第１導電層３２ａの上面は半導体基板１０の上面に対しほぼ水平に形成される。図９（ｃ）を参照に、溝部１２の両側面のトンネル絶縁膜２２横および第１導電層３２ａ上にトラップ層２４およびトップ絶縁膜２６を形成する。

図１０（ａ）を参照に、トップ絶縁膜２６上に、アモルファスシリコンからなり膜厚が約２０ｎｍの導電層３７を形成する。図１０（ｂ）を参照に、導電層３７を異方性エッチングし、溝部上部１２ｂの両側壁として第６導電層３８を形成する。図１０（ｃ）を参照に、第６導電層３８をマスクに、溝部１２幅方向中央部のトラップ層２４およびトップ絶縁膜２６を除去する。これにより、第１導電層３２上にトラップ層２４およびトップ絶縁膜２６の突起６４が形成される。第６導電層３８の間を埋め込み第１マスク層５０上に、アモルファスシリコンからなる第７導電層４０を形成する。第１マスク層５０の上面が露出するまでＣＭＰ法を用い第７導電層４０を研磨する。第１マスク層５０を燐酸等を用い除去する。

図１１（ａ）を参照に、矢印のようにイオン注入法を用い、溝部１２両側にビットラインである拡散領域１４を形成する。図１１（ｂ）を参照に、第６導電層３８、第７導電層４０および拡散領域１４上にＣＶＤ法を用い酸化シリコン膜６６を形成する。ＣＭＰ法を用い第６導電層３８および第７導電層４０が露出するまで酸化シリコン膜６６を研磨する。図１１（ｃ）を参照に、第６導電層３８、第７導電層４０および酸化シリコン膜６６上にポリシリコンからなる第５導電層３５を形成する。第６導電層３８、第７導電層４０および第５導電層３５から第２導電層３６ａを形成する。実施例１と同様に、第２導電層３６ａは、溝部１２幅方向中央部の第３導電層３１上と、溝部１２の上部１２ｂの側面に形成されたトップ絶縁膜２６横と、突起６４のトップ絶縁膜２６上とに接するように第２導電層３６が形成される。第１導電層３２ａと第２導電層３６ａとから、ビットラインに交差するワードライン３０を形成される。以上により実施例３に係るフラッシュメモリが完成する。

このような工程により、図１１（ｃ）のように、溝部上部１２ｂの両側の内面のトンネル絶縁膜２２に接してトラップ層２４が設けられている。よって、溝部上部１２ｂの両側内面に設けられたＯＮＯ膜２０にそれぞれ１ビットを記憶することができる。一方、溝部下部１２ａの内面にはトンネル絶縁膜２２が設けられ、トラップ層２４およびトップ絶縁膜２６は設けられない。よって、ビット間のＣＢＤを抑制することができる。さらに、図１０（ｂ）および図１０（ｃ）のように、溝部１２内のトラップ層２４を分離する際に、トラップ層２４がエッチングに晒されないため、トラップ層２４にダメージが導入させることを抑制することができる。

実施例３では、実施例１と異なり、図９（ｂ）のように、第１導電層３２ａの上面が、半導体基板１０の上面より低くなるように第１導電層３２ａを形成する。このため、実施例１のように、研磨することにより、溝部１２中央部のトラップ層２４およびトップ絶縁膜２６を除去することは難しい。そこで、図１０（ｂ）のように、溝部上部１２ｂの溝部１２両側に設けられたトップ絶縁膜２６の側壁として第６導電層３８を形成する。図１０（ｃ）のように、第６導電層３８をマスクに、溝部１２幅方向中央部のトラップ層２４およびトップ絶縁膜２６を除去する。このように、第６導電層３８がトップ絶縁膜２６に接した状態で、エッチングを行うため、トラップ層２４にダメージが導入されることを抑制することができる。

また、図１０（ｃ）のように、第６導電層３８の間に第７導電層４０を形成する。図１１（ｃ）のように、第６導電層３８および第７導電層４０上に第５導電層３５を形成することにより、第６導電層３８と第７導電層４０と第５導電層３５とより第２導電層３６ａを形成する。このように、図１０（ｃ）においてマスクとして用いた第６導電層３８を除去せずゲート電極の一部とすることにより、図１０（ｃ）以降の工程においても、トラップ層２４およびトップ絶縁膜２６が第６導電層３８により保護される。よって、トラップ層２４にダメージが導入されることをより抑制することができる。

実施例３に係るフラッシュメモリによれば、実施例１と異なり、ゲート電極に突出したトラップ層２４およびトップ絶縁膜２６は溝部１２側面から半導体基板１０の上面に対し水平に突出している。

実施例４は、溝部と素子分離溝とを同時に形成する例である。図１２（ａ）から図１４（ｂ）を用い実施例４に係るフラッシュメモリの製造方法について説明する。各図において右側はメモリセル領域８０を示し、左側は周辺領域７０の素子分離領域周辺を示している。なお、周辺領域７０とは、メモリセルへのデータの書き込み、消去等を行うための周辺回路が形成されている領域である。周辺回路はＭＯＳトランジスタで構成されている。

図１２（ａ）を参照に、実施例１の図３（ｃ）までの工程を行う。このとき、メモリセル領域８０において溝部１２を第１マスク層５０をマスクに形成するのと同時に、周辺領域７０に第１マスク層５０をマスクに素子分離溝７２を形成する。素子分離溝７２は周辺回路を構成するＭＯＳトランジスタ間を素子分離するための溝である。溝部１２内と素子分離溝７２内とに第３導電層３１を同時に形成する。第１マスク層５０および第３導電層３１上に例えば膜厚が約１０ｎｍの酸化シリコン膜５４をＣＶＤ法を用い形成する。図１２（ｂ）を参照に、メモリセル領域８０上にフォトレジスト５６を形成し、周辺領域の酸化シリコン膜５４を除去する。図１２（ｃ）を参照に、周辺領域７０において、素子分離溝７２内の第３導電層３１およびトンネル絶縁膜２２を選択的に除去する。フォトレジスト５６および酸化シリコン膜５４を除去する。素子分離溝７２を埋め込みかつ第１マスク層５０および第３導電層３１上に酸化シリコン膜を形成する。ＣＭＰ法を用い、第１マスク層５０および第３導電層３１の上面が露出するように酸化シリコン膜を研磨する。これにより、素子分離溝７２内に酸化シリコン膜が埋め込まれ、素子分離絶縁膜７４が形成される。

図１３（ａ）を参照に、実施例１の図４（ａ）および図４（ｂ）の工程を行い、第３導電層３１から第１導電層３２を形成する。図４（ｂ）に相当する工程において、周辺領域７０の半導体基板１０は酸化シリコン膜２８および素子分離絶縁膜７４に覆われているため、第３導電層３１のみがエッチングされる。図１３（ｂ）を参照に、図４（ｃ）および図５（ａ）と同じ工程を行い、半導体基板１０、第１導電層３２および素子分離絶縁膜７４上にトラップ層２４およびトップ絶縁膜２６を形成する。メモリセル領域８０内に溝部１２両側の半導体基板１０内に拡散領域１４を形成する。図１３（ｃ）を参照に、図５（ｂ）と同じ工程を行い、トップ絶縁膜２６上に第４導電層３３を形成する。

図１４（ａ）を参照に、図５（ｃ）と同じ工程を行い、第４導電層３３を研磨する。これにより、第４導電層３３より第４導電層３４が形成され、第４導電層３４と第１導電層３２との間に突起６０が形成される。図１４（ｂ）を参照に、周辺領域７０における第４導電層３４およびトップ絶縁膜２６およびトラップ層２４を選択的に除去する。周辺領域７０においてゲート絶縁膜（不図示）を形成する。メモリセル領域８０において、図６と同じ工程を行い、第５導電層３５を形成する。このとき周辺領域７０においてもゲート電極となるべき第５導電層３５が形成される。メモリセル領域８０において、ゲート電極を兼ねるワードライン３０の形成と同時に周辺領域においてゲート電極（不図示）を形成する。その後、メモリセル領域８０および周辺領域７０において周知の工程を行うことにより、実施例４に係るフラッシュメモリが完成する。

実施例４によれば、溝部１２を形成する工程は、素子分離溝７２を形成する工程を含んでいる。これにより、周辺領域７０とメモリセル領域８０との製造工程の整合性がよく、製造工程を簡略化させることができる。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１（ａ）から図１（ｃ）は特許文献１に記載の半導体装置の製造工程と示す断面図である。 図２は実施例１に係るフラッシュメモリの上面図である。 図３（ａ）から図３（ｃ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その１）であり、図２のＡ−Ａ断面に相当する図である。 図４（ａ）から図４（ｃ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その２）であり、図２のＡ−Ａ断面に相当する図である。 図５（ａ）から図５（ｃ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その３）であり、図２のＡ−Ａ断面に相当する図である。 図６は実施例１に係るフラッシュメモリの製造工程を示す断面図（その４）であり、図２のＡ−Ａ断面に相当する図である。 図７（ａ）および図７（ｂ）は実施例２に係るフラッシュメモリの製造工程を示す断面図（その１）であり、図２のＡ−Ａ断面に相当する図である。 図８（ａ）および図８（ｂ）は実施例２に係るフラッシュメモリの製造工程を示す断面図（その２）であり、図２のＡ−Ａ断面に相当する図である。 図９（ａ）から図９（ｃ）は実施例３に係るフラッシュメモリの製造工程を示す断面図（その１）であり、図２のＡ−Ａ断面に相当する図である。 図１０（ａ）から図１０（ｃ）は実施例３に係るフラッシュメモリの製造工程を示す断面図（その２）であり、図２のＡ−Ａ断面に相当する図である。 図１１（ａ）から図１１（ｃ）は実施例３に係るフラッシュメモリの製造工程を示す断面図（その３）であり、図２のＡ−Ａ断面に相当する図である。 図１２（ａ）から図１２（ｃ）は実施例４に係るフラッシュメモリの製造工程を示す断面図（その１）であり、図２のＡ−Ａ断面に相当する図である。 図１３（ａ）から図１３（ｃ）は実施例４に係るフラッシュメモリの製造工程を示す断面図（その２）であり、図２のＡ−Ａ断面に相当する図である。 図１４（ａ）および図１４（ｂ）は実施例４に係るフラッシュメモリの製造工程を示す断面図（その３）であり、図２のＡ−Ａ断面に相当する図である。

符号の説明

１０ 半導体基板
１２ 溝部
１４ 拡散領域
２０ ＯＮＯ膜
２２ トンネル絶縁膜
２４ トラップ層
２６ トップ絶縁膜
３０ ワードライン
３１ 第３導電層
３２ 第１導電層
３４ 第４導電層
３５ 第５導電層
３６ 第２導電層
３８ 第６導電層
４０ 第７導電層
５０ 第１マスク
５２ 第２マスク
７０ 周辺領域
７２ 素子分離溝
８０ メモリセル領域

Claims (16)

1. 溝部が設けられた半導体基板と、
   前記溝部内面を覆うトンネル絶縁膜と、
   前記溝部上部の内面のトンネル絶縁膜に接して設けられたトラップ層と、トラップ層に接して設けられたトップ絶縁膜と、
   前記溝部に埋め込まれ、前記溝部下部においては前記トンネル絶縁膜と接し、前記溝部上部においては前記トップ絶縁膜に接して設けられたゲート電極と、を具備し、
   前記トラップ層および前記トップ絶縁膜の端部は、前記溝部下部と前記溝部上部との間において、前記溝部両側からそれぞれ前記ゲート電極に埋め込まれるように突出していることを特徴とする半導体装置。
2. 突出した前記トラップ層および前記トップ絶縁膜は前記溝部側面から上方に突出していることを特徴とする請求項１記載の半導体装置。
3. 突出した前記トラップ層および前記トップ絶縁膜は前記溝部側面から水平に突出していることを特徴とする請求項１記載の半導体装置。
4. 前記溝部の両側の半導体基板内に拡散領域が形成されていることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
5. 半導体基板に溝部を形成する工程と、
   前記溝部内面を覆うトンネル絶縁膜を形成する工程と、
   前記溝部下部において前記トンネル絶縁膜に接し、前記溝部上部において前記トンネル絶縁膜が露出するように、前記溝部内に第１導電層を形成する工程と、
   前記溝部上部に接し、かつ前記第１導電層上にトラップ層およびトップ絶縁膜を順に形成する工程と、
   前記第１導電層上に形成された前記トラップ層および前記トップ絶縁膜の前記溝部幅方向中央部を除去する工程であって、前記除去により形成された前記トラップ層および前記トップ絶縁膜の端部は、前記溝部下部と前記溝部上部との間において、前記溝部両側からそれぞれ突出している、工程と、
   前記溝部幅方向中央部の前記第１導電層上方の前記トップ絶縁膜上に第２導電層を形成する工程と、
   前記第１導電層および前記第２導電層からゲート電極を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
6. 前記第１導電層を形成する工程は、前記溝部幅方向中央部においては、前記第１導電層の上面が、前記半導体基板の上面より高くなるように前記第１導電層を形成する工程であることを特徴とする請求項５記載の半導体装置の製造方法。
7. 前記溝部内の前記トンネル絶縁膜全体に接し、前記半導体基板の上面より高く第３導電層を形成する工程を有し、
   前記第１導電層を形成する工程は、前記第３導電層をエッチングする工程を含むことを特徴とする請求項６記載の半導体装置の製造方法。
8. 前記第３導電層をエッチングする工程は、前記第３導電層を等方性エッチングする工程であることを特徴とする請求項７記載の半導体装置の製造方法。
9. 前記第３導電層を形成する工程は、前記溝部を形成する第１マスク層と同じマスクを用い前記第３導電層を形成する工程であることを特徴とする請求項７または８記載の半導体装置の製造方法。
10. 前記第３導電層上に、前記溝部により画定された第２マスク層を形成する工程を有し、
    前記第３導電層をエッチングする工程は、前記第２マスクを用い前記第３導電層をエッチングする工程であることを特徴とする請求項７から９のいずれか一項記載の半導体装置の製造方法。
11. 前記第１導電層上に形成された前記トップ絶縁膜上に第４導電層を形成する工程を有し、
    前記トラップ層および前記トップ絶縁膜の前記溝部幅方向中央部を除去する工程は、前記第４導電層と、前記溝部幅方向中央部の前記トラップ層および前記トップ絶縁膜と、前記溝部幅方向中央部の前記第１導電層と、を研磨する工程を含むことを特徴とする請求項６から１０のいずれか一項記載の半導体装置の製造方法。
12. 前記第２導電層を形成する工程は、前記第１導電層および前記第４導電層上に第５導電層を形成する工程と、前記第４導電層と前記第５導電層とより前記第２導電層を形成する工程と、を含むことを特徴とする請求項１１記載の半導体装置の製造方法。
13. 前記第１導電層を形成する工程は、前記第１導電層の上面が、前記半導体基板の上面より低くなるように前記第１導電層を形成する工程であることを特徴とする請求項５記載の半導体装置の製造方法。
14. 前記溝部上部の前記溝部両側に設けられた前記トップ絶縁膜の側壁にそれぞれ第６導電層を形成する工程を有し、
    前記トラップ層および前記トップ絶縁膜の前記溝部幅方向中央部を除去する工程は、前記第６導電層をマスクに前記トラップ層および前記トップ絶縁膜を除去する工程を含むことを特徴とする請求項１３記載の半導体装置の製造方法。
15. 前記第６導電層の間に第７導電層を形成する工程を有し、
    前記第２導電層を形成する工程は、前記第６導電層および前記第７導電層上に第５導電層を形成する工程と、前記第６導電層と前記第７導電層と前記第５導電層とより前記第２導電層を形成する工程と、を含むことを特徴とする請求項１４記載の半導体装置の製造方法。
16. 前記溝部を形成する工程は、素子分離溝を形成する工程を含むことを特徴とする請求項５から１５のいずれか一項記載の半導体装置の製造方法。

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