JP4834303B2 - スプリットゲート型フラッシュメモリ装置の製造方法 - Google Patents
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Description
103 フローティングゲート導電膜
104 モールド膜
105 トレンチ
106 シリコン酸化膜
101 半導体基板
102a カップリング絶縁膜
103a フローティングゲート
106a 予備スペーサ
107 ソース接合領域
108 ライナースペーサ
109 スペーサ
110a ソースライン
114b 高電圧ゲート絶縁膜
115a 制御ゲート絶縁膜/トンネリング絶縁膜
116 低電圧ゲート絶縁膜
122b、122c トランジスタゲート
125 ハードマスク膜
127 熱酸化膜
130 チップ
Claims (17)
- セル領域と、高電圧領域及び低電圧領域に区分される周辺回路領域と、を有する半導体基板上のスプリットゲート型フラッシュメモリ装置の製造方法において、
(a)前記セル領域に、前記半導体基板上に形成されたカップリング絶縁膜、前記カップリング絶縁膜上に形成されたフローティングゲート、前記フローティングゲート上の熱酸化膜、前記熱酸化膜、前記フローティングゲート、及び前記カップリング絶縁膜を覆うように形成されたスペーサ、及び前記スペーサと接して前記半導体基板上に形成されたソースラインを備えるフローティングゲート構造物を形成する段階と、
(b)前記フローティングゲート構造物を含んだ前記半導体基板の全面上に酸化膜を形成する段階と、
(c)前記酸化膜を選択的にエッチングして前記セル領域に形成された前記酸化膜を除去する段階と、
(d)前記セル領域及び前記周辺回路領域の全面上に酸化膜を形成することにより、前記セル領域の前記半導体基板上及びフローティングゲート構造物上に制御ゲート絶縁膜及びトンネリング絶縁膜を形成するとともに、前記周辺回路領域の前記半導体基板上に前記制御ゲート絶縁膜及び前記トンネリング絶縁膜より厚い酸化膜を形成する段階と、
(e)前記制御ゲート絶縁膜及び前記トンネリング絶縁膜より厚い酸化膜を前記低電圧領域において選択的にエッチングして除去する段階と、
(f)前記セル領域及び前記周辺回路領域の全面上に、前記低電圧領域に形成されるトランジスタのゲート絶縁膜となる低電圧ゲート絶縁膜を形成することにより、前記フローティングゲート構造物上に前記低電圧ゲート絶縁膜の厚さだけ厚くなった制御ゲート絶縁膜及びトンネリング絶縁膜、前記高電圧領域上に前記低電圧ゲート絶縁膜の厚さだけ厚くなった前記高電圧領域に形成されるトランジスタのゲート絶縁膜となる高電圧ゲート絶縁膜、前記低電圧領域上に低電圧ゲート絶縁膜を形成する段階と、
(g)前記セル領域に制御ゲートラインを形成する段階と、
を含むことを特徴とするスプリットゲート型フラッシュメモリ装置の製造方法。 - 前記フローティングゲートは、前記スペーサと前記フローティングゲートのチップとの間に形成された段差を含むことを特徴とする請求項1に記載のスプリットゲート型フラッシュメモリ装置の製造方法。
- 前記(a)段階は、
前記半導体基板の全面上にカップリング絶縁膜、フローティングゲート導電膜、及びモールド膜を順次に形成する段階と、
前記セル領域で前記モールド膜を選択的にエッチングして前記フローティングゲート導電膜を露出させるトレンチを形成する段階と、
前記フローティングゲート導電膜の露出された部分を熱酸化させて熱酸化膜を形成する段階と、
前記トレンチを完全に埋め込むように酸化膜を形成し当該酸化膜を前記フローティングゲート導電膜の一部が露出されるまでエッチングして、前記トレンチの両側壁に予備スペーサを形成し、前記モールド膜及び前記予備スペーサをエッチングマスクとして、露出されたフローティングゲート導電膜及び前記カップリング絶縁膜を順次にエッチングして前記半導体基板を露出させる段階と、
前記予備スペーサ及び前記露出されたフローティングゲート導電膜の側面を覆うようにライナースペーサを形成して、前記予備スペーサ及び前記ライナースペーサからなるスペーサを形成し、露出させた半導体基板にイオンを注入して、前記半導体基板の導電型とは反対の導電型のソース接合領域を形成する段階と、
前記トレンチの両側壁に形成された前記スペーサの間のギャップを埋め込むソースラインを形成する段階と、
前記半導体基板が露出されるまで前記モールド膜、前記フローティングゲート導電膜及び前記カップリング絶縁膜を順次にエッチングしてフローティングゲートを形成する段階と、
を含むことを特徴とする請求項1に記載のスプリットゲート型フラッシュメモリ装置の製造方法。 - 前記(a)段階は、
前記トレンチを形成する段階と前記熱酸化膜を形成する段階との間に、前記トレンチを形成する段階で露出された前記フローティングゲート導電膜の上部をラウンドエッチでさらにエッチングして、前記トレンチの底面の両側部で前記フローティングゲート導電膜の上面を丸くする段階をさらに含むことを特徴とする請求項3に記載のスプリットゲート型フラッシュメモリ装置の製造方法。 - 前記(a)段階は、
前記ソースラインを形成する段階の後に、前記ソースラインの上面を熱酸化させてマスク膜を形成する段階をさらに含むことを特徴とする請求項3に記載のスプリットゲート型フラッシュメモリ装置の製造方法。 - 前記(a)段階は、
前記フローティングゲートを形成する段階の後に、後続する前記酸化膜の形成のための前洗浄を行う段階をさらに含むことを特徴とする請求項3に記載のスプリットゲート型フラッシュメモリ装置の製造方法。 - 前記前洗浄によって前記カップリング絶縁膜及び前記フローティングゲートのチップ部分から前記スペーサの側面が内側に除去されることによって、前記フローティングゲートのチップ部分で前記スペーサと前記チップとの間に段差が形成され、前記制御ゲートラインの形成後、前記チップは前記制御ゲートラインとオーバーラップすることを特徴とする請求項6に記載のスプリットゲート型フラッシュメモリ装置の製造方法。
- 前記前洗浄によって前記カップリング絶縁膜及び前記フローティングゲートのチップ部分から前記スペーサの側面が内側に除去される距離は50Å〜300Åであることを特徴とする請求項7に記載のスプリットゲート型フラッシュメモリ装置の製造方法。
- 前記前洗浄に使われる洗浄液は、フッ化水素酸を含む洗浄液であることを特徴とする請求項6に記載のスプリットゲート型フラッシュメモリ装置の製造方法。
- 前記前洗浄に使われる前記洗浄液に含まれる水のフッ化水素酸に対する体積比は、100:1ないし200:1であることを特徴とする請求項9に記載のスプリットゲート型フラッシュメモリ装置の製造方法。
- 前記(d)段階において、
前記セル領域及び前記周辺回路領域の全面上に酸化膜を形成する前に、前洗浄を行うことを特徴とする請求項1に記載のスプリットゲート型フラッシュメモリ装置の製造方法。 - 前記(d)段階において、
前記前洗浄後、前記高電圧領域の半導体基板上に、前記制御ゲート絶縁膜及び前記トンネリング絶縁膜より厚い酸化膜と前記制御ゲート絶縁膜及び前記トンネリング絶縁膜との厚さの差だけの厚さを有する酸化膜が残っており、前記制御ゲート絶縁膜及び前記トンネリング絶縁膜を形成した後に、前記高電圧領域の半導体基板上に、前記制御ゲート絶縁膜及び前記トンネリング絶縁膜より厚い酸化膜が形成されることを特徴とする請求項11に記載のスプリットゲート型フラッシュメモリ装置の製造方法。 - 前記(d)段階において、
前記セル領域及び前記周辺回路領域の全面上に形成される酸化膜は、CVD酸化膜または熱酸化膜であることを特徴とする請求項1に記載のスプリットゲート型フラッシュメモリ装置の製造方法。 - 前記(d)段階において、
前記セル領域及び前記周辺回路領域の全面上に形成される酸化膜がCVD酸化膜である場合、前記CVD酸化膜を急速熱処理アニーリングによって膜質を高密度化させる段階を含むことを特徴とする請求項13に記載のスプリットゲート型フラッシュメモリ装置の製造方法。 - 前記(f)段階において、
前記セル領域及び前記周辺回路領域の全面上に酸化膜を形成する前に、前記低電圧ゲート絶縁膜を形成するための前洗浄を行うことを特徴とする請求項1に記載のスプリットゲート型フラッシュメモリ装置の製造方法。 - 前記(g)段階は、
前記制御ゲート絶縁膜、前記高電圧ゲート絶縁膜、及び前記低電圧ゲート絶縁膜を含んだ全面上に制御ゲート導電膜及び酸化防止膜を順次に形成する段階と、
前記酸化防止膜及び制御ゲート導電膜を平坦化し、前記セル領域で前記ソースラインの上面及び前記制御ゲート導電膜の上面を露出させ、前記セル領域及び周辺回路領域で酸化防止膜パターンを形成する段階と、
前記ソースラインの露出された上面及び前記制御ゲート導電膜の露出された上面にハードマスク膜を形成する段階と、
前記ハードマスク膜をエッチングマスクとして前記酸化防止膜パターンをエッチングしてその下にある前記制御ゲート導電膜部分を露出させる段階と、
前記ハードマスク膜をエッチングマスクとして前記制御ゲート導電膜を異方性エッチングすることによって前記セル領域に制御ゲートラインを形成する段階と、
を含むことを特徴とする請求項1に記載のスプリットゲート型フラッシュメモリ装置の製造方法。 - 前記(g)段階は、
前記制御ゲート導電膜部分を露出させる段階の後に、前記周辺回路領域にトランジスタゲート形成のためのフォトレジスト膜パターンを形成する段階をさらに含み、
前記制御ゲート導電膜を異方性エッチングして前記セル領域に制御ゲートラインを形成する時、周辺回路領域にはトランジスタゲートを形成することを特徴とする請求項16に記載のスプリットゲート型フラッシュメモリ装置の製造方法。
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