KR100685893B1 - 플래시 메모리 소자 및 그 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 11
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 27
- 238000002955 isolation Methods 0.000 claims abstract description 14
- 229920000642 polymer Polymers 0.000 claims abstract description 13
- 230000005641 tunneling Effects 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 28
- 229920005591 polysilicon Polymers 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 7
- 238000004380 ashing Methods 0.000 claims description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 238000004140 cleaning Methods 0.000 claims description 2
- 239000007789 gas Substances 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 17
- 230000015654 memory Effects 0.000 description 8
- 239000012535 impurity Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
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Abstract
본 발명은 플로팅 게이트를 평탄도를 향상시키도록 한 플래시 메모리 소자 및 그 제조방법에 관한 것으로서, 필드 영역과 활성영역으로 정의된 반도체 기판의 필드 영역에 형성되는 소자 격리막과, 상기 소자 격리막과 에지 부분이 오랩되고 상기 오버랩된 부분이 상기 소자 격리막의 돌출된 만큼 식각되어 중앙 부분과 단차를 갖고 상기 반도체 기판의 활성영역에 터널링 산화막을 개재하여 형성되는 플로팅 게이트와, 상기 플로팅 게이트상에 차례로 형성되는 게이트 절연막 및 콘트롤 게이트를 포함하여 구성됨을 특징으로 한다.
플로팅 게이트, 폴리머, 포토레지스트, 평탄도
Description
도 1은 종래 기술에 따른 플래시 메모리 소자를 나타낸 평면도
도 2는 도 1의 A-A' 방향에 따른 플래시 메모리 소자의 단면도
도 3a 내지 도 3d는 종래 기술에 따른 플래시 메모리 소자의 제조방법을 나타낸 공정 단면도
도 4는 종래 기술에 의한 플래시 메모리 소자를 나타낸 사진
도 5a 내지 도 5f는 본 발명에 의한 플래시 메모리 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호 설명
101 : 반도체 기판 102 : 버퍼 산화막
103 : 필드 산화막 104 : 터널링 산화막
105 : 플로팅 게이트 106 : 반사 방지막
107 : 포토레지스트 108 : 폴리머
109 : ONO막 110 : 콘트롤 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 플로팅 게이트(floating gate)의 평탄도를 향상시키도록 한 플래시 메모리 소자 및 그 제조방법에 관한 것이다.
일반적으로 비휘발성 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC Bios용, Set-top Box, 프린터(printer) 및 네트워크 서버(network server) 등의 데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.
이러한 비휘발성 메모리 중에서도 전기적으로 메모리 셀의 데이터를 일괄적으로 또는 섹터(sector) 단위로 소거하는 기능을 가지고 있는 EEPROM(Electrically Erasable Programmable Read-Only Memory)형 비휘발성 메모리장치는 프로그램시 드레인 측에 채널 열 전자(channel hot electron)를 형성시켜 전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱전압을 증가시킨다.
반면에, 비휘발성 메모리장치의 소거 동작은 소오스/기판과 플로팅 게이트간의 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱전압을 낮춘다.
한편, EEPROM형 비휘발성 메모리 장치의 대표적인 셀 구조로는 단순 적층(stack) 구조의 ETOX셀과 1셀 당 2개의 트랜지스터로 이루어진 스프릿 게이트(spite gate)형 셀을 들 수 있다.
상기 ETOX 셀은 게이트를 구성하는 전하 저장용 플로팅 게이트(floating gate) 및 구동전원이 인가되는 컨트롤 게이트(control gate)가 적층된 구조인데 반하여, 스프릿 게이트형 셀은 2개의 트랜지스터 즉, 셀을 선택하기 위한 선택 트랜지스터(Selection Transistor)와, 데이터를 저장하는 메모리 트랜지스터(Memory transistor)가 하나의 메모리 셀을 구성한다.
상기 메모리 트랜지스터는 전하를 저장하는 플로팅 게이트와 메모리 트랜지스터를 제어하기 위한 콘트롤 게이트 및 이들 사이에 개재된 게이트 절연막으로 구성된다.
도 1은 종래 기술에 따른 플래시 메모리 소자를 나타낸 평면도이고, 도 2는 도 1의 A-A' 방향에 따른 플래시 메모리 소자의 단면도이다.
도 1 및 도 2에 도시된 바에 따르면, 반도체 기판(11)에 일방향으로 필드 산화막(12)이 형성되어 반도체 기판(11)을 필드 영역과 활성영역으로 구분하고 있다.
그리고, 활성영역의 반도체 기판(11)을 가로지르며 에지 부분이 필드 산화막(12)과 오버랩되게 플로팅 게이트(15)가 형성되어 있고, 상기 플로팅 게이트(15) 상부에서 상기 플로팅 게이트(15)와 오버랩되게 콘트롤 게이트(17)가 형성되어 있다.
한편, 상기 플로팅 게이트(15)와 반도체 기판(11) 사이에는 터널 산화막(14)이 형성되어 있고, 상기 콘트롤 게이트(17)와 플로팅 게이트(15) 사이에는 ONO막(16)이 형성되어 있다.
여기서, 상기 플로팅 게이트(15)는 전하를 저장하기 위한 수단이고, 상기 콘트롤 게이트(17)는 플로팅 게이트(15)에 전압을 유기시키기 위한 수단이다.
그리고, 상기 플로팅 게이트(15) 및 콘트롤 게이트(17) 양측의 활성영역의 반도체 기판(11)에는 소오스/드레인 영역(18,19)이 형성되어 있고, 상기 드레인 영역(19)상에는 드레인 콘택(20)이 형성되어 있다.
도 3a 내지 도 3d는 종래 기술에 따른 플래시 메모리 소자의 제조방법을 나타낸 공정 단면도이다.
도 3a에 도시한 바와 같이, 반도체 기판(11)상에 버퍼 산화막(13)을 형성하고 포토 및 식각 공정으로 필드 영역이 될 부분의 반도체 기판(11)이 노출되도록 상기 버퍼 산화막(13)을 선택적으로 제거한다.
이어, 상기 버퍼 산화막(13)을 마스크로 반도체 기판(11)에 트랜치(trench)를 형성하고, 상기 트랜치내에 산화막을 매립하여 STI 구조의 필드 산화막(12)을 형성한다.
그리고, 도면에는 도시되어 있지 않았지만 불순물 이온을 주입하여 웰(well)을 형성한다.
도 3b에 도시한 바와 같이, 상기 버퍼 산화막(13)을 제거하고, 상기 반도체 기판(11) 상에 터널 산화막(14)을 형성한 다음에 전면에 제 1 폴리실리콘막(15a)을 증착한다.
도 3c에 도시한 바와 같이, 포토 및 식각 공정으로 활성영역의 반도체 기판(11) 및 이에 인접한 필드 산화막(12)상에 남도록 상기 제 1 폴리실리콘막(15a)을 선택적으로 제거하여 제 1 폴리실리콘 패턴(15b)을 형성한다.
도 3d에 도시하는 바와 같이 상기 제 1 폴리실리콘 패턴(15b)을 포함한 반도 체 기판(11) 전면에 ONO막(16)과 제 2 폴리실리콘막을 차례로 형성한다. 그리고, 포토레지스트(도시하지 않음)를 도포하고 상기 활성영역을 가로지르는 방향으로 상기 제 2 폴리실리콘막이 노출되도록 상기 포토레지스트를 패터닝한다.
이어서, 패터닝된 포토레지스트를 마스크로 상기 제 2 폴리실리콘막, ONO막(16), 제 1 폴리실리콘 패턴(15b)을 식각하여 콘트롤 게이트(17), ONO막(16), 플로통 게이트(15)로 이루어진 적층 게이트를 형성한다.
이후, 도시하지는 않았지만 상기 콘트롤 게이트(17)를 마스크로 활성영역의 반도체 기판(11)에 불순물 이온을 주입하여 소오스/드레인 영역(18,19)을 형성하고, 전면에 층간 절연막을 형성한 다음 상기 층간 절연막에 상기 드레인 영역(19)을 비트라인(BL)에 연결시키기 위한 드레인 콘택(20)을 형성한다.
도 4는 종래 기술에 의한 플래시 메모리 소자를 나타낸 사진이다.
도 4에서와 같이, 플로팅 게이트의 형성시 하부의 STI(shallow trench isolation) 구조를 갖는 소자 격리막에 의해서 플로팅 게이트의 중앙 부분과 에지 부분의 평탄도 차이가 발생한다.
따라서 상기 플로팅 게이트의 전면에 ONO막을 형성할 때 ONO막에 대해서도 동일하게 평탄도가 불량하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 플로팅 게이트를 평탄도를 향상시키도록 한 플래시 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 플래시 메모리 소자는 필드 영역과 활성영역으로 정의된 반도체 기판의 필드 영역에 형성되는 소자 격리막과, 상기 소자 격리막과 에지 부분이 오버랩되고 상기 오버랩된 부분이 상기 소자 격리막의 돌출된 만큼 식각되어 중앙 부분과 단차를 갖고 상기 반도체 기판의 활성영역에 터널링 산화막을 개재하여 형성되는 플로팅 게이트와, 상기 플로팅 게이트상에 차례로 형성되는 게이트 절연막 및 콘트롤 게이트를 포함하여 구성됨을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 플래시 메모리 소자의 제조방법은 활성 영역과 필드 영역으로 정의된 반도체 기판의 필드 영역에 소자 격리막을 형성하는 단계와, 상기 반도체 기판의 활성 영역에 터널링 산화막을 형성하는 단계와, 상기 터널링 산화막을 포함한 반도체 기판의 전면에 폴리 실리콘막을 형성하는 단계와, 상기 폴리 실리콘막상에 포토레지스트를 도포한 후 선택적으로 패터닝하여 플로팅 게이트 영역을 정의하는 단계와, 상기 패터닝된 포토레지스트를 마스크로 상기 소자 격리막과 오버랩된 부분을 포함하여 상기 노출된 폴리 실리콘막을 표면으로부터 소정두께만큼 식각하는 단계와, 상기 포토레지스트의 측면에 폴리머를 형성하는 단계와, 상기 포토레지스트 및 폴리머를 마스크로 이용하여 상기 폴리 실리콘막을 선택적으로 제거하여 플로팅 게이트를 형성하는 단계와, 상기 포토레지스트 및 폴리머를 제거하는 단계와, 상기 플로팅 게이트 상에 게이트 절연막을 개재하여 콘트롤 게이트를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 플래시 메모리 소자 및 그 제조방법을 설명하면 다음과 같다.
본 발명에 의한 플래시 메모리 소자는 도 5f에 도시한 바와 같이, 필드 영역과 활성영역으로 정의된 반도체 기판(101)의 필드 영역에 형성되는 필드 산화막(103)과, 상기 필드 산화막(103)과 에지 부분이 오버랩되고 상기 오버랩된 부분이 상기 필드 산화막(103)의 돌출된 만큼 식각되어 중앙 부분과 단차를 갖고 상기 반도체 기판(101)의 활성영역에 터널링 산화막(104)을 개재하여 형성되는 플로팅 게이트(105)와, 상기 플로팅 게이트(105)상에 차례로 형성되는 ONO막(109) 및 콘트롤 게이트(110)를 포함하여 구성되어 있다.
도 5a 내지 도 5f는 본 발명에 의한 플래시 메모리 소자의 제조방법을 나타낸 공정단면도이다.
도 5a에 도시한 바와 같이, 반도체 기판(101)상에 버퍼 산화막(102)을 형성하고 포토 및 식각 공정으로 필드 영역이 될 부분의 반도체 기판(101)이 노출되도록 상기 버퍼 산화막(102)을 선택적으로 제거한다.
이어, 상기 버퍼 산화막(102)을 마스크로 반도체 기판(101)에 소정 깊이를 갖는 트랜치(trench)를 형성하고, 상기 트랜치내에 산화막을 매립하여 STI 구조의 필드 산화막(103)을 형성한다.
그리고, 도면에는 도시되어 있지 않았지만 불순물 이온을 주입하여 웰(well)을 형성한다.
도 5b에 도시한 바와 같이, 상기 버퍼 산화막(102)을 제거하고, 상기 반도체 기판(102) 상에 터널 산화막(104)을 형성한 다음에 전면에 제 1 폴리실리콘막(105a)을 증착한다.
이어, 상기 제 1 폴리 실리콘막(105a)상에 반사 방지막(106)을 형성하고, 상기 반사 방지막(106)상에 포토레지스트(107)를 도포한다.
이어, 노광 및 현상 공정으로 상기 포토레지스트(107)를 패터닝하여 플로팅 게이트 영역을 정의한다.
여기서, 상기 패터닝된 포토레지스트(107)는 상기 필드 산화막(103)을 제외한 반도체 기판(101)의 활성 영역상에만 잔류하게 된다.
도 5c에 도시한 바와 같이, 상기 패터닝된 포토레지스트(107)를 마스크로 이용하여 상기 반사 방지막(106)을 선택적으로 제거하고, 계속해서 상기 제 1 폴리 실리콘막(105a)을 표면으로부터 소정 두께만큼 선택적으로 식각하여 제거한다.
여기서, 상기 제 1 폴리 실리콘막(105a)이 제거된 부분은 상기 필드 산화막(103)과 오버랩된 부분을 포함하여 노출된 부분이 표면으로부터 소정두께만큼 선택적으로 제거된다.
도 5d에 도시한 바와 같이, 상기 포토레지스트(107)를 포함한 전면에 불소(F) 계열 가스를 이용하여 상기 포토레지스트(107)의 측면에 폴리머(108)를 생성한다.
이어, 상기 폴리머(108) 및 포토레지스트(107)를 마스크로 이용하여 상기 제 1 폴리 실리콘막(105a)을 선택적으로 식각하여 제 1 폴리 실리콘 패턴(105b)을 형 성한다.
도 5e에 도시한 바와 같이, 상기 반도체 기판(101)에 산소(O2) 애싱 처리 및 세정 공정을 실시하여 상기 포토레지스트(107) 및 폴리머(108)를 제거한다.
도 5f에 도시한 바와 같이, 상기 제 1 폴리실리콘 패턴(105b)을 포함한 반도체 기판(101) 전면에 ONO막(109)과 제 2 폴리실리콘막을 차례로 형성한다.
그리고, 포토레지스트(도시하지 않음)를 도포하고 상기 활성영역을 가로지르는 방향으로 상기 제 2 폴리실리콘막이 노출되도록 상기 포토레지스트를 패터닝한다.
이어서, 패터닝된 포토레지스트를 마스크로 상기 제 2 폴리실리콘막, ONO막(109), 제 1 폴리실리콘 패턴(105b)을 선택적으로 식각하여 콘트롤 게이트(110), ONO막(109), 플로팅 게이트(105)로 이루어진 적층 게이트를 형성한다.
이후, 도시하지는 않았지만 상기 콘트롤 게이트(110)를 마스크로 활성영역의 반도체 기판(101)에 불순물 이온을 주입하여 소오스/드레인 영역을 형성하고, 전면에 층간 절연막을 형성한 다음 상기 층간 절연막에 상기 드레인 영역을 비트라인에 연결시키기 위한 드레인 콘택을 형성한다.
상기와 같이 제조된 본 발명에 의한 플래시 메모리 소자는 프로그래밍(programming)시 콘트롤 게이트(110)에 워드라인(WL), 드레인 영역에 비트라인(BL)을 통해 프로그래밍 전압을 인가한다. 그러면, 드레인 영역의 전자는 터널 산화막(104)을 거쳐 플로팅 게이트(105)쪽으로 핫-캐리어(hot-carrier) 방식으로 주입되 어 셀 트랜지스터의 프로그램이 수행된다.
반면에, 데이터 소거(erase)시 소오스 영역에 소오스 라인(SL)을 통해 소거 전압을 인가한다. 그러면, 플로팅 게이트(105)에 주입된 전자는 다시 터널 산화막(104)을 통해 채널쪽으로 방출되고 셀 트랜지스터의 문턱 전압을 낮추어 소거가 수행된다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명에 의한 플래시 메모리 소자 및 그 제조방법은 다음과 같은 효과가 있다.
즉, 플로팅 게이트의 모서리 부분 보다 상세히 말하면, 소자 격리막과 오버랩된 부분을 표면으로부터 소정두께만큼 선택적으로 식각하여 플로팅 게이트를 형성함으로써 중앙 부분과 에지 부분의 단차를 최소화하여 플로팅 게이트의 평탄도를 향상시킬 수 있다.
Claims (6)
- 필드 영역과 활성영역으로 정의된 반도체 기판의 필드 영역에 형성되는 소자 격리막과,상기 소자 격리막과 에지 부분이 오버랩되고 상기 오버랩된 부분이 상기 소자 격리막의 돌출된 만큼 식각되어 중앙 부분과 단차를 갖고 상기 반도체 기판의 활성영역에 터널링 산화막을 개재하여 형성되는 플로팅 게이트와,상기 플로팅 게이트상에 차례로 형성되는 게이트 절연막 및 콘트롤 게이트를 포함하여 구성됨을 특징으로 하는 플래시 메모리 소자.
- 제 1 항에 있어서, 상기 게이트 절연막은 ONO막인 것을 특징으로 하는 플래시 메모리 소자.
- 활성 영역과 필드 영역으로 정의된 반도체 기판의 필드 영역에 소자 격리막을 형성하는 단계;상기 반도체 기판의 활성 영역에 터널링 산화막을 형성하는 단계;상기 터널링 산화막을 포함한 반도체 기판의 전면에 폴리 실리콘막을 형성하는 단계;상기 폴리 실리콘막상에 포토레지스트를 도포한 후 선택적으로 패터닝하여 플로팅 게이트 영역을 정의하는 단계;상기 패터닝된 포토레지스트를 마스크로 상기 소자 격리막과 오버랩된 부분을 포함하여 상기 노출된 폴리 실리콘막을 표면으로부터 소정두께만큼 식각하는 단계;상기 포토레지스트의 측면에 폴리머를 형성하는 단계;상기 포토레지스트 및 폴리머를 마스크로 이용하여 상기 폴리 실리콘막을 선택적으로 제거하여 플로팅 게이트를 형성하는 단계;상기 포토레지스트 및 폴리머를 제거하는 단계;상기 플로팅 게이트 상에 게이트 절연막을 개재하여 콘트롤 게이트를 형성하는 단계를 포함하여 형성함을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 3 항에 있어서, 상기 폴리머는 F 계열의 가스를 이용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 3 항에 있어서, 상기 포토레지스트 및 폴리머는 산소 애싱 및 세정 공정을 통해 제거하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 3 항에 있어서, 상기 포토레지스트를 도포하기 전에 상기 폴리 실리콘막상에 반사 방지막을 형성하는 단계를 더 포함하여 형성함을 특징으로 하는 플래시 메모리 소자의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050053952A KR100685893B1 (ko) | 2005-06-22 | 2005-06-22 | 플래시 메모리 소자 및 그 제조방법 |
| US11/454,350 US7537992B2 (en) | 2005-06-22 | 2006-06-16 | Method for manufacturing flash memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050053952A KR100685893B1 (ko) | 2005-06-22 | 2005-06-22 | 플래시 메모리 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060134347A KR20060134347A (ko) | 2006-12-28 |
| KR100685893B1 true KR100685893B1 (ko) | 2007-02-26 |
Family
ID=37568063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050053952A KR100685893B1 (ko) | 2005-06-22 | 2005-06-22 | 플래시 메모리 소자 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7537992B2 (ko) |
| KR (1) | KR100685893B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100808800B1 (ko) * | 2006-08-31 | 2008-02-29 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| JP5446558B2 (ja) * | 2009-08-04 | 2014-03-19 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020096466A (ko) * | 2001-06-20 | 2002-12-31 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| KR20050002304A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 플래시 메모리소자의 플로팅 게이트 및 그 형성방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311049B1 (ko) * | 1999-12-13 | 2001-10-12 | 윤종용 | 불휘발성 반도체 메모리장치 및 그의 제조방법 |
| KR100337239B1 (ko) | 2000-09-07 | 2002-05-30 | 최형기 | 텔레비젼 프론트 마스크 공용화를 위한 브라운관의 조립 구조 및 그 방법 |
| US6709986B2 (en) * | 2001-06-28 | 2004-03-23 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor memory device by using photoresist pattern exposed with ArF laser beam |
| JP2003162673A (ja) | 2001-11-27 | 2003-06-06 | World:Kk | 稼動状況に基づく商品選別システム |
| US6713332B2 (en) * | 2002-05-13 | 2004-03-30 | Macronix International Co., Ltd. | Non-volatile memory device with enlarged trapping layer |
| US6867063B1 (en) * | 2002-09-30 | 2005-03-15 | Advanced Micro Devices, Inc. | Organic spin-on anti-reflective coating over inorganic anti-reflective coating |
| KR20040061972A (ko) * | 2002-12-31 | 2004-07-07 | 동부전자 주식회사 | 비휘발성 메모리 소자의 제조방법 |
| TWI253760B (en) * | 2004-11-19 | 2006-04-21 | Powerchip Semiconductor Corp | Methods of forming gate and flash having thereof |
| KR100731115B1 (ko) * | 2005-11-04 | 2007-06-22 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자 및 그 제조 방법 |
-
2005
- 2005-06-22 KR KR1020050053952A patent/KR100685893B1/ko not_active IP Right Cessation
-
2006
- 2006-06-16 US US11/454,350 patent/US7537992B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020096466A (ko) * | 2001-06-20 | 2002-12-31 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
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Non-Patent Citations (2)
| Title |
|---|
| 1020020096466 * |
| 1020050002304 * |
Also Published As
| Publication number | Publication date |
|---|---|
| US7537992B2 (en) | 2009-05-26 |
| KR20060134347A (ko) | 2006-12-28 |
| US20060292796A1 (en) | 2006-12-28 |
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