KR100808800B1 - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자는, 반도체 기판에 형성된 터널 옥사이드와, 터널 옥사이드 위에 형성되며 상부 표면이 요철 형상으로 형성된 플로팅 게이트와, 플로팅 게이트 위에 형성된 ONO막과, ONO막 위에 형성된 제어 게이트를 포함한다.
또한 본 발명에 따른 반도체 소자 제조방법은, 반도체 기판에 터널 옥사이드를 형성하는 단계와, 터널 옥사이드 위에 폴리실리콘 및 포토 레지스트를 형성하고 식각하여 플로팅 게이트를 형성하는 단계와, 플로팅 게이트 상부에 잔류물이 존재하도록 포토 레지스트에 대한 언더 애싱(under ashing)을 수행하는 단계와, 잔류물을 마스크로 하여 블랭크 식각(blank etch)을 수행하고 플로팅 게이트의 상부 표면을 요철 형상으로 형성하는 단계와, 플로팅 게이트 위에 ONO막을 증착하는 단계와, ONO막 위에 제어 게이트를 형성하는 단계를 포함한다.
또한 본 발명에 따른 반도체 소자 제조방법은, 기판에 터널 옥사이드를 형성하는 단계와, 터널 옥사이드 위에 플로팅 게이트를 형성하고 블랭크 식각을 수행하여 플로팅 게이트의 상부 표면을 국부적으로 손상시키고 플로팅 게이트의 상부에 잔류물을 형성하는 단계와, 습식 식각과 세정을 동시에 수행하여 플로팅 게이트의 상부 표면을 요철 형상으로 형성하는 단계와, 플로팅 게이트를 패터닝하고 ONO막을 증착하는 단계와, ONO막 위에 제어 게이트를 형성하는 단계를 포함한다.
Description
도 1 및 도 2는 종래 반도체 소자의 구조를 나타낸 도면.
도 3 내지 도 7은 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 도면.
도 8 내지 도 12는 본 발명의 다른 실시 예에 따른 반도체 소자 제조방법을 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
31, 51... 반도체 기판 33, 53... 터널 옥사이드
35, 55... 플로팅 게이트 37, 57... 포토 레지스트
39, 59... 잔류물 41, 61... ONO막
43, 63... 제어 게이트 45, 65... 스페이서
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자에 있어서, 메모리 셀의 성능을 결정하는 중요한 파라미터는 게 이트 결합 계수이다. 게이트 결합 계수는 플로팅 게이트의 전위에 중요한 영향을 준다. 보다 높은 게이트 결합 계수는 플로팅 게이트의 전위를 메모리 셀의 제어 게이트에 주어진 전위에 대한 제어 게이트의 전위에 근접하게 만든다. 주어진 제어 게이트에 대한 전위가 주어진 제어 게이트 바이어스에 대한 제어 게이트의 전위에 근접할수록, 보다 높은 프로그램 및 소거 효율 및 판독 속도를 포함한, 메모리 셀의 성능이 보다 좋아진다. 높은 게이트 결합 비율은 플래시 칩 설계를 간소화하는, 특히 보다 낮은 전원 전압에 대해, 메모리 셀의 동작 전압을 낮출 수 있다.
게이트 결합 계수를 결정하는 중요한 요인은 터널 옥사이드 커패시턴스에 대한 폴리실리콘간 커패시턴스이다. 폴리실리콘간 커패시턴스가 증가함에 따라, 그리고, 터널 옥사이드 커패시턴스가 감소함에 따라, 게이트 결합 계수는 증가한다. 터널 옥사이드 커패시턴스는, 최대 판독 전류를 제공하면서 전하 보존 특성을 보장하는 최소 두께에 기반하여 선택된 터널 옥사이드 두께에 의해 결정되고, 독립적으로 스케일링될 수 없다. 플래시 셀에서의 터널 옥사이드 두께의 일례는 약 90-95Å이다. 폴리실리콘간 커패시터의 표면적을 증가시키거나, 또는 ONO 층의 두께를 감소시킴으로써, 폴리실리콘간 커패시턴스가 증가될 수 있다. 그러나, ONO 혼합층 두께가 감소됨에 따라, 전하 캐리어를 보존하기 위한 플로팅 게이트의 능력이 감소되기 때문에, ONO 층의 두께는 많이 감소될 수 없다. 통상적으로, 플래시와 같은 비휘발성 기술에서, ONO 층의 두께는, 플로팅 게이트 내의 전하 보유력이 절충될 수 있는 값 이상의 최소 가능 값 또는 그 값에 근접하게 감소된다.
게이트 결합 계수는 또한 터널 옥사이드 표면적에 대한 폴리실리콘간 커패시 터의 표면적의 비율을 증가시킴으로써 증가될 수 있다. ONO 커패시터의 표면적은 셀 액티브 폭 및 폴리실리콘층(12)과 STI 영역(11A-11B)간 오버랩을 포함한 폴리실리콘층(12)의 전체 폭, 및 폴리실리콘층(12) 측벽에 의해 결정된다. 터널 옥사이드 커패시터의 표면적은 셀 액티브 폭에 의해 결정된다. 따라서, 폴리1(층(12))과 절연막간 오버랩을 증가시킴으로써 게이트 결합이 증가될 수 있다. 이것은 폴리1-폴리1 간격을 결정하기 위해 절연막 공간(절연막 크기)을 증가시킬 필요가 있다. 그러나, 절연막 공간의 증가는 보다 큰 셀 크기를 초래한다. 사실상, 셀 크기 감소의 일반적 경향은 플래시 메모리 트랜지스터의 액티브 셀 폭에서의 감소, 절연막 간격 및 폴리실리콘(12)과 STI(11A-11B)간 오버랩의 감소를 초래하였다.
보다 작은 폴리실리콘(12)과 STI(11A-11B) 오버랩은 게이트 결합 계수를 감소시키고, 결과적으로, 프로그램 및 소거 효율과 판독 속도를 포함한 메모리 셀의 성능에 불리하게 작용한다. 따라서, 메모리 셀 트랜지스터의 크기를 축소하는 것은 종래 기술에서 셀 성능을 향상시키는 능력을 제한한다.
따라서, 메모리 칩의 성능을 저하시키지 않고 트랜지스터의 크기를 감소시킬 수 있도록 비휘발성 메모리 트랜지스터의 게이트 결합 계수를 향상시키기 위한 셀 구조 및 이를 형성하기 위한 방법을 제공하는 것이 요구된다.
본 발명은 제어-플로팅 게이트 결합 계수를 증가시켜, 소형으로 제조되면서도 소자 특성을 향상시킬 수 있는 반도체 소자 및 그 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 반도체 소자는, 반도체 기판에 형성된 터널 옥사이드; 상기 터널 옥사이드 위에 형성되며, 상부 표면이 요철 형상으로 형성된 플로팅 게이트; 상기 플로팅 게이트 위에 형성된 ONO막; 상기 ONO막 위에 형성된 제어 게이트; 를 포함한다.
또한 본 발명에 의하면, 상기 ONO막의 하부 표면 및 상부 표면이 요철 형상으로 형성된다.
또한 본 발명에 의하면, 상기 제어 게이트의 하부 표면이 요철 형상으로 형성된다.
또한 본 발명에 의하면, 상기 제어 게이트, 상기 ONO막, 상기 플로팅 게이트의 측면에 형성된 스페이서를 더 포함한다.
또한 상기 목적을 달성하기 위하여 본 발명에 따른 반도체 소자 제조방법은, 반도체 기판에 터널 옥사이드를 형성하는 단계; 상기 터널 옥사이드 위에 폴리실리콘 및 포토 레지스트를 형성하고 식각하여 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트 상부에 잔류물이 존재하도록 상기 포토 레지스트에 대한 언더 애싱(under ashing)을 수행하는 단계; 상기 잔류물을 마스크로 하여 블랭크 식각(blank etch)을 수행하고 상기 플로팅 게이트의 상부 표면을 요철 형상으로 형성하는 단계; 상기 플로팅 게이트 위에 ONO막을 증착하는 단계; 상기 ONO막 위에 제어 게이트를 형성하는 단계; 를 포함한다.
또한 본 발명에 의하면, 상기 ONO막의 하부 표면 및 상부 표면이 요철 형상 으로 형성된다.
또한 본 발명에 의하면, 상기 제어 게이트의 하부 표면이 요철 형상으로 형성된다.
또한 본 발명에 의하면 상기 제어 게이트, 상기 ONO막, 상기 플로팅 게이트의 측면에 스페이서를 형성하는 단계를 더 포함한다.
또한 상기 목적을 달성하기 위하여 본 발명에 따른 반도체 소자 제조방법은, 반도체 기판에 터널 옥사이드를 형성하는 단계; 상기 터널 옥사이드 위에 플로팅 게이트를 형성하고 블랭크 식각(blank etch)을 수행하여, 상기 플로팅 게이트의 상부 표면을 국부적으로 손상시키고, 상기 플로팅 게이트의 상부에 잔류물을 형성하는 단계; 상기 결과물에 대하여 습식 식각과 세정을 동시에 수행하여, 상기 플로팅 게이트의 상부 표면을 요철 형상으로 형성하는 단계; 상기 플로팅 게이트를 패터닝하고, 상기 플로팅 게이트 위에 ONO막을 증착하는 단계; 상기 ONO막 위에 제어 게이트를 형성하는 단계; 를 포함한다.
또한 본 발명에 의하면, 상기 ONO막의 하부 표면 및 상부 표면이 요철 형상으로 형성된다.
또한 본 발명에 의하면, 상기 제어 게이트의 하부 표면이 요철 형상으로 형성된다.
또한 본 발명에 의하면 상기 제어 게이트, 상기 ONO막, 상기 플로팅 게이트의 측면에 스페이서를 형성하는 단계를 더 포함한다.
이와 같은 본 발명에 의하면, 제어-플로팅 게이트 결합 계수를 증가시켜, 소 형으로 제조되면서도 소자 특성을 향상시킬 수 있는 장점이 있다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세히 설명한다.
본 발명에서는 불균일한 게이트 표면 영역으로 인한 제어-플로팅 게이트 결합 계수를 증가시키는 비휘발성 메모리 셀을 제조하는 방안을 제시한다. 본 발명의 메모리 트랜지스터에서, 게이트간 유전체와 제어 게이트 사이의 계면 표면적 뿐만 아니라, 플로팅 게이트와 게이트간 유전체 사이의 계면 표면적을 불균일한 표면으로 인하여 증가시키는 플로팅 게이트가 형성된다. 결과적으로, 게이트간 커패시턴스 및 게이트 결합 계수가 증가된다. 높은 게이트 결합 계수는 높은 프로그램 및 소거 효율 및 판독 속도를 갖는 작은 크기의 메모리 셀의 제작을 가능하게 한다. 본 발명의 메모리 셀은 플래시 메모리 셀, EEPROM 셀, 및 플로팅 게이트를 갖는 모든 형태의 비휘발성 메모리 셀을 포함한다.
도 3 내지 도 7은 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 도 면이다.
본 발명에 따른 반도체 소자 제조방법에 의하면, 도 3 내지 도 7에 나타낸 바와 같이, 플로팅 게이트의 표면을 국부적으로 식각 함으로써 거칠게 하여 결과적으로 높은 결합계수를 갖는 반도체 소자를 형성할 수 있게 된다.
본 발명에 따른 반도체 소자 제조방법에 의하면, 도 3에 나타낸 바와 같이, 반도체 기판(31)에 터널 옥사이드(33)를 형성한다. 그리고, 상기 터널 옥사이드(33) 위에 폴리실리콘 및 포토 레지스트(37)를 형성하고 식각하여 플로팅 게이트(35)를 형성한다.
상기 플로팅 게이트(35)에 대한 식각은 반응성 이온 식각(RIE) 방식으로 수행될 수 있으며, 상기 플로팅 게이트(35)는 하나의 예로서 BCM 공정으로 형성될 수 있다.
이어서, 도 4에 나타낸 바와 같이, 상기 플로팅 게이트(33) 상부에 잔류물(39)이 존재하도록 상기 포토 레지스트(37)에 대한 언더 애싱(under ashing)을 수행한다. 이때 언더 애싱에 의하여 상기 플로팅 게이트(35) 상부 표면에 포토 레지시트 잔류물 및 식각에서 발생되는 폴리머 잔류물이 남을 수 있다.
그리고, 도 5 및 도 6에 나타낸 바와 같이, 상기 잔류물(39)을 마스크로 하여 블랭크 식각(blank etch)을 수행하고 상기 플로팅 게이트(35)의 상부 표면을 요철 형상으로 형성한다. 여기서 요철 형상으로 형성된다는 것은, 상기 플로팅 게이트(35) 표면이 거칠어 진다는 것을 의미하는 것이다.
이후, 도 7에 나타낸 바와 같이, 상기 플로팅 게이트(35) 위에 ONO막(41)과 제어 게이트(43)를 형성한다. 그리고, 상기 제어 게이트(43), 상기 ONO막(41), 상기 플로팅 게이트(35)의 측면에 스페이서(45)를 형성한다.
상기 ONO막(41)은 증착 방식에 의하여 형성될 수 있으며, 이에 따라 상기 ONO막(41)의 하부 표면 및 상부 표면이 요철 형상으로 형성될 수 있게 된다. 또한 상기 제어 게이트(43)는 증착 방식으로 형성될 수 있으며, 상기 제어 게이트(43)의 하부 표면이 요철 형상으로 형성될 수 있게 된다. 이에 따라 표면적이 넓어질 수 있게 된다.
이와 같은 반도체 소자 제조방법에 의하여 제조된 반도체 소자는, 반도체 기판(31)에 형성된 터널 옥사이드(33), 상기 터널 옥사이드(33) 위에 형성되며 상부 표면이 요철 형상으로 형성된 플로팅 게이트(35), 상기 플로팅 게이트(35) 위에 형성된 ONO막(41), 상기 ONO막(41) 위에 형성된 제어 게이트(43)를 포함한다.
이와 같은 구조를 갖는 반도체 소자는 제어-플로팅 게이트 결합 계수를 증가시켜, 소형으로 제조되면서도 소자 특성을 향상시킬 수 있게 된다.
한편, 도 8 내지 도 12는 본 발명의 다른 실시 예에 따른 반도체 소자 제조방법을 설명하기 위한 도면이다.
본 발명에 따른 반도체 소자 제조방법에 의하면, 도 8 내지 도 12에 나타낸 바와 같이, 플로팅 게이트의 표면을 국부적으로 습식 식각 함으로써 거칠게 하여 결과적으로 높은 결합계수를 갖는 반도체 소자를 형성할 수 있게 된다.
본 발명에 따른 반도체 소자 제조방법에 의하면, 도 8에 나타낸 바와 같이, 반도체 기판(51)에 터널 옥사이드(53)를 형성한다. 그리고, 상기 터널 옥사이 드(53) 위에 플로팅 게이트(55)를 형성하고 블랭크 식각(blank etch)을 수행하여, 상기 플로팅 게이트(55)의 상부 표면을 국부적으로 손상시키고, 상기 플로팅 게이트(55)의 상부에 잔류물(59)을 형성한다. 상기 플로팅 게이트(55)에 대한 식각은 반응성 이온 식각(RIE) 방식으로 수행될 수 있으며, 상기 잔류물(59)은 폴리머일 수 있다. 상기 폴리머는 식각에 의하여 생성되는 부산물일 수 있다.
이어서, 도 9에 나타낸 바와 같이, 상기 결과물에 대하여 습식 식각과 세정을 동시에 수행하여, 상기 플로팅 게이트(55)의 상부 표면을 요철 형상으로 형성한다. 여기서 요철 형상으로 형성된다는 것은, 상기 플로팅 게이트(55) 표면이 거칠어 진다는 것을 의미하는 것이다.
그리고, 도 10 내지 도 12에 나타낸 바와 같이, 패터닝된 포토 레지스트(57)를 이용하여 상기 플로팅 게이트(55)를 패터닝하고, 상기 플로팅 게이트(55) 위에 ONO막(61)을 증착한다. 이어서 상기 ONO막(61) 위에 제어 게이트(63)를 형성한다. 그리고, 상기 제어 게이트(63), 상기 ONO막(61), 상기 플로팅 게이트(55)의 측면에 스페이서(65)를 형성한다.
상기 ONO막(61)은 증착 방식에 의하여 형성될 수 있으며, 이에 따라 상기 ONO막(61)의 하부 표면 및 상부 표면이 요철 형상으로 형성될 수 있게 된다. 또한 상기 제어 게이트(63)는 증착 방식으로 형성될 수 있으며, 상기 제어 게이트(63)의 하부 표면이 요철 형상으로 형성될 수 있게 된다. 이에 따라 표면적이 넓어질 수 있게 된다.
이와 같은 반도체 소자 제조방법에 의하여 제조된 반도체 소자는, 반도체 기 판(51)에 형성된 터널 옥사이드(53), 상기 터널 옥사이드(53) 위에 형성되며 상부 표면이 요철 형상으로 형성된 플로팅 게이트(55), 상기 플로팅 게이트(55) 위에 형성된 ONO막(61), 상기 ONO막(61) 위에 형성된 제어 게이트(63)를 포함한다.
이와 같은 구조를 갖는 반도체 소자는 제어-플로팅 게이트 결합 계수를 증가시켜, 소형으로 제조되면서도 소자 특성을 향상시킬 수 있게 된다.
이상의 설명에서와 같이 본 발명에 따른 반도체 소자 및 그 제조방법에 의하면, 제어-플로팅 게이트 결합 계수를 증가시켜, 소형으로 제조되면서도 소자 특성을 향상시킬 수 있는 장점이 있다.
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- 반도체 기판에 터널 옥사이드를 형성하는 단계;상기 터널 옥사이드 위에 폴리실리콘 및 포토 레지스트를 형성하고 식각하여 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트 상부에 잔류물이 존재하도록 상기 포토 레지스트에 대한 언더 애싱(under ashing)을 수행하는 단계;상기 잔류물을 마스크로 하여 블랭크 식각(blank etch)을 수행하고 상기 플로팅 게이트의 상부 표면을 요철 형상으로 형성하는 단계;상기 플로팅 게이트 위에 ONO막을 증착하는 단계;상기 ONO막 위에 제어 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 5항에 있어서,상기 ONO막의 하부 표면 및 상부 표면이 요철 형상으로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 5항에 있어서,상기 제어 게이트의 하부 표면이 요철 형상으로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 5항에 있어서,상기 제어 게이트, 상기 ONO막, 상기 플로팅 게이트의 측면에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 반도체 기판에 터널 옥사이드를 형성하는 단계;상기 터널 옥사이드 위에 플로팅 게이트를 형성하고 블랭크 식각(blank etch)을 수행하여, 상기 플로팅 게이트의 상부 표면을 국부적으로 손상시키고, 상기 플로팅 게이트의 상부에 잔류물을 형성하는 단계;상기 플로팅 게이트에 대하여 습식 식각과 세정을 동시에 수행하여, 상기 플로팅 게이트의 상부 표면을 요철 형상으로 형성하는 단계;상기 플로팅 게이트를 패터닝하고, 상기 플로팅 게이트 위에 ONO막을 증착하는 단계;상기 ONO막 위에 제어 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 9항에 있어서,상기 ONO막의 하부 표면 및 상부 표면이 요철 형상으로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 9항에 있어서,상기 제어 게이트의 하부 표면이 요철 형상으로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 9항에 있어서,상기 제어 게이트, 상기 ONO막, 상기 플로팅 게이트의 측면에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
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