KR20050068908A - 비 휘발성 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 비 휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 본 발명에서는 양극산화 공정(Anodizing process), 가열공정, 습식식각 공정(Wet etching process) 등의 연속 진행을 통해, 플로팅 게이트 패턴의 표면에 일련의 요철을 추가 형성하고, 이를 통해, 플로팅 게이트 패턴 및 컨트롤 게이트 패턴의 유효 접합면을 극대화시킴으로써, 최종 완성되는 소자가 최소의 사이즈를 유지하면서도, 플로팅 게이트 패턴 및 컨트롤 게이트 패턴간의 접합률(Coupling ratio)을 최적의 상태로 유지할 수 있도록 유도할 수 있다.
물론, 이러한 요철의 추가 형성을 통해, 플로팅 게이트 패턴 및 컨트롤 게이트 패턴간의 접합률이 극대화되는 경우, 최종 완성되는 소자는 자신에게 주어진 일련의 소거 동작, 프로그램 동작, 읽기 동작 등을 별도의 문제점 없이, 정상적으로 수행할 수 있게 된다.
Description
본 발명은 비 휘발성 메모리 소자에 관한 것으로, 좀더 상세하게는 플로팅 게이트 패턴(Floating gate pattern)의 표면에 다수의 요철을 추가 형성하고, 이를 통해, 플로팅 게이트 패턴 및 컨트롤 게이트 패턴(Control gate pattern)의 유효 접합면을 극대화시킴으로써, 최종 완성되는 소자가 최소의 사이즈를 유지하면서도, 플로팅 게이트 패턴 및 컨트롤 게이트 패턴간의 접합률(Coupling ratio)을 최적의 상태로 유지할 수 있도록 유도할 수 있는 비 휘발성 메모리 소자에 관한 것이다. 또한, 본 발명은 이러한 비 휘발성 메모리 소자를 제조하는 방법에 관한 것이다.
최근, 전기적으로 데이터를 프로그램 하거나, 소거할 수 있는 비 휘발성 메모리, 예컨대, 플래쉬 메모리(Flash memory)에 대한 수요가 급증하면서, 비 휘발성 메모리를 이루는 각 구조물들의 기하학적 구조 또한 많은 구조변화를 겪고 있다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 비 휘발성 메모리는 통상, 소자 분리막(2)에 의해 활성 영역이 정의된 반도체 기판(1)의 전면에 형성된 터널 절연막(3)과, 이 터널 절연막(3)의 상부에 배치된 플로팅 게이트 패턴(4)과, 이 플로팅 게이트 패턴(4)의 상부에 형성된 ONO 패턴(5:Oxide-Nitride-Oxide pattern; 이하, "ONO 패턴"이라 칭함)과, 이 ONO 패턴(5)의 상부에 형성된 컨트롤 게이트 패턴(6)이 조합된 구성을 취하게 된다. 이 경우, 반도체 기판(1)의 일부에는 소오스/드레인 확산층(도시 안됨)이 추가 배치된다.
이러한 종래의 체제 하에서, 플로팅 게이트 패턴(4), ONO 패턴(5) 및 컨트롤 게이트 패턴(6) 간의 접합률을 증가시키는 작업은 최종 완성되는 비 휘발성 메모리의 성능을 결정짓는데 있어, 매우 중요한 변수로 작용한다.
이는 만약, 플로팅 게이트 패턴(4) 및 컨트롤 게이트 패턴(6)간의 접합률이 낮아지는 경우, 플로팅 게이트 패턴(4), ONO 패턴(5) 및 컨트롤 게이트 패턴(6)의 조합으로 이루어지는 커패시터의 전체적인 정전용량이 대폭 감소하는 문제점이 발생할 뿐만 아니라, 컨트롤 게이트 패턴(6)에 인가된 전압이 플로팅 게이트 패턴(4)에 충분히 분배되지 못함으로써, 소자의 전체적인 구동전압이 크게 높아지는 문제점이 야기될 수 있기 때문이다.
그러나, 이처럼 플로팅 게이트 패턴(4) 및 컨트롤 게이트 패턴(6)간의 접합률 저하가 소자의 기능수행에 큰 악 영향을 미친다 하더라도, 이를 극복하기 위해 플로팅 게이트 패턴(4) 및 컨트롤 게이트 패턴(6)의 사이즈를 늘리는 방안을 무작정 강구할 수만은 없는 것이 현실이다.
이는 만약, 플로팅 게이트 패턴(4) 및 컨트롤 게이트 패턴(6)의 사이즈를 너무 크게 확장하는 경우, 그 여파로, 소자의 전체적인 크기가 대폭 늘어남으로써, 최근 요구되는 미세화에 탄력적으로 대응할 수 없는 또 다른 문제점이 불필요하게 야기될 수 있기 때문이다.
이와 같이, 종래 에서는 플로팅 게이트 패턴(4) 및 컨트롤 게이트 패턴(6)간의 접합률 저하가 소자의 정상적인 기능에 큰 악영향을 미친다는 사실을 깊이 인식하면서도, 소자의 전체적인 사이즈 증가 문제를 고려하여, 이에 대한 구체적인 대응방안을 전혀 마련하지 못하고 있는 실정이다.
물론, 플로팅 게이트 패턴(4) 및 컨트롤 게이트 패턴(6)간의 접합률 저하가 지속되는 상황에서, 별도의 조치가 취해지지 않는 경우, 최종 완성되는 비 활성 메모리 소자는 자신에게 주어진 일련의 소거 동작, 프로그램 동작, 읽기 동작 등을 정상적으로 수행할 수 없게 된다.
따라서, 본 발명의 목적은 일련의 양극산화 공정(Anodizing process), 가열공정, 습식식각 공정(Wet etching process) 등의 연속 진행을 통해, 플로팅 게이트 패턴의 표면에 다수의 요철을 추가 형성하고, 이를 통해, 플로팅 게이트 패턴 및 컨트롤 게이트 패턴의 유효 접합면을 극대화시킴으로써, 최종 완성되는 소자가 최소의 사이즈를 유지하면서도, 플로팅 게이트 패턴 및 컨트롤 게이트 패턴간의 접합률을 최적의 상태로 유지할 수 있도록 유도하는데 있다.
본 발명의 다른 목적은 플로팅 게이트 패턴의 표면에 일련의 요철을 추가 형성하여, 플로팅 게이트 패턴 및 컨트롤 게이트 패턴간의 접합률 극대화를 도모하고, 이를 통해, 최종 완성되는 소자가 자신에게 주어진 일련의 소거 동작, 프로그램 동작, 읽기 동작 등을 정상적으로 수행할 수 있도록 유도하는데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에서는 활성 영역이 정의된 반도체 기판의 전면에 형성된 터널 절연막과, 활성 영역에 위치한 터널 절연막의 상부에 형성되며, 일련의 양극산화 공정, 가열공정, 습식식각 공정 등을 순차적으로 진행 받아, 표면 일부에 다수의 요철을 구비하는 플로팅 게이트 패턴과, 플로팅 게이트 패턴 상부에 요철을 커버하면서 형성된 ONO 패턴과, ONO 패턴 상부에 요철을 커버하면서 형성된 컨트롤 게이트 패턴의 조합으로 이루어지는 비 휘발성 메모리 소자를 개시한다.
또한, 본 발명의 다른 측면에서는 활성 영역이 정의된 반도체 기판의 전면에 터널 절연막을 형성하는 단계와, 터널 절연막의 상부에 플로팅 게이트 원료층을 형성하는 단계와, 플로팅 게이트 원료층의 표면을 부식시키는 단계와, 플로팅 게이트 원료층의 부식면을 열처리하는 단계와, 열처리 완료된 플로팅 게이트 원료층의 부식면을 식각하여, 플로팅 게이트 원료층의 표면에 다수의 요철을 형성하는 단계와, 요철이 커버되도록 플로팅 게이트 원료층의 상부에 ONO 원료층 및 컨트롤 게이트 원료층을 형성하는 단계와, 플로팅 게이트 원료층, ONO 원료층 및 컨트롤 게이트 원료층을 일괄 식각하여, 활성 영역에 위치하면서, 일련의 순차적 적층 구조를 취하는 플로팅 게이트 패턴, ONO 패턴 및 컨트롤 게이트 패턴을 형성하는 단계의 조합으로 이루어지는 비 휘발성 메모리 소자의 제조방법을 개시한다.
이하, 첨부된 도면을 참조하여, 본 발명에 따른 비 휘발성 메모리 소자 및 그 제조방법을 좀더 상세히 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 본 발명에 따른 비 휘발성 메모리 소자는 소자 분리막(12)에 의해 활성 영역이 정의된 반도체 기판(11)의 전면에 형성된 터널 절연막(13), 예컨대, 터널 산화막과, 이 터널 절연막(13)의 상부에 배치된 폴리 실리콘 재질의 플로팅 게이트 패턴(14)과, 이 플로팅 게이트 패턴(14)의 상부에 형성된 ONO 패턴(15)과, 이 ONO 패턴(15)의 상부에 형성된 롤리 실리콘 재질의 컨트롤 게이트 패턴(16)이 조합된 구성을 취하게 된다. 이 경우, 반도체 기판(11)의 일부에는 소오스/드레인 확산층이 추가 배치된다.
이러한 구조 하에서, 앞서 언급한 바와 같이, 만약, 플로팅 게이트 패턴(14) 및 컨트롤 게이트 패턴(16)간의 접합률이 낮아지는 경우, 플로팅 게이트 패턴(14), ONO 패턴(15) 및 컨트롤 게이트 패턴(16)의 조합으로 이루어지는 커패시터의 전체적인 정전용량이 대폭 감소하는 문제점이 발생할 뿐만 아니라, 컨트롤 게이트 패턴(16)에 인가된 전압이 플로팅 게이트 패턴(14)에 충분히 분배되지 못함으로써, 소자의 전체적인 구동전압이 크게 높아지는 문제점이 야기될 수 있다.
이러한 민감한 상황에서, 도면에 도시된 바와 같이, 본 발명에서는 바람직하게, 양극산화 공정, 가열공정, 습식식각 공정 등을 순차적으로 진행하여, 플로팅 게이트 패턴(14)의 표면에 다수의 요철(14a)을 추가 배치하는 조치를 강구한다.
물론, 이 경우, 요철(14a)의 영향으로 인해, 플로팅 게이트 패턴(14)의 상부에 형성되는 ONO 패턴(15)의 표면에도, 다수의 요철(15a)이 자연스럽게 형성될 수 있게 되며, 결국, 플로팅 게이트 패턴(14) 및 컨트롤 게이트 패턴(16)간의 접합률은 대폭 높아질 수 있게 된다.
종래의 경우, 플로팅 게이트 패턴 및 컨트롤 게이트 패턴은 단지, 평평한 상태로 맞닿아 있었기 때문에, 플로팅 게이트 패턴 및 컨트롤 게이트 패턴의 사이즈를 증가시키지 않는 한, 플로팅 게이트 패턴 및 컨트롤 게이트 패턴의 접합률을 높이는데는 많은 한계가 따를 수밖에 없었다.
그러나, 본 발명의 경우, 상술한 바와 같이, 양극산화 공정, 가열공정, 습식식각 공정 등의 순차적 진행을 통해, 플로팅 게이트 패턴(14)의 표면에 일련의 요철(14a)을 추가 형성하는 조치를 취하기 때문에, 본 발명의 체제 하에서, 플로팅 게이트 패턴(14) 및 컨트롤 게이트 패턴(16)은 각자의 사이즈를 증가시키지 않고서도, 서로간의 유효 접합면을 자연스럽게 극대화시킬 수 있게 되며, 결국, 본 발명이 구현되는 경우, 최종 완성되는 소자는 최소의 사이즈를 유지하면서도, 플로팅 게이트 패턴(14) 및 컨트롤 게이트 패턴(16)간의 접합률을 최적의 상태로 유지할 수 있게 된다.
물론, 이러한 요철(14a)의 추가 형성을 통해, 플로팅 게이트 패턴(14) 및 컨트롤 게이트 패턴(16)간의 접합률이 극대화되는 경우, 최종 완성되는 소자는 자신에게 주어진 일련의 소거 동작, 프로그램 동작, 읽기 동작 등을 별도의 문제점 없이, 정상적으로 수행할 수 있게 된다.
이하, 상술한 구성을 취하는 본 발명에 따른 비 휘발성 메모리 소자의 제조방법을 상세히 설명한다.
도 3a에 도시된 바와 같이, 본 발명에서는 우선, 일련의 STI 공정(Shallow Trench Isolation process), 또는 LOCOS 공정(LOCal Oxidation of Silicon process) 등을 선택적으로 진행하여, 반도체 기판(11)의 활성 영역을 정의하기 위한 소자 분리막(12)을 형성한다.
이어, 본 발명에서는 일련의 열산화 공정, 화학기상 증착공정 등을 선택적으로 진행하여, 반도체 기판(11)의 전면에 터널 절연막(13), 예컨대, 터널 산화막을 형성시킨 후, 일련의 화학기상 증착공정을 진행시켜, 터널 절연막(13)의 상부에 일련의 플로팅 게이트 원료층(14b), 예컨대, 폴리 실리콘층을 형성시킨다.
그 다음에, 본 발명에서는 앞의 플로팅 게이트 원료층을 타겟으로 하여, 일련의 양극산화 절차, 즉, <터널 절연막, 플로팅 게이트 원료층 등을 구비한 반도체 기판(11)을 전해액, 바람직하게, 0.3%~1% 정도의 저 농도를 갖는 HF 수용액에 담근 후, 이 전해액 내부에 전기적인 에너지를 가하는 절차>를 진행하고, 이를 통해, 플로팅 게이트 원료층(14b)을 이루는 실리콘 원자의 결합 취약 지역을 얕은 깊이로 부식시킴으로써, 도 3b에 도시된 바와 같이, 플로팅 게이트 원료층(14b)의 표면에 다공성 부식층(14c)을 형성시킨다. 이 경우, 다공성 부식층(14c)의 형성 깊이는 예컨대, HF 수용액의 농도, 양극산화 시간 등의 제어를 통해, 탄력적으로 조절할 수 있게 된다.
이어, 본 발명에서는 예컨대, 산소(O2) 또는 질소(N2)) 분위기 하에서, 일련의 고온 어닐링 공정(Annealing process)을 진행시켜, 다공성 부식층(14c)을 산화시키고, 이를 통해, 도 3c에 도시된 바와 같이, 다공성 부식층(14c)을 다공성 산화층(14d)으로 변형시킨다.
계속해서, 본 발명에서는 바람직하게, HF 수용액을 이용한 일련의 습식식각 절차를 진행시켜, 도 3d에 도시된 바와 같이, 앞의 다공성 산화층(14d)을 제거시키고, 이를 통해, 다공성 산화층(14d)이 차지하고 있던 자리를 깨끗이 비움으로써, 플로팅 게이트 원료층(14b)의 표면에 다수의 요철(14a)들을 자연스럽게 형성시킨다.
앞의 절차를 통해, 플로팅 게이트 원료층(14b)의 상부에 다수의 요철(14a)이 형성 완료되면, 본 발명에서는 일련의 화학기상 증착공정을 순차적으로 진행시켜, 도 3e에 도시된 바와 같이, 플로팅 게이트 원료층(14b)의 상부에 ONO 원료층(15b)을 추가 형성시킨다. 이 경우, ONO 원료층(15b)은 플로팅 게이트 원료층(14b)에 구비된 요철(14a)의 영향으로 인해, 자신의 표면에 일련의 요철(15a)을 자연스럽게 보유할 수 있게 된다.
이어, 본 발명에서는 일련의 화학기상 증착공정을 진행시켜, ONO 원료층(15b)의 상부에 일련의 컨트롤 게이트 원료층(16a), 예컨대, 폴리 실리콘층을 형성시킨 후, 일련의 사진 식각공정을 통해, 플로팅 게이트 원료층(14b), ONO 원료층(15b) 및 컨트롤 게이트 원료층(16a)을 일괄 식각함으로써, 도 3f에 도시된 바와 같이, 활성 영역에 위치하면서, 일련의 순차적 적층 구조를 취하는 플로팅 게이트 패턴(14), ONO 패턴(15) 및 컨트롤 게이트 패턴(16)을 형성한다.
물론, 이 경우, 플로팅 게이트 패턴(14)의 표면 및 ONO 패턴(15)의 표면에 형성된 요철(14a,15a)의 영향으로 인해, 플로팅 게이트 패턴(14) 및 컨트롤 게이트 패턴(16)은 각자의 사이즈를 증가시키지 않고서도, 서로간의 유효 접합면을 자연스럽게 극대화시킬 수 있게 된다.
이후, 본 발명에서는 일련의 불순물 이온주입 공정을 진행시켜, 반도체 기판(11)의 일부에 일련의 소오스/드레인 확산층을 형성시키고, 일련의 제조 절차를 마무리한다.
이상에서 상세히 설명한 바와 같이, 본 발명에서는 일련의 양극산화 공정, 가열공정, 습식식각 공정 등의 연속 진행을 통해, 플로팅 게이트 패턴의 표면에 다수의 요철을 추가 형성하고, 이를 통해, 플로팅 게이트 패턴 및 컨트롤 게이트 패턴의 유효 접합면을 극대화시킴으로써, 최종 완성되는 소자가 최소의 사이즈를 유지하면서도, 플로팅 게이트 패턴 및 컨트롤 게이트 패턴간의 접합률을 최적의 상태로 유지할 수 있도록 유도할 수 있다.
물론, 이러한 요철의 추가 형성을 통해, 플로팅 게이트 패턴 및 컨트롤 게이트 패턴간의 접합률이 극대화되는 경우, 최종 완성되는 소자는 자신에게 주어진 일련의 소거 동작, 프로그램 동작, 읽기 동작 등을 별도의 문제점 없이, 정상적으로 수행할 수 있게 된다.
앞에서, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.
이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.
도 1은 종래의 기술에 따른 비 휘발성 메모리 소자를 도시한 예시도.
도 2는 본 발명에 따른 비 휘발성 메모리 소자를 도시한 예시도.
도 3a 내지 도 3f는 본 발명에 따른 비 휘발성 메모리 소자의 제조방법을 순차적으로 도시한 공정 순서도.
Claims (7)
- 활성 영역이 정의된 반도체 기판의 전면에 형성된 터널 절연막과;상기 활성 영역에 위치한 터널 절연막의 상부에 형성되며, 일련의 양극산화 공정(Anodizing process), 가열공정, 습식식각 공정(Wet etching process)을 순차적으로 진행 받아, 표면 일부에 다수의 요철을 구비하는 플로팅 게이트 패턴과;상기 플로팅 게이트 패턴 상부에 상기 요철을 커버하면서 형성된 ONO 패턴(Oxide-Nitride-Oxide pattern)과;상기 ONO 패턴 상부에 상기 요철을 커버하면서 형성된 컨트롤 게이트 패턴을 포함하는 것을 특징으로 하는 비 휘발성 메모리 소자.
- 활성 영역이 정의된 반도체 기판의 전면에 터널 절연막을 형성하는 단계와;상기 터널 절연막의 상부에 플로팅 게이트 원료층을 형성하는 단계와;상기 플로팅 게이트 원료층의 표면을 부식시키는 단계와;상기 플로팅 게이트 원료층의 부식면을 열처리하는 단계와;열처리 완료된 상기 플로팅 게이트 원료층의 부식면을 식각하여, 상기 플로팅 게이트 원료층의 표면에 다수의 요철을 형성하는 단계와;상기 요철이 커버되도록 상기 플로팅 게이트 원료층의 상부에 ONO 원료층 및 컨트롤 게이트 원료층을 형성하는 단계와;상기 플로팅 게이트 원료층, ONO 원료층 및 컨트롤 게이트 원료층을 일괄 식각하여, 상기 활성 영역에 위치하면서, 일련의 순차적 적층 구조를 취하는 플로팅 게이트 패턴, ONO 패턴 및 컨트롤 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비 휘발성 메모리 소자의 제조방법.
- 제 2 항에 있어서, 상기 플로팅 게이트 원료층의 부식면은 일련의 양극산화 공정에 의해 형성되는 것을 특징으로 하는 비 휘발성 메모리 소자의 제조방법.
- 제 3 항에 있어서, 상기 양극산화 공정은 HF 수용액 분위기에서 진행되는 것을 특징으로 하는 비 휘발성 메모리 소자의 제조방법.
- 제 4 항에 있어서, 상기 HF 수용액은 0.3%~1%의 농도를 갖는 것을 특징으로 하는 비 휘발성 메모리 소자의 제조방법.
- 제 2 항에 있어서, 상기 플로팅 게이트 원료층의 부식면은 산소 또는 질소 분위기 하에 열처리되는 것을 특징으로 하는 비 휘발성 메모리 소자의 제조방법.
- 제 2 항에 있어서, 상기 열처리 완료된 플로팅 게이트 원료층의 부식면은 HF 용액을 활용한 습식 식각법에 의해 제거되는 것을 특징으로 하는 비 휘발성 메모리 소자의 제조방법.
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| KR100751662B1 (ko) * | 2006-03-31 | 2007-08-23 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| KR100808800B1 (ko) * | 2006-08-31 | 2008-02-29 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
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-
2003
- 2003-12-30 KR KR10-2003-0100724A patent/KR100526473B1/ko not_active IP Right Cessation
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