JP2000269363A - 半導体記憶装置及び半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高集積化され、より高速かつ安定した動作
を実現できる半導体記憶装置及びその製造方法を提供す
る。 【解決手段】 シリコン基板上にシリコン酸化膜１とシ
リコン窒化膜２を形成し、これをマスクとして、Ｎ＋拡
散層４を形成し、上記シリコン窒化膜２をマスクとして
フィールド絶縁膜１１を形成し、シリコン酸化膜からな
る第１の絶縁膜５を形成し、表面を研磨してシリコン窒
化膜２を第１の絶縁膜５中に埋め込み、加熱した燐酸に
よってシリコン窒化膜２を除去し、第１の絶縁膜５で溝
を形成する。この溝の側面にシリコン酸化膜を成膜後、
エッチバックすることによって第３の絶縁膜６を形成
し、前記シリコン酸化膜１を熱酸化することにより第２
の絶縁膜７を形成する。ポリシリコン膜を溝と第１の絶
縁膜５に一部かかる程度に成膜してフローティングゲー
ト８を形成し、その上面に第４の絶縁膜９を形成し、制
御ゲート電極１０、第４の絶縁膜９、フローティングゲ
ート８をエッチング加工して、本発明の半導体記憶装置
を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関する。特に、フラッシュメモリのメモリセル
等の半導体記憶装置及びその製造方法に関する。

【０００２】

【従来の技術】従来の埋込拡散層を用いた一般的なフロ
ーティングゲート型不揮発性半導体記憶装置の断面図を
図６に示す。図６に示されるように、この半導体記憶装
置は、前記Ｐ型シリコン基板２００の表面にフィールド
絶縁膜３１が形成されており、このフィールド絶縁膜３
１の下部領域にソース・ドレイン拡散層２４が設置され
た構造を有する。前記ソース・ドレイン拡散層２４に挟
まれたチャネル領域３２の上には第１のゲート絶縁膜２
７を介してフローティングゲート２８、その上には第２
のゲート絶縁膜２９を介してコントロールゲート３０が
形成される。また、図６に示される半導体不揮発性記憶
装置は以下の製造方法により形成される。すなわち、シ
リコン基板２００上にシリコン酸化膜、シリコン窒化膜
（図示しない）を順に堆層した後、フォトリソグラフィ
ー技術とドライエッチング技術によってチャネル領域３
２を残した後、前記シリコン窒化膜をエッチングし、続
いて前記エッチングにより得られた前記シリコン窒化膜
をマスクとしてイオン注入を行いＮ型不純物を導入し、
さらに熱酸化（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）系酸化）によってフィ
ールド絶縁膜３１を形成することによってソース・ドレ
イン拡散層２４を得る。その後、前記シリコン窒化膜を
除去し、第１のゲート絶縁膜２７を形成した後、表面に
多結晶シリコン膜を堆積し、前記多結晶シリコン膜を所
定の形状に加工しフローティングゲート２８を形成す
る。この表面にＣＶＤによりシリコン酸化膜を形成し、
このシリコン酸化膜のみ、あるいはシリコン窒化膜との
積層膜からなる第２のゲート絶縁膜２９を形成する。さ
らに、フィールド絶縁膜３１及び第２のゲート絶縁膜２
９上にコントロールゲート３０を形成し、ソース・ドレ
イン拡散層２４を有してなるスタックゲート型半導体不
揮発性記憶装置を得る。一方、フローティングゲート
（浮遊ゲート）を有してなる不揮発性記憶装置は、一般
に、コントロールゲート（制御ゲート）により電圧の制
御を行っている。このように、前記フローティングゲー
ト（浮遊ゲート）を有してなる不揮発性記憶装置の模式
図を図９に示す。係る不揮発性記憶装置は、データの有
無を電子の有無で判断する。図９（ａ）に示されるよう
に、フローティングゲート１０８内の電子は、第１のゲ
ート絶縁膜１０７を通過して基板１０１とフローティン
グゲート１０８との間を出入りする。したがって、フロ
ーティングゲート１０８と基板１０１との電位差が大き
ければ大きいほど、より高速に電子の出し入れを行うこ
とができる。このため、電子の出し入れの高速化により
不揮発性記憶装置の高速化を図るために、フローティン
グゲート１０８と基板１０１との間に印加される電位を
大きくしたいという要望がある。ここで、第１のゲート
絶縁膜１０７及び第２のゲート絶縁膜１０９はコンデン
サ（容量）の役割を有しており、図９（ａ）を等価回路
に書きかえると図９（ｂ）に示されるようになる。図９
（ａ）に示される装置は、図９（ｂ）に示されるよう
に、第１のゲート絶縁膜１０７に相当する容量Ｃｏｎｏ
と、第２のゲート絶縁膜１０９に相当する容量Ｃｔｏｘ
とが直列に配置されてなる。また、基板１０１、フロー
ティングゲート１０８、及びコントロールゲート１１０
における電位をそれぞれＶｓｕｂ、Ｖｆｇ、Ｖｃｇとす
ると、フローティングゲート１０８と基板１０１との間
の電位差Ｖｆｇ−Ｖｓｕｂは、コントロールゲート１１
０に印加される電圧Ｖｃｇに対し、容量分割の式を用
い、 （Ｖｆｇ−Ｖｓｕｂ）＝（１／Ｃｔｏｘ）／（１／Ｃｏｎｏ＋１／Ｃｔｏｘ）・ （Ｖｃｇ−Ｖｓｕｂ） ＝ Ｃｏｎｏ／（Ｃｏｎｏ ＋ Ｃｔｏｘ）・（Ｖｃｇ −Ｖｓｕｂ） で表わされることから、Ｃｔｏｘに対してＣｏｎｏが大
きいほど、コントロールゲート１１０と基板１０１との
間に電圧をより効率的に印加することができる。一般
に、Ｃｏｎｏを大きくするためには、 Ｃ＝εε_ｏＳ／ｄ （ε・ε_ｏは誘電率、Ｓは容量（コ
ンデンサ）の断面積、ｄは容量間の距離） より、第２のゲート絶縁膜９の断面積を大きくすること
でＣｏｎｏの値を大きくする手法が有効な手法として用
いられている。以上のように、不揮発性記憶装置の高速
化を図るために、フローティングゲート１０８と基板１
０１との電位差を大きくするには、Ｃｔｏｘの断面積に
対するＣｏｎｏの断面積を大きくする方法を用いるのが
有効である。以上説明したように、フローティングゲー
ト（浮遊ゲート）を有してなる不揮発性記憶装置の書込
特性は一般に、第１のゲート絶縁膜によるチャネル領域
・フローティングゲート間の容量接合、及び第２のゲー
ト絶縁膜によるフローティングゲート・コントロールゲ
ート間の容量接合における容量分割により定まり、実効
的にフローティングゲートに印加される電圧を大きくす
るためには、第１のゲート絶縁膜によるチャネル領域・
フローティングゲート間の容量接合を小さくする、もし
くは、第２絶縁膜によるフローティングゲート・コント
ロールゲート間の容量接合を大きくすることが必要であ
る。しかしながら、大容量のメモリを作成する場合、一
般に、大きな半導体チップが必要になると同時にメモリ
セルもまた大規模なものが必要になる。一方、半導体産
業はメモリサイズをより小さく微細にすることで発展し
利益を上げてきた。すなわち、半導体記憶装置の製造工
程においては、１つのウェハ上に何百もの同じ製品を同
時に作成し、それを切り分けて販売するので、より小さ
いセルの方が１つのウェハ毎に得られるチップが多い。
従って、メモリサイズがより小さく且つより容量の大き
いメモリを作成することが前記半導体産業において要望
されている。

【０００３】そこで、第２のゲート絶縁膜によるフロー
ティングゲート・コントロールゲート間の接合容量増大
を目的として、米国特許番号ＵＳ−５６１００９１号に
おいて、図７（ａ）に示されるように、フィールド絶縁
膜４１を形成後、前記フィールド絶縁膜４１をドライエ
ッチングでシリコン基板３００まで掘り下げることによ
って溝を形成し、その溝の形状を反映するようにフロー
ティングゲート３８を擬似凹形状に加工し、少なくとも
前記フローティングゲート３８の擬似凹形状の内側側壁
表面に第２のゲート絶縁膜３９を設けた半導体記憶装置
が開示されている。図７（ａ）に示される半導体記憶装
置において、フィールド絶縁膜４１を形成する工程を図
７（ｂ）〜図７（ｄ）に示す。なお、図７（ｂ）〜図７
（ｄ）に示されるシリコン窒化膜９９は図７（ｄ）に示
される工程に続く後の工程（図示しない）において除去
され、シリコン酸化膜９８及び前記シリコン窒化膜９９
を除去した後基板３００を熱酸化することにより第１の
ゲート絶縁膜３７を形成する。

【０００４】一方、第１のゲート絶縁膜によるチャネル
領域・フローティングゲート間の容量接合を小さくする
ことを目的とし、特開平８−７８５４３号において、図
８に示されるように、積層した２種類の不純物濃度の異
なるフローティングゲートの第１のポリシリコン５２，
第２のポリシリコン５６を用い、フローティングゲート
をエッチング後、熱酸化によってフィールド絶縁膜形成
時に生じる前記２種類の不純物濃度の異なるフローティ
ングゲートの第１のポリシリコン５２及び第２のポリシ
リコン５６間の側面酸化速度の違いを利用して、上部ポ
リシリコンの幅を下部ポリシリコンの幅よりも大きく形
成した構造を有してなる半導体記憶装置が開示されてい
る。

【０００５】

【発明が解決しようとする課題】しかしながら、前述し
た米国特許番号ＵＳ−５６１００９１号に開示された不
揮発性半導体記憶装置は、図７（ａ）に示される不揮発
性半導体記憶装置は、図７（ｂ）に示されるように、基
板３００上にシリコン酸化膜９８、シリコン窒化膜９９
を順に堆層した後、このシリコン酸化膜９８とシリコン
窒化膜９９とをフォトリソグラフィ技術とドライエッチ
ング技術によりストライプ状に加工し、続いて、図７
（ｃ）に示されるように、上記シリコン窒化膜９９をマ
スクとしてリンや砒素をイオン注入によってソース・ド
レイン拡散層３４を形成する。次に、図７（ｄ）に示さ
れるように、シリコン基板３００を熱酸化（ＬＯＣＯＳ
系酸化）した後、エッチングを行いフィールド絶縁膜４
１を形成する。この場合、ＬＯＣＯＳ系酸化によって形
成されたフィールド絶縁膜１１及びシリコン酸化膜９８
がくさびのようにシリコン窒化膜９９まで食い込むた
め、一般に微細加工が非常に困難である。このため、前
記ＬＯＣＯＳ系酸化を含む工程により大容量且つ小面積
なセルを形成するには非常に不利である。また、ソース
・ドレイン拡散層３４において、ＬＯＣＯＳ酸化膜の溝
形成のためのリソグラフィー時に、ソース側、ドレイン
側の寸法偏差が問題となり、動作時にセルごとの書込・
消去の速度及び、しきい値のバラツキが大きくなるとい
った問題も生じていた。また、図８に示すように、２種
類の不純物濃度の異なる第１のポリシリコン５２及び第
２のポリシリコン５６を形成する工程を含むために製造
工程数が多いうえ、熱酸化によって第１のポリシリコン
５２の幅を調整するので前記幅の制御が困難であるた
め、前記幅のバラツキが原因で発生する書込・消去の動
作のバラツキが大きいといった問題が生じていた。

【０００６】本発明は、以上の従来技術における問題に
鑑みてなされたものである。本発明の目的は、高集積化
され、より高速且つ安定した動作を実現できる半導体記
憶装置及びその製造方法を提供することである。

【０００７】

【課題を解決するための手段】前記課題を解決する本出
願第１の発明は、シリコン基板上に堆層された第１の層
間絶縁膜に溝が形成され、前記溝底面に第１のゲート絶
縁膜が形成され、前記溝側面に上端の幅よりも下端の幅
が大きく設定されてなる第２の層間絶縁膜が設置され、
前記溝にポリシリコンからなるフローティングゲートが
形成され、前記フローティングゲートの外側面に第２の
ゲート絶縁膜が形成され、前記フローティングゲート上
に第２のゲート絶縁膜を介してポリシリコンからなるコ
ントロールゲート電極が設置されてなることを特徴とす
る半導体記憶装置である。

【０００８】本出願にいう第１の層間絶縁膜とは、シリ
コン基板上に設置され、溝を有してなる層をいい、例え
ばシリコン酸化膜からなる絶縁膜をいう。また、本出願
にいう第１のゲート絶縁膜とは、フローティングゲート
の底面に設置される絶縁膜であって、シリコン基板と前
記フローティングゲートとの間に設置される絶縁膜をい
い、コンデンサの役割を有する。また、本出願にいう第
２の層間絶縁膜とは、前記溝側面に形成され、上端の幅
よりも下端の幅が大きく設定されてなる絶縁膜をいう。
また、本出願にいう第２のゲート絶縁膜とは、フローテ
ィングゲートの外側面に設置される絶縁膜であって、前
記フローティングゲートとコントロールゲート電極との
間に設置される絶縁膜をいい、コンデンサの役割を有す
る。したがって本出願第１の発明の半導体記憶装置によ
れば、前記溝側面に上端の幅よりも下端の幅が大きく設
定されてなる第２の層間絶縁膜が設置され、前記溝にポ
リシリコンからなるフローティングゲートが形成されて
なることにより、高集積化され、より高速且つ安定した
動作を実現することができる装置として得ることができ
る。

【０００９】また本出願第２の発明は、シリコン基板上
に堆層された第１の層間絶縁膜に溝が形成され、前記溝
底面に第１のゲート絶縁膜が形成され、前記溝側面に上
端の幅よりも下端の幅が大きく設定されてなる第２の層
間絶縁膜が設置され、前記溝にポリシリコンからなるフ
ローティングゲートが形成され、前記フローティングゲ
ートの外側面に第２のゲート絶縁膜が形成され、前記フ
ローティングゲート上に第２のゲート絶縁膜を介してポ
リシリコンからなるコントロールゲート電極が設置され
てなり、前記フローティングゲートが擬似Ｖ字形状を有
することを特徴とする半導体記憶装置である。

【００１０】したがって本出願第２の発明の半導体記憶
装置によれば、前記溝側面に上端の幅よりも下端の幅が
大きく設定されてなる第２の層間絶縁膜が設置され、前
記溝にポリシリコンからなるフローティングゲートが形
成されていることにより、前記第１の層間絶縁膜上にポ
リシリコンからなるフローティングゲートが堆積され高
集積化され、より高速且つ安定した動作を実現すること
ができる装置として得ることができる。

【００１１】また本出願第３の発明は、フローティング
ゲートと第１のゲート絶縁膜とが接合するフローティン
グゲート底面の面積が前記フローティングゲートと第２
のゲート絶縁膜とが接合するフローティングゲート上面
の面積より小さく設定されてなることを特徴とする本出
願第１の発明又は本出願第２の発明の半導体記憶装置で
ある。

【００１２】したがって本出願第３の発明の半導体記憶
装置によれば、フローティングゲートと第１のゲート絶
縁膜との接合するフローティングゲート底面の面積が前
記フローティングゲートと第２のゲート絶縁膜とが接合
するフローティングゲート上面の面積より小さく設定さ
れてなることことにより、高集積化され、より高速且つ
安定した動作を実現することができる装置として得るこ
とができる。

【００１３】また本出願第４の発明は、基板表面上に第
１のシリコン酸化膜及びシリコン窒化膜を順に堆層し積
層構造とした後、第２のシリコン酸化膜からなる第１の
層間絶縁膜を堆層し、続いて前記シリコン窒化膜を前記
第１の層間絶縁膜に完全に埋め込んた後、前記シリコン
窒化膜を除去することにより前記第１の層間絶縁膜に溝
を形成してから、上端の幅が下端の幅よりも狭く設定さ
れた第２の層間絶縁膜を前記溝の両側面に形成した後、
前記基板を熱処理することにより第１のゲート絶縁膜を
形成し、しかる後にポリシリコンからなるフローティン
グゲートを前記溝に形成した後、前記フローティングゲ
ートを所定の形状に施した後、前記フローティングゲー
ト上面に第２のゲート絶縁膜を形成することを特徴とす
る半導体記憶装置の製造方法である。

【００１４】したがって本出願第４の発明の半導体記憶
装置の製造方法によれば、高集積化された半導体記憶装
置を簡便に得ることができる。

【００１５】また本出願第５の発明は、基板表面上に第
１のシリコン酸化膜及びシリコン窒化膜を順に堆層し積
層構造とした後、第２のシリコン酸化膜からなる第１の
層間絶縁膜を堆層し、続いて前記シリコン窒化膜を前記
第１の層間絶縁膜に完全に埋め込んた後、前記シリコン
窒化膜を除去することにより前記第１の層間絶縁膜に溝
を形成してから、上端の幅が下端の幅よりも狭く設定さ
れた第２の層間絶縁膜を前記溝の両側面に形成した後、
前記基板を熱処理することにより第１のゲート絶縁膜を
形成し、しかる後にポリシリコンからなるフローティン
グゲートを前記溝及び前記第１の層間絶縁膜に堆層した
後、前記フローティングゲートを所定の形状に施した
後、前記フローティングゲート上面に第２のゲート絶縁
膜を形成することにより得られ、前記フローティングゲ
ートの底面の面積が前記フローティングゲートの上面の
面積より小さいことを特徴とする半導体記憶装置であ
る。

【００１６】したがって本出願第５の発明の半導体記憶
装置によれば、前記フローティングゲートの底面の面積
が前記フローティングゲートの上面の面積より小さいこ
とにより、高集積化され、より高速且つ安定した動作を
実現することができる装置として得ることができる。

【００１７】また本出願第６の発明は、第２のシリコン
酸化膜からなる第１の層間絶縁膜を堆層し、続いて前記
シリコン窒化膜を前記第１の層間絶縁膜に完全に埋め込
んた後、前記シリコン窒化膜を除去することにより前記
第１の層間絶縁膜に溝を形成してから、上端の幅が下端
の幅よりも狭く設定された第２の層間絶縁膜を前記溝の
両側面に形成した後、前記基板を熱処理することにより
第１のゲート絶縁膜を形成し、しかる後にポリシリコン
からなるフローティングゲートを前記溝及び前記第１の
層間絶縁膜に堆層した後、前記フローティングゲートを
所定の形状に施した後、前記フローティングゲート上面
に第２のゲート絶縁膜を形成することにより得られ、前
記フローティングゲートが擬似Ｖ字形状を有することを
特徴とする半導体記憶装置である。

【００１８】したがって本出願第６の発明の半導体記憶
装置によれば、前記フローティングゲートが擬似Ｖ字形
状を有することにより、高集積化され、より高速且つ安
定した動作を実現することができる装置として得ること
ができる。

【００１９】

【発明の実施の形態】以下に本発明の実施の形態に係る
半導体記憶装置およびその製造方法を図面を参照して説
明する。本実施の形態において用いたメモリでは、半導
体膜としてシリコン膜、ゲート酸化膜としてシリコン酸
化膜、容量絶縁膜としてシリコン酸化膜、シリコン窒化
膜、シリコン酸化膜を積層した膜を、半導体基板として
Ｐ型シリコン基板を用いている。図１は、本発明の第１
の実施の形態に係る半導体記憶装置の断面模式図であ
る。図２は、本発明の第１の実施の形態に係る半導体記
憶装置の一製造工程を示す断面模式図である。

【００２０】（第１の実施の形態）本実施の形態に係る
半導体記憶装置は、図１に示すように、シリコン基板１
００上に堆層された第１の層間絶縁膜５に溝が形成さ
れ、前記溝底面に第１のゲート絶縁膜７が形成され、前
記溝側面に上端の幅よりも下端の幅が大きく設定されて
なる第２の層間絶縁膜６が設置され、前記溝にポリシリ
コンからなるフローティングゲート８が形成され、前記
フローティングゲート８の外側面に第２のゲート絶縁膜
９が形成され、前記フローティングゲート８上に第２の
ゲート絶縁膜９を介してポリシリコンからなるコントロ
ールゲート電極１０が設置されてなる。ここで、溝と
は、シリコン基板１００上に堆層された第１の層間絶縁
膜５に設けられたものである。また、溝底面に設けられ
た第１のゲート絶縁膜７は、シリコン基板１００上に熱
酸化により形成されてなる一方、第１のゲート絶縁膜７
上にはポリシリコンからなるフローティングゲート８が
形成されてなる。また、前記フローティングゲート８の
外側面とは、フローティングゲート８において第２のゲ
ート絶縁膜９と接している面をいう。第１のゲート絶縁
膜７及び第２のゲート絶縁膜９は、フローティングゲー
ト８を挟むように設置され、コンデンサの役割を有す
る。一方、第２の層間絶縁膜６は、前記溝側面に設置さ
れ、上端の幅よりも下端の幅が大きく形成されてなるこ
とにより、前記フローティングゲート８が擬似Ｖ字形状
を有してなる。換言すると、フローティングゲート８と
第１のゲート絶縁膜７とが接合するフローティングゲー
ト８の底面の面積が、前記フローティングゲート８と第
２のゲート絶縁膜９とが接合するフローティングゲート
８上面の面積より小さくなる。このように、前記フロー
ティングゲート８が擬似Ｖ字形状を有してなることによ
り、前記フローティングゲート８の底面の面積が、前記
フローティングゲート８上面の面積より小さいため、フ
ローティングゲート８に印可される電圧を大きくするこ
とができる。これにより、高集積化され且つ高速な半導
体記憶装置として得ることができる。

【００２１】続いて、図１に示される半導体記憶装置の
製造工程について、図２を参照して説明する。図２
（ａ）〜（ｇ）は本発明の第１の実施の形態に係る半導
体記憶装置の製造工程を示した模式図である。まず、シ
リコン基板１００上の素子領域に、膜厚３００Ａのシリ
コン酸化膜１と膜厚１５００Ａのシリコン窒化膜２を順
にＣＶＤ法で形成する。このシリコン酸化膜１とシリコ
ン窒化膜２をフォトリソグラフィ技術とドライエッチン
グ技術によりストライプ状に加工する。これをマスクと
してリンや砒素をイオン注入によってＮ＋拡散層４を形
成し、上記シリコン窒化膜２をマスクにＬＯＣＯＳ分離
法でフィールド絶縁膜１１を形成する（図２（ａ））。
さらに先述のストライプ状のシリコン窒化膜２とシリコ
ン酸化膜１の膜厚よりも厚いシリコン酸化膜からなる第
１の層間絶縁膜５をＣＶＤ法によって形成し、シリコン
窒化膜２が表出するまでＣＭＰによって表面を研磨する
ことによりシリコン窒化膜２を第１の層間絶縁膜５中に
埋め込む（図２（ｂ））。その後、加熱した燐酸等によ
ってシリコン窒化膜２を除去し、第１の層間絶縁膜５に
溝を形成する。この溝の側面にシリコン酸化膜を成膜
後、エッチバックすることによってシリコン酸化膜１を
除去するとともに第２の層間絶縁膜６を形成する。その
後、前記シリコン基板１００を熱酸化することにより第
１のゲート絶縁膜７を形成する（図２（ｃ））。ポリシ
リコン膜を全面に成膜し、フォトリソグラフィーとドラ
イエッチング技術によって上述の溝を覆うようにストラ
イプ状の溝と平行方向にフローティングゲート８を形成
する。（図２（ｄ））。続いて、前記フローティングゲ
ート８及び第１の層間絶縁膜５の表面に第２のゲート絶
縁膜９を形成する。さらに、この基板表面全面にポリシ
リコン膜を堆積し、フォトリソグラフィ技術とドライエ
ッチングによって、ストライプ状のフローティングゲー
ト８と直交するパターン状に第１のゲート絶縁膜７が表
出するまでコントロールゲート電極１０、第２のゲート
絶縁膜９、フローティングゲート８をエッチング加工
し、これをワード線に該当するコントロールゲート電極
パターンとする。この時のワード線方向における断面模
式図を図２（ｅ）に示す。

【００２２】素子分離はＬＯＣＯＳ分離法に限られたも
のではなく、リセスＬＯＣＯＳや、ＳＴＩ分離法（後述
する：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉ
ｏｎ）にも適用可能である。また、拡散層形成後に素子
分離を形成することによって拡散層を素子分離の下部に
埋め込む埋込拡散層に限られたものではない。

【００２３】（第２の実施の形態）以下に、本発明の第
２の実施の形態に係る半導体記憶装置およびその製造方
法を図面を参照して説明する。図３は、本発明の第２の
実施の形態に係る半導体記憶装置の製造工程を示す断面
模式図である。

【００２４】本発明の第２の実施の形態に係る半導体記
憶装置の製造方法においては、拡散層を形成する前にＳ
ＴＩを用いて素子分離を行う。その他の製造工程は、第
１の実施の形態と同様である。まず、図３（ａ）に示す
ように、ＳＴＩ分離法（シリコン基板１００を掘り下げ
ることにより溝を形成した後、前記溝にフィールド絶縁
膜２１を埋め込むように形成する方法）でフィールド絶
縁膜２１を形成したシリコン基板１００上の素子領域
に、膜厚３００Ａのシリコン酸化膜１及び膜厚１５００
Ａのシリコン窒化膜２を順にＣＶＤ法で形成する。以下
に示される製造方法（図３（ａ）〜図（ｅ））は、第１
の実施の形態に係る半導体記憶装置の製造工程と同様で
ある。

【００２５】（第３の実施の形態）次に、本発明の第３
の実施の形態に係る半導体記憶装置およびその製造方法
を図面を参照して説明する。図４は、本発明の第３の実
施の形態に係る半導体記憶装置の製造工程を示す断面模
式図である。

【００２６】本発明の第１の実施の形態及び第２の実施
の形態に係る半導体記憶装置は、Ｎ＋拡散層をコントロ
ールゲートの伸長方向に対し平行方向に配置したもので
あるが、本発明の第３の実施の形態においては、Ｎ＋拡
散層をコントロールゲートの伸長方向に対し直交方向に
配置させた半導体記憶装置を示す。以下、本発明の第３
の実施の形態に係る半導体記憶装置及びその製造方法に
ついて説明する。まず、図４（ａ）に示すように、ＳＴ
Ｉ分離法でフィールド絶縁膜２１を形成したシリコン基
板１００上の素子領域に、膜厚３００Ａのシリコン酸化
膜１と膜厚１５００Ａのシリコン窒化膜２を順にＣＶＤ
法で形成する。このシリコン窒化膜をフォトリソグラフ
ィ技術とドライエッチング技術によりストライプ状に加
工する。（図４（ａ））。さらに先述のストライプ状の
シリコン窒化膜２とシリコン酸化膜１の膜厚よりも厚い
第１の層間絶縁膜５をＣＶＤ法によって形成し、シリコ
ン窒化膜２が表出するまでＣＭＰによって表面を研磨す
ることによりシリコン窒化膜２を第１の層間絶縁膜５中
に埋め込む（図４（ｂ））。その後加熱した燐酸等によ
ってシリコン窒化膜２を除去し、シリコン酸化膜５中に
溝を形成する。この溝の側面にシリコン酸化膜６を成
膜、エッチバックすることによってシリコン酸化膜１を
除去するとともに第２の層間絶縁膜６を形成する。その
後、熱酸化によって第１のゲート絶縁膜７を形成する
（図４（ｃ））。ポリシリコン膜を全面に成膜し、フォ
トリソグラフィーとドライエッチング技術によって上述
の溝を覆うようにストライプ状の溝と平行方向にフロー
ティングゲート８を形成する。（図４（ｄ））。全面に
第２のゲート絶縁膜９を形成する。さらに、この基板表
面全面にポリシリコン膜を堆積し、フォトリソグラフィ
技術とドライエッチングによって、ストライプ状のフロ
ーティングゲート８と直交するパターン状に第１のゲー
ト絶縁膜７が表出するまでコントロールゲート電極１
０、第２のゲート絶縁膜９、フローティングゲート８を
エッチング加工し、これをワード線に該当するコントロ
ールゲート電極パターンとする。これをマスクとして砒
素のイオン注入によってＮ＋拡散層１４を形成する。こ
のイオン注入の処理を最後に行う点が、本発明の第１の
実施の形態及び第２の実施の形態に係る製造工程と異な
る点である。この時のワード線方向における断面模式図
を図４（ｅ）に示す。また、ワード線方向に対し、直交
方向についての断面模式図を図４（ｆ）に示す。なお、
フローティングゲート８は、上記第３の実施の形態に係
る半導体記憶装置のように、第１の層間絶縁膜５上に伸
延させた形状に限られたものではない。

【００２７】（第４の実施の形態）次に、本発明の第４
の実施の形態に係る半導体記憶装置およびその製造方法
を図面を参照して説明する。図５は、本発明の第４の実
施の形態に係る半導体記憶装置の製造工程を示す断面模
式図である。

【００２８】前述した本発明の第３の実施の形態におい
ては、第１の層間絶縁膜５上に伸延した形状を有するフ
ローティングゲートを有してなる半導体記憶装置を示し
たが、本発明の第４の実施の形態においては、第１の層
間絶縁膜５に埋め込まれてなるフローティングゲートを
有してなる半導体記憶装置を示す。本発明の第４の実施
の形態に係る半導体記憶装置は、リソグラフィー技術を
用いることなく自己整合的にフローティングゲートを加
工できるので、工程数を大幅に削減出来るだけでなく、
セルごとの動作バラツキを小さくすることができると考
えられる。また、コントロールゲート形成時に予めＣＭ
Ｐ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｍｅｎｔ）により平坦な表面を加工するので、加
工技術を容易にすることが可能である。第１の層間絶縁
膜５であるシリコン酸化膜を構成するまでの工程は、図
５（ａ）から図５（ｃ）に示すように、上記第３の実施
の形態に係る半導体記憶装置の製造工程と同一である。
その後、ポリシリコン膜を全面に成膜し、ＣＭＰによっ
て第１の層間絶縁膜５が表出するまでポリシリコンを研
磨する。これにより、リソグラフィー技術を用いなくて
も自己整合的に溝の部分にだけストライプ状にフローテ
ィングゲートの原材料であるポリシリコンを形成するこ
とが出来る（図５（ｄ））。全面に第２のゲート絶縁膜
９を形成する。さらに、この基板表面全面にポリシリコ
ン膜を堆積し、フォトリソグラフィ技術とドライエッチ
ングによって、ストライプ状のフローティングゲート８
と直交するパターン状に第１のゲート絶縁膜７が表出す
るまでコントロールゲート電極１０、第２のゲート絶縁
膜９、フローティングゲート８をエッチング加工し、こ
れをワード線に該当するコントロールゲート電極パター
ンとする。これをマスクとして砒素をイオン注入するこ
とによってＮ＋拡散層１４を形成する。この時のワード
線方向における断面模式図を図５（ｅ）に示す。また、
ワード線方向に対し、直交方向についての断面模式図を
図５（ｆ）に示す。

【００２９】

【発明の効果】以上のように、本発明に係る半導体記憶
装置は、シリコン基板上に堆層された第１の層間絶縁膜
に溝が形成され、前記溝底面に第１のゲート絶縁膜が形
成され、前記溝側面に上端の幅よりも下端の幅が大きく
設定されてなる第２の層間絶縁膜が設置され、前記溝に
ポリシリコンからなるフローティングゲートが形成さ
れ、前記フローティングゲートの外側面に第２のゲート
絶縁膜が形成され、前記フローティングゲート上に第２
のゲート絶縁膜を介してポリシリコンからなるコントロ
ールゲート電極が設置されてなることにより、より高速
且つ安定した動作を実現することができる装置として得
ることができる。

【００３０】また、本発明に係る半導体記憶装置は、シ
リコン基板上に堆層された第１の層間絶縁膜に溝が形成
され、前記溝底面に第１のゲート絶縁膜が形成され、前
記溝側面に上端の幅よりも下端の幅が大きく設定されて
なる第２の層間絶縁膜が設置され、前記溝にポリシリコ
ンからなるフローティングゲートが形成され、前記フロ
ーティングゲートの外側面に第２のゲート絶縁膜が形成
され、前記フローティングゲート上に第２のゲート絶縁
膜を介してポリシリコンからなるコントロールゲート電
極が設置されてなり、前記フローティングゲートが擬似
Ｖ字形状を有することにより、より高速且つ安定した動
作を実現することができる装置として得ることができ
る。

【００３１】また、本発明に係る半導体記憶装置は、シ
リコン基板上に堆層された第１の層間絶縁膜に溝が形成
され、前記溝底面に第１のゲート絶縁膜が形成され、前
記溝側面に上端の幅よりも下端の幅が大きく設定されて
なる第２の層間絶縁膜が設置され、前記溝内部の前記第
２の層間絶縁膜上から前記第１の層間絶縁膜上にかけて
ポリシリコンからなるフローティングゲートが形成さ
れ、前記フローティングゲートの外側面に第２のゲート
絶縁膜が形成され、前記フローティングゲート上に第２
のゲート絶縁膜を介してポリシリコンからなるコントロ
ールゲート電極が設置されてなることにより、より高速
且つ安定した動作を実現することができる装置として得
ることができる。

【００３２】また、本発明に係る半導体記憶装置の製造
方法は、基板表面上に第１のシリコン酸化膜及びシリコ
ン窒化膜を順に堆層し積層構造とした後、第２のシリコ
ン酸化膜からなる第１の層間絶縁膜を堆層し、続いて前
記シリコン窒化膜を前記第１の層間絶縁膜に完全に埋め
込んた後、前記シリコン窒化膜を除去することにより前
記第１の層間絶縁膜に溝を形成してから、上端の幅が下
端の幅よりも狭く設定された第２の層間絶縁膜を前記溝
の両側面に形成した後、前記基板を熱処理することによ
り第１のゲート絶縁膜を形成し、しかる後にポリシリコ
ンからなるフローティングゲートを前記溝に形成した
後、前記フローティングゲートを所定の形状に施した
後、前記フローティングゲート上面に第２のゲート絶縁
膜を形成することにより、高集積化された半導体記憶装
置を簡便に得ることができる。

【００３３】また、本発明に係る半導体記憶装置は、基
板表面上に第１のシリコン酸化膜及びシリコン窒化膜を
順に堆層し積層構造とした後、第２のシリコン酸化膜か
らなる第１の層間絶縁膜を堆層し、続いて前記シリコン
窒化膜を前記第１の層間絶縁膜に完全に埋め込んた後、
前記シリコン窒化膜を除去することにより前記第１の層
間絶縁膜に溝を形成してから、上端の幅が下端の幅より
も狭く設定された第２の層間絶縁膜を前記溝の両側面に
形成した後、前記基板を熱処理することにより第１のゲ
ート絶縁膜を形成し、しかる後にポリシリコンからなる
フローティングゲートを前記溝及び前記第１の層間絶縁
膜に堆層した後、前記フローティングゲートを所定の形
状に施した後、前記フローティングゲート上面に第２の
ゲート絶縁膜を形成することにより得られ、前記フロー
ティングゲートの底面の面積が前記フローティングゲー
トの上面の面積より小さいことにより、より高速且つ安
定した動作を実現することができる装置として得ること
ができる。

【００３４】また、本発明に係る半導体記憶装置は、基
板表面上に第１のシリコン酸化膜及びシリコン窒化膜を
順に堆層し積層構造とした後、第２のシリコン酸化膜か
らなる第１の層間絶縁膜を堆層し、続いて前記シリコン
窒化膜を前記第１の層間絶縁膜に完全に埋め込んた後、
前記シリコン窒化膜を除去することにより前記第１の層
間絶縁膜に溝を形成してから、上端の幅が下端の幅より
も狭く設定された第２の層間絶縁膜を前記溝の両側面に
形成した後、前記基板を熱処理することにより第１のゲ
ート絶縁膜を形成し、しかる後にポリシリコンからなる
フローティングゲートを前記溝及び前記第１の層間絶縁
膜に堆層した後、前記フローティングゲートを所定の形
状に施した後、前記フローティングゲート上面に第２の
ゲート絶縁膜を形成することにより得られ、前記フロー
ティングゲートが擬似Ｖ字形状を有することにより、よ
り高速且つ安定した動作を実現することができる装置と
して得ることができる。

【００３５】

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態に係る半導体記憶
装置の断面模式図である。

【図２】 本発明の第１の実施の形態に係る半導体記憶
装置の一製造工程を示す断面模式図である。

【図３】 本発明の第２の実施の形態に係る半導体記憶
装置の一製造工程を示す断面模式図である。

【図４】 本発明の第３の実施の形態に係る半導体記憶
装置の一製造工程を示す断面模式図である。

【図５】 本発明の第４の実施の形態に係る半導体記憶
装置の一製造工程を示す断面模式図である。

【図６】 従来の半導体記憶装置の構成を示す断面模式
図である。

【図７】 従来の半導体記憶装置の（ＵＳＰ−５６１０
０９１号）の構成を示す断面模式図である。

【図８】 従来の半導体記憶装置の（特開平８−７８５
４３号）の構成を示す断面模式図である。

【図９】 フローティングゲートを有してなる一般的な
不揮発性半導体記憶装置の構成を示す模式図である。

【符号の説明】

１ シリコン酸化膜 ２ シリコン窒化膜 ３ Ｎ−拡散層 ４ Ｎ＋拡散層 ５ 第１の層間絶縁膜 ６ 第２の層間絶縁膜 ７ 第１のゲート絶縁膜 ８ フローティングゲート ９ 第２のゲート絶縁膜 １０ コントロールゲート電極 １１ フィールド絶縁膜 １４ Ｎ＋拡散層 １００ シリコン基板 ２１ フィールド絶縁膜 ２４ ソース・ドレイン拡散層 ２７ 第１のゲート絶縁膜 ２８ フローティングゲート ２９ 第２のゲート絶縁膜 ３０ コントロールゲート ３１ フィールド絶縁膜 ３２ チャネル領域 ２００ シリコン基板 ３４ ソース・ドレイン拡散層 ３７ 第１のゲート絶縁膜 ３８ フローティングゲート ３９ 第２のゲート絶縁膜 ４０ コントロールゲート ４１ フィールド絶縁膜 ４３ シリコン窒化膜 ４４ シリコン熱酸化膜 ３００ シリコン基板 ５０ コントロールゲート ５１ フィールド絶縁膜 ５２ 第１のポリシリコン ５４ ソース・ドレイン拡散層 ５５ シリコン側面酸化膜 ５６ 第２のポリシリコン ５７ 第１のゲート絶縁膜 ５８ フローティングゲート ５９ 第２のゲート絶縁膜 ４００ シリコン基板 ９８ シリコン酸化膜 ９９ シリコン窒化膜 １０１ 基板 １０７ 第１のゲート絶縁膜 １０８ フローティングゲート １０９ 第２のゲート絶縁膜 １１０ コントロールゲート Ｃｏｎｏ 容量 Ｃｔｏｘ 容量 Ｖｃｇ、Ｖｆｇ、Ｖｓｕｂ 電位

Claims (6)

【特許請求の範囲】
1. 【請求項１】シリコン基板上に堆層された第１の層間絶
   縁膜に溝が形成され、前記溝底面に第１のゲート絶縁膜
   が形成され、前記溝側面に上端の幅よりも下端の幅が大
   きく設定されてなる第２の層間絶縁膜が設置され、前記
   溝にポリシリコンからなるフローティングゲートが形成
   され、前記フローティングゲートの外側面に第２のゲー
   ト絶縁膜が形成され、前記フローティングゲート上に第
   ２のゲート絶縁膜を介してポリシリコンからなるコント
   ロールゲート電極が設置されてなることを特徴とする半
   導体記憶装置。
2. 【請求項２】シリコン基板上に堆層された第１の層間絶
   縁膜に溝が形成され、前記溝底面に第１のゲート絶縁膜
   が形成され、前記溝側面に上端の幅よりも下端の幅が大
   きく設定されてなる第２の層間絶縁膜が設置され、前記
   溝にポリシリコンからなるフローティングゲートが形成
   され、前記フローティングゲートの外側面に第２のゲー
   ト絶縁膜が形成され、前記フローティングゲート上に第
   ２のゲート絶縁膜を介してポリシリコンからなるコント
   ロールゲート電極が設置されてなり、前記フローティン
   グゲートが擬似Ｖ字形状を有することを特徴とする半導
   体記憶装置。
3. 【請求項３】フローティングゲートと第１のゲート絶縁
   膜とが接合するフローティングゲート底面の面積が前記
   フローティングゲートと第２のゲート絶縁膜とが接合す
   るフローティングゲート上面の面積より小さく設定され
   てなることを特徴とする請求項１又は請求項２に記載の
   半導体記憶装置。
4. 【請求項４】基板表面上に第１のシリコン酸化膜及びシ
   リコン窒化膜を順に堆層し積層構造とした後、第２のシ
   リコン酸化膜からなる第１の層間絶縁膜を堆層し、続い
   て前記シリコン窒化膜を前記第１の層間絶縁膜に完全に
   埋め込んた後、前記シリコン窒化膜を除去することによ
   り前記第１の層間絶縁膜に溝を形成してから、上端の幅
   が下端の幅よりも狭く設定された第２の層間絶縁膜を前
   記溝の両側面に形成した後、前記基板を熱処理すること
   により第１のゲート絶縁膜を形成し、しかる後にポリシ
   リコンからなるフローティングゲートを前記溝に形成し
   た後、前記フローティングゲート上面に第２のゲート絶
   縁膜を形成することを特徴とする半導体記憶装置の製造
   方法。
5. 【請求項５】基板表面上に第１のシリコン酸化膜及びシ
   リコン窒化膜を順に堆層し積層構造とした後、第２のシ
   リコン酸化膜からなる第１の層間絶縁膜を堆層し、続い
   て前記シリコン窒化膜を前記第１の層間絶縁膜に完全に
   埋め込んた後、前記シリコン窒化膜を除去することによ
   り前記第１の層間絶縁膜に溝を形成してから、上端の幅
   が下端の幅よりも狭く設定された第２の層間絶縁膜を前
   記溝の両側面に形成した後、前記基板を熱処理すること
   により第１のゲート絶縁膜を形成し、しかる後にポリシ
   リコンからなるフローティングゲートを前記溝及び前記
   第１の層間絶縁膜に堆層した後、前記フローティングゲ
   ートを所定の形状に施した後、前記フローティングゲー
   ト上面に第２のゲート絶縁膜を形成することにより得ら
   れ、前記フローティングゲートの底面の面積が前記フロ
   ーティングゲートの上面の面積より小さいことを特徴と
   する半導体記憶装置。
6. 【請求項６】基板表面上に第１のシリコン酸化膜及びシ
   リコン窒化膜を順に堆層し積層構造とした後、第２のシ
   リコン酸化膜からなる第１の層間絶縁膜を堆層し、続い
   て前記シリコン窒化膜を前記第１の層間絶縁膜に完全に
   埋め込んた後、前記シリコン窒化膜を除去することによ
   り前記第１の層間絶縁膜に溝を形成してから、上端の幅
   が下端の幅よりも狭く設定された第２の層間絶縁膜を前
   記溝の両側面に形成した後、前記基板を熱処理すること
   により第１のゲート絶縁膜を形成し、しかる後にポリシ
   リコンからなるフローティングゲートを前記溝及び前記
   第１の層間絶縁膜に堆層した後、前記フローティングゲ
   ートを所定の形状に施した後、前記フローティングゲー
   ト上面に第２のゲート絶縁膜を形成することにより得ら
   れ、前記フローティングゲートが擬似Ｖ字形状を有する
   ことを特徴とする半導体記憶装置。