JP2003031699A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法

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JP2003031699A JP2001211803A JP2001211803A JP2003031699A JP 2003031699 A JP2003031699 A JP 2003031699A JP 2001211803 A JP2001211803 A JP 2001211803A JP 2001211803 A JP2001211803 A JP 2001211803A JP 2003031699 A JP2003031699 A JP 2003031699A
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forming
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Naoki Tsuji
直樹 辻
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Abstract

(57)【要約】 【課題】 第１電極部と第２電極部とを有し、第１電極
部と半導体基板間の容量の低減が図られる不揮発性半導
体記憶装置とその製造方法を提供する。 【解決手段】 ワード線８とワード線８とによって挟ま
れた領域に沿った断面において、半導体基板１の表面に
トレンチ分離酸化膜２が形成され、そのトレンチ分離酸
化膜２によって挟まれた素子形成領域にソース線３ａ、
１８ａとビット線３ｂ、１８ｂが形成されている。その
ソース線３ａ、１８ａ、ビット線３ｂ、１８ｂおよびト
レンチ分離酸化膜２上に厚膜絶縁膜６が形成されてい
る。ソース線３ａとビット線３ｂとの間に位置する半導
体基板１の領域に凹部１２が形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置およびその製造方法に関し、特に、寄生容量の低減
が図られる不揮発性半導体記憶装置とその製造方法に関
するものである。
【０００２】
【従来の技術】従来の不揮発性半導体記憶装置の一例と
して、フラッシュメモリについて説明する。図３７に示
すように、トレンチ分離領域１０２によって形成された
半導体基板の素子形成領域の表面には、間隔を隔ててソ
ース線１０３ａとビット線（ドレイン）１０３ｂが形成
されている。ソース線１０３ａとビット線１０３ｂとに
よって挟まれた半導体基板の領域にフローティングゲー
ト電極１０５（図３８参照）が形成されている。そのフ
ローティングゲート電極１０５上にワード線１０８が形
成されている。
【０００３】次に、図３７に示す各断面線に沿った断面
構造について説明する。まず、図３８に示すように、ワ
ード線１０８に沿った断面（断面線ＸＸＸＶＩＩＩ−Ｘ
ＸＸＶＩＩＩ）においては、半導体基板１０１の表面に
トレンチ分離酸化膜１０２が形成され、そのトレンチ分
離酸化膜１０２によって挟まれた素子形成領域にソース
線１０３ａとビット線１０３ｂが形成されている。
【０００４】ソース線１０３ａ、ビット線１０３ｂおよ
びトレンチ分離酸化膜１０２上に厚膜絶縁膜１０６が形
成されている。ソース線１０３ａとビット線１０３ｂと
によって挟まれた半導体基板１０１の表面上にトンネル
酸化膜１０４を介在させてフローティングゲート電極１
０５が形成されている。
【０００５】そのフローティングゲート電極１０５上に
ＯＮＯ膜１０７を介在させてポリシリコン膜１０９とタ
ングステンシリサイド膜１１０からなるワード線１０８
が形成されている。なお、ＯＮＯ膜とはシリコン酸化膜
とシリコン窒化膜とを積層させた膜をいう。そのワード
線１０８上に絶縁膜１１１が形成されている。フラッシ
ュメモリでは、図３７に示されるメモリセルトランジス
タ（Ｔｒ１、Ｔｒ２等）は、ソース線１０３ａ、ビット
線１０３ｂ、フローティングゲート電極１０５およびワ
ード線１０８を含んで構成される。
【０００６】次に、図３９に示すように、ワード線１０
８とワード線１０８とによって挟まれた領域に沿った断
面（断面線ＸＸＸＩＸ−ＸＸＸＩＸ）においては、半導
体基板１０１の表面にトレンチ分離酸化膜１０２が形成
され、そのトレンチ分離酸化膜１０２によって挟まれた
素子形成領域にソース線１０３ａとビット線１０３ｂが
形成されている。そのソース線１０３ａ、ビット線１０
３ｂおよびトレンチ分離１０２上に厚膜絶縁膜１０６が
形成されている。
【０００７】次に、図４０に示すように、ソース線１０
３ａとビット線１０３ｂとによって挟まれた領域に沿っ
た断面（断面線ＸＬ−ＸＬ）においては、半導体基板１
０１の表面上に間隔を隔てトンネル酸化膜１０４を介在
させてフローティングゲート電極１０５が形成されてい
る。そのフローティングゲート電極１０５上にＯＮＯ膜
１０７を介在させてポリシリコン膜１０９およびタング
ステンシリサイド膜１１０からなるワード線１０８が形
成されている。ワード線１０８上にシリコン酸化膜など
の絶縁膜１１１が形成されている。従来のフラッシュメ
モリは上記のように構成される。なお、図３８〜図４０
では、ワード線１０８等を覆う層間絶縁膜が省略されて
いる。
【０００８】次に、上述したフラッシュメモリの動作に
ついて説明する。たとえば、図３７に示すトランジスタ
Ｔｒ２の情報を読み出す場合には、ビット線１０３ｂに
所定の電圧を印加し、トランジスタＴｒ２を構成するワ
ード線１０８に所定の電圧を印加したときにトランジス
タＴｒ２がＯＮするかどうかによってフローティングゲ
ート電極１０５に蓄えられた電子のレベルが判定され
る。
【０００９】ＯＮ状態の場合には、図３７中の矢印に示
すように、Ｔｒ２を介して電流が流れることになる。こ
のフラッシュメモリでは、たとえばソース線１０３ａと
ビット線１０３ｂとの間に複数のトランジスタＴｒ１、
Ｔｒ２等が並列に接続されており、特にＡＮＤ型のフラ
ッシュメモリと呼ばれている。
【００１０】従来のフラッシュメモリでは、上述したＡ
ＮＤ型フラッシュメモリのほかに、メモリセルをなすト
ランジスタを直列に接続したＮＡＮＤ型フラッシュメモ
リも適用されている。
【００１１】
【発明が解決しようとする課題】しかしながら上述した
ＡＮＤ型のフラッシュメモリやＮＡＮＤ型のフラッシュ
メモリでは、以下に示すような問題があった。ＡＮＤ型
やＮＡＮＤ型に限らず、いわゆるスタック型のフラッシ
ュメモリにおいては、図４０に示すように、ワード線
（コントロールゲート電極）１０８とフローティングゲ
ート１０５電極間の容量１２１（Ｃｃｇ）と、フローテ
ィングゲート電極１０５と半導体基板１０１間の容量１
２２、１２０（Ｃｂ、Ｃｓ）との比が重要になる。
【００１２】なお、容量Ｃｂはフローティングゲート電
極１０５の下面部分とその直下に位置する半導体基板１
０１の領域（チャネル領域）間の容量（トンネル領域容
量）１２２であり、容量Ｃｓはフローティングゲート電
極１０５の側面部分とその下方に位置する半導体基板１
０１の領域間の容量１２０である。
【００１３】この比は、特に、コントロールゲート電極
１０８とフローティングゲート電極１０５とのカップリ
ング比と呼ばれており、式Ｃｃｇ／（Ｃｃｇ＋Ｃｂ＋Ｃ
ｓ）により定義される。このカップリング比の値が大き
いほどメモリセルの動作電圧を下げることができて、フ
ラッシュメモリの性能を向上することができる。
【００１４】メモリセルのサイズが比較的大きい場合に
は、フローティングゲート電極１０５と半導体基板１０
１間の容量においては、トンネル領域容量１２２が容量
１２０に比べて十分に大きくトンネル容量が支配的であ
る。
【００１５】しかしながら、メモリセルのサイズが小さ
くなると、トンネル領域容量Ｃｂ１２２が小さくなるた
め、トンネル領域容量Ｃｂ１２２に対して相対的に容量
Ｃｓ１２０を無視することができなくなり、フラッシュ
メモリのさらなる性能向上を妨げる要因となっていた。
【００１６】本発明は上記問題点を解決するためになさ
れたものであり、１つの目的は、フローティングゲート
電極と半導体基板間の容量の低減が図られる不揮発性半
導体記憶装置を提供することであり、他の目的はそのよ
うな不揮発性半導体記憶装置の製造方法を提供すること
である。
【００１７】
【課題を解決するための手段】本発明の１つの局面にお
ける不揮発性半導体記憶装置は、所定のチャネルとなる
領域と第１電極部と第２電極部と凹部と第２導電型の１
対の不純物領域と第３絶縁膜とを備えている。所定のチ
ャネルとなる領域は、第１導電型の半導体基板の主表面
に形成されている。第１電極部は、チャネルとなる領域
上に第１絶縁膜を介在させて形成され、底面、側面およ
び上面を有している。第２電極部は、第１電極部の上面
上に第２絶縁膜を介在させて形成されている。凹部はチ
ャネルとなる領域を挟んで位置する半導体基板の一方と
他方との領域にそれぞれ形成されている。第２導電型の
１対の不純物領域は、チャネルとなる領域を挟んで位置
する半導体基板のそれぞれの領域に形成されている。第
３絶縁膜は、凹部を埋めるように半導体基板上に形成さ
れている。
【００１８】この構成によれば、凹部が形成されている
側の第１電極部の側面と半導体基板間の距離がより長く
なる。これにより、従来の不揮発性半導体記憶装置と比
べて、第１電極部と半導体基板の領域間の容量のうち、
第１電極部の側面部分とその下方に位置する半導体基板
の領域間の容量（容量Ｃｓ）がより小さくなり、第１電
極部の底面とその直下に位置する半導体基板の領域間の
容量（トンネル領域容量Ｃｂ）に対して容量Ｃｓを小さ
くすることができる。その結果、カップリング容量比を
従来のフラッシュメモリよりも向上することができ、不
揮発性半導体記憶装置の性能が向上する。なお、カップ
リング容量比とは、第２電極部と第１電極部間の容量
（Ｃｃｇ）と、第１電極部と半導体基板間の容量（Ｃｂ
＋Ｃｓ）および容量Ｃｃｇの和との比をいい、この値が
大きいほど不揮発性半導体記憶装置の性能がよいとされ
る。
【００１９】具体的に、１対の不純物領域はチャネルと
なる領域を挟んで一方と他方とを結ぶ方向とは略直交す
る方向に位置する半導体基板のそれぞれの領域に少なく
とも形成されていることが好ましい。
【００２０】これにより、いわゆるＡＮＤ型とよばれる
不揮発性半導体記憶装置が構成される。
【００２１】特に、１対の不純物領域は、凹部を挟み込
むように一方と他方とを結ぶ方向に沿って延在すること
で、１対の不純物領域は配線として、それぞれソース線
とビット（ドレイン）線となる。
【００２２】また、凹部の表面には第１導電型の不純物
が導入されていることが好ましい。これにより、第２導
電型の１対の不純物領域間に第１導電型の不純物が導入
された領域が位置することになって、１対の不純物領域
間のリーク電流を抑制することができる。
【００２３】さらに、リーク電流を抑制するためには、
凹部は１対の不純物領域が位置する部分よりも深く形成
されていることが好ましい。
【００２４】また、１対の不純物領域上と第２電極部の
上面上にそれぞれ形成され、凹部を形成するためのマス
クとなる絶縁性を有する第１マスク部材および第２マス
ク部材を含んでいることが好ましい。
【００２５】これにより、第１マスク部材および第２マ
スク部材をマスクとして自己整合的に凹部を形成するこ
とができる。
【００２６】その第１マスク部材および第２マスク部材
はシリコン酸化膜を含んでいることが好ましい。
【００２７】あるいは、１対の不純物領域は、凹部の表
面にそれぞれ形成され、チャネルとなる領域を挟んで一
方と他方とを結ぶ方向とは略直交する方向に位置する半
導体基板のそれぞれの領域に素子分離絶縁膜が形成され
ていることが好ましい。
【００２８】この場合には、いわゆるＮＡＮＤ型の不揮
発性半導体記憶装置が構成される。そして、この場合に
は、第２電極部の上面上に形成され、素子分離絶縁膜と
ともに凹部を形成するためのマスクとなる絶縁性を有す
るマスク部材を含んでいることが好ましい。
【００２９】これにより、マスク部材および素子分離絶
縁膜をマスクとして自己整合的に凹部を形成することが
できる。
【００３０】そのマスク部材および素子分離絶縁膜はシ
リコン酸化膜を含んでいることが好ましい。
【００３１】本発明の他の局面における不揮発性半導体
記憶装置の製造方法は以下の工程を備えている。第１導
電型の半導体基板の主表面上に第１絶縁膜を介在させて
一方向に延びる第１導電層を形成する。第１導電層上に
第２絶縁膜を介在させて第２導電層を形成する。第２導
電層上に所定のマスク部材を形成する。所定のマスク部
材をマスクとして第２導電層に加工を施すことにより、
一方向と略直交する方向に延在する少なくとも２つの第
２電極部を形成する。所定のマスク部材をマスクとして
さらに第１導電層に加工を施すことにより、半導体基板
の表面を露出して第２電極部のそれぞれの直下に位置す
る第１電極部を形成する。第１電極部を挟んで位置する
半導体基板のそれぞれの領域の表面に、第２導電型の１
対の不純物領域を形成する。第１電極部を挟んで位置す
る半導体基板のそれぞれの領域の表面に凹部を形成す
る。凹部を埋めるように半導体基板上に第３絶縁膜を形
成する。
【００３２】この製造方法によれば、特に、第１電極部
の直下に位置する半導体基板のチャネルとなる領域を挟
んでそれぞれ位置する半導体基板の領域の表面に凹部を
形成することで、凹部が形成されている側の第１電極部
の側面と半導体基板間の距離がより長くなる。これによ
り、前述したように、第１電極部と半導体基板の領域間
の容量のうち、第１電極部の側面部分とその下方に位置
する半導体基板の領域間の容量（容量Ｃｓ）がより小さ
くなり、第１電極部の底面とその直下に位置する半導体
基板の領域間の容量（トンネル領域容量Ｃｂ）に対して
容量Ｃｓを小さくすることができる。その結果、カップ
リング容量比を従来のフラッシュメモリよりも向上する
ことができ、不揮発性半導体記憶装置の性能を向上する
ことができる。
【００３３】具体的に、１対の不純物領域を形成する工
程では、第１導電層を形成した後に第１導電層を挟んで
位置する半導体基板のそれぞれの領域に第１導電層に沿
って１対の不純物領域が形成され、１対の不純物領域を
形成した後第２導電層を形成する前に、１対の不純物領
域上に第４絶縁膜を形成する工程を含み、凹部を形成す
る工程では、凹部は所定のマスク部材と第４絶縁膜をマ
スクとして、２つの第２電極によって挟まれ、かつ、１
対の不純物領域によって挟まれた半導体基板の領域に加
工を施すことによって形成されることが好ましい。
【００３４】これにより、いわゆるＡＮＤ型の不揮発性
半導体記憶装置において、凹部を自己整合的に容易に形
成することができる。
【００３５】また、凹部を形成した後に、凹部の表面に
第１導電型の不純物を導入する工程を含んでいることが
好ましい。
【００３６】これにより、第２導電型の１対の不純物領
域間に第１導電型の不純物が導入された領域が位置し、
１対の不純物領域間のリーク電流を抑制することができ
る。
【００３７】さらに、リーク電流を抑制するために、凹
部を形成する工程では、凹部は１対の不純物領域が位置
する部分よりも深く形成されることが好ましい。
【００３８】あるいは、第１導電層を形成する工程の
後、第１導電層を挟んで位置する半導体基板の一方と他
方の領域のそれぞれに第１導電層の延びる方向に沿って
素子分離絶縁膜を形成する工程を含み、凹部を形成する
工程では、凹部は所定のマスク部材と素子分離絶縁膜を
マスクとして、２つの第２電極部によって挟まれ、か
つ、素子分離絶縁膜によって挟まれた半導体基板の領域
に加工を施すことによって形成され、１対の不純物領域
を形成する工程では、１対の不純物領域は凹部の表面に
形成されることが好ましい。
【００３９】この場合には、いわゆるＮＡＮＤ型の不揮
発性半導体記憶装置において、凹部を自己整合的に容易
に形成することができる。
【００４０】
【発明の実施の形態】実施の形態１ 本発明の実施の形態１に係る不揮発性半導体記憶装置の
一例として、ＡＮＤ型のフラッシュメモリについて説明
する。
【００４１】図１に示すように、トレンチ分離領域２に
よって形成された半導体基板１の素子形成領域の表面に
は、間隔を隔ててソース線３ａ、１８ａとビット線（ド
レイン）３ｂ、１８ｂが形成されている。ソース線３
ａ、１８ａとビット線３ｂ、１８ｂとによって挟まれた
半導体基板１の領域にフローティングゲート電極５（図
２参照）が形成されている。そのフローティングゲート
電極５上にワード線８が形成されている。
【００４２】次に、図１に示す各断面線に沿った断面構
造について説明する。まず、図２に示すように、ワード
線８に沿った断面（断面線ＩＩ−ＩＩ）においては、半
導体基板１の表面にトレンチ分離酸化膜２が形成され、
そのトレンチ分離酸化膜２によって挟まれた素子形成領
域にソース線３ａ、１８ａとビット線３ｂ、１８ｂが形
成されている。そのソース線３ａ、１８ａとビット線３
ｂ、１８ｂとによって挟まれた半導体基板１の領域にチ
ャネルとなる領域１ａが位置する。
【００４３】ソース線３ａ、１８ａ、ビット線３ｂ、１
８ｂおよびトレンチ分離酸化膜２上にシリコン酸化膜な
どの厚膜絶縁膜６が形成されている。ソース線３ａとビ
ット線３ｂとによって挟まれた半導体基板１の表面上に
トンネル酸化膜４を介在させてフローティングゲート電
極５が形成されている。
【００４４】そのフローティングゲート電極５上にＯＮ
Ｏ膜７を介在させてポリシリコン膜９とタングステンシ
リサイド膜１０からなるワード線８が形成されている。
なお、ＯＮＯ膜とはシリコン酸化膜とシリコン窒化膜と
を積層させた膜をいう。そのワード線８上にシリコン酸
化膜などの絶縁膜１１が形成されている。さらに、その
絶縁膜１１上に層間絶縁膜２１が形成されている。
【００４５】図１に示されるメモリセルトランジスタ
（Ｔｒ１、Ｔｒ２等）は、ソース線３ａ、１８ａ、ビッ
ト線３ｂ、１８ｂ、フローティングゲート電極５および
ワード線８を含んで構成される。
【００４６】次に、図３に示すように、ワード線８とワ
ード線８とによって挟まれた領域に沿った断面（断面線
ＩＩＩ−ＩＩＩ）においては、半導体基板１の表面にト
レンチ分離酸化膜２が形成され、そのトレンチ分離酸化
膜２によって挟まれた素子形成領域にソース線３ａ、１
８ａとビット線３ｂ、１８ｂが形成されている。そのソ
ース線３ａ、１８ａ、ビット線３ｂ、１８ｂおよびトレ
ンチ分離酸化膜２上に厚膜絶縁膜６が形成されている。
特に、ソース線３ａとビット線３ｂとの間に位置する半
導体基板１の領域に凹部１２が形成されている。
【００４７】次に、図４に示すように、ソース線３ａ、
１８ａとビット線３ｂ、１８ｂとによって挟まれた領域
に沿った断面（断面線ＩＶ−ＩＶ）においては、半導体
基板１の表面上にトンネル酸化膜４を介在させて複数の
フローティングゲート電極５が間隔を隔てて形成されて
いる。
【００４８】そのフローティングゲート電極５上にＯＮ
Ｏ膜７を介在させてポリシリコン膜９およびタングステ
ンシリサイド膜１０からなるワード線８が形成されてい
る。ワード線８上にシリコン酸化膜などの絶縁膜１１が
形成されている。そして、それぞれのフローティングゲ
ート電極５によって挟まれた半導体基板１の領域には、
凹部１２が形成されている。
【００４９】次に、上述したフラッシュメモリの動作に
ついて説明する。たとえば、図１に示すトランジスタＴ
ｒ２の情報を読み出す場合には、ビット線３ｂ、１８ｂ
に所定の電圧を印加し、トランジスタＴｒ２を構成する
ワード線８に所定の電圧を印加したときにトランジスタ
Ｔｒ２がＯＮするかどうかによってフローティングゲー
ト電極５に蓄えられた電子のレベルが判定される。
【００５０】ＯＮ状態の場合には、Ｔｒ２を介してソー
ス線３ａ、１８ａとビット線３ｂ、１８ｂ間に電流が流
れることになる。ＡＮＤ型のフラッシュメモリでは、た
とえばソース線３ａ、１８ａとビット線３ｂ、１８ｂと
の間に複数のトランジスタＴｒ１、Ｔｒ２等が並列に接
続されている。
【００５１】上記のように、本フラッシュメモリでは、
隣合うワード線８によって挟まれ、かつ、ソース線３
ａ、１８ａとビット線３ｂ、１８ｂとによって挟まれた
半導体基板１の領域に凹部１２が形成されている。つま
り、フローティングゲート電極５を構成する４つの側面
の周りに位置する半導体基板１の領域のうち、ソース線
３ａ、１８ａとビット線３ｂ、１８ｂが位置していない
側に位置する半導体基板の領域部分の表面が、チャネル
領域表面よりも下方に位置する。このような凹部１２が
形成されていることで、フローティングゲート電極５の
側面と半導体基板１との距離がより長くなる。
【００５２】これにより、フローティングゲート電極５
と半導体基板１間の容量のうち、フローティングゲート
電極５の側面部分とその下方に位置する半導体基板１の
領域間の容量Ｃｓ２２がより小さくなる。また、凹部１
２が形成されている場合と形成されていない場合とで
は、フローティングゲート電極５の下面部分とその直下
に位置する半導体基板１の領域間の容量（トンネル領域
容量）２４については、ほとんど差はない。
【００５３】そのため、従来のフラッシュメモリに比べ
てトンネル領域容量Ｃｂ２２に対する容量Ｃｓ２２を割
合を小さくすることができる。その結果、カップリング
容量比を従来のフラッシュメモリよりも向上することが
でき、フラッシュメモリの性能が向上する。
【００５４】さらに上述したフラッシュメモリでは、図
３に示すように、凹部１２は拡散層配線としてのソース
線３ａ、１８ａとビット線３ｂ、１８ｂが位置する部分
よりも深く形成され、そして、凹部１２の表面には、ソ
ース線３ａとビット線３ｂをなす不純物領域の導電型と
は反対の導電型の不純物領域１３が形成されている。そ
の凹部１２は層間絶縁膜２１によって埋め込まれてい
る。
【００５５】これにより、ソース線３ａ、１８ａとビッ
ト線３ｂ、１８ｂとによって挟まれた半導体基板１の領
域の約半分の領域に比較的小さなトレンチ分離が形成さ
れたのと実質的に同様の構造になる。
【００５６】その結果、従来のフラッシュメモリと比較
すると、このようなトレンチ分離領域が形成されたこと
により、ソース線３ａ、１８ａとビット線３ｂ、１８ｂ
との間にリーク電流が生じるのを半減させることができ
る。
【００５７】実施の形態２ 次に、本発明の実施の形態２として実施の形態１におい
て説明したＡＮＤ型のフラッシュメモリの製造方法の一
例について説明する。まず、図１に示すワード線８に沿
った断面（断面線ＩＩ−ＩＩ）とビット線３ｂに沿った
断面（断面線ＩＶ−ＩＶ）にそれぞれ対応する断面に基
づいて説明する。図５（ａ）、（ｂ）に示すように、半
導体基板１の所定の領域にトレンチ分離酸化膜２を形成
する。これにより、素子形成領域が形成される。
【００５８】その半導体基板１の表面に、熱酸化法によ
り、膜厚約８．５ｎｍのトンネル酸化膜４を形成する。
そのトンネル酸化膜４上にフローティングゲート電極の
一部となるリンドープトアモルファスシリコン膜５を形
成する。そのリンドープトアモルファスシリコン膜５上
にシリコン窒化膜１５を形成する。そのシリコン窒化膜
１５上にフォトレジスト１６を形成する。
【００５９】次に、図６（ａ）、（ｂ）に示すように、
フォトレジスト１６をマスクとしてシリコン窒化膜１５
に異方性エッチングを施す。その後、フォトレジスト１
６を除去し、パターニングされたシリコン窒化膜をマス
クとして、アモルファスドープトシリコン膜５に異方性
エッチングを施してトンネル酸化膜４を露出する。
【００６０】次に、図７（ａ）、（ｂ）に示すように、
フローティングゲート電極の一部となるアモルファスド
ープトシリコン膜５およびシリコン窒化膜１５をマスク
として、たとえば砒素（Ａｓ）を注入エネルギー３０Ｋ
ｅＶ、ドーズ量５×１０13／ｃｍ2にて半導体基板１に
注入することにより、拡散層配線としてのソース線３ａ
およびビット線（ドレイン）３ｂを形成する。
【００６１】これにより、トレンチ分離酸化膜２とアモ
ルファスドープトシリコン膜５によって挟まれた半導体
基板１の領域に、半導体基板１の表面から約４５ｎｍく
らいの深さにまでｎ型のソース線３ａとビット線３ｂが
形成される。アモルファスドープトシリコン膜５の直下
に位置する半導体基板１の領域はｐ型である。
【００６２】なお、ここでいう、ソース線３ａとビット
線３ｂの深さは、注入されるイオン種の平均射影飛程度
をＲρ、その分散をΔＲρとすると、Ｒρ＋３×ΔＲρ
により定義される深さを意味する。
【００６３】その後、フローティングゲート電極の一部
となるアモルファスドープトシリコン膜５およびシリコ
ン窒化膜１５を覆うように、半導体基板１上にシリコン
酸化膜（図示せず）を形成する。そのシリコン酸化膜に
異方性エッチングを施すことにより、図８（ａ）、
（ｂ）に示すように、アモルファスドープトシリコン膜
５の両側面上にサイドウォール絶縁膜１７を形成する。
【００６４】そのサイドウォール絶縁膜１７等をマスク
として、さらに砒素（Ａｓ）を注入エネルギー３０Ｋｅ
Ｖ、ドーズ量１×１０15／ｃｍ2にて半導体基板１に注
入することにより、拡散層配線としてのソース線１８ａ
およびビット線（ドレイン）１８ｂを形成する。このよ
うに、砒素をさらに注入するのは拡散層配線の抵抗を下
げるためである。また、この砒素が注入される深さは、
前述した砒素を注入させた際の深さとほぼ同じである。
【００６５】その後、たとえばＣＶＤ法により半導体基
板上に膜厚約４５０ｎｍのシリコン酸化膜（図示せず）
を形成する。そして、図９（ａ）、（ｂ）に示すよう
に、そのシリコン酸化膜に化学的機械研磨処理（ＣＭ
Ｐ：Chemical Mechanical Polishing）を施すことによ
り、シリコン窒化膜１５の表面を露出する。これによ
り、拡散層配線としてのソース線３ａ、１８ａおよびビ
ット線３ｂ、１８ｂ上には膜厚の比較的厚い厚膜絶縁膜
６が形成され、フローティングゲート電極の一部となる
アモルファスドープトシリコン膜５の周辺はこの厚膜絶
縁膜６によって囲まれることになる。
【００６６】その後、ドライエッチングを施すことによ
り、厚膜絶縁膜６を約１８０ｎｍエッチングする。この
とき、シリコン窒化膜１５も同時にエッチングされる。
さらに、熱リン酸によりアモルファスドープトシリコン
膜５上に残っているシリコン窒化膜１５をほぼ完全に除
去し、アモルファスドープトシリコン膜５の表面をフッ
酸（ＨＦ）により洗浄する。
【００６７】そして、図１０（ａ）、（ｂ）に示すよう
に、清浄にされたアモルファスドープトシリコン膜５の
表面上にリンドープトアモルファスシリコン膜１９を形
成する。このリンドープトアモルファスシリコン膜１９
も、フローティングゲート電極の一部となる。そのリン
ドープトアモルファスシリコン膜１９に所定のフォトレ
ジスト（図示せず）を形成する。このフォトレジスト
は、トレンチ分離酸化膜２の上方の領域において開口を
有するパターンであることが望ましい。
【００６８】そのフォトレジストをマスクとしてリンド
ープトアモルファスシリコン膜１９にエッチングを施
す。これにより、図１１（ａ）に示すように、フローテ
ィングゲート電極となるリンドープトアモルファスシリ
コン膜１９が形成される。また、図１１（ｂ）に示すよ
うに、ビットラインに平行にチャネルとなる領域上を横
切る断面線に沿った断面では、フローティングゲート電
極となるリンドープトアモルファスシリコン膜１９およ
びアモルファスドープトシリコン膜５は繋がっている。
【００６９】その後、図１１（ａ）、（ｂ）に示すよう
に、リンドープトアモルファスシリコン膜１９上にシリ
コン酸化膜とシリコン窒化膜とを積層させることにより
ＯＮＯ膜７を形成する。次に、メモリセル領域全体をフ
ォトレジスト（図示せず）で覆った後、周辺回路領域
（図示せず）に存在するＯＮＯ膜、リンドープトアモル
ファスシリコン膜およびトンネル酸化膜を順次ドライエ
ッチングまたはウエットエッチングを施すことにより除
去する。フォトレジストを除去して、周辺回路領域にお
けるトランジスタのゲート酸化膜を熱酸化法により形成
する。
【００７０】その後、図１１（ａ）、（ｂ）に示すよう
に、たとえばＣＶＤ法により膜厚約１００ｎｍのポリシ
リコン膜９を形成する。そのポリシリコン膜９上に、膜
厚約１００ｎｍのタングステンシリサイド膜１０を形成
する。そのタングステンシリサイド膜１０上に、ＣＶＤ
法により膜厚約２５０ｎｍのシリコン酸化膜１１を形成
する。
【００７１】次に、図１２に示すように、半導体基板上
にワード線をパターニングするためのフォトレジスト２
０を形成する。このとき、図１３（ａ）に示すように、
ワード線が形成される領域に沿った断面では、フォトレ
ジスト２０が形成され、図１３（ｂ）に示すように、ワ
ード線が形成されない領域に沿った断面では、フォトレ
ジスト２０は形成されていない。また、図１３（ｃ）に
示すように、ワード線が形成される方向と略直交する方
向に沿った断面では、複数のフォトレジスト２０が形成
されている。
【００７２】次に、図１４（ａ）〜（ｃ）に示すよう
に、フォトレジスト２０をマスクとしてシリコン酸化膜
１１に異方性エッチングを施して、ワード線をパターニ
ングするためのマスク材としてのシリコン酸化膜１１を
形成する。
【００７３】次に、図１５（ａ）〜（ｃ）に示すよう
に、シリコン酸化膜１１をマスクとしてタングステンシ
リサイド膜１０およびポリシリコン膜９にドライエッチ
ングを施して、ＯＮＯ膜７の表面を露出する。このと
き、図示されていないが、周辺回路領域においては、ト
ランジスタのゲート電極が形成されることになる。その
後、周辺回路領域を覆い、メモリセル領域が開口された
フォトレジスト（図示せず）を形成する。
【００７４】次に、図１６（ａ）〜（ｃ）に示すよう
に、そのフォトレジストをマスクとして、露出したＯＮ
Ｏ膜７に異方性エッチングを施すことによりＯＮＯ膜７
を除去して、リンドープトアモルファスシリコン膜１９
を露出する。
【００７５】次に、図１７（ａ）〜（ｃ）に示すよう
に、ドライエッチングを施すことにより、リンドープト
アモルファスシリコン膜１９、５を除去して、トンネル
酸化膜４を露出する。つまり、トンネル酸化膜４で一旦
エッチングを止める。その後、フッ酸（ＨＦ）によるウ
エットエッチング、またはドライエッチングを施すこと
により、露出しているトンネル酸化膜４を除去して半導
体基板１の表面を露出する。これにより、ワード線８と
フローティングゲート電極５が形成される。
【００７６】次に、図１８（ａ）〜（ｃ）に示すよう
に、露出した半導体基板１の表面にドライエッチングを
施すことにより、凹部１２を形成する。このとき、たと
えばＥＣＲ放電によりエッチングを施す場合、エッチン
グガスとして塩素および酸素を含むガスを用い、圧力約
０．４Ｐａ、ＲＦパワー約５０Ｗ、マイクロ波パワー約
４００Ｗのもとでエッチングを施すことが望ましい。
【００７７】また、この凹部１２の深さは、拡散層配線
としてのソース線３ａ、１８ａおよびビット線３ｂ、１
８ｂの深さよりも深いことが望ましく、たとえば、８０
ｎｍ程度が好ましい。
【００７８】このプロセスについてさらに詳しく説明す
る。上述した図１２から図１８（ａ）〜（ｃ）におい
て、エッチングが施されたのはワード線によって挟ま
れ、かつ、厚膜絶縁膜によって挟まれた領域である。こ
の領域には、フローティングゲート電極となるリンドー
プトアモルファスシリコン膜が存在していた。上述した
ように、拡散層配線としてのソース線３ａ、１８ａおよ
びビット線３ｂ、１８ｂは、このリンドープトアモルフ
ァスシリコン膜をマスクとしてイオン注入することで形
成されている。その拡散層配線上には厚膜絶縁膜６が位
置する。
【００７９】したがって、上述した一連のエッチングに
より半導体基板１に凹部１２を形成することにより、ソ
ース線３ａ、１８ａとビット線３ｂ、１８ｂとの間に位
置し、リークの原因となる半導体基板のｐ型領域が自己
整合的に除去されたことになる。
【００８０】このとき、ワード線下に位置し、ソース線
３ａ、１８ａとビット線３ｂ、１８ｂとによって挟まれ
た半導体基板１の領域（ｐ型領域）、すなわちチャネル
領域と、ソース線３ａ、１８ａおよびビット線３ｂ、１
８ｂ（ｎ型領域）とは、エッチングの影響を受けること
がない。
【００８１】次に、図１９（ａ）〜（ｃ）に示すよう
に、ボロン（Ｂ）を注入エネルギー２０ＫｅＶ、ドーズ
量１×１０13／ｃｍ2にて凹部１２の表面に注入するこ
とにより、不純物領域１３を形成する。その後、周辺回
路領域に形成されているフォトレジストを除去する。
【００８２】この注入工程は必須ではないが、拡散層配
線の導電型とは反対の導電型の不純物領域が形成される
ことで、ソース線３ａ、１８ａとビット線３ｂ、１８ｂ
との間のリークの低減に効果がある。また、この工程で
は、凹部１２がソース線３ａ、１８ａおよびビット線３
ｂ、１８ｂよりも深く形成されていることで、ボロンを
注入しても接合耐圧が低下することはない。
【００８３】その後、周辺回路領域（図示せず）におい
て、ｐ型およびｎ型のトランジスタのソースおよびドレ
インを形成する。そして、図２０（ａ）〜（ｃ）に示す
ように、ワード線８等を覆うように半導体基板１上に、
たとえばＣＶＤ法によりシリコン酸化膜などの層間絶縁
膜２１を形成する。これにより、図１〜図４に示すフラ
ッシュメモリの主要部分が完成する。
【００８４】このフラッシュメモリでは、前述したよう
に、凹部１２が形成されその凹部１２に層間絶縁膜２１
が埋め込まれていることで、フローティングゲート電極
５の側面部分とその下方に位置する半導体基板１の領域
間の容量Ｃｓ２２がより小さくなる。その結果、カップ
リング容量比を従来のフラッシュメモリよりも向上する
ことができ、フラッシュメモリの性能が向上する。
【００８５】上述したフラッシュメモリの製造方法で
は、ワード線８によって挟まれ、かつ、厚膜絶縁膜６に
よって挟まれた半導体基板１の領域にワード線８上のシ
リコン酸化膜１１および厚膜絶縁膜６をマスクとしてエ
ッチングを施すことにより、自己整合的にその凹部１２
を容易に形成することができる。
【００８６】また、その凹部１２に層間絶縁膜２１が埋
め込まれることでトレンチ分離領域が形成されたのと同
様の構造が得られて、ソース線３ａとビット線３ｂとの
間にリーク電流が生じるのを半減させることができる。
【００８７】さらに、その凹部１２の表面に半導体基板
１の導電型とは反対の導電型の不純物領域１３を形成す
ることで、ソース線３ａ、１８ａとビット線３ｂ、１８
ｂとの間のリーク電流をさらに効果的に減少させること
ができる。
【００８８】なお、上記フラッシュメモリの製造方法で
は、図１７（ａ）〜（ｃ）に示す工程において、トンネ
ル酸化膜４が露出した段階で一旦エッチングを終了させ
たが、エッチングを引き続いて行い露出した半導体基板
１にエッチングを施して凹部１２を形成してもよい。
【００８９】実施の形態３ 実施の形態１では、フラッシュメモリの一例としてＡＮ
Ｄ型のフラッシュメモリを例に挙げて説明した。ここで
は、他の例としてＮＡＮＤ型のフラッシュメモリを例に
挙げて説明する。
【００９０】図２１に示すように、半導体基板１の表面
には間隔を隔てて形成されたトレンチ分離酸化膜２によ
り素子形成領域が設けられている。トレンチ分離酸化膜
２と略直交する方向に複数のワード線８が形成されてい
る。素子形成領域には、複数のメモリセルトランジスタ
Ｔｒ１、Ｔｒ２等が形成されている。
【００９１】次に、図２１に示す各断面線に沿った断面
構造について説明する。まず、図２２に示すように、ワ
ード線８に沿った断面（断面線ＸＸＩＩ−ＸＸＩＩ）に
おいては、半導体基板１の表面にトレンチ分離酸化膜２
が形成され、そのトレンチ分離酸化膜２によって挟まれ
た半導体基板１の領域（素子形成領域）上にトンネル酸
化膜４を介在させてフローティングゲート電極５が形成
されている。
【００９２】そのフローティングゲート電極５上にＯＮ
Ｏ膜７を介在させてポリシリコン膜９とタングステンシ
リサイド膜１０からなるワード線８が形成されている。
そのワード線８上にシリコン酸化膜などの絶縁膜１１が
形成されている。その絶縁膜１１上にさらに層間絶縁膜
２１が形成されている。
【００９３】次に、図２３に示すように、ワード線８と
ワード線８とによって挟まれた領域に沿った断面（断面
線ＸＸＩＩＩ−ＸＸＩＩＩ）においては、半導体基板１
の表面にトレンチ分離酸化膜２が形成され、そのトレン
チ分離酸化膜２によって挟まれた半導体基板１の領域
（素子形成領域）に凹部３０が形成されている。凹部３
０の深さＬは約５０ｎｍ以上である。その凹部３０の表
面には、ソース領域またはドレイン領域をなす不純物領
域３１が形成されている。凹部３０を埋め込むように層
間絶縁膜２１が形成されている。
【００９４】次に、図２４に示すように、トレンチ分離
酸化膜２によって挟まれた領域に沿った断面（断面線Ｘ
ＸＩＶ−ＸＸＩＶ）においては、ワード線８とワード線
８とによって挟まれた半導体基板１の領域に、前述した
凹部３０が位置している。半導体基板１の表面上にトン
ネル酸化膜４を介在させて複数のフローティングゲート
電極５が間隔を隔てて形成されている。そのフローティ
ングゲート電極５上にＯＮＯ膜７を介在させてポリシリ
コン膜９およびタングステンシリサイド膜１０からなる
ワード線８が形成されている。ワード線８上にシリコン
酸化膜などの絶縁膜１１が形成されている。そして、凹
部３０を埋め込むように層間絶縁膜２１が形成されてい
る。
【００９５】上述したＮＡＮＤ型のフラッシュメモリで
は、図２１に示される各トランジスタＴｒ１、Ｔｒ２等
は、ソース領域またはドレイン領域としての不純物領域
３０を介して直列に接続されることになる。
【００９６】したがって、直列に接続された複数のトラ
ンジスタＴｒ１、Ｔｒ２等のうち特定のトランジスタに
ついて所定のしきい値電圧を印加するとともに、残りの
トランジスタについてはしきい値電圧以上の電圧を印加
することで、特定のトランジスタがＯＮ状態であれば、
直列に接続されたトランジスタの両端間に電流が流れる
ことになる。一方、特定のトランジスタがＯＦＦ状態で
あれば、その両端間に電流は流れない。このようにし
て、特定のトランジスタに蓄えられた電子のレベルが判
定される。
【００９７】上述したフラッシュメモリでは、隣合うワ
ード線８によって挟まれ、かつ、素子分離酸化膜２によ
って挟まれた半導体基板１の領域に凹部３０が形成され
ている。つまり、フローティングゲート電極５を構成す
る４つの側面の周りに位置する半導体基板１の領域のう
ち、トレンチ分離酸化膜２が位置していない側に位置す
る半導体基板の領域に凹部３０が形成されている。
【００９８】図２４に示すように、凹部３０が形成され
ていることで、ワード線８の側面と半導体基板１との距
離がより長くなる。これにより、フローティングゲート
電極５と半導体基板１間の容量のうち、フローティング
ゲート電極５の側面部分とその下方に位置する半導体基
板１の領域間の容量Ｃｓ３５がより小さくなる。
【００９９】また、凹部３０が形成されている場合と形
成されていない場合とでは、フローティングゲート電極
５の下面部分とその直下に位置する半導体基板１の領域
間の容量（トンネル領域容量）３７については、ほとん
ど差はない。
【０１００】これにより、従来のフラッシュメモリに比
べてトンネル領域容量Ｃｂ３７に対する容量Ｃｓ３５を
割合を小さくすることができる。その結果、カップリン
グ容量比を従来のフラッシュメモリよりも向上すること
ができ、フラッシュメモリの性能が向上する。
【０１０１】実施の形態４ 次に、本発明の実施の形態４として、前述したＮＡＮＤ
型のフラッシュメモリの製造方法の一例について説明す
る。この製造方法においては、ポイントとなるワード線
を形成した後の工程は前述した方法と実質的に同じであ
る。拡散層配線を形成しないのでワード線を形成するま
での工程が若干前述した方法と異なる。
【０１０２】また、ここでは素子分離酸化膜を、フロー
ティングゲート電極を形成する際に同時に形成するいわ
ゆるセルフアラインのトレンチ分離（ＳＴＩ：Selfalig
n Trench Isolation）法により形成する場合について説
明する。この方法は一般的に知られている技術である。
【０１０３】以下、図２１に示すワード線８に沿った断
面（断面線ＸＸＩＩ−ＸＸＩＩ）とワード線８と略直交
する方向（ビット線方向）に沿った断面にそれぞれ対応
する断面に基づいて説明する。
【０１０４】まず、図２５（ａ）、（ｂ）に示すよう
に、半導体基板１の表面に、熱酸化法により膜厚約８．
５ｎｍのトンネル酸化膜４を形成する。そのトンネル酸
化膜４上にフローティングゲート電極の一部となるリン
ドープトアモルファスシリコン膜５を形成する。そのリ
ンドープトアモルファスシリコン膜５上にシリコン窒化
膜３２を形成する。そのシリコン窒化膜３２上にフォト
レジスト（図示せず）を形成する。そのフォトレジスト
をマスクとしてシリコン窒化膜３２に異方性エッチング
を施すことにより、マスク材としてのシリコン窒化膜３
２を形成する。
【０１０５】次に、図２６（ａ）、（ｂ）に示すよう
に、パターニングされたシリコン窒化膜３２をマスクと
して、アモルファスドープトシリコン膜５、トンネル酸
化膜４および半導体基板１に順次異方性エッチング（ト
レンチエッチング）を施して開口部３３を形成する。こ
れにより、セルフアラインによるトレンチ分離のための
開口部３３が形成されることになる。その後、トレンチ
エッチングにより受けたダメージを回復させるため、ド
ライ雰囲気、温度約８５０℃のもとで、開口部３３の内
壁を約１５ｎｍ酸化（図示せず）する。
【０１０６】その後、たとえばＣＶＤ法により半導体基
板上に膜厚約６００ｎｍのシリコン酸化膜（図示せず）
を形成する。そして、そのシリコン酸化膜に化学的機械
研磨処理（ＣＭＰ：Chemical Mechanical Polishing）
を施す。次に、ドライエッチングを施すことにより、シ
リコン酸化膜を約１５ｎｍエッチングする。
【０１０７】次に、図２７（ａ）、（ｂ）に示すよう
に、熱リン酸によりシリコン窒化膜３２を除去する。こ
れにより、トレンチ分離酸化膜２が形成される。
【０１０８】その後、図２８（ａ）、（ｂ）に示すよう
に、フローティングゲート電極となるアモルファスドー
プトシリコン膜５上にシリコン酸化膜とシリコン窒化膜
とを積層させることによりＯＮＯ膜７を形成する。次
に、たとえばＣＶＤ法により膜厚約８０ｎｍのポリシリ
コン膜９を形成する。そのポリシリコン膜９上に、膜厚
約１００ｎｍのタングステンシリサイド膜１０を形成す
る。そのタングステンシリサイド膜１０上に、ＣＶＤ法
により膜厚約１００ｎｍのシリコン酸化膜１１を形成す
る。
【０１０９】次に、図２９に示すように、ワード線をパ
ターニングするためのフォトレジスト３４を形成する。
このとき、図３０（ａ）に示すように、ワード線が形成
される領域に沿った断面（断面線ＸＸＸａ−ＸＸＸａ）
では、フォトレジスト３４が形成され、図３０（ｂ）に
示すように、ワード線が形成されない領域に沿った断面
（断面線ＸＸＸｂ−ＸＸＸｂ）では、フォトレジスト３
４は形成されていない。また、図３０（ｃ）に示すよう
に、ワード線が形成される方向と略直交する方向に沿っ
た断面（断面線ＸＸＸｃ−ＸＸＸｃ）では、複数のフォ
トレジスト３４が形成されている。
【０１１０】次に、図３１（ａ）〜（ｃ）に示すよう
に、フォトレジスト３４をマスクとしてシリコン酸化膜
１１に異方性エッチングを施して、ワード線をパターニ
ングするためのマスク材としてのシリコン酸化膜１１を
形成する。
【０１１１】次に、図３２（ａ）〜（ｃ）に示すよう
に、シリコン酸化膜１１をマスクとしてタングステンシ
リサイド膜１０およびポリシリコン膜９にドライエッチ
ングを施して、ＯＮＯ膜７の表面を露出する。
【０１１２】次に、図３３（ａ）〜（ｃ）に示すよう
に、露出したＯＮＯ膜７に異方性エッチングを施すこと
によりＯＮＯ膜７を除去して、アモルファスドープトシ
リコン膜５を露出する。次に、図３４（ａ）〜（ｃ）に
示すように、ドライエッチングを施すことにより、リン
ドープトアモルファスシリコン膜５を除去して、トンネ
ル酸化膜４を露出する。
【０１１３】その後、フッ酸（ＨＦ）によるウエットエ
ッチング、またはドライエッチングを施すことにより、
露出しているトンネル酸化膜４を除去して半導体基板１
の表面を露出する。
【０１１４】次に、図３５（ａ）〜（ｃ）に示すよう
に、露出した半導体基板１の表面にドライエッチングを
施すことにより、深さ約５０ｎｍ程度の凹部３０を形成
する。このとき、たとえばＥＣＲ放電によりエッチング
を施す場合、エッチングガスとして塩素および酸素を含
むガスを用い、圧力約０．４Ｐａ、ＲＦパワー約５０
Ｗ、マイクロ波パワー約４００Ｗのもとでエッチングを
施すことが望ましい。
【０１１５】このプロセスについてさらに詳しく説明す
る。上述した図２９から図３５（ａ）〜（ｃ）におい
て、エッチングが施されたのはワード線によって挟ま
れ、かつ、トレンチ分離酸化膜２によって挟まれた領域
である。
【０１１６】ワード線上に形成されたシリコン酸化膜１
１とトレンチ分離酸化膜２をマスクとして半導体基板１
に異方性エッチングを施すことで、自己整合的に凹部３
０が形成されることになる。
【０１１７】次に、図３６（ａ）〜（ｃ）に示すよう
に、砒素（Ａｓ）を注入エネルギー４０ＫｅＶ、ドーズ
量２×１０15／ｃｍ2にて凹部３０の表面に注入するこ
とにより、ソースまたはドレインとなる不純物領域３１
を形成する。また、周辺回路領域（図示せず）におい
て、ｐ型およびｎ型のトランジスタのソースおよびドレ
インを形成する。その後、ワード線８等を覆うように半
導体基板１上に、たとえばＣＶＤ法によりシリコン酸化
膜などの層間絶縁膜２１を形成する。これにより、図２
１〜図２４に示すフラッシュメモリの主要部分が完成す
る。
【０１１８】このフラッシュメモリでは、前述したよう
に、凹部３０が形成されその凹部３０に層間絶縁膜２１
が埋め込まれていることで、ワード線８の側面部分とそ
の下方に位置する半導体基板１の領域間の容量Ｃｓ３５
がより小さくなる。その結果、カップリング容量比を従
来のフラッシュメモリよりも向上することができ、フラ
ッシュメモリの性能が向上する。
【０１１９】上述したフラッシュメモリの製造方法で
は、ワード線８によって挟まれ、かつ、トレンチ分離酸
化膜２によって挟まれた半導体基板１の領域にワード線
８上のシリコン酸化膜１１およびトレンチ分離酸化膜２
をマスクとしてエッチングを施すことにより、自己整合
的にその凹部３０を容易に形成することができる。
【０１２０】今回開示された実施の形態はすべての点で
例示であって、制限的なものではないと考えられるべき
である。本発明は上記の説明ではなくて特許請求の範囲
によって示され、特許請求の範囲と均等の意味および範
囲内でのすべての変更が含まれることが意図される。
【０１２１】
【発明の効果】本発明の１つの局面における不揮発性半
導体記憶装置によれば、凹部が形成されている側の第１
電極部の側面と半導体基板間の距離がより長くなる。こ
れにより、従来の不揮発性半導体記憶装置と比べて、第
１電極部と半導体基板の領域間の容量のうち、第１電極
部の側面部分とその下方に位置する半導体基板の領域間
の容量（容量Ｃｓ）がより小さくなり、第１電極部の底
面とその直下に位置する半導体基板の領域間の容量（ト
ンネル領域容量Ｃｂ）に対して容量Ｃｓを小さくするこ
とができる。その結果、カップリング容量比を従来のフ
ラッシュメモリよりも向上することができ、不揮発性半
導体記憶装置の性能が向上する。
【０１２２】具体的に、１対の不純物領域はチャネルと
なる領域を挟んで一方と他方とを結ぶ方向とは略直交す
る方向に位置する半導体基板のそれぞれの領域に少なく
とも形成されていることが好ましく、これにより、いわ
ゆるＡＮＤ型とよばれる不揮発性半導体記憶装置が構成
される。
【０１２３】特に、１対の不純物領域は、凹部を挟み込
むように一方と他方とを結ぶ方向に沿って延在すること
で、１対の不純物領域は配線として、それぞれソース線
とビット（ドレイン）線となる。
【０１２４】また、凹部の表面には第１導電型の不純物
が導入されていることが好ましく、これにより、第２導
電型の１対の不純物領域間に第１導電型の不純物が導入
された領域が位置することになって、１対の不純物領域
間のリーク電流を抑制することができる。
【０１２５】さらに、リーク電流を抑制するためには、
凹部は１対の不純物領域が位置する部分よりも深く形成
されていることが好ましい。
【０１２６】また、１対の不純物領域上と第２電極部の
上面上にそれぞれ形成され、凹部を形成するためのマス
クとなる絶縁性を有する第１マスク部材および第２マス
ク部材を含んでいることが好ましく、これにより、第１
マスク部材および第２マスク部材をマスクとして自己整
合的に凹部を形成することができる。
【０１２７】その第１マスク部材および第２マスク部材
はシリコン酸化膜を含んでいることが好ましい。
【０１２８】あるいは、１対の不純物領域は、凹部の表
面にそれぞれ形成され、チャネルとなる領域を挟んで一
方と他方とを結ぶ方向とは略直交する方向に位置する半
導体基板のそれぞれの領域に素子分離絶縁膜が形成され
ていることが好ましく、この場合には、いわゆるＮＡＮ
Ｄ型の不揮発性半導体記憶装置が構成される。
【０１２９】そして、この場合には、第２電極部の上面
上に形成され、素子分離絶縁膜とともに凹部を形成する
ためのマスクとなる絶縁性を有するマスク部材を含んで
いることが好ましく、これにより、マスク部材および素
子分離絶縁膜をマスクとして自己整合的に凹部を形成す
ることができる。
【０１３０】そのマスク部材および素子分離絶縁膜はシ
リコン酸化膜を含んでいることが好ましい。
【０１３１】本発明の他の局面における不揮発性半導体
記憶装置の製造方法によれば、特に、第１電極部の直下
に位置する半導体基板のチャネルとなる領域を挟んでそ
れぞれ位置する半導体基板の領域の表面に凹部を形成す
ることで、凹部が形成されている側の第１電極部の側面
と半導体基板間の距離がより長くなる。これにより、前
述したように、第１電極部と半導体基板の領域間の容量
のうち、第１電極部の側面部分とその下方に位置する半
導体基板の領域間の容量（容量Ｃｓ）がより小さくな
り、第１電極部の底面とその直下に位置する半導体基板
の領域間の容量（トンネル領域容量Ｃｂ）に対して容量
Ｃｓを小さくすることができる。その結果、カップリン
グ容量比を従来のフラッシュメモリよりも向上すること
ができ、不揮発性半導体記憶装置の性能を向上すること
ができる。
【０１３２】具体的に、１対の不純物領域を形成する工
程では、第１導電層を形成した後に第１導電層を挟んで
位置する半導体基板のそれぞれの領域に第１導電層に沿
って１対の不純物領域が形成され、１対の不純物領域を
形成した後第２導電層を形成する前に、１対の不純物領
域上に第４絶縁膜を形成する工程を含み、凹部を形成す
る工程では、凹部は所定のマスク部材と第４絶縁膜をマ
スクとして、２つの第２電極によって挟まれ、かつ、１
対の不純物領域によって挟まれた半導体基板の領域に加
工を施すことによって形成されることが好ましく、これ
により、いわゆるＡＮＤ型の不揮発性半導体記憶装置に
おいて、凹部を自己整合的に容易に形成することができ
る。
【０１３３】また、凹部を形成した後に、凹部の表面に
第１導電型の不純物を導入する工程を含んでいることが
好ましく、これにより、第２導電型の１対の不純物領域
間に第１導電型の不純物が導入された領域が位置し、１
対の不純物領域間のリーク電流を抑制することができ
る。
【０１３４】さらに、リーク電流を抑制するために、凹
部を形成する工程では、凹部は１対の不純物領域が位置
する部分よりも深く形成されることが好ましい。
【０１３５】あるいは、第１導電層を形成する工程の
後、第１導電層を挟んで位置する半導体基板の一方と他
方の領域のそれぞれに第１導電層の延びる方向に沿って
素子分離絶縁膜を形成する工程を含み、凹部を形成する
工程では、凹部は所定のマスク部材と素子分離絶縁膜を
マスクとして、２つの第２電極部によって挟まれ、か
つ、素子分離絶縁膜によって挟まれた半導体基板の領域
に加工を施すことによって形成され、１対の不純物領域
を形成する工程では、１対の不純物領域は凹部の表面に
形成されることが好ましく、この場合には、いわゆるＮ
ＡＮＤ型の不揮発性半導体記憶装置において、凹部を自
己整合的に容易に形成することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る不揮発性半導体
記憶装置としてのフラッシュメモリの一平面図である。
【図２】 同実施の形態において、図１に示す断面線Ｉ
Ｉ−ＩＩにおける断面図である。
【図３】 同実施の形態において、図１に示す断面線Ｉ
ＩＩ−ＩＩＩにおける断面図である。
【図４】 同実施の形態において、図１に示す断面線Ｉ
Ｖ−ＩＶにおける断面図である。
【図５】 本発明の実施の形態２に係る不揮発性半導体
記憶装置の製造方法の一工程を示す断面図であり、
（ａ）は図１に示すワード線方向に沿った一断面図であ
り、（ｂ）はチャネルとなる領域上を横切りビット線に
平行な方向に沿った一断面図である。
【図６】 同実施の形態において、図５に示す工程の後
に行われる工程を示す断面図であり、（ａ）は図１に示
すワード線方向に沿った一断面図であり、（ｂ）はチャ
ネルとなる領域上を横切りビット線に平行な方向に沿っ
た一断面図である。
【図７】 同実施の形態において、図６に示す工程の後
に行われる工程を示す断面図であり、（ａ）は図１に示
すワード線方向に沿った一断面図であり、（ｂ）はチャ
ネルとなる領域上を横切りビット線に平行な方向に沿っ
た一断面図である。
【図８】 同実施の形態において、図７に示す工程の後
に行われる工程を示す断面図であり、（ａ）は図１に示
すワード線方向に沿った一断面図であり、（ｂ）はチャ
ネルとなる領域上を横切りビット線に平行な方向に沿っ
た一断面図である。
【図９】 同実施の形態において、図８に示す工程の後
に行われる工程を示す断面図であり、（ａ）は図１に示
すワード線方向に沿った一断面図であり、（ｂ）はチャ
ネルとなる領域上を横切りビット線に平行な方向に沿っ
た一断面図である。
【図１０】 同実施の形態において、図９に示す工程の
後に行われる工程を示す断面図であり、（ａ）は図１に
示すワード線方向に沿った一断面図であり、（ｂ）はチ
ャネルとなる領域上を横切りビット線に平行な方向に沿
った一断面図である。
【図１１】 同実施の形態において、図１０に示す工程
の後に行われる工程を示す断面図であり、（ａ）は図１
に示すワード線方向に沿った一断面図であり、（ｂ）は
チャネルとなる領域上を横切りビット線に平行な方向に
沿った一断面図である。
【図１２】 同実施の形態において、図１１に示す工程
の後に行われる工程を示す平面図である。
【図１３】 同実施の形態において、図１２に示す工程
における断面図であり、（ａ）は図１２に示す断面線Ｘ
ＩＩＩａ−ＸＩＩＩａにおける断面図であり、（ｂ）は
図１２に示す断面線ＸＩＩＩｂ−ＸＩＩＩｂにおける断
面図であり、（ｃ）は図１２に示す断面線ＸＩＩＩｃ−
ＸＩＩＩｃにおける断面図である。
【図１４】 同実施の形態において、図１３に示す工程
の後に行われる工程を示す断面図であり、（ａ）は図１
２に示す断面線ＸＩＩＩａ−ＸＩＩＩａに対応する断面
図であり、（ｂ）は図１２に示す断面線ＸＩＩＩｂ−Ｘ
ＩＩＩｂに対応する断面図であり、（ｃ）は図１２に示
す断面線ＸＩＩＩｃ−ＸＩＩＩｃに対応する断面図であ
る。
【図１５】 同実施の形態において、図１４に示す工程
の後に行われる工程を示す断面図であり、（ａ）は図１
２に示す断面線ＸＩＩＩａ−ＸＩＩＩａに対応する断面
図であり、（ｂ）は図１２に示す断面線ＸＩＩＩｂ−Ｘ
ＩＩＩｂに対応する断面図であり、（ｃ）は図１２に示
す断面線ＸＩＩＩｃ−ＸＩＩＩｃに対応する断面図であ
る。
【図１６】 同実施の形態において、図１５に示す工程
の後に行われる工程を示す断面図であり、（ａ）は図１
２に示す断面線ＸＩＩＩａ−ＸＩＩＩａに対応する断面
図であり、（ｂ）は図１２に示す断面線ＸＩＩＩｂ−Ｘ
ＩＩＩｂに対応する断面図であり、（ｃ）は図１２に示
す断面線ＸＩＩＩｃ−ＸＩＩＩｃに対応する断面図であ
る。
【図１７】 同実施の形態において、図１６に示す工程
の後に行われる工程を示す断面図であり、（ａ）は図１
２に示す断面線ＸＩＩＩａ−ＸＩＩＩａに対応する断面
図であり、（ｂ）は図１２に示す断面線ＸＩＩＩｂ−Ｘ
ＩＩＩｂに対応する断面図であり、（ｃ）は図１２に示
す断面線ＸＩＩＩｃ−ＸＩＩＩｃに対応する断面図であ
る。
【図１８】 同実施の形態において、図１７に示す工程
の後に行われる工程を示す断面図であり、（ａ）は図１
２に示す断面線ＸＩＩＩａ−ＸＩＩＩａに対応する断面
図であり、（ｂ）は図１２に示す断面線ＸＩＩＩｂ−Ｘ
ＩＩＩｂに対応する断面図であり、（ｃ）は図１２に示
す断面線ＸＩＩＩｃ−ＸＩＩＩｃに対応する断面図であ
る。
【図１９】 同実施の形態において、図１８に示す工程
の後に行われる工程を示す断面図であり、（ａ）は図１
２に示す断面線ＸＩＩＩａ−ＸＩＩＩａに対応する断面
図であり、（ｂ）は図１２に示す断面線ＸＩＩＩｂ−Ｘ
ＩＩＩｂに対応する断面図であり、（ｃ）は図１２に示
す断面線ＸＩＩＩｃ−ＸＩＩＩｃに対応する断面図であ
る。
【図２０】 同実施の形態において、図１９に示す工程
の後に行われる工程を示す断面図であり、（ａ）は図１
２に示す断面線ＸＩＩＩａ−ＸＩＩＩａに対応する断面
図であり、（ｂ）は図１２に示す断面線ＸＩＩＩｂ−Ｘ
ＩＩＩｂに対応する断面図であり、（ｃ）は図１２に示
す断面線ＸＩＩＩｃ−ＸＩＩＩｃに対応する断面図であ
る。
【図２１】 本発明の実施の形態３に係る不揮発性半導
体記憶装置としてのフラッシュメモリの一平面図であ
る。
【図２２】 同実施の形態において、図２１に示す断面
線ＸＸＩＩ−ＸＸＩＩにおける断面図である。
【図２３】 同実施の形態において、図２１に示す断面
線ＸＸＩＩＩ−ＸＸＩＩＩにおける断面図である。
【図２４】 同実施の形態において、図２１に示す断面
線ＸＸＩＶ−ＸＸＩＶにおける断面図である。
【図２５】 本発明の実施の形態４に係る半導体装置の
製造方法の一工程を示す断面図であり、（ａ）は図２１
に示すワード線方向に沿った一断面図であり、（ｂ）は
ビット線方向に沿った一断面図である。
【図２６】 同実施の形態において、図２５に示す工程
の後に行われる工程を示す断面図であり、（ａ）は図２
１に示すワード線方向に沿った一断面図であり、（ｂ）
はビット線方向に沿った一断面図である。
【図２７】 同実施の形態において、図２６に示す工程
の後に行われる工程を示す断面図であり、（ａ）は図２
１に示すワード線方向に沿った一断面図であり、（ｂ）
はビット線方向に沿った一断面図である。
【図２８】 同実施の形態において、図２７に示す工程
の後に行われる工程を示す断面図であり、（ａ）は図２
１に示すワード線方向に沿った一断面図であり、（ｂ）
はビット線方向に沿った一断面図である。
【図２９】 同実施の形態において、図２８に示す工程
の後に行われる工程を示す平面図である。
【図３０】 同実施の形態において、図２９に示す工程
における断面図であり、（ａ）は図２９に示す断面線Ｘ
ＸＸａ−ＸＸＸａにおける断面図であり、（ｂ）は図２
９に示す断面線ＸＸＸｂ−ＸＸＸｂにおける断面図であ
り、（ｃ）は図２９に示す断面線ＸＸＸｃ−ＸＸＸｃに
おける断面図である。
【図３１】 同実施の形態において、図３０に示す工程
の後に行われる工程を示す断面図であり、（ａ）は図２
９に示す断面線ＸＸＸａ−ＸＸＸａに対応する断面図で
あり、（ｂ）は図２９に示す断面線ＸＸＸｂ−ＸＸＸｂ
に対応する断面図であり、（ｃ）は図２９に示す断面線
ＸＸＸｃ−ＸＸＸｃに対応する断面図である。
【図３２】 同実施の形態において、図３１に示す工程
の後に行われる工程を示す断面図であり、（ａ）は図２
９に示す断面線ＸＸＸａ−ＸＸＸａに対応する断面図で
あり、（ｂ）は図２９に示す断面線ＸＸＸｂ−ＸＸＸｂ
に対応する断面図であり、（ｃ）は図２９に示す断面線
ＸＸＸｃ−ＸＸＸｃに対応する断面図である。
【図３３】 同実施の形態において、図３２に示す工程
の後に行われる工程を示す断面図であり、（ａ）は図２
９に示す断面線ＸＸＸａ−ＸＸＸａに対応する断面図で
あり、（ｂ）は図２９に示す断面線ＸＸＸｂ−ＸＸＸｂ
に対応する断面図であり、（ｃ）は図２９に示す断面線
ＸＸＸｃ−ＸＸＸｃに対応する断面図である。
【図３４】 同実施の形態において、図３３に示す工程
の後に行われる工程を示す断面図であり、（ａ）は図２
９に示す断面線ＸＸＸａ−ＸＸＸａに対応する断面図で
あり、（ｂ）は図２９に示す断面線ＸＸＸｂ−ＸＸＸｂ
に対応する断面図であり、（ｃ）は図２９に示す断面線
ＸＸＸｃ−ＸＸＸｃに対応する断面図である。
【図３５】 同実施の形態において、図３４に示す工程
の後に行われる工程を示す断面図であり、（ａ）は図２
９に示す断面線ＸＸＸａ−ＸＸＸａに対応する断面図で
あり、（ｂ）は図２９に示す断面線ＸＸＸｂ−ＸＸＸｂ
に対応する断面図であり、（ｃ）は図２９に示す断面線
ＸＸＸｃ−ＸＸＸｃに対応する断面図である。
【図３６】 同実施の形態において、図３５に示す工程
の後に行われる工程を示す断面図であり、（ａ）は図２
９に示す断面線ＸＸＸａ−ＸＸＸａに対応する断面図で
あり、（ｂ）は図２９に示す断面線ＸＸＸｂ−ＸＸＸｂ
に対応する断面図であり、（ｃ）は図２９に示す断面線
ＸＸＸｃ−ＸＸＸｃに対応する断面図である。
【図３７】 従来のフラッシュメモリの一平面図であ
る。
【図３８】 図３７に示す断面線ＸＸＸＶＩＩＩ−ＸＸ
ＸＶＩＩＩにおける断面図である。
【図３９】 図３７に示す断面線ＸＸＸＩＸ−ＸＸＸＩ
Ｘにおける断面図である。
【図４０】 図３７に示す断面線ＸＬ−ＸＬにおける断
面図である。
【符号の説明】
１ 半導体基板、２ トレンチ分離、３ａ、１８ａ ソ
ース線、３ｂ、１８ｂビット線、４ トンネル酸化膜、
５ フローティングゲート電極（アモルファスドープト
シリコン膜）、６ 厚膜絶縁膜、７ ＯＮＯ膜、８ コ
ントロールゲート電極、９ ポリシリコン膜、１０ タ
ングステンシリサイド膜、１１ 絶縁膜、１２、３０
凹部、１３、３１ 不純物領域、１５、３２ シリコン
窒化膜、１６、２０、３４ フォトレジスト、１７ サ
イドウォール絶縁膜、１９ リンドープトアモルファス
シリコン膜、２１ 層間絶縁膜、２２、２３、２４、３
５、３６、３７ 容量。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 EP02 EP23 EP55 EP76 EP79 ER22 GA22 GA30 JA04 JA32 JA34 JA35 JA53 KA08 KA13 NA01 PR03 PR12 PR21 PR29 PR36 PR40 5F101 BA07 BA12 BA19 BA29 BA36 BB05 BC02 BD07 BD34 BD35 BE07 BF08 BH30

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板の主表面に形成
    された所定のチャネルとなる領域と、 前記チャネルとなる領域上に第１絶縁膜を介在させて形
    成された底面、側面および上面を有する第１電極部と、 前記第１電極部の前記上面上に第２絶縁膜を介在させて
    形成された第２電極部と、 前記チャネルとなる領域を挟んで位置する前記半導体基
    板の一方と他方との領域にそれぞれ形成された凹部と、 前記チャネルとなる領域を挟んで位置する前記半導体基
    板のそれぞれの領域に形成された第２導電型の１対の不
    純物領域と前記凹部を埋めるように前記半導体基板上に
    形成された第３絶縁膜とを備えた、不揮発性半導体記憶
    装置。
  2. 【請求項２】 前記１対の不純物領域は前記チャネルと
    なる領域を挟んで前記一方と前記他方とを結ぶ方向とは
    略直交する方向に位置する前記半導体基板のそれぞれの
    領域に少なくとも形成された、請求項１記載の不揮発性
    半導体記憶装置。
  3. 【請求項３】 前記１対の不純物領域は、前記凹部を挟
    み込むように前記一方と前記他方とを結ぶ方向に沿って
    延在する、請求項２記載の不揮発性半導体記憶装置。
  4. 【請求項４】 前記凹部の表面には第１導電型の不純物
    が導入された、請求項２または３に記載の不揮発性半導
    体記憶装置。
  5. 【請求項５】 前記凹部は前記１対の不純物領域が位置
    する部分よりも深く形成された、請求項２〜４のいずれ
    かに記載の不揮発性半導体記憶装置。
  6. 【請求項６】 前記１対の不純物領域上と前記第２電極
    部の前記上面上にそれぞれ形成され、前記凹部を形成す
    るためのマスクとなる絶縁性を有する第１マスク部材お
    よび第２マスク部材を含む、請求項２〜５のいずれかに
    記載の不揮発性半導体記憶装置。
  7. 【請求項７】 前記第１マスク部材および前記第２マス
    ク部材はシリコン酸化膜を含む、請求項６記載の不揮発
    性半導体記憶装置。
  8. 【請求項８】 前記１対の不純物領域は、前記凹部の表
    面にそれぞれ形成され、 前記チャネルとなる領域を挟んで前記一方と前記他方と
    を結ぶ方向とは略直交する方向に位置する前記半導体基
    板のそれぞれの領域に素子分離絶縁膜が形成された、請
    求項１記載の不揮発性半導体記憶装置。
  9. 【請求項９】 前記第２電極部の前記上面上に形成さ
    れ、前記素子分離絶縁膜とともに前記凹部を形成するた
    めのマスクとなる絶縁性を有するマスク部材を含む、請
    求項８記載の不揮発性半導体記憶装置。
  10. 【請求項１０】 前記マスク部材および前記素子分離絶
    縁膜はシリコン酸化膜を含む、請求項９記載の不揮発性
    半導体記憶装置。
  11. 【請求項１１】 第１導電型の半導体基板の主表面上に
    第１絶縁膜を介在させて一方向に延びる第１導電層を形
    成する工程と、 前記第１導電層上に第２絶縁膜を介在させて第２導電層
    を形成する工程と、 前記第２導電層上に所定のマスク部材を形成する工程
    と、 前記所定のマスク部材をマスクとして前記第２導電層に
    加工を施すことにより、前記一方向と略直交する方向に
    延在する少なくとも２つの第２電極部を形成する工程
    と、 前記所定のマスク部材をマスクとしてさらに前記第１導
    電層に加工を施すことにより、前記半導体基板の表面を
    露出して前記第２電極部のそれぞれの直下に位置する第
    １電極部を形成する工程と、 前記第１電極部を挟んで位置する前記半導体基板のそれ
    ぞれの領域の表面に、第２導電型の１対の不純物領域を
    形成する工程と、 前記第１電極部を挟んで位置する前記半導体基板のそれ
    ぞれの領域の表面に凹部を形成する工程と、 前記凹部を埋めるように前記半導体基板上に第３絶縁膜
    を形成する工程とを備えた、不揮発性半導体記憶装置の
    製造方法。
  12. 【請求項１２】 前記１対の不純物領域を形成する工程
    では、前記第１導電層を形成した後に前記第１導電層を
    挟んで位置する前記半導体基板のそれぞれの領域に前記
    第１導電層に沿って前記１対の不純物領域が形成され、 前記１対の不純物領域を形成した後前記第２導電層を形
    成する前に、前記１対の不純物領域上に第４絶縁膜を形
    成する工程を含み、 前記凹部を形成する工程では、前記凹部は前記所定のマ
    スク部材と前記第４絶縁膜をマスクとして、２つの前記
    第２電極によって挟まれ、かつ、前記１対の不純物領域
    によって挟まれた前記半導体基板の領域に加工を施すこ
    とによって形成される、請求項１１記載の不揮発性半導
    体記憶装置の製造方法。
  13. 【請求項１３】 前記凹部を形成した後に、前記凹部の
    表面に第１導電型の不純物を導入する工程を含む、請求
    項１２記載の不揮発性半導体記憶装置の製造方法。
  14. 【請求項１４】 前記凹部を形成する工程では、前記凹
    部は前記１対の不純物領域が位置する部分よりも深く形
    成される、請求項１２または１３に記載の不揮発性半導
    体記憶装置の製造方法。
  15. 【請求項１５】 前記第１導電層を形成する工程の後、
    前記第１導電層を挟んで位置する前記半導体基板の一方
    と他方の領域のそれぞれに前記第１導電層の延びる方向
    に沿って素子分離絶縁膜を形成する工程を含み、 前記凹部を形成する工程では、前記凹部は前記所定のマ
    スク部材と前記素子分離絶縁膜をマスクとして、２つの
    前記第２電極部によって挟まれ、かつ、前記素子分離絶
    縁膜によって挟まれた前記半導体基板の領域に加工を施
    すことによって形成され、 前記１対の不純物領域を形成する工程では、前記１対の
    不純物領域は前記凹部の表面に形成される、請求項１１
    記載の不揮発性半導体記憶装置の製造方法。
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