KR100852236B1 - 이이피롬 장치 및 그 제조 방법 - Google Patents

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Abstract

단순화된 구조의 구현을 통해 향상된 집적도 및 신뢰성을 갖는 이이피롬 장치 및 그 제조 방법이 개시된다. 기판 상에 터널 절연막을 형성한 후, 터널 절연막 상에 서로 이격되며, 실질적으로 서로 동일한 구조를 갖는 제1 및 제2 게이트 구조물을 형성한다. 제1 및 제2 게이트 구조물 사이의 기판에 공통 소스 영역을 형성한 다음, 제1 및 제2 게이트 구조물에 각기 인접하는 기판의 제1 및 제2 부분에 각기 제1 및 제2 드레인 영역을 형성한다. 신호의 인가에 따라 메모리 트랜지스터와 선택 트랜지스터의 기능을 상호 교대로 수행하며, 서로 동일한 구조를 가지는 제1 트랜지스터 및 제2 트랜지스터를 갖는 이이피롬 장치가 구현된다. 복잡한 제조 공정들을 요구하지 않으면서 단순화된 구조를 갖는 이이피롬 장치를 제조할 수 있으며, 이이피롬 장치의 제조비용과 시간을 절감할 수 있고, 그 신뢰성을 향상시킬 수 있다. 또한, 이이피롬 장치의 메모리 셀이 서로 동일한 구조를 갖는 한 쌍의 트랜지스터들을 구비하기 때문에 이이피롬 장치의 단위 메모리 셀이 점유하는 면적을 크게 감소시킬 수 있다.

Description

이이피롬 장치 및 그 제조 방법{EEPROM DEVICE AND METHOD OF MANUFACTURING THE EEPROM DEVICE}
도 1 내지 도 7은 종래의 이이피롬 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 실시예들에 따른 이이피롬 장치의 단면도이다.
도 9 및 도 10은 각기 본 발명에 따른 이이피롬 장치의 프로그래밍 동작 및 소거 동작을 설명하기 위한 단면도들이다.
도 11은 본 발명의 다른 실시예들에 따른 이이피롬 장치의 단면도이다.
도 12 내지 도 23은 본 발명의 실시예들에 따른 이이피롬 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200：기판 103, 203：터널 절연막
106：제1 도전막 109：제1 마스크층
112：제1 마스크 패턴들 115：스페이서
118, 218：제1 플로팅 게이트 121, 221：제2 플로팅 게이트
124：하부 산화막 127：질화막
130：상부 산화막 133, 233：제1 하부 산화막 패턴
136, 236：제2 하부 산화막 패턴 139, 239：제1 질화막 패턴
142, 242：제2 질화막 패턴 145, 245：제1 상부 산화막 패턴
148, 248：제2 상부 산화막 패턴 151, 251：제1 게이트 절연 구조물
154, 254：제2 게이트 절연 구조물 157：제2 도전막
160：제2 마스크층 163：제2 마스크 패턴들
166, 266：제1 컨트롤 게이트 169, 269：제2 컨트롤 게이트
172：제1 보호막 175：제2 보호막
178, 278：공통 소스 영역 181, 281：제1 드레인 영역
184, 284：제2 드레인 영역 190, 290：제1 트랜지스터
193, 293：제2 트랜지스터
본 발명은 이이피롬(EEPROM) 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 단순화된 구조의 구현을 통해 개선된 집적도 및 신뢰성을 갖는 이이피롬 장치와 이러한 이이피롬 장치의 제조에 소요되는 비용과 시간을 절감할 수 있는 이이피롬 장치를 제조하는 방법에 관한 것이다.
대체로 반도체 메모리 장치는 디램(Dynamic Random Access Memory; DRAM) 장치 또는 에스램(Static Random Access Memory; SRAM) 장치와 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 휘발 성 반도체 메모리 장치와 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 불휘발성 반도체 메모리 장치로 크게 구분할 수 있다. 이러한 불휘발성 반도체 메모리 장치 중, 전기적으로 데이터의 입·출력이 가능한 이이피롬(Electrically Erasable and Programmable Read Only Memory; EEPROM) 장치와 플래시 메모리 장치에 대한 수요가 증가하고 있다.
종래의 이이피롬(EEPROM) 장치의 메모리 셀은 일반적으로 하나의 메모리(memory) 트랜지스터와 하나의 선택(selection) 트랜지스터로 이루어진다. 예를 들면, 이러한 이이피롬(EEPROM) 장치는 국내 공개 특허 제2006-0032868호 및 국내 등록 특허 제341657호 등에 개시되어 있다.
도 1 내지 도 7은 상기 국내 공개 특허 제2006-0032868호에 개시된 이이피롬(EEPROM) 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(3) 상에 소자 분리막(도시되지 않음)을 형성하여 반도체 기판(3)에 메모리 트랜지스터(memory transistor) 영역(I)과 선택 트랜지스터(selection transistor) 영역(II)을 정의한다.
메모리 트랜지스터 영역(I)과 선택 트랜지스터 영역(II) 사이의 반도체 기판(3) 상에 터널 불순물 영역들(6)을 형성한 후, 터널 불순물 영역들(6)을 갖는 반도체 기판(3) 상에 제1 몰드막(9), 제2 몰드막(12) 및 제3 몰드막(15)을 순차적으로 형성한다. 제1 내지 제3 몰드막(9, 12, 15)은 각기 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물로 이루어진다.
도 2를 참조하면, 제1 내지 제3 몰드막(9, 12, 15)을 패터닝하여 반도체 기 판(3) 상에 차례로 제1 몰드막 패턴(18), 제2 몰드막 패턴(21) 및 제3 몰드막 패턴(24)을 형성한다.
제1 내지 제3 몰드막 패턴(18, 21, 24)은 선택 트랜지스터 영역(II) 상에 위치하기 때문에 제1 내지 제3 몰드막 패턴(18, 21, 24)이 형성되면 메모리 트랜지스터 영역(I)이 노출된다.
제3 몰드막 패턴(24)을 덮으면서 반도체 기판(3) 상에 터널 절연막(27)을 형성한다. 터널 절연막(27)은 실리콘 산화물로 구성되며, 제1 내지 제3 몰드막 패턴(18, 21, 24)에 의해 노출되는 메모리 트랜지스터 영역(I)을 커버한다.
도 3을 참조하면, 터널 절연막(27) 상에 질화막을 형성한 다음, 메모리 트랜지스터 영역(I) 및 제3 몰드막 패턴(24)이 노출될 때까지 상기 질화막 및 터널 절연막(27)을 부분적으로 식각함으로써, 제1 내지 제3 몰드막 패턴(18, 21, 24)의 측벽들 상에 터널 절연막 패턴(30)과 스페이서(33)를 형성한다.
터널 절연막 패턴(30) 및 스페이서(33)의 형성에 따라 노출되는 메모리 트랜지스터 영역(I) 상에 게이트 절연막(36)을 형성한다. 게이트 절연막(36)은 실리콘 산화물로 이루어지며, 터널 절연막 패턴(30)에 비하여 두꺼운 두께를 가진다.
도 4를 참조하면, 터널 절연막 패턴(30)으로부터 스페이서(33)를 제거한 후, 게이트 절연막(36), 터널 절연막 패턴(30) 및 제3 몰드막 패턴(24) 상에 제1 도전막을 형성한다. 상기 제1 도전막은 불순물이 도핑된 폴리실리콘으로 이루어진다.
제3 몰드막 패턴(24)이 노출될 때까지 상기 제1 도전막을 부분적으로 제거하여 게이트 절연막(36) 상에 제1 도전막 패턴(39)을 형성한 다음, 제2 몰드막 패 턴(21)으로부터 제3 몰드막 패턴(24)을 제거한다. 제1 도전막 패턴(39)은 메모리 트랜지스터의 플로팅 게이트로 기능한다.
도 5를 참조하면, 제1 몰드막 패턴(18) 상의 제2 몰드막 패턴(21)을 제거하여, 제1 도전막 패턴(39)의 측벽 상에 위치하는 터널 절연막 패턴(30)과 제1 몰드막 패턴(18)을 노출시킨다.
노출된 제1 몰드막 패턴918)과 터널 절연막 패턴(30)의 측벽 상에 측벽 스페이서(42)를 형성한 다음, 선택 트랜지스터 영역(II) 상의 제1 몰드막 패턴(18)을 제거한다. 제1 몰드막 패턴(18)이 제거됨에 따라 선택 트랜지스터 영역(II)이 다시 노출된다.
노출된 선택 트랜지스터 영역(II)과 메모리 트랜지스터 영역(I)에 위치하는 결과물 상에 게이트 층간 절연막(45)을 형성한다. 즉, 메모리 트랜지스터 영역(I)에서, 게이트 층간 절연막(45)은 측벽 스페이서(42), 터널 절연막 패턴(30) 및 제1 도전막 패턴(39)을 덮도록 형성된다.
도 6을 참조하면, 게이트 층간 절연막(45) 상에 제2 도전막(48)을 형성한다. 제2 도전막(48)은 폴리실리콘 또는 금속 실리사이드를 사용하여 형성된다.
사진 식각 공정을 통해 제2 도전막(48)을 부분적으로 식각하여 메모리 트랜지스터 영역(I)의 일부를 노출시키는 홀(51)을 형성한 후, 이온 주입 공정을 이용하여 노출된 메모리 트랜지스터 영역(I)에 소스 영역(54)을 형성한다. 소스 영역(54)은 터널 불순물 영역들(6) 사이의 메모리 트랜지스터 영역(I)에 위치한다.
도 7을 참조하면, 제2 도전막(48)을 패터닝하여 메모리 트랜지스터(72)의 제 어 게이트(57)와 선택 트랜지스터(75)의 선택 게이트(60)를 형성한다. 이 때, 게이트 층간 절연막(45)도 패터닝되어 게이트 층간 절연막 패턴들(63)이 형성된다. 메모리 트랜지스터 영역(I)에서 게이트 층간 절연막 패턴(63)은 부유 게이트로 기능하는 제1 도전막 패턴(39)과 제어 게이트(57) 사이에 형성된다. 한편, 선택 트랜지스터 영역(II)에서 게이트 층간 절연막 패턴(63)은 반도체 기판(3)과 선택 게이트(60) 사이에 위치한다.
메모리 트랜지스터(72)와 선택 트랜지스터(75)를 덮으면서 반도체 기판(3) 상에 절연막을 형성한 후, 상기 절연막을 이방성 식각 공정으로 식각하여 메모리 트랜지스터(72) 및 선택 트랜지스터(75)의 측벽 상에 게이트 스페이서들(66)을 형성한다.
선택 트랜지스터(75) 및 게이트 스페이서(66)를 마스크들로 이용하는 이온 주입 공정을 통해 선택 게이트들(75) 사이의 선택 트랜지스터 영역(II)에 드레인 영역(69)을 형성하여 반도체 기판(3) 상에 이이피롬(EEPROM) 장치를 완성한다.
그러나 전술한 종래의 이이피롬 장치는 상이한 구조를 갖는 메모리 트랜지스터와 선택 트랜지스터를 구비하기 때문에, 이러한 이이피롬 장치의 제조 공정이 지나치게 복잡해지며, 이이피롬 장치의 제조비용과 시간이 증가될 뿐만 아니라 이이피롬 장치의 수율이 저하되는 문제가 발생한다. 또한, 이이피롬 장치의 메모리 셀의 용량이 증가함에 따라 단위 메모리 셀 면적은 지속적으로 감소되고 있으나, 상술한 종래의 이이피롬 장치의 메모리 셀은 상이한 구조를 갖는 트랜지스터들을 요구하기 때문에 이이피롬 장치의 메모리 셀의 면적을 일정한 한도 이상으로 감소시 키기는 어렵다. 더욱이, 복잡한 제조 공정으로 인하여 이이피롬 장치의 전체적인 신뢰성이 저하되는 문제점도 야기된다.
본 발명의 일 목적은 서로 교대로 메모리 트랜지스터 및 선택 트랜지스터의 기능을 수행할 수 있는 동일한 구조를 갖는 제1 및 제2 트랜지스터를 구현하여 단순화된 구조, 높은 집적도 및 향상된 신뢰성을 갖는 이이피롬(EEPROM) 장치를 제공하는 것이다.
본 발명의 다른 목적은 구조의 단순화를 통해 제조 비용과 시간을 크게 절감할 수 있는 동시에 수율을 현저하게 향상시킬 수 있는 이이피롬 장치의 제조 방법을 제공하는 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 이이피롬 장치는, 기판 상에 형성되고, 신호의 인가에 따라 메모리 트랜지스터와 선택 트랜지스터의 기능을 상호 교대로 수행하며, 실질적으로 서로 동일한 구조를 가지는 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 상기 제1 트랜지스터는, 상기 기판 상에 형성된 터널 절연막, 상기 터널 절연막 상에 형성된 제1 게이트 구조물, 상기 제1 게이트 구조물에 인접하는 상기 기판의 제1 부분에 형성된 제1 드레인 영역, 그리고 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 상기 기판에 형성된 공통 소스 영역을 포함한다. 또한, 상기 제2 트랜지스터는, 상기 기판 상에 형성된 상기 터널 절연막, 상기 터널 절연막 상에 형성된 제2 게이트 구조물, 상기 제2 게이트 구조물에 인접하는 상기 기판의 제2 부분에 형성된 제1 드레인 영역, 그리고 상기 공통 소스 영역을 포함한다.
본 발명의 실시예들에 있어서, 상기 이이피롬 장치는 상기 제1 및 제2 드레인 영역에 전기적으로 연결되는 비트 라인을 더 포함한다.
본 발명의 실시예들에 있어서, 상기 공통 소스 영역은 제1 불순물 농도를 가지며, 상기 제1 및 제2 드레인 영역은 각기 상기 제1 불순물 농도 보다 높은 제2 및 제3 불순물 농도를 가진다. 또한, 상기 기판은 제1 도전형을 가지며, 상기 공통 소스 영역과 상기 제1 및 제2 드레인 영역은 각기 제2 도전형을 가진다.
본 발명의 실시예들에 있어서, 상기 제1 게이트 구조물은, 상기 터널 절연막 상에 형성된 제1 플로팅 게이트, 상기 제1 플로팅 게이트 상에 형성된 제1 게이트 절연 구조물, 그리고 상기 제1 게이트 절연 구조물 상에 형성된 제1 컨트롤 게이트를 포함한다. 한편, 상기 제2 게이트 구조물은, 상기 터널 절연막 상에 형성된 제2 플로팅 게이트, 상기 제2 플로팅 게이트 상에 형성된 제2 게이트 절연 구조물, 그리고 상기 제2 게이트 절연 구조물 상에 형성된 제2 컨트롤 게이트를 포함한다. 여기서, 상기 제1 게이트 절연 구조물은 제1 하부 산화막 패턴, 제1 질화막 패턴 및 제1 상부 산화막 패턴을 포함하며, 상기 제2 게이트 절연 구조물은 제2 하부 산화막 패턴, 제2 질화막 패턴 및 제2 상부 산화막 패턴을 포함한다.
본 발명의 일 실시예에 있어서, 상기 터널 절연막은, 상기 공통 소스 영역 상에 위치하며 상기 기판으로부터 상방으로 돌출된 중앙부, 상기 중앙부의 일측에 형성된 제1 부분 및 상기 중앙부의 타측에 형성된 제2 부분을 포함한다. 이 경우, 상기 제1 게이트 구조물의 일측은 상기 터널 절연막의 제1 부분 상에 위치하고, 상기 제1 게이트 구조물의 타측은 상기 터널 절연막의 중앙부 상에 위치한다. 또한, 상기 제2 게이트 구조물의 일측은 상기 터널 절연막의 제2 부분 상에 위치하고, 상기 제2 게이트 구조물의 타측은 상기 터널 절연막의 중앙부 상에 위치한다.
본 발명의 실시예들에 있어서, 상기 제1 및 제2 트랜지스터들의 측벽들 상에는 게이트 스페이서가 형성될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 이이피롬 장치의 제조 방법에 있어서, 기판 상에 터널 절연막을 형성한 후, 상기 터널 절연막 상에 서로 이격되며, 실질적으로 서로 동일한 구조를 가지는 제1 및 제2 게이트 구조물을 형성한다. 상기 제1 및 제2 게이트 구조물의 측벽들 상에 각기 게이트 스페이서를 형성한 후, 상기 제1 및 제2 게이트 구조물 사이의 상기 기판에 공통 소스 영역을 형성한다. 상기 제1 게이트 구조물에 인접하는 상기 기판의 제1 부분에 제1 드레인 영역을 형성한 다음, 상기 제2 게이트 구조물에 인접하는 상기 기판의 제2 부분에 제2 드레인 영역을 형성한다.
본 발명의 실시예들에 따른 터널 절연막을 형성하는 공정에 있어서, 상기 기판 상에 예비 터널 절연막을 형성한 후, 상기 예비 터널 절연막을 부분적으로 식각하여 상기 공통 소스 영역 상에서 상기 기판 상으로 돌출된 중앙부를 갖는 상기 터널 절연막을 형성한다.
본 발명의 실시예들 따른 상기 제1 및 제2 게이트 구조물을 형성하는 공정들에 있어서, 상기 터널 절연막 상에 서로 이격되는 제1 및 제2 플로팅 게이트를 형성한 후, 상기 제1 및 제2 플로팅 게이트 상에 각기 제1 및 제2 게이트 절연 구조 물을 형성한다. 다음에, 상기 제1 및 제2 게이트 절연 구조물 상에 각기 제1 및 제2 컨트롤 게이트를 형성한다.
본 발명의 실시예들에 따르면, 상기 터널 절연막 상에 제1 도전막을 형성한 다음, 상기 제1 도전막 상에 제1 마스크 패턴들을 형성한다. 이어서, 상기 제1 마스크 패턴들을 식각 마스크들로 이용하여 상기 제1 도전막을 식각하여 상기 제1 및 제2 플로팅 게이트를 형성한다. 이 경우, 상기 제1 마스크 패턴들의 측벽 상에 스페이서들이 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 및 제2 플로팅 게이트와 상기 기판 상에 하부 산화막을 형성한 후, 상기 하부 산화막 상에 질화막을 형성한다. 상기 질화막 상에 상부 산화막을 형성한 다음, 상기 상부 산화막, 상기 질화막 및 상기 하부 산화막을 패터닝한다. 이에 따라, 상기 제1 플로팅 게이트 상에는 제1 하부 산화막 패턴, 제1 질화막 패턴 및 제1 상부 산화막 패턴을 포함하는 상기 제1 게이트 절연 구조물이 형성되고, 상기 제2 플로팅 게이트 상에는 제2 하부 산화막 패턴, 제2 질화막 패턴 및 제2 상부 산화막 패턴을 포함하는 상기 제2 게이트 절연 구조물이 형성된다.
본 발명의 실시예들에 따르면, 상기 터널 절연막과 상기 제1 및 제2 게이트 절연 구조물 상에 제2 도전막을 형성한 후, 상기 제2 도전막 상에 제2 마스크 패턴들을 형성한다. 상기 제2 마스크 패턴들을 식각마스크들로 이용하여 상기 제2 도전막을 식각함으로써, 상기 제1 및 제2 컨트롤 게이트를 형성한다.
본 발명의 실시예들에 있어서, 상기 제1 및 제2 드레인 영역은 상기 게이트 스페이서를 형성한 다음 형성될 수 있다.
본 발명의 실시예들에 있어서, 상기 공통 소스 영역을 형성하기 전에, 상기 제1 및 제2 게이트 구조물의 측벽들 및 상면 상에 제1 및 제2 보호막을 형성할 수 있다. 또한, 상기 공통 소스 영역을 형성한 후, 상기 제1 및 제2 보호막을 제거할 수 있다.
본 발명에 따르면, 실질적으로 서로 동일한 구조를 가지면서 신호의 인가에 따라 종래의 이이피롬 장치의 메모리 트랜지스터 및 선택 트랜지스터의 기능을 서로 교대로 수행할 있는 제1 및 제2 트랜지스터를 구비하는 이이피롬 장치를 구현할 수 있다. 따라서 복잡한 제조 공정들을 요구하지 않으면서 단순화된 구조를 갖는 이이피롬 장치를 제조할 수 있으며, 이러한 이이피롬 장치의 제조 비용과 시간을 절감할 수 있고, 이이피롬 장치의 신뢰성을 향상시킬 수 있다. 또한, 본 발명에 따른 이이피롬 장치의 메모리 셀은 실질적으로 동일한 구조를 갖는 한 쌍의 트랜지스터들을 구비하기 때문에, 이이피롬 장치의 단위 메모리 셀이 점유하는 면적을 크게 감소시킬 수 있다.
이하, 본 발명에 따른 예시적인 실시예들에 따른 이이피롬 장치 및 그 제조 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만. 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막(층), 영역, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막(층), 영역, 전극, 패드, 패턴 또는 구조물들이 기판, 각 막(층), 영역, 전극, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 막(층), 영역, 전극, 패드, 패턴 또는 구조물들이 직접 기판, 각 막(층), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 전극, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 가스, 화합물, 막(층), 영역, 패드, 전극, 패턴 또는 구조물들이 "제1", "제2", "하부" 및/또는 "상부"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 가스, 화합물, 막(층), 영역, 전극, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2", "하부" 및/또는 "상부"는 각 물질, 가스, 화합물, 막(층), 영역, 전극, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 8은 본 발명의 실시예들에 따른 이이피롬(EEPROM) 장치의 단면도를 도시한 것이다.
도 8을 참조하면, 본 발명에 따른 이이피롬 장치는, 기판(100) 상에 소정의 간격으로 이격되어 형성된 제1 트랜지스터(190) 및 제2 트랜지스터(193)를 구비한다. 기판(100)은 실리콘 웨이퍼 또는 SOI 기판과 같은 반도체 기판을 포함할 수 있다. 본 발명의 실시예들에 있어서, 기판(100)은 제1 도전형을 가진다. 예를 들면, 기판(100)은 P형 반도체 기판을 포함할 수 있다.
제1 트랜지스터(190)는 기판(100) 상에 형성된 터널 절연막(103), 제1 플로팅 게이트(118), 제1 게이트 절연 구조물(151) 그리고 제1 컨트롤 게이트(187)를 구비한다. 제1 게이트 절연 구조물(151)은 제1 플로팅 게이트(118) 상에 순차적으로 형성된 제1 하부 산화막 패턴(133), 제1 질화막 패턴(139) 및 제1 상부 산화막 패턴(145)을 구비한다.
터널 절연막(103)은 실리콘 산화물과 같은 산화물로 이루어질 수 있으며, 기판(100)의 상면으로부터 약 50∼100Å 정도의 얇은 두께를 가질 수 있다. 예를 들면, 터널 절연막(103)은 약 70Å 정도의 얇은 두께를 가질 수 있다. 본 발명의 다른 실시예에 따르면, 터널 절연막(103)은 알루미늄 산화물, 지르코늄 산화물, 티타늄 산화물, 탄탈륨 산화물 등과 같은 금속 산화물로 구성될 수 있다.
제1 플로팅 게이트(118)는 불순물로 도핑된 폴리실리콘으로 이루어질 수 있다. 제1 플로팅 게이트(118)는 터널 절연막(103)의 상면으로부터 약 1,000∼2,000Å 정도의 두께를 가질 수 있다. 예를 들면, 제1 플로팅 게이트(118)는 약 1,500Å 정도의 두께를 가질 수 있다. 본 발명의 다른 실시예에 따르면, 제1 플로팅 게이트(118)는 금속 또는 금속 질화물로 구성될 수 있다.
제1 게이트 절연 구조물(151)의 제1 하부 산화막 패턴(133)은 중온 산화물(MTO)과 같은 실리콘 산화물로 구성될 수 있으며, 제1 플로팅 게이트(118)의 상면으로부터 약 10∼50Å 정도의 두께를 가질 수 있다. 예를 들면, 제1 하부 산화막 패턴(133)은 약 30Å 정도의 두께를 가질 수 있다. 제1 질화막 패턴(139)은 실리콘 질화물 등의 질화물로 이루어질 수 있으며, 제1 하부 산화막 패턴(133)의 상면으로부터 약 50∼90Å 정도의 두께를 가질 수 있다. 예를 들면, 제1 질화막 패턴(139)은 약 70Å 정도의 두께를 가질 수 있다. 제1 질화막 패턴(139) 상에 위치하는 제1 상부 산화막 패턴(145)은 실리콘 산화물 등으로 구성될 수 있으며, 제1 질화막 패턴(139)의 상면으로부터 약 50∼150Å 정도의 두께를 가질 수 있다. 예를 들면, 제1 상부 산화막 패턴(145)은 약 100Å 정도의 두께를 가질 수 있다. 이에 따라, 제1 하부 산화막 패턴(133), 제1 질화막 패턴(139) 및 제1 상부 산화막 패턴(145) 사이의 두께 비는 약 1.0：1.0∼9.0：1.0∼15.0 정도가 될 수 있다.
제1 컨트롤 게이트(166)는 불순물이 도핑된 폴리 실리콘으로 이루어질 수 있고, 제1 상부 산화막 패턴(1450의 상면으로부터 약 1,000∼2,000Å 정도의 두께를 가질 수 있다. 예를 들면, 제1 컨트롤 게이트(166)는 약 1,500Å 정도의 두께를 가질 수 있다.
본 발명의 실시예들에 있어서, 제2 트랜지스터(193)는 제1 트랜지스터(190)와 실질적으로 동일한 구조를 가진다. 제1 트랜지스터(193)는 터널 절연막(103), 제2 플로팅 게이트(121), 제2 게이트 절연 구조물(154) 그리고 제2 컨트롤 게이트(169)를 구비한다. 제2 플로팅 게이트(121) 및 제2 컨트롤 게이트(169)는 각기 제1 플로팅 게이트(118) 및 제1 컨트롤 게이트(166)와 실질적으로 동일한 구조를 가진다. 또한, 제2 게이트 절연 구조물(154)은 제2 플로팅 게이트(121) 상에 차례로 형성된 제2 하부 산화막 패턴(136), 제2 질화막 패턴(142) 및 제2 상부 산화막 패턴(148)을 구비함으로써, 제1 게이트 절연 구조물(151)과 실질적으로 동일한 구조를 가진다.
제2 플로팅 게이트(121)는 불순물이 도핑된 폴리실리콘, 금속 또는 금속 질화물로 구성될 수 있으며, 제1 플로팅 게이트(118)와 실질적으로 동일한 두께를 가질 수 있다. 예를 들면, 제2 플로팅 게이트(121)는 터널 절연막(103)의 상면으로부터 약 1,000∼2,000Å 정도의 두께를 가질 수 있다.
제2 게이트 절연 구조물(154)의 제2 하부 산화막 패턴(136)은 실리콘 산화물로 이루어질 수 있고, 제2 플로팅 게이트(121)의 상면으로부터 약 10∼50Å 정도의 두께를 가질 수 있다. 제2 질화막 패턴(142)은 실리콘 질화물 등의 질화물로 구성될 수 있으며, 제2 하부 산화막 패턴(136)의 상면으로부터 약 50∼90Å 정도의 두께를 가질 수 있다. 또한, 제2 상부 산화막 패턴(148)은 실리콘 산화물 등의 산화물로 이루어질 수 있고, 제2 질화막 패턴(142)의 상면으로부터 약 50∼150Å 정도의 두께를 가질 수 있다. 전술한 바와 유사하게, 제2 하부 산화막 패턴(136), 제2 질화막 패턴(142) 및 제2 상부 산화막 패턴(154) 사이의 두께의 비는 약 1.0：1.0∼9.0：1.0∼15.0 정도가 될 수 있다.
제2 컨트롤 게이트(169)는 도핑된 폴리실리콘, 금속 또는 금속 질화물로 구성될 수 있으며, 제2 상부 산화막 패턴(169)의 상면으로부터 약 1,000∼2,000Å 정도의 두께를 가질 수 있다.
제1 및 제2 트랜지스터(190, 193)의 측벽들 상에는 각기 게이트 스페이서들(187)이 형성되며, 제1 및 제1 트랜지스터(190, 193) 사이의 기판(100)에는 공통 소스 영역(178)이 형성된다. 또한, 제1 트랜지스터(190)에 인접하는 기판(100)의 제1 부분에는 제1 드레인 영역(181)이 형성되며, 제2 트랜지스터(193)에 인접하는 기판(100)의 제2 부분에는 제2 드레인 영역(184)이 형성된다. 제1 및 제2 드레인 영역(181, 184)은 각기 비트 라인이 전기적으로 접속되는 제1 및 제2 비트 라인 정션(bit line junction) 영역들에 해당된다. 본 발명의 다른 실시예에 따르면, 제1 및 제2 트랜지스터(190, 193)의 측벽들 상에 게이트 스페이서들(187)이 형성되지 않을 수 있다.
제1 및 제2 트랜지스터(190, 193)의 공통 소스 영역(178)은 약 1.0× 1014∼9.0× 1014atoms/㎠ 정도의 상대적으로 낮은 제1 불순물 농도를 가질 수 있다. 공통 소스 영역(178)은 기판(100)의 제1 도전형과 상이한 제2 도전형을 가진다. 예를 들면, 공통 소스 영역(178)은 인(P)과 같은 N형 불순물들을 포함할 수 있다.
제1 트랜지스터(190)에 인접하는 제1 드레인 영역(181)은 약 1.0× 1015∼9.0× 1015atoms/㎠ 정도의 상대적으로 높은 제2 불순물 농도를 가질 수 있다. 제1 드레인 영역(181)은 기판(100)의 제1 도전형과 상이한 제2 도전형을 가진다. 예를 들면, 제1 드레인 영역(181)은 비소(As)와 같은 N형 불순물을 포함할 수 있다. 제2 트랜지스터(193)에 인접하는 제2 드레인 영역(184)은 약 1.0× 1015∼9.0× 1015atoms/㎠ 정도의 제3 불순물 농도를 가질 수 있다. 즉, 제1 드레인 영역(181)의 제2 불순물 농도는 제2 드레인 영역(184)의 제3 불순물 농도와 실질적으로 동일할 수 있다. 제2 드레인 영역(184)도 기판(100)의 제1 도전형과 상이한 제2 도전형을 가진다. 예를 들면, 제2 드레인 영역(184)도 비소와 같은 N형 불순물들을 포함할 수 있다.
이하, 본 발명에 따른 이이피롬 장치의 프로그래밍(programming) 동작 및 소거(erasing) 동작에 대하여 설명한다.
도 9 및 도 10은 각기 도 2에 도시한 이이피롬 장치의 프로그래밍 동작 및 소거 동작을 설명하기 위한 단면도들이다.
도 9를 참조하면, 제1 트랜지스터(190)가 종래의 이이피롬 장치의 선택 트랜지스터의 역할을 수행할 경우, 제2 트랜지스터(193)는 종래의 이이피롬 장치의 메모리 트랜지스터의 역할을 수행한다. 구체적으로, 공통 소스 영역(178)을 플로팅(floating) 상태로 유지되고 기판(100)에 약 -10V 정도의 VPP1 부압(negative voltage; -VPP1)을 인가된 상태에서, 제1 트랜지스터(190)에 약 -10V 정도의 VPP2 음 전압(negative voltage; -VPP2)을 인가하고, 제2 트랜지스터(193)에 약 10V 정도의 VPP1 양 전압(positive voltage; +VPP1)을 인가하며, 제2 드레인 영역(184)에 약 -10V 정도의 VPP1 음 전압을 인가함으로써, 비트 라인으로부터 제2 플로팅 게이트(121)에 전하가 축적되어 데이터가 상기 이이피롬 장치에 입력된다. 이 경우, 제2 트랜지스터(193)의 문턱 전압(Vth)은 약 +3.0V 이상으로 증가된다.
도 11에 도시한 바와 같이, 제1 트랜지스터(190)가 종래의 이이피롬 장치의 메모리 트랜지스터의 역할을 수행할 경우, 제2 트랜지스터(193)는 종래의 이이피롬 장치의 선택 트랜지스터의 역할을 수행한다. 구체적으로는, 제1 및 제2 드레인 영역(181, 184)과 공통 소스 영역(178)이 플로팅 상태로 유지되고 기판(100)에 약 10V 정도의 VPP1 양 전압(+VPP1)이 인가된 상태에서, 제1 및 제2 트랜지스터(190, 193)에 각기 약 -10V 정도의 -VPP1 음 전압을 인가하면 제1 및 제2 플로팅 게이트(118, 121)에 축적되어 있는 전하가 기판(100)으로 방출되면서 상기 이이피롬 장치로부터 데이터가 소거된다.
도 9 및 도 10에 도시한 바와 같이, 본 발명에 따른 이이피롬 장치에 있어서, 제1 트랜지스터(190)와 제2 트랜지스터(193)는 전압의 인가에 따라서 종래의 이이피롬 장치의 메모리 트랜지스터 및 선택 트랜지스터의 기능을 서로 교대로 수행할 수 있다. 즉, 제1 트랜지스터(190)가 종래의 이이피롬 장치의 메모리 트랜지스터의 역할을 하는 경우에는 제2 트랜지스터(193)가 종래의 이이피롬 장치의 선택 트랜지스터의 기능을 수행하게 된다. 이와는 반대로, 제1 트랜지스터(190)가 종래의 이이피롬 장치의 선택 트랜지스터의 기능을 수행하는 경우에는, 제2 트랜지스터(193)가 종래의 이이피롬 장치의 메모리 트랜지스터의 역할을 한다. 이러한 본 발명에 따른 제1 및 제2 트랜지스터(190, 193)의 역할 변경은 도 9 및 도 10을 참조하여 설명한 바와 같이 신호의 인가에 따라 조절된다. 이에 따라, 복잡한 제조 공정들을 요구하지 않으면서 단순화된 구조를 갖는 이이피롬 장치를 구현하여 이이피롬 장치의 제조비용과 시간을 절감할 수 있으며 이이피롬 장치의 신뢰성을 향상시킬 수 있다. 또한, 본 발명에 따른 이이피롬 장치의 메모리 셀은 실질적으로 동일한 구조를 갖는 한 쌍의 트랜지스터들을 구비하기 때문에, 이이피롬 장치의 단위 메모리 셀이 점유하는 면적을 크게 감소시킬 수 있다.
도 11은 본 발명의 다른 실시예들에 따른 이이피롬 장치의 단면도를 도시한 것이다.
도 11을 참조하면, 상기 이이피롬 장치는 중앙부가 돌출된 터널 절연막(203) 상에 소정의 간격으로 이격되어 형성된 제1 트랜지스터(290)와 제2 트랜지스터(293)를 포함한다. 제1 및 제2 트랜지스터(290, 293)는 실질적으로 동일한 구조 를 가진다.
실리콘 웨이퍼 또는 SOI 기판과 같은 반도체 기판을 포함하는 기판(200) 상에 형성된 터널 절연막(203)은 중앙부가 기판(200) 상으로 돌출된 구조를 가진다. 즉, 터널 절연막(203)은 상대적으로 높은 높이를 가지는 중앙부와 상대적으로 낮은 높이를 가지는 중앙부 양측의 제1 부분 및 제2 부분으로 구성된다. 이러한 터널 절연막(203)은 기판(200) 상에 열 산화 공정 또는 화학 기상 증착 공정으로 예비 터널 절연막을 형성한 다음, 상기 예비 터널 절연막을 부분적으로 식각하여 형성된다. 이 때, 상기 예비 터널 절연막은 등방성 식각 공정을 이용하여 부분적으로 식각될 수 있다. 터널 절연막(203)이 전술한 구조를 가질 경우, 공통 소스 영역(278)에 보다 안정적으로 전압을 인가할 수 있으므로 상기 이이피롬 장치의 전기적 신뢰성을 보다 개선할 수 있다.
제1 트랜지스터(290)는 터널 절연막(203)의 제1 부분으로부터 중앙부에 걸쳐 형성된다. 제1 트랜지스터(290)는 제1 플로팅 게이트(218), 제1 게이트 절연 구조물(251) 및 제1 컨트롤 게이트(285)를 구비한다.
제1 플로팅 게이트(218)는 터널 절연막(203)의 제1 부분으로부터 중앙부 상으로 연장되기 때문에 터널 절연막(203)의 구조에 따라 일측이 상부로 돌출된 구조를 가진다. 즉, 터널 절연막(203)의 중앙부 상에 형성된 제1 플로팅 게이트(218)의 일측이 터널 절연막(203)의 제1 부분 상에 형성되는 제1 플로팅 게이트(218)의 타측에 비하여 상부로 돌출된다.
제1 게이트 절연 구조물(251)은 제1 플로팅 게이트(218) 상에 순차적으로 형 성된 제1 하부 산화막 패턴(233), 제1 질화막 패턴(239) 및 제1 상부 산화막 패턴(245)을 구비한다. 제1 게이트 절연 구조물(251)은 제1 플로팅 게이트(218) 상에 형성되기 때문에, 제1 게이트 절연 구조물(251)도 제1 플로팅 게이트(218)와 실질적으로 동일한 형상을 가진다. 즉, 제1 게이트 절연 구조물(251)은 일측이 타측에 비하여 상부로 돌출된 구조를 가진다. 구체적으로는, 제1 하부 산화막 패턴(233), 제1 질화막 패턴(239) 및 제1 상부 산화막 패턴(245)은 각기 그 일측이 타측보다 상부로 돌출된 구조를 가진다. 또한, 제1 게이트 절연 구조물(251) 상에 형성되는 제1 컨트롤 게이트(266)도 제1 플로팅 게이트(218)와 실질적으로 동일한 형상을 가진다.
제2 트랜지스터(293)는 제1 트랜지스터(290)에 대응하는 구조를 가진다. 제1 트랜지스터(293)는 터널 절연막(203)의 제2 부분으로부터 중앙부 상에 형성된 제2 플로팅 게이트(221), 제2 게이트 절연 구조물(254) 및 제2 컨트롤 게이트(269)를 구비한다. 제2 플로팅 게이트(221), 제2 게이트 절연 구조물(254) 및 제2 컨트롤 게이트(287)는 각기 제1 플로팅 게이트(218), 제1 게이트 절연 구조물(251) 및 제1 컨트롤 게이트(266)에 대응되는 구조를 가진다. 즉, 제2 플로팅 게이트(221), 제2 게이트 절연 구조물(254) 및 제2 컨트롤 게이트(287)는 각기 타측이 일측에 비하여 상방으로 돌출된 구조를 가진다. 제2 게이트 절연 구조물(254)은 제2 플로팅 게이트(221) 상에 차례로 형성된 제2 하부 산화막 패턴(236), 제2 질화막 패턴(242) 및 제2 상부 산화막 패턴(248)을 구비한다.
터널 절연막(203)의 중앙부 아래의 기판(200)에는 공통 소스 영역(278)이 형 성되고, 제1 트랜지스터(290)에 인접하는 기판(200)의 제1 부분에는 제1 드레인 영역(281)이 형성된다. 또한, 제2 트랜지스터(200)에 인접하는 기판(200)의 제2 부분에는 제2 드레인 영역(284)이 형성된다. 제1 및 제2 트랜지스터(290, 293)의 측벽들 상에는 게이트 스페이서들(287)이 위치하지만, 이러한 게이트 스페이서들(287)은 경우에 따라 형성되지 않을 수 있다.
도 11에 도시한 이이피롬 장치의 프로그래밍 동작 및 소거 동작 있어서, 제1 및 제2 트랜지스터(290, 293)의 형상을 제외하면 도 9 및 도 10을 참조하여 설명한 이이피롬 장치와 실질적으로 동일하게 프로그래밍 동작 및 소거 동작이 수행된다.
도 12 내지 도 23은 본 발명의 실시예들에 따른 이이피롬 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 12 내지 도 23에 있어서, 도 8과 실질적으로 동일한 부재들에 대해서는 동일한 참조 부호를 사용한다.
도 12는 기판(100) 상에 터널 절연막(103)과 제1 도전막(106)을 형성하는 단계들을 설명하기 위한 단면도이다.
도 12를 참조하면, 기판(100) 상에 소자 분리막(도시되지 않음)을 형성하여 기판(100)에 액티브 영역을 정의한 다음, 기판(100)의 액티브 영역 상에 터널 절연막(103)을 형성한다. 기판(100)은 실리콘 웨이퍼 또는 SOI 기판과 같은 반도체 기판을 포함할 수 있으며, 상기 소자 분리막은 STI(Shallow Trench Isolation) 공정과 같은 소자 분리 공정을 이용하여 형성될 수 있다. 예를 들면, 상기 소자 분리막은 실리콘 산화물을 포함하는 산화물을 사용하여 형성될 수 있다. 본 발명의 일 실시예에 있어서, 기판(100)은 P형 불순물들이 도핑된 P형 기판일 수 있다.
터널 절연막(103)은 열 산화 공정 또는 화학 기상 증착(CVD) 공정을 이용하여 형성될 수 있다. 본 발명의 일 실시예에 따르면, 터널 절연막(103)은 열 산화 공정을 통해 형성된 실리콘 산화물로 이루어질 수 있다. 예를 들면, 터널 절연막(103)은 기판(100)의 상면으로부터 약 50∼100Å 정도의 얇은 두께로 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 기판(200) 상에 예비 터널 절연막을 형성한 후, 상기 예비 터널 절연막을 부분적으로 식각함으로써, 도 11에 도시한 바와 같이 중앙부가 양측부인 제1 및 제2 부분에 비하여 상부로 돌출된 구조를 가지는 터널 절연막(203)을 형성할 수 있다. 예를 들면, 상기 예비 터널 절연막은 등방성 식각 공정을 통해 부분적으로 식각될 수 있다. 이 경우, 터널 절연막(203)의 중앙부 아래의 기판(200)에는 후속하여 공통 소스 영역(278)이 형성된다.
터널 절연막(103) 상에는 제1 도전막(106)이 형성된다. 제1 도전막(106)은 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 제1 도전막(106)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정 또는 저압 화학 기상 증착 공정(LPCVD)을 이용하여 형성될 수 있다. 예를 들면, 제1 도전막(106)은 터널 절연막(103)의 상면으로부터 약 1,000∼2,000Å 정도의 두께로 형성될 수 있다. 본 발명의 다른 실시예에 따르면, 제1 도전막(106)은 금속 또는 금속 질화물을 화학 기상 증착 공정, 원자층 적층 공정 또는 스퍼터링 공정으로 터널 절연막(103) 상에 증착하여 형성할 수 있다.
도 13은 제1 도전막(106) 상에 제1 마스크층(109)을 형성하는 단계를 설명하기 위한 단면도이다.
도 13을 참조하면, 제1 도전막(106) 상에 제1 마스크층(109)을 형성한다. 제1 마스크층(109)은 제1 도전막(106)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 본 발명의 일 실시예에 있어서, 제1 마스크층(109)은 실리콘 산질화물과 같은 산질화물을 사용하여 형성될 수 있다. 제1 마스크층(109)은 화학 기상 증착 공정, 저압 화학 기상 증착 공정 또는 플라즈마 증대 화학 기상 증착 공정을 이용하여 형성될 수 있다. 예를 들면, 제1 마스크층(109)은 제1 도전막(106)의 상면으로부터 약 500∼1,500Å 정도의 두께로 형성될 수 있다.
도 14는 제1 도전막(106) 상에 제1 마스크 패턴들(112)과 스페이서들(115)을 형성하는 단계들을 설명하기 위한 단면도이다.
도 14를 참조하면, 사진 식각 공정을 이용하여 제1 마스크층(109)을 식각함으로써, 제1 도전막(106) 상에 제1 마스크 패턴들(112)을 형성한다. 제1 마스크 패턴들(112)은 각기 제1 및 제2 트랜지스터(190, 193)(도 23 참조)의 제1 및 제2 플로팅 게이트(118, 121)(도 15 참조)를 형성하기 위한 식각 마스크들의 역할을 수행한다. 본 발명의 일 실시예에 따르면, 제1 마스크 패턴들(112)은 건식 식각 공정을 통하여 형성될 수 있다.
제1 마스크 패턴들(112)을 덮으면서 제1 도전막(106) 상에 제1 절연막(도시되지 않음)을 형성한다. 상기 제1 절연막은 제1 마스크 패턴들(112) 및 제1 도전막(106)에 대하여 식각 선택비를 갖는 물질을 화학 기상 증착 공정, 저압 화학 기상 증착 공정 또는 플라즈마 증대 화학 기상 증착 공정으로 증착하여 형성할 수 있다. 예를 들면, 상기 제1 절연막은 실리콘 질화물 등의 질화물을 사용하여 형성될 수 있다. 상기 제1 절연막은 제1 도전막(106) 및 제1 마스크 패턴들(112)의 상면들로부터 약 500∼1,000Å 정도의 두께로 형성될 수 있다.
상기 제1 절연막을 부분적으로 식각하여 제1 마스크 패턴들(112)의 측벽들 상에 각기 스페이서들(115)을 형성한다. 이러한 스페이서들(115)에 의하여 제1 및 제2 트랜지스터(190, 193)의 제1 및 제2 플로팅 게이트(118, 121)가 자기 정렬 방식으로 형성될 수 있다. 예를 들면, 스페이서들(115)은 이방성 식각 공정을 이용하여 형성될 수 있다.
도 15는 터널 절연막(103) 상에 제1 및 제2 플로팅 게이트(118, 121)를 형성하는 단계를 설명하기 위한 단면도이다.
도 15를 참조하면, 제1 마스크 패턴들(112)과 스페이서들(115)을 식각 마스크들로 이용하여 제1 도전막(106)을 식각함으로써, 터널 절연막(103) 상에 제1 및 제2 플로팅 게이트(118, 121)를 형성한다. 본 발명의 일 실시예에 있어서, 제1 및 제2 플로팅 게이트(118, 121)는 건식 식각 공정을 이용하여 형성될 수 있다. 제1 및 제2 플로팅 게이트(118, 121)는 각기 약 1,000∼2,000Å 정도의 실질적으로 동일한 두께로 형성될 수 있다. 예를 들면, 제1 및 제2 플로팅 게이트(118, 121)는 각기 터널 절연막(103)의 상면으로부터 약 1,500Å 정도의 높이를 가질 수 있다. 또한, 제1 및 제2 플로팅 게이트(118, 121)는 실질적으로 동일한 폭을 가질 수 있으며, 서로 소정의 간격으로 이격된다.
제1 및 제2 플로팅 게이트(118, 121)를 형성한 다음, 제1 및 제2 플로팅 게이트(118, 121)와 터널 절연막(103)으로부터 제1 마스크 패턴들(112) 및 스페이서들(115)을 제거한다. 본 발명의 실시예들에 있어서, 제1 마스크 패턴들(112)과 스페이서들(115)은 인산 용액을 함유하는 식각 용액을 사용하는 습식 식각 공정 또는 인산을 포함하는 식각 가스를 사용하는 건식 식각 공정을 통하여 제거될 수 있다.
도 16은 터널 절연막(103)과 제1 및 제2 플로팅 게이트(118, 121) 상에 하부 산화막(124), 질화막(127) 및 상부 산화막(130)을 형성하는 단계들을 설명하기 위한 단면도이다.
도 16을 참조하면, 제1 및 제2 플로팅 게이트(118, 121)를 덮으면서 터널 절연막(103) 상에 하부 산화막(124), 질화막(127) 및 상부 산화막(130)을 순차적으로 형성한다. 본 발명의 실시예들에 있어서, 하부 산화막(124)은 중온 산화물(MTO)과 같은 실리콘 산화물을 화학 기상 증착 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정으로 증착하여 형성할 수 있다. 하부 산화막(124)은 제1 및 제2 플로팅 게이트(118, 121)의 상면들로부터 약 10∼50Å 정도의 두께로 형성될 수 있다. 예를 들면, 하부 산화막(124)은 약 30Å 정도의 두께로 형성될 수 있다.
질화막(127)은 실리콘 질화물을 화학 기상 증착 공정 또는 플라즈마 증대 화학 기상 증착 공정으로 증착하여 형성될 수 있다. 질화막(127)은 하부 산화막(124)의 상면으로부터 약 50∼90Å 정도의 두께로 형성될 수 있다. 예를 들면, 질화막(127)은 약 70Å 정도의 두께로 형성될 수 있다.
상부 산화막(130)은 실리콘 산화물을 질화막(127) 상에 화학 기상 증착 공정이나 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 형성될 수 있다. 상부 산화막(130)은 질화막(127)의 상면으로부터 약 50∼150Å 정도의 두께로 형성될 수 있다. 예를 들면, 상부 산화막(130)은 약 100Å 정도의 두께로 형성될 수 있다. 따라서 하부 산화막(124), 질화막(127) 및 상부 산화막(130) 사이의 두께 비는 약 1.0：1.0∼9.0：1.0∼15.0 정도가 될 수 있다.
본 발명의 일 실시예에 있어서, 제1 및 제2 플로팅 게이트(118, 121)를 덮는 하부 산화막(124)을 형성한 다음, 제1 및 제2 플로팅 게이트(118, 121)와 하부 산화막(124)의 특성 개선을 위하여, 질소를 포함하는 분위기 하에서 열처리 공정을 추가적으로 수행할 수 있다. 예를 들면, 상기 열처리 공정은 일산화이질소(N2O)를 포함하는 분위기하에서 약 400∼600℃ 정도의 온도로 수행될 수 있다.
도 17 및 도 18은 제1 및 제2 게이트 절연 구조물(151, 154)을 형성하는 단계들을 설명하기 위한 단면도들이다. 예를 들면, 도 17은 상기 이이피롬 장치의 비트 라인과 실질적으로 평행한 방향을 자른 단면도이며, 도 18은 상기 이이피롬 장치의 워드 라인과 실질적으로 평행한 방향을 자른 단면도이다.
도 17 및 도 18을 참조하면, 상부 산화막(130) 상에 추가 마스크 패턴들(도시되지 않음)을 형성한 후, 상기 추가 마스크 패턴들을 식각 마스크들로 이용하여 상부 산화막(130), 질화막(127), 하부 산화막(124)을 순차적으로 식각함으로써, 제1 및 제2 게이트 절연 구조물(151, 154)을 형성한다. 본 발명의 일 실시예에 있어서, 상기 추가 마스크 패턴들은 실리콘 산질화물과 같은 산질화물을 사용하여 형성될 수 있으며, 제1 및 제2 게이트 절연 구조물(151, 154)은 건식 식각 공정을 통해 형성될 수 있다. 본 발명의 다른 실시예에 따르면, 제2 산화막(130) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 포토레지스트 패턴을 식각 마스크로 이용하는 식각 공정을 통해 제1 및 제2 게이트 절연 구조물(151, 154)을 형성할 수 있다.
제1 게이트 절연 구조물(151)은 제1 플로팅 게이트(118) 상에 형성되며, 제2 게이트 절연 구조물(154)은 제2 플로팅 게이트(121) 상에 위치한다. 제1 게이트 절연 구조물(151)은 제1 플로팅 게이트(118) 상에 순차적으로 형성된 제1 하부 산화막 패턴(133), 제1 질화막 패턴(139) 및 제1 상부 산화막 패턴(145)을 구비한다. 제2 게이트 절연 구조물(154)은 제2 플로팅 게이트(121) 상에 차례로 형성된 제2 하부 산화막 패턴(136), 제2 질화막 패턴(142) 및 제2 상부 산화막 패턴(148)을 포함한다. 본 발명의 실시예들에 있어서, 제1 및 제2 게이트 절연 구조물(151, 154)은 실질적으로 동일한 두께와 폭을 가질 수 있다.
도 19 및 도 20은 터널 절연막(103)과 제1 및 제2 게이트 절연 구조물(151, 154) 상에 제2 도전막(157)과 제2 마스크층(160)을 형성하는 단계들을 설명하기 위한 단면도들이다. 예를 들면, 도 19는 상기 이이피롬 장치의 비트 라인과 실질적으로 평행한 방향을 자른 단면도이며, 도 20은 상기 이이피롬 장치의 워드 라인과 실질적으로 평행한 방향을 자른 단면도이다.
도 19 및 도 20을 참조하면, 제1 및 제2 게이트 절연 구조물(151, 154)을 덮으면서 터널 절연막(103) 상에 제2 도전막(157)을 형성한다, 제2 도전막(157)은 불순물로 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 형성될 수 있다. 또한, 제2 도전막(157)은 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착, 원자층 적층 공정, 스퍼터링 공정 등을 이용하여 형성될 수 있다. 제2 도전막(157)은 제1 및 제2 게이트 절연 구조물(151, 154)의 상면으로부터 약 1,000∼2,000Å 정도의 두께로 형성될 수 있다. 예를 들면, 제2 도전막(157)은 약 1,500Å 정도의 두께로 형성될 수 있다. 또한, 제2 도전막(157)은 약 500∼700℃ 정도의 온도에서 형성될 수 있다. 예를 들면, 제2 도전막(157)은 약 620℃ 정도의 온도에서 형성될 수 있다.
제2 도전막(157) 상에는 제2 마스크층(160)이 형성된다. 제2 마스크층(160)은 제2 도전막(157)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제2 마스크층(160)은 실리콘 산질화물 등의 산질화물을 사용하여 형성될 수 있다. 또한, 제2 마스크층(160)은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 저압 화학 기상 증착 공정을 이용하여 형성될 수 있다. 제2 마스크층(160)은 제2 도전막(157)의 상면으로부터 약 600∼1,000Å 정도의 두께로 형성될 수 있다. 예를 들면, 제2 마스크층(160)은 약 800Å 정도의 두께로 형성될 수 있다.
도 21은 제1 및 제2 게이트 절연 구조물(151, 154) 상에 제2 마스크 패턴들(163)과 제1 및 제2 컨트롤 게이트(166, 169)를 형성하는 단계들을 설명하기 위한 단면도이다.
도 21을 참조하면, 제2 마스크층(160)을 패터닝하여 제2 도전막(157) 상에 제2 마스크 패턴들(163)을 형성한다. 본 발명의 일 실시예에 따르면, 제2 마스크 패턴들(163)은 각기 제1 마스크 패턴들(112)과 실질적으로 동일한 형상을 가진다.
제2 마스크 패턴들(160)을 식각 마스크들로 이용하여 제2 도전막(157)을 식각함으로써, 제1 및 제2 게이트 절연 구조물(151, 154) 상에 각기 제1 및 제2 컨트롤 게이트(166, 169)를 형성한다. 본 발명의 일 실시예에 있어서, 제1 및 제2 컨트롤 게이트(166, 169)는 건식 식각 공정을 이용하여 형성될 수 있다. 이에 따라, 터널 절연막(103) 상에는 제1 및 제2 게이트 구조물이 형성된다. 상기 제1 게이트 구조물은 제1 플로팅 게이트(118), 제1 게이트 절연 구조물(151) 및 제1 컨트롤 게이트(166)를 포함하며, 상기 제2 게이트 절연 구조물은 제2 플로팅 게이트(121), 제2 게이트 절연 구조물(154) 및 제2 컨트롤 게이트(169)를 구비한다.
도 22는 제1 및 제2 보호막(172, 175)과 공통 소스 영역(178)을 형성하는 단계들을 설명하기 위한 단면도이다.
도 22를 참조하면, 제1 및 제2 컨트롤 게이트(166, 169)로부터 제2 마스크 패턴들(163)을 제거한 후, 상기 제1 및 제2 게이트 구조물에 대하여 산화 공정을 수행한다. 이에 따라, 상기 제1 및 제2 게이트 구조물의 측벽 및 상면들 상에 제1 및 제2 보호막(172, 175)이 형성된다. 제1 및 제2 보호막(172, 175)은 이온 주입 공정을 포함하는 후속 공정들 동안 상기 제1 및 제2 게이트 구조물을 보호한다. 구체적으로, 제1 보호막(172)은 제1 플로팅 게이트(118)의 측벽, 제1 게이트 절연 구조물(151)의 측벽, 제1 컨트롤 게이트(166)의 측벽 및 제1 컨트롤 게이트(166)의 상면 상에 형성된다. 또한, 제2 보호막(175)은 제2 플로팅 게이트(121)의 측벽, 제2 게이트 절연 구조물(154)의 측벽, 제2 컨트롤 게이트(169)의 측벽 및 제2 컨트롤 게이트(169)의 상면 상에 형성된다. 제1 및 제2 보호막(172, 175)은 각기 제1 및 제2 컨트롤 게이트(166, 169)의 상면들로부터 약 50∼90Å 정도의 두께로 형성될 수 있다. 예를 들면, 제1 및 제2 보호막(172, 175)은 각기 약 70Å 정도의 두께로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 산화 공정은 약 800∼900℃ 정도의 온도에서 수행될 수 있다. 예를 들면, 제1 및 제2 보호막(172, 175)은 약 850℃ 정도의 온도에서 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 및 제2 게이트 구조물의 측벽들 상에 제1 및 제2 보호막(172, 175)을 형성하지 않고 공통 소스 영역(178)을 형성하기 위한 이온 주입 공정을 진행할 수 있다.
다시 도 22를 참조하면, 상기 제1 및 제2 게이트 구조물들을 마스크로 이용하는 이온 주입 공정을 통해 제1 불순물을 상기 제1 및 제2 게이트 구조물들 사이의 기판(100)에 주입함으로써, 상기 제1 및 제2 게이트 구조물들 사이의 기판(100)에 공통 소스 영역(178)을 형성한다. 공통 소스 영역(178)은 인과 같은 N형 불순물들을 사용하여 형성된다. 공통 소스 영역(178)은 약 30∼40KeV 정도의 에너지로 상기 제1 불순물들을 주입하여 형성될 수 있다. 예를 들면, 공통 소스 영역(178)은 약 35KeV 정도의 에너지로 기판(100)에 N형 불순물들을 주입하여 형성된다. 또한, 공통 소스 영역(178)은 약 1.0× 1014∼9.0× 1014atoms/㎠ 정도의 상대적으로 낮은 제1 불순물 농도를 가질 수 있다. 예를 들면, 공통 소스 영역(178)은 약 2.0× 1014atoms/㎠ 정도의 제1 불순물 농도로 형성될 수 있다.
도 23은 제1 및 제2 드레인 영역(181, 184)과 게이트 스페이서들(187)을 형성하는 단계를 설명하기 위한 단면도이다.
도 23을 참조하면, 상기 제1 및 제2 게이트 구조물에 각기 인접하는 기판(100)의 제1 및 제2 부분에 제2 불순물들을 이온 주입 공정으로 주입함으로써, 기판(100)의 제1 부분에 제1 드레인 영역(181)을 형성하는 한편, 기판(100)의 제2 부분에 제2 드레인 영역(184)을 형성한다. 제1 및 제2 드레인 영역(181, 184)은 각기 비소와 같은 N형 불순물들을 약 50∼60KeV 정도의 에너지로 주입하여 형성될 수 있다. 예를 들면, 제1 및 제2 드레인 영역(181, 184)은 각기 기판(100)의 제1 및 제2 부분에 상기 제2 불순물들을 약 55KeV 정도의 에너지로 주입하여 형성될 수 있다. 제1 및 제2 드레인 영역(181, 184)은 각기 1.0× 1015∼9.0× 1015atoms/㎠ 정도의 상대적으로 높은 제2 및 제3 불순물 농도를 가질 수 있다. 즉, 제1 드레인 영역(181)의 제2 불순물 농도와 제2 드레인 영역(184)의 제3 불순물 농도는 실질적으로 동일할 수 있다. 예를 들면, 제1 및 제2 드레인 영역(181, 184)은 각기 약 6.0× 1015atoms/㎠ 정도의 상대적으로 높은 제2 및 제3 불순물 농도를 가질 수 있다. 이에 따라, 기판(100) 상에는 실질적으로 서로 동일한 구조를 가지는 제1 및 제2 트랜지스터(190, 193)가 형성된다. 제1 트랜지스터(190)는 제1 드레인 영역(181), 공통 소스 영역(178) 및 제1 게이트 구조물을 포함하며, 제2 트랜지스터(193)는 제2 드레인 영역(184), 공통 소스 영역(178) 및 제2 게이트 구조물을 구비한다. 본 발명의 실시예들에 있어서, 제1 및 제2 드레인 영역(181, 184)은 각기 제1 및 제2 비트 라인 정션(bit line junction) 영역에 해당된다.
제1 및 제2 드레인 영역(181, 184)을 형성한 후, 상기 제1 및 제2 게이트 구조물로부터 제1 및 제2 보호막(172, 175)을 제거한다. 본 발명의 일 실시예에 있어서, 제1 및 제2 보호막(172, 175)은 황산을 포함하는 식각 용액을 사용하는 제1 식각 공정과 불소를 포함하는 식각 용액을 사용하는 제2 식각 공정을 순차적으로 수행하여 제거될 수 있다. 예를 들면 상기 제1 식각 공정은 약 5∼15분 동안 진행될 수 있으며, 상기 제2 식각 공정은 약 1∼10분 동안 수행될 수 있다. 제1 및 제2 보호막(172, 175)이 제거되면, 상기 제1 및 제2 게이트 구조물의 측벽들이 노출된다.
다시 도 23을 참조하면, 노출된 제1 및 제2 게이트 구조물을 덮으면서 터널 절연막(103) 상에 제2 절연막을 형성한다. 상기 제2 절연막은 실리콘 질화물과 같은 질화물을 사용하여 형성된다.
상기 제2 절연막을 부분적으로 식각함으로써, 상기 제1 및 제2 게이트 구조물의 측벽들 상에 게이트 스페이서들(187)을 형성한다. 예를 들면, 게이트 스페이서들(187)은 이방성 식각 공정을 통해 형성될 수 있다. 본 발명의 다른 실시예에 있어서, 상기 제1 및 제2 게이트 구조물의 측벽들 상에 게이트 스페이서(187)를 형성하는 공정을 생략할 수 있다. 또한, 본 발명의 또 다른 실시예에 따르면, 상기 제1 및 제2 게이트 구조물들의 측벽들 상에 게이트 스페이서들(187)을 형성한 후, 기판(100)의 제1 및 제2 부분에 각기 제1 및 제2 드레인 영역(181, 184)을 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면, 실질적으로 서로 동일한 구조를 가지면서 신호의 인가에 따라 종래의 이이피롬 장치의 메모리 트랜지스터 및 선택 트랜지스터의 기능을 서로 교대로 수행할 있는 제1 및 제2 트랜지스터를 구비하는 이이피롬 장치를 구현할 수 있다. 따라서 복잡한 제조 공정들을 요구하지 않으면서 단순화된 구조를 갖는 이이피롬 장치를 제조할 수 있으며, 이러한 이이피롬 장치의 제조비용과 시간을 절감할 수 있고, 이이피롬 장치의 신뢰성을 향상시킬 수 있다. 또한, 본 발명에 따른 이이피롬 장치의 메모리 셀은 실질적으로 동일한 구조를 갖는 한 쌍의 트랜지스터들을 구비하기 때문에, 이이피롬 장치의 단위 메모리 셀이 점유하는 면적을 크게 감소시킬 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (24)

  1. 기판 상에 형성되고, 신호의 인가에 따라 메모리 트랜지스터와 선택 트랜지스터의 기능을 상호 교대로 수행하며, 서로 동일한 구조를 가지는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 이이피롬 장치.
  2. 제1항에 있어서, 상기 제1 트랜지스터는,
    상기 기판 상에 형성된 터널 절연막;
    상기 터널 절연막 상에 형성된 제1 게이트 구조물;
    상기 제1 게이트 구조물에 인접하는 상기 기판의 제1 부분에 형성된 제1 드레인 영역; 및
    상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 상기 기판에 형성된 공통 소스 영역을 포함하며,
    상기 제2 트랜지스터는,
    상기 기판 상에 형성된 상기 터널 절연막;
    상기 터널 절연막 상에 형성된 제2 게이트 구조물;
    상기 제2 게이트 구조물에 인접하는 상기 기판의 제2 부분에 형성된 제2 드레인 영역; 및
    상기 공통 소스 영역을 포함하는 것을 특징으로 하는 이이피롬 장치.
  3. 제2항에 있어서, 상기 제1 및 제2 드레인 영역에 전기적으로 연결되는 비트 라인을 더 포함하는 것을 특징으로 하는 이이피롬 장치.
  4. 제2항에 있어서, 상기 공통 소스 영역은 제1 불순물 농도를 가지며, 상기 제1 및 제2 드레인 영역은 각기 상기 제1 불순물 농도 보다 높은 제2 및 제3 불순물 농도를 가지는 것을 특징으로 하는 이이피롬 장치.
  5. 제2항에 있어서, 상기 기판은 제1 도전형을 가지며, 상기 공통 소스 영역과 상기 제1 및 제2 드레인 영역은 각기 제2 도전형을 가지는 것을 특징으로 하는 이이피롬 장치.
  6. 제5항에 있어서, 상기 제1 도전형은 P형이며, 상기 제2 도전형은 N형인 것을 특징으로 하는 이이피롬 장치.
  7. 제2항에 있어서, 상기 제1 게이트 구조물은,
    상기 터널 절연막 상에 형성된 제1 플로팅 게이트;
    상기 제1 플로팅 게이트 상에 형성된 제1 게이트 절연 구조물; 및
    상기 제1 게이트 절연 구조물 상에 형성된 제1 컨트롤 게이트를 포함하며,
    상기 제2 게이트 구조물은,
    상기 터널 절연막 상에 형성된 제2 플로팅 게이트;
    상기 제2 플로팅 게이트 상에 형성된 제2 게이트 절연 구조물; 및
    상기 제2 게이트 절연 구조물 상에 형성된 제2 컨트롤 게이트를 포함하는 것을 특징으로 하는 이이피롬 장치.
  8. 제7항에 있어서, 상기 제1 게이트 절연 구조물은 제1 하부 산화막 패턴, 제1 질화막 패턴 및 제1 상부 산화막 패턴을 포함하며, 상기 제2 게이트 절연 구조물은 제2 하부 산화막 패턴, 제2 질화막 패턴 및 제2 상부 산화막 패턴을 포함하는 것을 특징으로 하는 이이피롬 장치.
  9. 제8항에 있어서, 상기 제1 및 제2 하부 산화막 패턴과 상기 제1 및 제2 상부 산화막 패턴은 각기 실리콘 산화물을 포함하며, 상기 제1 및 제2 질화막 패턴은 각기 실리콘 질화물을 포함하는 것을 특징으로 하는 이이피롬 장치.
  10. 제2항에 있어서, 상기 터널 절연막은, 상기 공통 소스 영역 상에 위치하며 상기 기판으로부터 상방으로 돌출된 중앙부, 상기 중앙부의 일측에 형성된 제1 부분 및 상기 중앙부의 타측에 형성된 제2 부분을 포함하는 것을 특징으로 하는 이이피롬 장치.
  11. 제10항에 있어서, 상기 제1 게이트 구조물의 일측은 상기 터널 절연막의 제1 부분 상에 위치하고, 상기 제1 게이트 구조물의 타측은 상기 터널 절연막의 중앙부 상에 위치하며, 상기 제2 게이트 구조물의 일측은 상기 터널 절연막의 제2 부분 상에 위치하고, 상기 제2 게이트 구조물의 타측은 상기 터널 절연막의 중앙부 상에 위치하는 것을 특징으로 하는 이이피롬 장치.
  12. 제1항에 있어서, 상기 제1 및 제2 트랜지스터들의 측벽들 상에 형성된 게이트 스페이서들을 더 포함하는 것을 특징으로 하는 이이피롬 장치.
  13. 기판 상에 터널 절연막을 형성하는 단계;
    상기 터널 절연막 상에 서로 이격되며, 서로 동일한 구조를 가지는 제1 및 제2 게이트 구조물을 형성하는 단계;
    상기 제1 및 제2 게이트 구조물의 측벽들 상에 각기 게이트 스페이서를 형성하는 단계;
    상기 제1 및 제2 게이트 구조물 사이의 상기 기판에 공통 소스 영역을 형성하는 단계;
    상기 제1 게이트 구조물에 인접하는 상기 기판의 제1 부분에 제1 드레인 영역을 형성하는 단계; 및
    상기 제2 게이트 구조물에 인접하는 상기 기판의 제2 부분에 제2 드레인 영역을 형성하는 단계를 포함하는 이이피롬 장치의 제조 방법.
  14. 제13항에 있어서, 상기 터널 절연막을 형성하는 단계는,
    상기 기판 상에 예비 터널 절연막을 형성하는 단계; 및
    상기 예비 터널 절연막을 부분적으로 식각하여 상기 공통 소스 영역 상에서 상기 기판 상으로 돌출된 중앙부를 갖는 상기 터널 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이이피롬 장치의 제조 방법.
  15. 제13항에 있어서, 상기 제1 및 제2 게이트 구조물을 형성하는 단계는,
    상기 터널 절연막 상에 서로 이격되는 제1 및 제2 플로팅 게이트를 형성하는 단계;
    상기 제1 및 제2 플로팅 게이트 상에 각기 제1 및 제2 게이트 절연 구조물을 형성하는 단계; 및
    상기 제1 및 제2 게이트 절연 구조물 상에 각기 제1 및 제2 컨트롤 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 이이피롬 장치의 제조 방법.
  16. 제15항에 있어서, 상기 제1 및 제2 플로팅 게이트를 형성하는 단계는,
    상기 터널 절연막 상에 제1 도전막을 형성하는 단계;
    상기 제1 도전막 상에 제1 마스크 패턴들을 형성하는 단계; 및
    상기 제1 마스크 패턴들을 식각 마스크들로 이용하여 상기 제1 도전막을 식각하는 단계를 더 포함하는 것을 특징으로 하는 이이피롬 장치의 제조 방법.
  17. 제16항에 있어서, 상기 제1 및 제2 플로팅 게이트를 형성하는 단계는 상기 제1 마스크 패턴들의 측벽들 상에 각기 스페이서들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이이피롬 장치의 제조 방법.
  18. 제15항에 있어서, 상기 제1 및 제2 게이트 절연 구조물을 형성하는 단계는,
    상기 제1 및 제2 플로팅 게이트와 상기 기판 상에 하부 산화막을 형성하는 단계;
    상기 하부 산화막 상에 질화막을 형성하는 단계;
    상기 질화막 상에 상부 산화막을 형성하는 단계; 및
    상기 상부 산화막, 상기 질화막 및 상기 하부 산화막을 패터닝하여, 상기 제1 플로팅 게이트 상에 제1 하부 산화막 패턴, 제1 질화막 패턴 및 제1 상부 산화막 패턴을 포함하는 상기 제1 게이트 절연 구조물을 형성하고, 상기 제2 플로팅 게이트 상에 제2 하부 산화막 패턴, 제2 질화막 패턴 및 제2 상부 산화막 패턴을 포함하는 상기 제2 게이트 절연 구조물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이이피롬 장치의 제조 방법.
  19. 제15항에 있어서, 상기 제1 및 제2 컨트롤 게이트를 형성하는 단계는,
    상기 터널 절연막과 상기 제1 및 제2 게이트 절연 구조물 상에 제2 도전막을 형성하는 단계;
    상기 제2 도전막 상에 제2 마스크 패턴들을 형성하는 단계; 및
    상기 제2 마스크 패턴들을 식각 마스크들로 이용하여 상기 제2 도전막을 식각하는 단계를 더 포함하는 것을 특징으로 하는 이이피롬 장치의 제조 방법.
  20. 삭제
  21. 삭제
  22. 제13항에 있어서, 상기 공통 소스 영역을 형성하기 전에, 상기 제1 및 제2 게이트 구조물의 측벽들 및 상면들 상에 제1 및 제2 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이이피롬 장치의 제조 방법.
  23. 제22항에 있어서, 상기 제1 및 제2 보호막은 산화 공정으로 형성되는 것을 특징으로 하는 이이피롬 장치의 제조 방법.
  24. 제22항에 있어서, 상기 공통 소스 영역을 형성한 후, 상기 제1 및 제2 보호막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 이이피롬 장치의 제조 방법.
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