JP2000068482A

JP2000068482A - 不揮発性半導体メモリ

Info

Publication number: JP2000068482A
Application number: JP10231568A
Authority: JP
Inventors: Masao Tanimoto; 正男谷本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-08-18
Filing date: 1998-08-18
Publication date: 2000-03-03

Abstract

(57)【要約】【課題】ＳＡＳ構造でない新規な構造によりメモリ部
の面積縮小を図る。【解決手段】メモリセルＭ１，Ｍ２は、直列接続され
ている。拡散層Ａは、メモリセルＭ１，Ｍ２のみに共有
され、拡散層Ａ以外の導電層に直接結合されることがな
い。メモリセルＭ１側の拡散層Ｂは、ビット線２３，２
４に接続される。メモリセルＭ２側の拡散層Ｂは、メモ
リセルＭ１が接続されるビット線とは異なるビット線２
３，２４に接続される。例えば、メモリセルＭ１の読み
出し時、メモリセルＭ１に繋がるビット線をＶｓｒにプ
リチャージし、メモリセルＭ２に繋がるビット線を接地
し、メモリセルＭ２を常にオン状態にする。メモリセル
Ｍ１のコントロールゲート電極には、読み出し電位Ｖｇ
ｒを与える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体メ
モリに関する。

【０００２】

【従来の技術】従来、不揮発性半導体メモリの一つとし
て、ＮＯＲ型フラッシュＥＥＰＲＯＭが知られている。
ＮＯＲ型フラッシュＥＥＰＲＯＭでは、メモリセルアレ
イ部の面積を縮小するため、いわゆるセルフアラインソ
ース（Self-Aligned-Source）構造（以下、ＳＡＳ構造
と称する。）が採用されている。ＳＡＳ構造の特徴は、
一つのソース拡散層を複数のメモリセルで共有している
点にある。

【０００３】図３３は、ＳＡＳ構造を有する従来のＮＯ
Ｒ型フラッシュＥＥＰＲＯＭの平面パターンを示してい
る。図３４は、図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿
う断面図、図３５は、図３３のＸＸＸＶ−ＸＸＸＶ線に
沿う断面図、図３６は、図３３のＸＸＸＶＩ−ＸＸＸＶ
Ｉ線に沿う断面図、図３７は、図３３のＸＸＸＶＩＩ−
ＸＸＸＶＩＩ線に沿う断面図である。また、図３８は、
図３３のデバイスの等価回路を示している。

【０００４】Ｐ型シリコン基板１０の表面は、素子分離
領域（図３３ではハッチングで示す）１１とそれ以外の
素子領域１２に分けられている。素子分離領域１１は、
ＬＯＣＯＳ法により形成されたフィールド酸化膜から構
成されている。素子領域１２は、格子パターンを有し、
複数のメモリセルは、この格子パターン内に配置されて
いる。

【０００５】各メモリセルは、ソース拡散層Ｓ、ドレイ
ン拡散層Ｄ、フローティングゲート電極ＦＧ及びコント
ロールゲート電極ＣＧを有している。

【０００６】ソース拡散層Ｓは、複数の（又は全ての）
メモリセルに共通に一つ設けられ（ＳＡＳ構造）、Ｎ⁺
不純物層１３ａとＮ^-不純物層１３ｂから構成されてい
る。ドレイン拡散層Ｄは、カラム方向に隣接する二つの
メモリセルに一つ設けられ、Ｎ⁺不純物層１４ａとＰ^-
不純物層１４ｂから構成されている。

【０００７】フローティングゲート電極ＦＧは、シリコ
ン基板１０上にゲート絶縁膜１５を介して形成され、Ｎ
型不純物を含んだポリシリコン膜１６から構成されてい
る。フローティングゲート電極ＦＧのロウ方向の端部
は、素子領域１２を跨ぐように素子分離領域１１上に存
在している。

【０００８】コントロールゲート電極ＣＧは、フローテ
ィングゲート電極ＦＧ上に絶縁膜１７を介して形成さ
れ、Ｎ型不純物を含んだポリシリコン膜１８及び高融点
金属シリサイド（タングステンシリサイドなど）１９か
ら構成されている。絶縁膜１７は、いわゆるＯＮＯ膜
（酸化膜／窒化膜／酸化膜）から構成される。コントロ
ールゲート電極ＣＧは、ロウ方向に延び、かつ、ロウ方
向の複数のメモリセルに共有されている。

【０００９】フローティングゲート電極ＦＧ及びコント
ロールゲート電極ＣＧは、熱酸化により得られる酸化膜
２０により覆われている。また、複数のメモリセルは、
上面が平坦な層間絶縁膜（ＢＰＳＧ膜など）２１により
覆われている。層間絶縁膜２１上には、さらに、表面が
平坦な層間絶縁膜（ＴＥＯＳ膜など）２２が形成されて
いる。

【００１０】層間絶縁膜２２には、ビット線用の配線溝
及びソース線用の配線溝が設けられ、かつ、層間絶縁膜
２１には、ドレイン拡散層Ｄに達するコンタクトホール
及びソース拡散層Ｓに達するコンタクトホールが形成さ
れている。これら配線溝及びコンタクトホール内には、
ビット線ＢＬ及びソース線ＳＬが形成されている。

【００１１】ビット線ＢＬは、カラム方向に延び、か
つ、カラム方向のメモリセルのドレイン拡散層Ｄに共通
に接続されている。ビット線ＢＬは、バリアメタル（例
えば、チタンと窒化チタンの積層）２２と金属膜（例え
ば、タングステン膜）２３から構成されている。

【００１２】ソース線ＳＬは、カラム方向に延び、か
つ、複数箇所においてソース拡散層Ｓに接続されてい
る。ソース線ＳＬは、バリアメタル（例えば、チタンと
窒化チタンの積層）２２と金属膜（例えば、タングステ
ン膜）２３から構成されている。

【００１３】次に、図３３乃至図３８のＮＯＲ型フラッ
シュＥＥＰＲＯＭの製造方法について説明する。

【００１４】まず、図３９に示すように、ＬＯＣＯＳ法
を用いてシリコン基板１０上にカラム方向に延びるライ
ン状のフィールド酸化膜（ハッチング部分）を形成す
る。これにより、シリコン基板１０の表面は、ライン状
の素子分離領域１１とライン状の素子領域１２ａ，１２
ｂに大きく分けられる。

【００１５】素子領域１２ａは、メモリセルが形成され
る領域であり、素子領域１２ｂは、ソース拡散層に対す
るコンタクト領域である。素子領域１２ｂは、複数本
（例えば、１６本）の素子領域１２ａを間に挟むように
して配置されている。

【００１６】なお、ロウ方向に延びるソース拡散層が形
成される領域は、これよりも後に行われるエッチング工
程で形成される。

【００１７】次に、図４０乃至図４４に示すように、熱
酸化法により、素子分離領域１１間の素子領域１２ａ，
１２ｂにゲート絶縁膜１５を形成する。ＣＶＤ法を用い
て、素子分離領域１１上及びゲート絶縁膜１５上に、ポ
リシリコン膜１６を形成する。続けて、例えば、Ｎ型不
純物（例えば、リン）を含むガス雰囲気中において熱処
理を施し、ポリシリコン膜１６中に、例えば、約２×１
０²⁰ｃｍ^-3のＮ型不純物を導入する。

【００１８】また、ポリシリコン膜１６に、カラム方向
に伸びるスリット状の開口ＯＰを形成する。この開口Ｏ
Ｐの幅（ロウ方向の幅）は、素子分離領域１１の幅（ロ
ウ方向の幅）よりも狭くなっている。

【００１９】ポリシリコン膜１６上に絶縁膜１７を形成
する。この絶縁膜１７は、例えば、厚さ約５ｎｍのシリ
コン酸化膜、厚さ約８ｎｍのシリコン窒化膜、厚さ約５
ｎｍのシリコン酸化膜から構成される（“ＯＮＯ膜”と
呼ばれる）。

【００２０】また、例えば、ＣＶＤ法により、絶縁膜１
７上にポリシリコン膜１８を形成した後、このポリシリ
コン膜１８に約３．６×１０²⁰ｃｍ^-3のＮ型不純物（例
えば、リン）を導入する。続けて、ＣＶＤ法により、ポ
リシリコン膜１８上に高融点金属シリサイド（例えば、
タングステンシリサイド）１９を形成する。

【００２１】ＰＥＰ（写真蝕刻工程）により、高融点金
属シリサイド１９上にレジストパターンを形成する。こ
のレジストパターンをマスクにして、ＲＩＥにより、高
融点金属シリサイド１９、ポリシリコン膜１８、絶縁膜
１７、ポリシリコン膜１６を順次エッチングする。この
結果、ロウ方向に伸びるライン状のコントロールゲート
電極（ワード線）ＣＧ及びフローティングゲート電極Ｆ
Ｇが形成される。この後、レジストパターンは除去され
る。

【００２２】次に、ＰＥＰ（写真蝕刻工程）によりレジ
ストパターン２５を形成する。このレジストパターン２
５は、メモリセルのドレインとなるべき領域を覆い、メ
モリセルのソースとなるべき領域に開口を有する。この
レジストパターン２５をマスクにして、素子分離領域１
１のフィールド酸化膜をエッチングすると、ロウ方向に
延びるシリコン基板１０の剥き出し部分が形成される
（ＳＡＳ構造）この後、レジストパターン２５は除去さ
れる。。

【００２３】次に、図４５及び図４６に示すように、８
５０℃程度の酸素雰囲気中において熱処理を施し、フロ
ーティングゲート電極ＦＧ及びコントロールゲート電極
ＣＧの表面に酸化膜２０を形成する。

【００２４】この後、メモリセルのソースとなるべき領
域に対して、Ｎ型不純物としてヒ素を、加速エネルギー
約６０ｋｅＶ、ドーズ量約５×１０¹⁵ｃｍ^-2の条件で、
かつ、Ｎ型不純物としてリンを、加速エネルギー約３０
ｋｅＶ、ドーズ量約５×１０¹⁴ｃｍ^-2の条件でイオン注
入する。

【００２５】続いて、メモリセルのドレインとなるべき
領域に対して、Ｎ型不純物としてヒ素を、加速エネルギ
ー約６０ｋｅＶ、ドーズ量約５×１０¹⁵ｃｍ^-2の条件
で、かつ、Ｐ型不純物としてボロンを、加速エネルギー
約４０ｋｅＶ、ドーズ量約４×１０¹³ｃｍ^-2の条件でイ
オン注入する。

【００２６】この後、例えば、９００℃の窒素雰囲気中
においてアニールを行うと、シリコン基板１０中の不純
物が活性化され、Ｎ型不純物層１３ａ，１３ｂからなる
ソース拡散層Ｓ及びＮ型不純物層１４ａとＰ型不純物層
１４ｂからなるドレイン拡散層Ｄがそれぞれ形成され
る。

【００２７】また、シリコン基板１０上の全面に、メモ
リセルを完全に覆うような層間絶縁膜（ＢＰＳＧ膜な
ど）２１を形成する。この後、ＣＭＰ法を用いて、ＢＰ
ＳＧ膜２１を研磨し、ＢＰＳＧ膜２１の表面を平坦にす
る。また、層間絶縁膜２１上に層間絶縁膜（ＴＥＯＳ膜
など）２２を形成する。

【００２８】ＰＥＰとＲＩＥを用いて、層間絶縁膜２２
にビット線用及びソース線用の配線溝を形成する。ま
た、ＰＥＰとＲＩＥを用いて、層間絶縁膜２１にドレイ
ン拡散層Ｄ及びソース拡散層Ｓに達するコンタクトホー
ルを形成する。

【００２９】この後、層間絶縁膜２２上、配線溝の内面
及びコンタクトホールの内面にそれぞれバリアメタル２
３を形成する。バリアメタル２３は、例えば、窒化チタ
ンとチタンから構成される。また、バリアメタル２３上
に、配線溝及びコンタクトホールを完全に満たす金属膜
（タングステン膜など）２４を形成する。

【００３０】バリアメタル２３及び金属膜２４は、ＣＭ
Ｐ法により研磨され、配線溝内及びコンタクトホール内
に残存する。

【００３１】この後、他の配線層やパッシベーション膜
を形成すると、ＮＯＲ型フラッシュＥＥＰＲＯＭが完成
する。

【００３２】

【発明が解決しようとする課題】ＮＯＲ型フラッシュＥ
ＥＰＲＯＭでは、上述のように、ＳＡＳ構造を採用し、
メモリセルアレイ部の面積縮小を図っている。

【００３３】しかし、ＳＡＳ構造を得るためには、メモ
リセルのソース（共通ソース）となるべき領域に存在す
るフィールド酸化膜をエッチングにより除去することが
必要である。この時、同時に、シリコン基板もエッチン
グに晒されるため、シリコン基板にダメージが生じるこ
とがある。

【００３４】また、ＳＡＳ構造によれば、ロウ方向の複
数のメモリセルに共有されるソース拡散層側では、フィ
ールド酸化膜が完全に除去される一方、カラム方向に隣
接する二つのメモリセルに共通に設けられるドレイン拡
散層側では、ロウ方向に隣接する二つのメモリセルの各
ドレイン拡散層を分離するためにフィールド酸化膜が存
在する。このため、メモリセルのソース側とドレイン側
の構造がアンバランスになる。

【００３５】このアンバランスは、シリコン基板のクラ
ックの原因になったり、ワード線の加工マージンを低下
させ、収率を低くする原因となる。

【００３６】また、最近では、素子分離領域として、Ｌ
ＯＣＯＳ法によるフィールド酸化膜に代えて、メモリセ
ルアレイ部の面積縮小に有効なＳＴＩ（Shallow Trench
Isolation）構造の絶縁膜を用いることが多くなってい
る。

【００３７】しかし、ＳＴＩ構造は、シリコン基板に形
成した溝内に絶縁膜を埋め込むものである。このため、
ＳＴＩ構造の素子分離領域を有するＥＥＰＲＯＭにおい
て、ＳＡＳ構造を適用しようとすると、例えば、図４７
に示すように、ソースとなるべき領域の一部が深い溝と
なる。よって、イオン注入によりソース拡散層を形成す
る場合、この深い溝の側壁にＮ型不純物（リン、ヒ素）
を注入することが非常に困難となる。

【００３８】本発明は、上記欠点を解決すべくなされた
もので、その目的は、ＳＡＳ構造を必要とせずに、メモ
リセルアレイ部の面積縮小に貢献できるような新規な構
造、新規な回路構成のＮＯＲ型フラッシュＥＥＰＲＯＭ
を提案することである。

【００３９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体メモリは、直列接続された
第１及び第２メモリセルと、前記第１メモリセルに直接
結合される第１データ線と、前記第２メモリセルに直接
結合される第２データ線とを備え、前記第１及び第２メ
モリセルの接続点は、前記第１及び第２メモリセル以外
のメモリセルに接続されていない。

【００４０】前記第１及び第２メモリセルの接続点は、
半導体基板中に形成される第１拡散層から構成され、前
記第１及び第２データ線は、前記半導体基板上に形成さ
れる配線層から構成される。

【００４１】前記第１メモリセルは、前記半導体基板中
に形成される第２拡散層を有し、前記第１データ線は、
前記第２拡散層に結合され、前記第２メモリセルは、前
記半導体基板中に形成される第３拡散層を有し、前記第
２データ線は、前記第３拡散層に結合される。

【００４２】前記第１拡散層は、第１導電型の半導体基
板中に形成される第２導電型の第１不純物層と、前記第
１不純物層を覆う第１導電型の第２不純物層とから構成
され、前記第２及び第３拡散層は、前記半導体基板中に
形成される第２導電型の第３不純物層と、前記第３不純
物層を覆う前記第３不純物層よりも低濃度の第２導電型
の第４不純物層とから構成されている。

【００４３】本発明の不揮発性半導体メモリは、前記第
１メモリセルに対して読み出しを実行する場合に、前記
第１データ線に第１電位を与える手段と、前記第２デー
タ線に前記第１電位とは異なる第２電位を与える手段
と、前記第１メモリセルのコントロールゲート電極にデ
ータの値に応じてオンとオフのいずれかが決定される第
３電位を与える手段と、前記第２メモリセルのコントロ
ールゲート電極に前記第２メモリセルが常にオンとなる
第４電位を与える手段とを備える。

【００４４】本発明の不揮発性半導体メモリは、前記第
１メモリセルに対して書き込みを実行する場合に、前記
第１データ線に第１電位を与える手段と、前記第２デー
タ線に前記第１電位よりも高い第２電位を与える手段
と、前記第１及び第２メモリセルのコントロールゲート
電極に前記第１及び第２メモリセルが常にオンとなる第
３電位を与える手段とを備え、前記第１拡散層の前記第
１メモリセル側にホットエレクトロンを発生させる。

【００４５】本発明の不揮発性半導体メモリは、前記第
１メモリセルに対して消去を実行する場合に、前記第１
データ線に第１電位を与える手段と、前記第１メモリセ
ルのコントロールゲート電極に前記第１電位よりも低い
第２電位を与える手段とを備え、前記第１メモリセルの
フローティングゲート電極中の電子を前記第１拡散層に
引き抜く。

【００４６】前記第１及び第２メモリセルは、カラム方
向に延びる素子分離領域の間の素子領域に形成され、か
つ、カラム方向に直列接続されている。前記ビット線
は、ロウ方向とカラム方向のいずれとも交差する方向に
延びている。

【００４７】前記第１データ線は、前記第２メモリセル
に対してロウ方向に隣接するメモリセル以外の第３メモ
リセルに結合され、かつ、前記第１データ線と前記第１
メモリセルの結合部と前記第１データ線と前記第３メモ
リセルの結合部の間には、少なくとも素子分離領域と四
本以上のワード線が存在する。

【００４８】前記第１データ線は、前記第２メモリセル
に対してロウ方向に隣接するメモリセルに結合され、か
つ、前記第１データ線と前記第１メモリセルの結合部と
前記第１データ線と前記第３メモリセルの結合部の間に
は、素子分離領域と二本のワード線が存在する。

【００４９】

【発明の実施の形態】以下、図面を参照しながら、本発
明の不揮発性半導体メモリについて詳細に説明する。

【００５０】図１は、本発明の第１の実施の形態に関わ
るＮＯＲ型フラッシュＥＥＰＲＯＭの平面パターンを示
している。図２は、図１のＩＩ−ＩＩ線に沿う断面図、
図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図、図４
は、図１のＩＶ−ＩＶ線に沿う断面図、図５は、図１の
Ｖ−Ｖ線に沿う断面図である。また、図６は、図１のデ
バイスの等価回路を示している。

【００５１】Ｐ型シリコン基板１０の表面は、素子分離
領域１１とそれ以外の素子領域１２に分けられている。
素子分離領域１１は、ＳＴＩ（Shallow Trench Isolati
on）構造を有する絶縁膜から構成されている。但し、素
子分離領域１１は、ＬＯＣＯＳ法により形成されたフィ
ールド酸化膜であってもよい。素子分離領域１１及び素
子領域１２は、共に、カラム方向に延びるライン状パタ
ーンを有し、複数のメモリセルは、素子領域１１のライ
ン状パターン内に配置されている。

【００５２】各メモリセルは、拡散層Ａ，Ｂ、フローテ
ィングゲート電極ＦＧ及びコントロールゲート電極ＣＧ
を有している。

【００５３】拡散層Ａは、カラム方向に隣接する二つの
メモリセルに共通に一つ設けられ、Ｎ⁺不純物層１４ａ
とＰ^-不純物層１４ｂから構成されている。拡散層Ａ
は、従来のＥＥＰＲＯＭ（図３３参照）のソース拡散層
に位置的に対応しているが、拡散層Ａの機能は、従来の
ＥＥＰＲＯＭのソース拡散層とは多少異なっている。

【００５４】即ち、拡散層Ａは、カラム方向に隣接する
二つのメモリセルを電気的に繋ぐだけで、他の配線（従
来のソース配線など）に直接結合されることはない。ま
た、拡散層Ａは、従来のＳＡＳ構造のように、ロウ方向
の複数の（又は全ての）メモリセルに共有されていな
い。

【００５５】拡散層Ｂは、カラム方向に隣接する二つの
メモリセルに一つ設けられ、Ｎ⁺不純物層１３ａとＮ^-
不純物層１３ｂから構成されている。拡散層Ｂは、従来
のＥＥＰＲＯＭ（図３３参照）のドレイン拡散層に位置
的に対応しているが、拡散層Ｂの機能は、従来のＥＥＰ
ＲＯＭのドレイン拡散層とは多少異なっている。

【００５６】即ち、拡散層Ｂは、ビット線（データ線）
ＢＬに印加される電位によってソースとして機能した
り、又はドレインとして機能したりする。

【００５７】フローティングゲート電極ＦＧは、シリコ
ン基板１０上にゲート絶縁膜１５を介して形成され、Ｎ
型不純物を含んだポリシリコン膜１６Ａ，１６Ｂから構
成されている。フローティングゲート電極ＦＧのロウ方
向の端部は、素子領域１２を跨ぐように素子分離領域１
１上に存在している。

【００５８】コントロールゲート電極ＣＧは、フローテ
ィングゲート電極ＦＧ上に絶縁膜１７を介して形成さ
れ、Ｎ型不純物を含んだポリシリコン膜１８及び高融点
金属シリサイド（タングステンシリサイドなど）１９か
ら構成されている。絶縁膜１７は、いわゆるＯＮＯ膜
（酸化膜／窒化膜／酸化膜）から構成される。コントロ
ールゲート電極ＣＧは、ロウ方向に延び、かつ、ロウ方
向の複数のメモリセルに共有されている。

【００５９】フローティングゲート電極ＦＧ及びコント
ロールゲート電極ＣＧは、熱酸化により得られる酸化膜
２０により覆われている。また、複数のメモリセルは、
上面が平坦な層間絶縁膜（ＢＰＳＧ膜など）２１により
覆われている。層間絶縁膜２１上には、さらに、表面が
平坦な層間絶縁膜（ＴＥＯＳ膜など）２２が形成されて
いる。

【００６０】層間絶縁膜２２には、ビット線用の配線溝
が設けられ、かつ、層間絶縁膜２１には、拡散層Ｂに達
するコンタクトホールが形成されている。これら配線溝
及びコンタクトホール内には、ビット線ＢＬが形成され
ている。

【００６１】ビット線ＢＬは、ロウ方向及びカラム方向
のいずれでもなく、斜め方向に延びている。一本のビッ
ト線ＢＬに関し、拡散層Ｂに対するコンタクト領域は、
四本（又はそれ以上であってもよい）のコントロールゲ
ート電極ＣＧを跨ぐごとに一つ設けられている。

【００６２】また、互いに隣接する二本のビット線ＢＬ
に関しては、ロウ方向においてコンタクト領域を対向さ
せないこと、及び、それらの延長方向に沿って交互にコ
ンタクト領域を設けること、を条件に配置される。

【００６３】ビット線ＢＬは、例えば、バリアメタル
（例えば、チタンと窒化チタンの積層）２２と金属膜
（例えば、タングステン膜）２３から構成される。な
お、従来のＥＥＰＲＯＭのソース線に対応するものは存
在しない。

【００６４】上記構成のＮＯＲ型フラッシュＥＥＰＲＯ
Ｍによれば、従来のソース拡散層に対応する拡散層Ａ
は、ロウ方向の複数の（又は全ての）メモリセルに共有
されておらず、カラム方向に隣接する二つのメモリセル
のみに共有されている。また、拡散層Ａは、他の配線
（従来のソース線など）に直接結合されることがないた
め、拡散層Ａに対するコンタクト領域も不要であり、Ｓ
ＡＳ構造とは異なる手法でメモリセルアレイ部の面積縮
小に貢献できる。

【００６５】また、ＳＡＳ構造を採用しないため、素子
分離領域に、メモリセルアレイ部の面積縮小に効果があ
るＳＴＩ構造の絶縁膜を不都合なく使用できる。但し、
本発明は、素子分離領域に、ＬＯＣＯＳ法によるフィー
ルド酸化膜を用いる場合であっても、十分に成立するも
のである。

【００６６】なお、本発明の第１の実施の形態に関わる
ＥＥＰＲＯＭは、従来のＥＥＰＲＯＭとは全く異なる構
造及び回路構成を有するため、その動作についても独特
である。

【００６７】以下、本発明の第１の実施の形態に関わる
ＮＯＲ型フラッシュＥＥＰＲＯＭの動作について説明す
る。

【００６８】［読み出し］読み出し動作を行う場合に
は、図７及び図８に示すように、読み出しを行う同一ロ
ウのメモリセル（以下、選択セル）Ｍ２，Ｍ３に繋がる
ワード線（コントロールゲートＣＧ）にＶｇｒ（例え
ば、約５Ｖ）を与え、選択セルＭ２，Ｍ３に対して拡散
層Ａを挟んで隣接する非選択メモリセルＭ１，Ｍ４に繋
がるワード線（コントロールゲートＣＧ）にＶｇｓ（例
えば、約１０Ｖ）を与え、その他のワード線（図示せ
ず）には接地電位ＧＮＤを与える。

【００６９】また、選択セルＭ２，Ｍ３の拡散層Ｂに繋
がるビット線ＢＬにＶｓｒ（例えば、約１Ｖ）を与え、
選択セルＭ２，Ｍ３に対して拡散層Ａを挟んで隣接する
非選択メモリセルＭ１，Ｍ４の拡散層Ｂに繋がるビット
線ＢＬには接地電位ＧＮＤを与える。

【００７０】ここで、選択セルＭ２，Ｍ３の拡散層Ｂに
繋がるビット線ＢＬに接地電位ＧＮＤを与え、選択セル
Ｍ２，Ｍ３に対して拡散層Ａを挟んで隣接する非選択メ
モリセルＭ１，Ｍ４の拡散層Ｂに繋がるビット線ＢＬに
Ｖｓｒ（例えば、約１Ｖ）を与えるようにしてもよい。

【００７１】なお、メモリセルの閾値分布は、図９に示
すように、概ね５Ｖを境にして、低い値（消去セル）と
高い値（書き込みセル）に分かれている。

【００７２】よって、選択セルＭ２，Ｍ３に対して拡散
層Ａを挟んで隣接する非選択メモリセルＭ１，Ｍ４は、
常にオン状態になっており、選択セルＭ２，Ｍ３の拡散
層Ａは、接地電位ＧＮＤが印加されるビット線ＢＬに電
気的に繋がる。

【００７３】なお、接地電位ＧＮＤが印加されるコント
ロールゲート電極ＣＧに繋がる非選択メモリセル（図示
せず）は、当然にオフ状態になっている。

【００７４】一方、選択セルＭ２，Ｍ３の拡散層Ｂは、
Ｖｓｒ（＝約１Ｖ）が印加されるビット線ＢＬに繋が
る。よって、選択セルＭ２，Ｍ３が消去セル（閾値が５
Ｖ未満）の場合には、選択セルＭ２，Ｍ３がオン状態と
なり、選択セルＭ２，Ｍ３の拡散層Ｂに繋がるビット線
ＢＬの電位は、Ｖｓｒから接地電位ＧＮＤに低下する。
このビット線ＢＬの電位の変化を読み取ることにより、
データの読み出しが行われる。

【００７５】また、選択セルＭ２，Ｍ３が書き込みセル
（閾値が５Ｖを超える）の場合には、選択セルＭ２，Ｍ
３はオフ状態であり、選択セルＭ２，Ｍ３の拡散層Ｂに
繋がるビット線ＢＬの電位は、Ｖｓｒを維持する。この
ビット線ＢＬの電位Ｖｓｒを読み取ることにより、デー
タの読み出しが行われる。

【００７６】なお、本例によれば、読み出し時、図１０
に示すように、ロウ方向に隣接するコンタクト領域の間
（選択セルＭ２，Ｍ３のコンタクト領域間、非選択セル
Ｍ１，Ｍ４のコンタクト領域間）にリーク電流が流れる
ことがなく、誤読み出しの恐れはない。

【００７７】なぜなら、隣接する二本のビット線ＢＬに
関し、これらの延長方向に沿って交互にコンタクト領域
が設けられるようにしたことに起因し、ロウ方向に隣接
する二つの拡散層Ｂには、同じ電位が印加されるためで
ある。

【００７８】［書き込み］書き込み動作（フローティン
グゲート電極に電子を注入し、メモリセルの閾値を上げ
る動作）を行う場合には、図１１及び図１２に示すよう
に、書き込みを行うメモリセル（以下、選択セル）Ｍ４
の拡散層Ｂに繋がるビット線ＢＬに接地電位ＧＮＤを与
え、その他のビット線ＢＬにはＶｓｐ（例えば、約１０
Ｖ）を与える。また、選択セルＭ４に繋がるワード線
（コントロールゲート電極ＣＧ）及び選択セルＭ４に対
して拡散層Ａを挟んで隣接する選択セルＭ３に繋がるワ
ード線（コントロールゲート電極ＣＧ）にＶｇｓ（例え
ば、約１０Ｖ）を与え、その他のワード線には接地電位
ＧＮＤを与える。

【００７９】この時、選択セルＭ４においては、拡散層
Ａ近傍で発生したホットエレクトロンがフローティング
ゲート電極に注入され、書き込みが実行される。一方、
選択セルＭ４に対して拡散層Ａを挟んで隣接する非選択
セルＭ３においては、拡散層Ｂ近傍でのホットエレクト
ロンの発生が抑制されるため、書き込みは実行されな
い。

【００８０】これは、拡散層ＡをＮ⁺拡散層とＰ^-拡散層
から構成し、拡散層ＢをＮ⁺拡散層とＮ^-拡散層から構成
することで、選択セルＭ４においてホットエレクトロン
が発生する領域（拡散層Ａ近傍）の電界プロファイルを
急峻にし、非選択セルＭ３においてホットエレクトロン
が発生する領域（拡散層Ｂ近傍）の電界プロファイルを
緩やかにしたためである。

【００８１】なお、メモリセルＭ３に対して書き込みを
実行する場合には、メモリセルＭ３の拡散層Ｂに繋がる
ビット線ＢＬを接地電位ＧＮＤにし、メモリセルＭ４の
拡散層Ｂに繋がるビット線ＢＬをＶｓｐ（例えば、約１
０Ｖ）にすればよい。

【００８２】［消去］消去動作（フローティングゲート
電極から電子を引き抜き、メモリセルの閾値を下げる動
作）を行う場合には、図１３及び図１４に示すように、
消去を行うメモリセル（以下、選択セル）Ｍ２に繋がる
ビット線ＢＬにＶｓｅ（例えば、約５Ｖ）を与え、選択
セルＭ２に繋がるワード線（コントロールゲート電極Ｃ
Ｇ）にＶｇｓ（例えば、約−１０Ｖ）を与える。

【００８３】この時、選択セルＭ２のフローティングゲ
ート電極中の電子は、トンネル効果により拡散層Ｂに移
動するため、選択セルＭ２に対する消去動作が行われ
る。

【００８４】なお、ＮＯＲ型フラッシュＥＥＰＲＯＭに
特有のチップ消去（全メモリセルのデータ消去）及びブ
ロック消去（ブロック内の複数のメモリセルのデータ消
去）を行う場合には、各選択セルの拡散層Ｂに繋がるビ
ット線にＶｓｅ（例えば、約５Ｖ）を与え、各選択セル
に繋がるワード線にＶｇｅ（例えば、約−１０Ｖ）を与
えればよい。

【００８５】次に、図１乃至図６のＮＯＲ型フラッシュ
ＥＥＰＲＯＭの製造方法について説明する。

【００８６】まず、図１５に示すように、シリコン基板
１０上にゲート絶縁膜及びＮ型不純物を含むポリシリコ
ン膜を形成した後、これらポリシリコン膜及びゲート絶
縁膜並びにシリコン基板１０にライン状の溝を形成す
る。また、この溝内に絶縁膜を埋め込んで、カラム方向
に延びるライン状の素子分離領域（ＳＴＩ構造）１１を
形成する。これにより、シリコン基板１０の表面は、ラ
イン状の素子分離領域１１とライン状の素子領域１２に
大きく分けられる。

【００８７】次に、図１６乃至図２０に示すように、Ｃ
ＶＤ法を用いて、素子分離領域１１上及びポリシリコン
膜１６Ａ上に、ポリシリコン膜１６Ｂを形成する。な
お、ゲート絶縁膜１５及びポリシリコン膜１６Ａは、図
１５で説明した工程で既に形成されているものである。
続けて、例えば、Ｎ型不純物（例えば、リン）を含むガ
ス雰囲気中において熱処理を施し、ポリシリコン膜１６
Ｂ中に、例えば、約２×１０²⁰ｃｍ^-3のＮ型不純物を導
入する。

【００８８】また、ポリシリコン膜１６Ｂに、カラム方
向に伸びるスリット状の開口ＯＰを形成する。この開口
ＯＰの幅（ロウ方向の幅）は、素子分離領域１１の幅
（ロウ方向の幅）よりも狭くなっている。

【００８９】ポリシリコン膜１６Ｂ上に絶縁膜１７を形
成する。この絶縁膜１７は、例えば、厚さ約５ｎｍのシ
リコン酸化膜、厚さ約８ｎｍのシリコン窒化膜、厚さ約
５ｎｍのシリコン酸化膜から構成される（“ＯＮＯ膜”
と呼ばれる）。

【００９０】また、例えば、ＣＶＤ法により、絶縁膜１
７上にポリシリコン膜１８を形成した後、このポリシリ
コン膜１８に約３．６×１０²⁰ｃｍ^-3のＮ型不純物（例
えば、リン）を導入する。続けて、ＣＶＤ法により、ポ
リシリコン膜１８上に高融点金属シリサイド（例えば、
タングステンシリサイド）１９を形成する。

【００９１】ＰＥＰ（写真蝕刻工程）により、高融点金
属シリサイド１９上にレジストパターンを形成する。こ
のレジストパターンをマスクにして、ＲＩＥにより、高
融点金属シリサイド１９、ポリシリコン膜１８、絶縁膜
１７、ポリシリコン膜１６Ａ，１６Ｂを順次エッチング
する。この結果、ロウ方向に伸びるライン状のコントロ
ールゲート電極（ワード線）ＣＧ及びフローティングゲ
ート電極ＦＧが形成される。この後、レジストパターン
は除去される。

【００９２】また、８５０℃程度の酸素雰囲気中におい
て熱処理を施し、フローティングゲート電極ＦＧ及びコ
ントロールゲート電極ＣＧの表面に酸化膜２０を形成す
る。

【００９３】この後、メモリセルの拡散層Ａとなるべき
領域に対して、Ｎ型不純物としてヒ素を、加速エネルギ
ー約６０ｋｅＶ、ドーズ量約５×１０¹⁵ｃｍ^-2の条件
で、かつ、Ｐ型不純物としてボロンを、加速エネルギー
約４０ｋｅＶ、ドーズ量約４×１０¹³ｃｍ^-2の条件でイ
オン注入する。

【００９４】続けて、メモリセルの拡散層Ｂとなるべき
領域に対して、Ｎ型不純物としてヒ素を、加速エネルギ
ー約６０ｋｅＶ、ドーズ量約５×１０¹⁵ｃｍ^-2の条件
で、かつ、Ｎ型不純物としてリンを、加速エネルギー約
３０ｋｅＶ、ドーズ量約５×１０¹⁴ｃｍ^-2の条件でイオ
ン注入する。

【００９５】この後、例えば、９００℃の窒素雰囲気中
においてアニールを行うと、シリコン基板１０中の不純
物が活性化され、Ｎ型不純物層１４ａとＰ型不純物層１
４ｂからなる拡散層Ａと、Ｎ型不純物層１３ａ，１３ｂ
からなる拡散層Ｂとがそれぞれ形成される。

【００９６】次に、図２１及び図２２に示すように、シ
リコン基板１０上の全面に、メモリセルを完全に覆うよ
うな層間絶縁膜（ＢＰＳＧ膜など）２１を形成する。こ
の後、ＣＭＰ法を用いて、ＢＰＳＧ膜２１を研磨し、Ｂ
ＰＳＧ膜２１の表面を平坦にする。また、層間絶縁膜２
１上に層間絶縁膜（ＴＥＯＳ膜など）２２を形成する。

【００９７】ＰＥＰとＲＩＥを用いて、層間絶縁膜２２
にビット線用の配線溝を形成する。また、ＰＥＰとＲＩ
Ｅを用いて、層間絶縁膜２１に拡散層Ｂに達するコンタ
クトホールを形成する。

【００９８】この後、層間絶縁膜２２上、配線溝の内面
及びコンタクトホールの内面にそれぞれバリアメタル２
３を形成する。バリアメタル２３は、例えば、窒化チタ
ンとチタンから構成される。また、バリアメタル２３上
に、配線溝及びコンタクトホールを完全に満たす金属膜
（タングステン膜など）２４を形成する。

【００９９】バリアメタル２３及び金属膜２４は、ＣＭ
Ｐ法により研磨され、配線溝内及びコンタクトホール内
に残存する。

【０１００】この後、他の配線層やパッシベーション膜
を形成すると、ＮＯＲ型フラッシュＥＥＰＲＯＭが完成
する。

【０１０１】図２３は、本発明の第２の実施の形態に関
わるＮＯＲ型フラッシュＥＥＰＲＯＭの平面パターンを
示している。図２４は、図２３のデバイスの等価回路を
示している。

【０１０２】本例のＥＥＰＲＯＭは、上述の第１の実施
の形態に関わるＥＥＰＲＯＭと比較すると、ビット線Ｂ
Ｌのパターンのみが相違し、その他の構成（ビット線よ
り下の構造）は、上述の第１の実施の形態に関わるＥＥ
ＰＲＯＭと全く同じである。よって、以下では、本例に
特有のビット線ＢＬのパターンについてのみ述べること
にする。

【０１０３】ビット線ＢＬは、ロウ方向及びカラム方向
のいずれでもなく、斜め方向に延びている。一本のビッ
ト線ＢＬに関し、拡散層Ｂに対するコンタクト領域は、
二本のコントロールゲート電極ＣＧを跨ぐごとに一つ設
けられている。また、互いに隣接する二本のビット線Ｂ
Ｌに関し、コンタクト領域は、ロウ方向において素子分
離領域を挟んで互いに対向する位置に配置されている。

【０１０４】このような構成のＮＯＲ型フラッシュＥＥ
ＰＲＯＭは、上述の第１の実施の形態に関わるＥＥＰＲ
ＯＭと比較すると、ビット線ＢＬ同士の間隔（ピッチ）
が広くなっている。よって、本例では、ビット線ＢＬ同
士の間隔を狭めて、さらにメモリセルを微細にし、高集
積化に貢献することができる。

【０１０５】以下、本発明の第２の実施の形態に関わる
ＮＯＲ型フラッシュＥＥＰＲＯＭの動作について説明す
る。

【０１０６】［読み出し］読み出し動作を行う場合に
は、図２５及び図２６に示すように、読み出しを行うメ
モリセル（以下、選択セル）Ｍ２に繋がるワード線（コ
ントロールゲートＣＧ）にＶｇｒ（例えば、約５Ｖ）を
与え、選択セルＭ２に対して拡散層Ａを挟んで隣接する
非選択メモリセルＭ１に繋がるワード線（コントロール
ゲートＣＧ）にＶｇｓ（例えば、約１０Ｖ）を与え、そ
の他のワード線（図示せず）には接地電位ＧＮＤを与え
る。

【０１０７】また、選択セルＭ２の拡散層Ｂに繋がるビ
ット線ＢＬにＶｓｒ（例えば、約１Ｖ）を与え、選択セ
ルＭ２に対して拡散層Ａを挟んで隣接する非選択セルＭ
１の拡散層Ｂに繋がるビット線ＢＬに接地電位ＧＮＤを
与え、これらのビット線ＢＬと隣接する他の二本のビッ
ト線ＢＬをオープン状態（ＯＰＥＮ）とする。

【０１０８】或いは、非選択セルＭ１の拡散層Ｂに繋が
るビット線ＢＬにＶｓｒを与え、選択セルＭ２の拡散層
Ｂに繋がるビット線ＢＬに接地電位ＧＮＤを与え、これ
らのビット線ＢＬと隣接する他の二本のビット線ＢＬを
オープン状態（ＯＰＥＮ）とする。

【０１０９】なお、メモリセルの閾値分布は、図２７に
示すように、概ね５Ｖを境にして、低い値（消去セル）
と高い値（書き込みセル）に分かれている。

【０１１０】よって、選択セルＭ２と拡散層Ａを挟んで
隣接する非選択メモリセルＭ１は、常にオン状態となっ
ており、選択セルＭ２の拡散層Ａは、例えば、接地電位
ＧＮＤが印加されるビット線ＢＬに電気的に繋がること
になる。

【０１１１】一方、選択セルＭ２の拡散層Ｂは、例え
ば、Ｖｓｒ（＝約１Ｖ）が印加されるビット線ＢＬに繋
がる。よって、選択セルＭ２が消去セル（閾値が５Ｖ未
満）の場合には、選択セルＭ２がオン状態となり、選択
セルＭ２の拡散層Ｂに繋がるビット線ＢＬの電位は、Ｖ
ｓｒから接地電位ＧＮＤに低下する。このビット線ＢＬ
の電位の変化を読み取ることにより、データの読み出し
が行われる。

【０１１２】また、選択セルＭ２が書き込みセル（閾値
が５Ｖを超える）の場合には、選択セルＭ２はオフ状態
であり、選択セルＭ２の拡散層Ｂに繋がるビット線ＢＬ
の電位は、Ｖｓｒを維持する。このビット線ＢＬの電位
Ｖｓｒを読み取ることにより、データの読み出しが行わ
れる。

【０１１３】なお、本例によれば、読み出し時、３本の
ビット線ＢＬを１組として動作させることが必要である
ため、コントロールゲート電極ＣＧを共有する全てのメ
モリセルを一度に選択することはできず、読み出し速度
が低下するのに加え、図２８に示すように、ロウ方向に
隣接するコンタクト領域間（非選択セルＭ１，Ｍ４のコ
ンタクト領域間）にリーク電流Ｉが流れ易くなる欠点が
ある。

【０１１４】よって、ＳＴＩ構造の素子分離領域の直下
に反転防止層を設けるなどの対策を講じることが望まし
い。

【０１１５】［書き込み］書き込み動作（フローティン
グゲート電極に電子を注入し、メモリセルの閾値を上げ
る動作）を行う場合には、図２９及び図３０に示すよう
に、書き込みを行うメモリセル（以下、選択セル）Ｍ４
の拡散層Ｂに繋がるビット線ＢＬに接地電位ＧＮＤを与
え、選択セルＭ４に対して拡散層を挟んで隣接する非選
択セルＭ３の拡散層Ｂに繋がるビット線ＢＬには、Ｖｓ
ｐ（例えば、約１０Ｖ）を与え、接地電位ＧＮＤを与え
たビット線ＢＬと隣接する他の１本のビット線ＢＬはオ
ープン状態（ＯＰＥＮ）とし、その他のビット線ＢＬに
はＶｓｐ（例えば、約１０Ｖ）を与える。

【０１１６】また、選択セルＭ４に繋がるワード線（コ
ントロールゲート電極ＣＧ）及び選択セルＭ４に対して
拡散層Ａを挟んで隣接する選択セルＭ３に繋がるワード
線（コントロールゲート電極ＣＧ）にＶｇｓ（例えば、
約１０Ｖ）を与え、その他のワード線には接地電位ＧＮ
Ｄを与える。

【０１１７】この時、選択セルＭ４においては、拡散層
Ａ近傍で発生したホットエレクトロンがフローティング
ゲート電極に注入され、書き込みが実行される。一方、
選択セルＭ４に対して拡散層Ａを挟んで隣接する非選択
セルＭ３においては、拡散層Ｂ近傍でのホットエレクト
ロンの発生が抑制されるため、書き込みは実行されな
い。

【０１１８】これは、拡散層ＡをＮ⁺拡散層とＰ^-拡散層
から構成し、拡散層ＢをＮ⁺拡散層とＮ^-拡散層から構成
することで、選択セルＭ４においてホットエレクトロン
が発生する領域（拡散層Ａ近傍）の電界プロファイルを
急峻にし、非選択セルＭ３においてホットエレクトロン
が発生する領域（拡散層Ｂ近傍）の電界プロファイルを
緩やかにしたためである。

【０１１９】なお、メモリセルＭ３に対して書き込みを
実行する場合には、メモリセルＭ３の拡散層Ｂに繋がる
ビット線ＢＬを接地電位ＧＮＤにし、メモリセルＭ４の
拡散層Ｂに繋がるビット線ＢＬをＶｓｐ（例えば、約１
０Ｖ）にすればよい。

【０１２０】［消去］消去動作（フローティングゲート
電極から電子を引き抜き、メモリセルの閾値を下げる動
作）を行う場合には、図３１及び図３２に示すように、
消去を行うメモリセル（以下、選択セル）Ｍ２に繋がる
ビット線ＢＬにＶｓｅ（例えば、約５Ｖ）を与え、選択
セルＭ２に繋がるワード線（コントロールゲート電極Ｃ
Ｇ）にＶｇｓ（例えば、約−１０Ｖ）を与える。

【０１２１】この時、選択セルＭ２のフローティングゲ
ート電極中の電子は、トンネル効果により拡散層Ｂに移
動するため、選択セルＭ２に対する消去動作が行われ
る。

【０１２２】なお、ＮＯＲ型フラッシュＥＥＰＲＯＭに
特有のチップ消去（全メモリセルのデータ消去）及びブ
ロック消去（ブロック内の複数のメモリセルのデータ消
去）を行う場合には、各選択セルの拡散層Ｂに繋がるビ
ット線にＶｓｅ（例えば、約５Ｖ）を与え、各選択セル
に繋がるワード線にＶｇｅ（例えば、約−１０Ｖ）を与
えればよい。

【０１２３】

【発明の効果】以上、説明したように、本発明の不揮発
性半導体メモリによれば、次のような効果を奏する。

【０１２４】従来のソース拡散層に対応する拡散層Ａ
は、ロウ方向の複数の（又は全ての）メモリセルに共有
されておらず、カラム方向に隣接する二つのメモリセル
のみに共有されている。また、拡散層Ａは、他の配線
（従来のソース線など）に直接結合されることがないた
め、拡散層Ａに対するコンタクト領域も不要であり、Ｓ
ＡＳ構造とは異なる手法でメモリセルアレイ部の面積縮
小に貢献できる。

【０１２５】また、ＳＡＳ構造を採用しないため、素子
分離領域に、メモリセルアレイ部の面積縮小に効果があ
るＳＴＩ構造の絶縁膜を不都合なく使用できる。但し、
本発明は、素子分離領域に、ＬＯＣＯＳ法によるフィー
ルド酸化膜を用いる場合であっても、十分に成立するも
のである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に関わるＮＯＲ型フ
ラッシュＥＥＰＲＯＭの平面パターンを示す断面図。

【図２】図１のＩＩ−ＩＩ線に沿う断面図。

【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図。

【図４】図１のＩＶ−ＩＶ線に沿う断面図。

【図５】図１のＶ−Ｖ線に沿う断面図。

【図６】図１のデバイスの等価回路を示す図。

【図７】図１のデバイスの読み出し動作を説明する図。

【図８】図１のデバイスの読み出し動作を説明する図。

【図９】メモリセルの閾値分布を示す図。

【図１０】図１のデバイスの読み出し動作時の状態を示
す図。

【図１１】図１のデバイスの書き込み動作を説明する
図。

【図１２】図１のデバイスの書き込み動作を説明する
図。

【図１３】図１のデバイスの消去動作を説明する図。

【図１４】図１のデバイスの消去動作を説明する図。

【図１５】図１のデバイスの製造方法の一工程を示す平
面図。

【図１６】図１のデバイスの製造方法の一工程を示す平
面図。

【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面
図。

【図１８】図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断
面図。

【図１９】図１６のＸＩＸ−ＸＩＸ線に沿う断面図。

【図２０】図１６のＸＸ−ＸＸ線に沿う断面図。

【図２１】図１のデバイスの製造方法の一工程を示す平
面図。

【図２２】図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面
図。

【図２３】本発明の第２の実施の形態に関わるＮＯＲ型
フラッシュＥＥＰＲＯＭの平面パターンを示す断面図。

【図２４】図２３のデバイスの等価回路を示す図。

【図２５】図２３のデバイスの読み出し動作を説明する
図。

【図２６】図２３のデバイスの読み出し動作を説明する
図。

【図２７】メモリセルの閾値分布を示す図。

【図２８】図２３のデバイスの読み出し動作時の状態を
示す図。

【図２９】図２３のデバイスの書き込み動作を説明する
図。

【図３０】図２３のデバイスの書き込み動作を説明する
図。

【図３１】図２３のデバイスの消去動作を説明する図。

【図３２】図２３のデバイスの消去動作を説明する図。

【図３３】従来のＮＯＲ型フラッシュＥＥＰＲＯＭの平
面パターンを示す図。

【図３４】図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断
面図。

【図３５】図３３のＸＸＸＶ−ＸＸＸＶ線に沿う断面
図。

【図３６】図３３のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断
面図。

【図３７】図３３のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿
う断面図。

【図３８】図３３のデバイスの等価回路を示す図。

【図３９】図３３のデバイスの製造方法の一工程を示す
平面図。

【図４０】図３３のデバイスの製造方法の一工程を示す
平面図。

【図４１】図４０のＸＬＩ−ＸＬＩ線に沿う断面図。

【図４２】図４０のＸＬＩＩ−ＸＬＩＩ線に沿う断面
図。

【図４３】図４０のＸＬＩＩＩ−ＸＬＩＩＩ線に沿う断
面図。

【図４４】図４０のＸＬＩＶ−ＸＬＩＶ線に沿う断面
図。

【図４５】図３３のデバイスの製造方法の一工程を示す
平面図。

【図４６】図４５のＸＬＶＩ−ＸＬＶＩ線に沿う断面
図。

【図４７】図３３のデバイスにＳＴＩ構造を採用した場
合の欠点を示す図。

【符号の説明】

１０：シリコン基板、１１：素子分離領域、１２，１２ａ，１２ｂ：素子領域、１３ａ，１４ａ：Ｎ⁺拡散層、１３ｂ：Ｎ^-拡散層、１４ｂ：Ｐ^-拡散層、１５：ゲート絶縁膜、１６，１６Ａ，１６Ｂ，１８：ポリシリコン膜、１７：絶縁膜（ＯＮＯ膜）、１９：高融点金属シリサイド
膜、２０：酸化膜、２１：層間絶縁膜（ＢＰＳＧ
膜）、２２：層間絶縁膜（ＴＥＯＳ
膜）、２３：バリアメタル、２４：金属膜、２５：レジストパターン、Ｍ１，Ｍ２，Ｍ３，Ｍ４：メモリセル、ＣＧ：コントロールゲート電
極（ワード線）、ＦＧ：フローティングゲート
電極、ＢＬ：ビット線、Ｓ，Ｄ，Ａ，Ｂ：拡散層。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/788 29/792 Ｆターム(参考） 5B024 AA07 BA01 CA21 CA27 5B025 AA03 AC01 AE00 AF04 5F001 AA25 AA43 AB08 AC02 AC06 AD12 AD18 AD51 AD52 AD62 AE02 AE03 AE08 AG02 AG10 AG12 5F083 EP02 EP23 EP63 EP64 EP68 EP69 EP77 ER02 ER05 ER09 ER14 ER15 ER16 ER22 ER29 JA02 JA04 JA32 JA35 JA39 JA40 JA56 KA05 KA13 LA12 LA16 MA05 MA20 NA02 PR03 PR12 PR33 PR36 PR40

Claims

【特許請求の範囲】

【請求項１】直列接続された第１及び第２メモリセル
と、前記第１メモリセルに直接結合される第１データ線
と、前記第２メモリセルに直接結合される第２データ線
とを具備し、前記第１及び第２メモリセルの接続点は、
前記第１及び第２メモリセル以外のメモリセルに接続さ
れていないことを特徴とする不揮発性半導体メモリ。
【請求項２】前記第１及び第２メモリセルの接続点
は、半導体基板中に形成される第１拡散層から構成さ
れ、前記第１及び第２データ線は、前記半導体基板上に
形成される配線層から構成されることを特徴とする請求
項１記載の不揮発性半導体メモリ。
【請求項３】前記第１メモリセルは、前記半導体基板
中に形成される第２拡散層を有し、前記第１データ線
は、前記第２拡散層に結合され、前記第２メモリセル
は、前記半導体基板中に形成される第３拡散層を有し、
前記第２データ線は、前記第３拡散層に結合されること
を特徴とする請求項２記載の不揮発性半導体メモリ。
【請求項４】前記第１拡散層は、第１導電型の半導体
基板中に形成される第２導電型の第１不純物層と、前記
第１不純物層を覆う第１導電型の第２不純物層とから構
成され、前記第２及び第３拡散層は、前記半導体基板中
に形成される第２導電型の第３不純物層と、前記第３不
純物層を覆う前記第３不純物層よりも低濃度の第２導電
型の第４不純物層とから構成されていることを特徴とす
る請求項３記載の不揮発性半導体メモリ。
【請求項５】前記第１メモリセルに対して読み出しを
実行する場合に、前記第１データ線に第１電位を与える
手段と、前記第２データ線に前記第１電位とは異なる第
２電位を与える手段と、前記第１メモリセルのコントロ
ールゲート電極にデータの値に応じてオンとオフのいず
れかが決定される第３電位を与える手段と、前記第２メ
モリセルのコントロールゲート電極に前記第２メモリセ
ルが常にオンとなる第４電位を与える手段とを具備する
ことを特徴とする請求項４記載の不揮発性半導体メモ
リ。
【請求項６】前記第１メモリセルに対して書き込みを
実行する場合に、前記第１データ線に第１電位を与える
手段と、前記第２データ線に前記第１電位よりも高い第
２電位を与える手段と、前記第１及び第２メモリセルの
コントロールゲート電極に前記第１及び第２メモリセル
が常にオンとなる第３電位を与える手段とを具備し、前
記第１拡散層の前記第１メモリセル側にホットエレクト
ロンを発生させることを特徴とする請求項４記載の不揮
発性半導体メモリ。
【請求項７】前記第１メモリセルに対して消去を実行
する場合に、前記第１データ線に第１電位を与える手段
と、前記第１メモリセルのコントロールゲート電極に前
記第１電位よりも低い第２電位を与える手段とを具備
し、前記第１メモリセルのフローティングゲート電極中
の電子を前記第１拡散層に引き抜くことを特徴とする請
求項４記載の不揮発性半導体メモリ。
【請求項８】前記第１及び第２メモリセルは、カラム
方向に延びる素子分離領域の間の素子領域に形成され、
かつ、カラム方向に直列接続されていることを特徴とす
る請求項１記載の不揮発性半導体メモリ。
【請求項９】前記第１及び第２データ線は、ロウ方向
とカラム方向のいずれとも交差する方向に延びているこ
とを特徴とする請求項８記載の不揮発性半導体メモリ。
【請求項１０】前記第１データ線は、前記第２メモリ
セルに対してロウ方向に隣接するメモリセル以外の第３
メモリセルに結合され、かつ、前記第１データ線と前記
第１メモリセルの結合部と前記第１データ線と前記第３
メモリセルの結合部の間には、少なくとも素子分離領域
と四本以上のワード線が存在することを特徴とする請求
項９記載の不揮発性半導体メモリ。
【請求項１１】前記第１データ線は、前記第２メモリ
セルに対してロウ方向に隣接するメモリセルに結合さ
れ、かつ、前記第１データ線と前記第１メモリセルの結
合部と前記第１データ線と前記第３メモリセルの結合部
の間には、素子分離領域と二本のワード線が存在するこ
とを特徴とする請求項９記載の不揮発性半導体メモリ。