WO2006018862A1 - 不揮発性半導体メモリ - Google Patents

不揮発性半導体メモリ Download PDF

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WO2006018862A1
WO2006018862A1 PCT/JP2004/011751 JP2004011751W WO2006018862A1 WO 2006018862 A1 WO2006018862 A1 WO 2006018862A1 JP 2004011751 W JP2004011751 W JP 2004011751W WO 2006018862 A1 WO2006018862 A1 WO 2006018862A1
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memory cell
semiconductor memory
nonvolatile
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Osamu Iioka
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Fujitsu Limited
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the present invention relates to a nonvolatile semiconductor memory having nonvolatile memory cells.
  • a nonvolatile semiconductor memory such as a flash memory stores data depending on whether or not it has the ability to hold electrons in a floating gate or a trap gate of a memory cell transistor (hereinafter also referred to as a memory cell).
  • memory cells are formed at intersections between word lines and bit lines that are orthogonal to each other.
  • the source line connected to the source of the memory cell is routed along the word line.
  • the sources of memory cells arranged along a pair of word lines are connected to a common source line.
  • the drains of the memory cells arranged along the bit line are connected to a common bit line.
  • Japanese Patent Laid-Open No. 8-69696 discloses that by alternately accessing two memory cell arrays (subarrays), data can be read continuously even when the word line is switched. ing.
  • Patent Document 1 Japanese Patent Laid-Open No. 7-114796
  • Patent Document 2 JP-A-8-69696
  • the present invention has been made to solve the following problems.
  • nonvolatile semiconductor memory In the nonvolatile semiconductor memory disclosed in Japanese Patent Laid-Open No. 7-114796, memory cells connected to adjacent word lines and arranged along bit lines are connected to a common bit line and a common source line. When these memory cells are read sequentially, the selection periods of adjacent word lines cannot be overlapped. Therefore, when addresses are supplied randomly in a read operation (random access), data from memory cells cannot be output continuously.
  • random access In Japanese Patent Application Laid-Open No. 8-69696, random access is a subarray. This is only possible when accessing In other words, when random access is performed with one subarray, data cannot be output continuously.
  • random access cannot be executed in a nonvolatile semiconductor memory that performs parallel processing (pipeline processing) by overlapping a part of the active period of a word line.
  • An object of the present invention is to perform random access in a nonvolatile semiconductor memory having a pipeline function for executing continuous read operations in parallel.
  • it is to provide a non-volatile semiconductor memory that can be accessed randomly without increasing the chip size.
  • a word line, a bit line, and a source line are connected to the gate, drain, and source of a plurality of nonvolatile memory cells arranged in a matrix.
  • the word decoder activates the word line according to the address signal.
  • the word decoder overlaps some of the active periods of the word lines to execute the access operation in parallel. That is, the non-volatile semiconductor memory can perform a knock line process in which access operations are executed in parallel.
  • the combinations of bit lines and source lines connected to the drains and sources of the nonvolatile memory cells are all different.
  • a memory cell current can be passed only between the drain and source of the target nonvolatile memory cell. . Therefore, in a nonvolatile semiconductor memory having a pipeline function for executing a plurality of read operations in parallel, random access for sequentially accessing arbitrary nonvolatile memory cells can be executed.
  • the plurality of cell groups are arranged in the wiring direction of the word lines and configured by connecting nonvolatile memory cells in series.
  • a pair of bit lines are wired in a zigzag pattern while crossing each other.
  • each cell group the sources are connected to each other.
  • the non-volatile memory cell pairs facing each other are connected to different source lines. Therefore, for every two non-volatile memory cell pairs facing each other (including four non-volatile memory cells), all combinations of bit lines and source lines connected to the drain and source of the non-volatile semiconductor memory are used. Can be different.
  • a source region where a source is formed and a drain region where a drain is formed are alternately formed between word lines.
  • a pair of source lines connected to the sources of the non-volatile memory cell pairs facing each other are wired on the source region and the drain region, respectively. For this reason, more source lines than before can be wired without increasing the size of the memory cell array. That is, it is possible to prevent the chip size of the nonvolatile semiconductor memory from increasing.
  • the source line on the drain region has a protruding portion that protrudes toward the source region.
  • the source line on the drain region is wired using a lower wiring layer than the source line on the source region. For this reason, even when wiring more source lines than before, the wiring width of each source line can be increased without increasing the chip size, and the source resistance can be reduced.
  • each cell group includes a plurality of nonvolatile memory cell pairs whose sources are connected to each other.
  • the sources of the nonvolatile memory cell pairs facing each other are formed by a common diffusion layer. For this reason, the total area of the source diffusion layer can be reduced, and the chip size of the nonvolatile semiconductor memory can be reduced.
  • the contact portion is formed between the cell group pair, and connects the source line formed using the wiring layer to the diffusion layer.
  • Each source line is connected to the diffusion layer via a contact portion. Since the number of contact portions can be minimized, an increase in chip size can be prevented.
  • each cell group pair the non-volatile memory cell pairs facing each other are connected to different source lines.
  • Word line wiring Every other contact portion formed along the direction is connected to one and the other source line. Also in this example, the number of contact portions formed can be minimized, and an increase in chip size can be prevented.
  • the source decoder sets the source line connected to the nonvolatile memory cell to be accessed to the ground voltage and sets the other source lines to the floating state when accessing the memory cell. Set. For this reason, even when a plurality of word lines are activated by pipeline processing, a memory cell current can flow only between the drain and source of the nonvolatile memory cell of interest. Therefore, in a nonvolatile semiconductor memory that executes a plurality of read operations in parallel, random access that sequentially accesses an arbitrary nonvolatile memory cell can be executed.
  • the column decoder sets the bit line connected to the nonvolatile memory cell to be accessed to the drain voltage and sets the other bit lines to the floating state when accessing the memory cell. Set.
  • a memory cell current can flow only between the drain and source of the nonvolatile memory cell of interest. Therefore, in a nonvolatile semiconductor memory that executes a plurality of read operations in parallel, random access that sequentially accesses arbitrary nonvolatile memory cells can be executed.
  • random access without increasing the chip size can be executed in a nonvolatile semiconductor memory having a pipeline function.
  • FIG. 1 is a block diagram showing an embodiment of a nonvolatile semiconductor memory of the present invention.
  • FIG. 2 is a circuit diagram showing details of the memory cell array shown in FIG.
  • FIG. 3 is a layout diagram showing details of the memory cell array shown in FIG. 1.
  • FIG. 4 is a timing chart showing an example of a read operation of the flash memory according to the present invention.
  • FIG. 5 is an explanatory diagram showing a state of a memory cell when read operations are continuously executed.
  • FIG. 6 is a circuit diagram showing the state of the memory cell MC when the read operation is continuously executed. It is.
  • FIG. 7 is a layout diagram showing an example of a memory cell array examined by the inventors before the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • Double circles in the figure indicate external terminals.
  • the signal lines indicated by bold lines are composed of a plurality of lines.
  • a part of the block to which the thick line is connected is composed of a plurality of circuits.
  • the same symbol as the terminal name is used for the signal supplied via the external terminal.
  • the same code as the signal name is used for the signal line through which the signal is transmitted.
  • FIG. 1 shows an embodiment of a nonvolatile semiconductor memory of the present invention.
  • This nonvolatile semiconductor memory is formed as a NOR type flash memory on a silicon substrate using a CMOS process.
  • the flash memory has a command input circuit 10, a state machine 12, an address input circuit 14, a data input / output circuit 16, a word decoder 18, a source decoder 20, a column decoder 22, a data control circuit 24, and a memory cell array 26.
  • a word core 18, a source decoder 20, a column decoder 22, a data control circuit 24, and a memory cell array 26 constitute a memory core 28.
  • the command input circuit 10 decodes the command signal CMD received via the command terminal CMD, and notifies the state machine 12 of the decoded command.
  • Examples of the command signal CMD include a chip enable signal, an output enable signal, and a write enable signal.
  • the state machine 12 generates a plurality of timing signals for operating the flash memory in response to a command decoded by the command input circuit 10, and generates the generated timing signals in an internal circuit (address input circuit 14, data input / output circuit). 16, word decoder 18, source decoder 20, column decoder 22, data control circuit 24, etc.).
  • the state machine 12 divides the operation of the internal circuit into a plurality of steps independent from each other in order to execute pipeline processing that executes a plurality of read operations (access operations) in parallel. Each step is sequentially executed by a timing signal.
  • the noipline process will be described in Fig. 4 below.
  • the address input circuit 14 outputs an address signal AD received via the address terminal AD to the node decoder 18, the source decoder 20 and the column decoder 22.
  • Adore A predecoder for predecoding the source signal AD may be arranged between the address input circuit 14 and the word decoder 18, the source decoder 20 and the column decoder 22.
  • the data input / output circuit 16 outputs data read from the memory cell array 26 to the data terminal DQ.
  • the data input / output circuit 16 receives data to be written to the memory cell array 26 via the data terminal DQ.
  • a part of the command signal may be received by the data terminal DQ, and the state machine 12 may determine the operation command in combination with the command signal CMD received by the command terminal CMD.
  • the word decoder 18 selects one of the word lines WL according to the address signal AD when accessing the memory cell MC.
  • the word decoder 18 has a function of overlapping a part of the active period of the word line WL with each other under the control of the state machine 12 when read operations are continuously executed and different word lines WL are sequentially selected.
  • the source decoder 20 sets the source line SL selected by the address signal AD to the ground voltage and sets the other source lines SL to the floating state. That is, the source line SL connected to the nonvolatile memory cell MC to be accessed is set to the ground voltage, and the other source lines SL are set to the floating state.
  • the column decoder 22 sets the bit line BL selected by the address signal AD to the drain voltage (for example, IV) and sets the other bit lines BL to the floating state. That is, the bit line BL connected to the nonvolatile memory cell to be accessed is set to the drain voltage, and the other bit lines BL are set to the floating state.
  • the drain voltage for example, IV
  • the data control circuit 24 includes a sense amplifier, a data write circuit, etc., not shown.
  • the sense amplifier detects the memory cell current flowing between the drain and source of the memory cell MC during the read operation, and determines the logical value of the data held in the memory cell MC.
  • the write circuit controls the data write operation (program) and erase operation.
  • the memory cell array 26 has a plurality of nonvolatile memory cells MC arranged in a matrix. Each memory cell MC is composed of a memory cell transistor having a floating gate. The control gate of the memory cell MC is connected to one of the word lines WL (WLO, 1,). The drain of the memory cell MC is connected to the bit line BL (BLO, 1 ,...) The source of the memory cell MC is connected to one of the source lines SL (SLO, 1,). Details of the memory cell array 26 will be described with reference to FIGS.
  • FIG. 2 shows details of the circuit of the memory cell array 26 shown in FIG.
  • the memory cell array 26 has a plurality of cell groups CG configured by connecting memory cells MC in series.
  • Each cell group CG is composed of a non-volatile memory cell pair MCP (an ellipse frame in the figure) composed of a pair of memory cells MC whose sources are connected to each other.
  • the cell groups CG are arranged in the wiring direction of the word lines WL (the left-right direction in the figure).
  • a cell group pair CGP is composed of a pair of cell groups adjacent to each other!
  • a pair of bit lines BL (for example, BL0 and BL1) are wired for each cell group pair CGP along the orthogonal direction of the word line WL.
  • the bit line pairs BL are wired in a zigzag pattern while crossing each other.
  • each cell group pair CGP the source of each memory cell pair MCP facing each other is formed by a common diffusion layer (dashed square frame).
  • two non-volatile memory cell pairs MCP facing each other are connected to different source lines SL.
  • two memory cell pairs MCP connected to word lines WL1 and WL2 are connected to different source lines SL1 and SLO, respectively.
  • two memory cell pairs MCP (including four memory cells MC) facing each other in each cell group pair CGP are also referred to as memory cell groups.
  • the combinations of the bit line BL and the source line SL connected to the drain and source of the memory cell MC are all different.
  • At least one of the word line pair WL and the bit line pair BL is different from each other in the plurality of memory cell groups. Therefore, by arranging bit line pairs BL in a zigzag manner and making source lines SL of two memory cell pairs MCP facing each other in each cell group pair CGP different, a memory cell without increasing the layout size of the memory cell array 26 is obtained. All combinations of bit line BL and source line SL connected to the drain and source of MC can be made different.
  • FIG. 3 shows details of the layout of the memory cell array 26 shown in FIG.
  • thick A broken line frame indicates a diffusion layer formed on the semiconductor substrate.
  • the word lines WL indicated by hatching are formed using polysilicon (Poly-Si).
  • the bit line BL shown by a thick solid line is formed using the first metal wiring layer Ml and the second metal wiring layer M2.
  • the source line SL indicated by a thin solid line is formed of the third metal wiring layer M3 and the fourth metal wiring layer M4.
  • the metal wiring layers are formed on the semiconductor substrate in the order of Ml, M2, M3, and M4.
  • a square frame with an X indicates a contact portion C NT (plug) for connecting the diffusion layer to the metal wiring layer.
  • the contact part CNT of the bit line BL is indicated by a thick square frame, and the contact part CNT of the source line SL is indicated by a thin square frame.
  • the shaded area indicates one memory cell MC.
  • the width of a part of the wiring is shown to be narrower than the actual width in order to clarify the distinction of the wiring. Actually, each wiring has a width that satisfies the layout design standard.
  • the bit line pair BL intersects on the source region.
  • the source region where the source of the memory cell MC is formed and the drain region where the drain of the memory cell MC is formed are alternately formed between the word lines WL.
  • the thick broken line frame in the source region indicates the source diffusion layer, and the thick broken line in the drain region indicates the drain diffusion layer.
  • the source lines SL0, SL2,... With even numbers are formed on the drain region.
  • Source lines SL1, 3,... With odd numbers are formed on the source region.
  • a pair of source lines SL connected to the sources of the memory cell pair MCP facing each other are wired on the source region and the drain region, respectively.
  • each cell group pair CGP the memory cell pairs MCP facing each other are connected to different source lines SL.
  • the source line SL By forming the source line SL on the source region and the drain region, a larger number of source lines than before can be wired without increasing the size of the memory cell array.
  • the wiring width of each source line SL can be increased without increasing the chip size, and the source resistance can be reduced.
  • the source line SL on the source region is directly connected to the diffusion layer via the contact portion CNT.
  • the source line SL on the drain region has a protruding portion PP that protrudes to the source diffusion layer toward the source region.
  • the source line SL on the drain region is connected to the protrusion PP and the Contact part Connected to the diffusion layer via CNTs.
  • Each contact CNT is formed between a cell-doop and CGP. Every other contact portion CNT formed along the wiring direction of the word line WL (the horizontal direction in the figure) is connected to the source line SL on the source region and the source line SL on the drain region.
  • the source of each memory cell pair MCP facing each other is formed by a common diffusion layer. For this reason, the number of contact CNTs formed can be minimized, and the total area of the source diffusion layer can be reduced. Therefore, the chip size of the flash memory can be reduced.
  • the contact part CNT between the cell group and CGP it is possible to prevent the contact part CNT of the source line from shorting with the bit line BL.
  • FIG. 4 shows an example of the read operation of the flash memory of the present invention.
  • the flash memory continuously receives the address signal AD (ADO, AD1,%) Together with the read command, and continuously executes the read operation.
  • the read data DQ (DQO, DQ1,...) Is output continuously by executing the read operation.
  • the latency until the data signal DQ is output after the address signal AD is supplied is "4".
  • the present invention can also be applied to read operations with a latency other than “4”.
  • One read operation includes four steps.
  • the four steps are the address signal AD detection step (ATD), the word line WL activation step (WL), the data read step (BL, SL, SA) and the data output step (DOUT).
  • ATD indicates the selection and determination period of address signal AD (detection of transition of address signal AD).
  • WL indicates a selection period (boost period) of the word line WL.
  • BL indicates a selection period of the bit line BL.
  • SL indicates a selection period of the source line SL.
  • SA indicates the data judgment period by the sense amplifier.
  • DOUT indicates the data output period.
  • Pipeline processing By configuring one read operation by a plurality of steps that are independent from each other, pipeline processing that executes a plurality of read operations in parallel becomes possible. Pipeline processing shortens the external read cycle, which is the output cycle of the data signal DQ, and improves the data transfer rate.
  • the word line WL needs to continue active until data is read. For this reason, the period of the activation step of the word line WL includes the period of the data reading step (BL, SL, SA). In other words, in the current read operation, when the word line WL is activated and a data read step is being performed, another word line WL is activated for the next read operation. . For this reason, some of the activation steps of the word line WL overlap each other when the read operation continues.
  • the conventional nonvolatile semiconductor memory having the pipeline function cannot execute the pipeline operation shown in FIG. 4 in the random access in which the read operation is executed in response to any continuous address signal AD.
  • all combinations of the bit line BL and the source line SL connected to the drain and source of the memory cell MC are made different! /, Therefore, pipeline operation is executed for random access. it can.
  • FIG. 5 shows a state of the memory cell MC when the read operation is continuously executed.
  • the memory cell MC for reading data receives a boosted voltage (for example, 5V) at the gate G, a drain voltage (for example, IV) at the drain D, and a ground voltage (OV) at the source S. Then, the logic held in the memory cell MC is determined according to the memory cell current flowing between the drain and the source.
  • the gate voltage is set by the word decoder 18 under the control of the state machine 12.
  • the drain voltage is set by the column decoder 22 under the control of the state machine 12.
  • the source voltage is set by the source decoder 20 under the control of the state machine 12.
  • the flash memory reads a memory cell MC to be read next while a certain memory cell MC is reading, that is, during a period when a certain word line WL is set to a boost voltage.
  • the connected word line WL is set to the boost voltage.
  • the memory cell current force of the memory cell MC to be read next flows to the bit line BL or source line SL connected to the memory cell MC being read, the data of the memory cell MC being read cannot be correctly determined.
  • the memory cell MC to be read next (memory cell MC whose word line WL is set to the boosted voltage) is in any one of states A, B, and C so that no memory cell current flows.
  • the force to set the rotating state (open) or the voltage between the drain, DZ, and source S must be set to OV. Specifically, in state A, drain D is set to open or OV (source voltage). In state B, source S is set to open or IV (drain voltage).
  • FIG. 6 shows a state of the memory cell MC when the read operation is continuously executed.
  • a read operation is performed on the memory cell MC indicated by a circle.
  • the word line WL3, the bit line BL3, and the source line SL2 indicated by bold lines are set to the boost voltage, the drain voltage, and the ground voltage, respectively.
  • Symbols A, B, and C shown beside each memory cell MC indicate states A, B, and C (FIG. 5) when the boosted voltage is supplied to the word line WL, respectively.
  • FIG. 7 shows a layout example of the memory cell array examined by the inventors before the present invention.
  • bit lines BL are wired in a zigzag pattern using metal wiring layers Ml and M2, and source lines SL are wired using metal wiring layers M3 and M4, compared to a conventional memory cell array.
  • a contact portion C NT connecting the source line SL to the source diffusion layer of the memory cell MC is formed for each memory cell MC.
  • the bit lines BL need to intersect on the source region. For this reason, the bit line BL and the contact portion CNT of the source region are short-circuited. If the distance between the bit line BL and the contact part CNT is increased to avoid a short circuit, the size of the memory cell array increases. As shown in FIG. 3, the bit line BL that does not increase the size of the memory cell array by arranging the contact CNT of the source region in common between adjacent cell group pairs CGP. And the contact portion CNT of the source region can be prevented from being short-circuited.
  • all combinations of the bit lines BL and the source lines SL connected to the drain and source of the memory cell MC are made different. Can do.
  • the source decoder 20 sets the source line SL connected to the memory cell MC to be accessed to the ground voltage, and sets the other source lines SL to the floating state.
  • the column decoder 22 sets the bit line BL connected to the memory cell MC to be accessed to the drain voltage, and sets the other bit lines BL to the floating state. Therefore, random access (random read) can be executed in a flash memory having a pipeline function that executes a plurality of read operations in parallel.
  • the pair of bit lines BL are wired in a zigzag manner while intersecting each other.
  • the contact portion CNT of the source line SL is formed between adjacent cell group pairs CGP in order to be shared by a plurality of memory cells MC.
  • By sharing the contact portion CNT it is possible to configure a flash memory that has a pipeline function that does not increase the size of the memory cell array 26 and can execute random access.
  • By wiring the source lines SL on the drain region and the source region using the metal wiring layers M3 and M4 it is possible to wire more source lines without increasing the size of the memory cell array.
  • bit lines BL can be wired without crossing each other, and the same effect can be obtained even if the source lines cross each other and are wired in a zigzag manner for each source line pair having two source line forces. it can.
  • each memory cell MC is configured by a memory cell transistor having a floating gate.
  • the present invention is not limited to such embodiments.
  • the same effect can be obtained even if each memory cell MC is constituted by a memory cell transistor having a trap gate.

Landscapes

  • Engineering & Computer Science (AREA)
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  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

　ワードデコーダは、異なるワード線が順次アクセスされるときに、アクセス動作を並列に実行するためにワード線の活性化期間の一部を互いに重複させる。すなわち、不揮発性半導体メモリは、アクセス動作を並列に実行するパイプライン処理が可能である。不揮発性メモリセルのドレインおよびソースに接続されるビット線およびソース線の組み合わせは、全て異なっている。このため、複数の読み出し動作を並列に実行するために複数のワード線が活性化される場合にも、着目する不揮発性メモリセルのドレイン・ソース間のみにメモリセル電流を流すことができる。したがって、複数の読み出し動作を並列に実行するパイプライン機能を有する不揮発性半導体メモリにおいて、任意の不揮発性メモリセルを順次アクセスするランダムアクセスを実行できる。

Description

不揮発性半導体メモリ
技術分野
[0001] 本発明は、不揮発性メモリセルを有する不揮発性半導体メモリに関する。
背景技術
[0002] フラッシュメモリ等の不揮発性半導体メモリは、メモリセルトランジスタ（以下、メモリセ ルとも称する）のフローティングゲートあるいはトラップゲートに電子を保持する力否か でデータを記憶する。例えば、特開平 7— 114796号公報に記載されている不揮発性 半導体メモリでは、互いに直交するワード線とビット線との交点にメモリセルが形成さ れている。メモリセルのソースに接続されるソース線は、ワード線に沿って配線されて いる。一対のワード線に沿って配置されたメモリセルのソースは、共通のソース線に 接続されている。ビット線に沿って配置されたメモリセルのドレインは、共通のビット線 に接続されている。
[0003] また、特開平 8— 69696号公報では、 2つのメモリセルアレイ（サブアレイ）を交互に アクセスすることで、ワード線の切り換え時にも、メモリセル力 連続してデータを読み 出すことを可能にしている。
特許文献 1：特開平 7 - 114796号公報
特許文献 2：特開平 8— 69696号公報
発明の開示
発明が解決しょうとする課題
[0004] 本発明は、以下の問題点を解決するためになされた。
特開平 7— 114796号公報の不揮発性半導体メモリでは、互いに隣接するワード線 に接続され、ビット線に沿って配置されたメモリセルは、共通のビット線および共通の ソース線に接続されている。これ等メモリセルを順次読み出す場合、互いに隣接する ワード線の選択期間を重複させることができない。したがって、読み出し動作におい てアドレスがランダムに供給される場合 (ランダムアクセス）、メモリセルからのデータを 連続して出力できない。特開平 8— 69696号公報では、ランダムアクセスは、サブァレ ィを交互にアクセスするときのみ可能になる。すなわち、 1つのサブアレイでランダム アクセスを行う場合、データを連続して出力できない。特に、読み出し動作において、 ワード線の活性ィ匕期間の一部を重複させて並列処理 (パイプライン処理)を実施する 不揮発性半導体メモリにお 、て、ランダムアクセスを実行できな 、。
[0005] 本発明の目的は、連続する読み出し動作を並列して実行するパイプライン機能を 有する不揮発性半導体メモリにおいて、ランダムアクセスを行うことにある。特に、チッ プサイズを増加させることなく、ランダムアクセスができる不揮発性半導体メモリを提 供することにある。
課題を解決するための手段
[0006] 本発明の一形態では、マトリックス状に配置される複数の不揮発性メモリセルのゲ ート、ドレインおよびソースにワード線、ビット線およびソース線がそれぞれ接続されて いる。ワードデコーダは、アドレス信号に応じてワード線を活性ィ匕する。また、ワードデ コーダは、異なるワード線が順次アクセスされるときに、アクセス動作を並列に実行す るためにワード線の活性ィ匕期間の一部を互いに重複させる。すなわち、不揮発性半 導体メモリは、アクセス動作を並列に実行するノ ィプライン処理が可能である。不揮 発性メモリセルのドレインおよびソースに接続されるビット線およびソース線の組み合 わせは、全て異なっている。このため、複数の読み出し動作を並列に実行するために 複数のワード線が活性化される場合にも、着目する不揮発性メモリセルのドレイン'ソ ース間のみにメモリセル電流を流すことができる。したがって、複数の読み出し動作を 並列に実行するパイプライン機能を有する不揮発性半導体メモリにおいて、任意の 不揮発性メモリセルを順次アクセスするランダムアクセスを実行できる。
[0007] 本発明の一形態における好まし 、例では、複数のセルグループは、ワード線の配 線方向に配列され、不揮発性メモリセルを直列に接続して構成されている。互いに隣 接する一対のセルグループであるセルグループ対毎に、一対のビット線が互いに交 差しながらジグザク状に配線されている。ビット線の配線手法を変更することで、チッ プサイズを増加させることなくランダムアクセスを実行できる不揮発性半導体メモリを 構成できる。
[0008] 本発明の一形態における好まし 、例では、各セルグループは、ソースが互いに接 続された複数の不揮発性メモリセル対で構成されて 、る。各セルグループ対にお!ヽ て、互いに対向する不揮発性メモリセル対は、異なるソース線に接続されている。し たがって、互いに対向する 2つの不揮発性メモリセル対 (4つの不揮発性メモリセルを 含む）毎に、不揮発性半導体メモリのドレインおよびソースに接続されるビット線およ びソース線の組み合わせを全て相違させることができる。
[0009] 本発明の一形態における好ましい例では、ワード線の間に、ソースが形成されるソ ース領域とドレインが形成されるドレイン領域とが交互に形成されて 、る。各セルダル ープ対において、互いに対向する不揮発性メモリセル対のソースに接続される一対 のソース線は、ソース領域上およびドレイン領域上にそれぞれ配線されている。この ため、従来より本数の多いソース線を、メモリセルアレイのサイズを大きくすることなく 配線できる。すなわち、不揮発性半導体メモリのチップサイズが増加することを防止 できる。
[0010] 本発明の一形態における好ましい例では、ドレイン領域上のソース線は、ソース領 域に向けて突出する突出部を有している。ドレイン領域上のソース線は、ソース領域 上のソース線より下層の配線層を使用して配線されている。このため、本数が従来よ り多いソース線を配線する場合にも、チップサイズを大きくすることなぐ各ソース線の 配線幅を広くでき、ソース抵抗を削減できる。
[0011] 本発明の一形態における好ましい例では、各セルグループは、ソースが互いに接 続された複数の不揮発性メモリセル対で構成されて 、る。互いに隣接するセルダル ープ対において、互いに対向する各不揮発性メモリセル対のソースは、共通の拡散 層により形成されている。このため、ソース拡散層の総面積を削減でき、不揮発性半 導体メモリのチップサイズを小さくできる。
[0012] 本発明の一形態における好ましい例では、コンタクト部は、セルグループ対の間に 形成され、配線層を用いて形成されるソース線を拡散層に接続する。各ソース線は、 コンタクト部を介して拡散層に接続されている。コンタクト部の形成数を最小限にでき るため、チップサイズが増加することを防止できる。
本発明の一形態における好ましい例では、各セルグループ対において、互いに対 向する不揮発性メモリセル対は、異なるソース線に接続されている。ワード線の配線 方向に沿って形成されるコンタクト部は、 1つおきに一方および他方のソース線に接 続されている。この例においても、コンタクト部の形成数を最小限にでき、チップサイ ズが増加することを防止できる。
[0013] 本発明の一形態における好ましい例では、ソースデコーダは、メモリセルのアクセス 時に、アクセスする不揮発性メモリセルに接続されたソース線を接地電圧に設定し、 他のソース線をフローティング状態に設定する。このため、パイプライン処理により複 数のワード線が活性化される場合にも、着目する不揮発性メモリセルのドレイン'ソー ス間のみにメモリセル電流を流すことができる。したがって、複数の読み出し動作を並 列に実行する不揮発性半導体メモリにお ヽて、任意の不揮発性メモリセルを順次ァ クセスするランダムアクセスを実行できる。
[0014] 本発明の一形態における好ましい例では、コラムデコーダは、メモリセルのアクセス 時に、アクセスする不揮発性メモリセルに接続されたビット線をドレイン電圧に設定し 、他のビット線をフローティング状態に設定する。この例においても、パイプライン処 理により複数のワード線が活性ィ匕される場合にも、着目する不揮発性メモリセルのド レイン'ソース間のみにメモリセル電流を流すことができる。したがって、複数の読み 出し動作を並列に実行する不揮発性半導体メモリにお ヽて、任意の不揮発性メモリ セルを順次アクセスするランダムアクセスを実行できる。
発明の効果
[0015] 本発明では、パイプライン機能を有する不揮発性半導体メモリにおいて、チップサ ィズを増加させることなぐランダムアクセスを実行できる。
図面の簡単な説明
[0016] [図 1]本発明の不揮発性半導体メモリの一実施形態を示すブロック図である。
[図 2]図 1に示したメモリセルアレイの詳細を示す回路図である。
[図 3]図 1に示したメモリセルアレイの詳細を示すレイアウト図である。
[図 4]本発明のフラッシュメモリの読み出し動作の例を示すタイミング図である。
[図 5]読み出し動作が連続して実行されるときのメモリセルの状態を示す説明図であ る。
[図 6]読み出し動作が連続して実行される場合のメモリセル MCの状態を示す回路図 である。
[図 7]発明者が本発明前に検討したメモリセルアレイの例を示すレイアウト図である。 発明を実施するための最良の形態
[0017] 以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を 示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が 接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して 供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線 には、信号名と同じ符号を使用する。
[0018] 図 1は、本発明の不揮発性半導体メモリの一実施形態を示している。この不揮発性 半導体メモリは、シリコン基板上に CMOSプロセスを使用して NOR型のフラッシュメ モリとして形成されている。フラッシュメモリは、コマンド入力回路 10、ステートマシー ン 12、アドレス入力回路 14、データ入出力回路 16、ワードデコーダ 18、ソースデコ ーダ 20、コラムデコーダ 22、データ制御回路 24およびメモリセルアレイ 26を有して いる。ワードデコーダ 18、ソースデコーダ 20、コラムデコーダ 22、データ制御回路 24 およびメモリセルアレイ 26により、メモリコア 28が構成されている。
[0019] コマンド入力回路 10は、コマンド端子 CMDを介して受信するコマンド信号 CMDを 解読し、解読したコマンドをステートマシーン 12に通知する。コマンド信号 CMDとし て、例えば、チップィネーブル信号、アウトプットィネーブル信号、ライトイネーブル信 号等がある。ステートマシーン 12は、コマンド入力回路 10により解読されるコマンドに 応じて、フラッシュメモリを動作させるための複数のタイミング信号を生成し、生成した タイミング信号を内部回路 (アドレス入力回路 14、データ入出力回路 16、ワードデコ ーダ 18、ソースデコーダ 20、コラムデコーダ 22、データ制御回路 24等）に出力する。 ステートマシーン 12は、複数の読み出し動作 (アクセス動作)を並列に実行するパイ プライン処理を実行するために、内部回路の動作を互いに独立する複数のステップ に分ける。各ステップは、タイミング信号により順次実行される。ノ ィプライン処理につ いては、後述する図 4で説明する。
[0020] アドレス入力回路 14は、アドレス端子 ADを介して受信するアドレス信号 ADをヮー ドデコーダ 18、ソースデコーダ 20およびコラムデコーダ 22に出力する。なお、ァドレ ス信号 ADをプリデコードするプリデコーダをアドレス入力回路 14とワードデコーダ 18 、ソースデコーダ 20およびコラムデコーダ 22との間に配置してもよい。データ入出力 回路 16は、メモリセルアレイ 26から読み出されるデータをデータ端子 DQに出力する 。データ入出力回路 16は、データ端子 DQを介してメモリセルアレイ 26に書き込むデ ータを受信する。なお、コマンド信号の一部をデータ端子 DQで受信し、ステートマシ ーン 12は、コマンド端子 CMDで受信するコマンド信号 CMDと組み合わせて動作コ マンドを決定してもよい。
[0021] ワードデコーダ 18は、メモリセル MCのアクセス時に、アドレス信号 ADに応じて、ヮ ード線 WLのいずれかを選択する。ワードデコーダ 18は、読み出し動作が連続して 実行され、異なるワード線 WLが順次選択されるときに、ステートマシーン 12の制御を 受けてワード線 WLの活性ィ匕期間の一部を互いに重複させる機能を有する。ソース デコーダ 20は、読み出し動作時に、アドレス信号 ADにより選択されるソース線 SLを 接地電圧に設定し、他のソース線 SLをフローティング状態に設定する。すなわち、ァ クセスする不揮発性メモリセル MCに接続されたソース線 SLは、接地電圧に設定さ れ、他のソース線 SLは、フローティング状態に設定される。コラムデコーダ 22は、読 み出し動作時に、アドレス信号 ADにより選択されるビット線 BLをドレイン電圧 (例え ば、 IV)に設定し、他のビット線 BLをフローティング状態に設定する。すなわち、ァク セスする不揮発性メモリセルに接続されたビット線 BLは、ドレイン電圧に設定され、 他のビット線 BLは、フローティング状態に設定される。
[0022] データ制御回路 24は、図示しないセンスアンプ、データの書き込み回路等を有し ている。センスアンプは、読み出し動作中にメモリセル MCのドレイン 'ソース間に流 れるメモリセル電流を検出し、メモリセル MCに保持されているデータの論理値を判 定する。書き込み回路は、データの書き込み動作 (プログラム)および消去動作を制 御する。
メモリセルアレイ 26は、マトリックス状に配置される複数の不揮発性メモリセル MCを 有している。各メモリセル MCは、フローティングゲートを有するメモリセルトランジスタ で構成されている。メモリセル MCのコントロールゲートは、ワード線 WL (WLO、 1、 . . . )のいずれかに接続されている。メモリセル MCのドレインは、ビット線 BL (BLO、 1 、 . . .）のいずれかに接続されている。メモリセル MCのソースは、ソース線 SL (SLO 、 1、 . . .）のいずれかに接続されている。メモリセルアレイ 26の詳細は、図 2および 図 3で説明する。
[0023] 図 2は、図 1に示したメモリセルアレイ 26の回路の詳細を示している。メモリセルァレ ィ 26は、メモリセル MCを直列に接続して構成された複数のセルグループ CGを有し ている。各セルグループ CGは、ソースが互いに接続された一対のメモリセル MCから なる不揮発性メモリセル対 MCP (図中の長円枠）で構成されて 、る。セルグループ C Gは、ワード線 WLの配線方向（図の左右方向）に配列されている。互いに隣接する 一対のセルグループによりセルグループ対 CGPが構成されて!、る。一対のビット線 B L (例えば、 BL0と BL1)力 ワード線 WLの直交方向に沿ってセルグループ対 CGP 毎に配線されている。ビット線対 BLは、互いに交差しながらジグザク状に配線されて いる。
[0024] 互いに隣接するセルグループ対 CGPにおいて、互いに対向する各メモリセル対 M CPのソースは、共通の拡散層（破線の四角枠）により形成されている。また、各セル グループ対 CGPにおいて、互いに対向する 2つの不揮発性メモリセル対 MCPは、 異なるソース線 SLに接続されている。例えば、ワード線 WL1、 2に接続された 2つの メモリセル対 MCPは、異なるソース線 SL1、 SLOにそれぞれ接続されている。以下、 各セルグループ対 CGPにお!/、て互いに対向する 2つのメモリセル対 MCP (4つのメ モリセル MCを含む）を、メモリセルグループとも称する。各メモリセルグループでは、 メモリセル MCのドレインおよびソースに接続されるビット線 BLおよびソース線 SLの 組み合わせは、全て相違している。
[0025] 複数のメモリセルグループは、ワード線対 WLまたはビット線対 BLの少なくともいず れかが、互いに相違する。したがって、ビット線対 BLをジグザグ状に配線し、各セル グループ対 CGPにおいて互いに対向する 2つのメモリセル対 MCPのソース線 SLを 相違させることで、メモリセルアレイ 26のレイアウトサイズを大きくすることなぐメモリセ ル MCのドレインおよびソースに接続されるビット線 BLおよびソース線 SLの組み合わ せを全て相違させることができる。
[0026] 図 3は、図 1に示したメモリセルアレイ 26のレイアウトの詳細を示している。図中、太 い破線枠は、半導体基板に形成される拡散層を示している。網掛けで示したワード 線 WLは、ポリシリコン（Poly— Si)を用いて形成されている。太い実線で示したビット 線 BLは、第 1金属配線層 Mlおよび第 2金属配線層 M2を用いて形成されている。 細 、実線で示したソース線 SLは、第 3金属配線層 M3および第 4金属配線層 M4で 形成されている。金属配線層は、 Ml、 M2、 M3、 M4の順に、半導体基板上に形成 される。 Xを付けた四角枠は、拡散層を金属配線層に接続するためのコンタクト部 C NT (プラグ）を示している。ビット線 BLのコンタクト部 CNTは、太い四角枠で示し、ソ ース線 SLのコンタクト部 CNTは、細い四角枠で示している。図中に斜線で示した領 域は、 1つのメモリセル MCを示す。なお、図 3では、配線の区別を明確にするために 、配線の一部の幅を実際より細く記載している。実際には、各配線は、レイアウト設計 基準を満たす幅を有して ヽる。
[0027] ビット線対 BLは、ソース領域上で交差している。 sメモリセル MCのソースが形成さ れるソース領域およびメモリセル MCのドレインが形成されるドレイン領域は、ワード線 WLの間に交互に形成されている。ソース領域内の太い破線枠は、ソース拡散層を 示し、ドレイン領域内の太い破線は、ドレイン拡散層を示している。偶数の数字を付し たソース線 SL0、 SL2、 . . .は、ドレイン領域上に形成されている。奇数の数字を付 したソース線 SL1、 3、 . . .は、ソース領域上に形成されている。各セルグループ対 C GPにおいて、互いに対向するメモリセル対 MCPのソースにそれぞれ接続される一 対のソース線 SLは、ソース領域上およびドレイン領域上にそれぞれ配線されて ヽる。 すなわち、各セルグループ対 CGPにおいて、互いに対向するメモリセル対 MCPは、 異なるソース線 SLに接続されて 、る。ソース線 SLをソース領域上およびドレイン領域 上に形成することで、従来より本数の多いソース線を、メモリセルアレイのサイズを大 きくすることなく配線できる。また、ソース線 SLを 2つの金属配線層 M3、 M4を用いて 形成することで、チップサイズを大きくすることなぐ各ソース線 SLの配線幅を広くで き、ソース抵抗を削減できる。
[0028] ソース領域上のソース線 SLは、コンタクト部 CNTを介して、拡散層に直接接続され ている。ドレイン領域上のソース線 SLは、ソース領域に向けてソース拡散層上まで突 出する突出部 PPを有している。ドレイン領域上のソース線 SLは、突出部 PPおよびコ ンタクト部 CNTを介して拡散層に接続されている。各コンタクト部 CNTは、セルダル ープ対 CGPの間に形成されている。ワード線 WLの配線方向（図の横方向）に沿って 形成されるコンタクト部 CNTは、 1つおきにソース領域上のソース線 SLおよびドレイ ン領域上のソース線 SLに接続されている。上述したように、互いに隣接するセルダル ープ対 CGPにおいて、互いに対向する各メモリセル対 MCPのソースは、共通の拡 散層により形成されている。このため、コンタクト部 CNTの形成数を最小限にでき、ソ ース拡散層の総面積を削減できる。したがって、フラッシュメモリのチップサイズを小さ くできる。また、コンタクト部 CNTをセルグループ対 CGPの間に形成することで、ソー ス線のコンタクト部 CNTがビット線 BLとショートすることを防止できる。
[0029] 図 4は、本発明のフラッシュメモリの読み出し動作の例を示している。この例では、フ ラッシュメモリは、読み出しコマンドと共にアドレス信号 AD (ADO、ADl、 . . . )を連 続して受け、読み出し動作を連続して実行する。読み出し動作の実行により、読み出 しデータ DQ (DQO、 DQ1、 . . . )が連続して出力される。アドレス信号 ADが供給さ れてカもデータ信号 DQが出力されるまでのレイテンシは、 "4"である。なお、本発明 は、 "4"以外のレイテンシの読み出し動作にも適用できる。
[0030] 1回の読み出し動作は、 4つのステップにより構成される。 4つのステップは、ァドレ ス信号 ADの検出ステップ (ATD)、ワード線 WLの活性化ステップ (WL)、データの 読み出しステップ（BL、 SL、 SA)およびデータの出力ステップ（DOUT)である。 AT Dは、アドレス信号 ADの選択および確定期間（アドレス信号 ADの遷移の検出）を示 している。 WLは、ワード線 WLの選択期間（昇圧期間）を示している。 BLは、ビット線 BLの選択期間を示している。 SLは、ソース線 SLの選択期間を示している。 SAは、 センスアンプによるデータの判定期間を示している。 DOUTは、データの出力期間を 示している。
[0031] これ等ステップは、ステートマシーン 12の制御により、互いに独立して処理される。
1つの読み出し動作を、互いに独立する複数のステップにより構成することで、複数 の読み出し動作を並列して実行するパイプライン処理が可能になる。パイプライン処 理により、データ信号 DQの出力サイクルである外部読み出しサイクルを短くでき、デ ータの転送レートを向上できる。 [0032] ワード線 WLは、データが読み出されるまで活性ィ匕を続ける必要がある。このため、 ワード線 WLの活性化ステップの期間は、データの読み出しステップの期間（BL、 SL 、 SA)を含んでいる。換言すれば、現在の読み出し動作において、ワード線 WLが活 性ィ匕され、データの読み出しステップが実行されているときに、次の読み出し動作の ために別のワード線 WLが活性ィ匕される。このため、ワード線 WLの活性化ステップの 一部は、読み出し動作が連続する場合、互いに重複する。従来のパイプライン機能 を有する不揮発性半導体メモリは、連続する任意のアドレス信号 ADに応じて読み出 し動作を実行するランダムアクセスでは、図 4に示すパイプライン動作を実行できなか つた。し力し、本発明では、メモリセル MCのドレインおよびソースに接続されるビット 線 BLおよびソース線 SLの組み合わせを全て相違させて!/、るため、ランダムアクセス におもてパイプライン動作を実行できる。
[0033] 図 5は、読み出し動作が連続して実行されるときのメモリセル MCの状態を示してい る。データを読み出すメモリセル MCは、ゲート Gで昇圧電圧 (例えば、 5V)を受け、 ドレイン Dでドレイン電圧（例えば、 IV)を受け、ソース Sで接地電圧（OV)を受ける。 そして、ドレイン 'ソース間を流れるメモリセル電流に応じて、メモリセル MCに保持さ れている論理が判定される。ここで、ゲート電圧は、ステートマシン 12の制御を受けて ワードデコーダ 18により設定される。ドレイン電圧は、ステートマシン 12の制御を受け てコラムデコーダ 22により設定される。ソース電圧は、ステートマシン 12の制御を受 けてソースデコーダ 20により設定される。
[0034] フラッシュメモリは、ノ ィプライン読み出しを実行するために、あるメモリセル MCが 読み出し中のとき、すなわち、あるワード線 WLが昇圧電圧に設定されている期間に 、次に読み出すメモリセル MCに接続されたワード線 WLを昇圧電圧に設定する。こ の際、次に読み出すメモリセル MCのメモリセル電流力 読み出し中のメモリセル MC に接続されたビット線 BLまたはソース線 SLに流れると、読み出し中のメモリセル MC のデータを正しく判定できない。データの誤読み出しを防止するため、次に読み出す メモリセル MC (ワード線 WLが昇圧電圧に設定されるメモリセル MC)は、メモリセル 電流が流れないように状態 A、 B、 Cのいずれかに設定しておく必要がある。すなわち 、次に読み出すメモリセル MCは、ドレイン Dおよびソース Sの少なくともいずれかをフ ローテイング状態 (オープン）に設定する力、あるいは、ドレイン DZソース S間電圧を OVに設定する必要がある。具体的には、状態 Aでは、ドレイン Dは、オープンまたは OV (ソース電圧）に設定される。状態 Bでは、ソース Sは、オープンまたは IV (ドレイン 電圧）に設定される。
[0035] 図 6は、読み出し動作が連続して実行される場合のメモリセル MCの状態を示して いる。この例では、丸印で示したメモリセル MCに対する読み出し動作が実行されて いる。このため、太線で示したワード線 WL3、ビット線 BL3、ソース線 SL2は、昇圧電 圧、ドレイン電圧、接地電圧にそれぞれ設定されている。各メモリセル MCの脇に示し た記号 A、 B、 Cは、ワード線 WLに昇圧電圧が供給されたときの状態 A、 B、 C (図 5) をそれぞれ示している。
[0036] 次に読み出されるメモリセル MCに対応するワード線 WLが活性ィ匕されるとき、全て のメモリセル MCは、状態 A、 B、 Cのいずれかになる。具体的には、次に読み出され るメモリセル MC力 ソース線 SL2に接続されている他のメモリセル MCの場合、これ 等メモリセル MCは、状態 Aになる。次に読み出されるメモリセル MC力 ビット線 BL3 に接続されている他の場合、これ等メモリセル MCは、状態 Bになる。次に読み出され るメモリセル MC力 上記以外のメモリセル MCの場合、これ等メモリセル MCは、状 態 Cになる。したがって、パイプライン機能を有するフラッシュメモリにおいて、ランダ ムアクセス (読み出し動作)を実行できる。
[0037] 図 7は、発明者が本発明前に検討したメモリセルアレイのレイアウト例を示している。
この例は、従来のメモリセルアレイに対して、ビット線 BLは、金属配線層 Ml、 M2を 使用してジグザク状に配線され、ソース線 SLは、金属配線層 M3、 M4を使用して配 線されて!、る。ソース線 SLをメモリセル MCのソース拡散層に接続するコンタクト部 C NTは、メモリセル MC毎に形成されている。ビット線 BLをジグザク状に配線する場合 、ビット線 BLをソース領域上で交差させる必要がある。このため、ビット線 BLとソース 領域のコンタクト部 CNTとがショートする。ショートを避けるために、ビット線 BLとコン タクト部 CNTとの距離を離す場合、メモリセルアレイのサイズが増加してしまう。図 3に 示したように、ソース領域のコンタクト部 CNTを、隣接するセルグループ対 CGPの間 に共通に配置することで、メモリセルアレイのサイズを増加させることなぐビット線 BL とソース領域のコンタクト部 CNTとがショートすることを防止できる。
[0038] 以上、本実施形態では、メモリセルアレイ 26の配線レイアウトに新手法を適用する ことで、メモリセル MCのドレインおよびソースに接続されるビット線 BLおよびソース線 SLの組み合わせを全て相違させることができる。ソースデコーダ 20は、ステートマシ ン 12の制御〖こより、アクセスするメモリセル MCに接続されたソース線 SLを接地電圧 に設定し、他のソース線 SLをフローティング状態に設定する。コラムデコーダ 22は、 ステートマシン 12の制御により、アクセスするメモリセル MCに接続されたビット線 BL をドレイン電圧に設定し、他のビット線 BLをフローティング状態に設定する。このため 、複数の読み出し動作を並列に実行するパイプライン機能を有するフラッシュメモリに お!、て、ランダムアクセス (ランダム読み出し)を実行できる。
[0039] 各セルグループ対 CGP毎に、一対のビット線 BLは、互いに交差しながらジグザグ 状に配線される。ソース線 SLのコンタクト部 CNTは、複数のメモリセル MCで共有す るために隣接するセルグループ対 CGPの間に形成される。コンタクト部 CNTを共有 することで、メモリセルアレイ 26のサイズを増加することなぐパイプライン機能を有し 、ランダムアクセスを実行できるフラッシュメモリを構成できる。ソース線 SLを金属配線 層 M3、 M4を用いてドレイン領域上およびソース領域上に配線することで、従来より 本数の多 、ソース線を、メモリセルアレイのサイズを大きくすることなく配線できる。
[0040] なお、上述した実施形態では、一対のビット線 BLを互いに交差させ、ジグザク状に 配線する例について述べた。本発明は力かる実施形態に限定されるものではない。 例えば、ビット線 BLは、互いに交差させることなく配線し、 2本のソース線力もなるソー ス線対毎に、ソース線を互いに交差させ、ジグザク状に配線しても同様の効果を得る ことができる。
[0041] 上述した実施形態では、各メモリセル MCをフローティングゲートを有するメモリセル トランジスタで構成する例について述べた。本発明はカゝかる実施形態に限定されるも のではない。例えば、各メモリセル MCをトラップゲートを有するメモリセルトランジスタ で構成しても同様の効果を得ることができる。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例 は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱し ない範囲で変形可能であることは明らかである。

Claims

請求の範囲
[1] マトリックス状に配置される複数の不揮発性メモリセルと、
前記不揮発性メモリセルのゲートに接続される複数のワード線と、
前記不揮発性メモリセルのドレインに接続される複数のビット線と、
前記不揮発性メモリセルのソースに接続される複数のソース線と、
アドレス信号に応じて前記ワード線を活性ィ匕するとともに、異なるワード線が順次ァ クセスされるときに、アクセス動作を並列に実行するためにワード線の活性化期間の 一部を互いに重複させるワードデコーダとを備え、
前記不揮発性メモリセルのドレインおよびソースに接続されるビット線およびソース 線の組み合わせは、全て異なることを特徴とする不揮発性半導体メモリ。
[2] 請求項 1記載の不揮発性半導体メモリにおいて、
前記不揮発性メモリセルを直列に接続して構成され、前記ワード線の配線方向に 配列される複数のセルグループを備え、
互いに隣接する一対の前記セルグループであるセルグループ対毎に、一対のビッ ト線が互いに交差しながらジグザク状に配線されていることを特徴とする不揮発性半 導体メモリ。
[3] 請求項 2記載の不揮発性半導体メモリにお 、て、
前記各セルグループは、ソースが互いに接続された複数の不揮発性メモリセル対 で構成され、
前記各セルグループ対にぉ 、て、互いに対向する前記不揮発性メモリセル対は、 異なるソース線に接続されていることを特徴とする不揮発性半導体メモリ。
[4] 請求項 3記載の不揮発性半導体メモリにお 、て、
前記ワード線の間に、前記ソースが形成されるソース領域と前記ドレインが形成され るドレイン領域とが交互に形成され、
前記各セルグループ対にぉ 、て、互いに対向する前記不揮発性メモリセル対のソ ースに接続される一対の前記ソース線は、前記ソース領域上および前記ドレイン領 域上にそれぞれ配線されていることを特徴とする不揮発性半導体メモリ。
[5] 請求項 4記載の不揮発性半導体メモリにお 、て、 前記ドレイン領域上のソース線は、前記ソース領域に向けて突出する突出部を備え 前記ドレイン領域上のソース線は、前記ソース領域上のソース線より下層の配線層 を使用して配線されていることを特徴とする不揮発性半導体メモリ。
[6] 請求項 2記載の不揮発性半導体メモリにお 、て、
前記各セルグループは、ソースが互いに接続された複数の不揮発性メモリセル対 で構成され、
互いに隣接する前記セルグループ対にぉ 、て、互いに対向する前記各不揮発性メ モリセル対のソースは、共通の拡散層により形成されて ヽることを特徴とする不揮発 性半導体メモリ。
[7] 請求項 6記載の不揮発性半導体メモリにお 、て、
前記セルグループ対の間に形成され、配線層を用いて形成される前記ソース線を 前記拡散層に接続するためのコンタクト部を備え、
前記各ソース線は、前記コンタクト部を介して前記拡散層に接続されて ヽることを特 徴とする不揮発性半導体メモリ。
[8] 請求項 7記載の不揮発性半導体メモリにお 、て、
前記各セルグループ対にぉ 、て、互いに対向する前記不揮発性メモリセル対は、 異なるソース線に接続され、
ワード線の配線方向に沿って形成される前記コンタクト部は、 1つおきに一方および 他方のソース線に接続されることを特徴とする不揮発性半導体メモリ。
[9] 請求項 1記載の不揮発性半導体メモリにおいて、
前記メモリセルのアクセス時に、アクセスする不揮発性メモリセルに接続されたソー ス線を接地電圧に設定し、他のソース線をフローティング状態に設定するソースデコ ーダを備えて 、ることを特徴とする不揮発性半導体メモリ。
[10] 請求項 1記載の不揮発性半導体メモリにおいて、
前記メモリセルのアクセス時に、アクセスする不揮発性メモリセルに接続されたビット 線をドレイン電圧に設定し、他のビット線をフローティング状態に設定するコラムデコ ーダを備えて 、ることを特徴とする不揮発性半導体メモリ。
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