CN101002278A - 非易失性半导体存储器 - Google Patents

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Abstract

当不同的字线被顺次访问时，字译码器为了并行执行访问操作而使字线的激活期间的一部分相互重叠。即，非易失性半导体存储器可进行并行执行访问操作的管线处理。与非易失性存储单元的漏极以及源极连接的位线以及源极线的组合均不相同。因此，即使在为了并行执行多个读出操作而激活多条字线时，也可使存储单元电流只在所述非易失性存储单元的漏极－源极间流动。从而，在具有并行执行多个读出操作的管线功能的非易失性半导体存储器中，可执行顺次访问任意非易失性存储单元的随机访问。

Description

非易失性半导体存储器
技术领域
本发明涉及具有非易失性存储单元的非易失性半导体存储器。
背景技术
闪存等非易失性半导体存储器通过在存储单元晶体管(以下也称为存储单元)的浮动栅或陷阱门(Trap gate)中是否保持电子来存储数据。例如，在日本专利文献特开平7-114796号公报中记载的非易失性半导体存储器中，在彼此垂直的字线和位线的交点处形成了存储单元。与存储单元的源极连接的源极线沿着字线而布线。沿一对字线配置的存储单元的源极连接在共用的源极线上。沿位线配置的存储单元的漏极连接在共用的位线上。
另外，在日本专利文献特开平8-69696号公报中，通过对两个存储单元阵列(子阵列)进行存储，即使在切换字线时也可以从存储单元连续地读出数据。
专利文献1：日本专利文献特开平7-114796号公报；
专利文献2：日本专利文献特开平8-69696号公报。
发明内容
本发明是为解决以下问题点而作出的。
在日本专利文献特开平7-114796号公报的非易失性半导体存储器中，与彼此相邻的字线连接、并沿位线配置的存储单元连接在共用的位线以及共用的源极线上。当顺次读出这些存储器时，不能使彼此相邻字线的选择期间重叠。因此，当在读出操作中随机提供地址时(随机访问)，无法连续输出来自存储单元的数据。在日本专利文献特开平8-69696号公报中，只有在交替访问子阵列时才能够进行随机访问。即，当在一个子阵列中进行随机访问时，无法连续输出数据。特别是，使字线的部分激活期间重叠来执行并行处理(管线处理)的非易失性半导体存储器在读出操作中无法执行随机访问。
本发明的目的在于，在具有并行执行连续的读出操作的管线功能的非易失性半导体存储器中进行随机访问。本发明的目的尤其在于，提供一种不增加芯片大小就能够进行随机访问的非易失性半导体存储器。
在本发明的一个方案中，字线、位线以及源极线分别与配置成矩阵状的多个非易失性存储单元的栅极、漏极以及源极连接。字译码器根据地址信号来激活字线。另外，当不同的字线被顺次访问时，字译码器为了并行执行访问操作而使字线的激活期间的一部分相互重叠。即，非易失性半导体存储器可进行并行执行访问操作的管线处理。与非易失性存储单元的漏极以及源极连接的位线以及源极线的组合均不相同。因此，即使在为了并行执行多个读出操作而激活了多条字线的情况下，也可使存储单元电流只在关注的非易失性存储单元的漏极-源极间流动。从而，在具有并行执行多个读出操作的管线功能的非易失性半导体存储器中，能够执行顺次访问任意的非易失性存储单元的随机访问。
在本发明一个方案的优选例中，多个单元组在字线的布线方向上排列，并串联连接非易失性存储单元而构成。在每一个作为彼此相邻的单元组的单元组对中，一对位线相互交叉地被布线成“之”字形。通过改变位线的布线方法，可在不增加芯片大小的情况下构成能够执行随机访问的非易失性半导体存储器。
在本发明一个方案的优选例中，各个单元组由源极相互连接的多个非易失性存储单元对构成。在各个单元组对中，彼此相对的非易失性存储单元对与不同的源极线连接。因此，在彼此相对的两个非易失性存储单元对(包含四个非易失性存储单元)的每一对中，可使与非易失性半导体存储器的漏极以及源极连接的位线以及源极线的组合均不相同。
在本发明一个方案的优选例中，形成源极的源极区域和形成漏极的漏极区域交替地形成在字线之间。在各个单元组对中，与彼此相对的非易失性存储单元对的源极连接的一对源极线被分别布线在源极区域和漏极区域上。因此，可以在不增大存储单元阵列的大小的情况下，对条数多于以往的源极线进行布线。即，可以防止非易失性半导体存储器的芯片大小的增大。
在本发明一个方案的优选例中，漏极区域上的源极线具有朝着源极区域突出的突出部。使用源极区域上的源极线下层的布线层来对漏极区域上的源极线进行布线。因此，即使在对条数多于以往的源极线进行布线的情况下，也可以在不增大芯片大小的情况下扩大各个源极线的布线宽度，降低源极电阻。
在本发明一个方案的优选例中，各个单元组由源极相互连接的多个非易失性存储单元对构成，在彼此相邻的单元组对中，彼此相对的各个非易失性存储单元对的源极由共用的扩散层形成。因此能够削减源极扩散层的总面积，能够减小非易失性半导体存储器的芯片大小。
在本发明一个方案的优选例中，接触部形成在单元组对之间，并将用布线层形成的源极线连接到扩散层。各条源极线经由接触部与扩散层连接。由于可将接触部的形成数量限制在最小限度，因此可防止芯片大小的增大。
在本发明一个方案的优选例中，在各个单元组对中，彼此相对的非易失性存储单元对与不同的源极线连接。沿字线的布线方向形成的接触部间隔一个地与一条以及另一条源极线连接。在该例子中，也可以将接触部的形成数量限制在最小限度，从而可防止芯片大小的增大。
在本发明一个方案的优选例中，当进行存储单元的访问时，源极译码器将与要访问的非易失性存储单元连接的源极线设定成接地电压，并将其它的源极线设定成浮动状态。因此，即使在通过管线处理来激活多条字线时，也可使存储单元电流只在所述非易失性存储单元的漏极-源极间流动。从而，在并行执行多个读出操作的非易失性半导体存储器中，可以执行顺次访问任意的非易失性存储单元的随机访问。
在本发明一个方案的优选例中，当进行存储单元的访问时，列译码器将与要访问的非易失性存储单元连接的位线设定成漏极电压，并将其它的位线设定成浮动状态。在该例子中，即使在通过管线处理来激活多条字线时，也可使存储单元电流只在所述非易失性存储单元的漏极-源极间流动。从而，在并行执行多个读出操作的非易失性半导体存储器中，可以执行顺次访问任意的非易失性存储单元的随机访问。
根据本发明，具有管线功能的非易失性半导体存储器不增加芯片大小就能够执行随机访问。
附图说明
图1是示出本发明非易失性半导体存储器的一个实施方式的框图；
图2是详细示出图1所示的存储单元阵列的电路图；
图3是详细示出图1所示的存储单元阵列的布局图；
图4是示出本发明闪存的读出操作的例子的时序图；
图5是示出连续执行读出操作时的存储单元的状态的说明图；
图6是示出连续执行读出操作时的存储单元MC的状态的电路图；
图7是示出发明人在本发明之前进行讨论的存储单元阵列的例子的布局图。
具体实施方式
下面参考附图来说明本发明的实施方式。图中的双重圆表示外部端子。图中用粗线表示的信号线由多条构成。粗线所连接的块的一部分由多个电路构成。对于经由外部端子提供的信号，使用与端子名称相同的标号。另外，对于传输信号的信号线，使用与信号名称相同的标号。
图1示出了本发明非易失性半导体存储器的一个实施方式。该非易失性半导体存储器是使用CMOS工艺在硅衬底上形成的NOR型闪存。闪存包括：指令输入电路10、状态机12、地址输入电路14、数据输入输出电路16、字译码器18、源极译码器20、列译码器22、数据控制电路24、以及存储单元阵列26。由字译码器18、源极译码器20、列译码器22、数据控制电路24、以及存储单元阵列26构成存储器核28。
指令输入电路10对经由指令端子CMD而接收的指令信号CMD进行译码，并将译码后的指令通知给状态机12。指令信号CMD例如有芯片使能信号、输出使能信号、写使能信号等。状态机12根据由指令输入电路10解读的指令来生成用于使闪存进行操作的多个定时信号，并将生成的定时信号输出给内部电路(地址输入电路14、数据输入输出电路16、字译码器18、源极译码器20、列译码器22、数据控制电路24等)。为了执行并行执行多个读出操作(访问操作)的管线处理，状态机12将内部电路的操作分成彼此独立的多个步骤。各个步骤按照定时信号被顺次执行。对于管线处理，将参考后述的图4进行说明。
地址输入电路14将经由地址端子AD接收的地址信号AD输出给字译码器18、源极译码器20、以及列译码器22。也可以在地址输入电路14与字译码器18、源极译码器20以及列译码器22之间配置对地址信号AD进行预译码的预译码器。数据输入输出电路16将从存储单元阵列26读出的数据输出给数据端子DQ。数据输入输出电路16经由数据端子DQ接收写入存储单元阵列26中的数据。也可以在数据端子DQ接收一部分指令信号，状态机12也可以将上述一部分指令信号和在指令端子CMD接收的指令信号CMD组合起来确定操作指令。
在访问存储单元MC时，字译码器18根据地址信号AD来选择字线WL中的某一条。字译码器18具有在连续执行读出操作从而顺次选择不同的字线WL时受状态机12的控制而使字线WL的激活期间的一部分相互重叠的功能。当进行读出操作时，源极译码器20将根据地址信号AD而选择的源极线SL设定成接地电压，并将其它的源极线SL设定成浮动状态。即，与要访问的非易失性存储单元MC连接的源极线SL被设定成接地电压，其它的源极线SL被设定成浮动状态。当进行读出操作时，列译码器22将根据地址信号AD而选择的位线BL设定成漏极电压(例如，1V)，并将其它的位线BL设定成浮动状态。即，与要访问的非易失性存储单元连接的位线BL被设定成漏极电压，其它的位线BL被设定成浮动状态。
数据控制电路24具有图中没有示出的读出放大器和数据的写入电路等。读出放大器对进行读出操作时在存储单元MC的漏极-源极间流动的存储单元电流进行检测，并判定存储单元MC中保持的数据的逻辑值。写入电路对数据的写入操作(程序)以及删除操作进行控制。
存储单元阵列26具有被配置成矩阵状的多个非易失性存储单元MC。各个存储单元MC由具有浮动栅的存储单元晶体管构成。存储单元MC的控制栅与字线WL(WL0、1...)中的某一条连接。存储单元MC的漏极与位线BL(BL0、1...)中的某一条连接。存储单元MC的源极与源极线SL(SL0、1...)中的某一条连接。参考图2和图3来详细说明存储单元阵列26。
图2详细示出了图1所示存储单元阵列26的电路。存储单元阵列26具有多个串联连接存储单元MC而构成的单元组CG。各个单元组CG由非易失性存储单元对MCP(图中的长圆框)构成，该非易失性存储单元对MCP由源极相互连接的一对存储单元MC构成。单元组CG沿字线WL的布线方向(图的左右方向)排列。由相邻的一对单元组构成了单元组对CGP。一对位线BL(例如，BL0和BL1)沿字线WL的垂直方向而布线在每一单元组对CGP上。位线对BL相互交叉地布线成“Z”字形。
在彼此相邻的单元组对CGP中，彼此相对的各个存储单元对MCP的源极由共用的扩散层(虚线方框)形成。另外，在各个单元组对CGP中，彼此相对的两个非易失性存储单元对MCP与不同的源极线SL连接。例如，与字线WL1、2连接的两个存储单元对MCP分别连接在不同的源极线SL1、SL0上。以下也将各个单元组对CGP中彼此相对的两个存储单元对MCP(包括四个存储单元MC)称为存储单元组。在各个存储单元组中，与存储单元MC的漏极以及源极连接的位线BL以及源极线SL的组合均不相同。
在多个存储单元组中，字线对WL或位线对BL中的至少一对互不相同。因此，通过将位线对BL布线成“Z”字形，并使各个单元组对CGP中彼此相对的两个存储单元对MCP的源极线SL不同，可以在不增大存储单元阵列26的布局大小的情况下，使与存储单元MC的漏极以及源极连接的位线BL以及源极线SL的组合均不相同。
图3详细示出了图1所示的存储单元阵列26的布局。在图中，粗虚线框表示形成在半导体衬底上的扩散层。用阴影表示的字线WL是用多晶硅(Poly-Si)形成的。用粗实线表示的位线BL是用第一金属布线层M1以及第二金属布线层M2形成的。用细实线表示的源极线SL是用第三金属布线层M3以及第四金属布线层M4形成的。金属布线层按照M1、M2、M3、M4的顺序形成在半导体衬底上。标有X的方框表示用于将扩散层连接到金属布线层上的接触部CNT(栓塞)。位线BL的接触部CNT用粗方框表示，源极线SL的接触部CNT用细方框表示。图中用斜线表示的区域表示一个存储单元MC。在图3中，为了明确示出布线的区别，所示出的一部分配线的宽度要比实际宽度窄。实际上，各个配线具有满足布局设计标准的宽度。
位线对BL在源极区域上交叉。在字线WL与字线WL之间形成了形成存储单元MC的源极的源极区域以及形成存储单元MC的漏极的漏极区域，并且该源极区域和漏极区域交替形成。源极区域内的粗虚线框表示源极扩散层，漏极区域内的粗虚线框表示漏极扩散层。标有偶数数字的源极线SL0、SL2、...形成在漏极区域上。标有奇数数字的源极线SL1、SL3、...形成在源极区域上。在各单元组对CGP中，分别与彼此相对的存储单元对MCP的源极连接的一对源极线SL被分别布线在源极区域以及漏极区域上。即，在各单元组对CGP中，彼此相对的存储单元对MCP连接在不同的源极线SL上。通过将源极线SL形成在源极区域以及漏极区域上，可在不增大存储单元阵列的大小的情况下对条数多于以往的源极线进行布线。另外，通过使用两个金属布线层M3、M4来形成源极线SL，可在不增大芯片大小的情况下扩大各源极线SL的布线宽度，降低源极电阻。
源极区域上的源极线SL经由接触部CNT而与扩散层直接连接。漏极区域上的源极线SL具有突出部PP，该突出部PP朝着源极区域突出到源极扩散层上。漏极区域上的源极线SL经由突出部PP和接触部CNT而与扩散层连接。各接触部CNT形成在单元组对CGP之间。沿字线WL的布线方向(图中的横向)形成的接触部CNT间隔一个地与源极区域上的源极线SL以及漏极区域上的源极线SL连接。如上所述，在彼此相邻的单元组对CGP中，彼此相对的各个存储单元对MCP的源极由共用的扩散层形成。因此，能够将接触部CNT的形成数量限制在最小限度，并能够削减源极扩散层的总面积。从而可以减小闪存的芯片大小。另外，通过将接触部CNT形成在单元组对CGP之间，可以防止源极线的接触部CNT与位线BT短路。
图4示出了本发明闪存的读出操作的例子。在该例子中，闪存连续地一起接收读出指令和地址信号AD(AD0、AD1、...)，并连续执行读出操作。通过执行读出操作，连续输出读出数据DQ(DQ0、DQ1、...)。从被提供地址信号AD到输出数据信号DQ的等待时间为“4”。本发明也可适用于等待时间为“4”以外的读出操作。
一次读出操作由四个步骤构成。这四个步骤是：地址信号AD的检测步骤(ATD)、字线WL的激活步骤(WL)、数据的读出步骤(BL、SL、SA)、以及数据的输出步骤(DOUT)。ATD表示地址信号AD的选择以及确定期间(对地址信号AD的转换的检测)。WL表示字线WL的选择期间(升压期间)。BL表示字线BL的选择期间。SL表示源极线SL的选择期间。SA表示读出放大器进行的数据的判定期间。DOUT表示数据的输出期间。
在状态机12的控制下相互独立地处理这些步骤。通过用相互独立的多个步骤构成一个读出操作，可实现并行执行多个读出操作的管线处理。通过管线处理，可缩短数据信号DQ的输出周期、即外部读出周期，能够提高数据的传输效率。
字线WL需要被持续激活直到读出数据为止。因此，字线WL的激活步骤的期间包含数据的读出步骤的期间(BL、SL、SA)。换言之，在当前的读出操作中，当激活字线WL来执行数据的读出步骤时，为了下一个读出操作而激活另一个字线WL。因此，当连续进行读出操作时，字线WL的激活步骤的一部分将相互重叠。以往具有管线功能的非易失性半导体存储器在根据连续的任意地址信号AD来执行读出操作的随机访问中，不能执行图4所示的管线操作。而在本发明中，由于使得与存储单元MC的漏极以及源极连接的位线BL以及源极线SL的组合均不相同，所以，即使在随机访问中也可以执行管线操作。
图5示出了连续执行读出操作时的存储单元MC的状态。读出数据的存储单元MC在栅极G接收升压电压(例如5V)，在漏极D接收漏极电压(例如1V)，在源极S接收接地电压(例如0V)。并根据在漏极-源极间流动的存储单元电流来判定保持在存储单元MC中的逻辑。这里，栅极电压是在状态机12的控制下由字译码器18设定的。漏极电压是在状态机12的控制下由列译码器22设定的。源极电压是在状态机12的控制下由源极译码器20设定的。
为了执行管线读出，在某个存储单元MC进行读出的过程中，即在某字线WL被设定成升压电压的期间，闪存将与下次要读出的存储单元MC连接的字线WL设定成升压电压。此时，如果下次要读出的存储单元MC的存储单元电流流向与正在进行读出的存储单元MC连接的位线BL或源极线SL，则无法正确判定正在进行读出的存储单元MC的数据。为了防止数据的误读出，需要将下次要读出的存储单元MC(字线WL被设定为升压电压的存储单元MC)设定成状态A、B、C中的某一个，以使存储单元电流不流动。即，在下次要读出的存储单元MC中，需要将漏极D以及源极S中的至少一个设定成浮动状态(open，开放)，或者将漏极D/源极S间电压设定成0V。具体来说，在状态A下，漏极D被设定成开放或0V(源极电压)。在状态B下，源极S被设定成开放或1V(漏极电压)。
图6示出了连续执行读出操作时的存储单元MC的状态。在该例子中，对用圆圈示出的存储单元MC执行读出操作。因此，粗线示出的字线WL3、位线BL3、源极线SL2被分别设定为升压电压、漏极电压、接地电压。在各存储单元MC的旁边示出的记号A、B、C分别表示向字线WL提供升压电压时的状态A、B、C(图5)。
当与下次要读出的存储单元MC对应的字线WL被激活时，所有的存储单元MC变为状态A、B、C中的某一状态。具体来说，当下次要读出的存储单元MC是与源极线SL2连接的其它的存储单元MC时，这些存储单元MC变为状态A。当下次要读出的存储单元MC是与位线BL3连接的其它的存储单元时，这些存储单元MC变为状态B。当下次要读出的存储单元MC是上述以外的存储单元MC时，这些存储单元MC变为状态C。从而在具有管线功能的闪存中可以执行随机访问(读出操作)。
图7示出了发明人在本发明之面进行讨论的存储单元阵列的布局例。在该例子中，对于以往的存储单元阵列，使用金属布线层M1、M2将位线BL布线成“之”字形，并使用金属布线层M3、M4对源极线SL进行了布线。将源极线SL连接到存储单元MC的源极扩散层上的接触部CNT形成在每个存储单元MC中。当将位线BL布线成“之”字形时，需要使位线BL在源极区域上交叉。因此，位线BL和源极区域的接触部CNT短路。当为了避免短路而拉开位线BL和接触部CNT的距离时，将会增加存储单元阵列的大小。如图3所示，通过在相邻的单元组对CGP之间配置共用的源极区域的接触部CNT，可在不增加存储单元阵列的大小的情况下防止位线BL和源极区域的接触部CNT短路。
以上，在本实施方式中，通过对存储单元阵列26的配线布局采用新方法，可使与存储单元MC的漏极以及源极连接的位线BL以及源极线SL的组合均不相同。源极译码器20在状态机12的控制下，将与要访问的存储单元MC连接的源极线SL设定成接地电压，并将其它的源极线SL设定成浮动状态。列译码器22在状态机12的控制下，将与要访问的存储单元MC连接的位线BL设定成漏极电压，并将其它的位线BL设定成浮动状态。因此，在具有并行执行多个读出操作的管线功能的闪存中，可以执行随机访问(随机读出)。
在每一单元组对CGP中，一对位线BL相互交叉地布线成“之”字形。源极线SL的接触部CNT形成在相邻的单元组对CGP之间，以便由多个存储单元MC共有。通过共有接触部CNT，可在不增加存储单元阵列26的大小的情况下构成具有管线功能、并能够执行随机访问的闪存。通过在漏极区域以及源极区域上使用金属布线层M3、M4来对源极线SL进行布线，可在不增大存储单元阵列的大小的情况下对条数多于以往的源极线进行布线。
在上述的实施方式中，对将一对位线BL相互交叉地布线成“之”字形的例子进行说明。但本发明不限于所述的实施方式。例如，当将位线BL不相互交叉地进行布线，并将每一对由两条源极线组成的源极线对中的源极线相互交叉地布线成“之”字形时，也可以获得相同的效果。
在上述的实施方式中，对由具有浮动栅的存储单元晶体管构成各个存储单元MC的例子进行了说明。但本发明不限于所述的实施方式。例如，当用具有陷阱门的存储单元晶体管构成各个存储单元MC时，也可以获得相同的效果。
以上对本发明进行了详细的说明，但上述实施方式及其变形例只不过是本发明的一个例子，本发明并不局限于此。可在不脱离本发明的范围内进行各种变形是显然的。

Claims (10)

1.一种非易失性半导体存储器，其特征在于，包括：
被配置成矩阵状的多个非易失性存储单元；
与所述非易失性存储单元的栅极连接的多条字线；
与所述非易失性存储单元的漏极连接的多条位线；
与所述非易失性存储单元的源极连接的多条源极线；以及
字译码器，根据地址信号来激活所述字线，并且在不同的字线被顺次访问时，为了并行执行访问操作而使字线的激活期间的一部分相互重叠；
其中，与所述非易失性存储单元的漏极以及源极连接的位线以及源极线的组合均不相同。
2.如权利要求1所述的非易失性半导体存储器，其特征在于，
包括串联连接所述非易失性存储单元而构成并在所述字线的布线方向上排列的多个单元组，
在每一个作为彼此相邻的一对所述单元组的单元组对中，一对位线相互交叉地被布线成“之”字形。
3.如权利要求2所述的非易失性半导体存储器，其特征在于，
所述各个单元组由源极相互连接的多个非易失性存储单元对构成，
在所述各个单元组对中，彼此相对的所述非易失性存储单元对与不同的源极线连接。
4.如权利要求3所述的非易失性半导体存储器，其特征在于，
形成所述源极的源极区域和形成所述漏极的漏极区域交替地形成在所述字线之间，
在所述各个单元组对中，与彼此相对的所述非易失性存储单元对的源极连接的一对所述源极线被分别布线在所述源极区域和所述漏极区域上。
5.如权利要求4所述的非易失性半导体存储器，其特征在于，
所述漏极区域上的源极线具有朝着所述源极区域突出的突出部，
使用所述源极区域上的源极线下层的布线层来对所述漏极区域上的源极线进行布线。
6.如权利要求2所述的非易失性半导体存储器，其特征在于，
所述各个单元组由源极相互连接的多个非易失性存储单元对构成，
在彼此相邻的所述单元组对中，彼此相对的所述各个非易失性存储单元对的源极由共用的扩散层形成。
7.如权利要求6所述的非易失性半导体存储器，其特征在于，
包括接触部，该接触部形成在所述单元组对之间，用于将使用布线层形成的所述源极线连接到所述扩散层，
所述各条源极线经由所述接触部与所述扩散层连接。
8.如权利要求7所述的非易失性半导体存储器，其特征在于，
在所述各个单元组对中，彼此相对的所述非易失性存储单元对与不同的源极线连接，
沿字线的布线方向形成的所述接触部间隔一个地与一条以及另一条源极线连接。
9.如权利要求1所述的非易失性半导体存储器，其特征在于，
包括源极译码器，当进行所述存储单元的访问时，该源极译码器将与要访问的非易失性存储单元连接的源极线设定成接地电压，并将其它的源极线设定成浮动状态。
10.如权利要求1所述的非易失性半导体存储器，其特征在于，
包括列译码器，当进行所述存储单元的访问时，该列译码器将与要访问的非易失性存储单元连接的位线设定成漏极电压，并将其它的位线设定成浮动状态。
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