CN102222525A

CN102222525A - 半导体存储器

Info

Publication number: CN102222525A
Application number: CN2011100656784A
Authority: CN
Inventors: 森郁; 内田敏也
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Cypress Semiconductor Corp
Priority date: 2010-04-16
Filing date: 2011-03-14
Publication date: 2011-10-19
Anticipated expiration: 2031-03-14
Also published as: US9224487B2; CN104575602B; JP5343916B2; EP2381450A1; US8385128B2; EP2466588B1; EP2466589A1; EP2381450B1; JP2011227954A; CN102222525B; US20130135940A1; EP2466589B1; CN104575602A; EP2466588A1; US20110255347A1

Abstract

本发明公开了半导体存储器。该半导体存储器包括：读出放大器，该读出放大器响应于读出放大器使能信号的激活而操作并且根据位线的电压来确定非易失性存储元件中保持的逻辑，该电压随着流经真实元件晶体管的元件电流而变化；串联耦合在第一节点与地线之间的复制元件晶体管；以及定时生成单元。定时生成单元在经由复制元件晶体管耦合到地线的第一节点从高电平变化到低电平时激活读出放大器使能信号。复制元件晶体管包括接收恒定电压的控制栅和耦合到控制栅的浮栅。从而，可以根据存储元件的电特性来最优地设定读出放大器的激活定时。

Description

半导体存储器

技术领域

本发明的实施例涉及非易失性半导体存储器(nonvolatile semiconductor memory)。

背景技术

在诸如闪存之类的非易失性半导体存储器中，已知多条局部位线耦合到一条共同的全局位线，并且每条局部位线耦合到存储元件(memory cell)。在国际公布No.WO2002/082460和日本早期专利公布No.2003-036203和No.2004-318941中讨论了相关技术。在此类半导体存储器中，读出放大器(sense amplifier)耦合到局部位线并且存储元件中保持的数据的逻辑在不使用参考存储元件的情况下被读取。例如，在读取操作中，在对局部位线预充电之后，通过流经要访问的存储元件的元件电流改变局部位线的电压，然后通过利用读出放大器检测电压的变化来读取数据。在日本早期专利公布No.Hei10-275489和No.2001-160297中讨论了相关技术。

另外，已知一种非易失性半导体存储器，其中根据操作模式而改变读取操作中读出放大器的激活定时。在日本早期专利公布No.2002-367390中讨论了相关技术。已知一种非易失性半导体存储器，其中在读取操作中，通过流经参考存储元件的电流改变参考位线的电压，并且生成读出放大器的激活定时。在日本早期专利公布No.2007-87512中讨论了相关技术。

另外，已知一种非易失性半导体存储器，其中提供了用于将每条位线耦合到地线的开关，并且数据被从存储元件中读取到其上的位线的相邻位线经由该开关耦合到地线。在日本早期专利公布No.Hei9-293389、2001-325797和2004-158111中讨论了相关技术。

当通过流经存储元件的元件电流改变位线的电压并且读取数据时，需要根据存储元件的电特性来设定读出放大器的激活定时。

发明内容

根据本发明的实施例的一个方面，一种半导体存储器包括：至少一个包括真实元件晶体管的非易失性存储元件，该真实元件晶体管包括第一控制栅和第一浮栅；耦合到第一控制栅的字线；耦合到真实元件晶体管并且在读取操作之前被预充电的位线；读出放大器，该读出放大器在读取操作中响应于读出放大器使能信号的激活而操作并且根据位线的电压来确定每个非易失性存储元件中保持的逻辑，该电压随着流经真实元件晶体管的元件电流而变化；以及定时生成单元，该定时生成单元包括串联耦合在第一节点与地线之间的复制元件晶体管和开关晶体管，并且当在读取操作时经由复制元件晶体管和开关晶体管耦合到地线的第一节点从高电平变化到低电平时激活读出放大器使能信号，其中，复制元件晶体管包括接收恒定电压的第二控制栅和耦合到第二控制栅的第二浮栅，并且其中，当在开关晶体管的栅极处接收到操作使能信号时，开关晶体管被接通，操作使能信号是在读取操作时被激活的。

附图说明

图1示出了一个实施例中的半导体存储器的示例；

图2示出了另一实施例中的半导体存储器的示例；

图3示出了图2所示的监视电压生成单元和定时生成单元的示例；

图4示出了图2所示的存储元件阵列的示例；

图5示出了图4所示的存储元件阵列的布局的示例；

图6示出了图4所示的真实元件晶体管的结构的示例；

图7示出了普通晶体管的结构的示例；

图8示出了图2所示的复制单元的布局的示例；

图9示出了复制单元的布局的示例，其中从图8中去除了浮栅的图案：

图10示出了图3和图8所示的复制元件晶体管的结构的示例；

图11示出了图2所示的存储元件阵列中形成的缓冲器电路和Y控制电路的示例；

图12示出了图2所示的半导体存储器的擦除核实操作和读取操作(逻辑“1”被读取)的示例；

图13示出了图2所示的半导体存储器的编程核实操作和读取操作(逻辑“0”被读取)的示例；

图14示出了图2所示的半导体存储器的读取操作的示例；

图15示出了图2所示的半导体存储器的写入操作的示例；并且

图16示出了其上安装有上述半导体存储器的系统的示例。

具体实施方式

下面将利用附图来描述实施例。附图中的双方形标记指示外部端子。外部端子例如是半导体芯片上的焊盘或者其中安装有半导体芯片的封装的引线。与端子名相同的标号被用于经由该外部端子提供的信号。

图1示出了一个实施例中的半导体存储器MEM的示例。例如，半导体存储器MEM是非易失性半导体存储器，比如闪存。半导体存储器MEM包括存储元件MC、预充电晶体管PT、读出放大器SA和定时生成单元TGEN。存储元件MC包括具有浮栅FG和控制栅CG的真实元件晶体管CT。控制栅CG耦合到字线WL。例如，真实元件晶体管CT的漏极耦合到位线BL，并且真实元件晶体管CT的源极耦合到源极线SL。

注意，如图2所示，半导体存储器MEM可包括存储元件阵列32。在此情况下，读出放大器SA是对应于多条位线BL中的每一条而形成的。当位线BL具有分级结构时，可以为每条全局位线形成读出放大器SA，而每条全局位线是对应于预定数目的局部位线形成的。

预充电晶体管PT例如是pMOS晶体管，并且在其于其栅极处接收到低电平的预充电信号PREX时被接通，并且向位线BL提供低于电源电压VDD的预充电电压VPR。例如，电源电压VDD是1.2V，而预充电电压VPR是0.9V。在读取操作中，读出放大器SA响应于读出放大器使能信号SAE的激活而操作，并且根据位线BL的电压来确定在存储元件MC中保持的逻辑。读出放大器SA输出指示所确定的逻辑的数据信号DT。

定时生成单元TGEN包括串联耦合的CMOS反相器IV1、IV2以及耦合在CMOS反相器IV1的输出节点N01与地线VSS之间的电容器C1。CMOS反相器IV1的输入接收在读取操作时被激活到高电平的操作使能信号RDEN。CMOS反相器IV1包括布置在CMOS反相器IV1的pMOS晶体管PM与nMOS晶体管NM之间的复制元件晶体管RCT。即，pMOS晶体管PM的漏极经由复制元件晶体管RCT耦合到nMOS晶体管NM的漏极。nMOS晶体管NM作为开关晶体管操作，其在操作使能信号RDEN被激活到高电平时将复制元件晶体管RCT的源极耦合到地线VSS。响应于输出节点N01从高电平到低电平的变化，CMOS反相器IV2作为缓冲器电路操作，其生成具有等于电源电压VDD的高电平的读出放大器使能信号SAE。

在复制元件晶体管RCT中，控制栅和浮栅相互耦合。复制元件晶体管RCT的结构的示例在图10中示出。复制元件晶体管RCT充当高电阻电阻器，其源极与漏极之间的电阻根据在其控制栅处接收的控制电压VSA而变化。控制电压VSA是恒定电压，并且无论半导体存储器MEM的操作如何其都被提供到复制元件晶体管RCT的控制栅CG。电容器C1具有与位线BL的负载电容相对应的电容值。

在此实施例中，在读取操作中，字线WL被激活(activate)到高电平，并且预充电信号PREX被灭活(inactivate)到高电平。位线BL的预充电操作由于预充电信号PREX的灭活而停止。当真实元件晶体管CT的阈值电压为低时(例如，保持了逻辑“1”)，响应于字线WL的激活，元件电流从位线BL通过真实元件晶体管CT流向源极线SL，并且位线BL的电压逐渐降低。当真实元件晶体管CT的阈值电压为高时(例如，保持了逻辑“0”)，元件电流不会流动，并且位线BL的电压维持预充电的电压。

另一方面，操作使能信号RDEN根据字线WL的激活定时和预充电信号PREX的灭活定时之中较后的那个定时被激活到高电平。由于操作使能信号RDEN的激活，pMOS晶体管PM对节点N01的预充电操作停止并且nMOS晶体管NM被接通。由于nMOS晶体管NM的接通，节点N01通过复制元件晶体管RCT耦合到地线VSS，并且节点N01的电压将逐渐降低。在此实施例中，控制电压VSA不仅被提供到控制栅CG，而且被提供到浮栅FG。从而，可以以等于普通晶体管的精确度来控制复制元件晶体管RCT的操作。与之不同，当未耦合到控制电压线的浮栅FG充当电容器时，难以通过控制栅CG的电压来控制沟道区的状态。

另外，因为节点N01的负载电容与位线BL的负载电容相匹配，所以节点N01的电压的降低速度可与位线BL的电压的降低速度相匹配。另外，因为节点N01的预充电电压被设定到电源电压VDD，所以电源电压VDD可被提供到反相器IV2，并且读出放大器使能信号SAE可在不插入电平转换器之类的情况下被生成。另一方面，当节点N01被设定到与位线BL相同的预充电电压VPR时，预充电电压VPR需要取代电源电压VDD被提供到CMOS反相器IV2的pMOS晶体管的源极，以便防止反相器IV2的电源泄漏。结果，需要用于将读出放大器使能信号SAE的高电平从预充电电压VPR转换到电源电压VDD的电平转换器，并且难以抑制读出放大器使能信号SAE的激活定时的变化。综上所述，在此实施例中，可以以高精确度控制读出放大器使能信号SAE的激活定时。

当节点ND01从高电平变化到低电平时，定时生成单元TGEN将读出放大器使能信号SAE激活到高电平。读出放大器SA响应于读出放大器使能信号SAE的激活而操作，使在位线BL上出现的逻辑电平反相，并且将反相的逻辑电平输出到数据信号DT。然后，读取操作完成。注意，在写入操作时的编程核实操作中和擦除操作时的擦除核实操作中，半导体存储器MEM执行与上述读取操作相同的操作。即，编程核实操作和擦除核实操作是一类读取操作。

在前文中，在此实施例中，无论半导体存储器MEM的制造条件的波动如何，都总是可以最优地生成读出放大器使能信号SAE的激活定时。尤其，通过将浮栅FG短路到复制元件晶体管RCT的控制栅CG，可以以高精度控制读出放大器使能信号SAE的激活定时。结果，可以改善半导体存储器MEM的读取裕量。

图2示出了另一实施例中的半导体存储器MEM的示例。例如，半导体存储器MEM是非易失性半导体存储器，比如闪存。半导体存储器MEM包括命令生成电路10、测试模式控制电路12、数据输入/输出电路14、内部电压生成电路16、CAM(内容可寻址存储器)访问控制电路18、CAM操作控制电路22、内部地址生成电路24、地址选择电路26、存储器核心(memory core)28以及总线控制电路30。

命令生成电路10与时钟信号CLK同步地接收芯片使能信号CEX、写入使能信号WEX、数据信号DIN00-15等等作为命令信号。注意，半导体存储器MEM可以与时钟信号CLK异步地操作。当命令信号指示读取命令时，命令生成电路10输出读取控制信号RD以便执行读取操作。当命令信号指示写入命令时，命令生成电路10输出编程控制信号PGM以便执行写入操作。当命令信号指示擦除命令时，命令生成电路10输出擦除控制信号ERS以便执行擦除操作。当命令信号指示测试命令时，命令生成电路10输出测试模式信号TM。

根据与测试命令一起提供的地址信号FA(FA00-FA20)，测试模式控制电路12输出多个测试控制信号TCNT以便设定半导体存储器MEM的内部状态(初始值)。例如，通过测试控制信号TCNT，CAM中保持的值被改变，并且由内部电压生成电路16生成的内部电压的值被改变。

数据输入/输出电路14在写入操作时经由数据输入端DIN(DIN00-DIN15)接收写入数据，并且将接收到的数据输出到输入数据线DTIN。数据输入/输出电路14在读取操作时经由输出数据线DTOUT从存储器核心28接收读取数据，并且将接收到的数据输出到数据输出端DO(DO00-DO15)。注意，数据输入端DIN和数据输出端DO的位数不限于16位。另外，数据输出端DO的位数可不同于数据输入端DIN的位数。例如，数据输出端DO的位数可以是数据输入端DIN的位数的四倍。

内部电压生成电路16基于电源电压VDD和地电压VSS生成内部电压HV1、HV2、HV3、VPR、NV等等。例如，内部电压HV1、HV2和HV3高于电源电压VDD，其中HV1＞HV2＞HV3。内部电压VPR是低于电源电压VDD的正值，并且内部电压VN是负电压。在以下描述中，内部电压HV1、HV2、HV3和VPR也分别被称为高电压HV1、HV2、HV3和预充电电压VPR。例如，高电压HV1被用于写入操作时字线WL(在图4和图11等等中示出)的高电平电压(编程电压)。高电压HV2被用于读取操作时字线WL的高电平电压(读取电压)。高电压HV3被用于写入操作期间的写入核实操作时和擦除操作期间的擦除核实操作时字线WL的高电平电压(核实电压)。预充电电压VPR被用于对图11所示的局部位线BL和全局位线GBL预充电。负电压NV被用于擦除操作时字线WL的低电平电压(擦除电压)。

另外，内部电压生成电路16包括监视电压生成单元MVGEN，其生成被提供给定时生成单元TGEN的控制电压VSAEV、VSARD。控制电压VSAEV、VSARD用于确定图11所示的读出放大器SA的操作定时。监视电压生成单元MVGEN的示例在图3中示出。由内部电压生成电路16生成的控制电压VSAEV、VSARD的值可根据从CAM读取的设定信息SINF或测试控制信号TCNT(微调信号)而被改变。注意，电源电压VDD也被提供到半导体存储器MEM的其他电路。当假定电源电压VDD随着芯片温度等等而波动时，内部电压生成电路16可通过使用电源电压VDD来生成不会跟随电源电压VDD的波动的恒定电源电压。

CAM访问控制电路18根据测试控制信号TCNT向CAM输出CAM写入命令，以便向CAM中写入用于设定控制电压VSAEV、VSARD的值的设定信息SINF。与图4所示的存储元件阵列32一样，CAM包括多个非易失性存储元件并且储存设定信息SINF，其中每个非易失性存储元件具有浮栅。响应于来自命令生成电路10的读取请求，CAM把存储元件中储存的设定信息SINF输出到内部电压生成电路16。内部电压生成电路16锁存来自CAM的设定信息SINF，并且生成与设定信息SINF相对应的控制电压VSAEV、VSARD。

在此实施例中，在半导体存储器MEM的制造过程中，向内部电压生成电路16提供测试控制信号TCNT，并且在改变控制电压VSAEV、VSARD的值的同时执行半导体存储器MEM的测试。于是，找到控制电压VSAEV、VSARD的最优值。指示控制电压VSAEV、VSARD的最优值的设定信息SINF被提供到CAM访问控制电路18作为测试控制信号TCNT，并被写入到CAM中。在此实施例中，从地址端FA提供来的地址指定写入设定信息SINF的位置。设定信息SINF被写入到CAM中，从而监视电压生成单元MVGEN为每个半导体存储器芯片MEM生成最优控制电压VSAEV、VSARD，以便增大每个半导体存储器芯片MEM的操作裕量。然后，半导体存储器MEM被装运。

之后，被实现到系统SYS(图16)之类中的半导体存储器MEM将在系统SYS的加电序列期间接收初始设定命令。命令生成电路10响应于初始设定命令向CAM输出读取请求。然后，基于CAM中保持的设定信息SINF，控制电压VSAEV、VSARD被设定到最优值。

操作控制电路22根据来自命令生成电路10的读取控制信号RD、编程控制信号PGM和擦除控制信号ERS而生成用于操作存储器核心28的多个操作控制信号(定时信号)。操作控制电路22包括定时生成单元TGEN。在读取操作时，定时生成单元TGEN利用控制电压VSARD来生成读出放大器SA(图11)的激活定时。另外，在写入操作期间的编程核实操作时和擦除操作期间的擦除核实操作时，定时生成单元TGEN利用控制电压VSAEV生成读出放大器SA的激活定时。定时生成单元TGEN的示例在图3中示出。

在擦除操作期间的擦除核实操作时，内部地址生成电路24顺次生成用于选择多个全局位线GBL的内部地址信号IA(列地址信号)。地址选择电路26输出经由地址端(FA00-FA20)提供的地址信号或者内部地址信号IA作为行地址信号RA和列地址信号CA。行地址信号RA被用于对扇区SEC的选择和对所选扇区SEC中的字线WL的选择。列地址信号CA被用于对所选扇区SEC中的位线BL(图4和图11等等)的选择。注意，在此示例中，21位的地址信号FA00-FA20被提供给半导体存储器MEM，然而地址信号FA的位数并不限于21位。

存储器核心28包括存储元件阵列32、X控制电路34、Y控制电路36、复制单元REP、读取放大器RA和写入放大器WA。存储元件阵列32包括多个扇区SEC(例如16个扇区)。每个扇区SEC具有相同的配置，只不过其扇区地址是相互不同的。扇区SEC的示例在图4和图11中示出。复制单元REP包括复制元件晶体管RCT(图10)，该复制元件晶体管RCT具有与在存储元件阵列32中形成的存储元件的真实元件晶体管相同的器件结构。在图2中，复制单元REP是在存储元件阵列32附近形成的，然而它也可以形成在远离存储元件阵列32的地方。复制单元REP的示例在图8至图10中示出。

X控制电路34从操作控制电路22接收操作控制信号和行地址信号RA，并且将图4和图11所示的字线WL和源极线SL分别设定到预定的电压。X控制电路34生成的信号的示例在图11中示出。Y控制电路36包括译码器YDEC，该译码器YDEC从操作控制电路22接收操作控制信号和列地址信号CA，并且生成用于选择图4和图11所示的位线BL的选择信号SECY。另外，Y控制电路36包括读取列开关RCSW(图11)，该读取列开关RCSW把由列地址信号CA指定的全局位线GBL耦合到读取放大器RA。Y控制电路36还包括写入列开关WCSW(图11)，该写入列开关WCSW把由列地址信号CA指定的全局位线GBL耦合到写入放大器WA。

读取放大器RA在读取操作时操作，并且向共同数据总线CDB输出经由全局位线GBL接收到的读取数据。写入放大器WA在写入操作时操作，并且向全局位线GBL中的任何一条输出经由共同数据总线CDB接收到的写入数据。在读取操作时，总线控制电路30向输出数据线DTOUT输出经由共同数据总线CDB接收到的读取数据。在写入操作时，总线控制电路30向共同数据总线CDB输出经由输入数据线DTIN接收到的写入数据。

图3示出了图2所示的监视电压生成单元MVGEN和定时生成单元TGEN的示例。监视电压生成单元MVGEN包括串联耦合在电压线HVDD与地线VSS之间的pMOS晶体管PM1和电阻器R1-R4，以及耦合到pMOS晶体管PM1的栅极的比较器CMP。电压线HVDD的电压是由内部电压生成电路16生成的，并且高于电源电压VDD。监视电压生成单元MVGEN从电阻器R1、R2之间的连接节点生成在读取操作中使用的控制电压VSARD。监视电压生成单元MVGEN从电阻器R2、R3之间的连接节点生成在编程核实操作和擦除核实操作中使用的控制电压VSAEV。控制电压VSAEV低于控制电压VSARD。例如，只要半导体存储器MEM尚未进入休眠模式之类的模式，同时电源电压VDD被提供给半导体存储器MEM，就始终生成控制电压VSARD、VSAEV。

比较器CMP把在电阻器R3与电阻器R4之间的连接节点ND1处生成的分压电压VND1与参考电压VREF相比较，并且生成要被提供到pMOS晶体管PM1的栅极的控制电压。例如，参考电压VREF是由图2所示的内部电压生成电路16生成的。当分压电压VND1低于参考电压VREF时，比较器CMP降低控制电压。相应地，pMOS晶体管PM1的源极与漏极之间的电阻值减小，并且电压VND1升高。当电压VND1高于参考电压VREF时，比较器CMP升高控制电压。相应地，pMOS晶体管PM1的源极与漏极之间的电阻值增大，并且电压VND1降低。通过上述操作，控制电压VSARD、VSAEV分别被保持在恒定值。

此外，如上所述，控制电压VSARD、VSAEV是可调的。因此，在实际电路中，电阻器R1包括若干个串联耦合的子电阻器，并且控制电压VSARD是从根据设定信息SINF选择的一对子电阻器的一个连接节点生成的。类似地，电阻器R3包括若干个串联耦合的子电阻器，并且控制电压VSAEV是从根据设定信息SINF选择的一对子电阻器的一个连接节点生成的。

定时生成单元TGEN包括在读取操作时使用的第一生成单元TGEN1、在编程核实操作时和擦除核实操作时使用的第二生成单元TGEN2、以及OR电路。定时生成单元TGEN在接收到电源电压VDD时操作。因为第一生成单元TGEN1和第二生成单元TGEN2是相同的电路，所以主要描述第一生成单元TGEN1。

第一生成单元TGEN1包括串联耦合的CMOS反相器IV1(R)、IV2(R)，以及耦合在CMOS反相器IV1(R)的输出节点N01(R)与地线VSS之间的电阻器C1(R)。CMOS反相器IV1(R)的输入接收在读取操作时被激活到高电平的操作使能信号RDEN。操作使能信号RDEN是由图2所示的操作控制电路22生成的。在CMOS反相器IV1(R)中，pMOS晶体管PM2的漏极经由复制元件晶体管RCT(R)耦合到nMOS晶体管NM2的漏极。复制元件晶体管RCT(R)具有相互耦合的控制栅和浮栅，并且是在图2所示的复制单元REP中形成的。复制元件晶体管RCT(R)的结构的示例在图10中示出。复制元件晶体管RCT(R)充当高电阻电阻器，该高电阻电阻器的源极与漏极之间的电阻值根据在控制栅处接收的控制电压VSARD而变化。

在操作使能信号RDEN被灭活到低电平的时段中，第一生成单元TGEN1通过pMOS晶体管PM2对电阻器C1(R)充电。另外，响应于操作使能信号RDEN的高电平的变化，第一生成单元TGEN1通过复制元件晶体管RCT(R)和nMOS晶体管NM2使电阻器C1(R)放电。然后，当输出节点N01(R)由于放电而被改变到低电平时，第一生成单元TGEN1将输出信号OUT(R)设定到高电平。即，在从操作使能信号RDEN变化到高电平起的预定延迟时间之后，输出信号OUT(R)变化到高电平。

第二生成单元TGEN2在CMOS反相器IV1(EV)的输入处接收在编程核实操作时和擦除核实操作时变化到高电平的操作使能信号EVEN。操作使能信号EVEN是由图2所示的操作控制电路22生成的。复制元件晶体管RCT(EV)具有相互耦合的控制栅和浮栅，并且是在图2所示的复制单元REP中形成的。复制元件晶体管RCT(EV)的结构的示例在图10中示出。复制元件晶体管RCT(EV)与复制元件晶体管RCT(R)一样，充当高电阻电阻器，该高电阻电阻器的源极与漏极之间的电阻值根据在控制栅处接收的控制电压VSAEV而变化。

与第一生成单元TGEN1一样，第二生成单元TGEN2在操作使能信号EVEN的灭活期间对电容器C1(EV)充电，并且响应于操作使能信号EVEN被激活到高电平而使电容器C1(EV)放电。然后，第二生成单元TGEN2在从操作使能信号EVEN变化到高电平起的预定延迟时间之后将输出信号OUT(EV)改变到高电平。OR电路将输出信号OUT(R)或输出信号OUT(EV)输出作为读出放大器使能信号SAE。

图4示出了图2所示的存储元件阵列32的示例。图4示出了存储元件阵列32内的扇区SEC区域的一部分。存储元件阵列32包括：布置成矩阵的存储元件MC(其中之一由粗点划线框指示)；在图4的水平方向上布线的字线WL和源极线SL；以及在图4的垂直方向上布线的位线BL。每个存储元件MC包括具有浮栅FG和控制栅CG的真实元件晶体管CT。

每条字线WL共同地耦合到在图4的水平方向上排列的真实元件晶体管CT的每个控制栅CG。在以下描述中，字线WL也被称为控制栅线CG。每条源极线SL共同地耦合到在图4的水平方向上排列的各个真实元件晶体管CT的源极和漏极中的任一个。每条位线BL共同地耦合到在图4的垂直方向上排列的各个真实元件晶体管CT的源极和漏极中的另一个。从而，存储元件阵列32具有与所谓的NOR型闪存相同的结构。

图5示出了图4所示的存储元件阵列32的布局的示例。图5所示的范围与图4所示的相同。在图5中，粗黑的一点链线的框指示形成一个存储元件MC的区域。虚线的图案指示扩散层DL。阴影图案指示第一多晶硅布线层P1，其中形成了存储元件MC的浮栅FG。两点链线的图案指示第二多晶硅布线层P2，其中形成了字线WL和存储元件MC的控制栅CG。细实线图案指示第一金属布线层M1，其中形成了源极线SL等等。粗实线图案指示第二金属布线层M2，其是在第一金属布线层M1上方形成的(在半导体衬底的远侧)，并且其中形成了位线BL等等。

带有“X”的方形标记指示耦合在布线层之间或者布线层与扩散层DL之间的接触区。源极线SL上方的接触区将第一金属布线层M1耦合到扩散层DL。形成在位线BL上方并且远离源极线SL的接触区将第二金属布线层M2(位线BL)耦合到扩散层DL。注意，在图5中，为了防止线相互重叠并且改善此图的可见性，使扩散层DL的宽度比第二金属布线层M2的更宽。

图6示出了图4所示的真实元件晶体管CT的结构的示例。真实元件晶体管CT是通过在半导体衬底SS上层压第一绝缘膜INS1、浮栅FG、第二绝缘膜INS2和控制栅CG而形成的。半导体衬底SS包括p型阱区PWELL(p-)，和在p型阱区PWELL(p-)中选择性地形成的n型扩散区DL(n+)。面向浮栅FG的p型阱区PWELL(p-)充当真实元件晶体管CT的沟道区。两个n型扩散区DL(n+)充当真实元件晶体管CT的源极区和漏极区。

图7示出了普通晶体管的结构的示例。普通晶体管是图3所示的nMOS晶体管NM2之类的晶体管。半导体衬底SS与图6的相同。普通晶体管是通过在半导体衬底SS上层压绝缘膜INS和栅极布线G1形成的，其中栅极布线G1是利用多晶硅布线层PL形成的。

图8示出了图2所示的复制单元REP的布局的示例。图8示出了用于形成图3所示的复制元件晶体管RCT(EV)的布局。用于形成复制元件晶体管RCT(R)的布局与图8的相同，只不过取代控制电压VSAEV的图案，形成了控制电压VSARD的图案。用于标识每个布局图案的线的类型与图6相同。

复制单元REP具有与图5所示的存储元件阵列32相同的布局。复制单元REP与存储元件阵列32的不同之处在于：除了在复制元件晶体管RCT中以外在源极线SL中不形成接触；像图5所示的控制栅线CG那样，浮栅FG是伸长的图案；并且复制位线RBL迂回分布。

例如，反复部署在形成复制单元REP的半导体衬底上的源极区、漏极区和沟道区的大小分别与反复部署在形成存储元件阵列32的半导体衬底上的源极区、漏极区和沟道区的大小相同。从而，当真实元件晶体管CT的电特性随着半导体存储器MEM的制造条件的波动而变化时，可以使复制元件晶体管RCT的电特性类似地变化。另外，当真实元件晶体管CT的电特性随着半导体存储器MEM的温度的波动而变化时，可以使复制元件晶体管RCT的电特性类似地变化。

迂回分布的复制位线RBL的负载电容对应于图3所示的电容器C1(EV)的电容。迂回分布的复制位线RBL的布线宽度和长度被设定成与在每个扇区SEC内布线的一条位线BL(图4)的布线宽度和长度相同。另外，在迂回分布的复制位线RBL中形成的接触之间的间隔等于在每个扇区SEC内布线的一条位线BL中形成的接触之间的间隔。从而，迂回分布的复制位线RBL的负载电容被设定成与在每个扇区SEC内布线的一条位线BL的负载电容相同。因此，当制造半导体存储器MEM时，可以使复制位线RBL的布线宽度等等的波动与位线BL的相同，并且可以使复制位线RBL的负载电容的波动与位线BL的相同。相应地，无论制造条件如何波动，都可以使复制位线RBL的电特性与位线BL的基本相同。被迂回分布的复制位线RBL夹在中间的位线BL充当假反电极线(dummy counter-electrode line)。图8中的上方和下方浮栅FG的图案的宽度被形成得较宽，以防止在制造半导体存储器MEM时的影响，例如晕光(halation)。

注意，复制元件晶体管RCT的浮栅FG的电阻值和负载电容较高，因为浮栅FG的图案长度较长。然而，当电源电压VDD被提供给半导体存储器MEM时，提供到复制元件晶体管RCT的浮栅FG的控制电压VSAEV被维持在恒定值。因此，不需要考虑由浮栅FG的图案的伸长而导致的延迟时间。

由粗的一点链线的框指示的复制元件晶体管RCT基本形成在复制单元REP的中央。复制元件晶体管RCT的浮栅FG延伸到控制电压VSAEV的连接区域CNA。浮栅FG通过连接区域CNA中的接触而耦合到控制电压VSAEV(第一金属布线层M1)。另外，控制电压VSAEV通过接触而耦合到控制栅线CG(第二多晶硅层P2)。即，复制元件晶体管RCT的浮栅FG和控制栅CG相互耦合。通过在远离复制元件晶体管RCT之处将浮栅FG耦合到控制栅CG，可以使复制元件晶体管RCT的形状与真实元件晶体管CT的基本相同。结果，可以使复制元件晶体管RCT的电特性与真实元件晶体管CT的基本相同。

图9示出了复制单元REP的布局的示例，其中从图8中去除了浮栅FG的图案。在图9中，消除了耦合到浮栅FG的接触。控制栅线CG的图案是以与图5所示的存储元件阵列32的字线WL的图案相同的方式形成的。

图10示出了图3和图8所示的复制元件晶体管RCT(RCT(R)、RCT(EV))的结构的示例。复制元件晶体管RCT的结构与图6所示的真实元件晶体管CT相同，只不过浮栅FG和第一绝缘膜INS1与控制栅CG一起被形成得较长。从而，可以使在复制元件晶体管RCT的源极与漏极之间流动的元件电流的电特性与在真实元件晶体管CT的源极与漏极之间流动的元件电流的电特性相同。例如，当真实元件晶体管CT的阈值电压由于半导体存储器MEM的制造条件的波动而变得高于典型值时，复制元件晶体管RCT的阈值电压也类似地变得较高。

通常，随着阈值电压升高，流经晶体管的电流将减小。当流经存储元件MC的元件电流减小时，需要增加在元件电流的大小被读出放大器SA(图11)检测到之前的时间。在此实施例中，流经复制元件晶体管RCT的元件电流与流经存储元件MC的元件电流的变化类似地变化。因此，如图12和图13所述，根据由于制造条件的波动引起的存储元件MC的元件电流的变化，始终可以最优地设定读出放大器SA的激活定时。

图11示出了示出了图2所示的存储元件阵列32中形成的缓冲器电路BUF、读取列开关RCSW和写入列开关WCSW以及Y控制电路36的示例。图11示出了用于访问耦合到扇区SEC0内的两条字线WL0-WL1和八条位线BL0-BL7的存储元件MC的电路。选择信号SECY(选择信号SECY0-SECY7)被图2所示的Y控制电路36生成。预充电信号PR(PR0-PR1)、PREX、读取信号RD(RD0-RD1)、重置信号RST、读出放大器使能信号SAE和字线信号WL(WL0-WL1)的激活时段是分别根据图2所示的操作控制电路22生成的定时信号来设定的。

在各自的栅极处接收选择信号SECY0-SECY7的NMOS晶体管作为用于选择位线BL0-BL7中的任何一条的选择开关SSW来操作。在其栅极处接收预充电信号PREX的pMOS晶体管PT作为用于将全局位线GBL预充电到预充电电压VPR的预充电电路来操作。当预充电信号PREX处于低电平时，pMOS晶体管PT被接通。注意，接收预充电信号PREX的预充电电路可被布置在扇区SEC0外部。在各自的栅极处接收预充电信号PR0-PR1的NMOS晶体管将全局位线GBL耦合到位线BL0-BL7，并且作为预充电晶体管或写入晶体管来操作。当此nMOS晶体管作为预充电晶体管来操作时，全局位线GBL经由接收预充电信号PREX的预充电电路被预充电到预充电电压VPR。当此nMOS晶体管作为写入晶体管来操作时，全局位线GBL经由写入放大器WA和写入列开关WCSW被设定到指示写入数据的逻辑的电压。

在各自的栅极处接收读取信号RD0-RD1的nMOS晶体管作为读取开关来操作，该读取开关在存储元件MC中保持的数据的逻辑被读取时被接通。该读取开关在读取操作时、编程核实操作时和擦除核实操作时被接通。在其栅极处接收重置信号RST的nMOS晶体管作为重置开关来操作，该重置开关在半导体存储器MEM未被访问的待用时段中将共同节点COM耦合到地线VSS。通过接通重置开关，位线BL0-BL7在待用时段中被箝位到低电平(VSS)。

栅极耦合到共同节点COM的NMOS晶体管NM3作为读出放大器SA来操作，该读出放大器SA根据随着存储元件MC的存储器状态而变化的共同节点COM的电压而生成漏极电压。即，读出放大器SA确定被从存储元件MC经由位线BL0-BL7中的任何一条读取到共同节点COM的数据的逻辑。在其栅极处接收读出放大器使能信号SAE的NMOS晶体管NM4把读出放大器SA的放大结果发送到全局位线GBL。在此示例中，读出放大器区域SAA被布置在两个存储元件单元MCU(memory cell unit)之间。然而，读出放大器区域SAA可被布置在扇区SEC0的一端(在图11的扇区SEC0的左端或右端)。

缓冲器电路BUF包括CMOS传输门TG、锁存电路LTC以及串联耦合在读取数据线RDATA与数据线DT之间的反相器IV3。锁存电路LTC和反相器IV3在接收到电源电压VDD时操作。当锁存信号LT处于低电平时，CMOS传输门TG将全局位线GBL耦合到读取数据线RDATA。锁存信号LTX是具有锁存信号LT的逆逻辑的信号。当锁存信号LT处于低电平时，锁存电路LTC作为反相器来操作，与锁存信号LT的上升缘同步地锁存与全局位线GBL的电压相对应的逻辑电平。反相器IV3向数据线DT输出逻辑电平，该逻辑电平被提供到锁存电路LTC的输入并被保持在锁存电路LTC中。

读取列开关RCSW是nMOS晶体管，该nMOS晶体管在其于其栅极处接收到高电平的读取列选择信号RYSEL0时被接通并且将全局位线GBL耦合到缓冲器电路BUF的读取数据线RDATA。写入列开关WCSW包括CMOS传输门，该CMOS传输门在其接收到高电平的写入列选择信号WYSEL0时被接通并且将写入数据WDATA从写入放大器WA提供到全局位线GBL。

注意，图11示出了与一条全局位线GBL相对应的电路。例如，当存储元件阵列32包括128条全局位线GBL时，形成128个电路，该电路在图11中示出。然后，全局位线GBL由根据列地址信号CA而接通的读取列开关RCSW或写入列开关WCSW选择。

图12示出了图2所示的半导体存储器MEM的擦除核实操作和读取操作(逻辑“1”被读取)的示例。当擦除核实操作的波形不同于读取操作的波形时，读取操作的波形由虚线示出。在读取操作中，为了以高速执行数据的读取，字线WL的激活电压被设定得比擦除核实操作时高。从而，可以增大流经真实元件晶体管CT的电流，并且可以使读出放大器使能信号SAE和锁存信号LT的激活定时更早。结果，可以迅速地将读取数据输出到数据输出端DO，从而可以缩短访问时间。

在此示例中，耦合到图11所示的扇区SEC0的字线WL0和位线BL1的存储元件MC被访问。因此，如图12的右上部所示，与要访问的存储元件MC相对应的选择信号SECY1被维持在高电平VDD(例如1.2V)。与未耦合到与要访问的存储元件MC相耦合的字线WL0的存储元件MC相对应的选择信号SECY4-SECY7也被维持在高电平VDD。注意，选择信号SECY0-SECY7的高逻辑电平的电压不限于电源电压VDD。与要访问的存储元件MC相关的读取信号RD0被维持在高电平HDD，并且不与要访问的存储元件MC相关的字线WL1和预充电信号PR1被维持在低电平VSS。注意，读取信号RD的高逻辑电平的电压不限于电源电压VDD。源极线SL0-SL1被设定到低电平VSS。图11所示的读取列选择信号RYSEL0被设定到高电平，并且写入列选择信号WYSEL0被设定到低电平。

首先，在擦除核实操作或读取操作开始之前的待用时段STBY中，读取信号RD0-RD1和选择信号SECY0-SECY7被维持在高电平VDD，并且耦合到重置开关、读取开关和图11所示的位线BL0-BL7的选择开关SSW被接通(图12(a))。因为所有选择信号SECY0-SECY7都被激活到高电平，所以位线BL0-BL7经由重置开关、读取开关和选择开关SSW被箝位到低电平VSS。

全局位线GBL已在待用时段STBY中被激活到低电平的预充电信号PREX预充电到高电平VPR(例如0.9V)(图12(b))。操作使能信号EVEN、RDEN被灭活到低电平。因此，图3所示的定时生成单元TGEN的节点N01(EV)、N01(R)被设定到高电平VDD，并且输出信号OUT(EV)、OUT(R)被设定到低电平VSS(图12(c))。在接收到全局位线GBL的高电平VPR时，图11所示的缓冲器电路BUF的输出DT被设定到高电平VDD(图12(d))。

接下来，重置信号RST、读取信号RD1和选择信号SECY0、SECY2和SECY3被灭活到低电平VSS，并且只有位线BL1耦合到共同节点COM(图12(e))。接下来，预充电信号PR0被激活到高电平VDD，于是只有位线BL1经由全局位线GBL被预充电(图12(f、g))。在预充电信号PR0被灭活到低电平VSS之前，字线WL0被激活到高电平(图12(h))。

在字线WL0被激活之后，预充电信号PR0被灭活并且位线BL1在已预充电的状态中被设定到浮动状态(图12(i))。当要擦除或读取的存储元件MC的阈值电压较低时，位线BL1的电压降低到低电平VSS，因为元件电流流经真实元件晶体管CT。

另外，响应于预充电信号PR0的灭活，操作使能信号EVEN或RDEN被激活到高电平(图12(j))。注意，在灭活预充电信号PR0之后，图2所示的操作控制电路22可生成用于激活字线WL0的定时信号。此时，操作使能信号EVEN或RDEN响应于字线WL0的激活而被激活。即，操作使能信号EVEN或RDEN响应于预充电信号PR0的灭活定时或字线WL0的激活定时之中较后的那个定时被激活。

图3所示的定时生成单元TGEN响应于操作使能信号EVEN或RDEN的激活而经由复制元件晶体管RCT(EV)或RCT(R)将节点N01(EV)或N01(R)耦合到地线VSS。节点N01(EV)或N01(R)处的电荷通过复制元件晶体管RCT(EV)或RCT(R)被放电。即，复制元件晶体管RCT(EV)或RCT(R)馈送复制元件电流。

由于节点N01(EV)或N01(R)的电压的降低，输出信号OUT(EV)或OUT(R)的电平变化到高电平VDD，并且读出放大器使能信号SAE被激活到高电平VDD(图12(k、l、m))。复制元件晶体管RCT(EV)和RCT(R)是利用与真实元件晶体管CT相同的制造条件形成的。从而，当流经真实元件晶体管CT的元件电流的分布由于制造条件的波动而转变时，复制元件电流的分布将向相同的方向转变。因此，在元件电流相对较低并且位线BL1的电压的降低速度较低的半导体存储器芯片MEM中，读出放大器使能信号SAE的激活定时也被延迟。在元件电流相对较高并且位线BL1的电压的降低速度较高的半导体存储器芯片MEM中，读出放大器使能信号SAE的激活定时也被加快。结果，无论半导体存储器MEM的制造条件如何波动，都始终可以最优地生成读出放大器使能信号SAE的激活定时。

在此实施例中，复制元件晶体管RCT(EV)和RCT(R)的控制栅CG和浮栅FG相互耦合。因此，复制元件晶体管RCT(EV)和RCT(R)的沟道区的状态不仅可由控制栅CG的电压控制，而且可由浮栅FG的电压控制。当浮栅FG未耦合到控制栅CG时，图10所示的绝缘膜INS2和浮栅FG充当电感器。从而，难以由控制栅CG的电压来控制沟道区的状态。另外，控制栅CG和浮栅FG被短路到一起，因此即使半导体存储器MEM被长时间使用，也不会有电荷被储存在浮栅FG中。综上所述，可以以与普通设定相同的精确度来控制复制元件晶体管RCT(EV)和RCT(R)的操作。换言之，可以以高精度控制读出放大器使能信号SAE的激活定时。

由于读出放大器使能信号SAE的激活，图11所示的nMOS晶体管NM4将放大晶体管NM3耦合到全局位线GBL。然而，因为放大晶体管NM3在其于其栅极处接收到位线BL0的低电平时被关断，所以全局位线GBL的电压将不会变化(图12(n))。随后，锁存信号LT被激活到高电平，从而确定数据线DT的逻辑电平(VDD)(图12(o、p))。

在擦除核实操作中，根据数据线DT的高电平VDD确定要擦除的存储器晶体管CT的阈值电压已降低到擦除状态。当存储元件MC不处于擦除状态中时，存储器晶体管CT的阈值电压较高，并且不会有充足的元件电流流动。因此，如图12(q)中的一点链线所示，位线BL1的电压不太可能降低。从而，放大晶体管NM3被接通，全局位线GBL的电压变化到低电平VSS，并且数据线DT被设定到低电平VSS。此时，擦除操作和擦除核实操作再次被执行。

在锁存信号LT被激活之后，读出放大器使能信号SAE和字线WL0被顺次灭活，并且重置信号RST、读取信号RD1和选择信号SECY1被激活(图12(r、s))。响应于重置信号RST的灭活，半导体存储器MEM进入待用时段STBY，并且操作使能信号EVEN或RDEN被灭活(图12(t))。由于操作使能信号EVEN或RDEN的灭活，节点N01(EV)、N01(R)变化到高电平，并且输出信号OUT(EV)、OUT(R)变化到低电平VSS(图12(u、v))。然后，擦除核实操作或读取操作完成。

图13示出了图2所示的半导体存储器的编程核实操作和读取操作(逻辑“0”被读取)的示例。对于与图12相同的操作，省略详细描述。当编程核实操作的波形不同于读取操作的波形时，读取操作的波形由虚线示出。在图13中，与图12中一样，耦合到扇区SEC0的字线WL0和位线BL1的存储元件MC被访问。除位线BL1、全局位线GBL和数据线DT的波形以外的波形与图12的相同。

在逻辑“0”的编程核实操作和读取操作中，要访问的真实元件晶体管CT的阈值电压较高。从而，元件电流不会流动并且位线BL1被保持在预充电电压(图13(a))。图11所示的放大晶体管NM3(即读出放大器SA)接收位线BL1的高电平。因此，在读出放大器使能信号SAE被读取时，全局位线GBL耦合到地线VSS并且变化到低电平(图13(b))。图11所示的缓冲器电路BUF响应于全局位线GBL变化到低电平而向数据线DT输出低电平(图13(c))。然后，全局位线GBL的低电平与锁存信号LT同步地被锁存(图13(d))。

随后，响应于重置信号RST的激活，图11所示的预充电信号PREX被激活到低电平，并且全局位线GBL在待用时段STBY中被设定预充电电压VPR(图13(e))。响应于锁存信号LT的灭活，缓冲器电路BUF捕捉全局位线GBL的低电平并且向数据线DT输出高电平(图13(f))。

图14示出了图2所示的半导体存储器MEM的读取操作RDOP的示例。这里，读取操作RDOP不仅包括与读取命令相关联的读取操作，而且包括编程操作时的编程核实操作和擦除操作时的擦除核实操作。图14示出了在图13所示的读取操作中，除了耦合到要访问的存储元件MC的位线BL1以外的位线BL0、BL2-BL7的波形。图14还示出了在图13中没有示出的预充电信号PREX、读取列选择信号RYSEL0和读取数据RDATA的波形。注意，图14所示的电压是示例，而并不限于这些值。

在读取操作RDOP中，预充电信号PREX响应于字线WL0的激活而被灭活到高电平，并且全局位线GBL与预充电电压线VPR之间的连接被解除(图14(a))。读取列选择信号RYSEL0响应于重置信号RST的灭活而被激活并且在重置信号RST被激活之后被灭活(图14(b))。所有的选择信号SECY0-SECY7在待用时段STBY中都被激活到高电平(图14(c))。此时，所有位线BL0-BL7都经由选择开关SSW和共同的重置开关耦合到地线VSS。利用在读取/写入数据时使用的选择开关SSW，通过使用共同的重置开关将位线BL0-BL7设定到地电压VSS，从而可以减少在半导体存储器MEM中为了重置位线BL0-BL7而形成的晶体管的数目。从而，可以减小电路大小并且可以减小半导体存储器MEM的芯片大小。

在与包括被读取数据的存储元件MC的存储元件单元MCU相对应的选择信号SECY0-SECY3之中，与未被读取数据的存储元件MC相对应的选择信号SECY0、SECY2-SECY3响应于重置信号RST的灭活而被灭活(图14(d))。从而，位线BL0、BL2和BL3被设定到低电平的浮动状态(图14(e))。选择信号SECY0、SECY2和SECY3的灭活时段是根据图2所示的操作控制电路22生成的定时信号来设定的。

随后，与图13中一样，响应于预充电信号PR0的激活，位线BL1被预充电并且读取操作被执行(图14(f))。此时，与位线BL1相邻的位线BL0、BL2被维持在低电平。因为相邻的位线BL0、BL2的电压不会变化，所以位线BL1的电压不受耦合噪声之类的影响。结果，可以防止半导体存储器MEM在读取操作期间发生故障。

图15示出了图2所示的半导体存储器MEM的写入操作WROP的示例。在此示例中，与图12至图14一样，耦合到扇区SEC0的字线WL0和位线BL1的存储元件MC被访问并且逻辑“0”被写入。注意，图15所示的电压是示例，而并不限于这些值。

在写入操作WROP中，首先，与包括被写入数据的存储元件MC的存储元件单元MCU相对应的选择信号SECY0-SECY7被灭活到低电平(图15(a))。接下来，字线WL0被激活，预充电信号PREX和重置信号RST被灭活，预充电信号PR0被激活，并且写入列选择信号WYSEL0被激活(图15(b、c、d、e、f))。另外，与被写入数据的存储元件MC相对应的选择信号SECY1被激活(图15(g))。

这里，预充电信号PR0被激活以便将全局位线GBL上的写入数据发送到位线BL1，并且在其栅极处接收预充电信号PR0的nMOS晶体管作为写入晶体管来操作。由于该写入晶体管被接通，全局位线GBL耦合到低电平的位线BL1，并且全局位线GBL的电压降低(图15(h))。

接下来，写入数据WDATA经由写入列开关WCSW被发送到全局位线GBL，并且还被发送到位线BL1(图15(i、j、k))。从而，电子被注入到与位线BL1相耦合的元件晶体管CT的浮栅FG中，并且元件晶体管CT的阈值电压升高。即，逻辑“0”被写入。

随后，停止从写入放大器WA提供写入数据，并且全局位线GBL和位线BL1的电压降低(图15(l、m、n))。接下来，字线WL0被灭活，预充电信号PREX和重置信号RST被激活，预充电信号PR0被灭活，写入列选择信号WYSEL0被灭活，并且选择信号SECY1被灭活(图15(o、p、q、r、s、t))。由于对预充电信号PREX的激活，全局位线GBL被设定到预充电电压VPR(图15(u))。随后，选择信号SECY0-SECY7被激活，位线BL0-BL7被重置到低电平，并且写入操作WROP完成(图15(v))。

结果，在此实施例中，也可以获得与上述实施例相同的效果。另外，复制元件晶体管RCT是在复制单元REP中形成的，而在复制单元REP中形成了与存储元件阵列32的器件相同的器件，从而可以使真实元件晶体管CT的电特性的波动趋势与复制元件晶体管RCT的波动趋势相同。通过在远离复制元件晶体管RCT之处将浮栅FG耦合到控制栅CG，可以使复制元件晶体管RCT的电特性与真实元件晶体管CT的基本相同。

因为在定时生成单元TGEN中形成的电容器C1的电容与位线BL的负载电容相匹配，所以节点ND01的电压的降低速度与位线BL的电压的降低速度相匹配。因为将节点N01的预充电电压设定到电源电压VDD，所以可以在不插入电平转换器的情况下生成读出放大器使能信号SAE。

将位线BL0-BL7重置到地电压VSS的操作是利用共同的重置开关和在读取/写入数据时使用的选择开关SSW来执行的，从而在半导体存储器MEM中形成的晶体管的数目可得以减少，并且半导体存储器MEM的芯片大小可得以减小。

图16示出了安装有上述半导体存储器MEM的系统的示例。系统SYS(用户系统)构成例如便携式设备等等的微计算机系统的至少一部分。系统SYS包括片上系统SoC，该片上系统SoC具有集成在硅衬底上的多个宏(macro)。或者，系统SYS包括多芯片封装MCP，该多芯片封装MCP具有堆叠在封装板上的多个芯片。或者，系统SYS包括系统级封装SiP，该系统级封装SiP具有安装在封装板(例如引线框)上的多个芯片。另外，系统SYS可以以叠层芯片CoC或叠层封装PoP的形式形成。

例如，系统SYS包括CPU、ROM、RAM、存储器控制电路MCNT以及图1或图2所示的半导体存储器MEM。CPU、ROM、RAM和存储器控制电路MCNT通过系统总线SBUS相互耦合。存储器控制电路MCNT和半导体存储器MEM通过专用总线相互耦合。注意，CPU可具有存储器控制电路MCNT的功能，从而半导体存储器MEM可被CPU直接访问，而不经由存储器控制电路MCNT。

CPU访问ROM和RAM并且还经由存储器控制电路MCNT访问半导体存储器MEM，以控制整个系统操作。半导体存储器MEM根据来自存储器控制电路MCNT的访问请求而执行写入操作、读取操作和擦除操作，其中存储器控制电路MCNT根据来自CPU的指令操作。

Claims

1.一种半导体存储器，包括：

至少一个包括真实元件晶体管的非易失性存储元件，该真实元件晶体管包括第一控制栅和第一浮栅；

耦合到所述第一控制栅的字线；

耦合到所述真实元件晶体管并且在读取操作之前被预充电的位线；

读出放大器，该读出放大器在所述读取操作中响应于读出放大器使能信号的激活而操作并且根据所述位线的电压来确定每个所述非易失性存储元件中保持的逻辑，所述电压随着流经所述真实元件晶体管的元件电流而变化；以及

定时生成单元，该定时生成单元包括串联耦合在第一节点与地线之间的复制元件晶体管和开关晶体管，并且当在所述读取操作时经由所述复制元件晶体管和所述开关晶体管耦合到所述地线的所述第一节点从高电平变化到低电平时激活所述读出放大器使能信号，

其中，所述复制元件晶体管包括接收恒定电压的第二控制栅和耦合到所述第二控制栅的第二浮栅，并且

其中，当在所述开关晶体管的栅极处接收到操作使能信号时，所述开关晶体管被接通，所述操作使能信号在所述读取操作时被激活。

2.根据权利要求1所述的半导体存储器，还包括：

预充电开关，该预充电开关在预充电信号的激活期间将经预充电的电压线耦合到所述位线；以及

操作控制电路，该操作控制电路在所述读取操作开始时临时激活所述预充电信号并且激活所述字线，并且还响应于所述预充电信号的灭活定时和所述字线的激活定时之中较后的那个定时而激活所述操作使能信号。

3.根据权利要求1所述的半导体存储器，还包括：

包括布置成矩阵的所述非易失性存储元件的存储元件阵列；以及

包括所述复制元件晶体管的复制单元，

其中，反复部署在形成所述复制单元的半导体衬底上的每个源极区、每个漏极区和每个沟道区的大小与反复部署在形成所述存储元件阵列的半导体衬底上的每个源极区、每个漏极区和每个沟道区的大小分别相同，并且

其中，所述复制元件晶体管是利用所述复制单元的源极区之一、漏极区之一和沟道区之一来形成的。

4.根据权利要求3所述的半导体存储器，

其中，所述复制元件晶体管的第二控制栅在所述复制单元中反复部署源极区、漏极区和沟道区的区域的外部耦合到所述第二浮栅。

5.根据权利要求3所述的半导体存储器，

其中，所述复制单元包括复制位线，该复制位线耦合到所述第一节点，具有与所述位线的宽度和长度相同的宽度和相同的长度，并且具有与所述位线的负载电容相同的负载电容。

6.根据权利要求1所述的半导体存储器，

其中，所述定时生成单元包括：

预充电晶体管，该预充电晶体管被布置在电源线和所述第一节点之间，并且将所述第一节点预充电到电源电压；以及

缓冲器电路，该缓冲器电路在接收到所述电源电压时操作，并且响应于所述第一节点变化到低电平而生成具有等于所述电源电压的高电平的所述读出放大器使能信号。

7.一种半导体存储器，包括：

多个包括元件晶体管的非易失性存储元件，每个元件晶体管包括控制栅和浮栅；

耦合到各个元件晶体管的多条位线；

共同地耦合到所述控制栅的字线；

多个选择开关，这多个选择开关耦合到各条位线并且将这些位线耦合到共同节点；

将所述共同节点耦合到预充电线的预充电开关；

读出放大器，该读出放大器确定被从每个所述非易失性存储元件经由每条位线读取到所述共同节点的数据的逻辑；

重置开关，该重置开关将所述共同节点耦合到地线；以及

操作控制电路，该操作控制电路在读取操作中，在被接通的所有选择开关之中，关断与所述非易失性存储元件中未被读取数据的至少一个非易失性存储元件相对应的至少一个选择开关，并且关断被接通的所述重置开关，并且临时接通所述预充电开关以激活所述字线。

8.根据权利要求7所述的半导体存储器，

其中，所有选择开关和所述重置开关在待用时段中被接通，并且

其中，所述操作控制电路在写入操作中在关断所有选择开关之后关断所述重置开关，并且为了将提供到所述共同节点的写入数据写入到所述非易失性存储元件之一中，接通与所述非易失性存储元件中被写入数据的那个非易失性存储元件相对应的选择开关。

9.一种半导体存储器，包括：

包括元件晶体管的非易失性存储元件，该元件晶体管包括控制栅和浮栅；

耦合到所述元件晶体管的位线；

耦合到所述控制栅的字线；

读出放大器，该读出放大器确定经由所述位线从所述非易失性存储元件读取的数据的逻辑；

耦合到所述读出放大器的全局位线；以及

读出放大器使能开关，该读出放大器使能开关在读取操作中将所述读出放大器耦合到所述全局位线。

10.根据权利要求9所述的半导体存储器，还包括：

形成在所述全局位线与预充电线之间的第一预充电开关。

11.根据权利要求9所述的半导体存储器，还包括：

形成在所述位线与所述全局位线之间的第二预充电开关。

12.根据权利要求9所述的半导体存储器，还包括：

将所述位线耦合到地线的重置开关。

13.根据权利要求9所述的半导体存储器，还包括：

耦合到所述位线并且将所述位线耦合到共同节点的选择开关。

14.根据权利要求13所述的半导体存储器，其中

所述选择开关、所述第二预充电开关、所述读出放大器、所述重置开关和所述读出放大器使能开关中的每一个是第一导电类型的晶体管。

15.根据权利要求13所述的半导体存储器，其中：

在所述重置开关、所述选择开关和所述第一预充电开关被接通之后，所述重置开关被关断；

在所述重置开关被关断之后，所述第二预充电开关被接通；

在所述第二预充电开关被接通之后，所述第二预充电开关被关断；并且

在所述第二预充电开关被关断之后，所述字线被激活。

16.根据权利要求11所述的半导体存储器，其中

响应于在所述读取操作中所述第二预充电开关被关断，所述读出放大器使能开关被接通。

17.根据权利要求9所述的半导体存储器，其中

在所述读取操作中，

当所述位线的电压是第一电压电平时，所述读出放大器被灭活并且所述全局位线的电压维持在第二电压电平，并且

当所述位线的电压是第二电压电平时，所述读出放大器被激活并且所述全局位线的电压变化到所述第一电压电平。