JP2576510B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2576510B2 JP2576510B2 JP15484087A JP15484087A JP2576510B2 JP 2576510 B2 JP2576510 B2 JP 2576510B2 JP 15484087 A JP15484087 A JP 15484087A JP 15484087 A JP15484087 A JP 15484087A JP 2576510 B2 JP2576510 B2 JP 2576510B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- current
- memory cells
- bit
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置におけるビット線の構成及び
データ読み出し回路に関する。
データ読み出し回路に関する。
MOSトランジスタから成る半導体記憶装置には、製造
工程中のフォトエッチング用マスクにてデータを書き込
みマスクROM、フローティングゲート構造のEPROM、EEPR
OMがあるが、ここでは構造が簡単でわかりやすいマスク
ROMについて説明する。このマスクROMは例えば、ISSCC
DIGEST OF TECHNICAL PARERS,P146〜147、329、1984の
３図（P329）、４図（P147）に示されるような構成であ
る。この論文４図において、アドレス入力端子により指
定された信号のうちA7〜Al6の信号を入力とするRow Dec
oder（ローデコーダ）の出力をメモリセルのゲートに接
続するワード線があり、上下に２分割された512×２本
のうちの１本が選択され高レベルになる。又、アドレス
信号A0〜A6、Al4を入力とするColumn Decoder（カラム
デコーダ）によって上下それぞれ128本の出力線のうち
１本が高レベルとなり、カラム・トランスミッション・
ＮチャネルMOSトランジスタ１個がオン状態となり、そ
の結果、ローデコーダ及びカラムデコーダによって512
×128の２つのメモリセルアレイ内から１個のメモリセ
ルが選択されたセンスアンプに接続される。ここでマス
クROMのデータ書き込みは、製造工程中のフォトエッチ
ング用マスクにて行なわれるものであり、前記論文では
スルーホールを形成するか否かによってメモリセルであ
るMOSトランジスタのドレインとビットラインを接続す
るか否かによりセンスアンプからビットラインを通して
選択されたメモリセルのソースである電源端子への経路
があるか否かによって２値情報を書き込むものである。
例えば選択されたメモリセルにスルーホールがありビッ
トラインに接続されている場合、この選択されたメモリ
セルによりビットラインを低レベル側に引き下げ、MOS
インバータの入出力を短絡しレベル決定しているセンス
アンプの入力を低レベル側に引き下げる。その結果セン
スアンプに接続されるMOSインバータ３段後の出力は高
レベルになる。又、選択されたメモリセルにスルーホー
ルがない場合、ビットラインから電源端子への経路がな
くなり、オープン状態となり、前記メモリセルにスルー
ホールがある場合に比べビットライン及びセンスアンプ
の入力は高レベル側に上り、MOSインバータ３段後の出
力は低レベルとなる。このように前記論文ではスルーホ
ールにより２値情報を書き込むものであるが、メモリセ
ルのチャネル部にイオン注入することによってMOSトラ
ンジスタのシキイ値電圧を変化することによっても、又
MOSトランジスタ部の拡散層を形成するか否かによる方
法であっても同様に２値情報を書き込むことが可能であ
る。
工程中のフォトエッチング用マスクにてデータを書き込
みマスクROM、フローティングゲート構造のEPROM、EEPR
OMがあるが、ここでは構造が簡単でわかりやすいマスク
ROMについて説明する。このマスクROMは例えば、ISSCC
DIGEST OF TECHNICAL PARERS,P146〜147、329、1984の
３図（P329）、４図（P147）に示されるような構成であ
る。この論文４図において、アドレス入力端子により指
定された信号のうちA7〜Al6の信号を入力とするRow Dec
oder（ローデコーダ）の出力をメモリセルのゲートに接
続するワード線があり、上下に２分割された512×２本
のうちの１本が選択され高レベルになる。又、アドレス
信号A0〜A6、Al4を入力とするColumn Decoder（カラム
デコーダ）によって上下それぞれ128本の出力線のうち
１本が高レベルとなり、カラム・トランスミッション・
ＮチャネルMOSトランジスタ１個がオン状態となり、そ
の結果、ローデコーダ及びカラムデコーダによって512
×128の２つのメモリセルアレイ内から１個のメモリセ
ルが選択されたセンスアンプに接続される。ここでマス
クROMのデータ書き込みは、製造工程中のフォトエッチ
ング用マスクにて行なわれるものであり、前記論文では
スルーホールを形成するか否かによってメモリセルであ
るMOSトランジスタのドレインとビットラインを接続す
るか否かによりセンスアンプからビットラインを通して
選択されたメモリセルのソースである電源端子への経路
があるか否かによって２値情報を書き込むものである。
例えば選択されたメモリセルにスルーホールがありビッ
トラインに接続されている場合、この選択されたメモリ
セルによりビットラインを低レベル側に引き下げ、MOS
インバータの入出力を短絡しレベル決定しているセンス
アンプの入力を低レベル側に引き下げる。その結果セン
スアンプに接続されるMOSインバータ３段後の出力は高
レベルになる。又、選択されたメモリセルにスルーホー
ルがない場合、ビットラインから電源端子への経路がな
くなり、オープン状態となり、前記メモリセルにスルー
ホールがある場合に比べビットライン及びセンスアンプ
の入力は高レベル側に上り、MOSインバータ３段後の出
力は低レベルとなる。このように前記論文ではスルーホ
ールにより２値情報を書き込むものであるが、メモリセ
ルのチャネル部にイオン注入することによってMOSトラ
ンジスタのシキイ値電圧を変化することによっても、又
MOSトランジスタ部の拡散層を形成するか否かによる方
法であっても同様に２値情報を書き込むことが可能であ
る。
前記論文の1MビットマスクROMの構成では４図に示さ
れるように１つのビットラインに512個のメモリセルが
接続される構成となり、スルーホールによりその数は異
なるが、最も多い場合全てのメモリセルがビットライン
に接続される。この時、１図（ａ）のようにビットライ
ンはスルーホールを通してMOSトランジスタのドレイン
に接続され、その結果、ビットラインには512個のドレ
イン拡散層と基板間の容量負荷がついてしまう。従って
ビットラインには最も多い状態で512個のMOSトランジス
タのドレインと基板間の容量とビットラインを形成する
Alと電源端子間の容量負荷がつくため、その負荷容量は
非常に大きなものとなってしまう。ここでメモリセルで
あるMOSトランジスタは、メモリセルの大容量化のため
最小サイズで作られ、例えば前記論文の２μｍルールで
は約３μｍのチャネル幅となる。このようにメモリセル
であるMOSトランジスタの電流能力は小さく設定される
ためビットラインの大きな負荷を動作させるためには多
くの時間がかかってしまう。前記論文は1Mビットのもの
であるが、さらに大容量化、微細化がされると、メモリ
セルのチャネル幅の低下、すなわち電流能力の低下とな
り、又大容量化によるビットラインに接続するメモリセ
ル数の増加によって負荷容量の増加となり、動作速度と
低下となってしまう。ビットラインの負荷容量低減の方
法として、前記論文は３図及び４図のようにメモリセル
アレイを２分割し、その間にカラム トランスミッショ
ン トランジスタ及びセンスアンプを入れる構成をとっ
ているが、同様の構成で分割数を増加することは、カラ
ム トランスミッション トランジスタ及びセンスアン
プの増加、又センスアンプ出力線等の配線領域の増加と
なり、チップ面積の増加となってしまう。日経エレクト
ロニクス 1986、４、21、P124に示される2Mビット以上
のマスクROMにおいても２分割程度であり、又分割した
チップのカラム トランスミッション トランジスタ及
びセンスアンプ部の面積が大きいことは理解できるであ
ろう。
れるように１つのビットラインに512個のメモリセルが
接続される構成となり、スルーホールによりその数は異
なるが、最も多い場合全てのメモリセルがビットライン
に接続される。この時、１図（ａ）のようにビットライ
ンはスルーホールを通してMOSトランジスタのドレイン
に接続され、その結果、ビットラインには512個のドレ
イン拡散層と基板間の容量負荷がついてしまう。従って
ビットラインには最も多い状態で512個のMOSトランジス
タのドレインと基板間の容量とビットラインを形成する
Alと電源端子間の容量負荷がつくため、その負荷容量は
非常に大きなものとなってしまう。ここでメモリセルで
あるMOSトランジスタは、メモリセルの大容量化のため
最小サイズで作られ、例えば前記論文の２μｍルールで
は約３μｍのチャネル幅となる。このようにメモリセル
であるMOSトランジスタの電流能力は小さく設定される
ためビットラインの大きな負荷を動作させるためには多
くの時間がかかってしまう。前記論文は1Mビットのもの
であるが、さらに大容量化、微細化がされると、メモリ
セルのチャネル幅の低下、すなわち電流能力の低下とな
り、又大容量化によるビットラインに接続するメモリセ
ル数の増加によって負荷容量の増加となり、動作速度と
低下となってしまう。ビットラインの負荷容量低減の方
法として、前記論文は３図及び４図のようにメモリセル
アレイを２分割し、その間にカラム トランスミッショ
ン トランジスタ及びセンスアンプを入れる構成をとっ
ているが、同様の構成で分割数を増加することは、カラ
ム トランスミッション トランジスタ及びセンスアン
プの増加、又センスアンプ出力線等の配線領域の増加と
なり、チップ面積の増加となってしまう。日経エレクト
ロニクス 1986、４、21、P124に示される2Mビット以上
のマスクROMにおいても２分割程度であり、又分割した
チップのカラム トランスミッション トランジスタ及
びセンスアンプ部の面積が大きいことは理解できるであ
ろう。
本発明はこのようなビットラインの負荷容量を低減す
ると共に、電流能力を考えることなくより小さいメモリ
セルによって、ビットラインを大きな電流能力で駆動す
ることにより、高集積度、高速度な半導体記憶装置を得
ることを目的とする。
ると共に、電流能力を考えることなくより小さいメモリ
セルによって、ビットラインを大きな電流能力で駆動す
ることにより、高集積度、高速度な半導体記憶装置を得
ることを目的とする。
本発明の半導体記憶装置は、マトリクス状に配置され
る複数のメモリセルと、それぞれの前記メモリセルに接
続される複数のワード線とを有し、それぞれ異なるワー
ド線により選択が制御される複数の前記メモリセルが複
数のブロックに分割されてなる半導体記憶装置であっ
て、各前記ブロックにそれぞれ対応し、該ブロックの前
記メモリセルのうちワード線により選択されたメモリセ
ルの情報に基づく電流を流す複数の第１のビット線と、
前記複数の第１のビット線にそれぞれ接続され、接続さ
れた該ビット線に流れる電流を増幅して出力する複数の
電流増幅回路と、複数の前記電流増幅回路に接続され、
該電流増幅回路から出力される電流を流す第２のビット
線とを有し、前記第２のビット線の電流に基づき、前記
選択されたメモリの情報を検知してなることを特徴とす
る。
る複数のメモリセルと、それぞれの前記メモリセルに接
続される複数のワード線とを有し、それぞれ異なるワー
ド線により選択が制御される複数の前記メモリセルが複
数のブロックに分割されてなる半導体記憶装置であっ
て、各前記ブロックにそれぞれ対応し、該ブロックの前
記メモリセルのうちワード線により選択されたメモリセ
ルの情報に基づく電流を流す複数の第１のビット線と、
前記複数の第１のビット線にそれぞれ接続され、接続さ
れた該ビット線に流れる電流を増幅して出力する複数の
電流増幅回路と、複数の前記電流増幅回路に接続され、
該電流増幅回路から出力される電流を流す第２のビット
線とを有し、前記第２のビット線の電流に基づき、前記
選択されたメモリの情報を検知してなることを特徴とす
る。
また、前記電流増幅回路は、前記メモリセルと同一導
電型のトランジスタより成ることを特徴とする。
電型のトランジスタより成ることを特徴とする。
また、マトリクス状に配置される複数のメモリセル
と、それぞれの前記メモリセルに接続される複数のワー
ド線とを有し、それぞれ異なるワード線により選択が制
御される複数の前記メモリセルが複数のブロックに分割
されてなる半導体記憶装置であって、各前記ブロックに
それぞれ対応し、該ブロックの前記メモリセルのうちワ
ード線により選択されたメモリセルの情報に基づく電流
を流す複数の第１のビット線と、前記複数の第１のビッ
ト線にそれぞれ接続され、接続された該ビット線に流れ
る電流を増幅して出力する複数の電流増幅回路と、複数
の前記電流増幅回路に接続され、該電流増幅回路から出
力される電流を流す第２のビット線とを有し、前記第１
のビット線の電位を検出し、該第１のビット線の充電状
態を制御する充電制御回路とを有し、前記第２のビット
線の電流に基づき、前記選択されたメモリの情報を検知
してなることを特徴とする。
と、それぞれの前記メモリセルに接続される複数のワー
ド線とを有し、それぞれ異なるワード線により選択が制
御される複数の前記メモリセルが複数のブロックに分割
されてなる半導体記憶装置であって、各前記ブロックに
それぞれ対応し、該ブロックの前記メモリセルのうちワ
ード線により選択されたメモリセルの情報に基づく電流
を流す複数の第１のビット線と、前記複数の第１のビッ
ト線にそれぞれ接続され、接続された該ビット線に流れ
る電流を増幅して出力する複数の電流増幅回路と、複数
の前記電流増幅回路に接続され、該電流増幅回路から出
力される電流を流す第２のビット線とを有し、前記第１
のビット線の電位を検出し、該第１のビット線の充電状
態を制御する充電制御回路とを有し、前記第２のビット
線の電流に基づき、前記選択されたメモリの情報を検知
してなることを特徴とする。
また、半導体基板上に、マトリクス状に配置される複
数のメモリセルと、それぞれの前記メモリセルに接続さ
れる複数のワード線とを有し、それぞれ異なるワード線
により選択が制御される複数の前記メモリセルが複数の
ブロックに分割されてなる半導体記憶装置であって、各
前記ブロックにそれぞれ対応し、該ブロックの前記メモ
リセルのうちワード線により選択されたメモリセルの情
報に基づく電流を流す複数の第１のビット線と、前記複
数の第１のビット線にそれぞれ接続され、接続された該
ビット線に流れる電流を増幅して出力する複数の電流増
幅回路と、複数の前記電流増幅回路に接続され、該電流
増幅回路から出力される電流を流す第２のビット線とを
有し、前記第２のビット線の電流に基づき、前記選択さ
れたメモリの情報を検知してなり、前記第１のビット線
及び前記第２のビット線は絶縁基板を介して２層構造に
なっており、前記第２のビット線は、前記第１のビット
線よりも前記半導体基板に対して上側の層に配置されて
いることを特徴とする。
数のメモリセルと、それぞれの前記メモリセルに接続さ
れる複数のワード線とを有し、それぞれ異なるワード線
により選択が制御される複数の前記メモリセルが複数の
ブロックに分割されてなる半導体記憶装置であって、各
前記ブロックにそれぞれ対応し、該ブロックの前記メモ
リセルのうちワード線により選択されたメモリセルの情
報に基づく電流を流す複数の第１のビット線と、前記複
数の第１のビット線にそれぞれ接続され、接続された該
ビット線に流れる電流を増幅して出力する複数の電流増
幅回路と、複数の前記電流増幅回路に接続され、該電流
増幅回路から出力される電流を流す第２のビット線とを
有し、前記第２のビット線の電流に基づき、前記選択さ
れたメモリの情報を検知してなり、前記第１のビット線
及び前記第２のビット線は絶縁基板を介して２層構造に
なっており、前記第２のビット線は、前記第１のビット
線よりも前記半導体基板に対して上側の層に配置されて
いることを特徴とする。
また、前記第１のビット線はポリシリコンであること
を特徴とする半導体記憶装置。
を特徴とする半導体記憶装置。
第１図は第１のビット線が電流増幅回路を介して第２
のビット線に複数接続する構成が１段の場合の本発明の
実施例であり、１はセンスアンプ、２はビット線選択回
路の出力端子、３、４は電流増幅回路、５、６はメモリ
セルでありここではＮチャネルMOSトランジスタの例で
あり、７、８は第１のビット線、９、10は電流増幅回路
を構成するＰチャネルMOSトランジスタ、11、12は第２
のビット線、13、14はビット線選択用ＮチャネルMOSト
ランジスタ、15、16はカラムデコーダの出力線、17、18
はローデコーダの出力線である。第１図において、例え
ばメモリセル５が選択されている場合、ワード線17が高
レベルとなり他のワード線18は低レベルとなっている。
又カラムデコーダ出力線15が高レベルとなり他のカラム
デコーダ出力線16は低レベルとなりビット線選択用Ｎチ
ャネルMOSトランジスタ14がオン状態となり第２のビッ
ト線11がセンスアンプ１に接続される。メモリセル５が
例えばデータとして第１のビット線から接地間に電流経
路ができるように書き込まれている場合、ＰチャネルMO
Sトランジスタ９からメモリセル５の電流能力に相当す
る電流が接地端子に流れる。この時、ＰチャネルMOSト
ランジスタ９はゲートとドレイン端子を接続しているた
め、メモリセル５の電流能力を電源端子とゲート間の電
位で取り出すことができる。そしてＰチャネルMOSトラ
ンジスタのゲートと接続されているためこのＰチャネル
MOSトランジスタ９、10のサイズ比によってＰチャネルM
OSトランジスタ10を通してメモリセル５の電流能力を電
流増幅して第２のビット線11に取り出すことができる。
例えば、ＰチャネルMOSトランジスタ９のチャネル幅を
１、ＰチャネルMOSトランジスタ10のチャネル幅を５の
割合とし、それぞれのチャネル長が等しいとすると、第
２のビット線11にはメモリセル５の電流能力の２倍の電
流が取り出せることになる。一方第１のビット線８に接
続されるメモリセルは全てオフであるため電流増幅用Ｐ
チャネルMOSトランジスタは全てオフとなり、第２のビ
ット線11には選択されたメモリセル５の５倍の電流だけ
を取出すことができる。又、データとして第１のビット
線７から接地への電流経路がないように書き込まれてい
る場合、すなわちメモリセル５がオフとなっている場
合、非選択の第１のビット線８と同様にＰチャネルMOS
トランジスタ９、10はオフ状態となり第２のビット線11
へは電流を取り出せない。このように２つの情報をしか
も電流能力を大きく取り出すよう構成することができ
る。ここで第１のビット線は第２のビット線を分割する
形で作ることが可能であり、第１図に示す部分図では２
つの第１のビット線だけであるが、例えば前記論文のよ
うにワード線が512本ある場合で、第１のビット線に接
続するメモリセルを32とすると、第１のビット線16本が
電流増幅回路を介して第２のビット線に接続されること
になる。その結果、第１のビット線の長さは前記論文の
1/16となり、又第１のビット線に接続されるメモリセル
の数も1/16となることから第１のビット線負荷容量は1/
16の大きさとなる。この1/16に減少した小さい負荷容量
の第１のビット線をメモリセルの電流能力で駆動するこ
とになる。又第２のビット線は、分割された第１のビッ
ト線に対して１つのＰチャネルMOSトランジスタのドレ
インが接続されることになり、16個のＰチャネルMOSト
ランジスタのドレインによる負荷容量と第２のビット線
と電源間の負荷容量となり、前記論文の負荷容量の1/3
〜1/4に減少される。このように小さいメモリセルの電
流能力が小さい負荷容量を駆動し、電流増幅された大き
な電流で第２のビット線をしかもその第２のビット線の
負荷容量も1/3〜1/4となり高速な動作が可能となる。
又、電流増幅回路も２個のＰチャネルMOSトランジスタ
でよく、メモリセル32個に対して２個のMOSトランジス
タの増加であるからほとんど面積を増加することなく可
能である。さらに駆動する第１のビット線及び第２のビ
ット線負荷容量の和は、前記論文の回路の負荷容量をCb
とすると、 1/3Cb＋1/16Cb＝19/48Cbとなり1/2以下の負荷容量と
なることから、ビット線駆動による消費電力も1/2以下
にすることができる。
のビット線に複数接続する構成が１段の場合の本発明の
実施例であり、１はセンスアンプ、２はビット線選択回
路の出力端子、３、４は電流増幅回路、５、６はメモリ
セルでありここではＮチャネルMOSトランジスタの例で
あり、７、８は第１のビット線、９、10は電流増幅回路
を構成するＰチャネルMOSトランジスタ、11、12は第２
のビット線、13、14はビット線選択用ＮチャネルMOSト
ランジスタ、15、16はカラムデコーダの出力線、17、18
はローデコーダの出力線である。第１図において、例え
ばメモリセル５が選択されている場合、ワード線17が高
レベルとなり他のワード線18は低レベルとなっている。
又カラムデコーダ出力線15が高レベルとなり他のカラム
デコーダ出力線16は低レベルとなりビット線選択用Ｎチ
ャネルMOSトランジスタ14がオン状態となり第２のビッ
ト線11がセンスアンプ１に接続される。メモリセル５が
例えばデータとして第１のビット線から接地間に電流経
路ができるように書き込まれている場合、ＰチャネルMO
Sトランジスタ９からメモリセル５の電流能力に相当す
る電流が接地端子に流れる。この時、ＰチャネルMOSト
ランジスタ９はゲートとドレイン端子を接続しているた
め、メモリセル５の電流能力を電源端子とゲート間の電
位で取り出すことができる。そしてＰチャネルMOSトラ
ンジスタのゲートと接続されているためこのＰチャネル
MOSトランジスタ９、10のサイズ比によってＰチャネルM
OSトランジスタ10を通してメモリセル５の電流能力を電
流増幅して第２のビット線11に取り出すことができる。
例えば、ＰチャネルMOSトランジスタ９のチャネル幅を
１、ＰチャネルMOSトランジスタ10のチャネル幅を５の
割合とし、それぞれのチャネル長が等しいとすると、第
２のビット線11にはメモリセル５の電流能力の２倍の電
流が取り出せることになる。一方第１のビット線８に接
続されるメモリセルは全てオフであるため電流増幅用Ｐ
チャネルMOSトランジスタは全てオフとなり、第２のビ
ット線11には選択されたメモリセル５の５倍の電流だけ
を取出すことができる。又、データとして第１のビット
線７から接地への電流経路がないように書き込まれてい
る場合、すなわちメモリセル５がオフとなっている場
合、非選択の第１のビット線８と同様にＰチャネルMOS
トランジスタ９、10はオフ状態となり第２のビット線11
へは電流を取り出せない。このように２つの情報をしか
も電流能力を大きく取り出すよう構成することができ
る。ここで第１のビット線は第２のビット線を分割する
形で作ることが可能であり、第１図に示す部分図では２
つの第１のビット線だけであるが、例えば前記論文のよ
うにワード線が512本ある場合で、第１のビット線に接
続するメモリセルを32とすると、第１のビット線16本が
電流増幅回路を介して第２のビット線に接続されること
になる。その結果、第１のビット線の長さは前記論文の
1/16となり、又第１のビット線に接続されるメモリセル
の数も1/16となることから第１のビット線負荷容量は1/
16の大きさとなる。この1/16に減少した小さい負荷容量
の第１のビット線をメモリセルの電流能力で駆動するこ
とになる。又第２のビット線は、分割された第１のビッ
ト線に対して１つのＰチャネルMOSトランジスタのドレ
インが接続されることになり、16個のＰチャネルMOSト
ランジスタのドレインによる負荷容量と第２のビット線
と電源間の負荷容量となり、前記論文の負荷容量の1/3
〜1/4に減少される。このように小さいメモリセルの電
流能力が小さい負荷容量を駆動し、電流増幅された大き
な電流で第２のビット線をしかもその第２のビット線の
負荷容量も1/3〜1/4となり高速な動作が可能となる。
又、電流増幅回路も２個のＰチャネルMOSトランジスタ
でよく、メモリセル32個に対して２個のMOSトランジス
タの増加であるからほとんど面積を増加することなく可
能である。さらに駆動する第１のビット線及び第２のビ
ット線負荷容量の和は、前記論文の回路の負荷容量をCb
とすると、 1/3Cb＋1/16Cb＝19/48Cbとなり1/2以下の負荷容量と
なることから、ビット線駆動による消費電力も1/2以下
にすることができる。
第２図は本発明の他の実施例であり、第１図と同様に
第１のビット線が電流増幅回路を介して第２のビット線
に複数接続する構成が１段の場合の他の実施例である。
第２図において、19、20は電流増幅回路を構成するＮチ
ャネルMOSトランジスタ、１はセンスアンプの一例であ
り、21はセンスアンプの動作を制御する信号、22ダミー
セル等から得られる基準単位、23はセンスアンプの出力
端子、24〜26はセンスアンプを構成するＮチャネルMOS
トランジスタ、27〜29は同様にＰチャネルMOSトランジ
スタである。第２図は電流増幅回路をメモリセルと同じ
ＮチャネルMOSトランジスタで構成した例であり、メモ
リセルであるＮチャネルMOSトランジスタは高電源側に
接続されている。第１図に示すセンスアンプは電流検出
型のセンスアンプの一例であり、ＰチャネルMOSトラン
ジスタ28で第２のビット線11に流れる電流、すなわち電
流増幅されたメモリセルの電流を検出し、ＰチャネルMO
Sトランジスタ29の電流能力と基準電位22をゲートに接
続するＮチャネルMOSトラトジスタ24の電流比較を行な
うものである。ＰチャネルMOSトランジスタ27及びＮチ
ャネルMOSトランジスタ25、26はビット線選択回路の出
力２、さらには第２のビット線11の電圧レベルを安定化
する負帰還回路である。第２図の実施例では、電流増幅
回路がメモリセルと同一のＮチャネルMOSトランジスタ
で作られるため、メモリセルアレイ内にＮチャネルとＲ
チャネルの分離帯の必要がなく、１つの第１のビット線
に対して２個のMOSトランジスタでよく、電流増幅回路
による面積増はさらに小さくなり、ほとんどわからない
範囲となる。
第１のビット線が電流増幅回路を介して第２のビット線
に複数接続する構成が１段の場合の他の実施例である。
第２図において、19、20は電流増幅回路を構成するＮチ
ャネルMOSトランジスタ、１はセンスアンプの一例であ
り、21はセンスアンプの動作を制御する信号、22ダミー
セル等から得られる基準単位、23はセンスアンプの出力
端子、24〜26はセンスアンプを構成するＮチャネルMOS
トランジスタ、27〜29は同様にＰチャネルMOSトランジ
スタである。第２図は電流増幅回路をメモリセルと同じ
ＮチャネルMOSトランジスタで構成した例であり、メモ
リセルであるＮチャネルMOSトランジスタは高電源側に
接続されている。第１図に示すセンスアンプは電流検出
型のセンスアンプの一例であり、ＰチャネルMOSトラン
ジスタ28で第２のビット線11に流れる電流、すなわち電
流増幅されたメモリセルの電流を検出し、ＰチャネルMO
Sトランジスタ29の電流能力と基準電位22をゲートに接
続するＮチャネルMOSトラトジスタ24の電流比較を行な
うものである。ＰチャネルMOSトランジスタ27及びＮチ
ャネルMOSトランジスタ25、26はビット線選択回路の出
力２、さらには第２のビット線11の電圧レベルを安定化
する負帰還回路である。第２図の実施例では、電流増幅
回路がメモリセルと同一のＮチャネルMOSトランジスタ
で作られるため、メモリセルアレイ内にＮチャネルとＲ
チャネルの分離帯の必要がなく、１つの第１のビット線
に対して２個のMOSトランジスタでよく、電流増幅回路
による面積増はさらに小さくなり、ほとんどわからない
範囲となる。
第３回は本発明の他の実施例であり、第１のビット線
が選択回路及び電流増幅回路を介して第２のビット線に
複数接続する構成を示す部分図であり、30、31は第１の
ビット線34、35の並列する２本を選択する信号、32、33
は第１のビット線34、35の選択用ＮチャネルMOSトラン
ジスタである。第３図は並列する２本の第１のビット線
を選択回路を介して電流増幅回路に接続する構成であ
り、第１のビット線２本に対して電流増幅回路を配置す
ればよく、メモリセル以外に４個のMOSトランジスタで
よく、第２図同様１つの第１のビット線に対して２個の
MOSトランジスタとなり、ほとんど面積を増やすことな
く実現できる。第３図の構成では、第２のビット線は２
本の第１のビット線に対して１本でよく、例えば、第１
のビット線をAl等に比べ微細化が容易なポリシリコン材
等を用いて形成し、第２のビット線はAl等の微細化は困
難であるが、低抵抗の配線材とし、メモリセルサイズを
最小にすることができる。又、第１のビット線、第２の
ビット線を絶縁膜を介して２層化し、第２のビット線を
半導体基板に対して上側の層を用いることで、第２のビ
ット線下の絶縁膜が厚くなり、第２のビット線負荷容量
の大部分を含める配線層と電源間の負荷容量低減とな
り、さらに高速度化が実現できる。さらに第１のビット
線及び第２のビット線を２層化することで、第２のビッ
ト線は第１のビット線に、もしくは第１のビット線間の
絶縁膜の上に配置することが可能であり、第１のビット
線と第２のビット線等ビット線の数が増えても面積を増
加することなく実現できる。
が選択回路及び電流増幅回路を介して第２のビット線に
複数接続する構成を示す部分図であり、30、31は第１の
ビット線34、35の並列する２本を選択する信号、32、33
は第１のビット線34、35の選択用ＮチャネルMOSトラン
ジスタである。第３図は並列する２本の第１のビット線
を選択回路を介して電流増幅回路に接続する構成であ
り、第１のビット線２本に対して電流増幅回路を配置す
ればよく、メモリセル以外に４個のMOSトランジスタで
よく、第２図同様１つの第１のビット線に対して２個の
MOSトランジスタとなり、ほとんど面積を増やすことな
く実現できる。第３図の構成では、第２のビット線は２
本の第１のビット線に対して１本でよく、例えば、第１
のビット線をAl等に比べ微細化が容易なポリシリコン材
等を用いて形成し、第２のビット線はAl等の微細化は困
難であるが、低抵抗の配線材とし、メモリセルサイズを
最小にすることができる。又、第１のビット線、第２の
ビット線を絶縁膜を介して２層化し、第２のビット線を
半導体基板に対して上側の層を用いることで、第２のビ
ット線下の絶縁膜が厚くなり、第２のビット線負荷容量
の大部分を含める配線層と電源間の負荷容量低減とな
り、さらに高速度化が実現できる。さらに第１のビット
線及び第２のビット線を２層化することで、第２のビッ
ト線は第１のビット線に、もしくは第１のビット線間の
絶縁膜の上に配置することが可能であり、第１のビット
線と第２のビット線等ビット線の数が増えても面積を増
加することなく実現できる。
次に前述したビット線を多層構成で、第１のビット線
をポリシリコン材で作った場合の本発明の実施例を示
す。第４図は第３図の回路構成で、電流増幅回路部を除
くメモリセル及び第１のビット線選択回路部の平面図で
あり、36はゲート材から成るワード線、37はポリシリコ
ン材から成る第１のビット線、38はメモリセルであるMO
Sトランジスタのソースに接続するためのポリシリコン
材、39は第２のビット線であるAl、40は同様にソースに
接続するAl、41はポリシリコン材とAlを接続するための
コンタクトホール、42はポリシリコン材と拡散層を埋め
込みコンタクトで接続するためのホール、43は第１のビ
ット線選択回路を作る酸化膜の段差、44は第１のビット
線の選択線であるゲート材、45はメモリセルであるMOS
トランジスタ形成用の酸化膜の段差である。ここで埋め
込みコンタクトの作成方法について簡単に説明すると、
MOSトランジスタ形成用の酸化膜形成後、ゲート膜をつ
け、次にゲート材を全面につけ、さらにゲート材上に酸
化膜をつける。次にゲート材のフォトエッチングを行な
い、ゲート材上の酸化膜、ゲート材及びゲート酸化膜を
エッチングする。その後ソース、ドレインをイオン注入
等により形成し、そして、全面に酸化膜をつける。する
と、ゲート材上は酸化膜が残っているため拡散層の上よ
り厚くなっている。この状態で、微細MOSトランジスタ
技術で用いるLDD構造を作る際ゲーと材の側壁に酸化膜
を残す技術と同様に埋め込みコンタクト用のホールのフ
ォトエッチングを行ない、その上にポリシリコン材をつ
け、フォトエッチングにてパターンを形成する。その後
は通常MOSトランジスタ構造と同様、層間絶縁膜、コン
タクトホール、Alと形成していく。このように第１のビ
ット線とメモリセルのソース、ドレインは自己整合的に
埋め込みコンタクトで接続することが可能であり、ゲー
ト材及びポリシリコン材の最小ピッチでメモリセルを作
ることが可能である。ポリシリコン材はAl等金属に比べ
比抵抗は高いが、本発明の第１のビット線のように、分
割され短い長さで使用する場合、又ポリシリコン材であ
る第１のビット線はメモリセルの小さい電流で、第２の
ビット線は低抵抗で長く、かつ大きな電流で駆動する構
成では非常に有用である。その結果、それぞれの特徴を
生かす形で、パターン的には通常ゲート材はポリシリコ
ン材で作られ、しかもデザイン寸法の最小で作られるた
め、ゲート材及び第１のビット線であるポリシリコン材
により寸法決定されるメモリセルはデザイン寸法の最小
のピッチで作られ、回路的にはメモリセルの小さい電流
能力で小さい負荷容量を比較的大きな比抵抗の第１のビ
ット線を駆動し、絶縁膜は厚くなっているものの大きな
負荷容量を小さい比抵抗の第２のビット線を電流増幅し
た大きな電流で駆動するという効率的な構成が可能とな
る。
をポリシリコン材で作った場合の本発明の実施例を示
す。第４図は第３図の回路構成で、電流増幅回路部を除
くメモリセル及び第１のビット線選択回路部の平面図で
あり、36はゲート材から成るワード線、37はポリシリコ
ン材から成る第１のビット線、38はメモリセルであるMO
Sトランジスタのソースに接続するためのポリシリコン
材、39は第２のビット線であるAl、40は同様にソースに
接続するAl、41はポリシリコン材とAlを接続するための
コンタクトホール、42はポリシリコン材と拡散層を埋め
込みコンタクトで接続するためのホール、43は第１のビ
ット線選択回路を作る酸化膜の段差、44は第１のビット
線の選択線であるゲート材、45はメモリセルであるMOS
トランジスタ形成用の酸化膜の段差である。ここで埋め
込みコンタクトの作成方法について簡単に説明すると、
MOSトランジスタ形成用の酸化膜形成後、ゲート膜をつ
け、次にゲート材を全面につけ、さらにゲート材上に酸
化膜をつける。次にゲート材のフォトエッチングを行な
い、ゲート材上の酸化膜、ゲート材及びゲート酸化膜を
エッチングする。その後ソース、ドレインをイオン注入
等により形成し、そして、全面に酸化膜をつける。する
と、ゲート材上は酸化膜が残っているため拡散層の上よ
り厚くなっている。この状態で、微細MOSトランジスタ
技術で用いるLDD構造を作る際ゲーと材の側壁に酸化膜
を残す技術と同様に埋め込みコンタクト用のホールのフ
ォトエッチングを行ない、その上にポリシリコン材をつ
け、フォトエッチングにてパターンを形成する。その後
は通常MOSトランジスタ構造と同様、層間絶縁膜、コン
タクトホール、Alと形成していく。このように第１のビ
ット線とメモリセルのソース、ドレインは自己整合的に
埋め込みコンタクトで接続することが可能であり、ゲー
ト材及びポリシリコン材の最小ピッチでメモリセルを作
ることが可能である。ポリシリコン材はAl等金属に比べ
比抵抗は高いが、本発明の第１のビット線のように、分
割され短い長さで使用する場合、又ポリシリコン材であ
る第１のビット線はメモリセルの小さい電流で、第２の
ビット線は低抵抗で長く、かつ大きな電流で駆動する構
成では非常に有用である。その結果、それぞれの特徴を
生かす形で、パターン的には通常ゲート材はポリシリコ
ン材で作られ、しかもデザイン寸法の最小で作られるた
め、ゲート材及び第１のビット線であるポリシリコン材
により寸法決定されるメモリセルはデザイン寸法の最小
のピッチで作られ、回路的にはメモリセルの小さい電流
能力で小さい負荷容量を比較的大きな比抵抗の第１のビ
ット線を駆動し、絶縁膜は厚くなっているものの大きな
負荷容量を小さい比抵抗の第２のビット線を電流増幅し
た大きな電流で駆動するという効率的な構成が可能とな
る。
第５図は本発明の他の実施例であり、第１のビット線
が電流増幅回路を介して第２のビット線に複数接続する
構成が２段の場合であり、46、47は第２のビット線、48
は第３のビット線、49、50は第２のビット線46、47の電
流増幅回路、51、52は電流増幅回路を構成するＮチャネ
ルMOSトランジスタである。第５図に示す構成は、小さ
い電流で小さい負荷容量を駆動する第１のビット線から
最終段である第３のビット線までの間にさらに１段追加
し、細分化して次第に大きな電流で大きな負荷容量を駆
動する形にしたものである。
が電流増幅回路を介して第２のビット線に複数接続する
構成が２段の場合であり、46、47は第２のビット線、48
は第３のビット線、49、50は第２のビット線46、47の電
流増幅回路、51、52は電流増幅回路を構成するＮチャネ
ルMOSトランジスタである。第５図に示す構成は、小さ
い電流で小さい負荷容量を駆動する第１のビット線から
最終段である第３のビット線までの間にさらに１段追加
し、細分化して次第に大きな電流で大きな負荷容量を駆
動する形にしたものである。
第６図は本発明の他の実施例であり、第１のビット線
34、35の２本を選択用ＮチャネルMOSトランジスタ32、3
3を介して電流増幅回路62に接続する構成であり、さら
に第１のビット線34、35の電圧安定化回路である反転増
幅回路61とその出力信号により、第１のビット線の充電
を制御するＮチャネルMOSトランジスタ56を追加したも
のである。又、電流増幅回路は63、64のＰチャネルMOS
トランジスタによる構成と、65、66のＮチャネルMOSト
ランジスタによる構成の２段構成としたものである。54
は第１のビット線選択信号30、31のいずれかが高レベル
になった時、低レベルの信号を出力し、又53は、第２の
ビット線11が選択された時、すなわち第６図には示して
いないが第２のビット線選択信号が選択レベルとなった
時、低レベルとなり、反転増幅器61、及び第１のビット
線の充電制御用ＮチャネルMOSトランジスタ56の動作状
態とする選択信号だである。第６図の構成において、例
えばメモリセル５が選択されている場合で第１のビット
線34が初期状態の接地レベルにあった場合、ワード線1
7、選択信号30が高レベル、選択信号53、54が低レベル
になると、ＮチャネルMOSトランジスタ56のソース電位
が低レベルに下り、その結果、反転増幅器61の出力は高
レベルとなり、電流検出用ＰチャネルMOSトランジスタ6
3を通して第１のビット線34を充電する。ＮチャネルMOS
トランジスタ56のソース電位が上昇してくると、反転増
幅器61の出力が低レベル側に下ってきて56の電流抵抗を
低下させ、安定位置に保とうとする動作をするものであ
る。第５図までの回路構成では第１のビット線の分割数
によって、負荷容量を低減させ第１のビット線の動作速
度を高速化する構成を示してきたが、第６図の構成で
は、第１のビット線を分割し、さらに充電制御回路を用
いることで、負荷容量の小さい第１のビット線をより高
速に安定電位にし、メモリセルの電流を増幅して第２の
ビット線を駆動し、動作速度のより一層の高速化をはか
ったものである。第６図の構成では、２本の第１のビッ
ト線に対して反転増幅回路及び電流増幅回路を接続した
が、第１のビット線選択回路の数を増やすことで第３図
までの構成と同様に付加回路を面積増を小さくすること
は可能である。又、充電制御回路により、第１のビット
線の負荷容量を第３図までの構成より動作速度を遅らせ
ることなく大きくすることが可能であり、反転増幅回路
及び電流増幅回路の数を減らすことが可能であり、チッ
プ面積の増加をさらに少なくすることができる。
34、35の２本を選択用ＮチャネルMOSトランジスタ32、3
3を介して電流増幅回路62に接続する構成であり、さら
に第１のビット線34、35の電圧安定化回路である反転増
幅回路61とその出力信号により、第１のビット線の充電
を制御するＮチャネルMOSトランジスタ56を追加したも
のである。又、電流増幅回路は63、64のＰチャネルMOS
トランジスタによる構成と、65、66のＮチャネルMOSト
ランジスタによる構成の２段構成としたものである。54
は第１のビット線選択信号30、31のいずれかが高レベル
になった時、低レベルの信号を出力し、又53は、第２の
ビット線11が選択された時、すなわち第６図には示して
いないが第２のビット線選択信号が選択レベルとなった
時、低レベルとなり、反転増幅器61、及び第１のビット
線の充電制御用ＮチャネルMOSトランジスタ56の動作状
態とする選択信号だである。第６図の構成において、例
えばメモリセル５が選択されている場合で第１のビット
線34が初期状態の接地レベルにあった場合、ワード線1
7、選択信号30が高レベル、選択信号53、54が低レベル
になると、ＮチャネルMOSトランジスタ56のソース電位
が低レベルに下り、その結果、反転増幅器61の出力は高
レベルとなり、電流検出用ＰチャネルMOSトランジスタ6
3を通して第１のビット線34を充電する。ＮチャネルMOS
トランジスタ56のソース電位が上昇してくると、反転増
幅器61の出力が低レベル側に下ってきて56の電流抵抗を
低下させ、安定位置に保とうとする動作をするものであ
る。第５図までの回路構成では第１のビット線の分割数
によって、負荷容量を低減させ第１のビット線の動作速
度を高速化する構成を示してきたが、第６図の構成で
は、第１のビット線を分割し、さらに充電制御回路を用
いることで、負荷容量の小さい第１のビット線をより高
速に安定電位にし、メモリセルの電流を増幅して第２の
ビット線を駆動し、動作速度のより一層の高速化をはか
ったものである。第６図の構成では、２本の第１のビッ
ト線に対して反転増幅回路及び電流増幅回路を接続した
が、第１のビット線選択回路の数を増やすことで第３図
までの構成と同様に付加回路を面積増を小さくすること
は可能である。又、充電制御回路により、第１のビット
線の負荷容量を第３図までの構成より動作速度を遅らせ
ることなく大きくすることが可能であり、反転増幅回路
及び電流増幅回路の数を減らすことが可能であり、チッ
プ面積の増加をさらに少なくすることができる。
これまで、ビット線と電源端子間にメモリセルである
MOSトランジスタが並列に接続される並列型のメモリセ
ル構成について説明してきたが、メモリセルが直列に接
続されたグループをビット線に並列に接続する直並列型
であっても同様に構成することも可能である。又実施例
以外にも本発明による構成は可能であり、例えば第３図
に示すのは並列する２本の第１のビット線を選択回路を
介して共通接続するものであるが、上下２本づつ、計４
本を共通接続することも可能であり、又並列する第１の
ビット線の本数を増加することも可能である。さらに実
施例では回路構成上あるいは構造上について個別の説明
を行なってきたが、これらの組み合わせによっても可能
である。
MOSトランジスタが並列に接続される並列型のメモリセ
ル構成について説明してきたが、メモリセルが直列に接
続されたグループをビット線に並列に接続する直並列型
であっても同様に構成することも可能である。又実施例
以外にも本発明による構成は可能であり、例えば第３図
に示すのは並列する２本の第１のビット線を選択回路を
介して共通接続するものであるが、上下２本づつ、計４
本を共通接続することも可能であり、又並列する第１の
ビット線の本数を増加することも可能である。さらに実
施例では回路構成上あるいは構造上について個別の説明
を行なってきたが、これらの組み合わせによっても可能
である。
本発明はビット線を複数のビット線群とし、第１のビ
ット線が電流増幅回路を介して第２のビット線に複数接
続する構成を直列に１段以上接続することで、メモリセ
ルの小さな電流能力でも高速度で第１ビット線を動作
し、電流増幅回路で増幅した大きな電流で第２のビット
線を動作させることで高速度な読み出し動作を実現する
ことができる。又、第２のビット線の負荷容量は配線に
よる容量と分割した第１のビット線の出力部の容量と第
１のビット線１本の容量となり、第２のビット線の容量
の大幅に低下と増幅したメモリセルの電流により駆動す
ることから、メモリセルアレイの分割を行なわなくとも
高速動作が可能であり、チップ面積を増加することなく
実現できる。さらにはビット線の容量が小さくなること
から、ビット線負荷容量による消費電流をも小さくする
ことができる。又、本発明の構成であるビット線を多層
構造とすることで、前述のような高速度をチップ面保の
増加なしで実現でき、さらに多層化によって第２のビッ
ト線の配線容量の低下による高速化、低消費電流化が可
能である。又、ビット線を多層化し、第１のビット線を
ポリシリコン材とすることで、メモリセルであるMOSト
ランジスタのゲート材と同様デザイン寸法の最小ピッチ
でメモリセルを構成することが可能であり、メモルセル
サイズを大幅に小さくすることが可能である。もちろ
ん、第１のビット線、第２のビット線だけでなく、多段
構成とすることでメモリ容量に応じた最適な構成が可能
であり、メモリの大容量に化に対しても、チップサイズ
の小さい高速度な半導体記憶装置を実現することができ
る。尚、本発明は半導体を使ったMROM,EPROM,E2PROM,DR
AM,SRAM等の様々な記憶装置において、適用することが
できる。
ット線が電流増幅回路を介して第２のビット線に複数接
続する構成を直列に１段以上接続することで、メモリセ
ルの小さな電流能力でも高速度で第１ビット線を動作
し、電流増幅回路で増幅した大きな電流で第２のビット
線を動作させることで高速度な読み出し動作を実現する
ことができる。又、第２のビット線の負荷容量は配線に
よる容量と分割した第１のビット線の出力部の容量と第
１のビット線１本の容量となり、第２のビット線の容量
の大幅に低下と増幅したメモリセルの電流により駆動す
ることから、メモリセルアレイの分割を行なわなくとも
高速動作が可能であり、チップ面積を増加することなく
実現できる。さらにはビット線の容量が小さくなること
から、ビット線負荷容量による消費電流をも小さくする
ことができる。又、本発明の構成であるビット線を多層
構造とすることで、前述のような高速度をチップ面保の
増加なしで実現でき、さらに多層化によって第２のビッ
ト線の配線容量の低下による高速化、低消費電流化が可
能である。又、ビット線を多層化し、第１のビット線を
ポリシリコン材とすることで、メモリセルであるMOSト
ランジスタのゲート材と同様デザイン寸法の最小ピッチ
でメモリセルを構成することが可能であり、メモルセル
サイズを大幅に小さくすることが可能である。もちろ
ん、第１のビット線、第２のビット線だけでなく、多段
構成とすることでメモリ容量に応じた最適な構成が可能
であり、メモリの大容量に化に対しても、チップサイズ
の小さい高速度な半導体記憶装置を実現することができ
る。尚、本発明は半導体を使ったMROM,EPROM,E2PROM,DR
AM,SRAM等の様々な記憶装置において、適用することが
できる。
第１、第２及び第３図は本発明の回路構成の実施例を示
す図であり、第４図は本発明の実施例によるメモリセル
部の平面図、第５図及び第６図は本発明の回路構成よる
他の実施例を示す図である。 １……センスアンプ ３、４……電流増幅回路 ５、６……メモリセル ７、８、34、35……第１のビット線 11、12……第２のビット線 15、16……カラムデコーダ出力線 17、18……ワード線 32、33……第１のビット線選択用MOSトランジスタ 36、44……ゲート材 37、38……ポリシリコン材 39、40……Al 41……ポリシリコン材とAlのコンタクトホール 42……埋め込みコンタクト用ホール 43、45……MOSトランジスタを形成する酸化膜の段差 48……第３のビット線 49、50……電流増幅回路 61……反転増幅器 56……充電制御用MOSトランジスタ 62……電流増幅回路
す図であり、第４図は本発明の実施例によるメモリセル
部の平面図、第５図及び第６図は本発明の回路構成よる
他の実施例を示す図である。 １……センスアンプ ３、４……電流増幅回路 ５、６……メモリセル ７、８、34、35……第１のビット線 11、12……第２のビット線 15、16……カラムデコーダ出力線 17、18……ワード線 32、33……第１のビット線選択用MOSトランジスタ 36、44……ゲート材 37、38……ポリシリコン材 39、40……Al 41……ポリシリコン材とAlのコンタクトホール 42……埋め込みコンタクト用ホール 43、45……MOSトランジスタを形成する酸化膜の段差 48……第３のビット線 49、50……電流増幅回路 61……反転増幅器 56……充電制御用MOSトランジスタ 62……電流増幅回路
Claims (5)
- 【請求項１】マトリクス状に配置される複数のメモリセ
ルと、 それぞれの前記メモリセルに接続される複数のワード線
とを有し、 それぞれ異なるワード線により選択が制御される複数の
前記メモリセルが複数のブロックに分割されてなる半導
体記憶装置であって、 各前記ブロックにそれぞれ対応し、該ブロックの前記メ
モリセルのうちワード線により選択されたメモリセルの
情報に基づく電流を流す複数の第１のビット線と、 前記複数の第１のビット線にそれぞれ接続され、接続さ
れた該ビット線に流れる電流を増幅して出力する複数の
電流増幅回路と、 複数の前記電流増幅回路に接続され、該電流増幅回路か
ら出力される電流を流す第２のビット線とを有し、 前記第２のビット線の電流に基づき、前記選択されたメ
モリの情報を検知してなることを特徴とする半導体記憶
装置。 - 【請求項２】前記電流増幅回路は、前記メモリセルと同
一導電型のトランジスタより成ることを特徴とする特許
請求の範囲第１項記載の半導体記憶装置。 - 【請求項３】マトリクス状に配置される複数のメモリセ
ルと、 それぞれの前記メモリセルに接続される複数のワード線
とを有し、 それぞれ異なるワード線により選択が制御される複数の
前記メモリセルが複数のブロックに分割されてなる半導
体記憶装置であって、 各前記ブロックにそれぞれ対応し、該ブロックの前記メ
モリセルのうちワード線により選択されたメモリセルの
情報に基づく電流を流す複数の第１のビット線と、 前記複数の第１のビット線にそれぞれ接続され、接続さ
れた該ビット線に流れる電流を増幅して出力する複数の
電流増幅回路と、 複数の前記電流増幅回路に接続され、該電流増幅回路か
ら出力される電流を流す第２のビット線とを有し、 前記第１のビット線の電位を検出し、該第１のビット線
の充電状態を制御する充電制御回路とを有し、 前記第２のビット線の電流に基づき、前記選択されたメ
モリの情報を検知してなることを特徴とする半導体記憶
装置。 - 【請求項４】半導体基板上に、マトリクス状に配置され
る複数のメモリセルと、 それぞれの前記メモリセルに接続される複数のワード線
とを有し、 それぞれ異なるワード線により選択が制御される複数の
前記メモリセルが複数のブロックに分割されてなる半導
体記憶装置であって、 各前記ブロックにそれぞれ対応し、該ブロックの前記メ
モリセルのうちワード線により選択されたメモリセルの
情報に基づく電流を流す複数の第１のビット線と、 前記複数の第１のビット線にそれぞれ接続され、接続さ
れた該ビット線に流れる電流を増幅して出力する複数の
電流増幅回路と、 複数の前記電流増幅回路に接続され、該電流増幅回路か
ら出力される電流を流す第２のビット線とを有し、 前記第２のビット線の電流に基づき、前記選択されたメ
モリの情報を検知してなり、 前記第１のビット線及び前記第２のビット線は絶縁基板
を介して２層構造になっており、前記第２のビット線
は、前記第１のビット線よりも前記半導体基板に対して
上側の層に配置されていることを特徴とする半導体記憶
装置。 - 【請求項５】前記第１のビット線はポリシリコンである
ことを特徴とする特許請求の範囲第１項乃至第４項いず
れか記載の半導体記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27140886 | 1986-11-14 | ||
| JP61-271408 | 1986-11-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63239693A JPS63239693A (ja) | 1988-10-05 |
| JP2576510B2 true JP2576510B2 (ja) | 1997-01-29 |
Family
ID=17499634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15484087A Expired - Lifetime JP2576510B2 (ja) | 1986-11-14 | 1987-06-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2576510B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002082460A1 (fr) * | 2001-04-02 | 2002-10-17 | Hitachi, Ltd. | Dispositif de stockage non volatile a semi-conducteurs |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5528869B2 (ja) * | 2010-03-23 | 2014-06-25 | スパンション エルエルシー | 不揮発性半導体記憶装置及びその読み出し方法 |
| JP5343916B2 (ja) | 2010-04-16 | 2013-11-13 | 富士通セミコンダクター株式会社 | 半導体メモリ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583187A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | 半導体記憶装置 |
-
1987
- 1987-06-22 JP JP15484087A patent/JP2576510B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002082460A1 (fr) * | 2001-04-02 | 2002-10-17 | Hitachi, Ltd. | Dispositif de stockage non volatile a semi-conducteurs |
| US6944056B2 (en) | 2001-04-02 | 2005-09-13 | Renesas Technology Corp. | Semiconductor non-volatile storage device |
| US7180793B2 (en) | 2001-04-02 | 2007-02-20 | Renesas Technology Corp. | Semiconductor non-volatile storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63239693A (ja) | 1988-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5789465B2 (ja) | 半導体メモリ装置 | |
| KR920005324B1 (ko) | 반도체기억장치 | |
| US5263002A (en) | Semiconductor memory device and its topography | |
| JPH05167042A (ja) | 読出専用メモリ | |
| EP0023655A2 (en) | Semiconductor memory device | |
| JPH05299605A (ja) | 半導体記憶装置 | |
| JP2576510B2 (ja) | 半導体記憶装置 | |
| KR100287314B1 (ko) | 다이내믹형 반도체 기억 장치 | |
| US4380803A (en) | Read-only/read-write memory | |
| US7266006B2 (en) | Multiple-layer serial diode cell and nonvolatile memory device using the same | |
| JP3068944B2 (ja) | マスクｒｏｍ | |
| US5260899A (en) | Sense amplifier for semiconductor memory device | |
| CN100416699C (zh) | 半导体存储装置 | |
| US6577536B1 (en) | Flat-cell nonvolatile semiconductor memory | |
| US4931996A (en) | Semiconductor memory device | |
| US5345420A (en) | Semiconductor memory device | |
| KR930003133B1 (ko) | 반도체 기억장치 | |
| KR100275106B1 (ko) | 하나의비트라인으로이루어진에스램셀 | |
| JP2563803B2 (ja) | 半導体記憶装置 | |
| JPH10162589A (ja) | 強誘電体メモリ装置 | |
| JPH0786425A (ja) | ダイナミック型ｒａｍ | |
| JPS60234296A (ja) | 半導体記憶装置 | |
| JPS6235559A (ja) | 半導体記憶装置 | |
| JP2755232B2 (ja) | 不揮発性半導体メモリ | |
| WO2022048238A1 (zh) | 半导体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071107 Year of fee payment: 11 |