JPS60234296A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積回路技術さらには半導体記憶装
置に適用して特に有効な技術に関し、例えばダイナミッ
ク型のＲＡＭ　（ランダム・アクセス・メモリ）におけ
るメモリアレイおよびその信号線の構成に利用して有効
な技術に関する。

［背景技術］ 従来、ダイナミックＲＡＭには、メモリアレイ＝２− の構成が１交点方式（もしくはオープン・ビット線方式
）のものと、２交点方式（もしくは折返しビット線方式
）のものとがある。このうち、１交点方式で構成されて
いるものは、ワード線がアルミニウム層で形成されるの
に対し、ワード線と直交するピッ１−線は拡散層または
ポリシリコン（多結晶シリコン）で形成されていた（日
経エレクトロニクス、１９８２年８月３０日号、Ｎｏ、
２９８、第１６２頁〜第１６５頁）。

そのため、１交点方式のダイナミックＲＡＭでは、ピッ
１〜線に寄生する負荷容量Ｃｄが、２交点方式のＲＡＭ
におけるアルミのビット線に比べて大きく、電源電圧変
動やアルファ線に対するマージンが低下するとともに、
メモリアレイでの消費電力も大きいという問題点があっ
た。すなわち、ダイナミックＲＡＭにおいては、メモリ
セルの情報蓄積用キャパシタの容量Ｃｓとビット線の負
荷容ＮＣｄとの比Ｃｓ　／　Ｃｄによって特性が大きく
左右され、Ｃｄが大きくなってＣｓ　／　Ｃｄ比が小さ
くなるほどマージンが低下することが知られて３− いる。

また、メモリアレイでの消費電流■は、ピッｌ−線のプ
リチャージレベルをＶ　Ｄｐ　、センスアンプの数をり
、そしてマシンサイクルをＴｒｃとおくと、Ｉ　＝　Ｃ
ｄ　Ｘ　Ｖ　Ｄｐ　Ｘ　ｎ　／　Ｔ　ｒ　ｃで表わされ
る。

従って、この式からも分かるように、ビット線の負荷容
量Ｃｄが大きい程、消費電流が多くなってしまうのであ
る。

上記の場合、アルミの二層配線技術を利用して、ビット
線を拡散層やポリシリコンでなく、アルミニウム（ワー
ド線とは別の層）を使って形成するようにすればビット
線の負荷容量Ｃｄを低減できる。しかして、現在のアル
ミの二層配線技術では二層目のアルミを直接拡散層に接
触させることを行なわず、必ず一層目のアルミを介して
行なうようにしている。そのため、単にビット線をアル
ミニウムで置き換えて、各メモリセルごとにアルミのビ
ット線とメモリセル内のＭＯＳＦＥＴの拡散層との接触
を図るようにすると、メモリアレイの占有面積が大きく
なってしまう。

４− ［発明の目的コ この発明の目的は、メモリアレイ内のビット線が、拡散
層もしくはポリシリコンによって形成されているダイナ
ミックＲＡＭに適用した場合に、チップサイズを増大さ
せることなく、メモリセルのマージンを向上させ、かつ
消費電力を低減させることができるような半導体技術を
提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要コ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、ダイナミックＲＡＭにおいて、メモリアレイ
内のピッ１〜線を従来に比べて細かく分割し、分割され
た各ビット線をスイッチ素子を介して二層目のアルミニ
ウム層からなる共通のビット線に接続させ、これを選択
的にセンスアンプに接続させるように構成することによ
って、各ビット５− 線の負荷容量Ｃｄを減少させ、これによってＣｓ／Ｃｄ
比を上げてマージンを向上させるとともに消費電力を減
少させるという上記目的を達成するものである。

以下この発明を実施例とともに詳細に説明する。

［実施例］ 第１図は、本発明を１Ｍビットの１交点方式ダイナミッ
クＲＡＭに適用した場合のレイアウト構成へ一実施例を
示す。

この実施例では、特に制限されないが、メモリアレイＭ
−ＡＲＹが例えば縦方向に４分割されて、４つのメモリ
マットＭＭＩ〜ＭＭ４に分けられており、各メモリマッ
トＭＭ１〜ＭＭ４は縦方向に１０２４個のメモリ行が配
設されている。また、各メモリマットＭＭ、〜ＭＭ４は
、第２図に示すように、中央にセンスアンプＳＡが１０
２４個縦方向に並んで配設され、各センスアンプＳＡか
ら左右にそれぞれ一本のコモンビット線ＣＢＬが配設さ
れている。

そして、このコモンビット線ＣＢＬに沿って１６− ２８個のメモリセルが各センスアンプＳＡの左右にそれ
ぞれ配設されている。さらに、上記各メモリマットＭＭ
Ｉ〜ＭＭ４は、第２図に示すように、メモリアレイが例
えば３２個ずつ縦方向に分割され、分割された３２個の
メモリセルがこれに対応して分割された単位ビット線Ｂ
Ｌ１〜ＢＬ４に接続されている。

つまり、従来の１交点方式のメモリアレイでは、センス
アンプＳＡの左右にそれぞれ連続したビット線Ｂ　Ｌが
形成され、このピッ１〜線Ｂ　Ｌに沿って１２８個のメ
モリセルが配設、接続されていたものが、この実施例で
は、ビット線Ｂ　Ｌが４本の単位ビット線Ｂ　Ｌ　１〜
ＢＬ４に分割されて、各単位ビット線ＢＬ１〜Ｂ　Ｔ、
、　４にそれぞれ３２個のメモリセルＭＣが接続されて
いる。

そして、この実施例では上記単位ピッ１−線Ｂ　Ｌ、〜
ＢＬ４がポリシリコンで形成され、またコモンビット線
ＣＢＬが二層目のアルミによって形成されるようにされ
ている。さらに、上記単位ピッ１〜線Ｂ　Ｌ　ｉ〜ＢＬ
４は、その一端においてトラン７− スフアＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　１〜Ｑ　Ｓ　４
を介してコモンビット線Ｃ，ＢＬに接続可能にされてい
る。

上記トランスファＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　１〜
Ｑ　ｓ　４は、第１図に示されているようなＸ系のアド
レス信号Ａ　ｘ　ｉをデコードしてワード・ドライバＷ
Ｄを駆動させ、ワード線を選択させるＸデコーダ回路Ｘ
−ＤＥＣから出力されるデコード信号によってオン、オ
フ制御されて、そのとき選択されているメモリセルの接
続された単位ピッ１へ線ＢＬＩもしりはＢＬ２〜ＢＬ４
をコモンビット線ＣＢＬに接続させるようになっている
。

単位ビット線ＢＬ１”ＢＬ４をコモンビット線ＣＢＬに
接続させるトランスファＭＯ３ＦＥＴＱｓ１〜Ｑ　Ｓ　
４の制御信号は、例えばＸ系のアドレス信号Ａｘ＋の上
位３ビツトをデコードすることによって形成することが
できる。そのような制御信号を形成する回路は、例えば
上記のごとくメモリマット内にトランスファＭ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　ｓ　１〜Ｑ　Ｓ　４を設けた場合、第
１図のワード・ドライバＷＤ４内に、それに対応してす
きまができるので８− これを利用してワード・ドライバ間に配設するようにす
ればチップサイズをあまり増大させることはない。

また、この制御信号を上記トランスファＭＯ３ＦＥＴＱ
ｓ】〜Ｑ　ｓ　４のゲートに供給する信号線は、メモリ
セルの選択信号を供給するワード線Ｗと同様に、ＡＱ１
層によって形成することができる。

トランスファＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　、〜ＱＳ
４を介してｍ位ビット線Ｂ　Ｌ　、〜ＢＴ−４が接続可
能にされた上記コモンピッ１−線ＣＢ　Ｌは、カラムス
イッチＱｙを介してセンスアンプＳＡの両側に配設され
たコモンＴ１０線に接続されており、各コモンビット線
ＣＢ　Ｌを介してセンスアンプＳＡに送られた読出し信
号は、センスアンプＳＡによって増幅され、そのときオ
ンされたカラムスイッチＱｙを通してコモンＴ１０線に
のせられる。カラムスイッチＱｙは、Ｙ系のアドレス信
号ＡｙｉをデコードするＹデコーダ回路Ｙ−ＤＥＣから
の選択信号によってオン、オフされる。

９− また、コモンＴ１０線は、特に制限されないが、各メモ
リマットＭＭ、〜ＭＭ４に対応して設けられているメイ
ンアンプＭＡ、〜ＭＡ４にそれぞれ接続されており、」
二記センスアンプＳＡで増幅された読出し信号は、メイ
ンアンプＭＡ、もしくはＭＡ２〜ＭＡ４でさらに増幅さ
れ、選択的に出力バッファ回路ＤＯＢへ供給され、外部
へ出力される。

上記実施例によるとポリシリコンからなるビット線ＢＬ
が、従来は一本であったものが４本に分割され、トラン
スファＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓを介してアルミニ
ウムからなるコモンビット線ＣＢＬに接続され、コモン
ビット線ＣＢＬを介してセンスアンプＳＡに信号が送ら
れるようにされている。そのため、ビット線ＢＬにおけ
る負荷容量Ｃｄは、従来に比べて４分の１に減少される
。しかも、ポリシリコンに比べて負荷容量の小さな二層
目のアルミニウム層によってコモンビット線ＣＢ　Ｌが
形成されているため、単位ビット線Ｂ　Ｌ　、〜ＢＬ４
をコモンビット線ＣＢＬを介してセンスアンプＳ−１０
＝ Ａに接続させるようにしても、センスアンプから見たピ
ッ１へ線側の負荷容量Ｃｄは、従来に比べて４０〜５０
％程度低減されるようになる。その結果、Ｃ５／Ｃｄ比
が大きくなり電源電圧変動やアルファ線に対するマージ
ンが向トされ、かつ消費電流も減少されるようになる。

次に」二記のごとく細かく負制された中位ピッ１−線Ｂ
　Ｌと、それを一つにまとめるコモンピノ１〜線ＣＢＬ
および両者を接続する１−ランスファＭＯ３Ｆ　Ｅ　Ｔ
　Ｑ　ｓの具体的なレイアウトおよび構成例を、第４図
および第５図を用いて説明する。

この実施例では、メモリセルの部分は、ピノ１〜線が三
層目のポリシリコンで形成されている点を除いて、公知
のものとほぼ同様の構成にされている。すなわち、Ｐ型
り１結晶シリコンのような半導体基板１の主面」二にフ
ィールド酸化膜（ｒ、　ｏ　ｃ　。

Ｓ）２によって囲まれた活性領域には、メモリセルを構
成するスイッチＭＯ８ＦＥＴのドレイン領域となるｎ″
−拡散層３と、そのＭＯＳＦＥＴのソース領域および情
報電荷蓄積用のキャパシタの一方の電極を構成するｎ＋
拡散層４が形成されている。

そのｎ＋拡散層４の上には、ＳｉＯ２膜のような絶縁膜
５を介して、上記キャパシタの他方（グランド側）の電
極となる一層目のポリシリコン層６が形成されている。

また、上記ｎ＋拡散層３と４との間のチャンネル部の上
方には、同じく絶縁膜５を介して上記ＭＯ８ＦＥＴのゲ
ート電極を構成する二層目のポリシリコン層７が、隣接
するメモリセルのＭＯＳＦＥＴのゲート電極と一体に形
成されている。

一方、この実施例では、特に制限されないが」１記ＭＯ
３ＦＥＴのドレイン領域となるｎ＋拡散層３の上方には
、絶縁膜５を介して三層目のポリシリコン層からなるビ
ット線８が形成され、コンタクトホール９を介してビッ
ト線８がｎ＋拡散層３に接触されている。

さらに、上記ビット線８およびポリシリコン層７の上方
には、層間＃ｌ！縁膜を介して一層目のアルミニウム層
からなるワード線１０が形成され、スルーホール１１に
よってワード線１０と」１記ポリシリコンゲート電極（
７）とが接触されている。

第４図においては、図中斜線Ａで示すような箇所に、メ
モリセルを構成するスイッチＭＯ８ＦＥＴが形成されて
いる。

一方、第５図には示されていないが、三層目のポリシリ
コン層からなる上記ビット線８の一端は、第４図に示す
ように、隣接して設けられた前記トランスファＭ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ　ｓのソース（またはドレイン）領域
となるｎ中波散層１２に、コンタク１−ホール１３を介
してそれぞれ接触されている。

また、−１−記ｎ＋拡散層１２と適当な間隔をおいて、
互いに隣接するｍ位ビット線」二のトランスファＭＯＳ
　Ｆ　Ｅ　ＴＱ　ｓの共通のドレイン（またはソース）
領域となるｎ＋拡散層１４が形成されており、ｎ中波散
層１２と１４との間にトランスファＭＯ３Ｆ　Ｅ　Ｔ　
Ｑ　ｓのグー１〜電極１５が、それぞれ二層目のポリシ
リコン層によって、デコーダからの制御信号を伝える信
号線と一体に形成されている。

しかも、このポリシリコン層−１へ電極１５の上１３一 方には、層間絶縁膜を介して一層目のアルミニウム層か
らなる補強線１６が、ゲート電極１５と平行に形成され
、かつ適当箇所でスルーホール１７を介してゲート電極
１５と接触され信号線としてのゲート電極１５の抵抗値
を下げるようになっている。

さらに、この実施例では、上記単位ビット線８（Ｂ　Ｌ
）と平行に形成された二層目のアルミニウム層からなる
コモンビット線１８が配設されている。そして、このコ
モンビット線】８は、隣接する２つのトランスファＭ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓの共通ドレイン領域たるｎ″
−拡散層１４に対しスルーホール１９にて接触されてい
る一層目のアルミからなる接続線２０に、第２スルーホ
ール２１を介して接触されている。

つまり、現在の二層アルミ配線技術では、二層目のアル
ミを基板主面の拡散層に直接接触させるのが困難である
ため、上記のように、一旦一層目のアルミニウム層に落
としてから拡散層に接触させるようになっている。

１４− 以上のようにして、細かく分割されたポリシリコン層か
らなる単位ビット線８（Ｂｒ、、）は、トランスファＭ
　ＯＳ　Ｆ　Ｅ　ＴＱ　ｓを介してアルミニウム層から
なるコモンビット線１８（ＣＢＬ）に接続され、第３図
に示したような回路接続が実現される。

なお、」１記実施例では、占有面積を増大させないため
、新たに付加されたトランスファＭＯ８ＦＥ　Ｔ　Ｑ　
ｓの制御信号を形成するデコーダを、ワード・ドライバ
間の空いた領域に設けているが、それに限定されるもの
でなく、他の箇所に設けるようにしてもよい。その場合
、各トランスファＭ○Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓの列ごと
にデコーダを設けてもよいが、全てのトランスファＭＯ
８ＦＥＴ列に対し共通のデコーダを設けるようにするこ
ともできる。

しかも、上記実施例によれば、各ビット線の全長が短く
なって負荷容量が小さくなるので、メモリアレイＭ−Ａ
ＲＹを第１図に示したように４つのマットに分割するの
ではなく、畦に左右２つに分割して、マット内部のビッ
ト線を上記実施例のように細分化して、それをそれぞれ
トランスファＭＯ８ＦＥＴＱｓを介して、共通のコモン
ビットＣＢＬに接続させるような構成にすることもでき
る。このようにすれば、センスアンプＳＡを１列分（１
０２４個）減らすことができるため、多少トランスファ
ＭＯ８ＦＥＴ列の数が多くなってもメモリアレイの占有
面積が小さくなるとともに、消費電流も減少させること
ができる。しかも、上記実施例と同様に、ビット線の負
荷容量Ｃｄが減少し、マージンも向上される。

［効果コ ダイナミックＲＡＭにおいて、メモリアレイ内のビット
線を従来に比べて細かく分割し、分割された各ビット線
をスイッチ素子を介して二層目のアルミニウム層からな
る共通のピッ１〜線に接続させ、それを選択的にセンス
アンプに接続させるように構成したので、各単位ビット
線の負荷容量が減少し、これによって、コンモビット線
を含めてセンスアンプ側から見たビット線の負荷容量Ｃ
ｄが減少するという作用により、Ｃｓ　／　Ｃｄ比が大
きくなって電源電圧変動やアルファ線に対するマージン
が向」ニされるとともに、消費電力が減少されるように
なるという効果がある。

以」二本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例では
、単位ビット線を三層目のポリシリコン層で形成してい
るが、ＭＯＳＦＥＴのゲート電極と同じ二層目のポリシ
リコン層で形成することも可能である。また、ビット線
が拡散層からなるものにも適用できるものである。

［利用分野］ 以」二の説明では主として本発明者によってなされた発
明をその背景となった利用分野である１Ｍビットのダイ
ナミックＲＡＭに適用したものについて説明したが、そ
れに限定されるものでなく、２５６にビットダイナミッ
クＲＡＭや４Ｍビット以」二のダイナミックＲＡＭさら
には半導体記憶装置一般に利用できるものである。

＝１７−

【図面の簡単な説明】

第１図は、本発明が適用されるダイナミックＲＡＭの構
成の一例を示す概略構成図、 第２図は、本発明をダイナミックＲＡＭに適用した場合
のメモリアレイの要部の構成の一実施例を示す回路構成
図、 第３図は、第２図の要部の回路構成図、第４図は、本発
明を適用したダイナミックＲＡＭのビット線等のレイア
ウト構成例を示す平面説明図°、 第５図は、第４図における■−■線に沿った断面図であ
る。 Ｍ−ＡＲＹ・・・・メモリアレイ、ＭＭ１〜ＭＭ４・・
・・メモリマット、ＳＡ・・・・センスアンプ、ＭＡ、
〜Ｍ　Ａ　４・・・・メインアンプ、ＷＤ・・・・ワー
ド・ドライバ、Ｘ−ＤＥＣ・・・・Ｘデコーダ回路、Ｙ
−ＤＥＣ・・・・Ｘデコーダ回路、ＤＯＢ・・・・出力
バッファ、ＢＴ−１〜ＢＴ−４・・・・単位ビット線、
ＣＢＬ・・・・共通ビット線（コモンビット線）、Ｑｓ
１〜Ｑｓ４・・・・スイッチ素子（トランスファ１８− ＭＯＳＦＥＴ）、Ｑｙ・・・・カラムスイッチ、Ｗ・・
・・ワード線、ＭＣ・・・・メモリセル、１・・・・半
導体基板、２・・・・フィード酸化膜、３，４・・・・
ｎ″−拡散層（ソース、ドレイン領域）、５・・・・絶
縁膜、６・・・・一層目ポリシリコン（キャパシタ電極
）、７・・・・二層目ポリシリコン層（ゲート電極）、
８・・・・三層目ポリシリコン（ピノｌ−線）、９，１
３．・・・・コンタク１〜ホール、１０・・・・一層目
アルミニウム層（ワード線）、１１゜１７．１９・・・
・スルーホール、１２．１４・・・・ｎ中波散層（ソー
ス、トレイン領域）、１５・・・・ポリシリコソゲ−１
〜電極、１６・・・・補強線、】８・・・・コモンビッ
ト線、２０・・・・接続線。２】・・・・第２スルーホ
ール。 １９− 第　１　図

Claims (1)

1. 【特許請求の範囲】 １、メモリアレイ内に互いに直交する２種類の信号線が
   、それぞれ複数本配設され、供給されるアドレス信号に
   基づいて上記信号線のうち少なくとも一本を選択し、そ
   の交点に位置されたメモリセルをアクセスするようにさ
   れた半導体記憶装置において、上記２種類の信号線のう
   ち少なくとも一方はメモリアレイ内で細分化され、上記
   アドレス信号に基づいて制御されるスイッチ素子を介し
   て、細分化された信号線よりも抵抗値の低い導電体によ
   り形成された共通信号線に接続可能にされてなることを
   特徴とする半導体記憶装置。 ２、メモリアレイ内に複数個のセンスアンプが一列に配
   設され、その両側にビット線が延設され、このビット線
   と直交するようにワード線が配設されてなるダイナミッ
   ク型の随時読出し書込み可能な記憶装置において、上記
   ビット線が細分化され、１− かつこのビット線と平行に連続した共通ビット線が配設
   され、スイッチ素子を介して単位ビット線が共通ビット
   線に接続可能にされてなることを特徴とする特許請求の
   範囲第１項記載の半導体記憶装置。 ３、上記ビット線がポリシリコン層からなり、また上記
   ワード線がアルミニウム層からなるものにおいて、上記
   共通ビット線が上記ワード線とは異なる層のアルミニウ
   ム層によって形成されてなることを特徴とする特許請求
   の範囲第２項記載の半導体記憶装置。