JP4018275B2 - 半導体メモリ装置のレイアウト構造 - Google Patents
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、より詳しくはビットライン等化用トランジスターにビットライン等化電圧を提供するためのＤＲＡＭ装置のレイアウト構造に関するものである。
【０００２】
【従来の技術】
図１は従来技術による半導体メモリ装置の構成を示すレイアウトである。そして、図２は図１の２−２'に従って切断された構造を示す断面図である。
【０００３】
ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）の集積度を高めるためにメモリセル領域とビットライン感知増幅領域等が形成されるコアー領域及び周辺回路領域全ての工程のパターンの大きさが続けて減少されてきた。そして、そのようなパターンの大きさは半導体チップサイズを決定する重要な要素の一つである。特に、ＤＲＡＭで情報を貯蔵するためのキャパシターで、キャパシターの貯蔵ポリ（ｓｔｏｒａｇｅ ｐｏｌｙ）とプレートポリ（ｐｌａｔｅ ｐｏｌｙ）を半導体基板上に高く重ねて形成するステック型メモリセルを使うＤＲＡＭは図１及び図２から分かるように、セルアレイ領域１０でビットライン等化トランジスターが形成された領域２０の間に大きな段差が存在する。
【０００４】
このような段差により、ビットライン等化領域２０にビットライン等化電圧ＶＢＬを提供するためのメタルラインＭ１と、領域２０に電気的に連結されたアクティブ領域３０を電気的に連結させるためのメタル−アクティブコンタクト３１を形成することは非常に難しい。このような問題を解決するために、図２のキャパシターのプレートポリ２２をセルアレイ領域のエッジ（ｅｄｇｅ）まで拡張する。そして、再びプレートポリ２２から所定の間隔Ｌをおいて、ビットライン等化領域２０にビットライン等化用トランジスターを配置し、そして、全てのビットライン等化用トランジスターにビットライン等化電圧ＶＢＬを提供するためにメタルラインＭ１とアクティブ領域３０の間にコンタクト２１を形成した。
【０００５】
前で説明された従来技術によるレイアウトによると、メモリセル領域１０のプレートポリ２２からビットライン等化用トランジスターの間に大きな段差が存在するので、ビットライン等化用トランジスターのアクティブ領域ｎ+とメタルラインＭ１のコンタクト２１がセルアレイ領域１０から遠く離れなければならない。
【０００６】
このため、チップサイズが増加するようになり、これを最小化するためにメタル−アクティブコンタクト２１がＤＲＡＭ全体のメタル−アクティブ（ｎ+あるいはｐ+）コンタクト工程のボトルネック（ｂｏｔｔｌｅ−ｎｅｃｋ）になり、他の領域のメタル−アクティブコンタクトのサイズが大きくなる。結果的に、周辺領域等の大部分のトランジスターにおいて、メタル−アクティブコンタクトからゲートまで最小距離が大きくなり、再びチップサイズを増加させる問題を誘発する。
【０００７】
これは現在、大部分のＤＲＡＭでメタル−アクティブコンタクト工程を形成するに一番難しい工程がビットライン等化領域２０ということが、このような問題を示している。又、ビットライン等化領域２０がビットライン等化電圧ＶＢＬを提供するメタルラインＭ１と全てのビットライン等化用トランジスターがメタル−アクティブコンタクトが形成され、メタルラインＭ１が過ぎる時に比べて、コンタクトオバーラップ（ｃｏｎｔａｃｔ ｏｖｅｒｌａｐ）により、メタルライン空間が相対的に減少され、メタルラインブリッジマージン（ｍｅｔａｌ ｌｉｎｅ ｂｒｉｄｇｅ ｍａｒｇｉｎ）つまり、アクティブ領域３０とプレートポリ２２の間のマージンとアクティブ領域３０と等化メタルラインＭ２のマージン側面でも脆弱な問題点を持つ。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的はチップサイズを増加させず、ビットライン等化電圧を供給し、メタル−アクティブコンタクト工程及びメタルライン空間マージンを確保することができるＤＲＡＭ装置のレイアウトを提供することである。
【０００９】
【課題を解決するための手段】
上述したような目的を達成するための本発明の一つの特徴によると、少なくとも一つの主表面を持つ第１導電型の半導体基板と、半導体基板の主表面に形成され、各々がロー及びカラムで配列された複数のメモリセル、ローに従って、伸張する複数のワードライン及びカラムに従って、伸張する複数のビットラインを持つ複数のセルアレイ領域と、半導体基板の主表面に形成され、セルアレイ領域の間に、そして、ロー方向に配列された複数のワードライン駆動領域と、半導体基板の主表面に形成されたセルアレイ領域の両側に配列され、ビットラインを通じて対応するセルアレイ領域に連結される複数のビットライン等化領域と、セルアレイ領域とビットライン等化領域の間に、そして、ビットラインと垂直される方向に配列され、ビットライン等化領域と電気的に連結された半導体基板の主表面に形成された少なくとも一つの第２導電型の不純物領域及び、ロー方向に伸張し、そして、不純物領域の上部に形成され、不純物領域にビットライン等化電圧を供給するためのメタルラインを含み、メタルラインと不純物領域を電気的に連結させるためのコンタクトが単にワードライン駆動領域の両側に形成される。
【００１０】
この態様において、メモリセルは情報貯蔵用スタックキャパシター（ｓｔａｃｋｅｄ ｃａｐａｃｉｔｏｒ）及びスイッチングトランジスターで構成される。
【００１１】
本発明の他の特徴によると、少なくとも一つの主表面を持つ第１導電型の半導体基板と、半導体基板の主表面に形成され、各々がロー及びカラムで配列された複数のメモリセル、ローに従って伸張する複数のワードライン及びカラムに従って伸張する複数のビットラインを持つ複数のセルアレイ領域と、半導体基板の主表面に形成され、セルアレイ領域の間に、そして、ロー方向に配列された複数のワードライン駆動領域と、半導体基板の主表面に形成されたセルアレイ領域の両側に配列され、ビットラインを通じて対応するセルアレイ領域に連結される複数のビットライン等化領域と、セルアレイ領域とビットライン等化領域の間に、そして、ビットラインと垂直される方向に配列され、ビットライン領域と電気的に連結された半導体基板の主表面に形成された少なくとも一つの第２導電型の不純物領域及び、ロー方向に伸張して、そして、不純物領域の上部に形成され、不純物領域にビットライン等化電圧を供給するためのメタルラインを含み、メタルラインと不純物領域を電気的に連結させるためのコンタクトがセルアレイ両側に形成されなく、但しワードライン駆動領域とビットライン等化領域が交差する領域に形成される。
【００１２】
【作用】
このような、レイアウトにより、メモリセル領域の両側にビットライン等化用トランジスターのアクティブ領域とメタルラインとのコンタクトを形成しないで、ワードライン駆動領域の両側に形成することにより、チップサイズを減少させることができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態による参照図面、図３に依拠して詳細に説明する。
【００１４】
図３において、図１及び図２の構成要素と同一な機能を持つ構成要素に対して同一の参照番号を併記する。
【００１５】
図３を参照すると、本発明の新規なレイアウトはアクティブ領域１００を提供し、アクティブ領域１００はアレイ領域１０とビットライン等化領域２０の間に、そして、ビットラインと垂直な方向に配列され、ビットライン等化領域２０と電気的に連結された半導体基板の主表面に形成されている。そして、ビットライン等化電圧ＶＢＬ用メタルラインＭ１とアクティブ領域１００を電気的に連結させるためのメタル−アクティブコンタクト１０２が単にワードライン駆動領域１０４の両側、すなわち、領域１０４とビットライン等化領域２０が交差する領域に形成される。
【００１６】
これで、スタック型キャパシターを使うＤＲＡＭ装置において、メモリセルアレイ領域１０とビットライン等化領域２０の間の距離を近く配列することができるので、従来に比べて相対的にチップサイズを減少させるだけでなく、工程マージン及びメタルライン空間を十分に確保することができる。
【００１７】
再び、図３を参照すると、本発明の好ましい実施形態による半導体メモリ装置の構成を示すレイアウトが図示されている。
【００１８】
本発明の半導体メモリ装置は半導体基板１の主表面に形成されたメモリセルアレイ領域（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ ｒｅｇｉｏｎｓ）１０，ワードライン駆動領域（ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｉｎｇ ｒｅｇｉｏｎｓ）１０４，ビットライン等化領域（ｂｉｔ ｌｉｎｅ ｅｑｕａｌｉｚｉｎｇ ｒｅｇｉｏｎｓ）２０及びアクティブ領域１００を含む。
【００１９】
それぞれのメモリセルアレイ領域１０は、図面には図示されていないが、ローとカラムで配列され、各々がスタックキャパシター及びスイッチングトランジスターで構成された複数のメモリセルを含む。そして、メモリセルアレイ領域１０はロー方向に伸張するワードライン（図示されない）及びカラム方向に伸張する複数のビットラインＢＬ2nを含み、よく知られているように、ビットラインＢＬ2nは、組であるビットラインＢＬ０及び−ＢＬ０、ＢＬ１及び−ＢＬ１、…、ＢＬｎ及び−ＢＬｎからなっている。
【００２０】
ワードライン駆動領域１０４に各メモリセルアレイ領域１０に提供されたワードライン中、一つを選び、そして、選択されたワードラインを活性化させるための駆動回路及びコーディング回路が提供されることはこの分野の通常的な知識を習得した人々に自明である。そして、メモリセルアレイ領域１０の両側に配列されたビットライン等化領域２０は対応するビットラインの組をを所定の電圧（要すると、１／２ＶＣＣ）で等化するための、信号ラインあるいはメタルラインＰＥＱあるいはＭ１に制御される三つのＮＭＯＳトランジスターＭ１―Ｍ３で構成される。
【００２１】
トランジスターＭ１及びＭ２の電流通路は対応するビットラインの組ＢＬｎ及び−ＢＬｎの間に形成されており、そのソース及びドレーンはアクティブ領域１００に電気的に連結されている。そして、トランジスターＭ３の電流通路は対応するビットの組ＢＬｎ及び−ＢＬｎの間に形成されている。図３から分かるように、信号ラインＭ１がハイレベル（ｈｉｇｈ ｌｅｖｅｌ）に活性化される時、トランジスターＭ１―Ｍ３が導電され、対応するビットラインの組ＢＬｎ及び−ＢＬｎをアクティブ領域１００から提供されたビットライン等化電圧ＶＢＬつまり１／２ＶＣＣで等化する。
【００２２】
そして、アクティブ領域１００はメモリセルアレイ領域１０及びワードライン駆動領域１０４の両側に沿って、ワードライン方向に配列され、トランジスターのソース及びドレーンと同一な導電型を持つ不純物領域として半導体基板１の主表面に形成される。そして、アクティブ領域１００はプレートポリ２２と所定間隔Ｌをおいて形成され、図１のそれと異なり、分割されていない連続した状態で形成されている。
【００２３】
続けて、アクティブ領域１００にビットライン等化電圧ＶＢＬを提供するためのメタルラインＭ１とアクティブ領域１００のメタル−アクティブコンタクト１０２は従来とは異なり、メモリセルアレイ領域１０の片側に形成されない。すなわち、ワードライン駆動領域１０４の両側に、言い換えれば、ワードライン駆動領域１０４とビットライン等化領域２０が交差するところに形成されている。
【００２４】
メモリセルアレイ領域の段差が周辺及びコアー領域のそれに比べて相対的に高いスタック型キャパシターを持つＤＲＡＭ装置において、メタル−アクティブコンタクト１０２がメモリセルアレイ領域１０の側面に形成されず、ワードライン駆動領域１０４の側面に形成されることにより、ビットライン等化領域２０に形成されるトランジスターＭ１―Ｍ３とメモリセルアレイ領域１０の間の間隔が従来に比べて狭くなる。
【００２５】
言い換えれば、メタル−アクティブコンタクト１０２をその間に形成しないので、コンタクト１０２により確保しなければならない領域が不必要となり、それに応じて間隔を狭くすることができる。すなわち、それに応じてチップサイズを減少させることができる。そして、段差が高い領域にメタル−アクティブコンタクト１０２を形成しないので、工程マージンを改善するだけでなく、コンタクトオバーラップが不必要になるので、メタルライン空間を大きくすることができる。
【００２６】
【発明の効果】
前述したように、ビットライン等化電圧を供給するためのアクティブ領域を分割しないで、連続的な状態で形成し、そして、アクティブ領域とそれに対応するメタルラインのコンタクトをワードライン駆動領域とビットライン等化領域が交差する領域に配列することにより、チップサイズを減少させることができ、工程マージンを改善するとともに、メタルライン空間を大きくすることができる。
【図面の簡単な説明】
【図１】 従来技術によるＤＲＡＭ装置の構成を示すレイアウトである。
【図２】 図１の２−２’に従って切断された構造を示す断面図である。
【図３】 本発明のよるＤＲＡＭ装置の構成を示すレイアウトである。
【符号の説明】
１０：メモリセルアレイ領域
２０：ビットライン等化領域
３０，１００：アクティブ領域
２１，１０２：メタルコンタクト
１０４：ワードライン駆動領域
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、より詳しくはビットライン等化用トランジスターにビットライン等化電圧を提供するためのＤＲＡＭ装置のレイアウト構造に関するものである。
【０００２】
【従来の技術】
図１は従来技術による半導体メモリ装置の構成を示すレイアウトである。そして、図２は図１の２−２'に従って切断された構造を示す断面図である。
【０００３】
ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）の集積度を高めるためにメモリセル領域とビットライン感知増幅領域等が形成されるコアー領域及び周辺回路領域全ての工程のパターンの大きさが続けて減少されてきた。そして、そのようなパターンの大きさは半導体チップサイズを決定する重要な要素の一つである。特に、ＤＲＡＭで情報を貯蔵するためのキャパシターで、キャパシターの貯蔵ポリ（ｓｔｏｒａｇｅ ｐｏｌｙ）とプレートポリ（ｐｌａｔｅ ｐｏｌｙ）を半導体基板上に高く重ねて形成するステック型メモリセルを使うＤＲＡＭは図１及び図２から分かるように、セルアレイ領域１０でビットライン等化トランジスターが形成された領域２０の間に大きな段差が存在する。
【０００４】
このような段差により、ビットライン等化領域２０にビットライン等化電圧ＶＢＬを提供するためのメタルラインＭ１と、領域２０に電気的に連結されたアクティブ領域３０を電気的に連結させるためのメタル−アクティブコンタクト３１を形成することは非常に難しい。このような問題を解決するために、図２のキャパシターのプレートポリ２２をセルアレイ領域のエッジ（ｅｄｇｅ）まで拡張する。そして、再びプレートポリ２２から所定の間隔Ｌをおいて、ビットライン等化領域２０にビットライン等化用トランジスターを配置し、そして、全てのビットライン等化用トランジスターにビットライン等化電圧ＶＢＬを提供するためにメタルラインＭ１とアクティブ領域３０の間にコンタクト２１を形成した。
【０００５】
前で説明された従来技術によるレイアウトによると、メモリセル領域１０のプレートポリ２２からビットライン等化用トランジスターの間に大きな段差が存在するので、ビットライン等化用トランジスターのアクティブ領域ｎ+とメタルラインＭ１のコンタクト２１がセルアレイ領域１０から遠く離れなければならない。
【０００６】
このため、チップサイズが増加するようになり、これを最小化するためにメタル−アクティブコンタクト２１がＤＲＡＭ全体のメタル−アクティブ（ｎ+あるいはｐ+）コンタクト工程のボトルネック（ｂｏｔｔｌｅ−ｎｅｃｋ）になり、他の領域のメタル−アクティブコンタクトのサイズが大きくなる。結果的に、周辺領域等の大部分のトランジスターにおいて、メタル−アクティブコンタクトからゲートまで最小距離が大きくなり、再びチップサイズを増加させる問題を誘発する。
【０００７】
これは現在、大部分のＤＲＡＭでメタル−アクティブコンタクト工程を形成するに一番難しい工程がビットライン等化領域２０ということが、このような問題を示している。又、ビットライン等化領域２０がビットライン等化電圧ＶＢＬを提供するメタルラインＭ１と全てのビットライン等化用トランジスターがメタル−アクティブコンタクトが形成され、メタルラインＭ１が過ぎる時に比べて、コンタクトオバーラップ（ｃｏｎｔａｃｔ ｏｖｅｒｌａｐ）により、メタルライン空間が相対的に減少され、メタルラインブリッジマージン（ｍｅｔａｌ ｌｉｎｅ ｂｒｉｄｇｅ ｍａｒｇｉｎ）つまり、アクティブ領域３０とプレートポリ２２の間のマージンとアクティブ領域３０と等化メタルラインＭ２のマージン側面でも脆弱な問題点を持つ。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的はチップサイズを増加させず、ビットライン等化電圧を供給し、メタル−アクティブコンタクト工程及びメタルライン空間マージンを確保することができるＤＲＡＭ装置のレイアウトを提供することである。
【０００９】
【課題を解決するための手段】
上述したような目的を達成するための本発明の一つの特徴によると、少なくとも一つの主表面を持つ第１導電型の半導体基板と、半導体基板の主表面に形成され、各々がロー及びカラムで配列された複数のメモリセル、ローに従って、伸張する複数のワードライン及びカラムに従って、伸張する複数のビットラインを持つ複数のセルアレイ領域と、半導体基板の主表面に形成され、セルアレイ領域の間に、そして、ロー方向に配列された複数のワードライン駆動領域と、半導体基板の主表面に形成されたセルアレイ領域の両側に配列され、ビットラインを通じて対応するセルアレイ領域に連結される複数のビットライン等化領域と、セルアレイ領域とビットライン等化領域の間に、そして、ビットラインと垂直される方向に配列され、ビットライン等化領域と電気的に連結された半導体基板の主表面に形成された少なくとも一つの第２導電型の不純物領域及び、ロー方向に伸張し、そして、不純物領域の上部に形成され、不純物領域にビットライン等化電圧を供給するためのメタルラインを含み、メタルラインと不純物領域を電気的に連結させるためのコンタクトが単にワードライン駆動領域の両側に形成される。
【００１０】
この態様において、メモリセルは情報貯蔵用スタックキャパシター（ｓｔａｃｋｅｄ ｃａｐａｃｉｔｏｒ）及びスイッチングトランジスターで構成される。
【００１１】
本発明の他の特徴によると、少なくとも一つの主表面を持つ第１導電型の半導体基板と、半導体基板の主表面に形成され、各々がロー及びカラムで配列された複数のメモリセル、ローに従って伸張する複数のワードライン及びカラムに従って伸張する複数のビットラインを持つ複数のセルアレイ領域と、半導体基板の主表面に形成され、セルアレイ領域の間に、そして、ロー方向に配列された複数のワードライン駆動領域と、半導体基板の主表面に形成されたセルアレイ領域の両側に配列され、ビットラインを通じて対応するセルアレイ領域に連結される複数のビットライン等化領域と、セルアレイ領域とビットライン等化領域の間に、そして、ビットラインと垂直される方向に配列され、ビットライン領域と電気的に連結された半導体基板の主表面に形成された少なくとも一つの第２導電型の不純物領域及び、ロー方向に伸張して、そして、不純物領域の上部に形成され、不純物領域にビットライン等化電圧を供給するためのメタルラインを含み、メタルラインと不純物領域を電気的に連結させるためのコンタクトがセルアレイ両側に形成されなく、但しワードライン駆動領域とビットライン等化領域が交差する領域に形成される。
【００１２】
【作用】
このような、レイアウトにより、メモリセル領域の両側にビットライン等化用トランジスターのアクティブ領域とメタルラインとのコンタクトを形成しないで、ワードライン駆動領域の両側に形成することにより、チップサイズを減少させることができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態による参照図面、図３に依拠して詳細に説明する。
【００１４】
図３において、図１及び図２の構成要素と同一な機能を持つ構成要素に対して同一の参照番号を併記する。
【００１５】
図３を参照すると、本発明の新規なレイアウトはアクティブ領域１００を提供し、アクティブ領域１００はアレイ領域１０とビットライン等化領域２０の間に、そして、ビットラインと垂直な方向に配列され、ビットライン等化領域２０と電気的に連結された半導体基板の主表面に形成されている。そして、ビットライン等化電圧ＶＢＬ用メタルラインＭ１とアクティブ領域１００を電気的に連結させるためのメタル−アクティブコンタクト１０２が単にワードライン駆動領域１０４の両側、すなわち、領域１０４とビットライン等化領域２０が交差する領域に形成される。
【００１６】
これで、スタック型キャパシターを使うＤＲＡＭ装置において、メモリセルアレイ領域１０とビットライン等化領域２０の間の距離を近く配列することができるので、従来に比べて相対的にチップサイズを減少させるだけでなく、工程マージン及びメタルライン空間を十分に確保することができる。
【００１７】
再び、図３を参照すると、本発明の好ましい実施形態による半導体メモリ装置の構成を示すレイアウトが図示されている。
【００１８】
本発明の半導体メモリ装置は半導体基板１の主表面に形成されたメモリセルアレイ領域（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ ｒｅｇｉｏｎｓ）１０，ワードライン駆動領域（ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｉｎｇ ｒｅｇｉｏｎｓ）１０４，ビットライン等化領域（ｂｉｔ ｌｉｎｅ ｅｑｕａｌｉｚｉｎｇ ｒｅｇｉｏｎｓ）２０及びアクティブ領域１００を含む。
【００１９】
それぞれのメモリセルアレイ領域１０は、図面には図示されていないが、ローとカラムで配列され、各々がスタックキャパシター及びスイッチングトランジスターで構成された複数のメモリセルを含む。そして、メモリセルアレイ領域１０はロー方向に伸張するワードライン（図示されない）及びカラム方向に伸張する複数のビットラインＢＬ2nを含み、よく知られているように、ビットラインＢＬ2nは、組であるビットラインＢＬ０及び−ＢＬ０、ＢＬ１及び−ＢＬ１、…、ＢＬｎ及び−ＢＬｎからなっている。
【００２０】
ワードライン駆動領域１０４に各メモリセルアレイ領域１０に提供されたワードライン中、一つを選び、そして、選択されたワードラインを活性化させるための駆動回路及びコーディング回路が提供されることはこの分野の通常的な知識を習得した人々に自明である。そして、メモリセルアレイ領域１０の両側に配列されたビットライン等化領域２０は対応するビットラインの組をを所定の電圧（要すると、１／２ＶＣＣ）で等化するための、信号ラインあるいはメタルラインＰＥＱあるいはＭ１に制御される三つのＮＭＯＳトランジスターＭ１―Ｍ３で構成される。
【００２１】
トランジスターＭ１及びＭ２の電流通路は対応するビットラインの組ＢＬｎ及び−ＢＬｎの間に形成されており、そのソース及びドレーンはアクティブ領域１００に電気的に連結されている。そして、トランジスターＭ３の電流通路は対応するビットの組ＢＬｎ及び−ＢＬｎの間に形成されている。図３から分かるように、信号ラインＭ１がハイレベル（ｈｉｇｈ ｌｅｖｅｌ）に活性化される時、トランジスターＭ１―Ｍ３が導電され、対応するビットラインの組ＢＬｎ及び−ＢＬｎをアクティブ領域１００から提供されたビットライン等化電圧ＶＢＬつまり１／２ＶＣＣで等化する。
【００２２】
そして、アクティブ領域１００はメモリセルアレイ領域１０及びワードライン駆動領域１０４の両側に沿って、ワードライン方向に配列され、トランジスターのソース及びドレーンと同一な導電型を持つ不純物領域として半導体基板１の主表面に形成される。そして、アクティブ領域１００はプレートポリ２２と所定間隔Ｌをおいて形成され、図１のそれと異なり、分割されていない連続した状態で形成されている。
【００２３】
続けて、アクティブ領域１００にビットライン等化電圧ＶＢＬを提供するためのメタルラインＭ１とアクティブ領域１００のメタル−アクティブコンタクト１０２は従来とは異なり、メモリセルアレイ領域１０の片側に形成されない。すなわち、ワードライン駆動領域１０４の両側に、言い換えれば、ワードライン駆動領域１０４とビットライン等化領域２０が交差するところに形成されている。
【００２４】
メモリセルアレイ領域の段差が周辺及びコアー領域のそれに比べて相対的に高いスタック型キャパシターを持つＤＲＡＭ装置において、メタル−アクティブコンタクト１０２がメモリセルアレイ領域１０の側面に形成されず、ワードライン駆動領域１０４の側面に形成されることにより、ビットライン等化領域２０に形成されるトランジスターＭ１―Ｍ３とメモリセルアレイ領域１０の間の間隔が従来に比べて狭くなる。
【００２５】
言い換えれば、メタル−アクティブコンタクト１０２をその間に形成しないので、コンタクト１０２により確保しなければならない領域が不必要となり、それに応じて間隔を狭くすることができる。すなわち、それに応じてチップサイズを減少させることができる。そして、段差が高い領域にメタル−アクティブコンタクト１０２を形成しないので、工程マージンを改善するだけでなく、コンタクトオバーラップが不必要になるので、メタルライン空間を大きくすることができる。
【００２６】
【発明の効果】
前述したように、ビットライン等化電圧を供給するためのアクティブ領域を分割しないで、連続的な状態で形成し、そして、アクティブ領域とそれに対応するメタルラインのコンタクトをワードライン駆動領域とビットライン等化領域が交差する領域に配列することにより、チップサイズを減少させることができ、工程マージンを改善するとともに、メタルライン空間を大きくすることができる。
【図面の簡単な説明】
【図１】 従来技術によるＤＲＡＭ装置の構成を示すレイアウトである。
【図２】 図１の２−２’に従って切断された構造を示す断面図である。
【図３】 本発明のよるＤＲＡＭ装置の構成を示すレイアウトである。
【符号の説明】
１０：メモリセルアレイ領域
２０：ビットライン等化領域
３０，１００：アクティブ領域
２１，１０２：メタルコンタクト
１０４：ワードライン駆動領域
Claims (4)
- 少なくとも一つの主表面を持つ第１導電型の半導体基板と、
前記半導体基板の主表面に形成され、各々がロー及びカラムで配列された複数のメモリセル、前記ローに従って、伸張する複数のワードライン及び前記カラムに従って、伸張する複数のビットラインを持つ複数のセルアレイ領域と、
前記半導体基板の主表面に形成され、前記セルアレイ領域の間に、そして、ロー方向に配列された複数のワードライン駆動領域と、
前記半導体基板の主表面に形成された前記セルアレイ領域の両側に配列され、前記ビットラインを通じて対応する前記セルアレイ領域に連結される複数のビットライン等化領域と、
前記セルアレイ領域と前記ビットライン等化領域の間に、そして、前記ビットラインと垂直な方向に配列され、前記ビットライン等化領域と電気的に連結された前記半導体基板の主表面に形成された少なくとも一つの第２導電型の連続する不純物領域及び、
前記ロー方向に伸張し、そして、前記第２導電型不純物領域の上部に形成され、前記第２導電型の不純物領域に所定のビットライン等化電圧を供給するためのメタルラインを含み、
前記メタルラインと前記不純物領域を電気的に連結させるためのコンタクトがワードライン駆動領域の両側のみに形成される半導体メモリ装置のレイアウト構造。 - 前記メモリセルは情報貯蔵用スタックキャパシター及びスイッチングトランジスターからなる請求項１に記載の半導体メモリ装置のレイアウト構造。
- 少なくとも一つの主表面を持つ第１導電型の半導体基板と、
前記半導体基板の主表面に形成され、各々がロー及びカラムで配列された複数のメモリセル、前記ローに従って伸張する複数のワードライン及び前記カラムに従って伸張する複数のビットラインを持つ複数のセルアレイ領域と、
前記半導体基板の主表面に形成され、前記セルアレイ領域の間に、そして、ロー方向に配列された複数のワードライン駆動領域と、
前記半導体基板の主表面に形成された前記セルアレイ領域の両側に配列され、前記ビットラインを通じて対応する前記セルアレイ領域に連結される複数のビットライン等化領域と、
前記セルアレイ領域と前記ビットライン等化領域の間に、そして、前記ビットラインと垂直な方向に配列され、前記ビットライン等化領域と電気的に連結された前記半導体基板の主表面に形成された少なくとも一つの第２導電型の連続する不純物領域及び、
前記ロー方向に伸張して、そして、前記不純物領域の上部に形成され、前記不純物領域にビットライン等化電圧を供給するためのメタルラインを含み、
前記メタルラインと前記不純物領域を電気的に連結させるためのコンタクトがセルアレイ領域両側に形成されなく、但しワードライン駆動領域と前記ビットライン等化領域が交差する領域に形成される半導体メモリ装置のレイアウト構造。 - 前記不純物領域が前記ロー方向に連続して伸張する請求項１又は３に記載の半導体メモリ装置のレイアウト構造。
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